JP4788980B2 - 浮遊拡散リセットレベルのトラッキングを有するケラレ防止回路。 - Google Patents

Description

この発明は一般に半導体撮像装置のピクセル構造に関する。より具体的には、この発明は画像センサに対するケラレ防止（ａｎｔｉ−ｅｃｌｉｐｓｅ）システムに関する。

図１は従来の４個のトランジスタの（４Ｔ）ピクセル１００の図である。ピクセル１００は光ダイオードで示される光感応素子１０１、浮遊（あるいは浮動）（ｆｌｏａｔｉｎｇ）拡散ノードＣ、４個のトランジスタすなわち転送トランジスタ１１１、リセットトランジスタ１１２、ソースフォロワートランジスタ１１３および行選択トランジスタ１１４を含む。ピクセル１００は転送トランジスタ１１１の導電性を制御するためのＴＸ制御信号とリセットトランジスタ１１２の導電性を制御するためのＲＳＴ制御信号と行選択トランジスタ１１４の導電性を制御するためのＲＯＷ制御信号からなる。浮遊拡散ノードＣにおける電圧はソースフォロワートランジスタ１１３の導電性を制御する。ソースフォロワートランジスタ１１３の出力は行選択トランジスタ１１４が導通する時にノードＢに表れる。

転送およびリセットトランジスタ１１１、１１２の状態は浮遊拡散ノードＣが電荷積分期間に続いて光感応素子１０１によって発生される光生成電荷を受信するための光感応素子１０１に接続されるかまたはリセット期間の間にノードＡからのピクセル電源ＶＡＡＰＩＸへ接続されるかを決定する。

ピクセル１００は以下のように動作する。ＲＯＷ制御信号は行選択トランジスタ１１４を導通させるようにアサートされる。同時にＲＳＴ制御信号は、ＴＸ制御信号がアサートされてない時にアサートされる。これは浮遊拡散ノードＣをノードＡにおいてピクセル電源ＶＡＡＰＩＸへ接続し、ノードＣの電圧をピクセル電源ＶＡＡＰＩＸにリセットする。ピクセル１００はノードＢにおいてリセット信号Ｖｒｓｔを出力する。図２に関連して以下により詳細に説明するようにノードＢは撮像装置２００の列線２１５へ典型的には接続される。

リセット信号Ｖｒｓｔが出力された後、ＲＳＴ制御信号はアサートされない。光感応素子１０１は入射光に露光し電荷積分期間に入射光のレベルに基づいて電荷を蓄積する。電荷積分期間の後、ＴＸ制御信号はアサートされる。これにより浮遊拡散ノードＣを光感応素子１０１に接続する。電荷は転送トランジスタ１１１を介して流れ浮遊拡散ノードＣで電圧を減少する。ピクセル１００はノードＢで光信号Ｖｓｉｇを出力する。リセット信号と光信号Ｖｒｓｔ、Ｖｒｓｔ、Ｖｓｉｇは全ピクセル出力の異なった要素（すなわち、Ｖｏｕｔｐｕｔ＝Ｖｒｓｔ−Ｖｓｉｇ）であり、これは以下に詳細に説明されるように撮像装置２００（図２）によって通常のように処理される。

図２はピクセルアレイ２０１を構成する複数のピクセル１００、１００´を含む撮像装置の図である。このピクセルアレイ２０１は暗い（即ち画像でない）ピクセル１００´の外部領域２０１ａと画像ピクセル１００の内部領域２０１ｂとを含む。空間的制限のために、ピクセルアレイ２０１は４×４アレイとして描かれる。当業者はほとんどの撮像装置２００において、ピクセルアレイ２０１の外側２０１ａおよび内側２０１ｂの両方が通常はより多くのピクセル１００´、１００を含むであろうことを知っている。

暗いピクセル１００´は、それらが画像を取得するために使われないという点を除いて画像ピクセル１００（図１）とほぼ同じである。暗いピクセル１００´の光感応素子１０１は、典型的には入射光から遮蔽される。図２に示されるように暗いピクセル１００´はまた、コラム線２１５に接続される。いくつかの撮像装置においては、暗いピクセル１００´によって発生される出力はさらに処理されることはなく、その他の撮像装置においては、その出力は、暗い信号レベルを与えるための非画像信号として処理される。

撮像装置２００はまた行回路２１０、列回路２２０、デジタル変換２３０、デジタル処理２４０および記憶装置２５０を含む。撮像装置２００はまた制御部２６０を含む。行回路２１０はピクセルアレイ２０１から一行のピクセル１００、１００´を選択する。選択された行におけるピクセル１００、１００´はそれらのリセット信号およびピクセル信号Ｖｒｓｔ、Ｖｓｉｇを列線２１５を介して列回路２２０に出力する。列回路２２０はリセット信号およびピクセル信号Ｖｒｓｔ、Ｖｓｉｇをサンプルホールドする。画像ピクセル１００によって発生される信号に対して、列回路２２０はまたピクセル出力（Ｖｒｓｔ−Ｖｓｉｇ）を形成しこの出力は線２１６を介してデジタル変換回路２３０に加えられる。デジタル変換回路２３０はピクセル出力信号を対応するデジタル値へ変換するもので、例えば複数のアナログデジタル変換器を含んでもよい。デジタル値はその後デジタル処理回路２４０により処理され、これは記憶装置２５０において（出力のために）処理された値を記憶する。制御部２６０はピクセルアレイ２０１、行回路２１０、列回路２２０、デジタル処理回路２４０および記憶装置２５０に接続され上述した処理を行うために制御信号を発生する。非画像ピクセル１００´から発生した信号はサンプルホールドされず、デジタル変換回路２３０かまたはおよびデジタル処理回路によってその後処理されず記憶装置２５０で蓄積されないか、あるいはサンプルホールドされ暗い信号レベルを提供するように処理される。

ピクセル１００はケラレ（ｅｃｌｉｐｓｅ）として知られる一種の歪に対して敏感である。ケラレは明るい光がピクセルに入射するにも関わらずそのピクセルが暗いピクセルに対応したピクセル信号を発生する時に生ずる歪を指す。光感応素子１０１は多量の光により発生された電荷を生ずることができるので、ピクセルが明るい光に露光された時にケラレは起こり得る。ピクセル１００はリセット信号Ｖｒｓｔを出力している間、継続中の積分期間に光感応素子１０１によって光から発生された電荷の一部分が転送トランジスタ１１１から溢れて浮遊拡散ノードＣに達するかもしれない。これにより浮遊拡散ノードにおけるリセット電圧を減少し、ピクセル１００に正しくない（すなわち減少した電圧である）リセット信号Ｖｒｓｔを出力する。これによりこの次にリセット信号および光信号Ｖｒｓｔ、Ｖｓｉｇがほぼ同じ電圧を持つようにすることができる。たとえばリセット信号および光信号Ｖｒｓｔ、Ｖｓｉｇはそれぞれ約０ボルトであってもよい。ピクセルの出力（Ｖｒｓｔ−Ｖｓｉｇ）は従ってほぼ０ボルトとなりこれは通常暗いレベルのピクセルと関連した出力電圧に対応する。ケラレは非画像ピクセル１００´について問題があるのではないのは、それらの光感光素子１０１が入射光から遮蔽されているからである。

ケラレ防止（ａｎｔｉ−ｅｃｌｉｐｓｅ）回路はケラレの影響を最小化するために使われ得る。例えばケラレの期間ピクセルリセット電圧は０ボルトに向かって低下していくのでケラレ防止回路はリセット信号の電圧レベルをモニタすることができる。この電圧がスレッシュホルド電圧以下に落ちるなら、そのケラレ防止回路はケラレが生ずる（または生じている）ことを仮定することができ、そしてリセットレベルを修正電圧まで引き上げることによりリセット信号の電圧レベルを修正してもよく、これによりすなわちケラレの影響を最小化する。

図３はケラレ防止回路を採用している図２の列回路の実装の一例を詳細に説明した図である。列回路２２０において画像ピクセル１００に対応する各列線２１５はノードＤを介してケラレ防止（ａｎｔｉ−ｅｃｌｉｐｓｅ）（ＡＥ）回路３１０、負荷回路３９０、サンプルホールド（ＳＨ）回路３８０へ接続される。各ＳＨ回路３８０はまた線２１６を介してデジタル変換回路２３０（図２）へ接続される。負荷回路３９０は、列線２１５を介してピクセル１００と負荷回路３９０の間をリセット信号Ｖｒｓｔと光信号Ｖｓｉｇが伝播するので、ノードＤにおける電圧を安定化する役割を有する。ＳＨ回路３８０は、リセット信号Ｖｒｓｔおよび光信号Ｖｓｉｇがピクセル１００と負荷回路３９０の間の列線２１５上を送信される時に、ノードＤでその電圧を交互にサンプルホールドする。ＡＥ回路３１０は、リセット信号Ｖｒｓｔがピクセル１００と負荷回路３９０の間で導通する時に、ノードＤでその電圧をモニタすることによってケラレ歪の影響を最小化する作用を行う。ノードＤの電圧が、リセット信号Ｖｒｓｔを出力する間に所定閾値以下に低下するならば、ＡＥ回路３１０は、リセット信号Ｖｒｓｔの電圧を所定の電圧閾値にクランプすることによって干渉する。このように、ケラレ歪は、リセット電圧が所定の閾値以下に低下しないように保証することによって最小化される。列回路２２０において、非画像ピクセル１００´と対応する各列線２１５は対応する負荷回路３９０に単に接続されている。この構成は、以前に述べたように、いくつかの撮像装置が非画像ピクセル１００´からの信号を処理するかもしれないにも拘わらず非画像ピクセル１００´を更に処理し撮像装置に対応している。図３に示すように各ＡＥ回路３１０は制御信号ＡＥ＿ＳＨＲおよびＡＥ＿Ｖｒｅｆを受信する。これらの信号の機能については図４を参照して以下に説明する。

図４はＡＥ回路３１０の例示的構成図である。ＡＥ回路３１０はノードＥにノードＤを選択的にクランプしこれによってノードＤの電圧をＡＥ＿Ｖｒｅｆ−（マイナス）トランジスタ３２０の閾値電圧に設定する。（トランジスタ３３０はスイッチとして動作しノードＤにおける電圧レベルに有効には影響しない）より詳しくは、ピクセルがリセット信号を出力し、リセット信号レベルが所定電圧より低いならば、ＡＥ回路３１０はノードＤにおける電圧をＡＥ＿Ｖｒｅｆ−（マイナス）トランジスタ３２０の閾値電圧でクランプしこれによってのケラレ歪の影響を最小化する。

より具体的にはＡＥ回路３１０はノードＥにおけるピクセル電力ＶＡＡＰＩＸを受け取り、これはＡＥトランジスタ３２０の一つのソース／ドレインへ接続される。ＡＥトランジスタ３２０はスイッチトランジスタ３３０と直列に接続され、次にこのスイッチトランジスタ３３０はノードＤへ直列に接続される。ＡＥ閾値（または基準）電圧ＡＥ＿ＶｒｅｆがＡＥトランジスタ３２０のゲートに供給されている時、制御信号ＡＥ＿ＳＨＲはスイッチトランジスタ３２０のゲートに接続される。

ＡＥ＿ＳＨＲ制御信号は、リセット信号Ｖｒｓｔがピクセル１００によって出力されつつありそしてサンプルホールド回路３８０によってサンプリングされつつある時にのみＡＥトランジスタ３３０を導通することによってＡＥ回路３１０を活性化するために用いられる。ＡＥ＿ＳＨＲ制御信号は、例えば、サンプルホールド回路３８０（図３）がいつリセット信号Ｖｒｓｔをサンプルホールドするかを制御するために制御回路２６０（図２）によって発生されたＳＨＲ制御信号と同一であってもよい。ＡＥ＿ＳＨＲ制御信号は制御回路２６０（図２）によって発生されてもよい。

ここで、図５をも参照するならば、ＡＥ閾値電圧ＡＥ＿Ｖｒｅｆはピクセル電力ＶＡＡＰＩＸから回路５００によって判定される。回路５００は、ピクセル電力ＶＡＡＰＩＸからＡＥ閾値電圧ＡＥ＿Ｖｒｅｆを発生する、抵抗に基づく電圧分割器を典型的に示している。図５においてＡＥ閾値電圧ＡＥ＿Ｖｒｅｆは抵抗５１０と５２０の抵抗値によって制御される。ＡＥ閾値電圧ＡＥ＿Ｖｒｅｆは所定値に設定される。ノードＤの電圧が、スイッチトランジスタ３３０が導通している時にＡＥ閾値電圧ＡＥ＿Ｖｒｅｆのレベル以下に低下するならば、ＡＥ回路３１０はノードＤの電圧をＡＥ＿Ｖｒｅｆ−（マイナス）トランジスタ３２０の閾値電圧にクランプする。

したがってケラレ防止機能を提供するためにＡＥ閾値電圧ＡＥ＿Vｒｅｆはピクセルの通常の（すなわちケラレ期間中ではない）リセット信号電圧からのオフセットに対応した適当なレベルに決定されなければならない。残念なことに半導体製造は各集積回路においてバラツキを生ずる。例えばリセット動作時にピクセルの浮遊拡散ノードＣへ注入される電荷の量またはトランジスタの閾値電圧に関連する差によって名目上のリセット信号電圧レベルにしたがってＡＥ閾値電圧ＡＥ＿Vｒｅｆに対する理想的電圧レベルを変更してもよい。かかるバラツキはＡＥ閾値電圧信号の電圧レベルを調整することによって修正されるが、製造後の調整を最小にするケラレ防止回路に対する要望と必要性がある。

この発明の例示的実施例が撮像装置に対するケラレ防止回路に対して提供される。ケラレ防止回路は画像ピクセルと同じ半導体基板上のピクセル回路から形成される。より具体的には二つの隣接するピクセル回路が一つの増幅器を形成するように変形される。その増幅器の一つの入力はピクセル回路の一つからのリセット信号を受信し、その間に他の入力は増幅器の出力からの所定オフセット電圧で設定されるように構成される。増幅器は望ましくはユニットゲイン増幅器であり、その結果この増幅器の出力はリセット信号の電圧レベルからの所定のオフセットに等しい電圧レベルに設定される。

ケラレ防止回路は画像アレイピクセルと同じ製造処理条件によって影響されているので膨大な製造後調整を要求することなくケラレ防止回路に対する電圧基準を信頼性をもって提供することができる。

さて、図面を参照すると同様の番号は同様の素子を示すものが、この発明の例示的実施例に従ってケラレ防止閾値電圧ＡＥ＿Ｖｒｅｆを発生する回路６００が図６に示される。回路６００は対応する撮像装置の少なくともピクセルアレイ２０１と列回路２２０と同じ集積回路上に形成されることが望ましいが、そうでなければ、画像信号を発生するピクセルアレイの一部ではない。回路６００は撮像装置２００のケラレ防止回路３１０（図３）の各々に対してケラレ防止閾値電圧ＡＥ＿Ｖｒｅｆを発生する。以下に詳細に説明するように、回路６００の各部分はピクセル回路の変形である（例えば非画像ピクセルはその出力がさらには処理されることはない）。ピクセルアレイおよび列回路２２０と同じ集積回路上に形成された変形されたピクセル回路を利用することによって、回路６００は撮像装置２００の画像ピクセル１００と同じ半導体製造から生じたバラツキを有し、かかるバラツキによって生ずるリセット信号電圧レベルへの変化にも拘わらずリセット信号電圧レベルからの所定のオフセットで有り得るケラレ防止閾値電圧ＡＥ＿Ｖｒｅｆを発生する。

回路６００は、３個の重複しているブロック６０１、６０２、６０３およびオフセット電圧発生器６３０および任意のサンプルホールド回路６５０として構成される。回路６００はそれぞれピクセル電力ＶＡＡＰＩＸを受信する３個の電力入力ノードＡ１、Ａ２およびＡ３、３個の制御信号入力ノードＸ１、Ｘ２、Ｙ、出力信号ノードＺおよび内部ノードＣ、Ｉ＋、Ｉ−、ＩＬ、およびＯＵＴを含み、これらは以下に説明される。内部ノードＩＬは負荷回路３９０´に接続される。

ブロック６０１は回路６００と対応した撮像装置に用いられるピクセル回路１００（図１）の変形である。ブロック６０１は光感応素子１０１を含み（これは回路６０１において使われた時に入射光からの遮蔽された光ダイオードであってもよい）、Ｎチャンネル転送トランジスタ１１１、Ｎチャンネルリセットトランジスタ１１２、Ｎチャンネル第一ソースフォロワートランジスタ１１３ａ、Ｎチャンネル第一行選択トランジスタ１１４ａ、および浮遊拡散ノードＣを含む。第一のソースフォロワートランジスタ１１３ａへのゲートは内部ノードＩ＋に対応する。回路６０１において転送トランジスタ１１１のゲートはリセット動作時の画像ピクセル動作と同様に、転送トランジスタ１１１をオフおよび非導通状態にする所定電圧に常時接続されている。例示的実施例において転送トランジスタ１１１のゲートは接地電位に接続される。ピクセル１００と同様にリセットトランジスタ１１２の一つのソース／ドレインはピクセル電力ＶＡＡＰＩＸへ（ノードＡ１を介して）接続されリセットトランジスタ１１２の他のソース／ドレインは浮遊拡散ノードＣに接続される。リセットトランジスタ１１２のゲートはノードＹに対応し、信号ＡＥ＿ＲＳＴを制御するように接続され、この信号はピクセルアレイ２０１（図２）において選択された行に対するＲＳＴ制御信号の状態に従う制御信号である。第一のソースフォロワートランジスタ１１３ａは、そのゲートを浮遊拡散ノードＣに接続し、一つのソース／ドレインを行選択トランジスタ１１４ａのソース／ドレインに接続し、他のソース／ドレインをノードＩ１に接続し、これは回路６０３のトランジスタ６１０およびノードＡ２を介してピクセル電力ＶＡＡＰＩＸを受信する。第一の行選択トランジスタ１１４ａのゲートは制御信号ＡＥ＿ＲＯＷを受信するようにノードＸ１に接続されこれはピクセルアレイ２０１において選択された行に対するＲＯＷ制御信号の状態に従う制御信号である。第一の行選択トランジスタ１１４ａの他のソース／ドレインはノードＩ２を介して負荷回路３９０´に接続される。

ブロック６０１のブロック６０３と共有していない部分の動作は信号をノードＩ＋に提供することである。その信号は撮像装置２００（図２）のピクセル１００（図１）によって発生する名目上のリセット信号に等しい。より具体的には、制御信号ＡＥ＿ＲＳＴはトランジスタ１１２を導通するようにハイにアサートされる時、ノードＣからノードＩ＋へ流れる信号はケラレ防止条件の下でピクセル１００によって生ずるリセット信号と等しい。この信号は調整を必要としない。これは回路６０１が同様な設計を共有しており、そして撮像装置２００のピクセル１００と同じ集積回路上で製造され、同じ半導体製造に伴って生じるバラツキを共有しているからである。ブロック６０１はケラレ歪という問題を持っていない。これはこの光感応素子１０１が入射光から遮蔽されるからである。

ブロック６０２はまた回路６００と対応する撮像装置２００に用いられたピクセル回路１００（図１）の望ましい変形例を示している。例えばブロック６０２は第二のＮチャンネルソースフォロワートランジスタ１１３ｂと第二のＮチャンネル行選択トランジスタ１１４ｂを含む。トランジスタ１１３ｂおよび１１４ｂはそのソースとドレインを介して直列に接続される。第二のソースフォロワートランジスタ１１３ｂのゲートはノードＩ−に対応し、一方第二の行選択トランジスタ１１４ｂに接続されていない第二の行選択トランジスタ１１３ｂのソース／ドレインはノードＯＵＴに対応する。第二の行選択トランジスタ１１４ｂのゲートはノードＸ２に対応する。オセット電圧発生器６３０はノードＩ−およびＯＵＴの間に接続され、制御信号ＩＮを受け取る。オフセット電圧発生器６３０は望ましくは、制御語ＩＮを受け取るデジタル入力、ノードＯＵＴに接続された負出力端子およびノードＩ−に接続されたアナログ出力を有するデジタルアナログ変換器である。オフセット電圧発生器６３０はノードＩ−およびＯＵＴの間に制御語ＩＮの内容に基づいて電圧差を発生させる。デジタル語は撮像装置２００の制御部２６０（図２）のような制御部によって供給される。

最も大きなブロックはブロック６０３であり、これは正および負の入力が端子Ｉ＋およびＩ−にそれぞれ供給される増幅器を構成し、出力ＡＥ＿ＶｒｅｆはノードＯＵＴに与えられる。ノードＯＵＴはサンプルホールド回路の６５０に接続されてもよく、これはサンプルホールド回路の出力でＡＥ＿Ｖｒｅｆ電圧を提供するために用いられてもよい。ブロック６０３はノードＩＬを含みこれは第一および第二の行選択トランジスタ１１４ａ、１１４ｂのソース／ドレインに接続される。ノードＩＬはまた負荷回路３９０´に接続され、これは一つの例示的実施例において通常の負荷回路３９０の電流の２倍の電流を流すようにバイアスされたトランジスタ６４０からなる。

図６Ｂは図６Ａ図の回路６００の動作を説明するために使われる単純化された図である。図６Ｂは正および負の入力Ａ＋、Ａ−および出力Ｏ有する増幅器６およびオフセット電圧を生ずるためのバッテリー７とをを図示する。通常のリセット信号レベルに対応する電圧が入力Ａ＋に加えられるなら、その増幅器は、バッテリによって作られたオフセット電圧の大きさだけ通常のリセット信号レベルよりもより低い電圧ＡＥ＿VｒｅｆをノードＯに出力する。

同様に図６Ａにおいてブロック６０３の増幅器はトランジスタ６１０、６２０、負荷回路３９０´および二つの変形されたピクセル回路６０１、６０２のある部分とから構成される。ブロック６０３と重複しないブロック６０１の部分は通常のリセット信号電圧レベルを発生する。オフセット電圧はオフセット電圧発生器６３０によって発生される。ブロック６０３はＶＡＡＰＩＸ電圧レベル−（マイナス）オフセット電圧発生器６３０によって生成されたオフセット電圧に等しい電圧レベルでＡＥ＿ｖｒｅｆ電圧をノードＯＵＴに生じる。

図７はプロセッサに基づいたシステム７００を図示する。システム７００は撮像装置を有するデジタルシステムの例示である。限定されるものではないが、システム７００はコンピュータシステム、カメラ、スキャナ、マシーンビジョンシステム、車または個人的ナビゲーションシステム、カメラ付携帯電話、ビデオ電話、監視システム、オートフォーカスシステム、オプティカルトラッキングシステム、画像安定システム、動き検出システムまたは画像機能を有する他のシステムの一部として使用される。このシステム７００は例えばカメラであってそれはバス７２０からなる。バス７２０にはＣＰＵ７０２、例えばＲＡＭ７０４のメモリ、取りはずし可能なメモリ７１４、入出力装置７０６およびケラレ防止回路３１０（図３）に対して基準電圧（あるいは参照電圧）（ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ）を発生するためのこの発明に係る回路６００を含む撮像装置２００が接続されている。

この発明の他の実施例は回路６００を製造する方法を含む。例えば例示的実施例において、ケラレ防止回路を製造するための方法は単一の集積回路に対応した基板の一部分上に少なくとも複数の画像ピクセル１００、列回路２２０および回路６００を提供するステップを含む。ピクセル１００、列回路２２０および回路６００は公知の半導体製造技術を使った同一の集積回路上に製造される。

したがってこの発明は、ピクセルアレイのピクセル及び撮像装置の列回路と同じ集積回路上に配設された変形ピクセル回路は同一の、半導体製造方法に起因する製造上のバラツキを有している可能性があるという効果がある。望ましくは非画像ピクセルは圧基準電圧発生器の一部となるように変形される。基準電圧発生器は、半導体製造プロセスによって生ずる撮像装置から撮像装置への間でのかかる電圧の相違にもかかわらず撮像装置のピクセルの通常のリセット信号電圧レベルから制御可能なオフセットに等しい電圧を生じるように設計されている。

この発明は例示的実施例に従って詳細に説明されてきたが、この発明は以上に開示された実施例に限定されないと理解されるべきである。むしろこの発明はいかなる数の変形例、変更例、置換物あるいはこれまでに述べられていないがこの発明の精神と権利範囲に一致する均等物を含むことができる。したがってこの発明は前術の説明や図面によっては制限されず単にクレームの権利範囲によってのみ制限されるものである。

この発明の上記のおよび他の効果と特徴は添付図面を参照して以下に述べた発明の例示的実施例の詳細な説明からより明らかになるであろう。
従来のピクセルを示す。 図１のピクセルを利用した撮像装置を例示する。 図２の撮像装置からの列回路を示す。 ケラレ防止回路を図示する。 ケラレ防止閾値電圧を発生するための回路を図示する。 この発明の第一の例示的実施例に従ったケラレ防止閾値電圧を発生するための回路を図示する。 図６Ａに図示された回路の動作を例示するために有用な単純化されたブロック図である。 図６の回路を有する撮像装置を具備したシステムを示す。

Claims (13)

1. 複数の画像ピクセルを含み、各リセット信号と画像出力信号とを生成するピクセルのアレイと、
   前記リセット信号のレベルが所定の範囲内である場合に基準電圧に基づき前記リセット信号の前記レベルを調整するためのケラレ防止回路と、
   前記画像ピクセルによって生成された前記リセット信号に影響を与える製造条件によって影響された名目上のリセット信号に対応する前記基準電圧を発生するための基準電圧発生回路と、
   を含み、
   前記基準電圧発生回路は、
   前記名目上のリセット信号を生成する少なくとも１つの非画像ピクセルと、
   前記基準電圧を前記名目上のリセット信号の電圧レベルからオフセットした値として生成する電圧回路と、
   を有することを特徴とする撮像装置回路。
2. ピクセルの前記アレイ、前記ケラレ防止回路および前記基準電圧発生回路は同一の集積回路上に設けられている請求項１記載の撮像装置回路。
3. 少なくとも１つの前記非画像ピクセルは入射光から遮蔽される光感応素子を含むことを特徴とする請求項１記載の撮像装置
   回路。
4. 少なくとも１つの前記非画像ピクセルは更に浮遊拡散ノードと転送トランジスタとを含み、
   前記転送トランジスタは前記光感応素子と前記浮遊拡散ノードとの間にソースとドレインによって接続されるとともに、電位源に接続されたゲートを有し、前記電位源により前記転送トランジスタが非導通状態に留まるようにされる
   ことを特徴とする請求項３記載の撮像装置回路。
5. さらに、前記基準電圧発生回路は、前記名目上のリセット信号を受信するための前記非画像ピクセルに接続された負荷回路を含み、
   前記電圧回路は
   前記名目上のリセット信号と同一のミラー信号を生成するカレントミラー回路と、
   前記ミラー信号の電圧レベルからのオフセットした値としての前記基準電圧を生成す
   るためのオフセット回路とを含む、
   ことを特徴とする請求項１から請求項４のいずれか一項に記載の撮像装置回路。
6. 前記オフセット回路は更にトランジスタを有し、
   前記トランジスタは第一のソース／ドレインが前記ミラー信号を受け取るように接続され、第二のソース／ドレインが前記負荷回路に接続され、ゲートが前記第一のソース／ドレインと前記ゲートの間にオフセット電圧を生成するためのオフセット電圧発生器に接続されていることを特徴とする請求項５記載の撮像装置回路。
7. 前記オフセット電圧発生器はデジタルアナログ変換器を備え、
   前記デジタルアナログ変換器は、前記トランジスタの前記ゲートに接続されたアナログ出力と前記第一のソース／ドレインに接続された接地電力端子を有することを特徴とする請求項６記載の撮像装置回路。
8. 更にサンプルホールド回路を有し、
   前記サンプルホールド回路は前記基準電圧発生回路に接続されており、前記基準電圧をサンプルホールドするように設定されていることを特徴とする請求項１〜７のいずれか一項に記載の撮像装置回路。
9. 更に
   前記ピクセルのアレイに接続され前記ピクセルの行を処理のために前記アレイから選択するための行回路と、
   前記選択されたピクセルの行から受信された前記リセット信号のレベルを調節し前記基準電圧を利用するための少なくとも１つのケラレ防止回路と
   を有することを特徴とする請求項１〜８のいずれか一項に記載の撮像装置回路。
10. プロセッサと、
    請求項９記載の撮像装置回路と、
    を有することを特徴とする画像システム。
11. 画像回路を形成する方法であってこの方法は、
    半導体基板を提供し、
    前記半導体基板上に、複数の画像ピクセルを含み各リセット信号と画像出力信号を生成するためのピクセルのアレイを形成し、ここで前記画像ピクセルは、入射光に応じた前記画像出力信号を生成するために構成され、
    前記リセット信号のレベルが所定の範囲内である場合に基準電圧に基づき前記リセット信号の前記レベルを調整するためのケラレ防止回路を形成し、
    前記半導体基板上に、前記画像ピクセルによって生成されたリセット信号に影響を与える製造条件によって影響された名目上のリセット信号に応答して前記基準電圧を生成するための基準電圧生成回路を形成し、
    前記基準電圧生成回路は、
    入射光に応じて画像出力を生成しないように構成されており、前記名目上のリセット信号を生成する少なくとも１つの非画像ピクセルと、
    前記基準電圧を前記名目上のリセット信号の電圧レベルからオフセットした値として生成する電圧回路と、
    を有しており、
    前記半導体基板を使って集積回路を形成することからなる方法。
12. 集積回路に形成された基準電圧発生器であってこれはまた撮像装置のピクセルおよび列回路を含み、基準電圧を生成するための基準電圧発生器であって、
    電流を接地電位に流すように制御するための負荷回路と、
    第一の回路であって第一のノードと第二のノードとを有し、前記第一の回路は前記撮像装置の前記ピクセルの名目上のリセット信号レベルに等しい信号を発生し、前記第一のノードと負荷回路の間に前記第二のノードを介して第一の電流として前記信号を流すための回路と、
    第二の回路であって、第三のノードと、前記基準電圧を出力するための出力ノードと、前記第二のノードと、前記第三のノードに接続される第一のソース／ドレインと第四のノードに接続される第二のソース／ドレインとを有する第二の回路のソースフォロワートランジスタと、前記第三のノードと前記第二の回路のソースフォロワートランジスタのゲートとの間に電圧差を生成するためのオフセット電圧生成器とを有し、前記第二の回路は、前記第三のノードから前記負荷回路へ前記第二のノードを介して第二の電流を流すものと、
    第三の回路であって電力源に接続されたカレントミラーを有し、前記電力源からの同一電流を前記第一および第三のノードに流すためのもの、
    を有することを特徴とする基準電圧発生器。
13. 更に前記出力ノードにおいて発生される前記基準電圧をサンプルするためのサンプルホールド回路を有することを特徴とする請求項１２記載の基準電圧発生器。