CN101171829B - 跟踪浮动扩散复位电平的抗重叠电路系统 - Google Patents

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Abstract

本发明涉及一种用于成像器的抗重叠电路，其由与成像像素位于同一半导体衬底上的像素电路系统形成。更具体来说，两个毗邻像素电路经修改以形成放大器。所述放大器的一个输入适合于从所述像素电路中的一者接收复位信号，而另一输入适合于被设定在来自所述放大器的所述输出的预定偏移电压。所述放大器较佳地是单位增益放大器，以使得所述放大器的所述输出被设定至等于离开所述复位信号的所述电压电平预定偏移量的电压电平。因此，所述抗重叠电路以来自像素的所述复位电压的预定电平输出基准电压，且不需要针对复位电压中与制造有关的变化而加以校准。

Description

跟踪浮动扩散复位电平的抗重叠电路系统
技术领域
一般来说，本发明涉及半导体成像器的像素体系结构。更具体来说，本发明涉及成像传感器的抗重叠系统。
背景技术
图1是传统四晶体管(4T)像素100的图解。像素100包括：光敏元件101(其显示为光电二极管)、浮动扩散节点C及四个晶体管(转移晶体管111、复位晶体管112、源跟随器晶体管113及行选择晶体管114)。像素100接收如下信号：TX控制信号，其用于控制转移晶体管111的导电性；RST控制信号，其用于控制复位晶体管112的导电性；及ROW控制信号，其用于控制行选择电晶体114的导电性。浮动扩散节点C的电压控制源跟随器晶体管113的导电性。当行选择晶体管114导电时，在节点B处提供源跟随器晶体管113的输出。
转移及复位晶体管111、112的状态决定；浮动扩散节点C是在电荷累积周期期间耦合至光敏元件101，以接收由光敏元件101所产生的光生电荷；还是在复位周期期间耦合至来自节点A的像素功率源VAAPIX。
如下操作像素100。断言ROW控制信号以致使行选择晶体管114导电。同时，断言RST控制信号，但不断言TX控制信号。此将浮动扩散节点C耦合到节点A处的像素功率VAAPIX，且将节点C处的电压复位到像素功率VAAPIX。像素100在节点B处输出复位信号Vrst。如下文结合图2更加详细地解释，通常将节点B耦合到成像器200的列线215(图2)。
在已输出复位信号Vrst之后，不断言RST控制信号。在电荷累积周期期间光敏元件101暴露于入射光并基于所述入射光的电平积聚电荷。在电荷累积周期之后，断言TX控制信号。此将浮动扩散节点C耦合到光敏元件101。电荷流过转移晶体管111并减小浮动扩散节点C处的电压。像素100在节点B处输出光信号Vsig。所述复位及光信号Vrst、Vsig是总像素输出的不同分量(即，Voutput＝Vrst-Vsig)，如下文更详细解释，此通常由成像器200(图2)处理。
图2是成像器200的图解，其包括多个形成像素阵列201的像素100、100′。像素阵列201包括由暗(即，不成像)像素100’组成的外部区域201a及由成像像素100组成的内部区域201b。由于空间限制，将像素阵列201画为4×4阵列。所属技术领域的技术人员应认识到，在多数成像器200中，像素阵列201的外部区域201a及内部区域201b两者都通常将包括多得多的像素100’、100。
暗像素100’实质上与成像像素100(图1)相同，但其不用于捕捉图像。通常，暗像素100’的光敏元件101被遮蔽而避开入射光。如图2中所示，暗像素100’也被耦合到列线215。在一些成像器中，不进一步处理由暗像素100’产生的输出，但在其他成像器中将所述输出处理为不成像信号以提供暗信号电平。
成像器200还包括行电路系统210、列电路系统220、数字处理电路240及存储装置250。成像器200还包括控制器260。行电路系统210自像素阵列201选择像素行100、100’。所述选定的像素行100、100’通过列线路215将其复位及像素信号Vrst、Vsig输出到列电路系统220。列电路220取样并保持复位及像素信号Vrst、Vsig。对于由成像像素100产生的信号，列电路系统220还形成像素输出(Vrst-Vsig)，通过线路216将其提供给数字转换电路230。数字转换电路230将所述像素输出信号转换为相应的数字值，且可包括(例如)复数个模拟数字转换器。然后，由数字处理电路240处理所述数字值，其将经处理的值存储于存储装置250中(以供输出)。控制器260耦合到像素阵列201、行电路系统210、列电路系统220、数字处理电路240及存储装置250，且提供控制信号以实施上述处理。从不成像像素100’产生的信号或者既不由数字转换电路230、数字处理电路240取样并保持且随后处理，也不存储于存储装置250中，或者被取样并保持且处理以提供暗信号电平。
像素100易受到一种称为重叠的失真影响。重叠是指当即使亮光入射到像素上所述像素仍输出对应于暗像素的像素信号时所出现的失真。当像素暴露于亮光时可能出现重叠，因为光敏元件101可产生大量光生电荷。虽然，像素100正在输出复位信号Vrst，但在正在进行的累积周期期间一部分由光敏元件101产生的光生电荷可能从转移晶体管111溢出到浮动扩散节点C中。此减小所述浮动扩散节点处的所述复位电压且可以导致像素100输出不正确的复位信号Vrst(即，减小的电压)。此又可以导致所述复位既光信号Vrst、Vsig是几乎相同的电压。举例而言，光及复位信号Vrst、Vsig可各自是约0伏特。因此，像素输出(Vrst-Vsig)可变成约0伏特，其对应于通常与暗像素相关联的输出电压。重叠不涉及不成像像素100’，这是因为其光敏元件101被遮蔽而避开入射光。
抗重叠电路可用于最小化重叠的影响。举例而言，由于在重叠期间像素的复位电压将趋向于下降到0伏特，故抗重叠电路可监控所述复位信号的电压电平。如果所述电压电平下降到阈值电压之下，则所述抗重叠电路可假定可能出现了(或正在出现)重叠且然后通过将所述复位电平拉升到正确电压而校正所述复位信号的电压电平，借此最小化所述重叠影响。
图3是采用抗重叠电路的图2的列电路系统220的一个实施方案的更详细图解。在列电路系统220中，通过节点D将与成像像素100相关联的每一列线路215耦合到抗重叠(AE)电路310、负载电路390及取样及保持(SH)电路380。每一SH电路380也通过线路216耦合到数字转换电路230(图2)。负载电路390用来将节点D处的电压稳定为所述复位信号Vrst，且光信号Vsig通过列线路215在像素100与负载电路390之间行进。或者，SH电路380取样并将节点D处的电压保持为复位信号Vrst，且在列线路215上于像素100与负载电路390之间传输光信号Vsig。当在像素100与负载电路390之间传导复位信号Vrst时，AE电路310通过监控节点D处的电压而起作用以最小化重叠的影响。如果在复位信号Vrst的输出期间节点D处的电压下降到预定阈值之下，则AE电路310通过将复位信号Vrst的电压箝位到预定电压阈值而进行干预。如此，通过确保所述复位电压不下降到预定阈值之下而最小化重叠失真。在列电路系统220中，与不成像像素100’相关联的每一列线路215仅耦合到相应负载电路390。此实施方案对应于不进一步处理不成像像素100’的成像器，然而如先前所提到，一些成像器可处理来自不成像像素100’的信号。如图3中所示，每一AE电路310接收控制信号AE_SHR及AE_Vref。下文将结合图4解释所述信号的功能。
图4是AE电路310的实例性实施方案的图解。AE电路310用于选择性地将节点D箝位到节点E，借此将节点D处的电压设定为AE_Vref减去晶体管320的阈值电压(晶体管330起开关的作用且不应可观地影响节点D处的电压电平)。更具体来说，如果所述像素正在输出复位信号且所述复位信号电平在预定电压之下，则AE电路310将节点D处的电压箝位为AE_Vref减去晶体管320的阈值电压，借此最小化所述重叠失真的影响。
更具体来说，AE电路310接收节点E处的像素功率VAAPIX，节点E耦合到AE晶体管320的一个源极/漏极。AE晶体管320串联耦合开关晶体管330，开关晶体管330又串联耦合到节点D。将AE阈值电压AE_Vref供给AE晶体管320的栅极，同时将控制信号AE_SHR供给开关晶体管320的栅极。
AE_SHR控制信号用于仅当复位信号Vrst正在由像素100输出并由取样及保持电路380取样时通过致使AE晶体管330导电而激活AE电路310。AE_SHR控制信号可相同于(例如)由控制电路260(图2)产生以控制何时取样及保持电路380(图3)取样并保持复位信号Vrst的SHP控制信号。AE_SHR控制信号可以是由控制电路260(图2)产生的。
现在也参照图5，可看到，AE阈值电压AE_Vref是由电路500从像素功率VAAPIX产生的。电路500通常是基于电阻器的分压器，其从像素功率VAAPIX产生AE阈值电压AE_Vref。在图5中，由电阻器510及520控制AE阈值电压AE_Vref。AE阈值电压AE_Vref被设定为预定电平。如果节点D处的电压下降到AE阈值电压AE_Vref的电平之下同时开关晶体管330正在导电，则AE电路310将节点D处的电压箝位到AE_Vref减去晶体管320的阈值电压。
因而，为提供抗重叠功能，必须将AE阈值电压AE_Vref设定在正确电平，所述正确电平对应于像素的标称(即，不在重叠期间)复位信号电压电平的偏移量。不幸地，半导体制造在每一集成电路中产生变化。与(例如)在复位操作期间注入像素的浮动扩散节点C的电荷量或晶体管的阈值电压相关联的差可改变标称复位信号电压电平及(因而)AE阈值电压AE_Vref的理想电压电平。虽然可通过校准所述AE阈值电压信号的电压电平而校正所述变化，但仍希望并需要一种最小化制造后校准的抗重叠电路。
发明内容
本发明的实例性实施例提供一种用于成像器的抗重叠电路。所述抗重叠电路是由与成像像素相同的半导体衬底上的像素电路系统所形成。更具体来说，两个毗邻像素电路经修改以形成放大器。所述放大器的一个输入适合于从所述像素电路中的一者接收复位信号，同时另一输入适合于被设定为所述放大器的输出的预定偏移电压。所述放大器较佳地是单位增益放大器以便将所述放大器的输出设定为等于离开所述复位信号的电压电平预定偏移量的电压电平。
由于所述抗重叠电路受到与所述成像阵列像素相同的制造处理条件的影响且可以在不需要大范围的制造后校准的情况下可靠地向所述抗重叠电路提供电压基准。
附图说明
参照附图阅读下文所给出的关于本发明实例性实施例的详细说明，本发明的前述及其他优点和特征将变得更显而易见，其中：
图1图解传统像素；
图2图解利用图1像素的成像器；
图3图解来自图2成像装置的列电路系统；
图4图解抗重叠电路；
图5图解用于产生抗重叠阈值电压的电路；
图6A图解用于根据本发明的第一实例性实施例产生抗重叠阈值电压的电路；
图6B是用于图解图6A中所图解电路的操作的简化方块图；及
图7图解并入具有图6电路的成像器的系统。
具体实施方式
现在参照附图，其中相同编号指示相同元件，图6中显示用于根据本发明的实例性实施例产生抗重叠阈值电压AE_Vref的电路600的图解。电路600较佳地至少与相关成像器的像素阵列201及列电路220列电路形成于相同集成电路上，但在其他方面不是产生像素信号的成像阵列的一部分。电路600产生用于成像器200的抗重叠电路310(图3)中的每一者的抗重叠阈值电压AE_Vref。如下文将更详细地解释，电路600的部分是像素电路(例如，将不进一步处理其输出的非成像像素)的修改。通过相同集成电路上的经修改像素电路作为所述像素阵列及列电路220，电路600受到与成像器200的成像像素100相同的半导体制造所引入的变化，且因而产生抗重叠阈值电压AE_Vref，其可不管由所述变化导致的对复位信号电压电平的改变而位于复位信号电压电平的预定偏移量处。
电路600被组织为三个交迭方块601、602及603、偏移电压产生器630、及可选取样及保持电路650。如下文进一步说明，电路600包括三个功率输入节点A1、A2及A3(其中的每一者均用于接收像素功率VAAPIX)及三个控制信号输入节点X1、X2及Y、输出信号节点Z及内部节点C、I+、I-、IL及OUT。内部节点IL耦合到负载电路390’。
方块601较佳地是用于与电路600相关联的成像器中的像素电路100(图1)的改型。方块601包括：光敏元件101(其可以是当用于电路601时被遮蔽而避开入射光的光电二极管)、N-信道转移晶体管111、N-信道复位晶体管112、N-信道第一源跟随器晶体管113a、N-信道第一行选择晶体管114a及浮动扩散节点C。第一源跟随器晶体管113a的栅极对应于内部节点I+。在电路601中，转移晶体管111的栅极永久地耦合到预定电压，其致使转移晶体管111在复位操作期间保持关闭且不导电，类似于成像像素操作。在一个实例性实施例中，转移晶体管111的栅极耦合到地电位。类似于像素100，复位晶体管112的源极/漏极(通过节点A1)耦合到像素功率VAAPIX，且复位晶体管112的另一源极/漏极耦合到浮动扩散节点C。复位晶体管112的栅极对应于节点Y且耦合到控制信号AE_RST，其是跟随用于像素阵列201(图2)中选定行的RST控制信号的状态的控制信号。第一源跟随器晶体管113a具有耦合到浮动扩散节点C的栅极、一个耦合到行选择晶体管114a的源极/漏极的源极/漏极、及另一个耦合到节点I1的源极/漏极，其通过晶体管610及电路603的节点A2接收像素功率VAAPIX。第一行选择晶体管114a的栅极耦合到节点X1以接收控制信号AE_ROW，其是跟随用于像素阵列201中所述选定行的ROW控制信号的状态的控制信号。第一行选择晶体管114a的另一源极/漏极通过节点I2耦合到负载电路390’。
方块601的不与方块603共享的部分的功能是提供信号到节点I+。所述信号是由成像器200(图2)的像素100(图1)产生的标称复位信号的等效物。更具体来说，当断言控制信号AE_RST高到致使晶体管112导电时，从节点C到节点I+之间流动的信号等于在不重叠状态下由像素100产生的复位信号。此信号不需校准，这是因为电路601共享与成像器200的像素100类似的设计且制造于同一集成电路上，且因而共享相同的半导体制造引入变化。方块601不经受重叠失真，这是因为其光敏元件101被遮蔽而避开入射光。
方块602也较佳地是与电路600相关联的成像器200中所使用的像素电路100(图1)的改型。举例而言，方块602包括第二N-信道源跟随器晶体管113b及第二N-信道行选择晶体管114b。晶体管113b及114b通过其源极及漏极串联耦合。第二源跟随器晶体管113b的栅极对应于节点I-，同时不耦合到第二行选择器晶体管114b的第二行选择晶体管113b的源极/漏极对应于节点OUT。第二行选择晶体管114b的栅极对应于节点X2。偏移电压产生器630耦合于节点I-与OUT之间，并接收控制信号IN。偏移电压产生器630较佳地是具有数字输入接收控制字IN、耦合到节点OUT的负输出端子及耦合到节点I-的模拟输出的数字-模拟转换器。偏移电压产生器630基于控制字IN的内容强制节点I-与OUT之间的电压差。所述数字字可由控制器供应，例如，成像器200的控制器260(图2)。
最大方块是方块603，其形成一个放大器，其中分别于端子I+及I-处供应正及负输入，同时在节点OUT处供应输出AE_Vref。节点OUT还可以耦合到取样及保持电路650，其可用于在所述取样及保持电路的输出处提供AE_Vref电压。方块603包括节点IL，其耦合到第一及第二行选择晶体管114a、114b的源极/漏极。节点IL也耦合到负载电路390’，在一个实例性实施例中其包含经偏压以流动两倍于标准负载电路390电流的电流的晶体管640。
图6B是用于解释图6A的电路600的操作的简化图。图6B图解放大器6，其具有正及负输入A+、A-及输出0及用于形成偏移电压的电池7。如果将对应标称复位信号电平的电压提供于输入A+，则该放大器将在节点O输出电压AE_Vref，其比标称复位信号电平低由所述电池形成的偏移电压的量值。
同样地，在图6A中，方块603的放大器由晶体管610、620、负载电路390’及两个经修改电路601、602的某些部分形成。方块601的不与方块603交迭的部分产生标称复位信号电压电平。所述偏移电压由偏移电压产生器630产生。方块603在节点OUT处产生处于等于VAAPIX电压电平减去由偏移电压产生器630形成的偏移电压的电压电平的AE_Vref电压。
图7图解基于处理器的系统700。系统700是具有成像装置的数字系统的示例。在不限定于的情况下，系统700可以是：计算机系统的一部分、照相机、扫描器、机器视觉系统、车辆或个人导航系统、有照相机的便携式电话、电视电话、监视系统、自动聚焦系统、光学跟踪系统、成像稳定系统、运动检测系统、或其他具有成像功能的系统。系统700(例如，照相机)通常包含总线720。处理器(例如，CPU702)、存储器(例如，RAM704)、可装卸存储器714、I/O装置706及成像器200耦合到总线720，成像器200包括本发明的电路600以产生用于其抗重叠电路310(图3)的基准电压。
应了解，本发明的其他实施例包括制造电路600的方法。举例而言，在一个实例性实施例中，制造抗重叠电路的方法包括如下步骤：在对应于单集成电路的衬底的一部分上提供至少多个成像像素100、列电路系统220及电路600。可使用熟知的半导体制造技术将像素100、列电路系统220及电路600制造于相同集成电路上。
因此，本发明利用如下可能性：与成像器的像素阵列的像素及列电路系统位于相同集成电路上的经修改电路将具有相同的半导体制造引入工艺变化。理想地，不成像像素经修改以变成基准电压产生器的一部分。尽管成像器之间因半导体制造工艺所致在此电压方面存在差异，但所述基准电压发生器经设计以产生等于所述成像器像素的正常复位信号电压电平的可控偏移量的电压。
虽然上文已结合实例性实施例详细地阐述了本发明，但应理解本发明并不限于上文所揭示的实施例。相反，本发明可经修改而包含任何数量的此前并未阐述的变化形式、更改形式、替代形式或等效布置，但这些变化形式、更改形式、替代形式或等效布置与本发明精神及范围相一致。相应地，本发明并非受限于前述说明书或图式，而仅受限于随附权利要求书的范围。

Claims (22)

1.一种成像器电路，其包括：
像素阵列，其包含多个成像像素，用于产生各个复位信号及图像输出信号；
抗重叠电路，其用于控制所述复位信号的电平并利用基准电压；及
基准电压产生电路，其用于响应于受制造条件影响的信号产生所述基准电压，所述制造条件影响由所述成像像素产生的所述复位信号，所述基准电压产生电路包括：
至少一个不成像像素，其用于产生标称复位信号；及
电压电路，其用于产生所述标称复位信号的电压电平一偏移量处的所述基准电压。
2.如权利要求1所述的成像器电路，其中所述像素阵列、所述抗重叠电路及所述基准电压产生电路均位于同一集成电路上。
3.如权利要求1所述的成像器电路，其中所述至少一个不成像像素进一步包含：
浮动扩散节点；及
转移晶体管，其通过其源极及漏极耦合于光敏元件与所述浮动扩散节点之间，所述转移晶体管具有耦合到电位源的栅极，从而使所述转移晶体管保持处于不导电状态。
4.如权利要求1所述的成像器电路，所述基准电压产生电路进一步包括：
负载电路，其耦合到所述不成像像素以接收所述标称复位信号；
其中所述电压电路包含：
电流镜，其用于产生与所述标称复位信号相同的镜像信号；及
偏移电路，其用于产生所述基准电压作为所述镜像信号的电压电平的偏移。
5.如权利要求4所述的成像器电路，其中所述偏移电路进一步包含：
晶体管，其具有经耦合以接收所述镜像信号的第一源极或第一漏极、耦合到所述负载电路的第二源极或第二漏极、及耦合到偏移电压产生器的栅极，所述偏移电压产生器用于形成所述第一源极或第一漏极与所述栅极之间的偏移电压。
6.如权利要求5所述的成像器电路，其中所述偏移电压产生器包含数字模拟转换器，所述数字模拟转换器具有耦合到所述晶体管的所述栅极的模拟输出及耦合到所述第一源极或第一漏极的接地功率端子。
7.如权利要求1所述的成像器电路，其进一步包括：
取样及保持电路，其耦合到所述基准电压产生电路，所述取样及保持电路适合于取样并保持所述基准电压。
8.一种成像器，其包括：
像素阵列，其包含多个成像像素，用于产生各个复位信号及图像输出信号；
列电路，其耦合到所述像素阵列以从所述阵列中选择像素行进行处理；
多个抗重叠电路，其用于控制从所述选定的像素行接收的所述复位信号的电平并利用基准电压；及
基准电压产生电路，其用于响应于受制造条件影响的信号产生所述基准电压，所述制造条件影响由所述成像像素产生的所述复位信号，所述基准电压产生电路包括：
至少一个暗像素，其用于产生标称复位信号；及
电压电路，其用于产生所述标称复位信号的电压电平一偏移量处的所述基准电压。
9.如权利要求8所述的成像器，其中所述像素阵列、所述抗重叠电路及所述基准电压产生电路均位于同一集成电路上。
10.如权利要求8所述的成像器，其中所述至少一个暗像素进一步包含：
浮动扩散节点；及
转移晶体管，其通过其源极及漏极耦合于光敏元件与所述浮动扩散节点之间，所述转移晶体管具有耦合到电位源的栅极，从而使所述转移晶体管保持处于不导电状态。
11.如权利要求8所述的成像器，所述基准电压产生电路进一步包括：
负载电路，其耦合到所述暗像素以接收所述标称复位信号；
其中所述电压电路包含：
电流镜，其用于产生与所述标称复位信号相同的镜像信号；及
偏移电路，其用于产生所述基准电压作为所述镜像信号的电压电平的偏移。
12.如权利要求11所述的成像器，其中所述偏移电路进一步包含：
晶体管，其具有经耦合以接收所述镜像信号的第一源极或第一漏极、耦合到所述负载电路的第二源极或第二漏极、及耦合到偏移电压产生器的栅极，所述偏移电压产生器用于形成所述第一源极或第一漏极与所述栅极之间的偏移电压。
13.如权利要求12所述的成像器，其中所述偏移电压产生器包含数字模拟转换器，所述数字模拟转换器具有耦合到所述晶体管的所述栅极的模拟输出及耦合到所述第一源极或第一漏极的负输出端子。
14.如权利要求8所述的成像器，其进一步包括：
取样及保持电路，其耦合到所述基准电压产生电路，所述取样及保持电路适合于取样并保持所述基准电压。
15.一种成像系统，其包括：
处理器；及
成像器，其耦合到所述处理器，所述成像器包括：
像素阵列，其包含多个成像像素，用于产生各个复位信号及成像输出信号；
列电路，其耦合到所述像素阵列以从所述阵列中选择像素行进行处理；
多个抗重叠电路，其用于控制从所述选定的像素行接收的所述复位信号的所述电平并利用基准电压；及
基准电压产生电路，其用于响应于受制造条件影响的信号产生所述基准电压，所述制造条件影响由所述像素产生的所述复位信号，所述基准电压产生电路包括：
至少一个不成像像素，其用于产生标称复位信号；及
电压电路，其用于产生所述标称复位信号的电压电平一偏移量处的所述基准电压。
16.如权利要求15所述的成像系统，其中所述像素阵列、所述抗重叠电路及所述基准电压产生电路均位于同一集成电路上。
17.如权利要求15所述的成像系统，其中所述至少一个不成像像素进一步包含：
浮动扩散节点；及
转移晶体管，其通过其源极及漏极耦合于光敏元件与所述浮动扩散节点之间，所述转移晶体管具有耦合到电位源的栅极，从而使所述转移晶体管保持处于不导电状态。
18.如权利要求15所述的成像系统，其进一步包括：
负载电路，其耦合到所述不成像像素以接收所述标称复位信号；
其中所述电压电路包含：
电流镜，其用于产生与所述标称复位信号相同的镜像信号；及
偏移电路，其用于产生所述基准电压作为所述镜像信号的电压电平的偏移。
19.如权利要求18所述的成像系统，其中所述偏移电路进一步包含：
晶体管，其具有经耦合以接收所述镜像信号的第一源极或第一漏极、耦合到所述负载电路的第二源极或第二漏极、及耦合到偏移电压产生器的栅极，所述偏移电压产生器用于形成所述第一源极或第一漏极与所述栅极之间的偏移电压。
20.如权利要求19所述的成像系统，其中所述偏移电压产生器包含数字模拟转换器，所述数字模拟转换器具有耦合到所述晶体管的所述栅极的模拟输出及耦合到所述第一源极或第一漏极的接地功率端子。
21.如权利要求15所述的成像系统，其进一步包括：
取样及保持电路，其耦合到所述基准电压产生电路，所述取样及保持电路适合于取样并保持所述基准电压。
22.一种用于形成成像电路的方法，其包括：
提供半导体衬底；
在所述半导体衬底上形成用于产生各个复位信号及成像输出信号的包含多个成像像素的像素阵列，其中所述成像像素经配置以根据入射光产生所述成像输出信号；
在所述半导体衬底上形成抗重叠电路，所述抗重叠电路用于控制所述复位信号的电平并利用基准电压；及
在所述半导体衬底上形成基准电压产生电路，所述基准电压产生电路用于响应于受制造条件影响的信号产生所述基准电压，所述制造条件影响由所述成像像素产生的所述复位信号，所述基准电压产生电路包括：
至少一个不成像像素，其用于产生标称复位信号，所述至少一个不成像像素经配置不根据入射光而产生成像输出信号；和
电压电路，其用于产生所述标称复位信号的电压电平一偏移量处的所述基准电压；及
使用所述半导体衬底形成集成电路。
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