KR20070100161A - 디코딩 회로 및 표시 장치 - Google Patents

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Abstract

본 발명은 복수의 인접하여 배치되는 출력 후보 (v0-v63)에 대하여 마련되고, 다(多)비트 디지털 데이터의 비트에 따라 대응하는 출력 후보를 선택하여 다음 단의 서브디코딩 회로로 전달하는 초단(初段)의 서브디코딩 회로(FSD0-FSD31)에 있어서, 유닛 디코더(SWE, SWO)를 출력 후보의 배열 방향과 직교하는 방향으로 병렬 배치한다. 디코딩 회로의 출력 후보의 기준 전압이 배열되는 세로 방향의 크기를, 가로 방향의 크기를 증대시키지 않고 감소시킬 수 있다.

Description

디코딩 회로 및 표시 장치{DECORDING CIRCUIT AND DISPLAY APPARATUS}
도 1은 본 발명에 따른 디코딩 회로의 개념적 구성을 개략적으로 나타내는 도면,
도 2는 도 1에 나타내는 제 1 서브디코딩 회로의 구성을 개략적으로 나타내는 도면,
도 3은 도 1에 나타내는 최종 서브디코딩 회로의 구성을 개략적으로 나타내는 도면,
도 4는 본 발명의 실시예 1에 따른 디코딩 회로의 구성을 개략적으로 나타내는 도면,
도 5는 도 4에 나타내는 디코딩 회로의 스위칭 소자의 배열을 개략적으로 나타내는 도면,
도 6은 도 4 및 도 5에 나타내는 디코딩 회로의 각 서브디코딩 회로의 도통 상태와 인가되는 데이터 비트의 논리의 관계를 일람하여 나타내는 도면,
도 7은 도 5에 나타내는 디코딩 회로의 평면 레이아웃을 개략적으로 나타내는 도면,
도 8은 도 5에 나타내는 디코딩 회로의 평면 레이아웃의 변경예를 나타내는 도면,
도 9는 도 5에 나타내는 디코딩 회로의 또 다른 평면 레이아웃을 나타내는 도면,
도 10은 본 발명의 실시예 2에 따른 디코딩 회로의 구성을 개략적으로 나타내는 도면,
도 11은 도 10에 나타내는 디코딩 회로의 스위칭 소자의 배열을 나타내는 도면,
도 12는 도 10 및 도 11에 나타내는 디코딩 회로의 평면 레이아웃을 개략적으로 나타내는 도면,
도 13은 도 10 및 도 11에 나타내는 디코딩 회로의 평면 레이아웃의 다른 예를 나타내는 도면,
도 14는 본 발명에 따른 디코딩 회로의 서브디코딩 회로의 구성 순서를 모식적으로 나타내는 도면,
도 15는 도 14에 나타내는 서브디코딩 회로의 구성 순서의 제 1 단계의 구성을 나타내는 도면,
도 16은 도 15에 나타내는 서브디코딩 회로의 공유화 처리를 행한 후의 서브디코딩 회로의 배치를 개략적으로 나타내는 도면,
도 17은 본 발명의 실시예 3에 따른 데이터 비트와 서브디코딩 회로의 관계를 개략적으로 나타내는 도면,
도 18은 본 발명의 실시예 3에 따른 디코딩 회로에 있어서의 스위칭 소자의 논리를 일람하여 나타내는 도면,
도 19는 도 18에 나타내는 논리를 실현하는 디코딩 회로의 구성을 개략적으로 나타내는 도면,
도 20은 도 19에 나타내는 디코딩 회로의 스위칭 소자의 배열의 일례를 나타내는 도면,
도 21은 본 발명의 실시예 3의 변경예에 따른 디코딩 회로의 구성을 개략적으로 나타내는 도면,
도 22는 도 2l에 나타내는 디코딩 회로의 스위칭 소자의 배열을 나타내는 도면,
도 23은 본 발명의 실시예 3에 있어서의 기준 전압 발생 회로의 구성의 일례를 나타내는 도면,
도 24는 본 발명의 실시예 3에 있어서의 기준 전압 발생 회로의 배치의 변경예를 나타내는 도면,
도 25는 본 발명의 실시예 3에 있어서의 기준 전압 발생 회로의 배치의 또 다른 예를 나타내는 도면,
도 26은 도 24 및 도 25에 나타내는 기준 전압 발생 회로를 이용할 때의 디코딩 시퀀스를 모식적으로 나타내는 도면,
도 27은 도 24 및 도 25에 나타내는 기준 전압 발생 회로를 이용하는 경우의 디코딩 시퀀스의 다른 예를 나타내는 도면,
도 28은 도 27에 나타내는 디코딩 시퀀스를 실현하기 위한 디코딩 동작 제어부의 구성의 일례를 나타내는 도면,
도 29는 도 28에 나타내는 디코딩 동작 제어부의 동작을 나타내는 타이밍도,
도 30은 도 24 및 도 25에 나타내는 기준 전압 발생 회로를 이용할 때의 디코딩 시퀀스의 다른 예를 나타내는 도면,
도 31은 도 30에 나타내는 디코딩 시퀀스를 실현하기 위한 디코딩 동작 제어부의 구성의 일례를 나타내는 도면,
도 32는 도 31에 나타내는 디코딩 제어부의 동작을 나타내는 신호 타이밍도,
도 33은 본 발명의 실시예 4에 따른 화상 표시 장치의 요부의 구성을 개략적으로 나타내는 도면,
도 34는 도 33에 나타내는 기준 전압 발생 회로의 구성의 일례를 나타내는 도면,
도 35는 도 33에 나타내는 전환 제어 신호 및 선택 제어 신호를 발생하는 부분의 구성의 일례를 나타내는 도면,
도 36은 도 33에 나타내는 표시 장치의 디코딩 동작을 나타내는 타이밍도,
도 37은 본 발명에 이용되는 스위칭 소자의 단면 구조를 개략적으로 나타내는 도면이다.
도면의 주요 부분에 대한 부호의 설명
FBD : 제 1 비트군 디코딩 회로
SBD : 제 2 비트군 디코딩 회로
TBD : 제 3 비트군 디코딩 회로
LBD : 최종 비트군 디코딩 회로
FSD, FSD0-FSD31 : 제 1 서브디코딩 회로
SSD, SSD0-SSD7 : 제 2 서브디코딩 회로
LSD0-LSD7 : 최종 서브디코딩 회로
SWE, SWO : 스위칭 소자(유닛 디코더)
OL : 출력선
2a-2h : 기준 전압선
1a, 1ab-1fa, 1fb : 제어 신호선
3a, 3b, 3c : 내부 배선
SSW0, SSW1, LSW0-LSW2 : 스위칭 소자
4a, 4b, 4g : 게이트 전극 취출용 분기 배선
4b, 4e : 게이트 전극 배선
본 발명은, 다(多)비트 디지털 데이터를 디코딩하고, 다비트 디지털 데이터에 대응하는 전기 신호(전압)를 출력하는 디코딩 회로에 관한 것이고, 특히, 다비트 디지털 데이터를 아날로그 전기 신호로 변환하는 디지털/아날로그 변환에 이용되는 디코딩 회로 및 이 디코딩 회로를 이용하는 표시 장치에 관한 것이다. 보다 특정적으로는, 본 발명은, 화상 표시 장치에 있어서 입력 화소 데이터에 따른 화소 기입 전압을 생성하는 디지털/아날로그 변환부의 디코딩 회로의 구성에 관한 것이다.
복수의 출력 후보로부터 하나의 후보를 선택하는 경우, 일반적으로, 디코딩 회로가 이용된다. n비트의 디지털 신호를 이용함으로써, 2의 n승의 출력 후보로부터 하나의 후보를 선택할 수 있어, 출력 후보 각각에 대하여 선택 신호를 입력하는 구성과 비교하여, 회로의 점유 면적을 감소시킬 수 있다.
디코딩 회로의 구성은, 이 디코딩 회로가 이용되는 용도에 따라 다르다. 예컨대, 메모리 회로에 있어서의 어드레스 디코딩 회로에서와 같이, 복수의 신호선 중 한 개를 선택 상태로 구동하는 경우, NAND형 디코딩 회로 등과 같이, 로직 게이트를 이용하는 디코딩 회로가 이용된다. n비트 디지털 데이터의 비트값의 조합(패턴)에 따라, 논리 게이트군이 복수의 신호선 중 하나의 신호선을 선택 상태로 구동한다.
한편, 복수의 전기 신호(전류 또는 전압을 나타냄)로부터 하나의 전기 신호를 선택하여 출력하는 경우, 일반적으로, 스위치 매트릭스를 이용한 ROM형 디코딩 회로가 이용된다. 입력 다비트 디지털 신호에 따라 스위치 매트릭스 내의 스위칭 소자를 선택적으로 도통 상태로 하여, 하나의 전기 신호의 전달 경로를 확정한다. 이 확정된 경로를 따라 하나의 전기 신호가 출력부로 전달된다. 스위칭 소자와 입력 다비트 디지털 데이터와의 접속은, 일의적이고 또한 고정적으로 설정되며, 아울러 스위칭 소자의 온/오프 상태와 대응하는 입력 다비트 디지털 신호 비트와의 관 계도 일의적으로 정해진다.
이러한 ROM형 디코딩 회로는 룩업 테이블 등으로도 이용되는 경우가 많지만, 구체적인 용도의 하나로, 입력 다비트 디지털 데이터를 아날로그 신호(전압)로 변환하는 디지털/아날로그 변환 회로가 있다. 입력 다비트 디지털 데이터를 표현할 수 있는 레벨 각각에 따른 기준 전압을 준비한다. 디코딩 동작 시, 입력된 다비트 디지털 데이터의 값에 대응하는 기준 전압을 선택한다. 입력 다비트 디지털 데이터가 표현하는 값은 이산값이며, 또한, 기준 전압 레벨도 이산적이다. 이 기준 전압이 다비트 디지털 데이터의 최대값 및 최소값 사이에서 입력 디지털 데이터의 비트값에 따른 전압 레벨을 취하고, 출력 전압으로서, 입력 다비트 디지털 데이터를 아날로그 전압으로 변환한 전압을 얻을 수 있다.
이러한 디지털/아날로그 변환 회로는, 예컨대, 액정 표시 장치에 있어서, 화소의 기입 전압을 발생하는 구동 장치에 이용된다. 입력 화소 데이터에 대응하여 기준 전압을 선택하고, 액정 소자 등의 표시 소자의 화소 전극에, 이 선택된 기준 전압을 기입한다. 표시 소자가 액정 소자일 경우, 화소의 휘도는 화소 전극간의 전압에 따라 설정되기 때문에, 액정 소자에서 백색 및 흑색 사이의 중간값을 표현할 수 있어, 계조 표시가 가능해진다. 이 액정 소자를, 적색(R), 녹색(G) 및 청색(B)의 각각에 대하여 마련하는 것에 의해, 컬러 화상의 계조 표시가 실현된다.
화소의 데이터가 n비트일 경우, 2의 n승의 계조 표시가 가능해진다. 따라서, 기준 전압 레벨로서, 2의 n승의 레벨이 필요해진다. 일례로서, n=6의 경우, 2의 6승은 64이며, 적색(R), 녹색(G) 및 청색(B) 각각이, 64계조 표시가 가능하여, 26만 색에 상당하는 다색 표시가 실현된다. 또한, n=8의 경우에는, 적색(R), 녹색(G) 및 청색(B)의 각각이, 256(2의 8승)의 계조 표시가 가능하여, 1677만 색에 상당하는 다색 표시가 가능해진다.
지금, 1색당 디지털/아날로그 변환 회로를 고려한다. ROM형 디코딩 회로로 디지털/아날로그 변환 회로가 실현되는 경우, 스위치 매트릭스를 이용하는 구성에서는, 단순히, 각 기준 전압 레벨에 대응하여, 각각에 입력 디지털 신호 비트를 받는 스위칭 트랜지스터가 직렬로 접속된다. 이 경우, n×(2^n)의 스위칭 소자가 필요해지고, 디코딩 회로의 레이아웃 면적이 증대한다. 여기서, "^"는, 거듭제곱을 나타낸다. 따라서, 표시 패널과 일체적으로 구동 회로가 동일 칩 상에 형성되는 경우, 칩 면적이 커지고, 표시 장치의 소형화에 대한 큰 장해로 된다.
이 화소 표시 장치의 화소 기입 전압을 생성하기 위한 디지털/아날로그 변환 회로의 크기를 감소하는 것을 도모하는 구성이, 문헌 1(일본 공개 특허 공보 제2001-133754호), 문헌 2(일본 공개 특허 공보 제2005-283777호) 및 문헌 3(일본 공개 특허 공보 제2003-241716호)에 나타내어져 있다.
문헌 1에 나타내는 구성에서는, 열 방향을 따라 도입되는 계조 선택 비트의 내용에 근거하여, 다(多)레벨 계조 전압 신호 중 어느 하나를 행 방향으로 통과시켜 출력하는 디코더부가 마련된다. 각 행에서, 최하위 비트 디코딩부와, 상위 비트 디코딩부가 마련된다. 최하위 비트 디코딩부는 계조 선택 비트의 최하위 비트를 따라 복수(2개)의 계조 전압 신호 중 어느 하나를 선택하여 출력한다. 상위 비트 디코딩부는 각 최하위 비트 디코딩부에 대응하여 마련되고, 계조 선택 비트 중 최하위 비트를 제외하는 상위 비트에 따라 대응하는 행의 계조 전압 신호를 선택적으로 통과시킨다. 각 상위 비트 디코딩부는 각 행에 직렬로 배열되고, 각각에 다른 계조 선택 비트가 인가되는 복수의 트랜지스터 소자를 갖는다.
이 문헌 1은 계조 전압 신호를 전달하는 신호선을 공통화하고, 하위 비트에 의해 선택된 복수의 계조 전압 신호 중 어느 하나를 상위 비트 디코딩부에 의해 선택하여 출력한다. 이에 따라, 이 계조수에 비례하여 세로 방향으로 배치되는 계조 전압 신호선 및 트랜지스터의 수를 감소하고, 세로 방향(계조 전압이 배열되는 방향)의 크기를 축소시키는 것을 도모한다.
문헌 2는 계조 전압을 선택하는 디코더 회로부를 다이나믹 회로로 구성한다. 이 디코더 회로에 있어서는, 인접 계조 전압을 선택하는 디코더에서 동일 논리의 트랜지스터를 공통화한다. 각 비트 위치마다, 2:1 선택을 행하는, 소위 「토너먼트 방식」에 의해 계조 전압을 선택한다. 이 문헌 2에서는, 디코더 회로를 다이나믹 회로로 구성하고, 표시 화소 데이터가 연속할 때, 이 연속 표시 화소 데이터에 의한 계조 전압 선택 시에 동시에 계조 전압이 선택 상태로 되는 것을 방지하는 것을 도모한다.
또한, 문헌 3(일본 공개 특허 공보 제2003-241716호)은, 계조 기준 전압을 시분할로 구동하여 공급함으로써, 배치되는 디코더의 수를 감소시키는 것을 도모한다. 구체적으로, 우선, 최하위 비트를 우수값으로 강제 설정하고, 우수 위치의 계조 기준 전압을 선택하여, 출력 용량으로 유지한다. 이어서, 입력 데이터 비트에 따라, 선택적으로 기수 위치의 계조 기준 전압을 선택한다. 입력 데이터가 우수값 이면, 기수 위치의 계조 기준 전압은 선택되지 않고, 먼저 선택된 우수 계조 전압이 출력된다.
문헌 1에 나타내는 디코딩 회로의 구성에서, 최하위 비트에 대하여 마련되는 트랜지스터 소자를, 각 행에서 병렬 배치하고, 이 최하위 비트에 따라 각 행에서 2개의 계조 전압 중 한쪽을 선택한다. 상위 비트 디코더부에서, 각 행에 대하여, 이 상위 비트에 따라 선택적으로 도통하는 트랜지스터 소자의 직렬체(series body)가 배치된다. 따라서, 각 계조 전압 개개에, 계조 전압 선택 비트에 따라 도통하는 트랜지스터 소자의 직렬체를 배치하는 디코더의 구성과 비교하여, 가로 방향(행의 연장 방향)의 치수가, 이 병렬 배치에 의해 증가한다. 통상, 이 화상 표시 장치에 있어서, 계조 전압을 선택하는 디코딩 회로는 각 화소열의 데이터선에 대응하여 배치된다. 따라서 가로 방향 크기가 증가한 경우, 이 화소열마다 대응하여, 디코딩 회로를 배치하는 것이 곤란해져, 표시 장치의 고선명화가 곤란해진다. 또한, 하나의 디코딩 회로에서, 각 행에 대하여 배치되는 상위 비트 디코딩 회로가 공통으로, 계조 전압 출력선에 결합된다. 따라서, 이 출력선에 접속되는 트랜지스터 소자(스위칭 소자)는 각 계조 기준 전압에 대하여 스위칭 소자의 직렬체가 배치되는 종래의 구성과 비교하여 단지 반감된다. 그 결과, 이 출력선에 부수되는 기생 용량이 크고, 그 디코딩 회로의 응답 속도가 느려, 고속 동작을 실현할 수 없다고 하는 문제가 발생한다.
또한, 이 문헌1에 있어서는. 계조 전압을 선택적으로 통과시키는 스위칭 소자를, 단일 트랜지스터 소자로 구성하고 있다. 따라서, 예컨대, 이 계조 전압이 중간 전압인 경우, 게이트 전압을 충분한 크기로 설정하지 않으면, 이 스위칭 소자의 임계값 전압 손실에 의해 정확한 중간 전압을 전달하는 것이 곤란해진다. 따라서, 이 문헌 1에 나타내는 디코딩 회로의 구성에서는, 최근의, 고선명화에 의한 화소수 증대에 따라 디코딩 시간이 감소하는 경우에 대하여, 규정 시간 내에, 그 출력 전압을 설정하는 것이 곤란해지는 등의 문제가 발생한다.
또한, 문헌 2에 나타내는 구성에서는, 각 비트에 의해 2:1 선택을 실행하는, 이른바 「토너먼트 방식」으로 계조 전압 선택 비트를 디코딩하고, 그 디코딩 결과에 따라, 계조 전압을 선택하여 출력선에 전달한다. 따라서, 디코딩 회로부의 공유화에 의해, 트랜지스터 소자가 감소된다. 그러나, 각 기준 전압에 대한 디코더의 트랜지스터 단수는, 주로, NAND형 디코더 구성에 따라 기준 전압을 선택하는 경우와 동일하다. 따라서, 세로 방향 및 가로 방향의 크기를 감소시키는 것이 곤란하다. 또한, 출력선에는, 각 계조 전압을 전달하는 트랜스미션 게이트가 접속되어 있다. 따라서, 이 출력선에 부수되는 기생 용량이 커서, 고속으로, 계조 전압을 출력선에 전달하여 안정시키는 것이 곤란해진다는 문제가 발생한다.
또한, 문헌 3에 나타내는 구성에서는, 계조 기준 전압이 시분할 구동되어 공급되고, 디코딩 회로수가 감소됨에 따라 세로 방향 크기를 감소시킬 수 있다. 그러나, 이 시분할로 보조 기준 전압을 전달하기 때문에, 각각의 기준 전위선에서 소정 시간 내에 대응하는 전위로 변화시킬 필요가 있다. 그 때문에, 디코딩 회로는, 시분할 구동에 의해, 보다 고속 구동이 요구되고, 화소수 증대에 의한 디코딩 시간 감소에 대하여, 충분히 정정한 계조 전압을 생성하는 것이 곤란해진다는 문제가 발생한다.
또한, 이 문헌 3의 구성에서, 기준 전위선은, 디코딩 회로를 구성하는 트랜지스터열과 평행하게 배치되어 있고, 각 화소 데이터선에 대응하여 배치되는 디코딩 회로에 공통으로 마련된다. 따라서, 이 기준 전위선을 시분할 구동한 경우, 그 전위 변동에 의해, 용량 결합을 통해 아날로그 노이즈가 발생하여, 정확한 계조 전압을 생성하는 것이 곤란하다고 하는 문제가 발생한다.
이 디코딩 회로의 구성은, 단지, 입력 디지털 데이터에 따른 아날로그 전압을 생성하는 디지털/아날로그 변환 회로의 구성에의 적용에 제한되지 않고, 예컨대, 어떤 신호의 전달 경로를 디코딩 회로로 확립하는 스위치 매트릭스 회로 등의 구성에서도, 이들의 디코딩 회로와 마찬가지의 문제가 발생한다.
본 발명의 목적은, 작은 점유 면적에서, 고속 디코딩 동작을 실행하여 입력 신호에 따른 출력 신호를 정확하고, 또한 안정하게 생성할 수 있는 디코딩 회로를 제공하는 것이다.
본 발명의 다른 목적은, 적은 소자수로 입력 데이터의 디코딩 동작을 고속으로 실행하여 아날로그 전압 신호를 생성할 수 있는 디지털/아날로그 변환용 디코딩 회로 및 이 디코딩 회로를 포함하는 표시 장치를 제공하는 것이다.
본 발명에 따른 디코딩 회로는, 복수 비트를 갖는 다비트 디지털 데이터의 적어도 1 비트를 갖는 제 1 비트군에 대응하여 마련되고, 이 제 1 비트군의 비트를 디코딩하여, 제 1 방향을 따라 배치되는 복수의 출력 후보로부터 디코딩 결과에 대응하는 출력 후보를 선택하여 출력하는 제 1 비트군 디코딩 회로를 구비한다. 이 제 1 비트군 디코딩 회로는, 소정수의 출력 후보의 조 각각에 대하여 각각 배치되고, 각각이 제 1 비트군의 비트를 공통으로 받아, 대응하는 출력 후보의 조로부터 하나의 출력 후보를 선택하는 복수의 제 1 서브디코딩 회로를 포함한다. 다비트 디지털 데이터는 적어도 하나의 복수 비트를 갖는 복수의 비트군으로 분할된다. 이 복수의 비트군은 제 1 비트군을 포함한다. 각 비트군에 대응하여 비트군 디코딩 회로가 배치되고, 이 비트군 디코딩 회로는 제 1 비트군 디코딩 회로를 포함한다. 제 1 서브디코딩 회로는 다른 출력 후보에 대하여 마련되고, 또한 제 2 방향을 따라 병렬로 배치되는 복수의 유닛 디코더를 포함한다.
본 발명에 따른 디코딩 회로는, 복수 비트군의 최후의 비트군에 대응하여 마련되고, 최후의 비트군의 비트를 공통으로 받아 디코딩하는 최종 비트군 디코딩 회로를 더 구비한다. 이 최종 비트군 디코딩 회로는 전단의 비트군 디코딩 회로의 출력 각각에 대응하여 배치되고, 최종 비트군의 비트에 따라 대응하는 출력을 선택하여 출력 신호선에 전달하는 복수의 최종단 서브디코딩 회로를 구비한다.
본 발명에 따른 표시 장치는, 본 발명에 따른 디코딩 회로를 포함하고, 다비트 디지털 데이터가 표현하는 표시 화소 데이터를 아날로그 전압으로 변환하는 디 지털/아날로그 변환 회로와, 각각에 복수의 표시 화소가 결합되는 복수의 데이터선과, 디지털/아날로그 변환 회로가 출력하는 아날로그 전압에 따라 데이터선을 구동하는 데이터선 구동 회로를 구비한다.
본 발명에 따른 디코딩 회로에 있어서는, 제 1 비트군 디코딩 회로에 있어서, 복수의 출력 후보의 조로부터 하나의 출력 후보를 선택하는 제 1 서브디코딩 회로에 있어서, 다른 출력 후보에 대응하여 배치되는 유닛 디코더가 출력 후보의 배열 방향과 다른 방향을 따라 병렬로 배치된다. 다음 단 이후의 비트군 디코딩 회로는 서브디코딩 회로의 조의 출력 중 하나를 선택하고 있다. 따라서, 이 디코딩 회로의 출력 후보가 배열되는 방향에서의 크기를 감소시킬 수 있다. 예컨대, 제 1 비트군이 1비트로 구성되는 경우, 디코딩 회로의 출력 후보의 배열 방향에 따른 크기는 거의 반감시킬 수 있다.
또한, 최종 비트군 디코더 회로는 전단의 비트군 디코딩 회로의 출력을 선택적으로 출력 신호선에 전달한다. 따라서, 출력 신호선에 접속되는 최종단 서브디코딩 회로의 수는 전단의 비트군 디코딩 회로의 출력의 수까지 감소시킬 수 있어, 출력 신호선의 기생 용량을 감소시킬 수 있다.
또한, 이 디코딩 회로를, 화상 표시 장치의 계조 전압을 생성하는 회로에 적용함으로써, 고속으로 입력 화소 데이터에 따른 계조 전압을 생성할 수 있는 점유 면적이 작은 화소 구동 회로를 실현할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해질 것이다.
[개념적 구성]
도 1은 본 발명에 따라 구성되는 디코딩 회로의 개념적 구성을 나타내는 도면이다. 도 1에 있어서는, 본 발명에 따른 디코딩 회로의 요부의 구성을 개략적으로 나타낸다. 이 도 1에서, 출력 후보를 구성하는 입력 IN(INA, INB, …)를 선택하는 선택 제어 신호(다비트 디지털 데이터)가, 복수의 비트군으로 분할된다. 도 1에서, 제어 신호 비트군 S1(a비트), S2(b비트), S3(c비트), …, Sf(k비트)로 분할된다. 이들 비트군 S1(a비트), …, Sf(k비트) 각각에 대응하여 제 1 비트군 디코딩 회로 FBD, 제 2 비트군 디코딩 회로 SBD, 제 3 비트군 디코딩 회로 TBD, …, 최종 비트군 디코딩 회로 LBD가 마련된다.
제 1 비트군 디코딩 회로 FBD는, 2의 a승의 입력(출력 후보)군 IN(INA, INB)각각에 대응하여 마련되는 제 1 서브디코딩 회로 FSD를 포함한다. 이 제 1 서브디코딩 회로 FSD가, 각각, 제어 신호 비트 S1(a비트)에 따라 2의 a승: 1 선택을 행하여, 대응하는 2의 a승의 입력(출력 후보)으로부터 하나의 입력을 선택한다.
제 2 비트군 디코딩 회로 SBD는 2의 b승 개의 제 1 서브디코딩 회로 FSD에 대응하여 마련되는 제 2 서브디코딩 회로 SSD를 포함한다. 이 제 2 서브디코딩 회로 SSD가, 제어 신호 비트군 S2(b비트)에 따라, 2의 b승:1 선택을 행하여, 대응하는 2의 b승 개의 제 1 서브디코딩 회로 FSD의 출력 중 하나를 선택한다.
제 3 비트군 디코딩 회로 TBD는 2의 c승 개의 제 2 서브디코딩 회로 SSD의 조에 대응하여 마련되는 제 3 서브디코딩 회로 TSD를 포함한다. 이 제 3 서브디코딩 회로 TSD가, 제어 신호 비트군 S3(c비트)에 따라, 2의 c승:1 선택을 행하여, 대 응하는 2의 c승 개의 제 2 서브디코딩 회로 SSD의 출력 중 하나를 선택한다.
이후, 제어 신호 비트의 비트군에 대응하여 배치되는 비트군 디코딩 회로에서 마찬가지의 선택 동작이 행해진다.
최종 비트군 디코딩 회로 LBD는 전단의 2의 k승 개의 서브디코딩 회로의 출력에 각각 대응하여 마련되는 최종 서브디코딩 회로 LSD를 포함한다. 이 최종 서브디코딩 회로 LSD는 2의 k승 개의 전단의 서브디코딩 회로의 출력 중 하나를, 제어 신호 비트군 Sf(k비트)에 따라 선택하고, 최종 출력 OUT을 생성한다. 각 최종 서브디코딩 회로 LSD는, 각각, 제어 신호 비트군 Sf(k비트)의 비트에 따라 선택적으로 도통하는 스위칭 소자의 직렬체를 포함한다.
이 도 1에 나타내는 디코딩 회로의 구성에 있어서, 제어 신호 비트군 S1(a비트)로부터 Sf(k비트)에 의해 구성되는 다비트 선택 제어 신호가 지정하는 입력(출력 후보) IN을 선택하여, 최종 출력 OUT이 생성된다.
각 제어 신호 비트군의 비트수 a, b, c, …, k 중 적어도 하나는 복수 비트이며, 각 비트군 디코딩 회로에서, 2:1 선택이 행해지는 「토너먼트 방식」과 비교하여, 디코딩 회로의 비트군 디코딩 회로의 단수가 감소된다.
또한, 최종 비트군 디코딩 회로 LBD에서, 최종 서브디코딩 회로 LSD가, 스위칭 소자의 직렬체로 구성된다. 따라서, 최종 출력 OUT을 생성하는 출력선에 결합되는 스위칭 소자의 수가 대폭 감소되고, 이 출력선에 부수(付隨)하는 기생 용량을 감소시킬 수 있다. 이에 의해, 제어 신호에 따라 고속으로, 디코딩 동작을 실행하여 최종 출력 OUT을 생성할 수 있다.
도 2는 도 1에 나타내는 제 1 서브디코딩 회로 FSD의 구성을 개략적으로 나타내는 도면이다. 이 도 2에서, 제 1 서브디코딩 회로 FSD는 복수의 입력(출력 후보) IN(0)-IN(m) 각각에 대하여 마련되는 유닛 디코더 UD를 포함한다. 이들 유닛 디코더 UD에는, 공통으로 제어 신호 비트군 S1(a비트)이 인가된다. 이 유닛 디코더 UD는 입력(출력 후보) IN(0)-IN(m)이 정렬하는 세로 방향(제 1 방향)에 대하여 가로 방향(제 2 방향)을 따라 병렬로 배치되고, 각각, 제어 신호 비트군 S1(a비트)에 따라 선택적으로 하나가 도통 상태로 되어, 대응하는 입력 IN(i)를 출력 OUT에 전달한다. 여기서, a, m은 1 이상의 정수이다.
따라서, 입력(출력 후보)이 (m+1)개 마련되는 경우, 가로 방향으로 1열로 정렬해서 병렬로 유닛 디코더 UD가 배치되기 때문에, 세로 방향의 디코딩 회로의 크기를 감소시킬 수 있다. 이에 따라, 출력선의 기생 용량을 감소시키고, 또한 세로 방향의 디코딩 회로의 크기를 감소시킬 수 있어, 작은 점유 면적으로 고속 동작 특성을 갖는 디코딩 회로를 실현할 수 있다.
도 3은 도 1에 나타내는 최종 서브디코딩 회로 LSD의 구성을 개략적으로 나타내는 도면이다. 이 도 3에 나타내는 바와 같이, 최종 서브디코딩 회로 LSD는 대응하는 제어 비트군 Sf(k비트)의 각 비트에 대응하여 배치되는 k개의 스위칭 소자 SW의 직렬체를 포함한다. 이 k개의 스위칭 소자 SW의 직렬체는, 제어 신호 비트군 Sf(k비트)에 따라, 선택적으로 도통하여 신호 전파 경로를 형성한다. 출력선에 대하여, 최종 서브디코딩 회로 LSD에 있어서, 하나의 스위칭 소자만이 접속된다. 따라서, 스위칭 소자가, 예컨대, TFT(박막 트랜지스터)로 형성되고, 그 게이트-드레 인간의 기생 용량이 큰 경우에도, 각 최종 서브디코딩 회로의 스위칭 소자의 게이트-드레인간 용량만이 출력선에 접속되어, 출력선의 기생 용량을 감소시킬 수 있다.
[실시예 1]
도 4는 본 발명의 실시예 1에 따른 디코딩 회로의 구성을 개략적으로 나타내는 도면이다. 도 4에 있어서는, 다비트 디지털 데이터 PD의 6비트 D0-D5에 따라, 64개의 출력 후보 V0-V63 중 하나를 선택하여 출력선 OL에 출력 신호 VOUT으로서 출력하는 디코딩 회로의 구성을 일례로서 나타낸다. 출력 후보 V0-V63은, 일례로서 각각 전압 레벨이 다른 기준 전압이며, 화상 표시 장치에 있어서 화소 기입 전압으로서 이용되는 계조 전압이다. 기준 전압의 각 첨자가 계조 0-63에 대응하고, 데이터 비트 D0-D5에 의해 표현되는 첨자(계조)에 대응하는 기준 전압(계조 전압)이 선택되어, 최종 전기 신호로서 출력선 OL에 전달된다.
도 4에서, 디코딩 회로는 다비트 디지털 데이터 PD의 최하위 비트(LSB) D0에 따라 출력 후보군 V0-V63에 대하여 2대1 선택을 행하는 제 1 비트군 디코딩 회로 FBD와, 하위측 2비트 D1, D2에 따라, 제 1 비트군 디코딩 회로 FBD의 출력에 대하여 4대1 선택을 행하는 제 2 비트군 디코딩 회로 SBD와, 나머지의 상위 3비트 D3-D5에 따라, 제 2 비트군 디코딩 회로 SBD의 출력에 대하여 8대1 선택을 행하여, 제 2 비트군 디코딩 회로 SBD의 출력으로부터 하나를 선택해서 출력선에 출력 전압 VOUT을 전달하는 최종 비트군 디코딩 회로 LBD를 포함한다.
데이터 비트 D5가 최상위 비트(MSB)이다. 제 1 비트군 디코딩 회로 FBD에서 2대1 선택을 행하고, 제 2 비트군 디코딩 회로 SBD에서 4대1 선택을 행하며, 최종 비트군 디코딩 회로 LBD에서 8대1 선택을 행하는 것에 의해, 64개의 출력 후보 V0-V63으로부터 하나의 출력 후보를 선택하여 출력할 수 있다.
제 1 비트군 디코딩 회로 FBD는, 각각, 인접하는 2개의 출력 후보(이하, 계조 전압이라 칭함)에 대하여 마련되고, 최하위 비트 D0에 따라 대응하는 2개의 출력 후보로부터 하나의 전압을 선택하는 제 1 서브디코딩 회로 FSD0-FSD31을 포함한다.
이들 제 1 서브디코딩 회로 FSD0-FSD31의 각각은, 대응하는 인접 계조 전압을, 각각, 비트 D0 및 반전 비트 /D0(D0B)에 따라 선택하는 스위칭 소자 SWE, SWO를 포함한다. 이들 스위칭 소자 SWE, SWO는, 각각, 대응하는 서브디코딩 회로의 유닛 디코더로서 이용된다. 이들 스위칭 소자 SWE, SWO가, 계조 전압 V0-V63의 입력 노드에 따라 정렬하는 제 1 방향과 직교하는 제 2 방향을 따라 병렬로 배치된다.
비트 D0을 공통으로 받는 제 1 서브디코딩 회로 FSD0-FSD31에서, 각각, 하나의 유닛 디코더로서 기능하는 스위칭 소자 SWE, SWO를 제 2 방향을 따라 정렬하여 병렬 배치함으로써, 제 1 서브디코딩 회로 FSD0-FSD31은, 각각, 2개의 계조 전압에 대하여 하나를 마련하는 것만으로도 좋고, 디코딩 회로의 세로 방향(제 1 방향)에 있어서의 크기를, 각 계조 전압 각각에 대응하여, 스위칭 소자(유닛 디코더) SWE, SWO를 제 1 방향을 따라 배치하는 구성과 비교하여 반감할 수 있다. 또한, 제 1 서브디코딩 회로는, 최하위 비트(LSB) D0에 따라 디코딩 동작만을 실행하며, 가로 방향(제 2 방향)에 있어서의 디코딩 회로의 크기의 증대는 스위칭 소자 한 개 만큼으로, 가로 방향의 크기의 증대를 억제할 수 있다.
제 2 비트군 디코딩 회로 SBD는 제 1 서브디코딩 회로 FSD0-31의 소정수(4개)의 서브디코딩 회로의 조 각각에 대응하여 마련되는 제 2 서브디코딩 회로 SSD0-SSD7을 포함한다. 이들 제 2 서브디코딩 회로 SSD0-SSD7은 비트 D1, D2를 공통으로 받아, 대응하는 제 1 서브디코딩 회로의 조로부터 하나의 서브디코딩 회로의 출력을 선택한다. 이들 제 2 서브디코딩 회로 SSD0-SSD7은, 각각, 대응하는 조의 4개의 제 1 서브디코딩 회로 각각에 대응하여 마련되는 유닛 디코더 USD0-USD3을 포함한다. 이들 유닛 디코더 USD0-USD3은, 각각, 비트 D1, D2에 따라 선택적으로 도통하는 스위칭 소자 SSW0, SSW1의 직렬체를 포함한다. 스위칭 소자 SSWO 및 SSW1이 모두 도통 상태로 되었을 때에, 대응하는 유닛 디코더가, 대응하는 제 1 서브디코딩 회로의 출력을 최종 비트군 디코딩 회로 LBD에 전달한다.
이들 스위칭 소자 SSW0, SSW1은, 각각, 인가된 비트가 H레벨("1")일 때 도통하는 정극성 스위치 및 인가된 비트가 L레벨(논리 "0")일 때에 도통하는 부극성 스위치 중 어느 하나로 구성된다. 이에 따라, 하위 2비트 D1, D2의 논리값의 조합에 따라, 제 2 서브디코딩 회로 SSD0-SSD7 각각에서 유닛 디코더 USD0-USD3 중 하나가 도통 상태로 된다.
최종 비트군 디코딩 회로 LBD는 제 2 서브디코딩 회로 SSD0-SSD7 각각의 출력에 대하여 마련되는 최종 서브디코딩 회로 LSD0-LSD7을 포함한다. 이들 최종단 서브디코딩 회로 LSD0-LSD7은 각각 비트 D3-D5에 따라 선택적으로 도통 상태로 되는 스위칭 소자 LSWO-LSW2의 직렬체로 구성된다. 이들 스위칭 소자 LSWO-LSW2도, 정극성 스위치 또는 부극성 스위치로 구성되고, 비트 D3-D5의 패턴에 따라, 최종 서브디코딩 회로 LSD0-LSD7의 하나가 도통 상태로 된다. 따라서, 이들 최종 서브디코딩 회로 LSD0-LSD7이, 각각, 전단의 서브디코딩 회로의 출력 중 하나를 선택하기 위한 최종 서브디코딩 회로의 유닛 디코더로서도 기능한다.
출력선 OL에는 8개의 최종단 서브디코딩 회로 LSD0-LSD7이 병렬로만 결합되어, 이 출력선 OL의 기생 용량을 감소시킬 수 있어, 고속으로, 디코딩 결과에 따라 출력선 OL의 출력 전압 VOUT을 생성할 수 있다. 또한, 스위칭 소자를 MOS 트랜지스터로 구성한 경우, 그 용량값이 최대로 되는 것은, 채널이 형성되어 MOS 용량으로서도 기능하는 경우이다. 이 경우에도, 최종 비트 서브디코딩 회로 LSD0-LSD7에서 최종 출력단 트랜지스터가 도통 상태로 되는 것은 4개이며, 출력선 OL의 기생 용량을 감소시킬 수 있다.
도 5는 도 4에 나타내는 디코딩 회로의 스위칭 소자의 구체적 구성의 일례를 나타내는 도면이다. 도 5에 나타내는 디코딩 회로의 구성에서, 도 4에 나타내는 디코딩 회로에 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다.
도 5에서, 스위칭 소자 SWE, SWO, SSW0-SSW1 및 LSW0-LSW2는, 각각, P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터의 병렬체로 구성되는 CMOS 트랜스미션 게이트(아날로그 스위치)로 구성된다. 도 5에서, 기판 영역에서 바깥쪽의 화살표로 P채널 MOS 트랜지스터를 나타내고, 기판 영역에서 안쪽의 화살표로 N채널 MOS 트랜지스터를 나타낸다.
스위칭 소자 SWE, SWO, SSW0-SSW1 및 LSW0-LSW2를, 각각, CMOS 트랜스미션 게이트로 구성하기 때문에, 그들의 도통을 제어하기 위해, 상보 데이터 비트 D0, D0B-D5, D5B가 이용된다. 여기서, DiB는 비트 Di의 반전 비트다.
CM0S 트랜스미션 게이트를 스위칭 소자로서 이용함으로써, 출력 후보의 전기 신호 전파 시에, 도통 제어 신호로서, 상보 신호가 이용되기 때문에, MOS 트랜지스터의 임계값 전압 손실을 고려할 필요가 없어, 도통 제어 신호(상보 데이터 비트 D0, D0B-D5, D5B)의 신호 진폭을 확대할 필요가 없다. 예컨대, 계조 전압이 출력 후보로서 이용되는 경우, 이 계조 전압의 최대 전압 및 최소 전압간에 변화하는 2값 신호를 제어 신호로서 이용할 수 있고, 도통 제어 신호(데이터 비트)를 생성하는 회로의 소비 전류를 감소시킬 수 있으며, 또한, 도통 제어 신호(데이터 비트)가 안정되는데 필요한 시간을 단축할 수 있다.
도 6은 도 4 및 도 5에 나타내는 디코딩 회로의 각 스위칭 소자(CMOS 트랜스미션 게이트)가 도통 상태로 될 때의 데이터 비트의 논리를 일람으로 나타내는 도면이다. 도 6에서, 하향의 화살표는, 하나의 서브디코딩 회로에서 유닛 디코더가 공통의 출력에 결합되는 것을 나타낸다. 예컨대, 계조 전압 V63 및 V62에 대하여 마련되는 제 1 서브디코딩 회로 FSD31에서, 데이터 비트 D0이 H레벨일 때에는, 계조 전압 V63이, 스위칭 소자 SWO가 도통하여 선택되고, 데이터 비트 D0이 L레벨일 때에는, 도 5에 나타내는 스위칭 소자 SWE가 도통하여, 계조 전압 V62를 선택한다. 이하, 이 최하위 비트(LSB) D0에 대하여 마련되는 제 1 서브디코딩 회로에 있어서는, 데이터 비트의 H레벨 및 L레벨의 조합이나 상보적으로 도통하는 스위칭 소자의 쌍이, 각각 유닛 디코더로서 마련된다.
데이터 비트 D1, D2에 대하여 마련되는 제 2 서브디코딩 회로 SSD0-SSD7 각각에 대해서는, 데이터 비트 D1, D2의 같은 논리에 따라 도통하는 스위칭 소자열(유닛 디코더)이 같은 위치에 배치된다. 예컨대, 제 2 서브디코딩 회로 SSD7에서, 데이터 비트 D1, D2가 모두 H레벨일 때에는, 유닛 디코더 USD3이 도통하고, 전단의 제 1 서브디코딩 회로 FSD31의 출력을 선택한다. 따라서, 제 2 서브디코딩 회로 SSD7-SSD0 각각에서, 데이터 비트 D1, D2에 따라 같은 위치의 하나의 유닛 디코더가 도통하여, 4:1 선택이 행해지고, 최하위 비트(LSB) D0에 의한 제 1 서브디코딩 회로 FSD31-FSD0에서의 2:1 선택과의 조합에 따라, 총 8:1 선택이 행해진다.
최종 비트군 디코딩 회로에서, 최종 서브디코딩 회로 LSD7-LSD0의 스위칭 소자 각각에 대하여, 비트 D3-D5가 공통으로 인가되고, 이들 비트 D3-D5가 다른 조합에 따라 선택적으로 도통한다. 예컨대, 최종 서브디코딩 회로 LSD7은 비트 D3-D5가 모두 H레벨일 때에 도통하고, 대응하는 전단의 제 2 서브디코딩 회로 SSD7의 출력 전압을 선택한다.
이 최종 비트군 디코딩 회로 LBD에서는, 하나의 최종 서브디코딩 회로가 도통 상태로 된다. 도 6에 나타내는 각 스위칭 소자에 인가되는 데이터 비트 D0-D5의 논리값은 제 1 방향에서 최하위 위치의 비트군으로부터 순차적으로, 계조 전압 V0으로부터 계조 전압 V63의 전압 레벨에 따라, 그 값이 순차적으로 커지게 된다. 따라서, 데이터 비트 D0-D5에 따라, 대응하는 크기를 갖는 하나의 계조 전압을 선택할 수 있어, 디지털 데이터 PD의 아날로그 변환을 실현할 수 있다.
예컨대, 계조 전압 V32를 선택하는 경우, 데이터 비트 D0-D5가, (L, L, L, L, L, H)의 값(패턴)을 취한다. 최종 비트군 디코딩 회로 LBD에서, 최종 서브디코딩 회로 LSD4의 스위칭 소자가 모두 온 상태로 된다. 최종 서브디코딩 회로 LSD3-LSD0에서는, 이 출력선 OL에 접속되는 스위칭 소자(LSW2)는 모두 비도통 상태로 되고, 그 온 용량은, 출력선에 대하여 영향은 미치지 않는다. 한편, 최종 서브디코딩 회로 LSD7-LSD5에서는, 출력선 OL에 접속되는 스위칭 소자 LSW2가 온 상태로 되지만, 최종 서브디코딩 회로 LSD6, LSD7에서는, 스위칭 소자 LSW1(도 5 참조)이 오프 상태이다. 최종 서브디코딩 회로 LSD5에서는, 스위칭 소자 LSW0(도 5참조)이 오프 상태이다. 최종 서브디코딩 회로 LSD4에서, 계조 전압 V34에 대한 제 2 서브디코딩 회로의 유닛 디코더의 스위칭 소자 SSW1(도 5 참조)이 온 상태로 되고, 최종 서브디코딩 회로 LSD4의 입력에 대한 기생 용량(on-capacitance)이 여분으로 부수된다.
따라서, 이 계조 전압 V32를 선택하는 경우, 출력선 OL에 부수되는 최종단 서브디코딩 회로 LSD4의 기생 용량 이외의 온 용량은 최종단 서브디코딩 회로 LSD6, LSD7의 각각의 스위칭 소자 LSW2와, 최종단 서브디코딩 회로 LSD5의 스위칭 소자 LSW1, LSW2뿐이다. 출력선 OL에 부수되는 기생 용량을 대폭 감소시킬 수 있어, 선택 기준 전압(계조 전압)의 전파 경로에 있어서의 RC 시정수를 대폭 감소시킬 수 있다. 이에 따라, 고속으로, 디코딩 동작에 따라 선택된 계조에 대응하는 계조 전압을, 출력선 OL에 전달할 수 있다.
또한, 상위 비트군 D3-D5를 디코딩하는 최종단의 서브디코딩 회로에 있어서는, 8개의 최종 서브디코딩 회로 LSD0-LSD7이 마련되고, 각각에서 스위칭 소자의 직렬체만이 배치되어, 스위칭 소자의 수를 감소시킬 수 있다. 따라서, 이들 데이터 비트 D3-D5를 전달하는 제어 신호선의 부하를 감소시킬 수 있어, 고속으로 데이터 비트 D3-D5를 안정 상태로 설정할 수 있고, 또한, 소비 전력을 감소시킬 수 있다.
도 7은 본 발명의 실시예 1에 있어서의 디코딩 회로 중 하나의 최종 서브디코딩 회로에 관련하는 부분의 레이아웃을 개략적으로 나타내는 도면이다. 도 7에서, 최종 서브디코딩 회로 LSD에 대하여, 기준 전압 VREF0-VREF7을 전달하는 기준 전압선(2a-2h)이 제 2 방향을 따라 직선적으로 연속하여 연장 배치된다. 이들의 기준 전압 VREF0-VREF7은 도 4 내지 6에 나타내는 계조 전압 V0-V63 중 하나의 최종 서브디코딩 회로에 대응하는 8개의 기준 전압에 대응한다. 최종 서브디코딩 회로 LSD는 앞서 기재한 최종 서브디코딩 회로 LSD0-LSD7 중 어느 하나에 대응하기 때문에, 여기서는, 대응하는 계조 전압을 기준 전압 VREFO-VREF7로 나타낸다.
제 1 서브디코딩 회로 FSDa-FSDd는, 각각, 대응하는 2개의 기준 전압을 전달하는 기준 전압선 사이에 배열되는 스위칭 소자 SWO, SWE를 포함한다. 이들 제 1 서브디코딩 회로 FSDa-FSDd는 각각 동일 구성을 갖기 때문에, 도 7에 있어서는, 제 1 서브디코딩 회로 FSDd에 대한 스위칭 소자 및 대응하는 배선에 참조 부호를 부여한다.
도 7에서, 제 1 서브디코딩 회로는 각각 P채널 MOS 트랜지스터(P로 나타냄) 및 N채널 MOS 트랜지스터(N으로 나타냄)로 구성되는 스위칭 소자 SWO, SWE를 각각 포함한다. 이들 스위칭 소자 SWO, SWE는, 각각 제 2 방향을 따라 정렬 배치된다. 기준 전압 VREF7을 전달하는 기준 전압선(2h)은 내부 배선(3a)을 거쳐 스위칭 소자 SWO의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터에 결합된다. 또한, 이들 트랜지스터의 출력이 공통으로 내부 배선에 접속된 후, 스위칭 소자 SWE를 우회하도록, 제 1 방향에 대한 상부 방향으로, 기준 전위선(2h)에 근접하는 직사각형 형상으로 배치된 후에, 스위칭 소자 SWE의 출력 노드에 내부 배선(3d)에 의해 결합된다. 스위칭 소자 SWE에서는, 기준 전위선(2g)에, 내부 배선(3b)을 거쳐 MOS 트랜지스터(P, N)의 입력부가 공통으로 결합된다.
제 1 비트군 디코딩 회로에서는, 제 1 방향을 따라, 스위칭 소자 SWO의 P채널 MOS 트랜지스터가 정렬 배치된다. 이들 P채널 MOS 트랜지스터는 공통으로 제어 신호선(1aa)에 의해 그 게이트 전극이 결합된다. 제어 신호선(1aa)에는, 반전 데이터 비트 D0B가 전달된다.
또한, 마찬가지로, 스위칭 소자 SWE에 대해서도, P채널 MOS 트랜지스터가 제 1 방향을 따라 정렬 배치되고, 공통으로, 제어 신호선(1ab)에 의해 게이트 전극이 결합되어, 각각, 데이터 비트 D0을 받는다.
또한, 이들 제 1 서브디코딩 회로 FSDa-FSDd에서(제 1 비트군 디코더 회로에서), 스위칭 소자 SWO의 N채널 MOS 트랜지스터(N)가 제 1 방향으로 정렬 배치되고, 또한 스위칭 소자 SWE의 N채널 MOS 트랜지스터(N)가 제 1 방향을 따라 정렬 배치된 다.
스위칭 소자 SWO, SWE의 P채널 MOS 트랜지스터 사이에 각각의 N채널 MOS 트랜지스터가 배치된다. 스위칭 소자 SWO의 N채널 MOS 트랜지스터의 게이트 전극 배선(4d)은 제 2 방향으로 연장하는 분기 배선(4b)에 의해, 제어 신호선(1ab)에 결합된다. 한편, 스위칭 소자 SWE의 N채널 MOS 트랜지스터(N)는, 마찬가지로, 제 2 방향을 따라 내부 배선(3c)에 근접하여 배치되는 분기 배선(4a)을 거쳐, 게이트 전극 배선(4c)에 결합된다.
이들 스위칭 소자 SWO, SWE의 N채널 MOS 트랜지스터(N)의 게이트 전극 배선에 대하여, 각각 분기 배선을 제 1 서브디코딩 회로 배치 영역에서 제 1 방향에서의 위쪽 및 아래쪽에 배치하고, 제어 신호선(1aa, 1ab)에 접속한다. 이에 따라, 스위칭 소자 SWO, SWE의 N채널 MOS 트랜지스터(N)에 대한 게이트 전극 배선을, 교차부를 마련하지 않고 배치할 수 있다. 이 배선 배치에 의해, 기준 전압을 전달하는 기준 전압선(내부 배선을 포함함)과 제어 신호(데이터 비트 D0, D0B)를 전달하는 제어 신호선(분기 배선(4a-4d)의 교차부의 수를 감소시킬 수 있어, 기준 전압선과 제어 신호선 사이의 결합 용량을 감소시킬 수 있다. 이에 따라, 기준 전압 VREF0-VREF7을 발생하는 회로 및 데이터 비트 D0, D0B를 전달하는 버퍼 회로의 부하 용량을 감소시킬 수 있다. 용량 결합에 의한 아날로그 노이즈의 발생을 억제하여, 소비 전류를 감소시키고, 또한 고속으로 제어 신호를 변화시켜 기준 전압을 전달할 수 있다.
제 2 서브디코딩 회로(제 2 비트군 디코딩 회로)에 대하여, 제 1 방향을 따 라, 상보 데이터 비트 D1, D1B, D2, D2B를 전달하는 제어 신호선(1ba, 1bb, 1ca, 1cb)이 서로 평행하게 배치된다. 제 2 서브디코딩 회로의 유닛 디코더 USD0-USD3에 있어서는, 각각 제 1 방향을 따라 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터가, 교대로 제어 신호선에 게이트 전극이 결합되도록 배치된다. 즉, 제 2 서브디코딩 회로 SSD의 유닛 디코더 USD0-USD3에서 2비트 데이터 D1, D2에 따라, 4:1 선택을 실행하기 위해, 제어 신호선(1ba, 1bb, 1ca, 1cb)과 게이트 전극이 접속되는 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터는 4개의 비트값 패턴을 실현하도록 배치된다.
예컨대, 유닛 디코더 USD3에서, 스위칭 소자 SSW0의 P채널 MOS 트랜지스터(P)가 제어 신호선(1bb)에 그 게이트 전극이 결합되고, N채널 MOS 트랜지스터(N)가 제어 신호선(1ba)에 결합된다. 이 제 2 서브디코딩 회로 SSD3의 스위칭 소자 SSW1에서, P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터 각각의 게이트 전극이 제어 신호선(1cb, 1ca)에 결합된다.
다음의 유닛 디코더 USD2에서는, 스위칭 소자 SSW1에서의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터와 제어 신호선(1ca, 1cb)의 게이트 전극의 접속 배선이, 유닛 디코더 USD3과 같은 것이지만, 스위칭 소자 SSW0에서, 제어 신호선(1ba, 1bb)과 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 게이트 전극의 접속 형태가 유닛 디코더 USD3과 다르다. 이에 따라, 데이터 비트(D1, D2)의 논리값의 조합, 즉, (1, 1), (0, 1), (1, 0) 및 (0, 0)의 조합에 따라 제 2 서브디코딩 회로 SSD의 유닛 디코더 USD0-USD3을 각각 도통 상태로 설정할 수 있다. 마찬가지 의 배치의 유닛 디코더 USD0-USD3이 제 2 서브디코딩 회로 SSD0-SSD7에 마련된다.
제 2 서브디코딩 회로 SSD(SSD0-SSD7)의 유닛 디코더 USD0-USD3 각각에 있어, 트랜지스터는 내부 배선(13)에 의해, 그 입력 및 출력이 상호 접속되고, 스위칭 소자 SSW0, SSW1이 직렬로 접속된다. 유닛 디코더 USD0-USD3은 콘택트(5a-5d)를 통해 각각, 각각의 출력(내부 배선)이, 제 1 방향으로 연장하는 세로 배선(6)에 결합된다. 세로 배선(6)에 의해, 제 2 서브디코딩 회로 SSD(유닛 디코더 USD0-USD3)에 의해 선택된 기준 전압이 다음 단의 최종 서브디코딩 회로 LSD에 전달된다.
최종 서브디코딩 회로 LSD에서는, 기준 전압선(2a, 2b) 사이에, 제 2 방향을 따라 정렬하여, 스위칭 소자 LSWO-LSW2가 배치된다. 이들 스위칭 소자 LSWO-LSW2는, 각각, P채널 MOS 트랜지스터(P) 및 N채널 MOS 트랜지스터(N)의 병렬체를 구비하는 CMOS 트랜스미션 게이트(아날로그 스위치)로 구성되고, 내부 배선(14)에 의해, 각 스위치가 직렬로 상호 접속된다. 이들 스위칭 소자 LSWO-LSW2에는, 각각, 제 1 방향으로 직선적으로 연장하는 제어 신호선(1da, 1db, 1ea, 1eb, 1fa, 1fb)을 통해 상보 비트 D3, D3B, D4, D4B, 및 D5, D5B의 조가 각각 인가된다.
이 도 7에 나타내는 배치에 있어서는, 최종단 서브디코딩 회로 LSD는, 비트 D3-D5가 (0, 0, 0)일 때에, 도통 상태로 된다. 최종 서브디코딩 회로 LSD에 있어서도, P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 배치 위치는 제어 데이터 비트 D3-D5의 대응하는 논리값의 조합에 따라 결정된다.
최종 서브디코딩 회로 LSD의 출력은 콘택트(7)를 거쳐 출력선 OL에 결합된 다. 출력선 OL은 제 1 방향을 따라 직선적으로 연장하여 배치되고, 최종 비트군 디코딩 회로의 각 최종 서브디코딩 회로 LSD0-LSD7의 출력부에 공통으로 결합된다.
이 도 7에 나타내는 트랜지스터 배치에 있어서, 제 1 및 제 2 방향을 따라, P채널 MOS 트랜지스터가 정렬 배치되고, 또한, 마찬가지로 N채널 MOS 트랜지스터도, 제 1 및 제 2 방향을 따라 정렬 배치된다. P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터는 서로 위치가 어긋나게 배치된다. 각 서브디코딩 회로 및 유닛 디코더에서 각 스위칭 소자의 MOS 트랜지스터를 대응하는 비트의 논리값에 따라, 용이하게 대응하는 제어 신호선에 대하여 배치할 수 있다.
도 7에 나타내는 바와 같이, 최하위 비트(LSD) D0, D0B의 배선은 제 1 서브디코딩 회로의 제 2 방향을 따라 양단에 대향하여 배치한다. 이에 따라, 제 2 방향을 따라 병렬로 배치되는 스위칭 소자 SWO, SWE에 대한 제어 신호선(데이터 비트 전달선)과 각 스위칭 소자의 N채널 MOS 트랜지스터의 게이트를 접속하는 배선이 교차하는 것을 방지할 수 있다. 따라서, 이 제어 신호선(데이터 비트 전달선)을 스위칭 소자 SWO 또는 스위칭 소자 SWE의 MOS 트랜지스터의 게이트에 접속하기 위한 취출 배선을 제어 신호선과 다른 배선층의 배선으로 형성할 필요가 없어, 이 교차용 배선을 배치하기 위한 콘택트가 불필요하게 되어, 레이아웃 면적의 증대를 억제할 수 있다.
또, 이 도 7에 나타내는 디코딩 회로의 CMOS 트랜스미션 게이트의 배치에 있어서, P채널 MOS 트랜지스터가 고전압 쪽(위쪽)에, N채널 MOS 트랜지스터가 저전압 쪽(아래쪽)에 배치되도록, 각 기준 전압선 사이의 영역에 배치된다. 이 MOS 트랜 지스터의 배치는 역으로 되어도 좋다.
또한, 초단 서브디코딩 회로 FSDa-FSDd에서, 내부 게이트 전극 배선(분기 배선)(4a, 4b)은 그 위치가 교환되어도 좋다. 즉, 스위칭 소자 SWO의 N채널 MOS 트랜지스터의 게이트 전극(4d)이, 기준 전압선(2h)을 따라 제 2 방향으로 연장하는 분기 배선을 거쳐 비트 D0을 전달하는 제어 신호선(1ab)에 결합되고, 스위칭 소자 SWE의 N채널 MOS 트랜지스터의 게이트 전극 배선(4c)이, 기준 전압 VREF6을 전달하는 기준 전위선(2g)을 따라 제 2 방향으로 연장하는 분기 배선을 거쳐 제어 신호선(1aa)에 결합되어도 좋다.
또한, 배선층으로는, 기준 전압을 전달하는 기준 전압선(2a-2h) 및 내부 배선(3a-3c)이, 게이트 전극 배선 및 분기 배선(4a-4d)보다 상층의 배선으로 구성되고, MOS 트랜지스터의 게이트 전극에 대한 콘택트 수를 감소시켜, 스위칭 소자의 레이아웃 면적을 감소시킨다. 그러나, 전압 전달 특성 및 배선 부하 등을 고려하여, 제어 신호선(1aa-1fb)이 기준 전압선(2a-2h)보다 상층에 배선되어도 좋다.
[레이아웃의 변경예 1]
도 8은 본 발명의 실시예 1에 따른 디코딩 회로의 레이아웃의 변경예를 나타내는 도면이다. 도 8에서, 최하위 비트 D0을 받는 제 1 서브디코딩 회로 FSDa-FSDd 각각에서, 스위칭 소자 SWO의 N채널 MOS 트랜지스터의 게이트 전극 배선(4d)을 제어 신호선(1ab)에 접속하는 전극 취출용 분기 배선(4g)이, 인접하여 배치되는 기준 전위선(2g, 2e, 2c, 2a)과 겹치도록 배치된다. 이 도 8에 나타내는 디코딩 회로의 배선 레이아웃 이외의 배치 배선은, 도 7에 나타내는 디코딩 회로의 배치 배선과 동일하고, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다.
이 도 8에 나타내는 디코딩 회로의 배선 레이아웃에서, 게이트 전극 취출용의 분기 배선(4g)은 대응하는 기준 전압선과 겹치고 있다. 따라서, 이 중첩부에 의해, 제 1 방향에서의 이 디코딩 회로의 크기를 더 감소시킬 수 있다. 게이트 전극 취출용 분기 배선(4g)과 대응하는 기준 전압선(2g, 2e, 2c, 2a)의 중첩에 의해, 결합 용량이 존재하고, 제어 신호선(1ab)의 부하가 커져, 고속 구동을 할 수 없게 될 가능성이 있다. 고속 동작 성능이 이 용량 결합에 의해 문제로 되는 경우, 스위칭 소자 SWO, SWE 각각에, 개별적으로, 데이터 비트 D0, D0B의 조를 공급함으로써, 분기 배선이 불필요하게 되어, 기생 용량을 보다 감소시키는 것이 가능해진다. 즉, 스위칭 소자 SWO, SWE 각각에, 데이터 비트 D0, D0B를 전달하는 제어 신호선의 쌍을 배치함으로써, 이 게이트 전극 취출용의 분기 배선(4a 및 4g(또는 4f))을 마련할 필요가 없어져, 세로 방향 크기를 감소시킬 수 있고, 또한 배선 중첩에 의한 기생 용량도 억제할 수 있다.
또, 도 8에 나타내는 레이아웃에 있어서, 스위칭 소자 SWE의 N채널 MOS 트랜지스터의 게이트 전극 배선(4c)에 제어 신호선(1aa)을 접속하는 게이트 전극 취출용 분기 배선(4a)이, 또한, 대응하는 기준 전압선(2h)과 겹치도록 배치되어도 좋다.
또한, 이 도 8에 나타내는 디코더 회로의 레이아웃에 있어서, 게이트 전극 취출용 분기 배선(4g)은, 완전히, 대응하는 기준 전압선과 겹치고 있다. 그러나, 제 1 방향을 따르는 기준 전압선과 게이트 전극 취출용 분기 배선(4g)의 위치가 어긋나, 그들 배선의 일부가 겹치도록 배치되어도, 세로 방향(제 1 방향)에서의 디코딩 회로의 크기는 감소시킬 수 있다.
[레이아웃의 변경예 2]
도 9는 본 발명의 실시예 1에 따른 디코딩 회로의 다른 배선 레이아웃을 개략적으로 나타내는 도면이다. 도 9에 있어서는, 하나의 제 1 서브디코딩 회로 FSDa에 관련되는 부분의 상세 배치를 나타낸다. 이 제 1 서브디코딩 회로 FSDa는 다음 단의 제 2 서브디코딩 회로의 유닛 디코더 USD0 및 최종 서브디코딩 회로 LSD을 거쳐 출력선 OL에 결합된다. 별도의 최종 서브디코딩 회로에 대응하여 마련되는 제 1 서브디코딩 회로 FSDx 및 다음 단의 제 2 서브디코딩 회로의 유닛 디코더 USD3을 블록으로 하여, 그 접속을 개략적으로 나타낸다.
제 1 서브디코딩 회로 FSDa에 대응하는 기준 전압 VREF0, VREF1을 전달하는 기준 전압선(2a, 2b)이 이 제 1 서브디코딩 회로 FSDa의 제 1 방향에서의 한쪽에 인접하여 배치된다.
제 1 서브디코딩 회로 FSDa는 유닛 디코더로서 스위칭 소자 SWO, SWE를 포함한다. 스위칭 소자 SWO은 내부 배선(11a) 및 교차 배선(10)을 거쳐 기준 전압 VREF1을 전달하는 기준 전압선(2b)에 결합된다. 한편, 스위칭 소자 SWE는 내부 배선(11c)을 거쳐 기준 전압 VREF0을 전달하는 기준 전압선(2a)에 결합된다. 스위칭 소자 SWO, SWE에서의 내부 배선의 충돌을 방지하기 위해, 스위칭 소자 SW0에 있어서는, 그 출력부의 내부 배선(11b)은 U자형에 스위칭 소자 SWE의 배치 영역을 우회하도록 배선되어 내부 출력 배선(11d)에 결합된다. 이들 스위칭 소자 SWO, SWE에 대한 제어 신호선(1aa, 1ab)에 대한 게이트 전극 취출 배선의 배치는 앞선 도 7에 나타내는 배치와 동일하다. 도 7에 나타내는 배선의 배치와 동일 또는 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다.
제 1 서브디코딩 회로 FSDa와 제 1 방향을 따라 정렬하여, 제 1 서브디코딩 회로 FSDx가 배치된다. 이 제 1 서브디코딩 회로 FSDx는 제 2 서브디코딩 회로의 유닛 디코더 USD3에 결합된다. 이들 제 1 서브디코딩 회로 FSDx 및 유닛 디코더 USD3은 도면의 최종 서브디코딩 회로(LSD)에 대응하여 마련된다. 제 1 서브디코딩 회로 FSDx에 대하여, 대응하는 2개의 기준 전압 VREFx 및 VREFy를 전달하는 기준 전압선(2x, 2y)이 인접하여 배치되고, 내부의 도시하지 않은 스위칭 소자가 교차 배선(10)을 거쳐, 기준 전압선(2x)에 결합된다.
제어 신호선(1ba, 1bb-1fa, 1fb) 상에 전달되는 비트 D1, D1B-D5, D5B의 배치 순서는 앞선 도 8 및 도 7에 나타내는 배치와 동일하다.
제 1 서브디코딩 회로 FSDa의 배선 레이아웃이 제 1 방향을 따라 반복하여 배치된다. 각 제 1 서브디코딩 회로가 선택하는 기준 전압의 조를 전달하는 기준 전압선의 조가 각 제 1 서브디코딩 회로의 제 1 방향의 한쪽에 배치된다.
또, 이 도 9에 나타내는 배선 레이아웃에 있어서, 기준 전압선(2a, 2b)과 기준 전압선(2x, 2y) 사이에, 2개의 제 1 서브디코딩 회로 FSDa, FSDx가 배치되어도 좋다. 이 배치의 경우, 기준 전압선이 4개씩 배치되고, 4개의 기준 전압선의 조와 인접하는 4개의 기준 전압선의 조 사이에, 2개의 제 1 서브디코딩 회로가 제 1 방향을 따라 정렬 배치된다.
또한, 제어 신호선(1aa, 1ab-1fa, 1fb)은 MOS 트랜지스터의 게이트 전극과 동일 배선층의 제 1 배선으로 구성하고, 기준 전압선을 이 제 1 배선층보다 상층의 제 2 배선층의 배선으로 형성하고 있다. 그러나, 이 제어 신호선(1aa, 1ab-1fa, 1fb)은, 상층의 제 3 배선층의 배선과 소정의 간격으로, 게이트 전극과 동일 배선층의 제 1 배선과 전기적으로 콘택트가 취해지는, 이른바 「분로(shunt)」 구조가 이용되어도 좋다.
또한, 제 1 배선층은, 반대로, 제 2 배선층보다 상층의 배선층에 형성되고, 각 서브디코딩 회로에서 게이트 전극에 대하여 콘택트가 마련되어도 좋다.
이 도 9에 나타내는 배선 레이아웃에 있어서는, 제 1 서브디코딩 회로에 의해 선택되는 기준 전압을 전달하는 기준 전압선을 인접하여 배치하고 있는 점이, 앞선 도 7에 나타내는 배선 레이아웃과 다르게 되어 있고, 그에 따라 마찬가지의 효과를 얻을 수 있다.
이상과 같이, 본 발명의 실시예 1에 따르면, 최하위 비트를 따라 2:1 선택하는 서브디코딩 회로에 있어서, 유닛 디코더를 병렬로 배치하고, 이 디코딩 회로의, 출력 후보의 기준 전압이 배열되는 세로 방향(제 1 방향)의 크기를 반감할 수 있다. 특히, 1비트의 데이터를 받는 제 1 비트군 디코딩 회로에서, 제 1 서브디코딩 회로의 유닛 디코더를 병렬로 배치함으로써, 가로 방향(제 2 방향)에서, 1 비트의 유닛 디코더의 크기만큼만 길게 되어, 가로 방향의 크기의 증대를 억제하면서 세로 방향의 크기를 대폭 감소시킬 수 있다.
또한, 출력선에 있어서는, 최종 서브디코딩 회로만이 접속되어, 출력선의 부하를 경감할 수 있어, 고속으로 디코딩 동작을 하여 출력 전압을 빠른 타이밍에서 안정시킬 수 있다.
[실시예 2]
도 10은 본 발명의 실시예 2에 따른 디코딩 회로의 구성을 개략적으로 나타내는 도면이다. 이 도 10에 나타내는 디코딩 회로의 구성은, 이하의 점에서, 도 4에 나타내는 디코딩 회로와 구성이 다르다. 즉, 상위 3비트 D3-D5에 대하여 마련되는 최종 비트군 디코딩 회로 LBD에서 최종단 서브디코딩 회로 LSD0-LSD7이, 각각, 제 1 방향을 따라 정렬 배치되는 스위칭 소자 LSW0-LSW2의 직렬체를 포함한다. 최종 서브디코딩 회로 LSD7-LSD0 각각의 최종단의 스위칭 소자 LSW2가 공통으로, 출력선 OL에 결합된다. 이 도 10에 나타내는 디코딩 회로의 다른 구성은 도 4에 나타내는 디코딩 회로의 구성과 동일하고, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다.
도 11은 도 10에 나타내는 디코딩 회로의 스위칭 소자의 구체적 구성 및 제어 신호선의 구체적 배치를 나타내는 도면이다. 이 도 11에 나타내는 디코딩 회로의 스위칭 소자 및 제어 신호선의 배치는, 이하의 점에서, 도 5에 나타내는 디코딩 회로의 레이아웃과 다르다. 상위(上位)의 상보(相補) 3비트 D3, D3B-D5, D5B를 전 달하는 제어 신호선(1da, 1db-1fa, 1fb)이, 제 2 비트군 디코딩 회로 SBD와 최종 비트군 디코딩 회로 LBD 사이에 배치된다. 최종 비트군 디코딩 회로 LBD의 최종 서브디코딩 회로 LSD7-LSD0의 각 스위칭 소자(아날로그 스위치) LSW0-LSW2의 제어 전극은 각각 대응하는 제어 신호선에, 제 2 방향으로 연장하는 내부 제어선쌍(23a, 23b, 23c)을 통해 결합된다.
최종 서브디코딩 회로 LSD7-LSD0에서, 제 1 방향을 따라, N채널 MOS 트랜지스터가 정렬 배치되고, 또한 제 1 방향을 따라 정렬하여, P채널 MOS 트랜지스터가 배치된다. 이들 최종 서브디코딩 회로 LSD7-LSD0은, 각각, 비트 D3, D3B-D5, D5B의 다른 조합에 따라 도통하기 때문에, 각 스위칭 소자(아날로그 스위치) LSWO-LSW2에서, P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 배치 위치가 다르다. 즉, 최종 서브디코딩 회로 LSD7에서, 스위칭 소자 LSW0은, N채널 MOS 트랜지스터가 비트 D3을 게이트로 받아, P채널 MOS 트랜지스터가 반전 비트 D3B를 게이트로 받는다. 스위칭 소자 LSW1은 N채널 MOS 트랜지스터가 게이트로 비트 D4를 받고, P채널 MOS 트랜지스터가 반전 비트 D4B를 게이트로 받는다. 스위칭 소자 LSW2에서, N채널 MOS 트랜지스터가 비트 D5를 게이트로 받고, P채널 MOS 트랜지스터가 반전 비트 D5B를 받는다.
여기서, 도 11에 있어서도, N채널 MOS 트랜지스터를, 기판 영역에서의 안쪽 방향의 화살표로 나타내고, P채널 MOS 트랜지스터를, 기판 영역에서의 바깥쪽 방향의 화살표로 나타낸다. 또한, 도 5에 나타내는 디코딩 회로의 구성과 대응하는 부분에는 동일 참조 부호를 부여하여, 그 상세한 설명은 생략한다.
최종 서브디코딩 회로 LSD6에서, 스위칭 소자 LSW0은, P채널 MOS 트랜지스터가 비트 D3을 게이트로 받고, N채널 MOS 트랜지스터가 반전 비트 D3B를 게이트로 받는다. 스위칭 소자 LSW1은 N채널 MOS 트랜지스터가 게이트로 비트 D4를 받고, P채널 MOS 트랜지스터가 반전 비트 D4B를 게이트로 받는다. 스위칭 소자 LSW2는 N채널 MOS 트랜지스터가 비트 D5를 게이트로 받고, P채널 MOS 트랜지스터가 반전 비트 D5B를 게이트로 받는다.
최종단 서브디코딩 회로 LSD0에서, 스위칭 소자 LSW0은 P채널 MOS 트랜지스터가 비트 D3을 게이트로 받고, N채널 MOS 트랜지스터가 반전 비트 D3B를 게이트로 받는다. 스위칭 소자 LSW1은 P채널 MOS 트랜지스터가 비트 D4를 게이트로 받고, N채널 MOS 트랜지스터가 반전 비트 D4B를 게이트로 받는다. 스위칭 소자 LSW2에 있어서는, P채널 MOS 트랜지스터가 비트 D5를 게이트로 받고, N채널 MOS 트랜지스터가 반전 비트 D5B를 게이트로 받는다.
최종 비트군 디코딩 회로 LBD에서, 제 1 방향을 따라 N채널 MOS 트랜지스터를 정렬 배치하고, 또한 P채널 MOS 트랜지스터를 제 1 방향으로 정렬 배치한다. 각 최종단 서브디코딩 회로 LSD7-LSD0에서, 도통 상태로 되는 비트의 패턴에 따라, 이들 N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터의 배치 위치를 변경함으로써, 도 6에 나타내는 논리표에 따라, 최종 서브디코딩 회로 LSD7-LSD0을 도통/비도통 상태로 설정할 수 있어, 디코딩 동작을 실현할 수 있다.
도 10 및 도 11에 나타내는 바와 같이, 최종 서브디코딩 회로 LSD7-LSD0은, 각각, 4개의 단위 제 2 서브디코딩 회로 USD0-USD3에 대하여 마련된다. 따라서, 이들 제 2 서브디코딩 회로 SSD0-SSD3의 피치보다 완화된 피치 조건으로, 스위칭 소자 LSW0-LSW2를 배치할 수 있고, 제 2 방향의 크기를 3비트 디코딩 회로의 크기로부터, 1비트 디코딩 회로의 크기까지 감소시킬 수 있다.
전단의 서브디코딩 회로와 다음 단의 서브디코딩 회로에 있어서, 다음 단의 서브디코딩 회로가 K비트의 디코더 동작을 행하고, 전단의 서브디코딩 회로의 J개의 유닛 디코더의 출력 중 하나를 선택하는 경우를 생각한다. 이 경우, J≥K의 관계를 만족하면, 이 다음 단의 서브디코딩 회로에서, 제 1 방향으로 정렬하여, 그 구성 요소의 스위칭 소자를 배열할 수 있어, 제 2 방향에서의 디코딩 회로의 크기를 감소시킬 수 있다.
따라서, 제 1 서브디코딩 회로에서 유닛 디코더를 제 2 방향을 따라 병렬로 배치하고, 제 2 방향의 크기가 증대하여도, 그 크기의 증대를 보상하여, 디코딩 회로의 제 1 및 제 2 방향에서의 크기를 감소시킬 수 있다.
도 12는 도 11에 나타내는 디코딩 회로의 배선 및 트랜지스터의 평면 레이아웃을 개략적으로 나타내는 도면이다. 도 12에 있어서는, 도 7에 나타내는 디코딩 회로의 배치 배선의 레이아웃과 마찬가지로, 하나의 최종 서브디코딩 회로 LSD에 관련되는 부분의 배치 배선의 레이아웃을 나타낸다. 이 도 12에 나타내는 배치 배선 레이아웃에 있어서, 최종 서브디코딩 회로 LSD에 대한 배선 레이아웃이 도 7에 나타내는 배선 레이아웃과 다르고, 도 7에 나타내는 배선 레이아웃과 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다.
도 12에서, 최종단 서브디코딩 회로 LSD를 구성하는 스위칭 소자 LSW0-LSW2 를 각각 구성하는 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터가 제 1 방향을 따라 정렬 배치된다.
이 최종 서브디코딩 회로 LSD에 대한 상보 데이터 비트 D3, D3B-D5, D5B를 전달하는 제어 신호선(1da, 1db-1fa, 1fb)은 전단의 제 2 서브디코딩 회로 SSD와 최종 서브디코딩 회로 LSD 사이에 배치된다. 제 2 서브디코딩 회로 SSD의 유닛 디코더 USD0-USD3의 출력을 공통으로 접속하는 세로 배선(6)에 대하여, 콘택트(25)를 통해 내부 배선(32a)이 접속된다. 이 내부 배선(32a)은 스위칭 소자 LSW0의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 입력부에 결합된다. 스위칭 소자 LSW2의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 출력부는 내부 배선(32b) 및 콘택트(7)를 통해 출력선 OL에 결합된다.
스위칭 소자 LSW0-LSW2를 각각 구성하는 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 게이트 전극과 대응하는 제어 신호선을 접속하기 위해, 각각 콘택트(26, 27)를 거쳐 교차 배선(30)이 마련된다. 도 12에 있어서는, 도면을 간략화하기 위해, 하나의 교차 배선(30)에 대한 콘택트(26, 27)를 나타낸다. 이 콘택트(27)를 통해 각각 대응하는 교차 배선(30)이, 스위칭 소자 LSW0-LSW2의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 게이트 전극 배선(31)과 결합된다. 각 스위칭 소자 LSW0-LSW2의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터에 대하여, 소정의 조합의 데이터 비트를 전달할 수 있다.
이 최종 서브디코딩 회로 LSD의 배치 영역을 확보하기 위해, 기준 전압 VREF5, VREF6을 전달하는 기준 전압선(2f, 2g)이, 이 최종 서브디코딩 회로 LSD의 배치 영역에서, 역 U자형의 우회로(33a, 33b)를 갖도록 배선 레이아웃되고, 이 최종 서브디코딩 회로 LSD의 내부 배선(32a)과의 충돌을 피한다. 마찬가지로, 기준 전압 VREF3 및 VREF4를 전달하는 기준 전위선(2d, 2e)도, 각각, 최종 서브디코딩 회로 LSD의 배치 영역에서, U자형의 우회로(33d, 33c)를 형성하도록 배선 레이아웃되고, 이 최종 서브디코딩 회로의 스위칭 소자 LSW1, LSW2의 배선과의 충돌을 회피한다.
이들 우회로(33a-33d)는, 각각, 기준 전압 VREF7, VREF2를 전달하는 기준 전압선(2c, 2h) 근방까지 배치된다. 이 3개의 유닛 디코더(USD1-USD3)를 배치하는 피치 범위 내에, 최종 서브디코딩 회로 LSD를, 배선의 충돌을 방지하여 배선할 수 있다.
데이터 비트 D3, D3B-D5, D5B를 전달하는 제어 신호선(1da, 1db-1fa, 1fb)을, 최종 서브디코딩 회로 LSD와 전단의 제 2 서브디코딩 회로 SSD 사이에 배치함으로써, 이하의 효과를 얻을 수 있다. 즉, 제어 신호선(1da, 1db-1fa, 1fb)을, 출력선 OL에 인접하여 배치한 경우, 각 최종 서브디코딩 회로 LSD(LSD0-LSD7)의 출력과 제어 신호선(1da, 1db-1fa, 1fb) 사이에 용량 결합이 발생한다. 이들 최종 서브디코딩 회로의 출력에, 데이터 비트 D3, D3B-D5, D5B의 스큐 등에 기인하는 여러 가지의 노이즈가 발생하고, 출력선 OL에 있어서, 용량 결합에 의해 여러 가지의 노이즈가 발생한다. 이 때문에, 디코딩 회로의 출력을 받는 다음 단 회로에 있어서, 이 디코딩 회로의 출력을 래치하는 타이밍에 대하여, 노이즈에 대한 마진을 확보할 필요가 있다. 그 결과, 디코딩 회로의 출력 신호의 래치 타이밍이 지연되어, 다음 단 회로의 동작 개시 타이밍이 지연된다. 기준 전압이 화상 표시 장치의 계조 전압의 경우, 래치 회로의 동작 사이클이 길어지게 되어, 단 시간 내에 고속으로 화소에 대하여 기입 전압을 전달하는 것이 곤란해져, 고선명 화상의 표시가 곤란해진다.
그러나, 이들 제어 신호선(1da, 1db-1fa, 1fb)을, 제 2 서브디코딩 회로 SSD와 최종 서브디코딩 회로 LSD 사이에 집중적으로 배치함으로써, 최종단 서브디코딩 회로의 출력에 대한 제어 신호선 사이의 용량 결합을 회피할 수 있다. 디코딩 회로의 출력선 OL상의 신호의 래치 타이밍으로는, 이 최종 서브디코딩 회로 LSD의 최상위 비트 D5, D5B를 받는 스위칭 소자 LSW2의 디코딩 타이밍을 주로 고려하는 것만으로 좋다(최상위 데이터 비트의 디코딩 타이밍은 다른 하위 비트의 디코딩 타이밍, 즉, 기준 전압 전파 지연을 고려하여 결정됨). 따라서, 디코딩 회로의 출력선 OL의 신호(전압)를 이용하는 다음 단 회로에 있어서의 래치 타이밍의 설정이 용이해지고, 또한, 이 출력선 OL에 있어서의 제어 신호선 사이의 용량 결합에 의한 노이즈는 감소된다. 따라서, 정확하게, 데이터 비트에 따른 기준 전압을 다음 단 회로로 전달할 수 있어, 디코딩의 정밀도를 높일 수 있다.
또, 이 도 12에 나타내는 디코딩 회로의 레이아웃에 있어서는, 최종 서브디코딩 회로 LSD가, 기준 전압 VREF4, VREF5를 각각 전달하는 기준 전위선(2e, 2f) 사이에 공간을 마련하여 배치하고 있다. 그러나, 이 최종 서브디코딩 회로 LSD가, 기준 전압 VREF7, VREF6을 각각 전달하는 기준 전위선(2h ,2g) 사이, 기준 전압 VREF2, VREF3을 각각 전달하는 기준 전위선(2c, 2d) 사이, 또는 기준 전압 VREF0, VREF1을 전달하는 기준 전위선(2a, 2b)의 사이에, 3 비트의 스위칭 소자를 배치하는 공간을 마련하여, 최종 서브디코딩 회로가 배치되어도 좋다.
이 최종 서브디코딩 회로를, 제 1 방향을 따라 배치함으로써, 제 2 방향에서의 디코딩 회로의 크기가 감소되어 있는 것은, 도 7과의 비교로부터 명백해진다. 이 경우, 제 1 서브디코딩 회로 FSDa-FSDd에서, 각각, 유닛 디코더 SWO, SWE를 제 1 방향을 따라 각 기준 전압에 대응하여 배치하는 구성의 경우와 같은 정도의 제 2 방향의 크기를 실현할 수 있다.
또, 제 1 서브디코딩 회로의 배선 레이아웃으로는 앞선 실시예 1에서 설명한 배선 레이아웃의 어느 하나가 이용되어도 좋다.
[변경예]
도 13은 본 발명의 실시예 2에 따른 디코딩 회로의 변경예의 트랜지스터의 배치 및 배선 레이아웃을 개략적으로 나타내는 도면이다. 이 도 13에 나타내는 디코딩 회로의 레이아웃은 도 12에 나타내는 디코딩 회로의 배치 배선과, 이하의 점에서 그 배치가 다르다. 즉, 최종 서브디코딩 회로 LSD를 구성하는 스위칭 소자 LSW0, LSW1, LSW2가, 각각, 개별적으로, 기준 전압선 사이에 배치된다. 즉, 스위칭 소자 LSW0이 기준 전압선(2h, 2g) 사이에 배치되고, 스위칭 소자 LSW1이 기준 전압선(2f, 2e) 사이에 배치된다. 스위칭 소자 LSW2가 기준 전압선(2d, 2c) 사이에 배치된다.
스위칭 소자 LSW0은 P 및 N채널 MOS 트랜지스터의 입력부를 접속하는 내부 배선(41a)이 콘택트(40)를 통해 세로 배선(6)에 결합되고, 제 2 서브디코딩 회로 SSD의 유닛 디코더 USD0-USD3의 출력에 공통으로 결합된다. 스위칭 소자 LSW0의 출력을 구성하는 내부 배선(41b)은 교차 배선(42a)을 통해 스위칭 소자 LSW1의 입력부를 구성하는 내부 배선(41c)에 접속된다. 스위칭 소자 LSW1의 출력부를 구성하는 내부 배선(41b)은, 또한 교차 배선(42b)을 통해 스위칭 소자 LSW2의 입력 쪽의 내부 배선(41e)에 결합된다. 스위칭 소자 LSW2의 출력 쪽은, 내부 배선(41f)이 콘택트(7)를 거쳐 출력선 OL에 결합된다.
각 스위칭 소자 LSW0-LSW2에서, 입력부는 대응하는 N 및 P채널 MOS 트랜지스터의 입력단에 공통으로 결합되고, 출력부가 이들 N 및 P채널 MOS 트랜지스터의 출력단에 공통으로 결합된다.
이들 스위칭 소자 LSW0-LSW2의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 게이트 전극 배선(48)은 콘택트(45), 교차 배선(46) 및 콘택트(47)를 통해 대응하는 제어 신호선에 각각 결합된다. 도 13에서, 도면을 간략화하기 위해, 스위칭 소자 LSW0의 P채널 MOS 트랜지스터에 대하여 마련되는 콘택트(45)와, 교차 배선(46) 및 콘택트(47) 및 게이트 전극 배선(48)을 대표적으로 참조 부호를 부여하여 나타낸다. 마찬가지로, 참조 부호는 다른 스위칭 소자 LSW1, LSW2의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터에 대해서도 적용된다.
제 1 서브디코딩 회로 FSDa-FSDd 및 제 2 서브디코딩 회로 SSD의 유닛 디코더 USD0-USD3의 트랜지스터의 배치 및 배선 레이아웃은 도 12에 나타내는 배치와 동일하고, 대응하는 제어 신호선에 대하여 참조 부호를 부여하여, 그 상세한 설명 은 생략한다.
이 도 13에 나타내는 디코딩 회로의 배치의 경우, 최종 서브디코딩 회로 LSD의 스위칭 소자 LSW0-LSW2는, 각각, 기준 전압선 사이에 배치되어 있고, 기준 전압선(2c-2g)에서, 최종 서브디코딩 회로 LSD를 마련하기 위한 공간을 형성하기 위해 우회로를 형성할 필요 없이, 각각, 직선적으로 연장할 수 있어, 기준 전압선의 레이아웃이 용이해진다.
또한, 스위칭 소자 LSW0-LSW2의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 게이트 전극 배선(48)은, 각각, 콘택트(45, 47)와 교차 배선(46)을 거쳐 최단 거리로, 대응하는 제어 신호선에 결합할 수 있고, 또한, 배선 레이아웃이 간략화된다.
또, 스위칭 소자 LSW0-LSW2는 대응하는 제 2 서브디코딩 회로 SSD가 배치되는 영역에서, 기준 전위선 사이에 배치되면 좋다. 예컨대, 이들 스위칭 소자 LSW0-LSW2는, 각각 제 1 방향을 따라 하나의 배치 위치가 어긋나서, 각 기준 전압선 사이에 배치되어도 좋다(예컨대, 스위칭 소자 LSW2는 기준 전위선(2a, 2b) 사이에 배치하고, 스위칭 소자 LSW1을 기준 전위선(2c, 2d) 사이에 배치하며, 스위칭 소자 LSW0을 기준 전위선(2e, 2f)의 사이에 배치함).
이 도 13에 나타내는 배선 레이아웃에 있어서도, 도 12에 나타내는 배선 레이아웃과 마찬가지의 효과를 얻을 수 있다. 즉, 이른 타이밍에서 디코딩 결과를 출력선 OL에 전달할 수 있고, 또한, 고정밀도로 디코딩 동작을 실행할 수 있다.
또, 이 실시예 2에 있어서, 실시예 1에서 설명한 바와 같은, 제 1 서브디코 딩 회로 FSDa-FSDd의 배선 레이아웃을 적절히 조합하여 이용하여도 좋다.
또, 스위칭 소자로서, CM0S 트랜스미션 게이트(아날로그 스위치)를 이용하고, 제어 신호선(1aa, 1ab-1fa, 1fb) 상의 데이터 비트의 진폭의 정 또는 부 방향의 확대를 억제한다. 그러나, 이들 데이터 비트 D0, D0B-D5, D5B의 진폭이 충분히 큰 경우에는, 스위칭 소자로서, N채널 MOS 트랜지스터 또는 P채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트가 이용되어도 좋다. 이 경우에는, 소자수가 더욱 감소되어, 디코딩 회로의 크기를 더욱 감소(제 1 및 제 2 방향에서의)시킬 수 있다.
또한, 제어 신호선(1aa, 1ab-1fa, 1fb)이, MOS 트랜지스터의 게이트 전극 배선과 동층인 배선을 이용하고, 기준 전위선(2a-2h)은 이 게이트 전극 배선 상층의 제 2 배선층을 이용하고 있다. 그러나, 배선 저항의 영향 및 프로세스의 용이함을 고려하여, 의도적으로, 게이트 전극 배선을 제 2 배선층, 기준 전위선(2a-2h), 제 1 배선층이 이용되어도 좋다. 이 배선의 관계는 실시예 1에서도 적용할 수 있다.
최종 서브디코딩 회로 LSD는, 제 2 서브디코딩 회로보다, 디코딩하는 비트수가 많기 때문에, 세로 방향으로 배치할 수 있다. 디코딩 회로에서 이용되는 제어 신호의 비트수에서, 전단의 서브디코딩 회로를 디코딩하는 비트수보다, 다음 단의 서브디코딩 회로를 디코딩하는 비트수가 많은 경우, 다음 단의 서브디코딩 회로를 세로 방향으로 배치하는 것에 의해, 마찬가지로, 가로 방향(제 2 방향)의 크기를 보다 효과적으로 감소시킬 수 있다. 디코딩하는 비트수가 전단의 회로보다 많을수록, 세로 방향의 배열에 의한 가로 방향의 크기 감소 효과가 커진다. 예컨대, 제 2 서브디코딩 회로가 3비트 데이터를 디코딩하는 경우, 유닛 디코더는 3개의 스위 칭 소자의 직렬체로 구성되는, 최종단의 서브디코딩 회로에 있어서는, 이 경우, 2비트의 데이터를 디코딩하기 위해, 2개의 스위칭 소자의 직렬체로 구성된다. 따라서, 이 경우, 제 2 서브디코딩 회로에서 1비트의 제 2 방향의 크기의 증대가 발생하고, 최종 서브디코딩 회로에서 제 1 방향으로 스위칭 소자를 배열하여도, 이 제 2 서브디코딩 회로의 크기 증대만을 보상하여, 디코딩 회로 전체로서의 제 2 방향의 크기 감소 효과는 얻어지지 않는다.
이상과 같이, 본 발명의 실시예 2에 따르면, 복수의 비트를 디코딩하는 서브디코딩 회로, 특히 전단보다 다수의 비트를 디코딩하는 서브디코딩 회로를 세로 방향(제 1 방향)에 배치하여, 가로 방향(제 2 방향)에서의 디코딩 회로의 크기를 감소시킬 수 있다. 또한, 실시예 1과 마찬가지의 효과도 얻을 수 있다.
[실시예 3]
본 발명에 따른 디코딩 회로의 서브디코딩 회로에의 분할 배치를 실행하기 위한 개념적 구성을 나타내는 도면이다. 도 14에서, 디코딩 대상의 데이터 PD가 비트 Da-Df를 갖는다. 예컨대, 3단계에서 디코딩을 실행하는 경우, 비트 Da-Db에서, 다른 비트 패턴으로 출력 후보(기준 전압) VREF를 분류한다. 이어서, 비트 Dc-Dd에 대하여, 동일 비트 패턴을 갖는 출력 후보에 대하여 서브디코딩 회로를 공유화한다. 또한, 비트 De-Df에서 동일 비트 패턴에 대응하는 출력 후보(기준 전압 VREF)에 대하여 서브디코딩 회로를 공유화한다. 서브디코딩 회로의 공유화에 의해, 제 2 비트군 디코딩 회로 및 제 3 비트군 디코딩 회로에 있어서, 각각 서브디 코딩 회로의 수를 감소시킨다. 이 분할 순서에 따라, 앞선 실시예 1 및 2에서, 서브디코딩 회로의 공유화를 실현하고 있다.
도 15 및 도 16은 이 도 14에 나타내는 비트 패턴에 따른 서브디코딩 회로의 공유화의 순서의 일례를 나타내는 도면이다. 도 15에 있어서는, 간단화를 위해, 2개의 기준 전압(출력 후보)에 대한 서브디코딩 회로의 배치 순서를 나타낸다. 도 15에서, 기준 전압 VREFA에 대하여, 제 1 서브디코딩 회로(51a), 제 2 서브디코딩 회로(52a) 및 제 3 서브디코딩 회로(53a)가 마련되고, 기준 전압 VREFB에 대하여, 제 1 서브디코딩 회로(51b), 제 2 서브디코딩 회로(52b) 및 제 3 서브디코딩 회로(53b)가 마련되는 상태를 생각한다. 제 1 서브디코딩 회로(51a, 51b)에 공통으로 비트 Da-Db가 인가된다. 제 2 서브디코딩 회로(52a, 52b)에 공통으로 비트 Dc-De가 인가된다. 제 3 서브디코딩 회로(53a, 53b)에 대하여 공통으로 비트 Dd-Df가 인가된다.
제 1 서브디코딩 회로(51a, 51b)에서, 비트 Da-Db가 다른 논리값 패턴에 따라 디코딩 동작을 행하고, 기준 전압 VREFA, VREFB의 분류를 실행한다. 제 2 서브디코딩 회로(52a, 52b)에서 동일 논리의 디코딩 동작을 행하고(동일 비트 패턴에서 선택 상태로 됨), 이들 제 2 서브디코딩 회로(52a, 52b)를 공유화한다. 제 3 서브디코딩 회로(53a, 53b)에 대해서도, 비트 De-Df의 동일 패턴에 의한 디코딩 동작을 실행하기 위해, 공유화시킨다.
따라서, 이 경우, 도 16에 나타내는 바와 같이, 제 2 서브디코딩 회로(52a, 52b)를, 공통의 제 2 서브디코딩 회로(52cm)로 구성하고, 제 1 서브디코딩 회 로(51a, 51b)의 출력이 제 2 서브디코딩 회로(52cm)에 결합된다. 제 3 서브디코딩 회로(53a, 53b)를 제 3 서브디코딩 회로(53cm)에 의해 공유화시킨다. 비트 Dd-Df가 동일 패턴인 공통의 제 2 서브디코딩 회로(52cm, …)에 대하여 공통으로, 이 제 3 서브디코딩 회로(53cm)가 마련된다.
앞선 실시예 1 및 2에 있어서는, 제 1 서브디코딩 회로(51a, 51b)에서, 최하위 비트(D0)에 의해, 출력 후보의 분류를 실행하고 있다. 그러나, 출력 후보의 초단에 있어서의 분류를 실행하는 비트는 최하위 비트에 한정되지 않는다.
이제, 도 17에 나타내는 바와 같이, 비트 D5-D0으로 데이터가 구성되는 경우를 생각한다. 비트 D5가 최상위 비트(MSB)이며, 비트 D0이 최하위 비트(LSB)이다. 이 경우, 비트 D5를 제외한 나머지 5비트 D4-D0이 같은 비트 패턴을 갖는 값은 63(십진) 및 31(십진)이다. 마찬가지로, 32+A(십진)와 A(십진)는, 하위 5비트 D4-D0의 비트 패턴이 동일하다. 따라서, 최상위 비트 D5에 의해, 출력 후보 VREF의 분류를 실행한 경우, 하위 5비트에 대해서는, 그 비트 패턴은 동일하여, 서브디코딩 회로를 공유화할 수 있다.
도 18은 본 발명의 실시예 3에 따른 디코딩 회로의 각 서브디코딩 회로가 도통 상태로 되는 데이터 비트의 논리를 일람하여 나타내는 도면이다. 6비트 D0-D5에 따라, 출력 후보의 기준 전압 V0-V63 중 하나를 선택한다. 제 1 비트군 디코딩 회로 FBD에서, 최상위 비트(MSB) D5에 따라 기준 전압 V0-V63을 우선 분류한다. 하위 비트 D0 및 비트 D1을 제 2 비트군 디코딩 회로 SBD에서 디코딩하고, 나머지의 상위 3비트 D2-D4에 따라, 최종 비트군 디코딩 회로 LBD에 의해 디코딩한다. 최종 비트군 디코딩 회로 LBD에서, 상위 비트 D2-D4를 이용하는 것에 의해, 최종 서브디코딩 회로 LSD의 수를 감소시킨다.
이 논리 구성에 있어서는, 제 1 서브디코딩 회로 FSD에서, 하위 5비트 D4-D0이 동일 비트 패턴의 출력 후보의 쌍의 한쪽을 선택한다. 따라서, (V63, V31), (V62, V30), …, VA, V(A+32))의 각 쌍에 있어서 하나의 기준 전압(출력 후보)이 제 1 비트군 디코딩 회로 FBD에 의해 선택된다.
제 2 비트군 디코딩 회로 SBD에서, 제 2 서브디코딩 회로 SSD는 제 1 서브디코딩 회로 FSD 각각에 대응하여 마련되어 4개의 유닛 디코더 USD를 포함한다. 하나의 제 2 서브디코딩 회로 SSD에서, 4개의 유닛 디코더 USD의 조에 의해, 2비트 D0, D1이 다른 비트 패턴에 따라, 하나의 제 1 서브디코딩 회로 FSD의 출력을 선택한다.
최종 서브디코딩 회로 LSD는 제 2 서브디코딩 회로 SSD마다, 즉, 4개의 유닛 디코더 USD의 조에 대하여 1개 마련되고, 비트 D2-D4의 패턴에 따라 8개의 최종 서브디코딩 회로 LSD 중 하나가 도통하여, 최종의 출력 신호가 생성된다.
이 도 18에 나타내는 디코딩 회로의 논리에 있어서는, 앞선 실시예 1 및 2와 달리, 최상위 비트 MSB에 의해 기준 전압(출력 후보)의 분류가 행해진다. 따라서, 본 발명의 실시예 3에 있어서는, 기준 전압 V0-V63의 배열 위치가, 앞선 실시예 1 및 2와 다르지만, 디코딩 동작 자체는 실시예 1 및 2와 동일하다.
도 19는, 도 18에 나타내는 논리를 실현하는 디코딩 회로의 구성을 개략적으로 나타내는 도면이다. 이 도 19에 나타내는 디코딩 회로의 스위칭 소자의 배열은 도 4에 나타내는 실시예 1에 따른 디코딩 회로의 스위칭 소자의 배열과 실질적으로 동일하고, 데이터 PD의 비트의 배열 순서 및 기준 전압 V0 및 V63의 배열 순서가 다르다. 즉, 데이터 PD의 최상위 비트(MSB) D5가, 제 1 비트군 디코딩 회로 FBD의 각 제 1 서브디코딩 회로 FSD0-FSD31에 공통으로 인가된다. 제 2 비트군 서브디코딩 회로 SBD에서는, 비트 D0, D1이, 제 2 서브디코딩 회로 SSD0-SSD7에 공통으로 인가된다. 최종단 비트군 디코딩 회로 LBD에서, 최종 서브디코딩 회로 LSD0-LSD7에 공통으로, 비트 D2 내지 D4가 인가된다.
한편, 기준 전압은, 기준 전압 V32-V63의 조의 기준 전압과, 기준 전압 V0-V31의 조의 기준 전압이 제 1 방향을 따라 교대로 배치된다. 제 1 서브디코딩 회로 FSD0-FSD31 각각에서, 유닛 디코더를 구성하는 스위칭 소자 SWE, SWO가 제 2 방향을 따라 정렬 배치된다.
이 도 19에 나타내는 디코딩 회로의 구성 자체는, 도 4에 나타내는 디코딩 회로의 구성과 동일하고, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세한 설명은 생략한다. 디코딩 동작은 그 논리만이 다르고, 작용 효과를 포함해서, 도 4에 나타내는 실시예 1에 따른 디코딩 회로와 동일하다.
도 20은, 도 19에 나타내는 디코딩 회로의 스위칭 소자를, CMOS 트랜스미션 게이트(아날로그 스위치)로 구성한 경우의 스위칭 소자의 배치를 나타내는 도면이다. 이 도 20에 나타내는 디코딩 회로의 구성에 있어서도, 기준 전압 V0-V63의 배열 순서 및 데이터 비트 D0, D0B-D5, D5B의 배열 순서가 도 5에 나타내는 디코딩 회로의 배열만이 다르고, 디코딩 회로의 구성 자체는, 도 5에 나타내는 디코딩 회 로의 구성과 동일하므로, 대응하는 부분에는 동일 참조 부호를 부여하며, 그 상세한 설명은 생략한다.
이들 도 19 및 도 20에 나타내는 바와 같이, 최상위 비트(MSB)에 따라, 출력 후보의 기준 전압을 분류하고, 다음 단 이후의 비트군 디코딩 회로에서 같은 논리의 서브디코딩 회로를 공유함으로써, 실시예 1 및 2와 마찬가지로 출력선 OL에 부수되는 기생 용량을 감소하여 고속으로 디코딩 동작을 실행할 수 있다.
또한, 이 도 19 및 도 20에 나타내는 디코딩 회로의 배선 레이아웃으로서는, 앞선 도 7 내지 도 9에 나타내는 배선 레이아웃 중 어느 하나를 이용할 수 있다. 데이터의 비트 위치 및 기준 전압의 배열만이 다르며, 실시예 3에 따른 디코딩 회로의 스위칭 소자 및 제어 신호선의 배선 레이아웃은 실시예 1에 나타낸 것과 마찬가지이며, 여기서는, 그 상세한 설명은 생략한다.
[변경예]
도 21은 본 발명의 실시예 3에 따른 디코딩 회로의 변경예의 스위칭 소자의 배치를 개략적으로 나타내는 도면이다. 이 도 21에 나타내는 디코딩 회로는, 도 19에 나타내는 디코딩 회로와, 이하의 점에서 그 구성이 다르다. 즉, 최종 비트군 디코딩 회로 LBD에서, 각 최종 서브디코딩 회로 LSD0-LSD7의 스위칭 소자 LSW0-LSW2가 제 1 방향을 따라 배치된다. 이 도 21에 나타내는 디코딩 회로의 다른 구성은 도 19에 나타내는 디코딩 회로의 구성과 동일하므로, 대응하는 부분에는 동일 참조 부호를 부여하며, 그 상세한 설명은 생략한다.
이 도 2l에 나타내는 디코딩 회로의 구성은, 실질적으로, 도 10에 나타내는 디코딩 회로(실시예 2)와, 그 기준 전압의 배열 순서 및 데이터 비트 D0-D5의 배열 순서만이 다르며, 동일한 작용 효과(크기 감소 및 출력선의 부하 경감)를 얻을 수 있다.
도 22는 도 21에 나타내는 디코딩 회로의 스위칭 소자의 구체예를 나타내는 도면이다. 도 22에 나타내는 디코딩 회로에서 스위칭 소자가, CMOS 트랜스미션 게이트로 구성된다. 이 도 22에 나타내는 디코딩 회로의 구성은 도 20에 나타내는 디코딩 회로와, 최종 비트군 디코딩 회로 LBD의 서브디코딩 회로 LSD0-LSD7에서 스위칭 소자 LSW0-LSW2가, 제 1 방향을 따라 배치되는 것 및 데이터 비트 D2, D2B-D4, D4B를 전달하는 제어 신호선이 제 2 비트군 디코딩 회로 SBD와 최종 비트군 디코딩 회로 LBD 사이에 배치되는 점을 제외하고 동일하므로, 대응하는 부분에는 동일 참조 부호를 부여하며, 그 상세한 설명은 생략한다.
이 도 22에 나타내는 디코딩 회로의 스위칭 소자의 배치 자체는 도 11에 나타내는 디코딩 회로(실시예 2)와 동일하다. 단, 기준 전압 V0-V63의 배열 순서 및 데이터 비트 D0, D0B-D5, D5B의 배열 순서만이 다르므로, 도 22에 나타내는 디코딩 회로의 구성 및 동작의 상세한 설명은 생략한다.
이들 도 21 및 도 22에 나타내는 디코딩 회로의 배선 레이아웃은 도 12 또는 도 13에 나타내는 배선 레이아웃과 동일하다. 전달되는 기준 전압의 조 및 데이터 비트의 배열 순서만이 다르다. 따라서, 도 12 또는 도 13에 나타내는 배선 레이아웃에서, 기준 전압 및 데이터 비트의 위치를 적절히 교체하는 것에 의해, 도 21 및 22에 나타내는 디코딩 회로의 배선 레이아웃이 얻어지기 때문에, 여기서는, 그 배선 레이아웃은 나타내지 않는다.
이들 도 19 내지 도 22에 나타내는 바와 같이, 본 실시예 3에 있어서는, 최상위 비트(MSB)를 이용하여 출력 후보의 기준 전압을 분류하고, 나머지의 비트군에서 같은 논리의 서브디코딩 회로를 공유한다. 이에 따라, 출력 후보의 기준 전압의 배치 순서를 변경하는 것만으로, 실시예 1 및 2와 마찬가지의 효과를 얻을 수 있다.
도 23은 본 발명의 실시예 3에 따른 디코딩 회로에 대한 기준 전압 V63-V0을 발생하는 구성의 일례를 나타내는 도면이다. 도 23에서, 디코딩 회로 DEC에 대하여, 기준 전압 V0-V63을 생성하는 기준 전압 발생 회로(60)가 마련된다. 이 기준 전압 발생 회로(60)는, 전원 노드 VA 및 VB 사이에 직렬로 접속되는 저항 소자 R을 포함한다. 저항 소자 R의 각 접속 노드에서 기준 전압 V63-V0이 생성된다. 디코딩 회로 DEC는, 도 19 및 도 20 또는 도 21 및 도 22의 어느 하나에 나타내는 구성을 갖는다. 최상위 비트에 따라 기준 전압을 분류한다. 나머지의 하위 5비트의 비트 패턴에 따라 서브디코딩 회로를 공유하도록 서브디코딩 회로가 배치된다. 하나의 기준 전압이 데이터 비트에 따라 선택되어 출력된다.
이 도 23에 나타내는 구성의 경우, 상위측 기준 전압 V32-V63의 각각을 전달하는 기준 전압선(62)과, 하위측 기준 전압 V0-V31을 전달하는 기준 전압선(63)에 있어서, 상위측 기준 전압을 전달하는 상위측 기준 전압선(62)과 하위측 기준 전압 V0-V31을 전달하는 하위측 기준 전압선(63)을 교차하여 교대로 배선을 배치하여, 하위 5비트가 같은 비트 패턴을 갖는 데이터의 조에 대응하는 기준 전압의 쌍을 인접 배치하여 디코딩 회로 DEC에 접속한다. 이 경우, 기준 전압 발생 회로(60)는 하나의 기준 전압 발생 회로로 실현되는 회로 구성을 간략화할 수 있다.
또, 도 23에 나타내는 기준 전압 발생 회로의 구성에 있어서, 저항 소자 R의 저항값은 모두 같게 설정하고, 기준 전압의 단계가 동일하며, 계조 전압이 직선적으로 데이터 비트의 논리값에 따라 변화된다. 그러나, 이 계조 전압이 데이터 비트값에 따라, 예컨대, 대수적으로 변화하도록, 저항 소자의 저항값이 설정되어도 좋다.
[기준 전압 발생 회로의 변경예 1]
도 24는 본 발명의 실시예 3에 따른 기준 전압을 발생하는 회로의 변경예 1의 구성을 나타내는 도면이다. 도 24에서, 디코딩 회로 DEC의 한쪽에, 상위측 기준 전압 V32-V63을 발생하는 기준 전압 발생 회로(60a)와 하위측 기준 전압 V0-V31을 발생하는 기준 전압 발생 회로(60b)를 개별적으로 마련한다. 기준 전압 발생 회로(60a)는 전원 노드 VA1, VB1 사이에 직렬로 접속되는 저항 소자 R1을 포함하고, 기준 전압 발생 회로(60b)는 전원 노드 VA2, VB2 사이에 직렬로 접속되는 저항 소자 R2의 직렬체를 포함한다. 기준 전압 발생 회로(60a)에서 각 저항 소자의 접속 노드로부터, 기준 전압 V32-V63이 생성되고, 기준 전압 발생 회로(60b)에서는, 저항 소자 R2의 각 접속 노드로부터, 기준 전압 VO-V31이 생성된다. 전원 노드 VB1에, 기준 전압 V32에 대응하는 전압을 인가하고, 전원 노드 VA2에 전압 V31에 대응하는 전압을 인가한다. 이 구성의 경우, 저항 소자 R1, R2의 저항값을 같게 하여, 도 23에 나타내는 기준 전압 발생 회로(60)와 같은 구성을 실현할 수 있다.
이 도 24에 나타내는 구성의 경우, 기준 전압 발생 회로(60a, 60b)로부터의 기준 전압선(62, 63)은 직선적으로 연장시킬 수 있다. 따라서, 이들의 기준 전압선(62, 63)간의 교차부는 발생하지 않고, 기준 전압선간의 용량 결합에 의한 결합노이즈를 억제할 수 있다.
[기준 전압 발생 회로의 변경예 2]
도 25는 본 발명의 실시예 3에 따른 디코딩 회로에 대한 기준 전압을 발생하는 회로의 변경예 2의 구성을 나타내는 도면이다. 이 도 25에 나타내는 배치에 있어서는, 디코딩 회로 DEC의 양쪽에, 기준 전압 발생 회로(60l, 60r)가 각각 배치된다. 기준 전압 발생 회로(60l)는 기준 전압 발생 회로(60a)(도 24 참조)와 마찬가지의 구성을 갖고, 전원 노드 VA1, VB1 사이에 직렬로 접속되는 저항 소자 R1을 포함한다. 기준 전압 발생 회로(60r)는 기준 전압 발생 회로(60b)와 마찬가지의 구성을 갖고, 전원 노드 VA2, VB2 사이에 직렬로 접속되는 저항 소자 R2를 포함한다.
기준 전압 발생 회로(60l)에서, 각 저항 소자 R1의 접속 노드로부터 상위측 기준 전압 V32-V63이 생성되고, 기준 전압 발생 회로(60r)에서, 저항 소자 R2의 각 접속 노드로부터 하위측 기준 전압 V0-V31이 출력된다. 이 도 25에 나타내는 기준 전압 발생 회로(60l, 60r)의 배치의 경우, 디코딩 회로 DEC의 양쪽으로부터, 기준 전압선(62, 63)을 직선적으로 연장시킬 수 있다. 따라서, 이 기준 전압 발생 회 로(60l, 60r) 한쪽의 위를 걸쳐 기준 전압선이 연장 배치되는 것을 방지할 수 있어, 기준 전압선간의 용량 결합 노이즈를 보다 감소시킬 수 있다.
이 도 25에 나타내는 구성에 있어서도, 일례로서, 전원 노드 VB1에는, 기준 전압 V324에 대응하는 전압이 공급되고, 전원 노드 VA2에는, 기준 전압 V31에 대응하는 전압이 인가된다. 전원 노드 VA1, VB2에는, 도 23에 나타내는 기준 전압 발생 회로의 전원 노드 VA, VB에 부여되는 전압과 같은 레벨의 전압이 공급된다.
이 도 24 및 도 25에 나타내는 기준 전압 발생 회로의 구성에 있어서, 전원 노드 VB1, VB2에 인가되는 전압으로는, 전원 노드 VA1, VB2에 인가되는 전압을 저항 분압하여 생성하면 좋다.
또, 도 24 및 도 25에 나타내는 기준 전압 발생 회로의 구성에 있어서도, 구성 요소의 저항 소자의 저항값을 같은 것으로 하여 설명하고 있다. 그러나, 기준 전압이 화상 표시 장치의 계조 전압으로서 이용되는 경우, 이 기준 전압의 단계가, 예컨대, 대수적으로 변화하도록, 그 저항값이 조정되어도 좋다.
또한, 디코딩 회로 DEC가 화상 표시 장치에 이용되고, 기준 전압 V0-V63이, 화소 기입용 계조 전압으로서 이용되는 경우에는, 전원 노드 VA, VB, 전원 노드 VA1, VB1, 및 전원 노드 VA2, VB2 사이의 전압 극성은 부극성 모드 및 정극성 모드에 따라, 각 주사선마다 변경된다. 1주사선 상의 화소에서 인접 화소의 기입 전압의 극성도 정극성 및 부극성으로 상호 변경시키는 경우, 화소 어레이의 데이터선에 대응하여 마련되는 디코딩 회로에 있어서, 각 화소열마다, 그 전압 극성이 반전되어, 각 디코딩 회로에 인가된다. 하나의 디코딩 회로 DEC에서, 2개의 화소열에 대 한 기입 전압을 생성하는 경우, 각 화소 샘플링 기간마다 그 전압 극성이 전환되면 좋다.
이들 전압 극성의 전환은, 액정 화소 소자의 교류 구동 방식 및 화소 구동 회로의 구성에 따라, 적절한 방식에 의해 행해진다. 예컨대, 이 기준 전압 발생 회로의 전원 노드 VA, VB, 또는 VA1, VB1, 및 VA2, VB2의 전압 극성이 스위칭 소자 등을 이용한 전원 경로의 전환에 의해 변경된다.
도 26은 도 24 및 도 25에 나타내는 2개의 기준 전압 발생 회로를 이용하는 경우의 디코딩 타이밍을 모식적으로 나타내는 도면이다. 도 26에 나타내는 디코딩 타이밍에 있어서는, 하나의 디코딩 동작 주기 Tcd 사이에, 2개의 기준 전압 발생 회로부터의 기준 전압 V0-V63에 대하여, 병행하여 디코딩 동작을 실행한다. 따라서, 이 경우에는, 데이터 비트, 예컨대, 비트 D5-D0에 따라 디코딩 동작을 행하여, 하나의 기준 전압을 출력한다. 여기서, 디코딩 동작 주기 Tcd는 디코딩 회로 DEC의 출력 전압이 생성되는 주기를 나타낸다. 화상 표시 장치에 있어서, 이 디코딩 회로가 디지털/아날로그 변환기로서 이용되어 계조 전압을 생성하는 경우에 있어서, 디코딩 회로가 각 화소열에 대응하여 마련되는 경우에는, 이 디코딩 동작 주기 Tcd가 1수평 주사 기간 1H에 대응한다.
도 27은 도 24 및 도 25에 나타내는 2개의 기준 전압 발생 회로를 이용하는 경우의 디코딩 타이밍의 다른 구성을 나타내는 도면이다. 도 27에 나타내는 디코딩 타이밍에 있어서는, 디코딩 동작 주기 Tcd의 전반 사이클 Tcd/2 사이에, 하위측 기준 전압 V31-V0에 대하여 디코딩 동작을 행하고, 후반의 사이클 Tcd/2에서, 상위 측 기준 전압 V32-V63에 대하여 디코딩 동작을 실행한다.
즉, 출력 전압으로서, 우선 하위측 기준 전압 V0-V31 중 어느 하나를 선택하여 출력한다. 계속해서, 후반 사이클에서, 기준 전압 V32-V63에 대하여 디코딩 동작을 행하고, 상위측 기준 전압 V32-V63 중 어느 하나가 선택되는 경우에는, 대응하는 기준 전압이 출력된다. 한편, 예컨대, 데이터 비트 D5가 "1"이며, 하위측 기준 전압 V31-V0을 선택하는 경우에는, 그 출력 전압의 전압 레벨은, 전반 사이클에서 선택된 기준 전압으로부터 변화하지 않는다. 이 경우, 1디코딩 동작 사이클 내에서 출력 전압의 변화 폭은 최대 32단계이다. 따라서, 출력선의 전압 변화가, 예컨대, 기준 전압 V0으로부터 기준 전압 V63으로 변화되는 것과 같은 극단적인 변화가 발생하는 경우에도, 출력선의 변화 전압량을 감소시킬 수 있다.
또한, 화상 처리 장치에 이용되는 경우, 반(半) 사이클에서 각 데이터 비트에 따라 디코딩 동작을 실행하는 경우, 전압 극성의 변화 사이클로서는, 1디코딩 동작 사이클 Tcd의 기간을 확보할 필요가 있다.
도 28은, 도 27에 나타내는 디코딩 타이밍을 실현하는 제어부의 구성의 일례를 개략적으로 나타내는 도면이다. 도 28에서, 최상위 데이터 비트 D5와 디코딩 제어 신호 CDIV를 받는 AND 회로(70)가 마련된다. 이 AND 회로(70)의 출력 신호 CTL이 제 1 서브디코딩 회로 FSD에 공통으로 비트 D5 대신 인가된다. 제 1 서브디코딩 회로 FSD는 다음 단의 제 2 서브디코딩 회로의 입력에 결합된다. 제 2 단 이후의 서브디코딩 회로에 있어서는, 대응하는 비트군이 인가된다.
도 29는 도 28에 나타내는 구동 제어부의 동작을 나타내는 타이밍도이다. 이하, 도 29를 참조하여, 간단히, 도 28에 나타내는 디코딩 동작 제어부의 동작에 대하여 설명한다.
전반 사이클에서 디코딩 제어 신호 CDIV가 L레벨로 설정되고, 후반 사이클에서, 디코딩 제어 신호 CDIV가 H레벨로 설정된다. 이 경우, 최상위 비트 D5가 H레벨이면, AND 회로(70)의 출력 신호 CTL은 전반 사이클에서 L레벨, 후반 사이클에서 H레벨로 된다. 따라서, 전반 사이클에서, 하위측 기준 전압 V0-V31 중 어느 하나가 선택되어 출력되고, 후반 사이클에서, 이 선택된 기준 전압보다, 32단계 높은 전압이 디코딩 결과로서 출력된다.
한편, 데이터 비트 D5가 L레벨일 때, AND 회로(70)의 출력 신호 CTL은 디코딩 제어 신호의 레벨에 걸리지 않아, L레벨이다. 따라서, 이 경우에는, 하위측 기준 전압 V0-V31 중 어느 하나가, 1디코딩 동작 사이클에 걸쳐 디코딩 결과로서 출력된다.
도 30은 도 24 및 도 25에 나타내는 2개의 기준 전압 발생 회로를 이용하는 구성의 경우의 디코딩 타이밍의 다른 시퀀스를 개략적으로 나타내는 도면이다. 이 도 30에 나타내는 디코딩 타이밍에 있어서는, 디코딩 동작 주기 Tcd의 전반 사이클 Tcd/2에서, 상위측 기준 전압 V63-V32에 대하여 디코딩 동작이 행해지고, 후반 사이클 Tcd/2에서, 하위측 기준 전압 V31-V0에 대하여 디코딩 동작이 행해진다.
이 경우, 전반 사이클에서, 상위측 기준 전압의 하나가 선택되고, 계속해서, 후반 사이클에서, 바른 기준 전압이 선택된다. 하위측 기준 전압이 선택되는 경우에 있어서도, 32단계만큼의 전압 강하만이 발생한다.
도 31은 도 30에 나타내는 디코딩 시퀀스를 실현하기 위한 디코딩 제어부의 구성의 일례를 나타내는 도면이다. 도 31에서, 최상위 데이터 비트의 D5와 반전 디코딩 제어 신호 CDVIB를 받는 OR 회로(72)가 마련된다. 이 OR 회로(72)의 출력 신호 CTLA가 제 1 서브디코딩 회로 FSD에 대하여 비트 D5 대신 인가된다. 이 제 1 서브디코딩 회로 FSD의 출력은 각각 제 2 서브디코딩 회로에 인가된다. 제 2 비트군 이후의 서브디코딩 회로에 있어서는, 대응하는 비트군이 인가된다.
도 32는 도 31에 나타내는 디코딩 제어부의 동작을 나타내는 타이밍도이다. 이하, 도 32를 참조하여, 도 31에 나타내는 디코딩 동작 제어부의 동작에 대하여 설명한다.
디코딩 동작 주기 Tcd의 전반 사이클 Tcd/2에서, 반전 디코딩 제어 신호 CDIVB가 H레벨로 설정된다. 데이터 비트 D5가 H레벨일 때에는, OR 회로(72)의 출력 신호 CTLA가 H레벨이며, 제 1 서브디코딩 회로 FSD는 상위측 기준 전압 V63-V32의 하나를 선택한다. 후반 사이클에서, 반전 디코딩 제어 신호 CDIVB가 L레벨로 되어도, 데이터 비트 D5는 H레벨이다. 따라서, OR 회로(72)의 출력 신호 CTLA는 H레벨이며, 제 1 서브디코딩 회로 FSD로부터는, 상위측 기준 전압이 지속적으로 출력된다.
데이터 비트 D5가 L레벨일 때, 우선, 전반 사이클에서 반전 디코딩 제어 신호 CDIVB가 H레벨로 되면, OR 회로(72)의 출력 신호 CTLA가 H레벨로 되고, 제 1 서브디코딩 회로 FSD는 상위측 기준 전압 V63-V32의 하나를 선택한다. 계속해서, 후반 사이클에서, 반전 디코딩 제어 신호 CDIVB가 L레벨로 되면, 데이터 비트 D5가 L 레벨이며, OR 회로(72)의 출력 신호 CTLA가 L레벨로 된다. 그에 따라, 제 1 서브디코딩 회로 FSD가 하위측 기준 전압 V31-V0의 하나를 선택하여, 바른 데이터 비트에 따른 기준 전압을 선택해서 출력한다.
이에 따라, 전반 사이클로 상위측 기준 전압을 선택하고, 후반 사이클로 하위측 기준 전압을 선택하는 디코딩 시퀀스를 실현할 수 있다.
각 반 사이클에서 비사용으로 되는 기준 전압 발생 회로에의 전원 전압의 공급을 정지함으로써, 소비 전류를 감소시킬 수 있다(출력선에 전압 유지 소자를 마련하는 것에 의해, 전원 공급이 정지되어도, 데이터 비트에 대응하는 기준 전압을 정확히 다음 단 회로로 전달할 수 있음).
또, 디코딩 제어 신호 CDIVB는 디코딩 회로 DEK의 동작 사이클을 규정하는 신호를 분주함으로써 생성할 수 있다.
또한, 이 디코딩 동작 주기 Tcd는 이 디코딩 회로가 적용되는 용도에 따라 적절한 주기로 정해지면 좋다.
이상과 같이, 본 발명의 실시예 3에 따르면, 최상위 비트를 이용하여 출력 후보의 기준 전압을 분류하고, 하위 비트의 동일 논리의 서브디코딩 회로를 공유하도록 서브디코딩 회로를 배치하고 있고, 실시예 1 및 2와 마찬가지로 출력선의 부하를 경감할 수 있으며, 또한 소자수도 감소시킬 수 있어, 고속이고 또한 고정밀도인 디코딩 동작을 실행하여, 출력 후보의 기준 전압을 생성할 수 있다.
[실시예 4]
도 33은 본 발명의 실시예 4에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다. 도 33에서, 표시 장치는 화소 PX가 행렬 형상으로 배열되는 화소 어레이(표시 패널)(120)를 포함한다. 이 화소 어레이(120)에 있어서는, 화소 PX의 각 행에 대응하여 게이트선 G0-Gm이 배치되고, 화소 PX의 각 열에 대응하여 데이터선 DL이 배치된다. 도 33에서는, 화소 어레이(120)의 게이트선 G0에 접속되는 화소 PX를 대표적으로 나타낸다. 데이터선 DL은 k개 단위로 그룹화된다. 이것은 이후에 설명하는 바와 같이, 각 데이터선의 조마다 디코딩 동작(디지털/아날로그 변환 동작)이 행해지기 때문이다.
게이트선 G0-Gm은, 수직 구동 회로(121)에 의해, 1수평 주사 기간마다 순차 선택 상태로 구동된다. 수직 구동 회로(121)에는, 수직 주사 개시 지시 신호 VST와 수직 시프트 클럭 신호 VCK가 인가된다. 수직 시프트 클럭 신호 VCK에 의해, 게이트선 G0-Gm의 각각이 선택 상태로 유지되는 기간이 결정된다.
표시 장치는 데이터선 DL 각각에 대응하는 출력부를 더 갖고, 수평 주사 개시 지시 신호 HST와 수평 시프트 클럭 신호 HCK에 따라 시프트 동작을 실행하여, 그 출력부를 순차 선택 상태로 구동하는 수평 시프트 레지스터(122)와, 수평 시프트 레지스터(122)의 출력 신호에 따라 다비트 화소 데이터 PD를 순차 취입 래치하는 제 1 래치 회로(123)와, 전송 지시 신호 TX에 따라 제 1 래치 회로(123)에서 래치된 화소 데이터를 래치하는 제 2 래치 회로(124)를 포함한다.
제 1 래치 회로(123) 및 제 2 래치 회로(124)는, 각각, 데이터선 DL 각각에 대응하여 마련되는 래치를 포함하고, 각각 각 데이터선에 대한 화소 데이터 PD를 래치한다. 제 2 래치 회로(124)는 디지털/아날로그 변환을 실행하기 위한 디코더부에서의 신호 진폭 조정을 위해 레벨 시프트 기능이 더 마련되어도 좋다. 이 레벨 시프트는 화소 데이터 PD의 신호 진폭과 내부에서의 화소의 기입 전압 진폭(데이터선상에서의 계조 전압 진폭)의 차를 보상하기 위해 실행된다.
표시 장치는 제 2 래치 회로(124)의 출력을, 선택 제어 신호 Tmux에 따라 순차 선택하는 분주 선택 유닛(125)과, 이 분주 선택 유닛(125)에서 선택된 데이터를 아날로그 데이터로 변환하는 디지털/아날로그 변환 유닛(126)과, 디지털/아날로그 변환 유닛(126)의 출력 신호를, 전환 제어 신호 TDMUX에 따라 순차 전송 경로를 전환하여 전송하는 분주 전환 유닛(127)과, 분주 전환 유닛(127)으로부터의 전기 신호(전압)를 버퍼링하고, 선택 신호 SEL에 따라 데이터선 DL을 순차 선택해서 버퍼 전압에 따라 선택 데이터선을 구동하는 데이터선 구동 유닛(128)을 더 포함한다.
분주 선택 유닛(125)은 제 2 래치 회로(124)의 k개의 출력의 각각에 대응하여 마련되는 선택 회로(125a-125h)를 포함한다. 선택 회로(125a-125h)는 병렬로 동작하고, 각각 선택 신호 TMUX에 따라 제 2 래치 회로(124)의 대응하는 k개의 출력을 시퀀스적으로 선택한다. 선택 제어 신호 TMUX는 수평 시프트 클럭 신호 HCK를 분주하여 생성된다. 선택 회로(125a-125h)는 시프트 레지스터와 마찬가지의 구성을 구비하고, 순차 선택 제어 신호 TMUX에 따라, 그 k개의 입력을 하나의 출력에 접속하여, k:1의 멀티플렉스 동작을 실행한다.
디지털/아날로그 변환 유닛(126)은 선택 회로(125a-125h) 각각에 대응하여 마련되는 디코더(126a-126h)를 포함한다. 이들 디코더(126a-126h)에는, 공통으로, 기준 전압 발생 회로(130)로부터의 기준 전압 V0-Vn이 인가된다(계조 표시가 (n+1) 레벨에서 행해지는 경우). 디코더(126a-126h)는, 앞선 실시예 1 내지 3에 나타내는 디코딩 회로 중 어느 하나와 마찬가지의 구성을 구비하고, 대응하는 선택 회로(125a-125h)로부터 인가되는 화소 데이터(레벨 변환 후의 화소 데이터)에 따라 기준 전압을 선택하여, 디지털 화소 데이터의 디지털/아날로그 변환을 실현한다.
분주 전환 유닛(127)은 디코더(126a-126h) 각각에 대하여 마련되는 전환 회로(127a-127h)를 포함한다. 전환 회로(127a-127h)의 각각은 1입력 k출력 디멀티플렉서로 구성되고, 전환 제어 신호 TDMUX에 따라, 그 입력에 인가되는 아날로그 전압을 그 출력에 순차 전달한다.
데이터선 구동 유닛(128)은 전환 회로(127a-127h) 각각에 대하여 마련되는 데이터선 선택 구동 회로(128a-128h)를 포함한다. 이들 데이터선 선택 구동 회로(128a-128h)의 각각은 아날로그 증폭기 및 데이터선 선택 게이트를 포함한다. 데이터선 선택 게이트는 선택 신호 SEL에 따라 순차(… 시퀀셜 구동의 경우) 또는 동시에(라인 시퀀스의 경우) 선택 상태로 구동되고, 전환 회로(127a-127h)로부터 인가된 전압을, 내부의 아날로그 증폭기로 버퍼링하여 데이터선 DL로 전달한다.
데이터선 선택 구동 회로(128a-128h)에 포함되는 아날로그 증폭기는, 예컨대, 기준 전압 입력에 전달된 기준 전압을 정 입력으로 받아, 그 출력이 부 입력에 피드백되는 연산 증폭기(op 증폭기:전압 팔로워)로 구성되며, 그 큰 구동력에 의해 고속으로 데이터선에 기입 전압(선택된 기준 전압에 대응하는 아날로그 전압)을 전 달한다.
전환 회로(127a-127h)가, 각각, 아날로그 스위치로 구성되고, 디코더(126a-126h)로부터 인가되는 기준 전압(아날로그 전압)을 대응하는 데이터선 선택 구동 회로(128a-128h)의 아날로그 증폭기로 전달한다.
이 도 33에 나타내는 구성에 있어서는, 디코더(126a-126h)가 병렬로 동작하기 때문에, 디코더(126a-126h)는, 각각, 1수평 주사 기간에 k회 디코딩 동작을 실행하는 것이 요구된다. 따라서, 1수평 주사 기간(1H)에 k회의 디코딩 동작만을 실행하므로, 디코딩(디지털/아날로그 변환)의 시간을 충분히 확보할 수 있어, 고선명 화상 표시 장치에 있어서도, 확실하게 디코딩 동작을 실행할 수 있다.
또한, 디코더(126a-126h)는, 앞선 실시예 1 내지 3과 마찬가지의 디코딩 회로로 구성하고 있고, 구성 요소수가 적어, 레이아웃 면적을 충분히 확보하여, 디코더(126a-126h)를 배치할 수 있다.
도 34는 도 33에 나타내는 기준 전압 발생 회로(130)의 구성의 일례를 나타내는 도면이다. 도 34에서, 기준 전압 발생 회로(130)는 하이(high)측 전원 노드 VH와 로우(low)측 전원 노드 VL 사이에 직렬로 접속되는 저항 소자 R0-R(n+1)을 포함한다. 저항 소자간의 노드로부터, 기준 전압 V0, V1,…, Vn이 출력된다. 이 기준 전압 발생 회로(130)에 따라, 저항 소자 R0-R(n+1)의 저항값이 모두 동일한 경우에는, 같은 단계에서 하이측 전원 노드의 전압 VH 및 로우측 전원 노드 VL의 전압을 저항 분할한 전압이 기준 전압으로서 얻어진다. 이 도 34에 나타내는 기준 전압 발생 회로(130)의 구성 대신, 비선형적으로 기준 전압 단계가 변화하는 기준 전압 발생 회로, 또는 기준 전압 단계가 변경 가능한 가변 기준 전압 발생 회로의 구성이 이용되어도 좋다.
또한, 기준 전압 발생 회로(130)는 이 디코더(126a-126h)의 양쪽에 각각 분리하여 배치되어도 좋다(실시예 3에 상당).
도 35는 도 33에 나타내는 선택 제어 신호 TMUX 및 전환 제어 신호 TDMUX를 발생하는 부분의 구성을 개략적으로 나타내는 도면이다. 도 35에서 선택 제어 신호 TMUX 및 전환 제어 신호 TDMUX는 수평 시프트 클럭 신호 HCK를 소정의 주기로 분주하는 분주 회로(132)에 의해 생성된다. 이 분주 회로(132)는, 도 33에 나타내는 제 2 래치 회로(124)의 화소 데이터의 전송 동작을 지정하는 전송 지시 신호 TX의 활성화에 응답하여 분주 신호를 생성하여도 좋다. 그 대신, 선택 회로(125a-125h) 각각에서, 전송 제어 신호 TX의 활성화에 응답하여 그 선택 위치가 초기 위치로 리셋되는 구성이 이용되어도 좋다. 이 경우에는, 분주 회로(132)에 대하여 특히 전송 지시 신호 TX를 트리거 신호로서 인가하는 것은 요구되지 않는다.
도 36은 도 33에 나타내는 표시 장치의 동작을 나타내는 타이밍도이다. 도 36에 있어서는, 선택 제어 신호 TMUX 및 전환 제어 신호 TDMUX가 수평 시프트 클럭 신호 HCK를 2분주하여 생성되는 경우의 파형을 일례로서 나타낸다(디코더(126a-126h)의 수가 2개인 경우). 전환 제어 신호 TDMUX 및 선택 제어 신호 TMUX의 분주비가 디코더(126a-126h)의 수에 따라 정해진다(디코더의 수=분주비).
수평 주사 개시 지시 신호 HST가 인가되면, 다음 주사선에 대한 화소 데이터 PD가 순차 인가된다. 이 수평 주사 개시 지시 신호 HST에 따라, 도 33에 나타내는 수평 시프트 레지스터(122)가 초기화되고, 그 선택 위치가 초기 위치로 설정된다. 이어서, 수평 시프트 클럭 신호 HCK에 따라, 수평 시프트 레지스터(122)가, 그 초기 위치가 시프트 동작을 행하여, 제 1 래치 회로(123)에 포함되는 래치가 순차 화소 데이터 PD를 전달 신호선에 결합한다. 이에 따라, 화소 데이터 PD(0, …, z)는 수평 시프트 클럭 신호 HCK에 동기하여 전달되어, 제 1 래치 회로(123) 내의 래치에 의해 래치된다.
주사선의 화소 데이터가 제 1 래치 회로(123)에 저장되면, 전송 지시 신호 TX가 활성화되어, 제 1 래치 회로(123)로부터 제 2 래치 회로(124)로의 화소 데이터 PD의 전송이 행해진다.
제 1 래치 회로(123)에 있어서의 다음 주사선의 화소 데이터의 래치 동작과 병행하여, 제 2 래치 회로(124)의 래치/출력 데이터에 따라, 앞선 사이클에서 전송되어 래치한 화소 데이터를 아날로그 전압으로 변환한다. 즉, 선택 회로(125a-125h)가, 선택 제어 신호 TMUX에 따라, 제 2 래치 회로(124)의 대응하는 출력을 순차 선택하여, 대응하는 디코더(126a-126h)에 인가한다. 디코더(126a-126h)는 선택 회로(125a-125h)로부터 인가된 화소 데이터에 따라 기준 전압을 선택하여 전환 회로(127a-127h)에 인가한다. 이 디코더(126a-126h)의 기준 전압의 선택 동작은 앞선 실시예 1 내지 3에서 설명한 디코딩 회로의 디코더 동작과 동일하다.
전환 회로(127a-127h)는, 전환 제어 신호 TDMUX에 따라, 그 출력 경로를 전환하여, 생성된 아날로그 전압(선택된 기준 전압)을 대응하는 데이터선 선택 구동 회로(128a-128h)로 전달한다.
데이터선 선택 구동 회로(128a-128h)에서는, 각각 대응하는 전환 회로(127a-127h)로부터 전달된 아날로그 전압을, 아날로그 버퍼(전압 팔로워)로 버퍼링 처리하고 또한 래치한다. 이어서, 데이터선의 구동 방식에 따라, 선택 신호 SEL에 따라, 1주사선의 아날로그 전압(선택된 기준 전압)이 대응하는 데이터선 DL에 화소 기입 전압으로서 전달되어, 선택 게이트선에 접속되는 화소에 기록된다.
1수평 주사 기간 1H 동안에, 디코더(126a-126h)가 각각 k회 디코딩 동작만을 실행한다. 도 33에 나타내는 바와 같이, 디코더(126a-126h)가 k개의 데이터선 DL에 대응하여 배치된다. 이 경우에도, 디코더(126a-126h)의 구성 요소의 스위치 수는 감소되어 있어, 여유를 갖고, 이 표시 장치 구동 회로부에 배치할 수 있다.
또한, 디코더(126a-126h)가 화소 내의 트랜지스터와 마찬가지로, 저온 폴리실리콘 TFT로 구성되는 경우에도, 디코더(126a-126h)의 각 출력 신호선의 부하는 작아, 고속으로 디코딩 동작을 실행할 수 있다. 또한, 스위칭 소자의 수가 적기 때문에, 레이아웃 면적이 작아, k개의 데이터선의 피치에 대응하여 여유를 갖고 디코더(126a-126h)를 배치할 수 있다.
또한, 상술한 설명에 있어서는, 디코더(126a-126h)는 k개의 데이터선 DL에 1개 배치되어 있다. 그러나, 디코더(126a-126h)는 데이터선 DL 각각에 대응하여 배치되어도 좋다.
이상과 같이, 본 발명의 실시예 4에 따른 표시 장치에 있어서는, 화소 어레이에서 계조 표시를 실행하기 위한 아날로그 전압을 생성하는 디코더를, 소정수의 데이터선에 대하여 1개 배치하고, 1개의 디코더를 이용하여 1주사선의 각 화소 데 이터의 디코딩 동작을 실행하는 경우와 비교하여 동작 주파수(디코딩 동작회수)를 감소시킬 수 있어, 충분히 긴 디코딩 시간을 확보할 수 있다. 또한, 디코더는 화소 데이터의 비트군 각각으로 나눠 디코딩 동작을 실행하여, 그 점유 면적이 작아, 작은 점유 면적의 화소 구동 회로를 실현할 수 있어, 구동 회로 일체형 표시 장치를 작은 점유 면적으로 실현할 수 있다.
또, 화소 PX는 액정 소자라도 좋고, 또한 유기 EL(전계 발광) 등의 전계 발광 소자라도 좋다. 아날로그 전압에 따라 휘도가 설정되는 화소이면, 본 발명의 디코더를 적용할 수 있다.
[디코더의 스위칭 소자의 구성]
도 37은 실시예 1 내지 3에 따른 디코딩 회로(DEC) 또는 디코더(126a-126h)에 포함되는 스위칭 소자를 구성하는 MOS 트랜지스터의 단면 구조의 일례를 개략적으로 나타내는 도면이다. 도 37에서는, 하나의 MOS 트랜지스터를 나타낸다. 이 MOS 트랜지스터는 아날로그 스위치(CMOS 트랜스미션 게이트)의 한쪽의 MOS 트랜지스터이며, 일례로서, 바툼 게이트형 저온 폴리실리콘 TFT(박막 트랜지스터)로 실현된다. 이 박막 트랜지스터는 절연성의 기판 상에 형성되는 게이트 전극(210)과, 게이트 전극(210)을 덮도록 형성되는 게이트 절연막(212)과, 게이트 절연막(212) 상에 형성되는 폴리실리콘층(214)을 포함한다.
게이트 절연막(212)은, 예컨대, 질화 실리콘막(SiN)으로 형성되는 제 1 게이트 절연막(212a)과, 예컨대, 이산화 실리콘(SiO2)막으로 형성되는 제 2 절연 막(212b)의 다층막 구조를 갖는다.
폴리실리콘층(214)은 서로 분리하여 형성되는 제 1 도전형의 고농도 불순물 영역(215b, 215c)과, 고농도 불순물 영역(215b, 215c) 각각에 인접하여 형성되는 제 1 도전형의 저농도 불순물 영역(215d, 215e)과, 이들 저농도 불순물 영역(215d, 215e) 사이에 형성되는 제 2 도전형 보디 영역(215a)을 포함한다. 보디 영역(215a)에, 게이트 전극(210)에 인가되는 전압에 의해 채널이 형성되어, 트랜지스터가 온 상태로 된다.
게이트 전극(210)은 저농도 불순물 영역(215d, 215e)과 보디 영역(215a)이 겹치도록 형성된다. 보디 영역(215a) 및 저농도 불순물 영역(215d, 215e) 전체를 덮고, 또한 고불순물 농도 영역(215b, 215c)의 일부를 덮도록 층간 절연막(216)이 형성된다. 이 층간 절연막(216)은, 예컨대, 이산화 실리콘막으로 형성된다. 고농도 불순물 영역(215b, 215c)이 저저항 도전층으로 형성되는 전극(218a, 218b)에 각각 접속된다. 저농도 불순물 영역(215d, 215e)은, 이른바 LDD 구조(Lightly Doped Diffusion 구조)를 형성하고 있고, 소스/드레인 단부의 전계를 완화한다.
이 TFT(박막 트랜지스터)의 경우, 하지층이 유리 기판 또는 에폭시 기판 등의 절연성 재료로 형성되어 있고, 폴리실리콘층(214)이 기판과 분리되어 중간층에 형성되어 있다. 따라서, 반도체 기판 영역에 형성되는 대용량의 MOS 트랜지스터와 비교해서, 기판 용량(접합 용량) 등의 기생 용량을 감소시킬 수 있다. 또한, 폴리실리콘층(214)의 막 두께를 얇게 함으로써, TFT의 높이를 낮게 할 수 있다. 저온 폴리실리콘 TFT을 이용함으로써, 예컨대, 화상 표시 장치에서 화소 내의 화소 선택 트랜지스터와 동일 제조 공정으로 디코딩 회로(또는 디코더)를 제조할 수 있다.
이 박막트랜지스터에 있어서는, 보디 영역(215a)과 저농도 불순물 영역(215d, 2154e)이 겹치도록, 전극층(218a, 218b)이 형성된다. 따라서, 보디 영역(215a)에 채널이 형성되었을 때에 기생 용량으로서, 평행 평판형 용량이 형성되고, 접합 용량이 온 용량의 주요 성분인 벌크형 MOS 트랜지스터의 경우와 비교해서, 그 기생 용량이 커진다. 그러나, 본 발명에 따른 디코딩 회로에서, 출력 신호선에 접속되는 스위칭 소자의 수는 작아, 박막 트랜지스터(TFT)를 구성 요소로서 이용하여도, 출력 신호선에 부수되는 기생 용량을 충분히 감소시킬 수 있다.
또한, 이 박막 트랜지스터(TFT)로는, 게이트 전극이 보디 영역(215a)의 상부에 형성되는 탑 게이트형 저온 폴리실리콘 TFT가 이용되는 경우에도, 마찬가지로, 게이트 전극과 소스/드레인 전극층의 중첩 부분의 용량이 커지고, 그에 따라 온 용량이 커진다.
또, 박막 트랜지스터(TFT)의 구조로는, 도 37에 나타내는 구조에 한정되지 않고, 다른 구조의 TFT가 이용되어도 좋다.
이 도 37에 나타내는 MOS 트랜지스터(TFT)를, P채널형 및 N채널형 각각에 형성하고, 도 7 및 8 등의 배선 레이아웃에서 나타내는 바와 같이, 상호 병렬로 접속함으로써, CMOS 트랜스미션 게이트(아날로그 스위치)를 실현할 수 있다.
이상과 같이, 본 발명의 실시예 4에 따르면, 실시예 1 내지 3에서 이용되는 디코딩 회로를, 화소 데이터의 디지털/아날로그 변환을 실현하는 회로로서 이용하고, 작은 점유 면적으로 고정밀도로 또한 고속으로 디코딩 동작을 실행하여 계조 전압을 생성하는 디코딩을 구비하는 표시 장치 또는 화소 어레이 구동 장치를 실현할 수 있다.
본 발명에 따른 디코딩 회로는 통상의 복수의 선택 후보로부터 1개를 선택하는 디코딩 회로에 이용할 수 있다. 또한, 표시 장치에서 계조 표시용 아날로그 전압을 발생하는 기준 전압 선택형 화소 구동 회로 등의 디지털/아날로그 변환을 행하는 회로 부분에 대하여 적용할 수 있다. 또한, 휴대기기 용도 등에서의 작은 점유 면적의 구동 회로 일체형 표시 장치에 대하여도 적용할 수 있다.
본 발명을 상세하게 설명하여 나타내었지만, 이것은 예시를 위한 것일 뿐으로서, 한정으로는 되지 않고, 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 명백하게 이해될 것이다..
본 발명에 의하면, 작은 점유 면적으로도, 고속 디코딩 동작을 실행하여 입력 신호에 따른 출력 신호를 정확하고, 또한 안정하게 생성할 수 있는 디코딩 회로를 제공할 수 있다. 또한, 적은 소자수로 입력 데이터의 디코딩 동작을 고속으로 실행하여 아날로그 전압 신호를 생성할 수 있는 디지털/아날로그 변환용 디코딩 회로 및 이 디코딩 회로를 포함하는 표시 장치를 제공할 수 있다.

Claims (12)

  1. 복수 비트를 갖는 다비트 디지털 데이터를 디코딩하고, 그 디코딩 결과를 나타내는 전기 신호를 생성하는 디코딩 회로로서,
    상기 다비트 디지털 데이터의 적어도 1비트를 갖는 제 1 비트군에 대응하여 마련되고, 상기 제 1 비트군의 비트를 디코딩하여, 제 1 방향을 따라 배치되는 복수의 출력 후보로부터 디코딩 결과에 대응하는 출력 후보를 선택하여 출력하는 제 1 비트군 디코딩 회로를 구비하고, 상기 제 1 비트군 디코딩 회로는, 소정수의 출력 후보의 조(組) 각각에 대하여 각각 배치되고, 각각이 상기 제 1 비트군의 비트를 공통으로 받아, 대응하는 출력 후보의 조로부터 하나의 출력 후보를 선택하는 복수의 제 1 서브디코딩 회로를 포함하며, 상기 다비트 디지털 데이터는, 적어도 하나가 복수 비트를 갖는 복수의 비트군으로 분할되고, 상기 복수의 비트군은 상기 제 1 비트군을 포함하고, 각 비트군에 대응하여 비트군 디코딩 회로가 배치되며, 상기 비트군 디코딩 회로는, 상기 제 1 비트군 디코딩 회로를 포함하고, 또한 각 상기 제 1 서브디코딩 회로는, 다른 출력 후보에 대하여 마련되어 제 2 방향을 따라 병렬로 배치되는 복수의 유닛 디코더를 포함하며,
    상기 복수의 비트군 최후의 비트군에 대응하여 마련되고, 상기 최후의 비트군의 비트를 공통으로 받아 디코딩하는 최종 비트군 디코딩 회로를 구비하되, 상기 최종 비트군 디코딩 회로는, 전단의 비트군 디코딩 회로의 출력 각각에 대응하여 배치되고, 상기 최종 비트군의 비트에 따라 전단의 비트군 디코딩 회로의 출력 중 대응하는 출력을 선택하여 출력 신호선에 전달하는 복수의 최종단 서브디코딩 회로를 구비하는
    디코딩 회로.
  2. 제 1 항에 있어서,
    상기 최종 비트군은, 복수의 비트를 포함하고,
    상기 최종 비트군 디코딩 회로의 최종 서브디코딩 회로는, 상기 최종 비트군의 복수의 비트 각각에 대응하여 배치되며, 또한 상기 제 1 방향을 따라 배치되는 복수의 스위칭 소자를 구비하는
    디코딩 회로.
  3. 제 1 항에 있어서,
    상기 제 1 비트군은, 상기 다비트 디지털 데이터의 최상위 비트 또는 최하위 비트 중 어느 하나의 1비트로 구성되는 디코딩 회로.
  4. 제 1 항에 있어서,
    상기 복수의 출력 후보는, 상기 다비트 디지털 데이터에 의해 표현 가능한 복수의 기준 전압을 구비하고,
    상기 복수의 기준 전압은, 상기 다비트 디지털 데이터의 값의 크기의 순서로 상기 제 1 방향을 따라 순차 배열되며,
    상기 다비트 디지털 데이터의 복수의 비트는, 상기 복수의 비트의 비트 위치순서에 따라 상기 복수의 비트군으로 분할되는
    디코딩 회로.
  5. 제 1 항에 있어서,
    상기 복수의 출력 후보는, 상기 다비트 디지털 데이터에 의해 표현 가능한 복수의 기준 전압을 구비하고,
    상기 다비트 디지털 데이터의 복수의 비트는, 최상위 비트가 상기 제 1 비트군으로서 할당되고, 상기 복수의 비트의 나머지 비트가 그들의 비트 위치 순서에 따라 상기 복수의 비트군의 나머지의 비트군으로 분할되며,
    상기 복수의 기준 전압은, 상기 다비트 디지털 데이터의 상기 나머지의 비트값의 크기의 순서로 상기 제 1 방향을 따라 순차 배열되고,
    상기 제 1 비트군 디코딩 회로의 각 상기 제 1 서브디코딩 회로는, 상기 최상위 비트값이 다르고, 또한 나머지의 비트값이 같은 디지털 데이터에 의해 표현되는 기준 전압에 대하여 마련되는 유닛 디코더를 구비하는
    디코딩 회로.
  6. 제 1 항에 있어서,
    각 상기 비트군 디코딩 회로의 각 서브디코딩 회로는, 대응하는 비트군이 M비트일 때, M개가 직렬 접속되고, 또한 대응하는 비트값에 따라 선택적으로 도통하는 스위칭 소자를 구비하는 유닛 디코더를 구비하되, 상기 M은 1 이상의 정수이며,
    각 상기 서브디코딩 회로는, 대응하는 비트군의 비트값에 따라, 각각에 상기 유닛 디코더가 마련되는 2의 M승의 출력 후보로부터 하나의 출력 후보를 선택하고, 다음 단의 비트군 디코딩 회로의 서브디코딩 회로의 선택 대상의 출력 후보로서 출력하는
    디코딩 회로.
  7. 제 6 항에 있어서,
    상기 출력 후보는, 상기 다비트 디지털 데이터에 의해 표현 가능한 크기를 갖는 기준 전압이며,
    상기 제 1 비트군은, 1비트로 구성되고, 또한
    각 상기 스위칭 소자는, CM0S 트랜스미션 게이트로 구성되며,
    상기 디코딩 회로는,
    상기 제 2 방향을 따라 연장하여 배치되고, 상기 기준 전압을 각각 전달하는 복수의 기준 전압선과,
    상기 제 1 방향을 따라 연장하여 배치되고, 상기 비트군 디코딩 회로에 대하여 상기 다비트 디지털 데이터의 각 비트에 대한 상보 신호를 전달하는 복수의 제어 신호선을 더 구비하고,
    각 상기 스위칭 소자는, 각 상기 기준 전압선과 평면 레이아웃에 있어서 겹치지 않도록 배치되며,
    상기 제 1 비트군 디코딩 회로의 유닛 디코딩의 CMOS 트랜스미션 게이트는, 상기 제 2 방향으로 연장하는 분기 배선을 통해 대응하는 제어 신호선에 결합되는 게이트 전극을 갖고, 상기 분기 배선은 상호 교차하지 않도록 배치되는
    디코딩 회로.
  8. 제 7 항에 있어서,
    상기 유닛 디코더에 대하여 마련된 상기 분기 배선의 적어도 몇 개는, 대응하는 기준 전압선과 평면 레이아웃에 있어서 겹치도록 배치되는 디코딩 회로.
  9. 제 7 항에 있어서,
    상기 최종단 서브디코딩 회로에 대한 제어 신호선은, 전단의 서브디코딩 회로의 배치 영역과 상기 최종단 서브디코딩 회로의 배치 영역 사이에 집중적으로 배치되고,
    상기 최종단 서브디코딩 회로의 스위칭 소자의 제어 전극은 대응하는 제어 신호선에 대하여 적어도 일부가 상기 제 2 방향으로 연장하는 취출 배선을 통해 접속되는
    디코딩 회로.
  10. 제 9 항에 있어서,
    상기 기준 전압선은, 대응하는 상기 최종단 서브디코딩 회로의 유닛 디코더의 스위칭 소자가 배치되는 영역을 회피하도록 마련되는 우회로를 갖는 기준 전압선을 포함하는 디코딩 회로.
  11. 제 9 항에 있어서,
    상기 최종단 서브디코딩 회로는, 대응하는 기준 전압선 사이의 영역에 각기 대응하는 스위칭 소자가 배치되는 디코딩 회로.
  12. 디코딩 회로를 포함하고, 복수의 비트를 갖는 다비트 디지털 데이터가 표현하는 표시 화소 데이터를 아날로그 전압으로 변환하는 디지털/아날로그 변환 회로를 구비하고, 상기 다비트 디지털 데이터는, 적어도 하나가 복수 비트를 갖는 복수 의 비트군으로 분할되고, 상기 복수의 비트군은 제 1 비트군을 포함하며, 상기 디코딩 회로는, 각 비트군에 대응하여 배치되는 비트군 디코딩 회로를 구비하고, 상기 비트군 디코딩 회로는, (i) 상기 다비트 디지털 데이터의 적어도 1비트를 갖는 제 1 비트군에 대응하여 마련되고, 상기 제 1 비트군의 비트를 디코딩하여, 제 1 방향을 따라 배치되는 복수의 출력 후보로부터 디코딩 결과에 대응하는 출력 후보를 선택하여 출력하는 제 1 비트군 디코딩 회로를 구비하며, 상기 제 1 비트군 디코딩 회로는, 소정수의 출력 후보의 조 각각에 대하여 각각 배치되고, 각각이 상기 제 1 비트군의 비트를 공통으로 받아, 대응하는 출력 후보의 조로부터 하나의 출력 후보를 선택하는 복수의 제 1 서브디코딩 회로를 포함하고, 각 상기 제 1 서브디코딩 회로는, 서로 다른 출력 후보에 대하여 마련되어 제 2 방향을 따라 병렬로 배치되는 복수의 유닛 디코더를 포함하며, (ⅱ) 상기 복수의 비트군의 최후의 비트군에 대응하여 마련되고, 상기 최후의 비트군의 비트를 공통으로 받아 디코딩하는 최종 비트군 디코딩 회로를 구비하되, 상기 최종 비트군 디코딩 회로는, 전단의 비트군 디코딩 회로의 출력 각각에 대응하여 배치되고, 상기 최종 비트군의 비트에 따라 전단의 비트군 디코딩 회로의 출력 중 대응하는 출력을 선택하여 출력 신호선에 상기 아날로그 전압으로서 전달하는 복수의 최종단 서브디코딩 회로를 구비하며,
    각각에 복수의 표시 화소가 결합되는 복수의 데이터선, 및
    상기 디지털/아날로그 변환 회로가 출력하는 아날로그 전압에 따라 상기 데이터선을 구동하는 데이터선 구동 회로를 구비하는
    표시 장치.
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