TWI375940B - Decoding circuit and display apparatus - Google Patents

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1375940 第96111983號專利申請案 1〇1年5月3日修正替換頁 九、發明說明： 【發明所屬之技術領域】 本發月疋關於用以解碼多位元數位資料（muhi bit digital data)並輸出對應多位元數位資料之電性信號（電壓） 之解碼電路’尤其是關於使用於將多位元數位資料轉換成 類比（analog)電性信號之數位/類比轉換的解碼電路及使用 該解碼電路的顯;_ 一 β丁裝置。更特定地，本發明是關於在晝像 厂、F置中產生根據輸入像素（pixel)資料之像素寫入電壓 之數位/類比轉換部的解碼電路之構成。 【先前技術】 田由複數個輸出候補選擇一個候補時，一般係利用解 碼電路。可藉由利用時元的數位信號，纟2的n次方個 輸出候補選擇一個候補，與對輸出候補的各者輸入選擇信 號之構成比較，可減少電路的佔有面積。 解碼電路的構成係根據該解碼電路被利用的用途而 異。例如像記憶體電路中的位址解碼電路般，當將複數條 信號線之中的一條驅動至選擇狀態時，係使用如NAND(反 及）型解碼電路等利用邏輯閘（l〇gic gate)之解碼電路。根據 η位元數位資料的位元值的組合（樣本(pattern))，邏輯閘群 將複數條信號線之中的一條信號線驅動至選擇狀態。 另一方面’當由複數個電性信號（顯示電流或電壓）選 擇一個電性信號而輸出時，一般係使用使用有開關矩陣 (switch matrix)之 R〇M(Read Only Memory ;唯讀記憶體） 型解碼電路。根據輸入多位元數位信號，將開關矩陣内的 5 319147(修正版) 第96111983號專利申請案 101年5月3日修正替換頁 1375940 • 千）月 性k號被傳達至輸出部。切換元件與輸入多位元數位資料 *切換元件（switching element)選擇性地作為導通狀態，確定 一個電性信號的傳達路徑。沿著該被確定的路徑，一個電 的連接係被一意地且固定地設定，且切換元件的導通/斷開 (on/off)狀態與對應的輸入多位元數位信號位元之關係也 被一意地決定。 這種ROM型解碼電路雖常被當作查閱表（1〇〇k叩 table)等而利用，但具體的用途之一有將輸入多位元數位資 料轉換成類比仏號（電壓）之數位/類比轉換電路。準備根據 輸入多位元數位資料可表現的位準（level)各者的基準電 壓。解碼動作時，選擇對應所輸入的多位元數位資料的值 之基準電壓。輸入多位元數位資料所表現的值為離散值， 而且，基準電壓位準也是離散的。該基準電壓係取在多位 7C數位資料的最大值及最小值之間根據輸入數位資料的位 元值之電壓位準，輸出電壓可得到將輸入多位元數位資料 轉換成類比電壓之電壓。 這種數位/類比轉換電路例如是在液晶顯示裝置中，於 產生像素的寫人電壓之驅動裝置中被使用。對應輸入像素 貝料’選擇基準電壓，在液晶元件等的顯示元件的像素電 極寫入該被選擇的基準電壓。當顯示元件為液晶元件時， 像素的亮度由於是根據像素電極間的電壓而被設定，故可 在液晶元件甲表現白及黑之間的中間值，因此可色調顯 示。藉由根據紅（R)、綠⑹及藍（B)各者配設該液晶元件， 以實現彩色畫像的色調顯示。 319147(修正版) 6 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 當像素的資料為η位元時，可為2的η次方個色調顯 示。因此，基準電壓位準需2的η次方個位準。作為一例， 當η=6時，2的6次方為64，紅（R)、綠（G)及藍（Β)各者可 為64色調顯示，而實現相當於26萬色的多色顯示。此外， 在η=8的情形下，紅（R)、綠（G)及藍（Β)各者可為256(2的 8次方）個色調顯示，可為相當於1677萬色的多色顯示。 現在，考慮每一色的數位/類比轉換電路。當以ROM 型解碼電路實現數位/類比轉換電路時，在利用開關矩陣的 構成中，單純對應各基準電壓位準，串聯連接分別接受輸 入數位信號位元之切換電晶體（switching transistor)。此情 形需ηχ(2Λη)個切換元件，解碼電路的佈局面積（layout area) 增大。此處，”Λ ”係顯示冪乘。因此，當驅動電路與顯示面 板一體地形成於同一晶片上時，晶片面積變大，且變成對 顯示裝置的小型化之大的障礙。 謀求減少產生該晝像顯示裝置的像素寫入電壓用之數 位/類比轉換電路之尺寸的構成係顯示於文獻1(日本國特 開2001-133754號公報）、文獻2(日本國特開2005-283777 號公報）及文獻3(日本國特開2003-241716號公報）。 在文獻1所示的構成中，配設有解碼器（decoder)部， 係根據沿著行（column)方向導入之色調選擇位元（select bit) 的内容，使多位準色調電壓信號之任一個通過列（row)方向 而輸出。在各列中，配設有最下位位元解碼部與上位位元 解碼部。最下位位元解碼部係根據色調選擇位元的最下位 位元，選擇複數個（兩個）色調電壓信號之任一個而輸出。 7 319147(修正版) 1375940 第96111983號專利申請索 101年5月3曰修正替換頁 . 上位位元解碼部係對應各最下位位元解碼部而配設，根據 色調選擇位元之中除了最下位位元外之上位位元，選擇性 地使對應的列的色調電壓信號通過。各上位位元解碼部係 串聯地排列於各列’具有被施加各自不同的色調選擇位元 之複數個電晶體元件。 該文獻1係使傳達色調電壓信號之信號線共通化，藉 由上位位元解碼部選擇透過下位位元選擇的複數個色調電 壓信號之任一個而輸出。藉此，謀求減少與該色調數成比 例而配置於縱方向的色調電壓信號線及電晶體的數目，使 縱方向（排列有色調電壓的方向）之尺寸縮小。 文獻2係以動態電路（dynamic circuit)構成選擇色調電 壓之解碼器電路部。在該解碼器電路中係在選擇鄰接色調 電壓之解碼器中，使同一邏輯的電晶體共通化。每一各位 元位置，根據進行2:1選擇之所謂的「比赛（t〇urnament)方 式」選擇色調電壓。在該文獻2中係謀求以動態電路構成 解碼電路，防止在顯示像素資料連續時，在根據該連續顯 示像素資料之色調電壓選擇時，色調電壓同時成為選擇狀 態。 此外，文獻3(曰本特開2003_241716號公報）係謀求藉 由時分割驅動供給色調基準電壓，減少所配置的解碼器的 數目。具體上，首先強制地設定最下位位元為偶數值，選 擇偶數位置的色調基準電壓，保持於輸出電容。接著，根 據輸入資料位元（data bit)，選擇性地選擇奇數位置的色調 基準電壓。若輸入資料為偶數值，則奇數位置的色調基準 319147(修正版) 8 丄 第96111983號專利申請案 1〇1年5月3曰修正替換頁 电慶不被選擇，輸出有先被選擇的偶數色調電壓。 在文獻1所示的解碼電路的構成中，在各列中並聯配 置對最下位位疋配設的電晶體元件，根據該最下位位元在 ^列中選擇兩個色調電壓之中的—方。在上位位元解碼器 P申對各y配置有根據該上位位元選擇性地導通之電晶 II 70件的串聯體。因此’與在各色調電壓的各者配置根據 色調電壓選擇位元導通之電晶體元件的串聯體之解碼器的 構成比較，橫方向（列的延伸方向）的尺寸是因該並聯配置 而增加。it承’在該晝像顯示裝置中，選擇色調電壓的解 碼電路係制各像切m㈣配置。因此，當橫方向 尺寸增加時，⑽對應每—該像素行配置解碼電路，顯示 裝置的高精細化變的困難。而且，在一個解碼電路令，對 各歹j配置的上位位元解碼電路係共通地被結合於色調電壓 輸出線。因此’連接於該輸出線的電晶體元件(切換元件) 與對各色調基準電塵配置有切換元件的串聯體之習知的構 成比較僅被減半。其結果產生附帶於該輸出線的寄生電容 (parasitic capacitance)變大，該解碼電路的響應速度變慢， 無法實現尚速動作之問題。 此外，在該文獻1中係以單一的電晶體元件構成選擇 性地使色調電壓通過之切換元件。因& ’例如該色調電壓 為中間電壓的情形，若不設定閘極電壓（gate v〇Itage)為足 夠的大小’則因該切換元件的臨界電壓（thresh〇ld v〇hage) 損失使得傳達正確的中間電壓變的困難。因此，在該文獻 1所示的解碼電路的構成中產生如下的問題：對伴隨著最近 319147(修正版) 9 1375940 第96111983號專利申請案 =精細㈣造成的像素數増大，解碼 在規定時間内，該輸出電歷的設錢的困難等。 選擇=二文「1 =示的構成中，以藉由各位元進行2 ··1 其式」解瑪色調_位元，根據 :電路部的共有化，而減少電晶體元件。然而，對：:: =解碼㈣電晶體段數主要是與根據n娜型解碼器 !成選擇基準電壓的情形相同。因此，很難減少縱方向及 向的尺寸而且’在輸出線連接有傳達各色調電壓之 傳輪閘（transmission gate)。因此，產生如下的問題：附帶於 =輸出線的寄生電容變大，高速使色調電壓傳達至輸出線 並予以調節係變的困難。 此外’在文獻3所示的構成巾，時分㈣動供給有色 調基準電壓’解碼電路數減少，因此可減少縱方向尺寸。 然而’因以時分割傳達色調基準電壓，故需在各自的基準 電位線中，於預定時間内使其變化至對應的電位。因此， 產生如下的問題··解碼電路被要求藉由時分割驅動而更高 速驅動，對因像素數增大所造成的解碼時間減少，很難產 生充分調節的色調電壓。 而且，在該文獻3的構成中，基準電位線是與構成解 碼電路的電晶體行平行配設，共通配設於對應各像素資料 線而配置之解碼電路。因此，產生如下的問題·當時分割驅 動該基準電位線時，因該電位變動，經由電容結合產生類 比雜訊（noise)，很難產生正確的色調電壓。 31_(修正版) 1375940 第96111983號專利申請案 L_!〇l年5月3日修正替換頁 轸入L立二路的構成並未單純地限制於適用於產生根據 輸 貝料之類比電壓的數位/類比轉換電路的構成，例 如在乂解碼電路確立某信號的傳達路徑之開關矩陣電路等 的構成中也產生與此等解碼電路同樣的問i 【發明内容】 本發明的目㈣提供能q、佔有面積，高速進行解碼 ’並正4且穩定地產生根據輸人錢的輸出之 碼電路。 本發明的另一目的為提供能以少的元件數，高速進行 ί入資料的解碼動作，並產生類比電壓㈣之數位/類比轉 換用解碼電路及包含該解碼電路之顯示裝置。 本發明之解碼電路係具備第一位元群解碼電路，係對 應具備具有複數位元之多位元數位資料的至少—個位元之 弟-位元群而配設，將該第—位元群的位元予以解石馬由 =第—方向配置的複數個輪出候補選擇對應解碼結果之 輸出候補而輸出。該第―位元群解碼電路係包含複數個第 :次解碼（sub-d⑽de)電路’係對預定數的輸出候補之組的 各者各自配置，各者係共通接受第一位元群的位元，並由 對應的輸出候補之組選擇—個輸出候補4位元數位資料 ^被分割糕少-個具有複數位元之複數個位元群。該複 ，個位元群包含第-位元群。對應各位元群配置有位元群 =電路’該位元群解碼電路包含第—位元群解碼電路。 ，一次解碼電路包含複數個單元解碼器（unh d·㈣，係 士不同的輸出候補配設，且沿著第二方向並聯配置。 319147(修正版) 11 1375940 第96111983號專利申請案 ^ L 101年5月3日修正替換頁 v 本發明之解碼電路復具備有最终位元群解碼電路，係 對應複數個位元群之最後的位元群而配設，共通接受最後 的位元群之位元並予以解碼。該最終位元群解碼電路係具 備有複數個最終段次解碼電路，係對應前段的位元群解碼 電路的輸出各者而配置，根據最終位元群的位元選擇對應 的輸出’並傳達至輸出信號線。 本發明之顯示裝置包含有本發明之解碼電路，並具備: 數位/類比轉換電路，係將多位元數位資料所表現的顯/示像· 素資料轉換成類比電壓；複數條資料線，係各自結合有複 數個顯示像素；以及資料線驅動電路，係根據數位/類比轉 換電路所輸出的類比電壓而驅動資料線。 在根據本發明的解碼電路中係在第一位元群解碼電路 中於由複數個輸出候補之組選擇一個輸出候補之第一次 解，電路甲，對應不同的輸出候補而配置的單元解碼器係 沿著與輸出候補的排列方向不同的方向並聯配置。次段以 後的位元群解碼電路係選擇次解碼電路之組的輸出^一 個。因此，可減少排列有該解碼電路的輸出候補的方向中 的尺寸。例如當第-位元群以i位元構成時，沿著解碼電 •路的輸出候補的排列方向的尺寸可使其約略減半。 此外，最終位元群解碼電路係選擇性地將前段的位元 群解碼電路的輪出傳達至輸出信號線。因此，連㈣㈣ 信號線的最終段次解碼電路的數目可減少至前段的位元群 解碼電路的輪出的數目，並可減少輸出信號㈣寄生電容。 此外，藉由將該解碼電路適用於產生晝像顯示裝置的 319147(修正版) 12 1375940 第96111983號專利申請索 色調電壓之電路，可實現可古、# j贯現可冋速產生根據輪入 色調電壓之小佔有面積的像素驅動電路。 ^ 特徵、局面及優點，可由 並從以下的詳細說明而明 本發明的上述及其他目的 與本發明有關連的圖式來理解 瞭。 【實施方式】 [概念的構成] 第1 ®是㈣㈣本發明構成的解碼電路的概念的構 、之圖。在第1圖中係概略地顯示根據本發明的解碼電路 2主要心刀的構成之圖。在該第1圖中，選擇構成輸出候 補之輸入m(INA、聰...）之選擇控制信號（多位元數位資 料）係被分制複數個位元群。在第丨射被分割成控制# 號位元群Si(a位元）、S2(b位元）、S3(c位元）、至哪位 疋）。對應這些位元群S1(a位元）至Sf(k位元）的各者，配 設有第一位元群解碼電路FBD、第二位元群解碼電路 SBD、第三位元群解碼電路TBD、至最終位元群解碼電路 第一位元群解碣電路FBD包含第一次解碼電路 FSD’係對應2的a次方個輸入（輸出候補）群in(ina、inb) 的各者而配設。該第一次解碼電路fsd係分別根據控制信 5虎位元si(a位元），進行2的a次方選擇，由對應的2 的a次方個輸入（輸出候補）選擇一傭輸入。 第二位元群解碼電路SBD包含第二次解碼電路 SSD，係對應2的b次方個第一次解碼電路fsd而配設。 13 319147(修正版) 1375940 第96111983號專利申諳案 101年5月3日修正替換頁 該第二次解碼電路SSD係根據控制信號位元群S2(b位 元），進行2的b次方選擇，選擇對應的2的b次方個第 一次解碼電路FSD的輸出之一個輸出。 第三位元群解碼電路TBD包含第三次解碼電路 TSD，係對應2的c次方個第二次解碼電路SSD的組而配 設。該第三次解碼電路TSD係根據控制信號位元群S3(c 位元），進行2的c次方：1選擇，選擇對應的2的c次方個 第二次解碼電路SSD的輸出之一個輸出。 以後，於在控制信號位元的位元群中所對應配置的位 元群解碼電路中，進行同樣的選擇動作。 最終位元群解碼電路LBD包含最終次解碼電路 LSD，係各自對應前段的2的k次方個次解碼電路的輸出 而配設。該最終次解碼電路LSD係根據控制信號位元群 Sf(k位元）選擇2的k次方個前段的次解碼電路的輸出之一 個輸出，產生最終輸出OUT。各最終次解碼電路LSD係 包含切換元件的串聯體，係各自根據控制信號位元群Sf(k 位元）的位元選擇性地導通。 在該第1圖所示的解碼電路的構成中，選擇用以指定 藉由由控制信號位元群Sl(a位元）至Sf(k位元）所構成的多 位元選擇控制信號的輸入（輸出候補）IN，並產生最終輸出 OUT。 各控制信號位元群的位元數a、b、c至k的至少一個 為複數位元，在各位元群解碼電路中與被進行2:1選擇之 「比賽方式」比較，係減少解碼電路的位元群解碼電路的 14 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 段數。 此外，在最終位元群解碼電路LBD中，最終次解碼電 路LSD是由切換元件的串聯體所構成。因此，被結合於產 生最終輸出OUT的輸出線之切換元件的數目被大幅減 少，而可減少附帶於該輸出線的寄生電容。藉此，可根據 控制信號高速進行解碼動作，產生最終輸出OUT。 第2圖是概略地顯示第1圖所示的第一次解碼電路 FSD的構成之圖。在該第2圖中，第一次解碼電路FSD包 含針對複數個輸入（輸出候補）ΙΝ(0)至IN(m)各者配設的單 元解碼器UD。在這些單元解碼器UD共通地施加有控制信 號位元群Sl(a位元）。該單元解碼器UD係針對輸入（輸出 候補）ΙΝ(0)至IN(m)所排列的縱方向（第一方向）沿著橫方向 (第二方向）並聯配置，分別根據控制信號位元群Sl(a位元） 選擇性地使一個變成導通狀態，將對應的輸入IN(i)傳達至 輸出OUT。此處a、m為1以上的整數。 因此，當配設有（m+1)個輸入（輸出候補）時，因在橫方 向排列成一行而並排地配置有單元解碼器UD，故可減少 縱方向的解碼電路的尺寸。藉此，可減少輸出線的寄生電 容，且可減少縱方向的解碼電路的尺寸，而能以小佔有面 積實現具有高速動作特性之解碼電路。 第3圖是概略地顯示第1圖所示的最終次解碼電路 LSD的構成之圖。如該第3圖所示，最終次解碼電路LSD 包含k個切換元件SW的串聯體，係對應所對應的控制位 元群Sf(k位元）的各位元而配置。該k個切換元件SW的 15 319147(修正版) 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 串聯體係根據控制信號位元群哪位元;^ 而形成信號傳送路徑。針對輸出線，在最终次解碼電路㈣ 中僅連接有-個切換元件。因此，切換元件例如以τ f τ (薄 膜電晶體）形成，即使其閘極（gate)/沒極（ — η)間的寄生電 容為大的情形，各最終次解碼電路的切換元件的閘極/淡極 間電容僅被連捿於輸出線，故可減少輸出線的寄生電容。 [實施形態一] 第4圖是概略地顯示根據本發明的實施形態一之解碼 電路的構成之圖。在第4圖中係顯示根據多位元數位資料 PD的6位to DO至D5 ’選擇64個輸出候補v〇至v63的 一個輸出候補’並作為輸出信號VOUT輸出至輸出線OL 之解碼電路的構成之例。輸出候補VG至州其—例係每 -個電壓位準不同的基準電壓，且為在畫像顯示裝置中當 作像素寫人電壓被利用之色調電Μ。基準電壓的各下標 (SSUbSCript)係對應^ 0至63,選擇對應藉由資料位元 D0至D5所表現的下標（色調）之基準電壓（色調電壓），當 作最終電性信號傳達至輪出線〇L。 在第4圖中，解碼電路包含有：第一位元群解碼電路 FBD，係根據多位元數位資料pD的最下位位元（㈣)训 對輸出候補群V0至V63進行2對i選擇；第二位元群解 碼電路SBD，係根據下位侧2位元m及D2，對第一位元 群解碼電路FBD的輸出進行4對丨選擇；以及最終位元群 解碼電路LBD ’係根據剩餘的上位3位元D3至D5，對第 二位元群解碼電路SBD的輸出進行8對丨選擇，由第二位 319147(修正版) 16 第96111983號專利申請案 101年5月3日修正替換頁 1375940 « 出，將輸出電壓 . 元群解碼電路SBD的輸出選擇一個輸 ' VOUT傳達至輸出線。 資料位元D5係最上位位元（MSB)。可藉由在第一位元 群解碼電路FBD中進行2對1選擇，在第二位元群解碼電 路SBD中進行4對1選擇，在最終位元群解碼電路LBD 中進行8對1選擇，由64個輸出候補V0至V63選擇一個 輸出候補而輸出。 第一位元群解碼電路FBD係包含第一次解碼電路 FSD0至FSD31，係各自對鄰接的兩個輸出候補（以下稱為 色調電壓）配設，根據最下位位元D0，由對應的兩個輸出 候補選擇一個電壓。 這些第一次解碼電路FSD0至FSD31的各者係包含切 換元件S WE及SWO，係各自根據位元D0及反轉位元 /DO(DOB)選擇對應的鄰接的色調電壓。這些切換元件SWE 及SWO係分別當作對應的次解碼電路的單元解碼器來使 用。這些切換元件SWE及SWO係沿著第二方向並聯配 置，該第二方向係與沿著色調電壓V0至V63的輸入節點 (input node)排列之第一方向正交。 在共通地接受位元D0的第一次解碼電路FSD0至 FSD3 1中，藉由沿著第二方向排列並聯配置各自當作一個 單元解碼器發揮功能的切換元件SWE及SWO，使第一次 解碼電路FSD0至FSD31僅各自對兩個色調電壓配設一個 即可，與對應各色調電壓的各者沿著第一方向配置切換元 件（單元解碼器）SWE及SWO之構成比較，可使解碼電路 17 319147(修正版) 1375940 Γ-- • 第96111983號專利申請案 • 1 101年5月3日修正替換頁 的縱方向（第一方向）中的尺寸減半。而且，第一次解碼電 路僅根據最下位位元（LSB)DO進行解碼動作，橫方向（第二 方向）中的解碼電路的尺寸的增大僅為切換元件一個份而 已’故可抑制橫方向的尺寸增大。 第二位元群解碼電路SBD包含第二次解碼電路SSD〇 至SSD7 ’係對應第一次解碼電路FSD0至FSD31之預定 數（4個）個次解碼電路的組的各者而配設。這些第二次解碼 電路SSD0至SSD7係共通地接受位元D1及D2 ,由對應 的第一次解碼電路的組選擇一個次解碼電路的輸出。這些 第二次解碼電路“训至SSD7各自包含單元解碼器uSD〇 至USD3，係對應所對應的組之四個第一次解碼電路的各 者而配設。這些單元解碼器USD0至USD3各自包含切換 元件SSW0及SSW1的串聯體，係根據位元D1及D2選擇 性地導通。在切換元件SSW0及SSW1都變成導通狀態時， 對應的單元解碼器將對應的第一次解碼電路的輸出傳達至 最終位元群解碼電路LBD。 這些切換元件SSW0及SSW1係各自由所施加的位元 為Η位準（“1”)時導通之正極性開關及所施加的位元為L位 • 準（邏輯“0”）時導通之負極性開關的任一個所構成。藉此， • 根據下位2位元D1及D2的邏輯值的組合，在第二次解碼 電路SSD0至SSD7的各者中，單元解碼器USD0至USD3 之中的一個變成導通狀態。 最終位元群解碼電路LBD包含最終次解碼電路lsd〇 至LSD7 ’係針對第二次解碼電路SSD0至SSD7各者的輸 319147(修正版) 18 第96111983號專利申諳案 101年5月3日修正替換頁 山；π, ιυι 卞 j /j j 口 ττι甘供只 妒播彳叹。^些最終次解碼電路LSD〇至LSD7是由各自 LSW0立疋Μ至D5選擇性地成為導通狀態之切換元件 LS W2至LS W2的串聯體所構成。這些切換^件LS W0至 D…=正極性開關或負極性開關所構成，根據位元 變成導诵狀，本’最終次解碼電路LSDG至LSD7的一個 也分別當作二，^ #最終次_電路LSD〇至㈣7 的最終次解碼雷、擇前段的次解碣電路的輸出之一個輸出 在輪出線的單元解碼器而發揮功能。 至LSD7，可減，|、並聯結合有8個最終次解碼電路LSD0 解碼結果產生輪出線〇L的寄生電容，且可高速根據 腦電晶體構成切lOL的輸出電壓νουτ。此外’當以 通道（channel)，^換疋件時，其電容值變成最大是形成有 此情形下，在最亦當作M0S電容而發揮功能的情形。在 段電晶體變成導：次解碼電路LSD〇i LSD7中最終輸出 電容。 狀態為4個’可減少輸出線OL的寄生 第5圖是顯示 一 體構成的-例、圖所示的解碼電路的切換元件的具 在對應第4 在第5圖所示的解碼電路的構成中係 並省略其詳細說明的解碼電路的部分附加相同參照號碼’ 在第5圖中，&认 切換疋件 SWE、SWO、SSW0 至 SSW1 及LSW0至LS\^2在々a n ., 你各自由P通道MOS(Metal Oxide

Semiconductor ; I 屈好 雪曰辨糾* 、肩氧化物半導體）電晶體與·Ν通道MOS %日日體的並聯辦 所構成之 CMOS(Colplementary 19 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 • Metal-Oxide Semiconductor ;互補式金氧半導體）傳輸閘（類 比開關）所構成。在第5圖中，在基板區域中以朝外的箭頭 表示P通道MOS電晶體，在基板區域中以朝内的箭頭表 示N通道MOS電晶體。 由於分別以CMOS傳輸閘構成切換元件S WE、S WO、 SSW0至SSW1及LSW0至LSW2,故為了控制這些切換元 件 SWE、SWO、SSW0 至 SSW1 及 LSW0 至 LSW2 的導通， 係使用互補資料位元DO、D0B至D5、D5B。此處DiB係 位元Di的反轉位元。 因藉由以CMOS傳輸閘當作切換元件而利用，並在輸 出候補的電性信號傳送時，導通控制信號係利用互補信 號，故無須考慮MOS電晶體的臨界電壓損失，且無須擴 大導通控制信號（互補資料位元DO、D0B至D5、D5B)的信 號振幅。例如當色調電壓當作輸出候補而被使用時，可將 在該色調電壓的最大電壓及最小電壓之間變化的2值信號 當作控制信號利用，可減少產生導通控制信號（資料位元） 之電路的消耗電流，而且，可縮短到導通控制信號（資料位 元）調節為止所需的時間。

第1表是一覽地顯示第4圖及第5圖所示的解碼電路 的各切換元件（CMOS傳輸閘）成為導通狀態時的資料位元 的邏輯之圖。在第1表中，朝下的箭頭是顯示在一個次解 碼電路中單元解碼器被結合於共通的輸出。例如在對色調 電壓V63及V62配設的第一次解碼電路FSD31中，在資 料位元D0為Η位準時，色調電壓V63係切換元件SWO 20 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 導通而選擇，在資料位元D0為L位準時，第5圖所示的 切換元件S WE導通，並選擇色調電壓V62。以下在針對該 最下位位元（LSB)DO配設的第一次解碼電路中，以資料位 元的Η位準及L位準的組合互補地導通之切換元件的對， 是各自當作單元解碼器而配設。 21 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 LSB US03 MSB F5D31 * V DO |D"D2|D3 D4| D5 63 ΓΗ-； \ll 丁! 1 1 i 62 ikJ IK :-¾ 1 i 61 Η !i n 十 1 60 L >L h! i l i 59 Η i! l l i 58 L !H L( 1 l 1 57 Η \l 11 i l i 56 L |L Li iff ：Tf FT! 65 Η I "i i 1 1 54 L H H 1 i l 53 Η 1 i l l l 52 L L H l 1 1 51 Η 1 i 1 1 1 50 L H L l i 1 49 Η l i l i i 48 L L L ΙΪ •TT 'R.： 47 Η i i I 1 1 46 L H H 1 i 1 45 Η i 1 I l 1 44 L L H 1 l 1 43 Η 1 i 1 l 1 42 L H L 1 l 1 41 Η i l i i 1 40 L L L .'H bl Hi 39 Η Ϊ 1 T I 1 38 L H H i l i 37 Η l l l l 1 36 L L H l i .1 35 Η i i l 1 i 34 L H L 1 l l 33 Η 1 i i i l 32 L •L L iLU r ^ i 31 K 1 1 Ϊ I 1 30 L H H l l l 29 Η i l l l l 28 L L H l i l 27 Η l l i 1 l 26 L H L i l l 25 Η l i i l i 24 L L L if Ti "Lb1 Z3 Η i 1 i 1 1 22 L H H l l l 21 Η 1 l i i i 20 L L H i i 1 19 Η 1 i l l 1 18 L H L l i l 17 Η I l l l l 16 L L L ：v， "LI 15 Η i i i I l 14 L H H 1 i l 13 Η 1 i i l l 12 L L H l l l 11 Η l l l l l 10 L H L l l 1 9 Η i 1 i i 1 8 L L L 吖 luL _L,i 7 Η i 1 i 1 1 6 L H H 1 l 1 5 Η i 1 l l i 4 L L H i l i 3 Η i i i i l 2 L H L l l 1 1 Η l i l l l 0 L L L … L L ! •SSD7 -LSD7 -LSD6 •LSD5 -LSD4 -LSD3 -LSD2 •LSD1 •LSD0 第1表 22 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 在針對資料位元D1及D2配設的第二次解碼電路 SSD0至SSD7的各者中，根據資料位元D1及D2的相同 邏輯而導通之切換元件行（單元解碼器）被配置於相同位 置。例如在第二次解碼電路SSD7中，當資料位元D1及 D2都為Η位準時，單元解碼器USD3導通，並選擇前段 的第一次解碼電路FSD3 1的輸出。因此，在第二次解碼電 路SSD7至SSD0的各者中，根據資料位元D1及D2，相 同位置的一個單元解碼器係導通，進行4:1選擇，且根據 由最下位位元（LSB)DO所進行之第一次解碼電路FSD31至 FSD0的2:1選擇的組合，係進行合計8:1選擇。 在最終位元群解碼電路令，針對最終次解碼電路LSD7 至LSD0的切換元件各者，共通施加位元D3至D5，根據 這些位元D3至D5之不同的組合，選擇性地導通。例如最 終次解碼電路LSD7係在位元D3至D5均為Η位準時導 通，選擇對應的前段之第二次解碼電路SSD7的輸出電壓。 在最終位元群解碼電路LBD中，一個最終次解碼電路 變成導通狀態。施加第1表所示的各切換元件之資料位元 D0至D5的邏輯值係根據在第一方向中由最下位的位置之 位元群依次由色調電壓V0至色調電壓V63的電壓位準， 其值依次被增大。因此，可根據資料位元D0至D5選擇具 有對應的大小之一個色調電壓，而可實現數位資料PD的 類比轉換。 例如當選擇色調電壓V32時，資料位元D0至D5取 (L、L、L、L、L、H)的值（樣本）。在最終位元群解碼電路 23 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 LBD中，最終次解碼電路LSD4的切換元件都變成導通狀 態。在最終次解碼電路LSD3至LSD0中，連接於該輸出 線OL的切換元件（LSW2)均變成非導通狀態，其導通（on) 電容不會對輸出線造成影響。另一方面，在最終次解碼電 路LSD7至LSD5中，雖然連接於輸出線OL的切換元件 LSW2變成導通狀態，但在最終次解碼電路LSD6及LSD7 中，切換元件LSW1(參照第5圖）為斷開（off)狀態。在最終 次解碼電路LSD5中，切換元件LSW0(參照第5圖）為斷開 (off)狀態。在最終次解碼電路LSD4中，相對於色調電壓 V34之第二次解碼電路的單元解碼器的切換元件SSW1(參 照第5圖）變成導通狀態，相對於最終次解碼電路LSD4的 輸入之寄生電容（導通電容）係多餘附帶。 因此，當選擇該色調電壓V32時，附帶於輸出線OL 的最終段次解碼電路LSD4的寄生電容以外的導通電容僅 為最終段次解碼電路LSD6及LSD7各者的切換元件 LSW2，與最終段次解碼電路LSD5的切換元件LSW1及 LSW2。可大幅地減少附帶於輸出線0L的寄生電容，並可 大幅地減少選擇基準電壓（色調電壓）的傳送路徑中的RC 時間常數。藉比，可高速將對應根據解碼動作而被選擇的 色調之色調電壓傳達至輸出線0L。 此外，在將上位位元群D3至D5予以解碼之最終段的 次解碼電路中配設有8個最終次解碼電路LSD0至LSD7， 在各者中僅配置切換元件的串聯體，可減少切換元件的數 目。因此，可減少傳達這些資料位元D3至D5之控制信號 24 319147(修正版) 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 線的負載，可高速將資料位元D3至D5設定為調節狀態， 而且，可減少消耗功率。 第6圖是概略地顯示與本發明的實施形態一中的解碼 電路的一個最終次解碼電路有關的部分的佈局之圖。在第 6圖中，針對最終次解碼電路LSD傳達基準電壓VREF0 至VREF7之基準電壓線2a至2h係沿著第二方向直線地連 續延伸而配設。這些基準電壓VREF0至VREF7係對應於 第4圖至第5圖以及第1表所示的色調電壓V0至V63之 中的一個最終次解碼電路所對應之8個基準電壓。最終次 解碼電路LSD由於對應之前所示的最終次解碼電路LSD0 至LSD7之任一個，故此處是以基準電壓VREF0至VREF7 表示對應的色調電壓。 第一次解碼電路FSDa至FSDd係各自包含排列於傳 達對應的兩個基準電壓之基準電壓線之間的切換元件 SWO及SWE。這些第一次解碼電路FSDa至FSDd因各自 具有相同構成，故在第6圖中針對第一次解碼電路FSDd 之切換元件及對應的配線附加參照號碼。 在第6圖令，第一次解碼電路各自包含分別以P通道 MOS電晶體（以P表示）及N通道MOS電晶體（以N表示） 所構成之切換元件SWO及SWE。這些切換元件SWO及 SWE係各自沿著第二方向排列而配置。傳達基準電壓 VREF7之基準電壓線2h是經由内部配線3a而結合至切換 元件SWO的P通道MOS電晶體及N通道MOS電晶體。 此外，在這些電晶體的輸出共通地以内部配線連接後，在 25 319147(修正版) 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 針對第一方向的上部方向配設成接近基準電位線2h之矩 形形狀，俾迂迴切換元件SWE後，藉由内部配線3d結合 至切換元件SWE的輸出節點。在切換元件SWE中，於基 準電位線2g經由内部配線3b共通結合有MOS電晶體（P、 N)的輸入部。 在第一位元群解碼電路中，沿著第一方向排列配置有 切換元件S WO的P通道MOS電晶體。這些P通道MOS 電晶體是共通地藉由控制信號線laa而結合其閘極電極 (gate electrode)^在控制信號線laa傳達有反轉資料位元 D0B。 此外，同樣地針對切換元件SWE也沿著第一方向排 列配置有P通道MOS電晶體，且共通地藉由控制信號線 1 ab結合閘極電極，而各自接受資料位元D0。 此外，在這些第一次解碼電路FSDa至FSDd中（在第 一位元群解碼電路中），切換元件SWO的N通道MOS電 晶體（N)係排列配置於第一方向，而且，切換元件SWE的 N通道MOS電晶體（N)係沿著第一方向排列配置。 在切換元件SWO及SWE的P通道MOS電晶體之間 配置有各個N通道MOS電晶體。切換元件SWO的N通 道MOS電晶體的閘極電極配線4d是藉由延伸於第二方向 的分岔配線4b而結合於控制信號線lab。另一方面，切換 元件SWE的N通道MOS電晶體(N)同樣地藉由沿著第二 方向接近内部配線3c配置的分岔配線4a而結合至閘極電 極配線4c。 26 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 針對這些切換元件SWO及SWE的N通道MOS電晶 體（N)的閘極電極配線，各自將分岔配線配設於在第一次解 碼電路配置區域中第一方向中的上側及下側，並連接至控 制信號線1 aa及1 ab。藉此，可不配設交叉部而配置針對 切換元件SWO及SWE的N通道MOS電晶體（N)之閘極電 極配線。藉由該配線配置，可減少傳達基準電壓之基準電 壓線（包含内部配線）與傳達控制信號（資料位元DO、D0B) 之控制信號線（分岔配線4a至4d)的交叉部的數目，而可減 少基準電壓線與控制信號線之間的結合電容。因此，可減 少產生基準電壓VREF0至VREF7之電路及傳達資料位元 DO、D0B之緩衝電路的負載電容。可抑制因電容結合造成 的類比雜訊的產生，減少消耗電流，而且可高速使控制信 號變化，而傳達基準電壓。 針對第二次解碼電路（第二位元群解碼電路），配設有 沿著第一方向互相平行之用以傳達互補資料位元D1、 DIB、D2、D2B 之控制信號線 lba、lbb、lea 及 lcb。在 第二次解碼電珞的單元解碼器USD0至USD3中，各自沿 著第一方向配設P通道MOS電晶體與N通道MOS電晶 體，俾使交互地在控制信號線結合閘極電極。亦即，因在 第二次解碼電珞SSD的單元解碼器USD0至USD3中，根 據2位元資料D1及D2執行4:1選擇，故控制信號線lba、 lbb、lea及lcb與連接有閘極電極之P通道MOS電晶體 及N通道MOS電晶體係配設成俾使實現四個位元值樣本。 例如在單元解碼器USD3中，切換元件SSW0的P通 27 319147(修正版) 第96111983號專利申請案 101年5月3日修正替換頁 13_〇 ,__ . 道MOS電晶體（P)係在控制信號線lbb結合其閘極電極， .而N通道M0S電晶體（N)係結合至控制信號線lba ^在該

笫二次解碼電路SSD3的切換元件SSW1中，p通道MOS 電晶體及N通道M0S電晶體各者的閘極電極係結合至控 制信號線1化及lca。 在下一個單70解碼器USD2中，雖然切換元件SSW1 中的P通道MOS電晶體及N通道M〇s電晶體與控制信號 線lea及lcb的閑極電極的連接配線係與單元解碼器USD3 相同，但在切換元件SSW0中，控制信號線iba及lbb與 P通道MOS電晶體及N通道M〇s電晶體的閘極電極的連 换態樣係與單兀解碼器USD3不同。藉此’可根據資料位 元（D1、〇2)的邏輯值的組合，亦即〇、j)、（〇、u、（J、〇) 及（0、0)的組合’將第二次解碼電路SSD的單元解碼器 USD0至USD3各自設定為導通狀態。同樣配置的單元解 瑪器USD0至US03係配設在第二次解碼電路SSD0至 SSD7 中。 在第二次解碼電路SSD(SSD0至SSD7)的單元解碼器 USD0至USD3的各者中，電晶體是藉由内部配線13使其 輸入及輸出相互連接，並串聯連接有切換元件ssw〇及 • SSW1 °單元解碼器USD0至USD3是經由接點 (contact)5a-5d分別使各個輸出（内部配線）結合至延伸於第 一方向的縱配線6。藉由縱配線6使藉由第二次解碼電路 SSD(單元解碼器USD0至USD3)選擇之基準電壓傳達至次 段的最終次解碼電路。 28 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 在最終次解碼電路LSD中，於基準電壓線2a及2b之 間，沿著第二方向排列配設有切換元件LS W0至LS W2。 這些切換元件LS W0至LS W2是由各自具備P通道MOS 電晶體（P)及N通道MOS電晶體（N)的排列體之CMOS傳 輸閘（類比開關）所構成，藉由内部配線14串聯地相互連接 各開關。在這些切換元件LS W0至LS W2各自經由直線地 延伸於第一方向的控制信號線1 da、1 db、1 ea、led及1 fa、 1 fb，各自施加有互補位元D3、D3B、D4、D4B及D5、D5B 之組。 在該第6圖所示的配置中，最終段次解碼電路LSD係 當位元D3至D5為（0、0、0)時變成導通狀態。在最終次 解碼電路LSD中，P通道MOS電晶體及N通道MOS電晶 體的配置位置亦根據控制資料位元D3至D5所對應的邏輯 值的組合而被決定。 最終次解碼電路LSD的輸出是經由接點7結合至輸出 線OL。輸出線OL係沿著第一方向直線地延伸配置，共通 結合至最終位元群解碼電路的各最終次解碼電路LSD0至 LSD7的輸出部。 在該第6圖所示的電晶體配置中，沿著第一及第二方 向排列配置有P通道MOS電晶體，同樣地，N通道MOS 電晶體也沿著第一及第二方向排列配置。P通道MOS電晶 體與N通道MOS電晶體係互相錯開位置而配置。在各次 解碼電路及單元解碼器中根據對應的位元的邏輯值，可容 易對對應的控制信號線配設各切換元件的MOS電晶體。 29 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 如第6圖所示，最下位位元（LSD)DO、D0B的配線係 於沿著第一次解碼電路的第二方向之兩端而相對向配置。 藉此，可防止連接對沿著第二方向並聯配置的切換元件 SWO及SWE之控制信號線（資料位元傳達線），與各切換 元件的N通道MOS電晶體之閘極的配線交叉。因此，無 須以和控制信號線不同的配線層之配線形成將該控制信號 線（資料位元傳達線）連接於切換元件SWO或SWE的MOS 電晶體之閘極用的取出配線，因而無須用以配置該交叉用 的配線之接點，而可抑制佈局面積的增大。 此外，在該第6圖所示解碼電路的CMOS傳輸閘的配 置中，配置於各基準電壓線之間的區域，俾P通道MOS 電晶體配設於高電壓侧（上側），N通道MOS電晶體配設於 低電壓側（下侧）。該MOS電晶體的配置亦可相反。 此外，在初段次解碼電路FSDa至FSDd中，内部閘 極電極配線（分岔配線）4a及4b其位置亦可交換。亦即，切 換元件SWO的N通道MOS電晶體的閘極電極4d亦可經 由沿著基準電壓線2h且延伸於第二方向的分岔配線而結 合至用以傳達位元D0之控制信號線lab，而切換元件SWE 的N通道MOS電晶體的閘極電極配線4c亦可經由沿著用 以傳達基準電壓VREF6之基準電位線2g且延伸於第二方 向的分岔配線而結合至控制信號線laa。 此外，配線層係以用以傳達基準電壓的基準電壓線2a 至2h及内部配線3a至3c為比閘極電極配線及分岔配線 4a至4d還上層的配線所構成，並減少對MOS電晶體的閘 30 319147(修正版) 1375940 __ 第96111983號專利申請案 ’ 1〇1年5月3曰修正替換頁 •極電極之接點數，且減少切換元件的佈局^ 慮電壓傳達特性及配線負載等，控制信號線心至沿亦 可配線於比基準電壓線2a至2h還上層。 [佈局的變更例1] 第7圖是顯示根據本發明的實施形態一之解碼電路的 佈局的變更例之圖。在第7圖中，在接受最下位位元d〇 的第一次解碼電路FSDa至FSDd的各者中，用以將切換 凡件SWO的N通道M〇s電晶體的閘極電極配線牦連接 至控制信號線lab之電極取出用的分岔配線4g係配設成盘 鄰接配置的基準電位線^、26、2。及〜重疊。該第7圖 所示的解碼電路的配線佈局之另一配置配線係與第6圖所 不的解碼電路的配置配線相同，在對應的部分附加相同參 照说碼，並省略其詳細說明。 在該第7圖所示的解碼電路的配線佈局中間極電極 取出用的分岔配線4gS與對應的基準電壓線重疊。因此， 可藉由該重疊部進-步減少第—方向中的該解碼電路的尺 寸。由於閘極電極取出用的分岔配線^與對應的基準電壓 線2g、2e、2e、2a的重4而有存在結合電容使控制信號線 lab的負載變大，且無法高速驅動之可能性。當高速動作 性能因該電容結合而變成問題時，藉由在切換元件嶋 及SWE的各者分別供給資料位元DG、麵的組，而益需 分岔配線，可進-步減少寄生電容。亦即，藉由在切換元 件SWO及SWE的各者配設用以傳達#料位元训及議 之控制信號線的對，可無需配設該閘極電極取出用的分岔 319147(修正版) 31 1375940 第96111983號專利申請案 101年5月3日修正替換頁 配線4a及4g(或4f)，且可減少縱方向尺寸，亦可抑制因 配線重疊所造成的寄生電容。 此外，在第7圖所示的佈局中，用以將控制信號線1 aa 連接至切換元件SWE的N通道MOS電晶體的閘極電極配 線4c的閘極電極取出用的分岔配線4a亦可配設成與對應 的基準電壓線2h重疊。 此外，在該第7圖所示的解碼電路的佈局中，閘極電 極取出用的分岔配線4g係完全與對應的基準電壓線重 疊。然而，即使沿著第一方向的基準電壓線與閘極電極取 出用的分岔配線4g的位置錯開，且配設成這些配線的一部 分重疊，縱方向（第一方向）中的解碼電路的尺寸亦可減少。 [佈局的變更例2] 第8圖是概略地顯示根據本發明的實施形態一之解碼 電路的另一配線佈局之圖。在第8圖中，顯示與一個第一 次解碼電路FSDa有關的部分之詳細位置。該第一次解碼 電路FSDa是經由次段的第二次解碼電路之單元解碼器 USD0及最終次解碼電路LSD而結合至輸出線OL。以區 塊（block)概略地顯示對應其他的最終次解碼電路而配設的 第一次解碼電路FSDx及次段的第二次解碼電路的單元解 碼器USD3及其連接。 用以傳達對應第一次解碼電路FSDa之基準電壓 VREF0及VREF1之基準電壓線2a及2b係鄰接配置於該 第一次解碼電珞FSDa的第一方向中的一方側。

第一次解碼電路FSDa係包含切換元件SW0及SWE 32 319147(修正版) 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 以作為單元解碼器。切換元件SWO是經由内部配線11a 及交叉配線10而結合至用以傳達基準電壓VREF1之基準 電壓線2b。另一方面，切換元件SWE是經由内部配線1 lc 而結合至用以傳達基準電壓VREF0之基準電壓線2a。為 了防止切換元件SWO及SWE中的内部配線的衝突，在切 換元件SWO中，其輸出部的内部配線1 lb係迂迴切換元 件SWE的配置區域而配線成U字型，並結合至内部輸出 配線lid。針對這些切換元件SWO及SWE之控制信號線 laa及lab之閘極電極取出配線的配置是與之前的第6圖 所示的配置相同。在與第6圖所示的配線的配置相同或對 應的部分係附加相同參照號碼，並省略其詳細說明。 沿著第一次解碼電路FSDa與第一方向排列，配置有 第一次解碼電路FSDx。該第一次解碼電路FSDx係結合至 第二次解碼電路的單元解碼器USD3。這些第一次解碼電 路FSDx及單元解碼器USD3係對應其他的最終次解碼電 路（LSD)而配設。針對第一次解碼電路FSDx，鄰接配置用 以傳達對應的兩個基準電壓VREFx及VREFy之基準電壓 線2x及2y，内部之未圖示的切換元件係經由交叉配線（10) 而結合至基準電壓線2x。 傳達至控制信號線lba、lbb至lfa、lfb上的位元D卜 DIB至D5、D5B的配置順序是與之前的第7圖及第6圖 所示的配置相同。 第一次解碼電路FSDa的配線佈局是沿著第一方向重 複配置。用以傳達各第一次解碼電路所選擇的基準電壓的 33 319147(修正版) 1375940 第96111983號專利申請案 年5月3日修正替換頁 組之基準電壓線的組是配置於各第一次解碼電路第一方向 中的一方侧。 此外，在該第8圖所示的配線佈局中，在基準電壓線 2a、2b與基準電壓線2x及2y之間亦可配置兩個第一次解 碼電路FSDa及FSDx。該配置的情形，基準電壓線各配置 有4條，在4條基準電壓線的組與鄰接的4條基準電壓線 的組之間，兩個第一次解碼電路係沿著第一方向排列配置。 此外’控制信號線1 aa、1 ab至！ fa、丨仇是由與M〇s 電晶體的閘極電極相同配線層的第一配線所構成，以比該 第一配線層還上層的第二配線層之配線形成基準電壓線。 然而’該控制信號線1 aa、1 ab至1 fa、1作亦可使用以與 上層的第三配線層的配線預定的間隔，取得與閘極電極相 同配線層的第一配線電性地接點，亦即使用所謂的[打樁] 構造。 此外，第一配線層亦可相反地以比第二配線層還上層 的配線層來形成，在各次解碼電路中針對閘極電極配設接 點。 在該第8圖所示的配線佈局中，鄰接配置用以傳達藉 由第一次解碼電路選擇的基準電壓之基準電壓線，此點是 與之則的第6圖所示的配線佈局不同’因此，可得到同樣 的功效。 如上述，根據本發明的實施形態一，在根據最下位位 元進行2:1選擇之次解碼電路中，並聯配置單元解碼器， 可使該解碼電路之排列有輸出候補的基準電壓之縱方向 319147(修正版) 34 號專利申績案 1⑴年5月3曰修正替換頁

(第-方向)的尺寸減半。尤A ::元群解碼電路t，藉由;聯配置;丄：=二 =:τ(::方向)…心== 地減少縱方㈣^邊抑制橫方向尺寸的增大，-邊大幅 輪出：二：輸:線_僅連接有最終次解碼電路，可減輕 輪並可高速進行解碼動作，且以快的時序使 [實施形態二] 第9®是概略_㈣據本發㈣實 電路的構成之圖。該第9圄新_ μμ 解碼 弟9圖所不的解碼電路的構成，在以 下的點其構成與第4 ®所示的解碼電料同。亦即，在針 t上位3位元D3 i D5 g&設的最終位元群解碼電路lbd 甲’最終段次解碼電路LSD〇至LSD7係各自包含沿著第 一方向排列配置的㈣元件LSW(^靡2的串聯體。最 終次解碼電路LSD7至LSD0各者的最終段的切換元件 LSW2係共通結合至輸出線QL。該第9圖所示的解碼電路 的另-構成是與第4圖所示的解碼電路的構成相同，在對 應的部分附加相同參照號碼，並省略其詳細說明。 第10圖是顯示第9圖所示的解碼電路的切換元件的具 體構成及控制信號線的具體配置之圖。該第1〇圖所示的解 碼電路的切換元件及控制信號線的配置，在以下的點中與 第5圖所示的解碼電路的佈局不同。用以傳達上位的互補 3位元D3、D3B至D5、D5B之控制信號線lda、ldl^ lfa、 319147(修正版) 35 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 lfb係配設於第二位元群解碼電路SBD與最終位元群解碼 電路LBD之間。最終位元群解碼電路LBD的最終次解碼 電路LSD7至LSD0的各切換元件（類比開關）LSW0至 LSW2的控制電極係各自在對應的控制信號線，經由延伸 於第二方向的内部控制線對23a、23b及23c而結合。 在最終段次解碼電路LSD7至LSD0中，沿著第一方 向排列配置有N通道MOS電晶體，此外沿著第一方向排 列配置有P通道MOS電晶體。這些最終次解碼電路LSD7 至LSD0因各自根據位元D3、D3B至D5、D5B之不同的 組合而導通，故在各切換元件（類比開關）LSW0至LSW2 中，P通道MOS電晶體及N通道MOS電晶體的配置位置 不同。亦即，在最終次解碼電路LSD7中，切換元件LSW0 係N通道MOS電晶體於閘極接受位元D3，P通道MOS 電晶體於閘極接受反轉位元D3B。切換元件LSW1係N通 道MOS電晶體在閘極接受位元D4, P通道MOS電晶體於 閘極接受反轉位元D4B。在切換元件LSW2中，N通道 MOS電晶體於閘極接受位元D5，P通道MOS電晶體接受 反轉位元D5B。 此處在第10圖中也是以基板區域中朝内的箭頭表示 N通道MOS電晶體，以基板區域中朝外的箭頭表示P通 道MOS電晶體。此外，在與第5圖所示的解碼電路的構 成對應的部分附加相同參照號碼，並省略其詳細說明。 在最終次解碼電路LSD6中，切換元件LSW0係P通 道MOS電晶體於閘極接受位元D3，N通道MOS電晶體於 36 319147(修正版) 第96111983號專利申請案 1〇1年5月3日修正替換頁 ΘΗ J.T ^ 年5月3曰修正替換頁 ㈣換元件係N通道_ 兵拓絲_ 又位疋D4, p通道M〇s電晶體於閘極接 4元D4B。切換元件LSW2係N通道M〇s電晶體 受位元D5，p通道m〇s電晶體於閘極接受反轉 在取終段次解碼電路LSDO中，切換元件LSWO係P 通道MOS電晶體於閘極接受位元D3，N通道m〇s電晶體 於閘極接受反轉位元D3b 〇切換元件LSWl係p通道m〇S 電曰曰體於閘極接受位元D4，N通道MOS電晶體於閘極接 受反轉位元D4B。在切換元件LSW2中，p通道MOS電晶 體於閘極接受位元D5，N通道MOS電晶體於閘極接受反 轉位元D5B。 在最終位元群解碼電路中，沿著第一方向排列配 置N通道MOS電晶體，此外於第一方向排列配置P通道 MOS電晶體。在各最終段次解碼電路LSD7至LSDO中’ 藉由根據成為導通狀態的位元的樣本，變更這些N通道 MOS電晶體及p通道MOS電晶體的配置位置，根據第1 表所示的邏輯表，町設定最終次解碼電路LSD7至LSDO 為導通/非導通狀態，而實現解碼動作。 如第9圖及第1〇圖所杀，最終次解碼電路LSD7至 LSD0係各自針對4個單位第 > 次解碼電路USD0至USD3 而配設。因此，能以比這些第二次解碼電路SSD〇至SSD3 的間距（pitch)還緩和的間距條件來配置切換元件LSW0至 LSW2,且可由3位元解碼電路的尺寸將第二方向的尺寸 37 319147(修正版) 1375940 第96111983號專利申諳案 101年5月3日修正替換頁 減少至1位元解碼電路的尺寸。 考慮在前段的次解碼電路與次段的次解碼電路中，次 段的次解碼電路進行K位元的解碼器動作，並選擇前段的 次解碼電路的J個單元解碼器的輸出之一個輸出的情形。 此情形若滿足J2K的關係，則在該次段的次解碼電路中 排列於第一方向，可排列其構成要素的切換元件，並可減 少第二方向中的解碼電路的尺寸。 因此，在第一次解碼電路中沿著第二方向並聯配置單 元解碼器，即使第二方向的尺寸增大也能補償其尺寸的增 大，而減少解碼電路的第一及第二方向中的尺寸。 第11圖是概略地顯示第10圖所示的解碼電路的配線 及電晶體的平面佈局之圖。在第11圖中，與第6圖所示的 解碼電路的配置配線的佈局一樣，顯示與一個最終次解碼 電路LSD有關的部分之配置配線的佈局。在該第11圖所 示的配置配線佈局中，對最終次解碼電路LSD的配線佈局 是與第6圖所示的配線佈局不同，在與第6圖所示的配線 佈局對應的部分附加相同參照號碼，並省略其詳細說明。 在第11圖中，各自構成用以構成最終段次解碼電路 LSD之切換元件LSW0至LSW2之P通道MOS電晶體及N 通道MOS電晶體係沿著第一方向排列配置。 用以傳達對該最終次解碼電路LSD之互補資料位元 D3、D3B 至 D5、D5B 之控制信號線 Ida、ldb 至 lfa、lfb 係配設於前段的第二次解碼電路SSD與最終次解碼電路 LSD之間。針對共通連接第二次解碼電路SSD的單元解碼 38 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 器USD0至USD3的輸出之縱配線6，經由接點25連接有 内部配線32a。該内部配線32a係結合至切換元件LSW0 的P通道MOS電晶體及N通道MOS電晶體的輸入部。切 換元件LSW2的P通道MOS電晶體及N通道MOS電晶體 的輸出部係經由内部配線32b及接點7而結合至輸出線 OL。 為了連接用以各自構成切換元件LSW0至LSW2之P 通道MOS電晶體及N通道MOS電晶體的閘極電極與對應 的控制信號線，各自經由接點26及27配設有交叉配線 3 0。在第11圖中為了使圖面簡略化，顯示對一條交叉配線 30之接點26及27。經由該接點27，對應的交叉配線30 各自結合有切換元件LSW0至LSW2之P通道MOS電晶 體及N通道MOS電晶體的閘極電極配線3 1。可針對各切 換元件LSW0至LSW2之P通道MOS電晶體及N通道MOS 電晶體，傳達預定的組合之資料位元。 為了確保該最終次解碼電路LSD的配置區域，用以傳 達基準電壓VREF5及VREF6之基準電壓線2f及2g係在 該最終次解碼電路LSD的配置區域中配線佈局成俾使具 有倒U字型的迂迴路徑33a及33b，以避免與該最終次解 碼電路LSD的内部配線32a之衝突。同樣地，用以傳達基 準電壓VREF3及VREF4之基準電位線2d及2e也各自在 最終次解碼電路LSD的配置區域中配線佈局成俾使形成U 字型的迂迴路徑33d及33c，以避免與該最終次解碼電路 的切換元件LSW1、LSW2的配線之衝突。 39 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 這些迂迴路徑33a至33d係各自被配設至用以傳達基 準電壓VREF7及VREF2之基準電壓線2c及2h附近。在 配置該三個單元解碼器（USD 1至USD3)的間距範圍内，可 防止配線的衝突而對最終次解碼電路LSD進行配線。 藉由於最終次解碼電路LSD與前段的第二次解碼電 路SSD之間配設用以傳達資料位元D3、D3B至D5、D5B 之控制信號線1 da、1 db至1 fa、1 fb，可得到以下的功效。 亦即當鄰接配置控制信號線Ida、ldb至lfa、lfb至輸出 線OL時，在各最終次解碼電路LSD(LSD0至LSD7)的輸 出與控制信號線Ida、ldb至lfa、lfb之間產生電容結合。 在這些最終次解碼電路的輸出產生起因於資料位元D3、 D3B至D5、D5B之時滯（skew)等之各種雜訊，且在輸出線 OL中，因電容結合而產生種種的雜訊。因此，在接受解 碼電路的輸出之次段電路中，需針對閂鎖（latch)該解碼電 路的輸出之時序確保對雜訊之餘裕（margin)。其結果，解 碼電路的輸出信號之閂鎖時序（latch timing)變慢，次段電 路的動作開始時序變慢。當基準電壓為晝像顯示裝置的色 調電壓時，閂鎖電路的動作週期變長，很難在短時間内高 速對像素傳達寫入電壓，高精細畫像的顯示變的困難。 然而，藉由將這些控制信號線1 da、1 db至1 fa、1 fb 集中配置於第二次解碼電路SSD與最終次解碼電路LSD 之間，可避免與對最終段次解碼電路的輸出之控制信號線 之間的電容結合。解碼電路的輸出線OL上的信號之閂鎖 時序主要係僅考慮用以接受該最終次解碼電路LSD的最 40 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 上位位元D5、D5B之切換元件LSW2的解碼時序即可（最 上位資料位元的解碼時序係考慮其他的下位位元的解碼時 序，亦即基準電壓傳送延遲而決定）。因此，利用解碼電路 的輸出線OL的信號（電壓）之次段電路中的閂鎖時序的設 定變的容易，而且，減少因與該輸出線OL中的控制信號 線之間的電容結合而造成的雜訊。於是，可正確地將根據 資料位元之基準電壓傳達至次段電路，而提高解碼的精度。 此外，在該第11圖所示的解碼電路的佈局中，最終次 解碼電路LSD係在用以各自傳達基準電壓VREF4及 VREF5之基準電位線2e及2f之間設有空間而配置。然而， 該最終次解碼電路LSD亦可在用以各自傳達基準電壓 VREF7及VREF6之基準電位線2h及2g之間，或用以各 自傳達基準電壓VREF2及VREF3之基準電位線2c及2d 之間，或用以傳達基準電壓VREF0及VREF1之基準電位 線2a及2b之間設有配置3位元的切換元件之空間，且配 置有最終次解碼電路。 藉由沿著第一方向配置該最終次解碼電路使第二方向 中的解碼電路的尺寸減少，係可由與第6圖的比較而明顯 地看見。此情形，在第一次解碼電路FSDa至FSDd中， 可實現與沿著第一方向對應各基準電壓配置單元解碼器 SWO及SWE之構成的情形相同程度之第二方向的尺寸。 此外，第一次解碼電路的配線佈局亦可使用在之前的 實施形態一中說明的配線佈局之任一個配線佈局。 41 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 [變更例] 第12圖是概略地顯示根據本發明的實施形態二的解 碼電路的變更例之電晶體的配置及配線佈局之圖。該第12 圖所示的解碼電路的佈局，與第11圖所示的解碼電路的配 置配線在以下的點中其配置不同。亦即，構成最終次解碼 電路LSD之切換元件LSW0、LSW1及LSW2係各自配置 於基準電壓線之間。亦即，切換元件LSW0配設於基準電 壓線2h及2g之間，切換元件LSW1配設於基準電壓線2f 及2e之間。切換元件LSW2配設於基準電壓線2d及2c 之間。 切換元件LSW0係用以連接P及N通道MOS電晶體 的輸入部之内部配線41 a經由接點40而結合至縱配線6， 且共通結合至第二次解碼電路SSD的單元解碼器USD0至 USD3的輸出。構成切換元件LSW0的輸出之内部配線41b 是經由交叉配線42a而連接於構成切換元件LSW1的輸入 部之内部配線41c。構成切換元件LSW1的輸出部之内部 配線41b亦經由交又配線42b而結合至切換元件LSW2的 輸入側的内部配線41 e。切換元件LSW2的輸出側係内部 配線41 f經由接點7而結合至輸出線OL。 在各切換元件LS W0至LS W2中，輸入部係共通結合 至對應的N及P通道MOS電晶體的輸入端，輸出部係共 通結合至這些N及P通道MOS電晶體的輸出端。 這些切換元件LSW0至LSW2的P通道MOS電晶體 及N通道MOS電晶體的閘極電極配線48係經由接點45、 42 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 交叉配線46及接點47各自結合至對應的控制信號線。在 第12圖中為了使圖面簡略化，係代表性地附加參照號碼顯 示針對切換元件LSW0的P通道MOS電晶體而配設的接 點45，與交叉配線46及接點47及閘極電極配線48。同樣 的參照號碼針對其他的切換元件LSW1及LSW2的P通道 MOS電晶體及N通道MOS電晶體也能適用。 第一次解碼電路FSDa至FSDd及第二次解碼電路SSD 的單元解碼器USD0至USD3的電晶體的配置及配線佈局 是與第11圖所示的配置相同，對對應的控制信號線附加參 照符號，並省略其詳細說明。 該第12圖所示的解碼電路的配置的情形，最終次解碼 電路LSD的切換元件LSW0至LSW2係各自配設於基準電 壓線之間，在基準電壓線2c至2g中無需為了形成用以配 設最終次解碼電路LSD的空間而形成迂迴路徑，可各自直 線地延伸，使基準電壓線的佈局變的容易。 此外，切換元件LSW0至LSW2的P通道MOS電晶 體及N通道MOS電晶體的閘極電極配線48可各自經由接 點45及47與交叉配線46，以最短距離結合至對應的控制 信號線，而且配線佈局被簡略化。 此外，切換元件LSW0至LSW2在配置有對應的第二 次解碼電路SSD之區域中，只要配設於基準電位線之間即 可。例如這些切換元件LSW0至LSW2亦可各自沿著第一 方向使配置位置移位一個，且配置於各基準電壓線之間（例 如切換元件LSW2係配設於基準電位線2a及2b之間，將 43 319147(修正版) 1375940 ______ 第96111983號專利申請案 * | 101年3月3日修正替換頁 -切換元件LSW1配設於基準電位線2c及2d之間，將切換 元件LSW0配設於基準電位線2e及2f之間）。 在該第12圖所示的配線佈局中也能得到與第u圖所 示的配線佈局同樣的功效。亦即，能以快的時序將解碼結 果傳達至輸出線OL ,而且可高精度地進行解碼動作。 此外，在本實施形態二中亦可適宜組合使用如在實施 形態一中說明的第一次解碼電路FSDa至FSDd的配線佈 局。 此外’作為切換元件係使用CMOS傳輸閘（類比開 關）’抑制控制信號線laa、lab至lfa、lfb上的資料位元 的振幅之正或負方向的擴大。然而，在這些資料位元D〇、 DOB至D5、D5B的振幅十分大的情形下，切換元件亦可 使用由N通道MOS電晶體或p通道MOS電晶體所構成之 傳輸閘。在此情形下元件數進一步被減少，可實現進一步 減少解碼電路之尺寸（第一及第二方向中的）。 而且’控制信號線laa、lab至lfa、lfb係使用與MOS 電晶體的閘極電極配線同層的配線，基準電位線2a至2h 係使用該閘極電極配線的上層之第二配線層。然而，考慮 配線電阻的影響及製程的容易度，亦可將閘極電極配線使 - 用第二配線層，將基準電位線2a至2h使用第一配線層。 該配線的關係也能在實施形態一中適用。 最終次解碼電路LSD因解碼的位元數比第二次解碼 電路還多，故可配設於縱方向。於在解碼電路中使用的控 制信號的位元數中，當次段的次解碼電路所解碼之位元數 44 319147(修正版) 13/^940 不丨ys3號專利申請案 比_=Γ電路所解碼之位元數還多 =寸=:二可更有效地減少橫方向(第二 向的排列“ 1之位几數比前段的電路越多，因縱方 Η 產生之橫方向的尺寸減少效果越大。例如當第二 電路解碼3位Μ料時，在單元解碼器為以⑽: 為：碼L串聯體所構成之最終段次解碼電路中，因該情形 2竭位元的資料’故以2個切換元件的串聯體所構成。 二此，此情形在第二次_路中產生"立元的第二方向 尺寸的增大’在最終讀碼轉切使在第—方向排列 二換7C件，也制償該帛二讀碼冑料尺寸增大，無法 仔到作為解碼電路整體之第二方向的尺寸減少效果。 一如上述，根據本發明實施形態二，將用以解碼複數個 元之人解碼電路（尤其是解碼比前段還多數的位元之次 解碼電路）配置於縱方向（第一方向），可減少橫方向（第二方 向）中的解碼電路的尺寸。而也能得到與實 樣的功效。 [實施形態三] 第13圖是顯示用以進行分割配置至根據本發明的解 碼電路之次解碼電路的概念構成之圖。在第13圖中，解碼 對象的資料PD具有位元Da至Df。例如當以3階段進行 解碼時，在位元Da至Db中以不.同的位元樣本分類輪出候 補（基準電壓）VREF。接著針對位元0(;至Dd，對具有相同 位το樣本之輸出候補，使次解碼電路共有化。而且，在位 319147(修正版) 45 1375940 第96111983號專利申請案 101年5月3日修正替換頁 元De至Df t，對對應相同位元樣本的輸出候補（基準電 壓VREF)使次解碼電路共有化。藉由次解碼電路的共有 化，在第二位元群解碼電路及第三位元群解碼電路中各自 減少次解碼電路的數目。根據該分割順序，在之前的實施 形態一及二中實現次解碼電路共有化。 第14圖及第15圖是顯示根據該第13圖所示的位元樣 本之次解碼電路的共有化的順序的一例之圖。在第14圖中 為了簡單化起見，顯示針對兩個基準電壓（輸出候補）之次 解碼電路的配置順序。在第14圖，考慮針對基準電壓 VREFA配設有第一次解碼電路51 a、第二次解碼電路52a 及第三次解碼電路53a，針對基準電壓VREFB配設有第一 次解碼電路51b、第二次解碼電路52b及第三次解碼電路 53b之狀態。第一次解碼電路51a及51b共通施加有位元 Da至Db。第二次解碼電路52a及52b共通施加有位元Dc 至De。第三次解碼電路53a及53b共通施加有位元Dd至 Df。 在第一次解碼電路51a及51b中，根據位元Da至Db 之不同的邏輯值樣本進行解碼動作，並執行基準電壓 VREFA及VREFB的分類。在第二次解碼電路52a及52b 進行相同邏輯的解碼動作（以相同位元樣本變成選擇狀 態），使這些第二次解碼電路52a及52b共有化。針對第三 次解碼電路53a及53b由於也進行根據位元De至Df之相 同樣本的解碼勤作，故使其共有化。 因此，此情形如第15圖所示，以共通的第二次解碼電 46 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 路52cm構成共通的第二次解碼電路52a及52b，且第一次 解碼電路51a及51b的輸出被結合至第二次解碼電路 52cm。藉由第三次解碼電路53cm使第三次解碼電路53a 及53b共有化。針對位元Dd至Df為相同樣本之共通的第 二次解碼電路52cm等共通地配設有該第三次解碼電路 53cm ° 在之前的實施形態一及二中，在第一次解碼電路51a 及51b中藉由最下位位元（DO)進行輸出候補的分類。然 而，進行輸出候補的初段中的分類之位元並不限定於最下 位位元。 現在如第16圖所示，考慮以位元D5至D0構成資料 的情形。位元D5為最上位位元（MSB)，位元D0為最下位 位元（LSB)。此情形，除了位元D5外，剩餘的5位元D4 至D0具有相同的位元樣本之值為63(十進制）及31(十進 制）。同樣地，32+A(十進制）與A(十進制）係下位5位元D4 至D0的位元樣本相同。因此，當藉由最上位位元D5進行 輸出候補VREF的分類時，針對下位5位元，其位元樣本 相同，可使次解碼電路共有化。 第2表是一覽地顯示根據本發明的實施形態三的解碼 電路的各次解碼電路成為導通狀態之資料位元的邏輯之 圖。根據6位元D0至D5選擇輸出候補的基準電壓V0至 V63的一個基準電壓。在第一位元群解碼電路FBD中，首 先根據最上位位元（MSB)D5將基準電壓V0至V63予以分 類。以第二位元群解碼電路SBD將下位位元D0及位元D1 47 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 予以解碼，根據剩餘的上位3位元D2至D4，藉由最終位 元群解碼電路LBD進行解碼。在最終位元群解碼電路LBD 中，藉由使用上位位元D2至D4來減少最終次解碼電路 LSD的數目。 48 319147(修正版) 1375940

1 SSD) 第2表 49 第96111983號專利申請案 101年5月3曰修正替換頁 319147(修正版) 第96111983號專利申請案 101年5月3日修正替換頁 1375940 FSD中選擇下位 - 在該邏輯構成中，在第一次解碼電路 . 5位元D4至DO為相同位元樣本之輸出候補的對之一方。 因此，在（V63、V31)、（V62、V30)至（VA、V(A+32))的各 對中，一個基準電壓（輸出候補）係藉由第一位元群解碼電 路FBD而被選擇。 在第二位元群解碼電路SBD中，第二次解碼電路SSD 包含各自對應第一次解碼電路FSD而配設的4個單元解碼 器USD。在一個第二次解碼電路SSD中，藉由4個單元解 碼器USD的組，根據2位元D0及D1之不同的位元樣本， 選擇一個第一次解碼電路FSD的輸出。 最終次解碼電路LSD係針對每一個第二次解碼電路 SSD(亦即4個單元解碼器USD的組）配設有一個，根據位 元D2至D4的樣本，8個最終次解碼電路LSD的一個導 通，而產生最終的輸出信號。 在該第2表所示的解碼電路的邏輯中，與之前的實施 形態一及二不同，藉由最上位位元MSB進行基準電壓（輸 出候補）的分類。因此，在該發明的實施形態三中，雖然基 準電壓V0至V63的排列位置與之前的實施形態一及二不 • 同，但解碼動作本身則與實施形態一及二相同。 . 第17圖是概略地顯示實現第2表所示的邏輯之解碼電 路的構成之圖。該第17圖所示的解碼電路的切換元件的排 列實質上是與根據第4圖所示的實施形態一的解碼電路的 切換元件的排列相同，資料PD的位元的排列順序及基準 電壓V0及V63的排列順序不同。亦即，資料PD的最上 50 319147(修正版) 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 位位元（MSB)D5係被共通施加至第一位元群解碼電路 FBD的各第一次解碼電路FSD0至FSD31。在第二位元群 解碼電路SBD中係位元D0及D1被共通施加至第二次解 碼電路SSD0至SSD7。在最終段位元群解碼電路LBD中， 位元D2至D4被共通施加至最終次解碼電路LSD0至 LSD7。 另一方面，基準電壓係基準電壓V32至V63的組的基 準電壓與基準電壓V0至V3 1的組的基準電壓沿著第一方 向交互配置。在第一次解碼電路FSD0至FSD31的各者 中，用以構成單元解碼器的切換元件SWE及SWO係沿著 第二方向排列配置。 該第17圖所示的解碼電路的構成本身與第4圖所示的 解碼電路的構成相同，在對應的部分附加相同參照號碼， 並省略其詳細說明。解碼動作僅其邏輯不同，包含作用功 效則與根據第4圖所示的實施形態一之解碼電路相同。 第18圖是顯示以CMOS傳輸閘（類比開關）構成第17 圖所示的解碼電路的切換元件的情形之切換元件的配置之 圖。在該第18圖所示的解碼電路的構成中也是僅基準電壓 V0至V63的排列順序及資料位元DO、D0B至D5、D5B 的排列順序與第5圖所示的解碼電路的排列不同，解碼電 路的構成本身與第5圖所示的解碼電路的構成相同，在對 應的部分附加相同參照號碼，並省略其詳細說明。 如第17圖及第18圖所示，藉由根據最上位位元（MSB) 將輸出候補的基準電壓予以分類，並在次段以後的位元群 51 319147(修正版) 1375940 第96111983號專利申靖·案 解碼電路中共有柏回、显奴 月3曰修正替換頁_ 及二一檨^ 、的次解碼電路，而與實施形態一 逮進^碼動Γ、附帶於輸出線沉的寄生電容，且可高 線佈月孫作為該第17圖及第18圖所示的解碼電路的配 =局個係可利用之前的第6圖至第8圖所示的配線佈局 :::固:僅資料的位元位置及基準電㈣排列不同，根 =施=三之解碼電路的切換元件及控制信號線的配線 係與在實施形態—中所示者一樣，此處省略其詳細 [變更例] 圖是概略地顯示根據本發明的實施形態三的解 :電路的變更例之切換元件的配置之圖。該第㈣所示的 碼電路’與第17圖所不的解碼電路在以下的點其構成不 =。亦即’在最終位元群解碼電路娜中，各最終次解碼 電路LSD0至LSD7的切換元件LS卿至Ls w2係沿著第 方向配置。該第19圖所示的解碼電路的另—構成盘第 Π圖所示的解碼電路的構成相同，在對應的部分附加相同 參照號碼，並省略其詳細說明。 該第19圖所示的解碼電路的構成實質上與第9圖所示 的解碼電路（實施形態二）僅其基準電壓的排賴序及資料 位7L D0至D5的排列順序不同，係達成同樣的作用功效（尺 寸減少及輸出線的負載的減輕）。 第20圖是顯示第19圖所示的解碼電路的切換元件的 具體例之圖。在第20圖所示的解碼電路中，切換元件是由 319147(修正版) 52 第96111983號專利申請奉 CMOS傳輸閘所構 _ 再风忑弟20圖所不的解碼電路的構成與 8圖所不的解码電路除了如下的點外其餘均相同，在對 應的部分附加相同參照號碼’並省略料細說明。與第Μ 圖的不同點為’在最終位元群解碼電路lbd的次解碼電路 SD〇至LSD7中’切換元件LSW0至LSW2沿著第一方向 配置’以及用以傳達資料位元D2、D2B至D4、D4B之控 制l號輕置於帛m群解碼電路咖與最終位元群 解碼電路LBD之間。 ★該第2G圖所不的解碼電路的切換元件的配置本身係 與第10圖所示的解碼電路（實施形態二）相同。僅基準電壓

V〇至V63的排列順序及資料位元DO、D0B至D5、D5B 的排列順序不同’第2G圖所示的解碼電路的構成及動作的 詳細說明係省略。 第19圖及第20圖所示的解碼電路的配線佈局係與第 11圖或第12圖所示的配線佈局相同。僅所傳達的基準電 壓的組及資料位元的排列順序不同。因此，由於在第u 圖或第12圖所示的配線佈局中藉由適宜地替換基準電壓 及資料位元的位置’可得到第19圖及第2〇圖所示的解碼 電路的配線佈局，故此處不顯示其配線佈局。 如第17圖至第20圖所示，在本實施形態三中使用最 上位位元（MSB)將輸出候補的基準電壓予以分類，並在剩 餘的位元群中共有相同邏輯的次解碼電路。藉此，僅變更 輸出候補的基準電壓之配置順序，可得到與實施形態一及 二同樣的功效。 319147(修正版) 53 1375940 第96111983號專利申請案 101年5月3日修正替換頁 第21圖是顯示產生對根據本發明的1施形態三 碼電路的基準電壓V63至V0的構成之一例之圖f在第21 圖中’針對解碼電路DEC配設有用以產.生基準電壓乂〇至 V63之基準電壓產生電路6G。該基準電壓產生電路60包 含串聯連接於電源節點从及VB之間的電阻元。在電 阻元件Κ的各連接節點中產生基準電壓V63至V0。解碼 電路DEC具有第17圖及第18圖或第19圖及第2〇圖的任 個所示的構成。根據最上位位元將基準電壓予以分類。 根據剩餘的下位5位元的位元樣本，配置有次解碼電路， 俾使共有次解碼電路。—個基準電壓是根據資料位元而被 選擇輸出。 «亥第21圖所示的構成的情形，在用以傳達上位側基準 電壓V32至V63的各者之基準電壓線62與用以傳達下位 侧基準電壓V0至V31之基準電壓、線63巾，交又用以傳達 上位侧基準電壓之上位側基準電壓線62與用以傳達下位 側基準電塵ν〇至V31之下位側基準電I線63而交互配置 配線，並鄰接配置對應下位5位元具有相同的位元樣本之 資料的組之基準電壓的對，且連接至解碼電路賦。此情 $基準電壓產生電路60可使由一個基準電壓產生電路實 現的電路構成簡略化。 此外，在第21圖所示的基準電壓產生電路的構成中， 電阻元件R的電阻值均蚊為相同，基準電屢的步級（step) 相同，色調電壓係直線地根據資料位元的邏輯值變化。然 而’亦可设定電阻TL件的電阻值，俾使該色調電壓根據資 319147(修正版) 54 1375940 • 第96丨丨丨983號專利申請案 • ., _ 1101年5月3曰修正替換頁 . 料位元值例如對數地變化。 ~ [基準電壓產生電路的變更例一] 第22圖是顯示產生根據本發明的實施形態三的基準 電壓之電路的變更例一的構成之圖。在第22圖申，於解碼 電路DEC的一方側各自配設用以產生上位側基準電壓 至V63之基準電壓產生電路6〇a與用以產生下位側基準電 壓VO至V31之基準電壓產生電路6〇b。基準電壓產生電 路60a包含串聯連接於電源節點VA1及VB1之間的電阻 兀件R1，基準電壓產生電路6〇b包含串聯連接於電源節點 VA2及VB2之間的電阻元件R2的串聯體。在基準電壓產 生電路60a中，由各電阻元件的連接節點產生基準電壓 V32至V63，在基準電壓產生電路6〇b中，由電阻元件R2 的各連接節點產生基準電壓v〇至V31。施加對應基準電 壓V32之電壓至電源節點VB1，施加對應電壓V31之電壓 至電源節點VA2。該構成的情形，將電阻元件R1及R2的 電阻值設為相同，可實現與第21圖所示的基準電壓產生電 路60相同的構成。 該第22圖所示的構成的情形，來自基準電壓產生電路 60a及60b的基準電壓線62及63可直線地使其延伸。因 此’不會產生這些基準電壓線62及63之間的交叉部，可 抑制因基準電壓線間的電容結合造成的結合雜訊。 [基準電壓產生電路的變更例二] 第23圖是顯示產生對根據本發明的實施形態三的解 碼電路之基準電壓的電路的變更例二的構成之圖。在該第 55 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 23圖所示的配置中，於解碼電路DEC的兩側各自配置有 基準電壓產生電路601及60r。基準電壓產生電路601具有 與基準電壓產生電路60a(參照第22圖）同樣的構成，並包 含串聯連接於電源節點VA1及VB1之間的電阻元件R1。 基準電壓產生電路60ι•具有與基準電壓產生電路60b同樣 的構成，並包含串聯連接於電源節點VA2及VB2之間的 電阻元件R2。 在基準電壓產生電路601中，由各電阻元件R1的連接 節點產生有上位側基準電壓V32至V63,在基準電壓產生 電路60r中，由電阻元件R2的各連接節點輸出有下位側基 準電壓V0至V31。該第23圖所示的基準電壓產生電路601 及60r的配置的情形，可由解碼電路DEC的兩側直線地使 基準電壓線62及63延伸。因此，可防止遍及該基準電壓 產生電路601及60r的一方之上而延伸配置基準電壓線， 可進一步減少基準電壓線間的電容結合雜訊。 在該第23圖所示的構成中，其一例也是在電源節點 VB1供給有對應基準電壓V32之電壓，在電源節點VA2 施加有對應基準電壓V31之電壓。在電源節點VA1及VB1 供給有與施加第21圖所示的基準電壓產生電路的電源節 點VA及VB之電壓相同位準的電壓。 在該第22圖及第23圖所示的基準電壓產生電路的構 成中，作為施加電源節點VB1及VB2的電壓，只要將施 加電源節點VA1及VB2的電壓予以電阻分壓來產生即可。 此外，在第22圖及第23圖所示的基準電壓產生電路 56 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 的構成中，亦將構成要素的電阻元件的電阻值設為相同來 說明。然而，當基準電壓當作晝像顯示裝置的色調電壓使 用時，亦可調整其電阻值，俾使該基準電壓的步級例如對 數地變化。 此外，在解碼電路DEC於晝像顯示裝置中被使用，且 基準電壓V0至V63被當作像素寫入用的色調電壓使用 時，電源節點VA及VB、電源節點VA1及VB1及電源節 點VA2及VB2之間的電壓極性是根據負極性模式及正極 性模式，於每一個各掃描線被變更。當在1條掃描線上的 像素中鄰接像素的寫入電壓的極性也是以正極性及負極性 而交互被變更時，在對應像素陣列的資料線而配設的解碼 電路中，每一個各像素行其電壓極性被反轉，並被施加至 各解碼電路。在一個解碼電路DEC中，當產生針對兩個像 素行之寫入電壓時，只要於每一個各像素取樣（pixel sampling)期間切換其電壓極性即可。 這些電壓極性的切換是根據液晶像素元件的交流驅動 方式及像素驅動電路的構成，根據適當的方式來進行。例 如該基準電壓產生電路的電源節點VA及VB或VA1、 VB1、VA2及VB2的電壓極性是藉由使用切換元件等的電 源路徑的切換而變更。 第24圖是示意地顯示利用第22圖及第23圖所示的兩 個基準電壓產生電路的_情形的_解碼時+序之圖。在第24圖所 示的解碼時序尹，在一個解碼動作週期Ted之間，針對來 自兩個基準電壓產生電路的基準電壓V0至V63，並行進 57 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 ivi干：？月』曰修正眢換頁 行解碼動作。因此，在此情形下，根據資料位元例如位元 至D0來進行解碼動作，並輸出一個基準電壓。此處， 解碼動作週期Ted係顯示產生有解碼電路DEC的輸出電壓 之週d在畫像顯示裝置中，在該解碼電路是當作數位/ 類比轉換器被利用，且產生色調電壓的情形下，在解碼電 路對應各像素行配設的情形下該解碼動作週期Μ係對 應1水平掃描期間1Η。 第25圖是顯示利用帛22圖及帛23圖所示的兩個基準 電壓產生電路的情形的解碼時序之另-構成之圖。在第25 圖所不的解碼時序中，在解碼動作週期& 二之間’针對下位侧基準電壓V31ivo進行解碼動月 :’在後半的週期Tcd/2中，針對上位側基準電壓Μ至 V63進行解碼動作。 亦即，首先係選擇下位側基準電壓v〇至νΜ 個予以輸出以作為輸出電壓。接著，在後丰洞 Amwm 在後+週期中，針對 ^2至V63 L 63進行解碼動作，在上位側基準電磨 、任一個被選擇的情形下，輪出對應的基準電 方面，例如當資料位元D5為，，i，’ 基準電壓V31至 ^ 1 w 合山姑〜 vo的清形下’其輸出電壓的電壓位準 會由被4週_擇的基準㈣而變化 輸出電厂叫變化幅度為最大步= I至1準2生輸出線的電㈣化（例如由基準電遷^變 :電壓V63之極端的變化)的情形下，亦能減少幹 出線的變化電壓量。 71月1=1 A/輸 319147(修正版) 58 1375940 第96111983號專利申請案 101年5月3日修正替換頁 此外，當在晝像處理裝置中被利用時，在半週期中根 據各資料位元進行解碼動作的情形下，電壓極性的變化週 期需確保1解碼動作週期Ted的期間。 第26圖是概略地顯示實現第25圖所示的解碼時序之 控制部的構成的一例之圖。在第26圖中，配設有AND(及） 電路70，係用以接收最上位資料位元D5與解碼控制信號 CDIV。該AND電路70的輸出信號CTL係取代位元D5 而共通地施加至第一次解碼電路FSD。第一次解碼電路 FSD係結合至次段的第二次解碼電路的輸入。在第二段以 後的次解碼電路_被施加對應的位元群。 第27圖是顯示第26圖所示的驅動控制部的動作之時 序圖。以下參照第27圖簡單地針對第26圖所示的解碼動 作控制部的動作來說明。 在前半週期中解碼控制信號CDIV被設定為L位準， 在後半週期中解碼控制信號CDIV被設定為Η位準。此情 形，若最上位位元D5為Η位準，則AND電路70的輸出 信號CTL在前半週期中變成L位準，在後半週期中變成Η 位準。因此，在前半週期中，下位侧基準電壓V0至V31 的任一個被選擇而輸出，在後半週期中，比該被選擇的基 準電壓還高32步級的電壓係當作解碼結果而輸出。 另一方面，在資料位元D5為L位準時，AND電路70 的輸出信號CTL與解碼控制信號的位準無關，為L位準。 因此，在此情形下，下位侧基準電壓V0至V31的任一個 係遍及1解碼動作週期且當作解碼結果而輸出。 59 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 第28圖是概略地顯示利用第22圖及第23圖所示的兩 個基準電壓產生電路的構成之情形的解碼時序之另一順序 之圖。在該第28圖所示的解碼時序中，在解碼動作週期 Ted的前半週期Tcd/2中針對上位側基準電壓V63至V32 進行解碼動作，在後半週期Tcd/2中針對下位側基準電壓 V31至V0進行解碼動作。 此情形在前半週期中，上位側基準電壓之一被選擇， 接著，在後半週期中，正確的基準電壓被選擇。即使在下 位側基準電壓被選擇的情形下亦僅產生32步級份的壓降。 第29圖是顯示實現第28圖所示的解碼順序用的解碼 控制部的構成之一例之圖。在第29圖中配設有OR(或）電 路72,係接收最上位資料位元D5與反轉解碼控制信號 CDIVB。該OR電路72的輸出信號CTLA係取代位元D5 而施加至第一次解碼電路FSD。該第一次解碼電路FSD的 輸出係各自被施加至第二次解碼電路。在第二位元群以後 的次解碼電路尹係被施加對應的位元群。 第30圖是顯示第29圖所示的解碼控制部的動作之時 序圖。以下參照第30圖針對第29圖所示的解碼動作控制 部的動作來說明。

在解碼動作週期Ted的前半週期Tcd/2中，反轉解碼 控制信號CDIVB被設定為Η位準。在資料位元D5為Η 位準時，OR電路72的輸出信號CTLA為Η位準，第一次 解碼電路FSD係選擇上位側基準電壓V63至V32的一個 基準電壓。在後半週期中即使反轉解碼控制信號CDIVB 60 319147(修正版) 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 變成L位準，資料位元D5亦為Η位準。因此，OR電路 72的輸出信號CTLA為Η位準，並由第一次解碼電路FSD 持續地輸出上位側的基準電壓。 資料位元D5為L位準時，首先，若在前半週期中反 轉解碼控制信號CDIVB被設為Η位準時，貝OR電路72 的輸出信號CTLA變成Η位準，第一次解碼電路FSD係選 擇上位側基準電壓V63至V32的一個基準電壓。接著，在 後半週期中若反轉解碼控制信號CDIVB變成L位準時， 則資料位元D5為L位準，OR電路72的輸出信號CTLA 變成L位準。於是，第一次解碼電路FSD係選擇下位側基 準電壓V31至V0的一個基準電壓，並選擇根據正確的資 料位元之基準電壓而輸出。 藉此，可實現在前半週期選擇上位側的基準電壓，在 後半週期選擇下位側的基準電壓之解碼順序。 藉由停止電源電壓供給至在各半週期中被設為非使用 的基準電壓產生電路，可減少消耗電流（藉由在輸出線配設 電壓保持元件，即使電源供給被停止，也能正確地將對應 資料位元之基準電壓傳達至次段電路）。 此外，解碼控制信號CDIVB可藉由將用以規定解碼 電路DEK的動作週期之信號予以分頻（demultiply)而產生。 此外，該解碼動作週期Ted只要在適用有該解碼電路 的用途中決定適當的週期即可。 如上述，根據本發明的實施形態三，使用最上位位元 將輸出候補的基準電壓予以分類，並配置次解碼電路俾使 61 319147(修正版) 1375940 第96111983號專利申請案 101年5月3日修正替換頁 共有下位位元之相同邏輯的次解碼電路，而與實施形態一 及二一樣，可減輕輸出線的負載，而且也能減少元件數， 且可進行高速且高精度的解碼動作，並產生輸出候補的基 準電壓。 [實施形態四] 第31圖是概略地顯示根據本發明的實施形態四之顯 示裝置的構成之圖。在第31圖中，顯示裝置包含像素PX 排列成行列狀之像素陣列（顯示面板）120。在該像素陣列 120中，對應像素PX的各列配設有閘極線G0至Gm，並 對應像素PX的各行配置有資料線DL。在第31圖中係代 表性地顯示連接於像素陣列120的閘極線G0之像素PX。 資料線DL是以k條單位而群組化（group)。此點係如後述 說明，乃因每一個各資料線的組被進行解碼動作（數位/類 比轉換動作）之故。 閘極線GO至Gm是藉由垂直驅動電路121，每1水平 掃描期間依次被驅動至選擇狀態。垂直驅動電路121係被 施加垂直掃描開始指示信號VST與垂直移位時脈信號 (Vertical Shift Clock Signal)VCK。藉由垂直移位時脈信號 VCK而決定閘極線G0至Gm的每一條被維持於選擇狀態 之期間。 顯示裝置復包含：水平移位暫存器（horizontal shift register)122，係具有對應資料線DL的每一條之輸出部， 並根據水平掃描開始指示信號HST與水平移位時脈信號 (Horizontal Shift Clock Signal)HCK 進行移位動作，並依序 62 319147(修正版) 1375940 第961丨1983號專利申請案 __ ^ 1〇1年5月3曰修正替換頁 驅動該輸出部至選擇狀態；第1鎖電路^ 平移位暫存器m的輸出信號依序取入閃鎖多位元像辛資 料PD;以及第二問鎖電路124’係根據傳送指示信號τχ， 將在第-關電路⑵幢_的像素資料以閃鎖。 一第一閃鎖電路⑵及第二閃鎖電路124係各自包含對 應貧料線DL的每-條而配設之間鎖，分別將針對各 線之像素資料PD予以問鎖。第二閃鎖電路124亦可為了 在用以進行數位/類比轉換的解碼部中的信號振幅㈣，而 設有位準移位（leVel shift)功能。該位準移位係為了補償像 素貧料PD的信號振幅與在内部的像素之寫人㈣振 資料線上的色調電壓振幅）之差而進行。 顯示裝置復包含：分頻選擇單元125，係根據選擇控制 信號丁職依序選擇第二問鎖電路m的輸出；數位/類比 轉換早兀126,係將在該分頻選擇單元125中被選擇的 料轉換成類比㈣；分_換單A 127，係根據切換控制 信號TDMUX依序切換傳送路徑，並傳送數位/類比轉換單 兀126的輸出信號；以及資料線驅動單元128，係緩衝來 自分頻切換單元127的電性信號（電壓），並根據選擇作號 SEL依序選擇資料線DL’且根據緩衝電壓來驅動選擇 料線。 分頻選擇單元125包含對應第二問鎖電路m的㈠固 輸出的各者而配設的選擇電路125a至125h。選擇電路12以 至125h係並聯動作’各自根據選擇信號TMUX依序選擇 第二問鎖電路m之制w個輸ώ。㈣控制信號頂取 319147(修正版) 63 1^75940 _ . 第96111983號專利申請案 . 101年5月3曰修正替換頁 . 係將水平移位時脈信號HCK予以分頻而產生。選擇電路 125a至i25h具備與移位暫存器一樣的構成，並依序根據 I擇控制信號TMUX，將其k個輪入連接至一個輸出，並 執行k:l的多工（multiplex)動作。 數位/類比轉換單元126包含對應選擇電路〗25a至 125h各者而配設的解碼器i26a至126h。在這些解碼器 126a至！26h係共通地被施加來自基準電壓產生電路13〇 的基準電壓V0至Vn(色調顯示以（n+1)位準來進行的情 形）。解碼器126a至126h係具備與之前的實施形態一至三 所不的解碼電路之任一個一樣的構成，並根據由對應的選 擇電路125a至125h施加之像素資料（位準轉換後的像素資 料）來選擇基準電壓，而實現數位像素資料的數位/類比轉 換。 分頻切換單元127包含針對解碼器126a至126h各者 所配設之切換電路127a至127h。切換電路127a至127h 的各者是由1輸入k輸出解多工器（demultiplexer)所構成， 根據切換控制信號TDMUX依序將施加至其輸入的類比電 壓傳達至其輸出。 資料線驅動單元128包含針對切換電路127a至127h •各者所配設之資料線選擇驅動電路128a至128h。這些資 料線選擇驅動電路128a至128h各者係包含類比放大器 (analog amplifier)及資料線選擇閘。資料線選擇閘是根據 選擇信號SEL依序（循序驅動（sequential drive)的情形）或 同時（線循序（line sequential)的情形）被驅動至選擇狀態， 64 319147(修正版) 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 以内部的類比放大器緩衝由切換電路127a至127h所施加 的電壓，並傳達至資料線DL。 包含於資料線選擇驅動電路128a至128h之類比放大 器係例如由接受傳達至基準電壓輸入的基準電壓至正輸 入，且其輸出被反饋（feedback)至負輸入的演算放大器（操 作放大器（op amplifier):電壓隨麵器（voltage follower))所 構成，以其大的驅動力高速地傳達寫入電壓（對應被選擇的 基準電壓之類比電壓）至資料線。 切換電路127a至127h是各自由類比開關所構成，將 由解碼器126a至126h所施加的基準電壓（類比電壓）傳達 至對應的資料線選擇驅動電路128a至128h的類比放大器。 在該第31圖所示的構成中，因解碼器126a至126h 並聯地動作，故解碼器126a至126h分別被要求在1水平 掃描期間中進行k次解碼動作。因此，僅在1水平掃描期 間（1H)中進行k次的解碼動作，可充分確保解碼（數位/類 比轉換）的時間，即使是在高精細晝像顯示裝置中亦能確實 地進行解碼動作。 此外，解碼器126a至126h是由與之前的實施形態一 至三一樣的解碼電路所構成，構成要素數目少，可充分地 確保佈局面積而配置解碼器126a至126h。 第32圖是顯示第31圖所示的基準電壓產生電路130 的構成之一例之圖。在第32圖中，基準電壓產生電路130 包含串聯連接於高（high)侧電源節點VH與低（low)侧電源 節點VL之間的電阻元件R0至R(n+1)。由電阻元件間的 65 319147(修正版) 1375940 . 第96111983號專利申請案 .» 1〇1年5月3日修正替換頁 *郎點輸出有基準電壓V0、VI至Vn。根據 電路130，在電阻几件R〇至R(n+1)的電阻值均相同的情 形下，以相同步級予以電阻分割高侧電源節點的電壓vh 及低側電源節點VL的電壓之電壓係當作基準電壓而得 到。取代該第32圖所示的基準電壓產生電路13〇的構成， 亦可使用用以非線性地變化基準電壓步級之基準電壓產生 電路或可變更基準電壓步級之可變基準電壓產生電路的構 成。 此外，基準電壓產生電路13〇亦可在該解碼器i26a 至126h的兩侧各自.分離而配置（相當於實施形態三 第33圖是概略地顯示產生第31圖所示的選擇控制信 號TMUX及切換控制信號τ〇Μυχ之部分的構成之圖。在 33圖中，選擇控制信號ΤΜυχ及切換控制信號tdmux 是藉由以預定的週期將水平移位時脈信號HCK予以分頻 的分頻電路132所產生。胃分頻電路132亦可響應用以指 定第31圖所示的第二閂鎖電路124的像素資料的傳送動作 之傳送指不信號TX的活性化而產生分頻信號。亦可在選 擇電路125a至125h各者中使用響應傳送控制信號τχ的 活性化且其選擇位置在初始位置被重設（reset)的構成來取 代上述動作。在此情形下，未要求將傳送指示信號TX當 作觸發k號（trigger signal)而施加至分頻電路132。 第34圖疋顯示第31圖所示的顯示裝置的動作之時序 圖。在第34圖中，是將水平移位時脈信號HCK予以2分 頻而產生選擇控制信號TMUX及切換控制信號TDMUX的 319147(修正版) 66 1375940 第96111983號專利申請案 ,101年5月3日修正替換^ 情形之波形為一例而顯示（解碼器126&至*~^~^^~^ 個的情形）。切換控制信號Τ〇Μυχ及選擇控制信號ΤΜυχ 的分頻比是根據解碼器咖至的數目而決 的數目=分頻比）。 若被施加水平掃描開始指示信號H S T，則對下一條掃 描線之像素資料PD係依序被施加。根據該水平掃描開始 才曰4號HST ’第31圖所示的水平移位暫存器122被^ 始=，其選擇位置被設定於初始位置。接著，根據水平移 位時脈信號職，水平移位暫存器122其初始位置進行移 動作，包含於第一閃鎖電路123 _鎖依序將像 素貝枓PD結合至傳達信號線。藉此，像素資料PD(0至 z)與水平移位時脈信號HCK同步而被傳達，並藉由第 鎖電路123内的閂鎖閂鎖住。 一若掃描線的像素資料被儲存於第一閃鎖電路123時， 傳送指示信號TX被活性化’進行由第一月鎖電路⑵至 第二閂鎖電路124的像素資料PD的傳送。 門鎖電路123中的下一條掃描線的像素資料的 ，鎖動作並行，根據第二問鎖電路124的問鎖/輸出資料， =前：週射被傳送，將問鎖住的像素資料轉換成類比 Π 1# € $ 1253 & U5h <根據選擇控制信號 至對選擇第二問鎖電路124之對應的輸出，並施加 j應的解碼器1263至126he解碼器咖至i施是根 據由選擇電路12以至125h施加的像素資料來選擇基準電 慶，並施加至切換電路127U127h。該解碼器施 319147(修正版) 67 1375940 • 第96111983號專利申請案 101年5月3日修正替換頁 .的基準電壓的選擇動作與在之前的實施形態一至三中說明 的解碼電路的解碼動作相同。 切換電路127a至i27h是根據切換控制信號TDMUX 切換其輸出路徑，將所產生的類比電壓（被選擇的基準電壓） 傳達至對應的資料線選擇驅動電路128a至128h。 在貧料線選擇驅動電路128a至l28h中，以類比緩衝 (電壓隨耦器）將各自由對應的切換電路127a至127h所傳 達的類比電壓予以緩衝處理且閃鎖。接著，根據資料線的 驅動方式，根據選擇信號Sel，1掃瞒線的類比電壓（被選 擇的基準電壓）當作像素寫入電壓被傳達至對應的資料線 DL，並被寫入至連接於選擇閘極線的像素。 在1水平掃描期間之間，解碼器126a至126h分 別僅進行k次解碼動作。如第31圖所示，解碼器以以至 U6h係對應k條資料線DL而配置。即使是此情形，解碼 器126a至126h的構成要素的開關數亦被減少，可具有餘 裕地配置於該顯示裝置驅動電路部。 此外，解碼器126a至126h與像素内的電晶體一樣， 即使是由低溫多晶矽TFT構成的情形，解碼器126&至12处 的各輸出信號線的負載亦很小，可高速進行解碼動作。而 且’因切換元件的數目少，故佈局面積小，可對應k條資 料線的間距而具有餘裕地配置解碼器126&至12讪。 此外，在上述的說明中，解碼器.12以至12沾係在k 條資料線DL配置一個。然而，解碼器12以至12沾亦可 對應資料線DL的每一條而配置。 319147(修正版) 68 1375940 % 96Π1983 f . I π )曰修正替換首 、，在根據本發明的實施形態四之顯示裝置争你 針對預定㈣f㈣配置—個產生在 系 =顯示之類比電壓的解碼器，與使用一個解：== 1田線的各像素資料的解碼動作的情形比較，可減 頻率（解碼動作缝），而可邮十分長的解碼時間。而且， 解碼器係區分成像素資料的位元群各者來進行解碼動作， 其佔有面積小，可實現小佔有面積的像素驅動電路，能以 小佔有面積實現驅動電路一體型顯示裝置。 此外，像素ρχ係可為液晶元件，亦可為有機 EL(mectn) Luminescence:電激發光）等的電場發光元件。若 為根據類比電壓設定有亮度之像素，則可適用本發明的解 碼器。 [解碼器的切換元件的構成] 第35圖是概略地顯示用以構成包含於根據實施形態 至二的解碼電路（DEC)或解碼器（126a至1261ι)之切換元 件的MOS電晶體的剖面構造的一例之圖。在第35圖中係 顯示一個MOS電晶體。該MOS電晶體係類比開關（CM〇s 傳輸閘）的一方之MOS電晶體，作為一例為藉由底閘極 (buttom gate)型低溫多晶石夕TFT(薄膜電晶體）來實現。該薄 膜電晶體包含:形成於絕緣性基板上之閘極電極21〇、覆蓋 閘極電極210而形成之閘極絕緣膜212、以及形成於閘極 絕緣膜212上之多晶矽層（polysilicon layer)214。 閘極絕緣膜212係具有例如以氮化矽膜（SiN)形成的 第一閘極絕緣膜212a與例如以二氧化矽（Si02)膜形成的第 69 319147(修正版) 1375940 ---- - 第96111983號專利申請案 ♦ 101年5月3日修正替換頁 一絕緣膜212b之多層膜構造。 多晶矽層214包含：互相分離形成之第一導電型的高 濃度雜質區域215b及215c、鄰接於高濃度雜質區域215b 及215c的各者而形成之第一導電型的低濃度雜質區域 215d及215e、以及形成於這些低濃度雜質區域215d及 215e之間的第二導電型的體區域（body area)215a。在體區 域215a’根據施加於閘極電極210之電麗形成有通道 (channel)，因此電晶體變成導通狀態。 閘極電極210係低濃度雜質區域215d及215e與體區 域215a重疊而形成.。覆蓋體區域215a及低濃度雜質區域 215d及215e整體’且覆蓋高濃度雜質區域2151)及215c 的一部分而形成有層間絕緣膜（interlayer dielectdc film)216。該層間絕緣膜2丨6例如由二氧化石夕膜所形成。 高濃度雜質區域215b及215c係各自連接於以低電阻導電 層形成的電極218a及218b。低濃度雜質區域215(1及215e 係形成所謂的LDD(Lightly Doped Diffusion:輕摻雜擴散） 構造’緩和源極（source)/没極（drain)端部的電場。 «I亥TFT(溥臈電晶體）的情形，底詹是由玻璃基板或環 氧基板等的絕緣性材料所形成，多晶矽層214係與基板分 •離而形成於中間層。因此，與形成於半導體基板區域的塊 體（bulk)型的MOS電晶體比較’可減少基板電容（接合電容） 等的寄生電容。而且，藉由減少多晶矽層214的膜厚，可 減少TFT的高度。藉由利用低溫多晶矽TFT，可在例如畫 像顯示裝置中以和像素内的像素選擇電晶體相同製程來製 319147(修正版) 70 第96111983號專利申請案 101年5月3日修正替換頁 1375940 造解碼電路（或解碼器）。 在該薄膜電晶體中形成有電極層218a及218b’俾使 體區域215a與低濃度雜質區域215(1及215e重疊。因.此， 當在體區域215a形成有通道時，寄生電容係形成平行平板 钽電谷，與接合電谷為導通電容的主要成分之塊體型M〇s 電晶體的情形比較’其寄生電容變大。然而，在根據本發 明的解碼電財，即使連接於輸出信號線的切換元件的數 目小，且以薄膜電晶體（TFT)當作構成要素來使用，亦能充 分地減少附帶於輸出信號線之寄生電容。 而且作為該薄膜電晶體（TFT)，即使是在使用閘極電 極形成於體區域215a的上部之·極⑽帅)型低溫多 晶石夕TFT㈣形下也同樣地，閘極電極與源極及極電極 層的重疊部分的電容變大，於是導通電容變大。 付眠电晶媸（i’FT)的構造不限定於第： 的構造，亦可使用其他構造的TFT。 =該第35圖所示的MOS電晶體（TFT)分別形成為p 所及Nlt道型，如在第6圖及第7圖等的配線佈 般’可藉甴互相並聯連接，實現CMOS傳輸閘（類比 ’可實現具備可將 作實現像素資料的 伯有面積高精度且 之解碼的顯示裝置 如上述，根據本發明的實施形態四 在實施形態一至三中使用的解碼電路當 ，位/類比轉換之電路來利用，並能以小 向速地進行解碼動作，並產生色調電壓 或像素陣列驅動裝置。 319147(修正版) 71 1375940 弟外丨丨丨卯3號專刹申請案 ,w 1〇1年5月3日修正替換頁 本發明的解碼電路可利用於由通常的 選擇一個選擇候補之紘踩蕾狄 、 "歡解碼電路。而且，可制於針對在顯 it行用以產生色調顯示.用的類比電I之基準電愿 選擇型像素駆動電路等之數位/類比轉換的電路部分。此 外，亦可適用於攜帶機器用途等的小佔有面積的驅動 一體型顯示裝置。 雖然詳細說明顯示本發明，惟此僅僅為舉例說明用， =得限定解釋’發明的精神與範圍僅透過添附的中請專利 範圍而限定，此點明顯地可被理解。 【圖式簡單說明】 第1圖是概略地顯示根據本發明的解碼電路的概念的 構成之圖。 、第2圖是概略地顯示第1圖所示的第-次解碼電路的 構成之圖。 、第3圖是概略地顯示第1圖所示的最終次解碼電路的 構成之圖。 第4圖是概略地顯示根據本發明的實施形態— 電路的構成之圖。 第5圖是概略地顯示第4圖所示的解碼電 件的排列之圖。 第6圖疋概略地顯示第5圖所示的解碼電路的平面佈 局之圖。 第7圖是顯示第5圖所示的解碼電路的平面 更例之圖。 319147(修正版) 72 1375940 之圖 第8圖是顯示第5圖所示的解碼電路的另一平面佈局 第9圖是概略地顯示根據本發明.的實施形態 電路的構成之圖。

第10圖是顯示第9圖所示的解碼電路的切換 列之圖。 F 第11圖是概略地顯示第9圖及第1〇圖所示的解碼電 路的平面佈局之圖。 第12圖是顯示第9圖及第inpq%- ΛΑ An 口久罘川圖所不的解碼電路的平 面佈局之另一例之圖。 第13圖是示意地顯示根據本發明的解碼電路之次解 碼電路的構成次序之圖。 第14圖是顯不第13圖所示的次解碼電路的構成之次 序的第一步驟的構成之圖。 第15圖是概略地顯示進行第14圖所示的次解碼電路 的共有化處理之後的次解碼電路的配置之圖。 第16圖是概略地顯示根據本發明的實施形態三的資 料位元與次解碼電路的關係之圖。 第17圖是概略地顯示實現第2表所示的邏輯之解碼電 路的構成之圖。 第18圖是顯示第π圖所示的解碼電路的切換元件的 排列之一例之圖。 第圖是概略地顯示根據本發明的實施形態三的變 更例之解碼電路的構成之圖。 73 319147(修正版) 1375940 ___ 第96111983號專利申請案 • 101年5月3日修正替換頁 - 第20圖是顯示第19圖所示的解碼電路的切換元件的 排列之圖。 第21圖是顯示本發明的實施形態三中的基準電麼產 生電路的構成的一例之圖。 第22圖是顯示本發明的實施形態三中的基準電壓產 生電路的配置的變更例之圖。 第23圖是顯示本發明的實施形態三中的基準電壓產 生電路的配置之另一例之圖。 第24圖是示意地顯示使用第22圖及第23圖所示的基 準電壓產生電路時的解碼順序之圖。 第25圖是顯示使用第22圖及第23圖所示的基準電壓 產生電路的情形的解碼順序之另一例子之圖。 第26圖是顯示用以實現第25圖所示的解碼順序的解 碼動作控制部的構成之一例之圖。 第27圖是顯示第26圖所示的解碼動作控制部的動作 之時序圖。 * ·〜*<·· ···* , 第28圖是顯示利用第22圖及第23圖所示的基準電壓 產生電路時的解碼順序之另一例子之圖。 第29圖疋顯示用以實現第28圖所示的解碼順序的解 碼動作控制部的構成之一例之圖。 第30圖是顯示第29圖所示的解碼控制部的動作之信 號時序圖。 第31圖是概略地顯示根據本發明的實施形態四之晝 像顯示裝置的主要部分的構成之圖。 319147(修正版) 74 1375940 ___ • 第961H983號專利申請案 L 101年5月3曰修正替換頁 • 第32圖疋顯示弟31圖所示的基準電壓產生電路的構 成之一例之圖。 第33圖是顯示產生第31圖所示的切換控制信號及選 擇控制信號之部分的構成之一例之圖。 第34圖是顯示第31圖所示的顯示裝置的解碼動作之 時序圖。 第35圖是概略地顯示在本發明中所使用的切換元件 的剖面構造之圖。 【主要元件符號說明】 laa、lba、lbb、lea、lcb、Ida、ldb、lea、lfa、lfb 控制信號線 2、2a至2h、2x、2y 基準電壓線 4a至4g、48 閘極電極配線 6 縱配線 7、25、26、27、45、47 接點 13、14、41a至41f 内部配線 23a ' 23b > 23c 内部控制線對 30、42a、46 交又配線32b 内部配線 33a、33b迂迴路徑 48 閘極電極配線 51a、51b 第一次解碼電路 52a ' 52b ' 52cm 第二次解碼電路 53a、53b第三次解碼電路 60、60a、60b、601、60r、130 基準電壓產生電路 62、63基準電壓線 70 AND電路 75 319147(修正版） OR電路 120 垂直驅動電路 122 第一閂鎖電路 124 分頻選擇單元 125a 數位/類比轉換單元 1375940 72 121 123 125 126 第96111983號專利申請案 101年5月3日修正替換頁 像素陣列 水平移位暫存器 第二閂鎖電路 125h 選擇電路 126a至126h 解碼器 127 分頻切換單元 127a至127h 切換電路 128 資料線驅動單元 128a至128h 資料線選擇驅動電路 210 閘極電極 212 閘極絕緣膜 214 多晶矽層 215a 體區域 215b、215c 高濃度雜質區域 215d、215e 低濃度雜質區域 216 層間絕緣膜 CDIV 解碼控制信號 CDIVB 反轉解碼控制信號 CTLA 輸出信號 Da至Df 位元 DEC 解碼電路 D0 至 D5、DO、DOB、D3、D3B 至 D5、D5B 資料位元 DL 資料線 FBD 第一位元群解碼電路 FSD 第一次解碼電路 G0至Gm 閘極線 HCK 水平移位時脈信號 HST 水平掃描開始指示信號 ΙΝ(0)至IN(m) 輸入（輸出候補） LBD 最終位元群解碼電路 LSD 最終次解碼電路 76 319147(修正版) 1375940 第96111983號專利申請案 101年5月3曰修正替換頁 LSW、SW、SSW0、SSW1 切換元件 OUT 最終輸出 PD 多位元數位資料 Rl、R2 電阻元件 SSD 第二次解碼電路 TBD 第三位元群解碼電 Ted 解碼動作週期 TMUX 選擇控制信號 USD 單元解碼器 V32至 V63 上位侧基準電 VA1、1 VB1、VA2、VB2 VCK 垂直移位時脈信號 VH 1¾側電源節點 VOUT 輸出信號 SWE、SWO 切換元件（單元解碼器） OL 輸出線 PX 像素 S1至Sf 控制信號位元群 SBD 第二位元群解碼電路 路 TDMUX切換控制信號 UD 單元解碼器 V31至V0 下位侧基準電壓 壓 電源節點 VL 低側電源節點 VREF 基準電壓 77 319147(修正版)

Claims (1)

1375940 第96111983號專利申請案 101年5月3曰修正替換頁 十、申請專利範圍： 1. 一種解碼電路，係將具有複數位元之多位元數位資料予 以解碼，並產生顯示前述解碼結果之電性信號，該解碼 電路係具備有： 第一位元群解碼電路，係對應具有前述多位元數位 資料的至少1位元之第一位元群而配設，將前述第一位 元群的位元予以解碼，由沿著第一方向配置的複數個輸 出候補選擇對應解碼結果之輸出候補而輸出； 前述第一位元群解碼電路包含複數個第一次 解碼電路，係針對預定數的輸出候補之組的各者各 自配置，分別共通接受前述第一位元群的位元，並 由對應之輸出候補之組選擇一個輸出候補； 前述多位元數位資料係被分割成至少一個具 有複數位元之複數個位元群； 前述複數個位元群包含前述第一位元群，並對 應各位元群配置有位元群解碼電路； 前述位元群解碼電路包含前述第一位元群解 碼電路， 各前述第一次解碼電路包含複數個單元解碼 器，係針對不同的輸出候補配設，並沿著第二方向 並聯配置； 以及具備有最終位元群解碼電路，係對應前述複數 個位元群的最後的位元群而配設，共通接受前述最後的 位元群之位元而予以解碼； 78 319147(修正版) 1375940 .. 义 曰修正替換頁 . 4最終位元群解碼電路 終段次解碼電路，係對應前段的位元群解碼電路的 輸j各者而配置，根據前述最终位元群的位元來選 擇前段的位元群解碼電路的輸出之中的對應的輸 出’並傳達至輸出信號線。 2.如申請專㈣㈣丨項之解碼電路，其中，前述最終位 元群包含複數個位元； 前述最終位元群解碼電路的最終次解碼電路具備 複數個切換元件，係對應前述最終位元群的複數個位元 各者而配置，且沿著前述第一方向配置。 3. 如申T專利範圍第！項之解碼電路，其中，前述第一位 凡群是由前述多位元數位資料的最上位位元或最下位 位元之任一個位元所構成。 4. 如申請專利範圍帛丨項之解碼電路，其中，前述複數個 輸出候補係具備可藉由前述多位元數位資料表現的複 數個基準電麼； 月1J述複數個基準電壓係以前述多位元數位資料的 值的大小之順序’沿著前述第-方向依序排列； 月’J述多位7G數位資料的複數個位元係沿著前述複 數個位7L的位元位置順序被分割成前述複數個位元群。 如申請專利範圍第i項之解碼電路，其中，前述複數個 。出候補係具備可藉由前述多位元數位資料表現的複 數個基準電壓； 别述多位元數位資料的複數個位元係最上位位元 319147(修正版) 79 1375940 第96111983號專利申請案 101年5月3日修正替換^ Λ群而被分配，且前述 #… 者坆-位兀位置順序分割成前述複數個 位7〇群的剩餘的位元群； 前述複數個基準電壓係以前述多位元數位資料的 剛述剩餘的位元的值的大小 依序排列； 0幻之順序，沿著前述第-方向 前述第-位元群解竭電路之各前述第一次_電 系具備早讀碼器，係針對藉由前述最上位位元的值 :::::的位元的值相同之數位資料所表現的基準 6·=請專·圍第i項之解碼電路，其中，各前述位元 =碼電路之各讀碼電路係具備單元解碼H，該單元 ::器係具有在對應的位元群為M位元時，心： 且：據對應的位元的值選擇性地導通之切換元 ’且前述]V[為1以上的整數； 值，=述次解碼電路是根據對應的位元群的位元 有前述單元解碼器之2…方個輸 電路：擇一個輸出候補，並當作次段的位元群解碼 2的次解碼電路的選擇對象之輸出候補來輸出。 .如申請專利範圍第6項解 補為具有可#由一别述輸出候 準電壓數位資料表現的大小之基 則述第一位元群是由1位元所構成，且 各前述切換元件是由CMOS傳輸閘所構成； 319147(修正版) 80 1375940 前述解碼電路復具備有： 複數條基準電壓線，係沿著前述第二方向延伸 配置，且各自傳達前述基準電.麗；以及 複數條控齡號線，係沿著前述第—方向延伸 配置’且針對前述位元群解碣電路傳達對前述多位 元數位資料的各位元之互補信號； 並且，各前述切換元件係配置成不與各前 壓線在平面佈局中重疊； 前述第-位元群解碼電路的單元解碼器％ MM ^閉係具有經由延伸於前述第二方向之分岔配線而 ^至對應的㈣錢狀閘極電極，且前 係配置成互相不交叉。 n 線 8·如^專利_第7項讀碼電路，其巾，針對前述單 疋解碼器配設之前述分岔配線的至少幾條係配 對應的基準電壓線與平面佈局中重疊。 9· ίΓί專利範圍第7項之解碼電路’其中，針對前述最 、、士人解碼電路之控制信號線是集中配設於前段的次 解碼電路的配置區域與前述最終段次解碼 區域之間，· 吩扪配置 刖述最終段次解碼電路的切換元件的控制電極 經由針對對應的控制信號線至少一部分延伸於前述第 二方向的取出配線而連接。 从如申請專利範圍第9項之解碼電路，其t，前述基準電 壓線包含具有迂迴路徑之基準錢線，係配設成回避配 319147(修正版) 81 1375940 π 12 第96111983號專利申請案 年5月3曰修正替換頁 電路的單元解碼器的切 路’係將具有複 示像素資料轉換 置有對應之前述最終段次解碼 換元件之區域。 .如申請專利範圍第9項之解碼電路.，.射，前述最終段 解碼電路係於對應的基準電壓線之間的區域配設有 各對應的切換元件。 ·—種顯示裝置，包含： 解碼電路，具備數位/類比轉換電 數位元之多位元數位資料所表現的顯 成類比電壓； 前述多位元數位資料被分割成至少一個且有 複數位元之複數個位元群，且前述複數個位元群包 含第一位元群； 前述解碼電路復具備對應各位元群配置的位 元群解碼電路； 前述位元群解碼電路係具備有· (0、具備有第一位元群解碼電路，係 對應具有前述多位元數位資料的至少1位 兀之第一位元群而配設，將前述第一位元 群的位70予以解碼，並由沿著第一方向配 置的複數個輸出候補來選擇對應解碼結 果之輸出候補而輸出； 前述第一位元群解碼電路包含複數個第一次 解媽電路’係針對預定數的輸出候補的組之各者分 別配置，且各者係共通地接受前述第一位元群的位 319147(修正版) 82 第96111983號專利申請案 101年5月3日修正替換頁 1375940 選擇一個輸出候 * 元，並由對應的輸出候補的組來 補； 各前述第一次解碼電路包含複數個單元解碼 器，係針對不同的輸出候補配設，並沿著第二方向 並聯配置； 以及（ii)、具備有最終位元群解碼電路，係對 應前述複數個位元群的最後的位元群而配設，共通 地接受前述最後的位元群的位元並進行解碼； 前述最終位元群解碼電路具備有複數個最終 段次解碼電路，係對應前段的位元群解碼電路的輸 出之各者而配置，根據前述最終位元群的位元來選 擇前段的位元群解碼電路的輸出之中的對應的輸 出，並作為前述類比電壓傳達至輸出信號線； 各自結合有複數個顯示像素之複數條資料線；以及 資料線驅動電路，係根據前述數位/類比轉換電路 所輸出的類比電壓來驅動前述資料線。 83 319147(修正版)