KR20070088312A

KR20070088312A - 폴드백형 과전류 보호 회로를 갖는 정전압 전원

Info

Publication number: KR20070088312A
Application number: KR1020067026414A
Authority: KR
Inventors: 도시히사 나가타
Original assignee: 가부시키가이샤 리코
Priority date: 2005-04-19
Filing date: 2006-04-17
Publication date: 2007-08-29
Also published as: DE602006004575D1; US20080278127A1; TW200707157A; EP1872187A4; WO2006112527A1; EP1872187A1; EP1872187B1; JP2006301869A; CN1969244A; JP4546320B2; CN100533328C; TWI314255B; KR100855278B1; US7545610B2

Abstract

입력 단자에 인가된 입력 전압을 소정의 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 전원 회로는, 인가된 제어 신호에 따른 출력 전류를 입력 단자로부터 출력 단자에 공급하는 출력 트랜지스터, 소정의 바이어스 전류를 수신하여 상기 출력 트랜지스터의 동작을 제어하는 오차 증폭 회로 유닛, 및 상기 출력 트랜지스터로부터 출력된 출력 전류에 따른 바이어스 전류를 상기 오차 증폭 회로 유닛에 공급하는 바이어스 전류 조정 회로 유닛을 포함하고, 상기 바이어스 전류 조정 회로 유닛은 상기 출력 전압이 소정의 전압까지 저하되는 경우에 따라 상기 오차 증폭 회로 유닛에 상기 바이어스 전류의 공급을 정지하도록 구성된다.

Description

폴드백형 과전류 보호 회로를 갖는 정전압 전원 {CONSTANT-VOLTAGE POWER SUPPLY WITH FOLD-BACK-TYPE OVERCURRENT PROTECTION CIRCUIT}

본 발명은, 폴드 백(fold-back) 전류 제한 특성을 갖는 과전류 보호 회로를 갖춘 정전압 전원 회로 및 이러한 정전압 전원 회로의 제어 방법에 관한 것이며, 특히 정전압 전원 회로를 구성하는 각종 회로에 대한 바이어스 전류를, 출력 전류의 증가에 대응하여 증가시키도록 구성되어, 과전류 보호 회로가 신뢰성있게 작동할 수 있게 하는 정전압 전원 회로 및 정전압 전원 회로의 제어 방법에 관한 것이다.

정전압 전원 회로의 출력 전압의 변동에 대한 정전압 전원 회로의 응답 속도를 개선하기 위해, 정전압 전원 회로를 구성하는 오차 증폭 회로 등의 회로에 공급되는 바이어스 전류를 증가시키는 방법이 공지되어 있다. 또다른 공지된 방법으로는 메인 피드백 루프 이외에 고속 응답이 가능한 제2 피드백 루프를 마련하고, 이들 두 개의 피드백 루프를 이용하여 출력 전압을 제어하는 방법이 있다.

오차 증폭 회로의 바이어스 전류를 증가시키는 방법은, 이러한 증가로 인해 정전압 전원 회로의 소비 전류가 증가하기 때문에 바이어스 전류의 증가량에는 당연히 한계가 있었다. 이를 고려하여, 어떤 회로에서는 오차 증폭 회로에 정전압 전 원회로의 출력 전류에 비례하는 바이어스 전류를 공급하여, 고속 응답과 저소비 전류의 둘 다를 달성하였다(일본 특허 출원 공개 제3-158912호 참조).

도 7은, 이러한 고속 응답과 저소비 전류를 달성한 정전압 전원 회로의 예를 도시한 도면으로, 폴드-백 특성을 갖는 과전류 보호 회로가 제공된다.

도 7에서, 정전압 전원 회로(100)는 소정의 기준 전압(Vref)을 생성하고 출력하는 기준 전압 발생 회로(102), 출력 단자(OUT)에 나타나는 전압인 출력 전압(Vout)을 분압하여 분압 전압(VFB)을 생성하고 출력하는 출력 전압 검출용 저항(R101, R102), 게이트에 입력된 신호에 따라 출력 단자(OUT)에서 생성되는 전류(io)를 제어하는 PM0S 트랜지스터로 이루어지는 출력 트랜지스터(M101), 분압 전압(VFB)이 기준 전압(Vref)과 동일하도록 출력 트랜지스터(M101)의 동작을 제어하는 오차 증폭 회로(103), 출력 전류(io)에 따라 오차 증폭 회로(103)의 바이어스 전류를 조정하는 바이어스 전류 조정 회로(104), 및 출력 전류(io)가 소정값을 초과하면 출력 전압(Vout)을 저하시키면서 출력 전류를 감소시키는, 폴드-백 출력 전압-대-출력 전류 특성을 갖는 과전류 보호 회로(105)를 포함한다.

오차 증폭 회로(103)는, 기준 전압(Vref)과 분압 전압(VFB) 간의 차분을 증폭하여 출력 트랜지스터(M101)의 게이트에 출력하고, 그에 의해 출력 트랜지스터(M101)의 동작을 제어하여 출력 전압(Vout)을 일정 전압과 동일하게 설정한다.

바이어스 전류 조정 회로(104)에서는, 출력 전류(io)가 증가함에 따라, 출력 전류(io)를 검출하는 역할을 하며 출력 트랜지스터(M101)의 출력 전류(io)에 비례한 전류를 출력하는 PMOS 트랜지스터(M105)의 드레인 전류도 증가한다. PMOS 트랜 지스터(M105)의 드레인 전류는 NMOS 트랜지스터(M106)의 드레인 전류이므로, NMOS 트랜지스터(M106)와 전류 미러 회로를 형성하고 있는 NMOS 트랜지스터(M107 및 M108)의 드레인 전류도 또한 증가한다.

NMOS 트랜지스터(M107)의 드레인 전류는 오차 증폭 회로(103)의 연산 증폭기(A101)에 인가되는 바이어스 전류이므로, 연산 증폭기(A101)에 인가되는 바이어스 전류는 출력 전류(io)의 증가에 비례하여 증가한다. 또한, NMOS 트랜지스터(M108)의 드레인 전류는 PMOS 트랜지스터(M102)에 인가되는 바이어스 전류이므로, PMOS 트랜지스터(M102)에 인가되는 바이어스 전류는 출력 전류(io)의 증가에 비례하여 증가한다. 그 결과, 출력 전압(Vout)의 전압 변동에 대한 오차 증폭 회로(103)의 응답 속도는 출력 전류(io)가 증가할수록 증가한다.

과전류 보호 회로(105)에서는, 출력 전류(io)가 소정의 보호 전류값이 되는 경우 PMOS 트랜지스터(M103)의 드레인과 접지 전압 사이에 접속되어 있는 저항(R104)의 전압 강하가 상기 분압 전압(VFB)을 초과한다. 그 결과 연산 증폭 회로(A102)의 출력 전압이 저하되어 PMOS 트랜지스터(M104)를 온(on)으로 하여 도통시키고, 이에 의해 출력 트랜지스터(M101)의 게이트 전압의 저하를 억제한다. 도 8에 도시된 바와 같이, 출력 전압(Vout)을 저하시키는 동시에 출력 전류(io)를 감소시켜, 출력 전압(Vout)이 단락되는 경우 "A"로 도시된 단락 전류와 동일해지도록 출력 전류를 감소시키며, 이에 의해 정전압 전원 회로(100) 및 부하(110)를 과전류로부터 보호한다. 이러한 과전류 보호 회로(105)는 소위 폴드-백 특성을 갖는 과전류 보호 회로이다.

그러나, 과전류 보호 회로(105)가 작동할 때의 출력 전류(io)는 매우 큰 전류이기 때문에, 이 때의 오차 증폭 회로(103)의 연산 증폭 회로(A101)의 바이어스 전류도 크다. 이 때문에 연산 증폭기(A101)의 출력 노드의 구동 전력은 매우 크므로, 과전류 보호 회로(105)에서 이용되는 PMOS 트랜지스터(M104)의 구동 전력으로는 출력 전압(Vout)의 단락에 대응한 단락 전류를 도 8에 도시된 A점까지 감소시키기에 충분하지 못하여, 실선으로 도시된 바와 같은 실제 특성이 되고, 단락 전류를 B점의 전류까지만 감소시킬 수 있었다. 그 결과, 출력 트랜지스터(M101)의 전력 손실이 방대해지고 과대한 발열을 발생하며, 이러한 정전압 전원 회로가 IC 칩으로서 구현되는 경우 이 IC에 문제가 발생할 수 있다.

과전류 보호 회로(105)를 완전하게 작동시키고, 상기 단락 전류를 도 8의 A점까지 감소시키도록 하기 위해서는 PMOS 트랜지스터(M104)의 구동 전력은 오차 증폭 회로(103)의 구동 전력보다 훨씬 크게 설정되어야 한다.

PM0S 트랜지스터(M104)의 구동 전력을 증가시키기 위해서는 PMOS 트랜지스터(M104)의 소자 사이즈를 크게 해야 하는데, 이는 정전압 전원 회로(100)를 IC 칩으로서 구현한 경우의 칩 사이즈의 증가로 인해 비용이 증가된다. 또한, 과전류 보호 회로(105)의 동작 전류도 크게 할 필요가 있어 소비 전력의 증대를 초래하는 문제가 있었다.

따라서, PM0S 트랜지스터(M104)의 소자 사이즈를 증가시키지 않고, 과전류 보호 회로(105)의 동작 전류도 증가시키지 않으며, 단락 전류를 소정의 전류값까지 저하시킬 수 있는, 폴드-백 특성의 과전류 보호 회로를 갖는 정전압 전원 회로 및 이러한 정전압 전원 회로를 제어하는 방법이 필요하다.

본 발명의 일반적인 목적은 종래 기술에서의 제한 및 단점에 의해 야기되는 하나 이상의 문제점을 실질적으로 제거할 수 있는 정전압 전원 회로 및 상기 회로의 제어 방법을 제공하는 것이다.

본 발명은 보다 구체적인 다른 목적은, 과전류 보호 회로의 회로 사이즈를 증가시키지 않고 과전류 보호 회로의 동작 전류도 증가시키지 않으며, 단락 전류를 소정의 전류값까지 저하시킬 수 있는, 과전류 보호 회로를 갖는 정전압 전원 회로 및 이러한 정전압 전원 회로의 제어 방법을 제공하는 것이다.

상기의 목적을 이루기 위하여, 본 발명에 따르면 입력 단자에 인가된 입력 전압을 소정의 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 전원 회로로서, 정전압 전원 회로는 인가된 제어 신호에 따른 출력 전류를 상기 입력 단자로부터 상기 출력 단자에 공급하는 출력 트랜지스터, 소정의 기준 전압을 생성하는 기준 전압 발생 회로 유닛, 상기 출력 단자의 출력 전압을 검출하여 상기 검출된 출력 전압에 비례한 비례 전압을 생성하는 출력 전압 검출 회로 유닛, 소정의 바이어스 전류를 수신하여 상기 비례 전압이 상기 기준 전압과 동일해지도록 상기 출력 트랜지스터의 동작을 제어하는 오차 증폭 회로 유닛, 상기 출력 트랜지스터로부터 출력된 출력 전류에 따른 바이어스 전류를 상기 오차 증폭 회로 유닛에 공급하는 바이어스 전류 조정 회로 유닛, 및 상기 출력 전압이 정격 전압일 때의 상기 출력 전류가 소정의 과전류 보호 전류값을 초과함에 따라 상기 출력 전압이 접지 전압까지 저하되면 상기 출력 전류가 소정의 단락 전류값이 되도록, 상기 출력 전압 및 출력 전류를 감소시키도록 상기 출력 트랜지스터를 제어하는 과전류 보호 회로 유닛을 포함하고, 상기 오차 증폭 회로 유닛은 상기 출력 전압의 전압 변동에 대한 그의 응답 속도가 수신된 바이어스 전류에 따라 변하도록 구성되고, 상기 바이어스 전류 조정 회로 유닛은 상기 출력 전압이 소정의 전압까지 저하되는 경우에 따라 상기 오차 증폭 회로 유닛에 상기 바이어스 전류의 공급을 정지하도록 구성된다.

입력 단자에 인가된 입력 전압을 소정의 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 전원 회로의 제어 방법으로서, 상기 정전압 전원 회로는 인가된 제어 신호에 따른 출력 전류를 입력 단자로부터 출력 단자에 공급하는 출력 트랜지스터, 및 소정의 기준 전압과 상기 출력 단자에서 나타나는 출력 전압에 비례한 비례 전압을 생성하고, 적어도 하나의 오차 증폭 회로에 의해 상기 기준 전압과 상기 비례 전압 간의 차분을 증폭하여, 상기 증폭된 차분을 상기 출력 트랜지스터의 제어 노드에 인가하는 출력 전압 제어 유닛을 포함하고, 상기 출력 트랜지스터로부터 출력된 출력 전류에 따른 바이어스 전류를 상기 오차 증폭 회로에 공급하는 단계, 및 상기 출력 전압이 소정의 전압까지 저하되는 경우에 따라, 상기 오차 증폭 회로에 바이러스 전류의 공급을 정지하는 단계를 포함한다.

본 발명의 적어도 하나의 실시예에 따르면, 폴드-백 특성을 갖는 과전류 보호 회로 유닛이 동작을 개시하면, 바이어스 전류 조정 회로 유닛은 정전압 전원 회로에 제공되는 오차 증폭 회로 유닛과 같이 출력 트랜지스터를 구동하는 회로에 바이러스의 공급을 정지한다. 이로 인해 고정된 바이어스 전류만 남게 한다. 따라서, 종래의 과전류 보호 회로의 경우와 동등하거나 보다 작은 구동 전력을 갖는 트랜지스터가 이용되어, 상기 과전류 보호 회로의 동작 하에 출력 트랜지스터의 동작이 제어되는 경우에도, 상기 과전류 보호 회로에 의해 설정된 단락 전류를 원하는 전류값까지 확실하게 감소시킬 수 있다.

도 1은 본 발명의 제1 실시예에 따른 정전압 전원 회로의 예를 도시한 도면이다.

도 2는 도 1에 도시된 정전압 전원 회로에서의 출력 전압 및 출력 전류 특성의 예를 도시한 도면이다.

도 3은 본 발명의 제1 실시예에 따른 정전압 전원 회로의 다른 예를 도시한 도면이다.

도 4는 본 발명의 제2 실시예에 따른 정전압 전원 회로의 예를 도시한 도면이다.

도 5는 본 발명의 제3 실시예에 따른 정전압 전원 회로의 예를 도시한 도면이다.

도 6은 본 발명의 제3 실시예에 따른 정전압 전원 회로의 다른 예를 도시한 도면이다.

도 7은 종래의 정전압 전원 회로의 예를 도시한 도면이다.

도 8은 도 7에 도시된 정전압 전원 회로의 출력 전압 및 출력 전류 특성의 예를 도시한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명할 것이다.

[제1 실시예]

도 1은, 본 발명의 제1 실시예에 따른 정전압 전원 회로의 예를 도시한 도면이다.

도 1에서, 정전압 전원 회로(1)는 입력 단자(IN)에 입력된 입력 전압(Vin)으로부터 소정의 정전압을 생성하여 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력한다. 출력 단자(OUT)로부터 출력된 출력 전압(Vout)은 출력 단자(OUT)에 연결된 부하(10)에 공급된다. 정전압 전원 회로(1)는 하나의 IC 칩으로서 구현될 수 있다.

도 1의 정전압 전원 회로(1)는, 소정의 기준 전압(Vref)을 생성하여 출력하는 기준 전압 발생 회로(2), 출력 전압(Vout)을 분압하여 분압 전압(VFB)을 생성하고 출력하는 출력 전압 검출용 저항(R1, R2), 게이트에 인가된 신호에 따라 출력 단자(OUT)에서 생성되는 전류(io)를 제어하는 PMOS 트랜지스터를 포함한 출력 트랜지스터(M1), 분압 전압(VFB)이 기준 전압(Vref)과 동일해지도록 출력 트랜지스터(M1)의 동작을 제어하는 제1 오차 증폭 회로(3), 출력 전류(io)에 따라 제1 오차 증폭 회로(3)의 바이어스 전류를 조정하는 바이어스 전류 조정 회로(4), 및 출력 전류(io)가 소정의 과전류 보호 전류값 이상이 되면 출력 전압(Vout)을 저하시키면서 출력 전류(io)를 감소시키는, 폴드-백(fold-back) 출력 전압-대-출력 전류 특성을 갖는 과전류 보호 회로(5)를 포함한다. 상기 기준 전압 발생 회로(2)는 기준 전압 발생 회로 유닛에 대응하고, 상기 저항(R1, R2)은 출력 전압 검출 회로 유닛에 대응하고, 상기 제1 오차 증폭 회로(3)는 제1 오차 증폭 회로 유닛에 대응하고, 상기 바이어스 전류 조정 회로(4)는 바이어스 전류 조정 회로 유닛에 대응하고, 상기 과전류 보호 회로(5)는 과전류 보호 회로 유닛에 대응한다. 상기 기준 전압 발생 회로(2), 저항(R1, R2) 및 제1 오차 증폭 회로(3)는 출력 제어 유닛을 구성한다.

제1 오차 증폭 회로(3)는 연산 증폭기(A1), PMOS 트랜지스터(M2), 및 정전류 소스(11, 12)를 포함한다. 바이어스 전류 조정 회로(4)는 PMOS 트랜지스터(M5), 및 NMOS 트랜지스터(M6 내지 M9)를 포함한다. 과전류 보호 회로(5)는 연산 증폭기(A2), PMOS 트랜지스터(M3, M4), 및 저항(R3, R4)을 포함한다. 상기 PMOS 트랜지스터(M2)는 제1 트랜지스터에 대응하고, 상기 NMOS 트랜지스터(M9)는 제어 회로에 대응하고, 상기 정전류 소스(11, 12)는 정전류 회로에 대응한다.

출력 트랜지스터(M1)가 입력 단자(IN)와 출력 단자(OUT) 사이에 접속하고, 저항(R1 및 R2)이 출력 단자(OUT)와 접지 전압 사이에 직렬로 접속된다.

제1 오차 증폭 회로(3)에서, PMOS 트랜지스터(M2)와 정전류 소스(12)가 입력 단자(IN)와 접지 전압 사이에 직렬로 접속되고, PMOS 트랜지스터(M2)는 정전류 소스(12)로부터 소정의 바이어스 전류를 수신한다.

PMOS 트랜지스터(M2)와 정전류 소스(12) 간의 접속점은 출력 트랜지스터(M1)의 게이트에 연결된다. 연산 증폭기(A1)는 PMOS 트랜지스터(M2)의 게이트에 연결된 그의 출력 단자를 갖고, 그의 반전 입력 노드는 분압 전압(VFB)을 수신하고, 그긔 비반전 입력 노드는 기준 전압(Vref)을 수신한다. 연산 증폭기(A1)는 정전류 소스(11)로부터 소정의 바이어스 전류를 수신한다.

바이어스 전류 조정 회로(4)에서, PMOS 트랜지스터(M5)는 입력 단자(IN)에 연결된 그의 소스 노드와, 출력 트랜지스터(M1)의 게이트 노드에 연결된 그의 게이트 노드를 갖는다. NMOS 트랜지스터(M6 내지 M8)는 전류 미러 회로를 구성하고, NMOS 트랜지스터(M6)는 PMOS 트랜지스터(M5)의 드레인과 접지 전압 사이에 접속된다. NMOS 트랜지스터(M6 내지 M8)의 게이트는 서로 접속되고, 접속점은 NMOS 트랜지스터(M6)의 드레인에 연결된다. NMOS 트랜지스터(M7)는 정전류 소스(11)에 병렬로 접속된다. NMOS 트랜지스터(M8 및 M9)의 직렬 접속은 정전류 소스(12)에 병렬로 접속된다. NMOS 트랜지스터(M9)의 게이트는 분압 전압(VFB)을 수신한다.

과전류 보호 회로(5)에서, PMOS 트랜지스터(M3)는 입력 단자(IN)에 연결된 그의 소스 노드와, 출력 트랜지스터(M1)의 게이트 노드에 연결된 그의 게이트 노드를 갖는다. 저항(R4)이 PMOS 트랜지스터(M3)의 드레인과 접지 전압 사이에 접속된다. PMOS 트랜지스터(M3)와 저항(R4) 간의 접속점은 연산 증폭기(A2)의 반전 입력 노드에 연결된다. 연산 증폭기(A1)는 분압 전압(VFB)을 수신하는 그의 비반전 입력 노드와, PMOS 트랜지스터(M4)의 게이트에 연결된 그의 출력 노드를 갖는다. PMOS 트랜지스터(M4)는 입력 단자(IN)와 출력 트랜지스터(M1)의 게이트 사이에 접속한다. 저항(R3)은 입력 단자(IN)와 PMOS 트랜지스터(M4)의 게이트 사이에 접속한다.

이러한 구성에서, 제1 오차 증폭 회로(3)는 연산 증폭기(A1)에 입력된 분압 전압(VFB)이 기준 전압(Vref)과 동일해지도록 출력 트랜지스터(M1)의 동작을 제어한다. 출력 전류(io)가 증가함에 따라, 출력 트랜지스터(M1)의 출력 전류에 비례한 전류를 출력하는 PMOS 트랜지스터(M5)의 드레인 전류(id5)도 증가한다. 이 드레인 전류(id5)는 NMOS 트랜지스터(M6)의 드레인 전류이므로, NMOS 트랜지스터(M6)와 전류 미러 회로를 형성하는 NMOS 트랜지스터(M7 및 M8)의 드레인 전류(id7, id8)도 증가한다.

출력 전류(io)가 소정의 과전류 보호 전류값보다 작은 경우, NMOS 트랜지스터(M9)의 소스 전압은 NMOS 트랜지스터(M8)의 게이트 전압과 실질적으로 동일한 NMOS 트랜지스터(M8)의 드레인 전압이고, NMOS 트랜지스터(M9)는 온(on) 상태이다. NMOS 트랜지스터(M8)의 드레인 전류(id8)는 PMOS 트랜지스터(M2)에 인가되는 바이어스 전류이므로, 연산 증폭기(A1) 및 PMOS 트랜지스터(M2)의 바이어스 전류는 출력 전류(io)의 증가에 비례하여 증가한다. 그 결과, 출력 전압(Vout)의 변동에 대한 제1 오차 증폭 회로(3)의 응답 속도는 출력 전류(io)가 증가할수록 빨라진다.

PMOS 트랜지스터(M3)는 출력 트랜지스터(M1)의 출력 전류에 비례한 전류를 출력한다. 출력 전류(io)가 상기 소정의 과전류 보호 전류값보다 커지게 되면, 저항(R4)에 의한 전압 강하가 분압 전압(VFB)를 초과한다. 그 결과, 연산 증폭기 회로(A2)의 출력 전압이 저하되어 PMOS 트랜지스터(M4)를 온(on)하여 도통시키며, 그리하여 출력 트랜지스터(M1)의 게이트 전압의 저하를 억제한다. 도 2에 도시된 바와 같이, 출력 전압(Vout)을 저하시키는 동시에 출력 전류(io)를 감소시키며, 출력 단자(OUT)가 단락되면 도 2의 A점으로 도시된 단락 전류와 동일해지도록 출력 전류(io)를 감소시켜 정전압 전원 회로(1) 및 부하(10)를 과전류로부터 보호한다.

또한, 출력 전압(Vout)의 저하와 함께, NMOS 트랜지스터(M9)의 게이트 전압도 저하된다. 출력 전압(Vout)이 소정의 전압까지 저하되는 경우, NMOS 트랜지스 터(M9)는 오프(off)되고, 그로 인해 PMOS 트랜지스터(M2)의 바이어스 전류 중 출력 전류(io)에 비례한 만큼의 일부 바이어스 전류를 커팅하여, 정전류 소스(12)로부터의 바이어스 전류만 남는다. 이는 제1 오차 증폭 회로(3)의 출력 트랜지스터(M1)에 대한 구동 전력을 감소시키고, PMOS 트랜지스터(M4)의 구동 전력이 비교적 작더라도 출력 전류(io)를 도 2의 A점으로 도시된 소정의 단락 전류값까지 확실히 감소시킬 수 있다.

다른 방법으로, 도 1에서, 제1 오차 증폭 회로(3)의 PMOS 트랜지스터(M2)가 제거되도록 제공될 수 있다. 이 경우, 정전압 전원 회로(1)는 도 3에 도시된 구성을 갖는다. 도 3에서 도 1의 요소들과 동일한 것들은 동일한 부호로 언급되고, 이의 상세한 설명은 생략될 것이다. 도 1의 구성과 상이한 것들만 설명될 것이다.

도 3은 PMOS 트랜지스터(M2), 정전류 소스(12) 및 NMOS 트랜지스터(M8)가 제거되고, NMOS 트랜지스터(M9)가 NMOS 트랜지스터(M7)에 직렬로 접속되었다는 점에서 도 1과 상이하다.

도 3에서, 제1 오차 증폭 회로(3)는 연산 증폭기(A1) 및 정전류 소스(11)를 포함하고, 연산 증폭기(A1)의 출력 노드는 출력 트랜지스터(M1)의 게이트 노드에 연결된다. 연산 증폭기(A1)는 기준 전압(Vref)을 수신하는 그의 반전 입력 노드와, 분압 전압(VFB)을 수신하는 그의 비반전 입력 노드를 갖는다.

바이어스 전류 조정 회로(4)는 PMOS 트랜지스터(M5) 및 NMOS 트랜지스터(M6, M7, M9)를 포함한다. NMOS 트랜지스터(M6 및 M7)는 함께 전류 미러 회로를 구성한다. NMOS 트랜지스터(M9와 M7)의 직렬 접속은 정전류 소스(11)에 병렬로 접속된다.

이러한 구성에서, 출력 전류(io)가 소정의 과전류 보호 전류값보다 작은 경우, NMOS 트랜지스터(M9)의 소스 전압은 NMOS 트랜지스터(M7)의 게이트 전압과 실질적으로 동일한 NMOS 트랜지스터(M7)의 드레인 전압이고, NMOS 트랜지스터(M9)는 온(on) 상태이다. NMOS 트랜지스터(M7)의 드레인 전류는 연산 증폭기(A1)에 인가되는 바이어스 전류이므로, 연산 증폭기(A1)에 인가되는 바이어스 전류는 출력 전류(io)의 증가에 비례하여 증가한다. 그 결과, 출력 전압(Vout)의 변동에 대한 제1 오차 증폭 회로(3)의 응답 속도는 출력 전류(io)가 증가할수록 빨라진다.

출력 전류(io)가 상기 소정의 과전류 보호 전류값을 초과하여 과전류 보호 회로(5)의 작동을 트리거함에 따라 출력 전압(Vout)의 저하를 야기하는 경우, NMOS 트랜지스터(M9)의 게이트 전압도 저하된다. 출력 전압(Vout)이 소정의 전압까지 저하되면 NMOS 트랜지스터(M9)는 오프(off)되고, 그로 인해 연산 증폭기(A1)의 바이어스 전류 중 출력 전류(io)에 비례한 만큼의 일부 바이어스 전류를 커팅하여, 정전류 소스(11)로부터의 바이어스 전류만 남는다. 이는 제1 오차 증폭 회로(3)의 출력 트랜지스터(M1)에 대한 구동 전력을 감소시키고, PMOS 트랜지스터(M4)의 구동 전력이 비교적 작더라도 출력 전류(io)를 도 2의 A점으로 도시된 소정의 단락 전류값까지 확실히 감소시킬 수 있다.

상기 설명된 바와 같이, 제1 실시예에 따른 정전압 전원 회로는 출력 전류(io)가 상기 소정의 과전류 보호 전류값을 초과하여 과전류 보호 회로(5)의 작동을 트리거함에 따라 출력 전압(Vout)을 저하시키는 경우, 제1 오차 증폭 회로(3)에 대한 바이어스 전류 조정 회로(4)로부터의 바이어스 전류의 공급을 정지시키고, 그 로 인해 제1 오차 증폭 회로(3)의 출력 트랜지스터(M1)에 대한 구동 전력을 감소시켰다. 이 방법에 따라, 과전류 보호 회로의 출력 트랜지스터(M1)에 대한 구동 전력을 증가시킬 필요없이, 폴드백 특성을 갖는 과전류 보호 회로가 작동하였을 때의 단락 전류를 소정의 전류값까지 저하시킬 수 있다. 또한, 출력 트랜지스터의 동작을 제어하기 위해 과전류 보호 회로에서 이용되는 트랜지스터는 작은 전류 구동 전력을 갖는 트랜지스터일 수 있고, 칩 사이즈의 증가에 수반하는 비용 상승이나 소비 전류의 증가를 억제하는데 기여할 수 있다.

[제2 실시예]

상기 설명된 제1 실시예에서는, 출력 트랜지스터의 동작을 제어하기 위해 하나의 오차 증폭 회로가 제공되었다. 다른 방법으로, 본 발명은 출력 트랜지스터의 동작이 가능한 큰 직류 이득을 갖는 우수한 직류 특성을 갖는 제1 오차 증폭 회로와, 출력 전압(Vout)의 변동에 대하여 고속으로 응답하는 제2 오차 증폭 회로에 의해 동시에 제어되는 구성을 갖는 정전압 전원 회로에 적용될 수 있다. 본 발명의 제2 실시예는 이러한 구성을 나타낸다.

도 4는 본 발명의 제2 실시예에 따른 정전압 전원 회로의 예를 도시한 도면이다. 도 4에서 도 1의 요소들과 동일한 것들은 동일한 부호로 언급되고, 이의 상세한 설명은 생략될 것이다. 도 1의 구성과 상이한 것들만 설명될 것이다.

도 4는 출력 전압(Vout)의 변동에 대하여 고속으로 응답하는 제2 오차 증폭 회로(6)가 추가적으로 제공된 점에서 도 1과 상이하다. 이에 수반하여 도 1의 정전압 전원 회로(1)는 이제 정전압 전원 회로(1a)로 나타낸다. 정전압 전원 회로(1a) 는 하나의 IC 칩으로서 구현될 수 있다.

도 4의 정전압 전원 회로(1a)는 기준 전압 발생 회로(2), 출력 전압 검출용 저항(R1, R2), 출력 트랜지스터(M1), 분압 전압(VFB)이 기준 전압(Vref)과 동일해지도록 출력 트랜지스터(M1)의 동작을 제어하는 제1 오차 증폭 회로(3), 분압 전압(VFB)이 기준 전압(Vref)과 동일해지도록 출력 트랜지스터(M1)의 동작을 제어하기 위해, 출력 전압(Vout)의 변동에 대하여 고속으로 응답하는 제2 오차 증폭 회로(6), 출력 전류(io)에 따라 제1 오차 증폭 회로(3) 및 제2 오차 증폭 회로(6)의 바이어스 전류를 조정하는 바이어스 전류 조정 회로(4), 및 과전류 보호 회로(5)를 포함한다. 제1 오차 증폭 회로(3) 및 제2 오차 증폭 회로(6)는 함께 오차 증폭 회로 유닛을 구성한다.

제2 오차 증폭 회로(6)는 연산 증폭기(A3) 및 정전류 소스(13)를 포함하고, 연산 증폭기(A3)의 출력 노드는 출력 트랜지스터(M1)의 게이트 노드에 연결된다. 연산 증폭기(A3)는 기준 전압(Vref)을 수신하는 그의 반전 입력 노드와, 분압 전압(VFB)을 수신하는 그의 비반전 입력 노드를 갖는다. 연산 증폭기(A3)는 정전류 소스(13)로부터 소정의 바이어스 전류를 수신한다. 바이어스 전류 조정 회로(4)에서, NMOS 트랜지스터(M9와 M8)의 직렬 접속은 정전류 소스(13)에 병렬로 접속된다.

이러한 구성에서, 제1 오차 증폭 회로(3)는 직류 이득을 가능한 크게 하여 우수한 직류 특성을 제공하도록, 정전류 소스(11 및 12)로부터 공급되는 바이어스 전류가 가능한 작게 설정되도록 설계된다. 제2 오차 증폭 회로(6)는 고속 동작을 이룰 수 있도록, 정전류 소스(13)로부터 공급되는 바이어스 전류가 가능한 크게 설 정되도록 설계된다.

출력 전류(io)가 소정의 과전류 보호 전류값보다 작은 경우, NMOS 트랜지스터(M9)의 소스 전압은 NMOS 트랜지스터(M8)의 게이트 전압과 실질적으로 동일한 NMOS 트랜지스터(M8)의 드레인 전압이고, NMOS 트랜지스터(M9)는 온(on) 상태이다. NMOS 트랜지스터(M8)의 드레인 전류는 연산 증폭기(A3)에 인가되는 바이어스 전류이므로, 연산 증폭기(1)의 바이어스 전류와 마찬가지로 연산 증폭기(A3)에 인가되는 바이어스 전류는 출력 전류(io)의 증가에 비례하여 증가한다. 그 결과, 출력 전압(Vout)의 변동에 대한 제1 오차 증폭 회로(3) 및 제2 오차 증폭 회로(6)의 응답 속도는 출력 전류(io)가 증가할수록 빨라진다.

출력 전류(io)가 상기 소정의 과전류 보호 전류값을 초과하여 과전류 보호 회로(5)의 작동을 트리거함에 따라 출력 전압(Vout)의 저하를 야기하는 경우, NMOS 트랜지스터(M9)의 게이트 전압도 저하된다. 출력 전압(Vout)이 소정의 전압까지 저하되면 NMOS 트랜지스터(M9)는 오프(off)되고, 그로 인해 연산 증폭기(A3)의 바이어스 전류 중 출력 전류(io)에 비례한 만큼의 일부 바이어스 전류를 커팅하여, 정전류 소스(13)로부터의 바이어스 전류만 남는다. 이는 제2 오차 증폭 회로(6)의 출력 트랜지스터(M1)에 대한 구동 전력을 감소시키고, PMOS 트랜지스터(M4)의 구동 전력이 비교적 작더라도 출력 전류(io)를 도 2의 A점으로 도시된 소정의 단락 전류값까지 확실히 감소시킬 수 있다.

도 4에서, 제1 오차 증폭 회로(3)의 PMOS 트랜지스터(M2)는 제거될 수 있다. 즉, PMOS 트랜지스터(M2) 및 정전류 소스(12)가 제거되고, 연산 증폭기(A1)의 출력 노드는 출력 트랜지스터(M1)의 게이트에 접속되고, 기준 전압(Vref) 및 분압 전압(VFB)은 연산 증폭기(A1)의 반전 입력 노드 및 비반전 입력 노드에 각각 입력된다.

상기 설명된 바와 같이, 제2 실시예에 따른 정전압 전원 회로는 출력 전류(io)가 상기 소정의 과전류 보호 전류값을 초과하여 과전류 보호 회로(5)의 작동을 트리거함에 따라 출력 전압(Vout)을 저하시키는 경우, 제2 오차 증폭 회로(6)에 대한 바이어스 전류 조정 회로(4)로부터의 바이어스 전류의 공급을 정지시키고, 그로 인해 제2 오차 증폭 회로(6)의 출력 트랜지스터(M1)에 대한 구동 전력을 감소시켰다. 이 방법에 따라, 과전류 보호 회로의 출력 트랜지스터(M1)에 대한 구동 전력을 증가시킬 필요없이, 폴드백 특성을 갖는 과전류 보호 회로가 작동하였을 때의 단락 전류를 소정의 전류값까지 저하시킬 수 있다.

[제3 실시예]

상기 설명된 제1 및 제2 실시예에서, 네가티브 피드백 루프에 발생되는 신호의 주파수 밴드에 대한 바이어스 전류 조정 회로의 이득을 저하시켜 위상 보상을 수행하는 위상 보상 회로가 제공될 수 있다. 본 발명의 제3 실시예는 이러한 구성을 나타낸다.

도 5는 본 발명의 제3 실시예에 따른 정전압 전원 회로의 예를 도시한 도면이다. 도 5는 도 4에 도시된 바와 동일한 구성을 갖는 정전압 전원 회로를 예로 하여 도시한다. 도 5의 요소들과 동일한 것들은 동일한 부호로 언급되고, 이의 상세한 설명은 생략될 것이다. 도 4의 구성과 상이한 것들만 설명될 것이다.

도 5는 연산 증폭기(A1 및 A3)에 형성된 네가티브 피드백 루프에 발생되는 신호의 주파수 밴드에 대한 바이어스 전류 조정 회로(4)의 이득을 저하시켜 위상 보상을 수행하는 위상 보상 회로가 도 4의 바이러스 전류 조정 회로(4)에 추가적으로 제공된 점에서 도 1과 상이하다. 이에 수반하여, 도 4의 바이어스 전류 조정 회로(4)는 이제 바이어스 전류 조정 회로(4b)로 나타내고, 도 4의 정전압 전원 회로(1)는 정전압 전원 회로(1b)로 나타낸다. 정전압 전원 회로(1b)는 하나의 IC 칩으로서 구현될 수 있다.

도 5에서, 정전압 전원 회로(1b)는 기준 전압 발생 회로(2), 출력 전압 검출용 저항(R1, R2), 출력 트랜지스터(M1), 제1 오차 증폭 회로(3), 제2 오차 증폭 회로(6), 출력 전류(io)에 따라 제1 오차 증폭 회로(3)와 제2 오차 증폭 회로(6)의 바이어스 전류를 조정하는 바이어스 전류 조정 회로(4b), 및 과전류 보호 회로(5)를 포함한다. 바이어스 전류 조정 회로(4b)는 바이어스 전류 조정 회로 유닛을 구성한다.

바이어스 전류 조정 회로(4b)는 PMOS 트랜지스터(M5), NMOS 트랜지스터(M6 내지 M9), 콘덴서(C1, C2), 및 저항(R5, R6)을 포함한다.

NMOS 트랜지스터(M6 내지 M8), 콘덴서(C1, C2) 및 저항(R5, R6)은 전류 미러 회로를 구성한다. NMOS 트랜지스터(M7)는 정전류 소스(11)에 병렬로 접속된다. 저항(R5)이 NMOS 트랜지스터(M6)의 게이트와 NMOS 트랜지스터(M7)의 게이트 사이에 접속된다. 콘덴서(C1)가 NMOS 트랜지스터(M7)의 게이트와 접지 전압 사이에 접속된다. NMOS 트랜지스터(M9)가 NMOS 트랜지스터(M8)에 직렬로 접속되고, 이 직렬 회로 는 정전류 소스(13)에 병렬로 접속되어 있다. 저항(R6)이 NMOS 트랜지스터(M6)의 게이트와 NMOS 트랜지스터(M8)의 게이트 사이에 접속된다. 콘덴서(C2)가 NMOS 트랜지스터(M8)의 게이트와 접지 전압 사이에 접속된다. NMOS 트랜지스터(M6)는 서로 접속된 그의 게이트와 드레인을 갖는다.

이러한 구성에서, 콘덴서(C1) 및 저항(R5) 세트, 및 콘덴서(C2) 및 저항(R6)세트가 각각 로우패스 필터를 구성하여, 위상 보상 회로로서 역할한다. 저항(R5)의 임피던스와 콘덴서(C1)의 커패시던스, 및 저항(R6)의 임피던스와 콘덴서(C2)의 커패시던스에 의해 결정되는 각 주파수 밴드는 각각 바이어스 전류 조정 회로(4b)의 이득이 피크가 되는 주파수로 설정된다. 이는 네가티브 피드백 루프에 발생되는 신호의 주파수 밴드에 대한 이득을 저하시켜, 바이어스 전류 조정 회로(4b)의 피크시의 이득을 감소시킬 수 있다. 따라서, 바이어스 전류 조정 회로(4b)의 동작이 불안정해지는 것을 방지할 수 있다.

도 5에서는, 바이어스 전류 조정 회로(4b)의 이득이 피크가 되는 주파수 밴드가 저항의 임피던스와 콘덴서의 커패시던스에 의해 설정된다. 다른 방법으로, 바이어스 전류 조정 회로(4b)의 이득이 피크가 되는 주파수 밴드가 출력 전류(io)에 따라 변하도록 제공될 수도 있다. 이러한 경우, 도 5의 회로 대신에 도 6의 회로가 이용될 수 있다. 도 6에서 도 5의 요소들과 동일한 것들은 동일한 부호로 언급되고, 이의 상세한 설명은 생략될 것이다. 도 5의 구성과 상이한 것들만 설명될 것이다.

도 6은 저항(R5 및 R6)을 대신하여 NMOS 트랜지스터(M10 내지 M12)가 추가적 으로 제공된 점에서 도 5와 상이하다.

도 6에서, 바이어스 전류 조정 회로(4b)는 출력 전류(io)에 따라 제1 오차 증폭 회로(3) 및 제2 오차 증폭 회로(6)의 바이어스 전류를 조정하는 역할을 하고, PMOS 트랜지스터(M5), NMOS 트랜지스터(M6 내지 M12), 및 콘덴서(C1, C2)를 포함한다. NMOS 트랜지스터(M6 내지 M12) 및 콘덴서(C1, C2)는 전류 미러 회로를 구성한다. 또한 NMOS 트랜지스터(M10 내지 M12)는 전류 미러 회로를 구성한다.

이러한 구성에서, NMOS 트랜지스터(M11, M 12)의 드레인 전류는, NMOS 트랜지스터(M10)의 드레인 전류에 비례한다. NMOS 트랜지스터(M10)의 드레인 전류는 PMOS 트랜지스터(M5)와 동일하므로, NMOS 트랜지스터(M11, M12)의 드레인 전류는 출력 전류(io)에 비례한다. 바꿔 말하면, NMOS 트랜지스터(M11, M12)의 임피던스는 출력 전류(io)에 반비례한다. NMOS 트랜지스터(M11, M12)의 임피던스가 작아지면 위상 보상이 수행되는 주파수 밴드가 상승하여, 도 5의 경우와 동일한 효과를 얻을 수 있는 동시에, 도 5의 경우와 비교하여 보다 넓은 범위에 대해 효율적인 위상 보상을 이룰 수 있다. 따라서, 바이어스 전류 조정 회로(4b)의 보다 안정적인 동작이 가능해진다.

이 방식에 따라, 제3 실시예에 따른 정전압 전원 회로는 상기 제2 실시예와 동일한 효과를 얻을 수 있고, 또한 바이어스 전류 조정 회로(4b)의 동작을 안정화할 수 있다. 이러한 안정화에 따라, 제1 오차 증폭 회로(3) 및 제2 오차 증폭 회로(6)의 동작도 안정화되기 때문에, 모든 주파수 조건에 대하여 안정적인 출력 전압을 제공할 수 있다.

상기 제1 내지 제3 실시예에서는, 분압 전압(VFB)이 NMOS 트랜지스터(M9)의 게이트에 인가된다. 다른 방법으로, 출력 전압(Vout)을 분압하는 분압 회로가 별도로 제공되어, NMOS 트랜지스터(M9)의 게이트에 인가되는 분압 전압을 생성할 수 있다. 제1 내지 제3 실시예에서는, NMOS 트랜지스터(M7 및 M8)가 제공되는 경우 NMOS 트랜지스터(M9)가 NMOS 트랜지스터(M8)에 접속된다. 이는 단지 일례일 뿐이다. NMOS 트랜지스터(M9)는 다른 방법으로 NMOS 트랜지스터(M7)에 접속될 수 있다. 또한, 다른 방법으로 NMOS 트랜지스터(M9)에 각각 대응하는 NMOS 트랜지스터가 NMOS 트랜지스터(M7 및 M8)에 각각 접속될 수도 있다.

본 발명을 실시예들을 참조하여 설명하였으나 본 발명은 이들 실시예예 한정되지 않으며, 첨부된 청구범위에 상술된 본 발명의 기술적 사상에서 벗어나지 않고 다양한 변경 및 수정이 이루어질 수 있다.

본 출원은 일본 특허청에 2005년 4월 19일자 제출한 일본 우선권 출원 제2005-121295호에 기초하며, 이의 전체 내용이 참조용으로 여기에 포함된다.

Claims

입력 단자에 인가된 입력 전압을 소정의 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 전원 회로로서,

인가된 제어 신호에 따른 출력 전류를 상기 입력 단자로부터 상기 출력 단자에 공급하는 출력 트랜지스터;

소정의 기준 전압을 생성하는 기준 전압 발생 회로 유닛;

상기 출력 단자의 출력 전압을 검출하여, 상기 검출된 출력 전압에 비례한 비례 전압을 생성하는 출력 전압 검출 회로 유닛;

소정의 바이어스 전류를 수신하여 상기 비례 전압이 상기 기준 전압과 동일해지도록 상기 출력 트랜지스터의 동작을 제어하는 오차 증폭 회로 유닛;

상기 출력 트랜지스터로부터 출력된 출력 전류에 따른 바이어스 전류를 상기 오차 증폭 회로 유닛에 공급하는 바이어스 전류 조정 회로 유닛; 및

상기 출력 전압이 정격 전압일 때의 상기 출력 전류가 소정의 과전류 보호 전류값을 초과함에 따라 상기 출력 전압이 접지 전압까지 저하되면 상기 출력 전류가 소정의 단락 전류값이 되도록, 상기 출력 전압 및 출력 전류를 감소시키도록 상기 출력 트랜지스터를 제어하는 과전류 보호 회로 유닛

을 포함하고,

상기 오차 증폭 회로 유닛은 상기 출력 전압의 전압 변동에 대한 그의 응답 속도가 수신된 바이어스 전류에 따라 변하도록 구성되고, 상기 바이어스 전류 조정 회로 유닛은 상기 출력 전압이 소정의 전압까지 저하되는 경우에 따라 상기 오차 증폭 회로 유닛에 상기 바이어스 전류의 공급을 정지하도록 구성되는 것인 정전압 전원 회로.
청구항 1에 있어서,

상기 바이어스 전류 조정 회로 유닛은 상기 출력 트랜지스터로부터 출력된 출력 전류에 비례한 바이어스 전류를 상기 오차 증폭 회로 유닛에 공급하도록 구성되는 것인 정전압 전원 회로.
청구항 1에 있어서,

상기 오차 증폭 회로 유닛은,

상기 비례 전압과 상기 기준 전압 간의 차분을 증폭하는 연산 증폭기;

상기 연산 증폭기의 출력 신호를 증폭하여 상기 출력 트랜지스터의 제어 노드에 제어 신호를 인가하는 제1 트랜지스터; 및

상기 연산 증폭기 및 상기 제1 트랜지스터에 각각 바이어스 전류를 공급하는 정전류 소스 회로

를 포함하고,

상기 바이어스 전류 조정 회로 유닛은 상기 연산 증폭기 및 상기 제1 트랜지스터의 적어도 하나에 바이어스 전류를 공급하며, 상기 출력 전압이 소정의 전압까지 저하되는 경우에 따라 상기 연산 증폭기 및 상기 제1 트랜지스터의 적어도 하나 에 바이어스 전류의 공급을 정지하도록 구성되는 것인 정전압 전원 회로.
청구항 1에 있어서,

상기 오차 증폭 회로 유닛은

상기 비례 전압과 상기 기준 전압 간의 차분을 증폭하여 상기 출력 트랜지스터의 제어 노드에 제어 신호를 인가하는 연산 증폭기; 및

상기 연산 증폭기에 소정의 바이어스 전류를 공급하는 정전류 소스 회로

를 포함하고,

상기 바이어스 전류 조정 회로 유닛은 상기 연산 증폭기에 바이어스 전류를 공급하며, 상기 출력 전압이 소정의 전압까지 저하되는 경우에 따라 상기 연산 증폭기에 바이어스 전류의 공급을 정지하도록 구성되는 것인 정전압 전원 회로.
청구항 1에 있어서,

상기 오차 증폭 회로 유닛은 상기 비례 전압이 상기 기준 전압과 동일하도록 상기 출력 트랜지스터를 제어하는, 상이한 특성을 갖는 제1 및 제2 오차 증폭 회로를 포함하고, 상기 바이어스 전류 조정 회로 유닛은 상기 출력 전압이 소정의 전압까지 저하되는 경우에 따라 제1 및 제2 오차 증폭 회로의 적어도 하나에의 바이어스 전류의 공급을 정지하도록 구성되는 것인 정전압 전원 회로.
청구항 5에 있어서,

상기 제1 오차 증폭 회로는 상기 제2 오차 증폭 회로보다 더 큰 직류 이득을 갖는 것인 정전압 전원 회로.
청구항 5에 있어서,

상기 제2 오차 증폭 회로는 상기 제1 오차 증폭 회로보다 더 큰 상기 출력 전압의 전압 변동에 대한 응답 속도를 갖는 것인 정전압 전원 회로.
청구항 1에 있어서,

상기 바이어스 전류 조정 회로 유닛은 상기 출력 트랜지스터, 출력 전압 검출 회로 유닛 및 오차 증폭 회로 유닛으로 형성된 네가티즈 피드백 루프에 발생되는 신호의 주파수 밴드에 대한 상기 바이어스 전류 조정 회로 유닛의 이득을 저하시켜 위상 보상을 수행하는 위상 보상 회로를 포함하는 것인 정전압 전원 회로.
청구항 8에 있어서,

상기 위상 보상 회로는 상기 출력 트랜지스터로부터 출력된 출력 전류에 따라 그의 주파수 특성을 변경하도록 구성되는 것인 정전압 전원 회로.
청구항 3에 있어서,

상기 바이어스 전류 조정 회로 유닛은

상기 출력 트랜지스터의 제어 노드에 연결된 그의 제어 노드 및 상기 출력 트랜지스터와 함께 상기 입력 단자에 연결된 그의 전류 입력 노드를 갖고, 상기 출력 트랜지스터로부터 출력된 출력 전류에 비례한 전류를 출력하는 전류 검출 트랜지스터;

상기 전류 검출 트랜지스터로부터 출력된 출력 전류에 비례한 바이어스 전류를 상기 연산 증폭기 및 제1 트랜지스터의 적어도 하나에 공급하는 전류 미러 회로; 및

상기 출력 단자의 출력 전압이 소정의 전압까지 저하되는 경우에 따라, 상기 전류 미러 회로에 대하여 상기 연산 증폭기 및 제1 트랜지스터의 적어도 하나에 바이러스 전류의 공급을 정지시키는 제어 회로

를 포함하는 것인 정전압 전원 회로.
청구항 10에 있어서,

상기 전류 미러 회로는

상기 전류 검출 트랜지스터로부터 출력된 전류를 수신하는 입력측 트랜지스터;

상기 입력측 트랜지스터에 입력된 전류에 비례한 전류를 상기 연산 증폭기 및 제1 트랜지스터의 적어도 하나에 공급하는 적어도 하나의 출력측 트랜지스터; 및

상기 입력측 트랜지스터의 제어 노드와 상기 적어도 하나의 출력측 트랜지스터의 제어 노드 사이에 접속된 적어도 하나의 로우패스 필터를 포함하는 위상 보상 회로

를 포함하는 것인 정전압 전원 회로.
청구항 4에 있어서,

상기 바이어스 전류 조정 회로 유닛은

상기 출력 트랜지스터의 제어 노드에 연결된 그의 제어 노드 및 상기 출력 트랜지스터와 함께 상기 입력 단자에 연결된 그의 전류 입력 노드를 갖고, 상기 출력 트랜지스터로부터 출력된 출력 전류에 비례한 전류를 출력하는 전류 검출 트랜지스터;

상기 전류 검출 트랜지스터로부터 출력된 출력 전류에 비례한 바이어스 전류를 상기 연산 증폭기에 공급하는 전류 미러 회로; 및

상기 출력 단자의 출력 전압이 소정의 전압까지 저하되는 경우에 따라, 상기 전류 미러 회로에 대하여 상기 연산 증폭기에 바이러스 전류의 공급을 정지시키는 제어 회로

를 포함하는 것인 정전압 전원 회로.
청구항 12에 있어서,

상기 전류 미러 회로는

상기 전류 검출 트랜지스터로부터 출력된 전류를 수신하는 입력측 트랜지스터;

상기 입력측 트랜지스터에 입력된 전류에 비례한 전류를 상기 연산 증폭기 에 공급하는 출력측 트랜지스터; 및

상기 입력측 트랜지스터의 제어 노드와 상기 출력측 트랜지스터의 제어 노드 사이에 접속된 로우패스 필터를 포함하는 위상 보상 회로

를 포함하는 것인 정전압 전원 회로.
청구항 5에 있어서,

상기 바이어스 전류 조정 회로 유닛은

상기 출력 트랜지스터의 제어 노드에 연결된 그의 제어 노드 및 상기 출력 트랜지스터와 함께 상기 입력 단자에 연결된 그의 전류 입력 노드를 갖고, 상기 출력 트랜지스터로부터 출력된 출력 전류에 비례한 전류를 출력하는 전류 검출 트랜지스터;

상기 전류 검출 트랜지스터로부터 출력된 전류에 비례한 각각의 바이어스 전류를 상기 제1 오차 증폭 회로 및 제2 오차 증폭 회로에 공급하는 전류 미러 회로; 및

상기 출력 단자의 출력 전압이 소정의 전압까지 저하되는 경우에 따라, 상기 전류 미러 회로에 대하여 상기 제2 오차 증폭 회로에 바이러스 전류의 공급을 정지시키는 제어 회로

를 포함하는 것인 정전압 전원 회로.
청구항 14에 있어서,

상기 전류 미러 회로는

상기 전류 검출 트랜지스터로부터 출력된 전류를 수신하는 입력측 트랜지스터;

상기 입력측 트랜지스터에 입력된 전류에 비례한 각각의 전류를 상기 제1 오차 증폭 회로 및 제2 오차 증폭 회로에 공급하는 출력측 트랜지스터들; 및

상기 입력측 트랜지스터의 제어 노드와 상기 각각의 출력측 트랜지스터들의 제어 노드 사이에 접속된 로우패스 필터를 포함하는 위상 보상 회로

를 포함하는 것인 정전압 전원 회로.
청구항 11에 있어서,

상기 위상 보상 회로의 로우패스 필터는 상기 전류 검출 트랜지스터로부터 출력된 전류에 따라 그의 임피던스를 변경하는 저항을 갖는 것인 정전압 전원 회로.
청구항 16에 있어서,

상기 저항은 MOS 트랜지스터이고, 상기 위상 보상 회로는 상기 전류 검출 트랜지스터로부터 출력된 전류에 따라 상기 MOS 트랜지스터의 게이트-소스 전압을 변경하도록 구성되는 것인 정전압 전원 회로.
청구항 1에 있어서,

상기 출력 트랜지스터, 기준 전압 발생 회로 유닛, 출력 전압 검출 회로 유닛, 오차 증폭 회로 유닛, 바이어스 전류 조정 회로 유닛, 및 과전류 보호 회로 유닛은 하나의 IC로서 구현되는 것인 정전압 전원 회로.
입력 단자에 인가된 입력 전압을 소정의 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 전원 회로의 제어 방법으로서,

상기 정전압 전원 회로는 인가된 제어 신호에 따른 출력 전류를 입력 단자로부터 출력 단자에 공급하는 출력 트랜지스터, 및 소정의 기준 전압과 상기 출력 단자에서 나타나는 출력 전압에 비례한 비례 전압을 생성하고, 적어도 하나의 오차 증폭 회로에 의해 상기 기준 전압과 상기 비례 전압 간의 차분을 증폭하여, 상기 증폭된 차분을 상기 출력 트랜지스터의 제어 노드에 인가하는 출력 전압 제어 유닛을 포함하고,

상기 출력 트랜지스터로부터 출력된 출력 전류에 따른 바이어스 전류를 상기 오차 증폭 회로에 공급하는 단계; 및

상기 출력 전압이 소정의 전압까지 저하되는 경우에 따라, 상기 오차 증폭 회로에 바이러스 전류의 공급을 정지하는 단계

를 포함하는 정전압 전원 회로의 제어 방법.
청구항 19에 있어서,

상기 출력 트랜지스터로부터 출력된 출력 전류에 비례한 바이어스 전류가 상기 오차 증폭 회로에 공급되는 것인 정전압 전원 회로의 제어 방법.