KR20070070224A - 다층 프린트 배선판 - Google Patents

다층 프린트 배선판 Download PDF

Info

Publication number
KR20070070224A
KR20070070224A KR1020077011446A KR20077011446A KR20070070224A KR 20070070224 A KR20070070224 A KR 20070070224A KR 1020077011446 A KR1020077011446 A KR 1020077011446A KR 20077011446 A KR20077011446 A KR 20077011446A KR 20070070224 A KR20070070224 A KR 20070070224A
Authority
KR
South Korea
Prior art keywords
insulating
group
via group
printed wiring
substrate
Prior art date
Application number
KR1020077011446A
Other languages
English (en)
Inventor
미치마사 다카하시
유키노부 미카도
다케노부 나카무라
마사카즈 아오야마
Original Assignee
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이비덴 가부시키가이샤 filed Critical 이비덴 가부시키가이샤
Publication of KR20070070224A publication Critical patent/KR20070070224A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/421Blind plated via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0388Other aspects of conductors
    • H05K2201/0394Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09563Metal filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709Staggered pads, lands or terminals; Parallel conductors in different planes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09863Concave hole or via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/423Plated through-holes or plated via connections characterised by electroplating method
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128Assembling formed circuit to base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49156Manufacturing circuit on or in base with selective destruction of conductive paths
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/31504Composite [nonstructural laminate]
    • Y10T428/31511Of epoxy ether

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

절연층과 도체층이 교대로 적층되고, 도체층끼리 절연층에 형성한 바이아홀을 통해서 전기적으로 접속되어 이루어지는 다층 프린트 배선판은, 그 바이아홀이 적어도 그 일부에 있어서, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 가지고 형성되어, 낙하하였을 때의 충격력 등의 외부 응력을 억제해서, 절연 기판이 잘 휘어지지 않게 하고, 도체 회로의 크랙이나 단선 등을 방지하여, 실장 기판의 신뢰성이나 내낙하성의 저하를 경감시킬 수 있다.
바이아홀, 다층 프린트 배선판, 외부 응력, 내낙하성

Description

다층 프린트 배선판{MULTILAYER PRINTED WIRING BOARD}
기술분야
본 발명은 표층에 콘덴서나 IC 등의 전자 부품을 실장하기 위한 다층 프린트 배선판에 관한 것으로, 자세하게는, 낙하에 의한 전자 부품의 탈락이나, 전기 접속성, 신뢰성의 저하를 초래하지 않는 다층 프린트 배선판에 관한 것이다.
배경기술
최근 휴대 전화, 디지털 카메라 등의 휴대용 전자 기기에 있어서는, 그 기기들에 대한 고기능화 및 고밀도화 요구에 부응하여 실장 부품의 소형화가 도모되고, 나아가 기판에 있어서도 배선 밀도 (배선 폭 라인/배선 간격 스페이스) 를 작게 하거나, 땜납 패드를 작게 하는 등, 실장 부품의 고밀도화에 대한 대응이 이루어지고 있다.
이러한 기판에 실장되는 부품으로는, 구체적으로는 IC 칩, 콘덴서나, 저항, 인덕터 등의 수동 부품, 액정 장치, 디지털 표시 등을 수행하는 표시 장치, 키패드나 스위치 등의 조작계 장치, 또는 USB 나 이어폰 등의 외부 단자가 있다.
실장 기판 상에는 이들 실장 부품에 대응한 도체 패드가 혼재하여 배치되고, 실장 부품은 이들 도체 패드 상에 땜납을 통해서 실장된다.
이러한 전자 부품을 실장하는 다층 회로 기판의 하나로는, 편면 또는 양면에 도체 회로를 갖는 절연성 경질 기재에 대하여 레이저 조사에 의해 바이아홀용 개구 를 형성하고, 그 개구 내에 금속 페이스트 또는 도금을 충전하여 바이아홀을 형성함으로써 층간 접속된 회로 기판을 제작하고, 이 회로 기판을 2 층 이상 준비하여 이들 회로 기판을 축차 적층 또는 일괄 적층에 의해 적층시킴으로써 제조되는 타입의 다층 회로 기판이 있다 (일본 공개특허공보 평10-13028호 참조).
이러한 다층 회로 기판에 있어서는, 인접하는 일방의 회로 기판의 바이아홀 또는 바이아홀의 랜드가 타방의 회로 기판의 도체 회로 또는 랜드에 접속됨으로써, 2 층의 회로 기판이 각각 전기적으로 접속된다.
또한, 회로 기판의 전기적 접속에 기여하지 않는 다른 영역에서는, 열경화성 수지로 이루어지는 접착제층이나 프리프레그 등에 의해 회로 기판끼리가 접착됨으로써 다층화가 도모되고 있다.
그리고, 전술한 바와 같은 다층 회로 기판 또는 일반적인 프린트 배선판의 표층에는 도체 회로를 보호하는 솔더 레지스트층이 형성되고, 그 솔더 레지스트층의 일부에 개구를 형성하여, 그 개구로부터 노출되는 도체 회로의 표면에 금 또는 니켈-금 등의 내식층이 형성되는 것이 통상적이며, 이러한 내식층이 형성된 도체 회로의 표면 상에 땜납 범프 등의 땜납체가 형성되어, 이들 땜납체를 통해서 콘덴서나 IC 등의 전자 부품이 실장되도록 되어 있다.
그런데, 전술한 바와 같은 휴대전화나 디지털 카메라 등의 휴대용 전자 기기에 있어서 사용되는, 전자 부품의 고밀도 실장을 실현한 다층 회로 기판에 있어서는, 최근 한층 더 높은 신뢰성이 요망되고 있는 것이 현실이다.
즉, 기판이나 제품 (액정 장치를 포함한 모든 전자 부품을 실장한 기판이 케 이싱에 수용되어 있는 상태를 나타낸다.) 을 일정한 높이로부터 소정 횟수에 걸쳐 낙하시키더라도 기판의 기능이나 전자 기기의 기능이 저하되지 않고, 또한 전자 부품이 기판으로부터 탈락되지 않는, 낙하 시험에 대한 신뢰성 향상이 더욱 요망되고 있다.
또한, 휴대용 전자 기기에 사용되는 기판 자체의 두께를 더욱 얇게 할 것이 요구되고 있는데, 실장 기판을 구성하는 각 층의 절연층 두께는 100㎛ 이하로, 다층화하더라도 실장 기판 자체의 전체적인 두께는 종래보다 얇을 것이 요구되고 있기 때문에, 실장 기판 자체의 강성이 저하되기 쉬워진다.
또한, 기판 자체의 강성이 저하되기 때문에 휘어짐 등에 대한 내성도 저하되기 쉬워지고, 그 결과 기판의 평탄성이 손상되기 쉬워져, 후공정 (예를 들어, 부품 실장 공정) 에 있어서 문제가 발생하기 쉬워진다.
또, 절연층의 두께가 얇으므로 실장 기판 자체도 유연하여 휘어지기가 쉬워지기 때문에, 외부로부터의 충격 등에 의해 발생한 응력의 영향을 받기 쉬워진다. 예를 들어, 적층할 때에 중심이 되는 절연 기판의 두께를 600㎛ 이상인 것을 사용함으로써 강성을 높게 하는 것이 검토되고 있지만, 휴대 전자 기기 등의 케이싱에 들어가지 않는 경우가 있으므로, 중심이 되는 절연 기판의 두께를 두껍게 하는 기술을 사용할 수 없다는 딜레마가 있다.
따라서, 전술한 바와 같은 종래의 실장용 다층 회로 기판에서는 적층 중심이 되는 절연 기판을 두껍게 하여 강성을 높일 수 없기 때문에, 신뢰성 시험에서의 낙하 시험에 대하여, 기판의 기능이나 기동을 향상시키기가 어려웠다. 특히, 전 술한 바와 같이 부품 등의 실장 밀도를 높인 실장 기판에 있어서, 신뢰성이나 낙하 시험에 대한 내낙하성을 향상시키기가 어려웠다. 즉, 신뢰성 시험에서 충분한 신뢰성을 얻을 수 없기 때문에, 전기 접속성이나 신뢰성 등을 한층 더 향상시킬 수 없는 것이다.
그래서 본 발명은, 신뢰성 시험에 대한 신뢰성을 향상시켜서, 전기적 접속성이나 기능성을 보다 확보시키고, 특히 낙하 시험에 대한 신뢰성을 보다 향상시킬 수 있는 다층 프린트 배선판에 대해서 제안한다.
발명의 개시
본 발명자들은, 상기 목적의 실현을 위해 예의 연구를 거듭한 결과, 다층 회로 기판에 있어서의 도체 회로끼리의 전기적 접속을 수행하는 바이아홀의 형상 및 적층 형태에 주목하여, 이러한 바이아홀의 적어도 일부를, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창되도록 하여 형성한 경우에, 기판을 구성하는 절연 기판을 얇게 하더라도 그 기판의 강성 저하나, 휘어짐의 발생 등을 초래하는 일이 없다는 것을 알아내어서, 그와 같은 지견에 기초하여 다음의 내용을 요지 구성으로 하는 본 발명을 완성하였다.
즉, 본 발명은,
(1) 절연층과 도체층이 교대로 적층되고, 도체층끼리 절연층에 형성한 바이아홀을 통해서 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
상기 바이아홀은 적어도 그 일부에 있어서, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 가지고 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판이다.
또 본 발명은,
(2) 도체 회로를 갖는 하나의 절연 기판의 양면에 도체 회로를 갖는 다른 절연 기판이 각각 적어도 1 층 적층되고, 상기 하나의 절연 기판에 형성한 도체 회로와 다른 절연 기판에 형성한 도체 회로가 각 절연 기판에 형성한 바이아홀을 통해서 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
상기 각 바이아홀은 적어도 그 일부에 있어서, 절연 기판의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 가지고 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판이다.
또한 본 발명은,
(3) 절연층과 도체층이 교대로 적층되고, 도체층끼리 절연층에 형성한 바이아홀을 통해서 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
상기 절연층은 적어도 3 층이고,
상기 바이아홀은 제 1 비아군과 제 2 비아군으로 이루어지고,
상기 제 1 비아군은, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 갖고, 또한 2 단 이상의 스택 비아로 이루어지는 바이아홀로 형성되고,
상기 제 2 비아군은, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 갖는 바이아홀로 형성되고,
상기 제 1 비아군과 제 2 비아군은, 대향하는 위치에 배치되어 있는 다층 프 린트 배선판이다.
본 발명에 있어서, 상기 절연층 또는 절연 기판은, 그 두께를 100㎛ 이하로 할 수 있다. 또 상기 절연층 또는 절연 기판의 두께는 50㎛ 이하여도 된다.
그리고, 본 발명에서는, 상기 바이아홀은 다단 스택 비아의 형태로 적층할 수 있고, 또한, 도체 회로를 갖는 하나의 절연 기판의 일방의 표면에 적층된 절연 기판에 형성한 바이아홀을 제 1 비아군으로 하고, 상기 하나의 절연 기판의 타방의 표면에 적층된 절연 기판에 형성한 바이아홀을 제 2 비아군으로 할 수 있다.
본 발명에서는, 상기 제 1 비아군은, 상기 제 2 비아군에 대향하는 위치 관계로 적층할 수 있고, 또, 상기 제 2 비아군에 대하여 절연층의 두께 방향과 대략 수직인 방향으로 시프트된 위치 관계로 적층할 수 있다.
또한, 상기 제 1 비아군 또는 상기 제 2 비아군을 형성하는 각 바이아홀은, 서로 대략 동일 직선 상에 위치하도록 적층할 수 있고, 또, 서로 절연 기판의 두께 방향과 대략 수직인 방향으로 시프트된 위치 관계로 적층할 수 있다.
또, 상기 제 1 비아군 또는 제 2 비아군 중 어느 일방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 정방 격자의 대향하는 2 개의 정점에 위치하고, 타방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 정방 격자의 다른 대향하는 2 개의 정점에 위치하도록 구성할 수 있다.
또, 상기 제 1 비아군 또는 제 2 비아군 중 어느 일방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 정방 격자 또는 삼각 격자의 각 정점에 위치하고, 타방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 정방 격 자 또는 삼각 격자의 중심에 위치하도록 구성할 수 있다.
또한, 상기 제 1 비아군 또는 제 2 비아군 중 어느 일방의 비아군을 구성하는 바이아홀은, 상기 절연 기판의 소정 영역에 집중 배치되고, 타방의 비아군을 구성하는 바이아홀은, 절연 기판의 상기 소정 영역을 둘러싼 주변 영역에 배치될 수 있다.
또, 상기 각 바이아홀은, 그 팽창된 부분이 최대가 되는 지점의 직경이 절연층의 상면 또는 바닥면에 있어서의 개구 직경의 1.1∼1.5 배인 맥주통 형상으로 형성할 수 있다.
그리고, 상기 각 바이아홀은, 절연층 또는 절연 기판에 형성한 개구 내에 도금을 충전함으로써 형성할 수 있다.
본 발명에 의하면, 도체층끼리를 전기적으로 접속하는 바이아홀이, 적어도 그 일부에 있어서, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 가지고 형성되어 있기 때문에, 외부로부터 발생한 외부 응력 (낙하하였을 때에 발생한 충격력 등을 가리킨다) 에 대하여 절연층의 휘어짐을 억제할 수 있다.
그 결과, 외부 응력을 억제할 수 있기 때문에, 도체 회로의 크랙이나 단선 등의 발생을 억제하고, 실장 기판의 신뢰성이나 내낙하성의 저하를 경감시키는 효과를 얻을 수 있다.
특히, 각 바이아홀을 다단 스택 비아 구조를 형성하도록 적층할 수 있기 때문에, 기판에 외부 응력이 가해져서 절연층이 외측으로 뒤집혀 휘는 경우에는, 다단 스택 비아가 절연층 안으로 들어가도록 끼워 맞춰지기 때문에, 절연 수지와 다 단 스택 비아를 형성하는 도체층이 잘 박리되지 않게 된다. 그 결과, 실장 기판의 신뢰성이나 내낙하성의 저하를 경감시킬 수 있다.
또, 기판에 외부 응력이 가해져서 절연층이 내측으로 뒤집혀 휘는 경우에는, 다단 스택 비아가 말뚝의 역할을 하게 되어, 절연층의 휘어짐을 억제할 수 있다. 그 결과, 절연층에 전달되는 외부 응력을 작게 할 수 있기 때문에, 실장 기판의 신뢰성이나 내낙하성의 저하를 경감시킬 수 있다.
또한, 다단 스택 비아가 절연층 내부에 형성되어 있기 때문에, 절연층의 휘어짐에 대해서도 말뚝의 역할을 하게 되어, 절연층을 잘 휘지 않게 할 수 있다. 그러므로, 기판의 평탄성이 손상되는 일이 없기 때문에, 히트 사이클 조건하 등의 신뢰성 시험을 실시해도 바이아홀을 포함하는 도체 회로나 절연층에서 크랙 등이 조기에 발생하는 일이 없어, 실장 기판의 신뢰성이 저하되는 일이 없다.
특히, 절연층 또는 절연 기판의 두께가 100㎛ 이하로, 그와 같은 절연층에 도체 회로를 형성하고, 그들을 다층화하여 실장 기판을 형성하는 경우에, 실장 기판의 휘어짐을 억제하여, 평탄성이 확보된다는 점에서 유용하다. 또한, 절연층 또는 절연 기판의 두께가 50㎛ 이하인 경우에도, 동일한 효과를 나타낸다.
또한, 다단 스택 비아 (제 1 비아군과 제 2 비아군) 가 대향한 위치에 형성됨으로써, 절연층의 외측 방향과 내측 방향 양쪽의 휘어짐에 대하여 효과를 발휘할 수 있다. 즉, 외부 응력에 의해 절연층이 휘어진 경우, 외측 방향 및 내측 방향으로의 휘어짐에 대하여, 다단 스택 비아의 존재로 인해 외부 응력에 대한 내성이 저하되지 않는다. 그 결과, 실장 기판의 신뢰성이나 내낙하성의 저하를 경 감시킬 수 있다.
또한, 다단 스택 비아가 대향하는 위치에 형성됨으로써, 그와 같은 영역에서는 절연 기판 자체의 강성이 높아진다. 따라서, 실장 기판의 휘어짐 자체를 저감할 수 있고, 후공정 (예를 들어, 솔더 레지스트 형성 공정, 땜납층 형성 공정, 전자 부품 등의 실장 공정 등) 에 있어서도 실장 기판의 평탄성이 유지되어, 실장 부품의 탈락 등과 같은 불이익을 일으키는 일이 없다. 그 결과, 실장 기판의 전기 접속성이나 신뢰성이 현저히 저하되는 것을 경감시킬 수 있다.
도면의 간단한 설명
도 1A 는 본 발명의 다층 프린트 배선판에 있어서의 맥주통 형상의 바이아홀을 설명하기 위한 개략도, 도 1B 는 맥주통 형상의 바이아홀을 갖는 프린트 배선판의 단면을 나타내는 SEM 사진이다.
도 2 는 본 발명의 다층 프린트 배선판에 있어서의 다단 스택 비아의 기본 형태 중 하나를 나타내는 개략도이다.
도 3A∼3B 는 다단 스택 비아의 변형예를 나타내는 개략도이다.
도 4 는 본 발명의 다층 프린트 배선판에 있어서의 다단 스택 비아의 다른 기본 형태를 나타내는 개략도이다.
도 5A∼5C 는 다단 스택 비아를 구성하는 바이아홀의 평면적인 배치 패턴의 일례 (정방 격자상 배열) 를 나타내는 개략도이다.
도 6 은 다단 스택 비아를 구성하는 바이아홀의 평면적인 배치 패턴의 다른 예 (삼각 격자상 배열) 를 나타내는 개략도이다.
도 7 은 다단 스택 비아를 구성하는 바이아홀의 평면적인 배치 패턴의 또 다른 예 (직선상 배열) 를 나타내는 개략도이다.
도 8A∼8B 는 다단 스택 비아를 구성하는 바이아홀의 평면적인 배치 패턴의 또 다른 예 (집중 배열, 분산 배열) 를 나타내는 개략도이다.
도 9A∼9E 는 본 발명의 실시예 1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 10A∼10E 는 본 발명의 실시예 1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 11 은 본 발명의 실시예 1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 12A∼12B 는 본 발명의 실시예 1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
발명을 실시하기 위한 최선의 형태
본 발명의 다층 프린트 배선판은, 도체층끼리를 전기적으로 접속하는 바이아홀이 적어도 그 일부에 있어서, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 가지고 형성되어 있는 것을 특징으로 한다.
보다 구체적으로는, 도체 회로를 갖는 하나의 절연 기판의 양면에 도체 회로를 갖는 다른 절연 기판이 각각 적어도 1 층 적층되고, 상기 하나의 절연 기판에 형성한 도체 회로와 다른 절연 기판에 형성한 도체 회로가, 각 절연 기판에 형성한 바이아홀을 통해서 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, 각 바이아홀이 적어도 일부에 있어서, 절연 기판의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 가지고 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판이다.
본 발명에 있어서 사용되는 절연층 또는 절연 기판으로는, 예를 들어, 유리크로스 에폭시 수지 기재, 페놀 수지 기재, 유리크로스 비스말레이미드 트리아진 수지 기재, 유리크로스 폴리페닐렌 에테르 수지 기재, 아라미드 부직포-에폭시 수지 기재, 아라미드 부직포-폴리이미드 수지 기재 등에서 선택되는 경질의 적층 기재를 들 수 있다. 이러한 절연 수지로 이루어지는 기판의 두께는 100㎛ 이하인 것이 바람직하다. 또한, 절연 수지로 이루어지는 기판의 두께는 50㎛ 이하여도 된다.
이러한 절연층 또는 절연 기판의 편면 또는 양면에 도체 회로를 형성한 회로 기판을 적층 중심으로 하여, 그 회로 기판의 표면에 절연층과 도체층을 교대로 적층함으로써, 다층화된 프린트 배선판 (실장 기판) 이 얻어진다. 또한, 이러한 실장 기판에 있어서의 모든 절연층 또는 절연 기판의 두께를 100㎛ 이하로 함으로써, 다층화된 실장 기판 자체의 두께를 얇게 할 수 있기 때문이다.
또한, 본 발명에 있어서, 절연 기판에 형성되는 도체 회로와, 제 1 및 제 2 비아군을 각각 구성하는 바이아홀 (다단 스택 비아) 이 모두, 도금 처리를 이용하여 형성되는 것이 바람직하다. 그 이유는, 제 1 비아군 또는 제 2 비아군을 각각 구성하는 바이아홀과, 그 바이아홀의 상면 및 하면에서 각각 접촉하는 도체 회로와의 접속 부분이 동일 도금 처리에 의한 도금막으로 형성되면, 박리가 생기기 어렵고, 측면으로부터 외부 응력을 받더라도 어긋남이 생기는 일이 없기 때문에, 도체 회로나 절연층에서 크랙 등이 발생하기 힘들기 때문이다.
상기 바이아홀 형성에 사용되는 도금막은 전해 도금 또는 무전해 도금 처리에 의해 형성하는 것이 바람직하다. 도금에 사용되는 금속으로는, 구리, 니켈, 철, 코발트 등의 금속 단체여도 되고, 이들 금속을 주로 하는 합금이어도 된다.
본 발명에 있어서의 바이아홀은, 도 1A∼1B 에 나타내는 바와 같이, 절연층의 두께 방향과 대략 수직인 방향으로 팽창된 부분을 가지고 형성되어 있는, 즉, 바이아홀 상면 또는 바닥면에서의 직경보다 상면과 바닥면의 사이 부분의 직경이 큰, 이른바 맥주통 형상으로 형성되는 것이 바람직하다. 이러한 맥주통 형상에 있어서는, 바이아홀의 상면 또는 바닥면에서는 직경이 가장 작고, 바이아홀의 적어도 일부, 예를 들어 상면과 바닥면의 정확히 중간 부분에 있어서, 직경이 가장 커지는 팽창된 부분이 형성된다.
이러한 팽창된 부분은, 상면 또는 바닥면에 있어서의 개구 직경 (최소 직경) 의 1.1∼1.5 배의 직경을 가지고 형성되는, 즉, 상면 또는 바닥면에 있어서의 직경을 D 로 한 경우, 팽창된 부분이 최대가 되는 지점의 직경이 1.1D∼1.5D 가 되는 형상인 것이 바람직하다.
그 이유는, 팽창된 부분이 최대가 되는 지점의 직경이 1.1D 미만이면, 맥주통 형상이 되지 않아, 그 효과를 발휘할 수 없기 때문이다. 한편, 팽창된 부분이 최대가 되는 지점의 직경이 1.5D 를 초과하면, 바이아홀 형성용 개구 내에 도금 등의 도전성 재료를 충분히 충전하기가 어렵고, 인접하는 바이아홀 사이의 층간 절 연층에서 절연 갭을 확보하기가 어려워지는 경우가 있어, 그 결과, 접속성이나 신뢰성을 저하시키기 때문이다.
본 발명에서의 바이아홀의 상면측 직경은 50∼250㎛ 의 범위인 것이 바람직하다. 상면측 직경이 50㎛ 미만이면, 비아 내에 도체층을 형성하기가 어려워지기 때문이고, 250㎛ 를 초과하면, 본원 발명에서의 비아 형상 (절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 갖는 형상) 에 있어서, 도체층의 형성이 지장을 받기 쉬워지는 것과, 인접하는 비아와의 갭을 확보하기 어려워지는 경우가 있기 때문이다.
상기 바닥면측의 비아 직경 (이하, 「비아 바닥 직경」이라고 한다) 은, 적어도 직경으로 10㎛ 이면 된다. 그 이유로는, 비아 형성은 도금 처리에 의해 형성되기 때문에, 그 도금막의 형성에는 비아 바닥 직경이 적어도 10㎛ 정도 필요하고, 그것에 의해서 상층의 도체층 (상층의 도체 회로 및 비아) 과 하층의 도체 회로의 접속을 실시할 수 있는 것이다.
본 발명에서의 다단 스택 비아에서는, 보다 외측에 있는 바이아홀 (상층의 바이아홀) 의 바닥면과, 보다 내측에 있는 바이아홀 (하층의 바이아홀) 의 바닥면이 동일 위치에서 겹쳐지도록 형성하는 것이 바람직하다. 즉, 도 2 에 나타내는 바와 같이, 제 1 비아군 또는 제 2 비아군을 각각 구성하는 복수의 바이아홀에 있어서, 각 바이아홀끼리 거의 동일 직선 상에 있도록 형성할 수 있다.
또한, 상층의 바이아홀의 바닥면과 하층의 바이아홀의 바닥면이, 그 일부에 있어서라도 겹쳐지면, 신뢰성이나 내낙하성을 저하시키기 어렵게 한다는 맥주통 형 상 부여에 의한 기능을 수행할 수 있기 때문에, 제 1 비아군 또는 제 2 비아군을 각각 구성하는 복수의 바이아홀에 있어서, 각 바이아홀끼리 서로 절연층의 두께 방향과 대략 수직인 방향으로 시프트된 위치에, 또한 그들 바이아홀의 바닥면이, 절연 기판의 두께 방향에 있어서 적어도 일부에서 겹치는 위치에 적층할 수 있다.
예를 들어, 도 3A 에 나타내는 바와 같이, 제 1 비아군 또는 제 2 비아군을 각각 구성하는 복수의 바이아홀을, 바이아홀 직경의 약 1/2 만큼 서로 시프트한 위치에 적층할 수 있다. 또한, 도 3B 에 나타내는 바와 같이, 제 1 비아군 또는 제 2 비아군을 각각 구성하는 복수의 바이아홀을, 대략 바이아홀 직경만큼 서로 시프트한 위치에 적층할 수도 있다.
이러한 맥주통 형상 (절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 갖는 형상) 부여에 의한 기능은, 통상의 프린트 배선판으로서 사용하는 경우에도, 충분히 효과를 발휘할 수 있다.
또한, 본 발명에 있어서의 다단 스택 비아를 구성하는 제 1 비아군 또는 제 2 비아군은, 적어도 2 층 이상의 절연 기판을 형성하고, 그들 절연 기판에 형성한 바이아홀을 적층시킴으로써 형성되는 것이 바람직하다. 즉, 3 층, 4 층, 또는 그 이상의 바이아홀을 적층시켜 제 1 비아군 또는 제 2 비아군을 구성해도 된다.
각각의 스택 비아, 즉, 제 1 비아군 및 제 2 비아군은 동일 적층수 (예를 들어, 제 1 비아군: 3 층, 제 2 비아군: 3 층) 여도 되고, 다른 적층수 (예를 들어, 제 1 비아군: 2 층, 제 2 비아군: 3 층) 여도 된다. 기본적으로는, 다단 스택 비아를 구성하는 제 1 비아군과 제 2 비아군을 대향하는 위치 관계에 형성시킴으로 써, 실장 기판의 전기 접속성이나 신뢰성을 현저히 저하시키는 일이 없다고 하는 효과를 나타낼 수 있다.
본 발명에서의 다단 스택 비아는, 전기적인 접속을 갖고 있는 도체층이어도 되지만, 전기적인 접속이 없는 도체층, 이른바 더미 도체층이어도 된다. 다단 스택 비아가 더미 도체층으로 형성되는 경우에는, 더미 이외의 도체층 (더미 도체층 주변에 존재하는 도체층이나 대향하는 다단 스택 비아 등으로 전기적인 접속을 갖는 도체층을 가리킨다) 의 신뢰성이나 내낙하성이 저하되는 일이 없고, 더구나 실장 기판의 휘어짐을 저감할 수 있기 때문에, 실장 기판의 평탄성을 확보할 수 있다.
또한, 본 발명에 있어서의 다단 스택 비아를 구성하는 제 1 비아군 및 제 2 비아군은, 도 2 에 나타내는 바와 같이, 각 절연 기판의 도체 회로가 형성되어 있는 영역 내에서 거의 동일 위치 (동일 직선 상에 있다) 에 배치되거나, 또는, 도 3A 또는 도 3B 에 나타내는 바와 같이, 서로 시프트된 위치 관계를 유지한 상태 (분산 상태) 로 배치되는 것이 바람직하다.
예를 들어, 절연 기판의 전체 영역에 걸쳐서 제 1 비아군 및 또는 제 2 비아군을 균등하게 분산 배열시킴으로써, 외부 응력에 의한 휘어짐에 대한 내성을 향상시킬 수 있다.
또한, 외부 응력에 의한 휘어짐의 영향을 가장 받기 쉬운, 주로 절연 기판의 중앙 부분에 제 1 비아군 및 또는 제 2 비아군을 집중적으로 배열시킴으로써, 외부 응력에 의한 휘어짐에 대한 내성을 향상시킬 수 있다.
또한, 절연 기판의 중앙부에는 배열시키지 않고, 주로 절연 기판의 중앙부를 둘러싼 주변부에 제 1 비아군 및 또는 제 2 비아군을 배열시키는 것도 가능하다. 이러한 배열에 의해 기판의 휘어짐에 대한 내성을 향상시켜서, 실장 기판의 평탄성을 확보하고, 외부 응력에 대한 내성을 갖게 할 수 있다.
또, 주로 절연 기판의 중앙 부분에 있어서는 제 1 비아군 및 제 2 비아군을 대향 배치시키고, 주변부에서는 제 1 비아군 및 제 2 비아군을 서로 시프트시킨 상태로 배치할 수도 있다.
상기 다단 스택 비아의 평면적인 배치 패턴으로는, 상기 서술한 패턴 이외에는, 정방 격자상 (도 5A∼5C 참조), 삼각 격자상 (도 6 참조), 일직선상 (도 7 참조) 등의 여러 가지 패턴을 들 수 있다.
상기 정방 격자상 배치의 경우에는, 예를 들어, 도 5A 에 나타낸 가상의 정방 매트릭스상으로 규칙성을 갖고 제 1 비아군과 제 2 비아군을 배치시키거나, 도 5B 에 나타낸 가상의 매트릭스상으로 제 1 비아군을 배치시키고, 그 매트릭스의 중간부 부분에 대향하는 제 2 비아군을 배치시키거나, 도 5C 에 나타낸 지그재그상의 가상 매트릭스상으로 규칙성을 갖고 제 1 비아군과 제 2 비아군을 배치시키는 것 등을 들 수 있다.
또한, 상기 삼각 격자상 배치의 경우에는, 예를 들어, 도 6 에 나타낸 가상의 삼각 형상으로 제 1 비아군을 배치시키고, 삼각형의 중심 부분 부근 또는 무게 중심에 대향하는 제 2 비아군을 배치시키는 것 등을 들 수 있다.
또한, 상기 일직선상 배치의 경우에는, 예를 들어, 도 7 에 나타낸 가상의 일직선상으로 적어도 2 개의 제 1 비아군을 배치시키고, 그 직선의 중심 부분 부근에 대향하는 제 2 비아군을 배치시키는 것 등을 들 수 있다.
또한, 이들 패턴의 2 종류 이상을 조합한 패턴에 의해 다단 스택 비아를 구성할 수도 있다.
그리고, 본 발명에 있어서의 다단 스택 비아의 다른 배치 패턴으로는, 예를 들어, 제 1 비아군이 형성되어 있지 않은 영역에 제 2 비아군을 대향 배치시키는 것도 가능하다. 예를 들어, 제 1 비아군을 평면적으로는 매트릭스상으로 배치시키고, 제 2 비아군을 제 1 비아군이 형성되지 않은 영역에 매트릭스상으로 배치시키거나, 또는, 제 1 비아군을 주로 기판 중앙부에 배치시키고, 제 2 비아군을 기판 주변부에 배치시키는 등의 패턴을 들 수 있다 (도 8A 참조).
또, 도 5∼도 8 에 있어서는 제 1 비아군은 ○ 표시로 나타내고, 제 2 비아군은 × 표시로 나타내지만, 이러한 배치와 반대 배치여도 된다. 비아 직경의 크기는, 제 1 비아군과 제 2 비아군에서 동일해도 되고, 각각 상이한 직경이어도 된다.
이하, 본 발명에 관련된 다층 프린트 배선판을 제조하는 방법의 일례에 관해서 구체적으로 설명한다.
(1) 본 발명에 관련된 다층 프린트 배선판을 제조함에 있어서, 그것을 구성하는 기본 단위로서의 회로 기판은, 절연성 기재의 편면 또는 양면에 구리박이 부착되어 있는 것을 출발 재료로서 사용할 수 있다.
이 절연성 기재는, 예를 들어, 유리크로스 에폭시 수지 기재, 유리크로스 비 스말레이미드 트리아진 수지 기재, 유리크로스 폴리페닐렌 에테르 수지 기재, 아라미드 부직포-에폭시 수지 기재, 아라미드 부직포-폴리이미드 수지 기재에서 선택되는 경질의 적층 기재가 사용되고, 특히 유리크로스 에폭시 수지 기재가 가장 바람직하다.
상기 절연성 기재의 두께는 100㎛ 이하인 것이 바람직하고, 또 30∼70㎛ 의 범위인 것이 보다 바람직하다. 그 이유는, 100㎛ 를 초과하는 두께에서는 다층화하였을 때에 기판 자체의 두께가 커져, 케이싱에 수용할 수 없다는 우려가 있기 때문이다.
상기 회로 기판에 레이저를 사용하여 바이아홀 형성용 개구를 형성시키기 위해서는, 레이저 조사에 의해 구리박과 절연 기재를 동시에 천공하는 다이렉트 레이저법과, 구리박의 바이아홀에 해당하는 구리박 부분을 에칭에 의해 제거한 후, 레이저 조사에 의해 절연 기재에 천공하는 콘포멀법이 있지만, 본 발명에서는 어느 쪽을 사용해도 된다.
상기 절연성 기재에 부착된 구리박의 두께는 5∼20㎛ 가 바람직하다.
그 이유는, 구리박의 두께가 5㎛ 미만이면, 후술하는 레이저 가공을 사용하여 절연성 기재에 바이아홀 형성용 개구를 형성할 때, 바이아홀 위치에 대응하는 구리박의 단면 부분이 변형되는 경우가 있기 때문에, 소정 형상의 도체 회로를 형성하기가 어렵기 때문이다. 또한, 에칭에 의해 미세한 선폭의 도체 회로 패턴을 형성하기 어렵기 때문이다. 한편, 구리박의 두께가 20㎛ 를 초과하면, 에칭에 의해 미세한 선폭의 도체 회로 패턴을 형성하기 어렵기 때문이다.
이 구리박은, 하프 에칭에 의해서 그 두께를 조정해도 된다. 이 경우, 구리박의 두께는 상기 수치보다 큰 것을 사용하여, 에칭 후의 구리박 두께가 상기 범위가 되도록 조정한다.
또한, 회로 기판으로서 양면에 구리가 부착된 적층판을 사용하는 경우에는, 구리박 두께가 상기 범위 내이지만, 양면에서 그 두께가 상이해도 된다. 그것에 의하여, 강도를 확보하거나 해서 후공정을 저해하지 않도록 할 수 있다.
상기 절연성 기재 및 구리박으로는, 특히, 에폭시 수지를 유리크로스에 함침시켜 B 스테이지로 한 프리프레그와, 구리박을 적층하고 가열 프레스함으로써 얻어지는 편면 또는 양면에 구리가 부착된 적층판을 사용하는 것이 바람직하다.
그 이유는, 구리박이 에칭된 후의 제조 공정 중에서 배선 패턴이나 바이아홀의 위치가 어긋나는 일이 없이, 위치 정밀도가 우수하기 때문이다.
(2) 다음으로, 레이저 가공에 의해서 절연성 기재에 바이아홀 형성용 개구를 형성한다.
회로 기판의 형성에 편면에 구리가 부착된 적층판을 사용하는 경우에는, 구리박이 부착된 측과 반대측의 절연성 기재 표면에 탄산 가스 레이저 조사를 실시하여, 절연성 기재를 관통시켜 구리박 (또는 도체 회로 패턴) 에 도달하는 개구를 형성한다.
회로 기판의 형성에 양면에 구리가 부착된 적층판을 사용하는 경우에는, 구리박이 부착된 절연성 기재의 편측 표면에 탄산 가스 레이저 조사를 실시하여, 구리박과 절연성 기재의 양쪽을 관통시켜, 절연성 기재의 타방의 표면에 부착된 구리 박 (또는 도체 회로 패턴) 에 도달하는 개구를 형성하거나, 또는, 절연성 기재에 부착된 편측의 구리박 표면에, 바이아홀 직경보다 조금 작은 직경의 구멍을 에칭에 의해 형성한 후, 그 구멍을 조사 마크로 해서 탄산 가스 레이저 조사를 실시하여, 절연성 기재를 관통시켜, 절연성 기재의 타방의 표면에 부착된 구리박 (또는 도체 회로 패턴) 에 도달하는 개구를 형성한다.
이러한 레이저 가공은 펄스 발진형 탄산 가스 레이저 가공 장치에 의해서 실시되고, 그 가공 조건은, 바이아홀 형성용 개구의 측벽이 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창되어, 그 팽창된 부분이 최대가 되는 중앙부에서의 직경이,바이아홀 형성용 개구 직경 (최소 개구 직경) 의 110∼150% 가 되도록 정해진다.
예를 들어, 펄스 에너지가 0.5∼100mJ, 펄스 폭이 1∼100μs, 펄스 간격이 0.5ms 이상, 주파수 2000∼3000Hz, 쇼트 수가 2∼10 의 범위 내로 함으로써, 개구 측벽의 팽창량을 조정할 수 있다.
그리고, 상기 가공 조건하에서 형성될 수 있는 바이아홀 형성용 개구의 구경은 50∼250㎛ 인 것이 바람직하다. 그 범위 내에서는, 개구 측벽의 팽창을 확실하게 형성할 수 있음과 함께, 배선의 고밀도화를 달성할 수 있기 때문이다.
(3) 상기 (2) 의 공정에서 형성된 개구의 측벽 및 바닥벽에 잔류하는 수지 잔재를 제거하기 위한 디스미어 처리 (Desmear) 를 실시한다.
이 디스미어 처리는, 산 또는 산화제 (예를 들어, 크롬산, 과망간산) 의 약액 처리 등과 같은 습식 처리나 산소 플라즈마 방전 처리, 코로나 방전 처리, 자외 선 레이저 처리 또는 엑시머 레이저 처리 등의 건식 처리에 의해서 실시된다.
이들 디스미어 처리 방법 중에서 어떠한 방법을 선택할지는, 절연 기재의 종류, 두께, 바이아홀의 개구 직경, 레이저 조사 조건 등에 따라서 잔류가 예상되는 스미어량을 고려하여 선택한다.
이 때, 레이저 가공 종료시부터 디스미어 처리 개시까지의 택트 타임을 짧게 (예를 들어, 레이저 가공으로부터 1 시간 이내에 실시하는 등) 함으로써, 또는 디스미어 처리를 변경하는 것 등에 의해, 본 발명에서의 비아 형상 (절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창된 부분을 갖는 형상) 을 확실히 형성할 수 있다.
(4) 다음으로, 디스미어 처리한 기판의 구리박면에 대하여 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시해서, 개구 내에 전해 구리 도금을 완전히 충전하여 이루어지는 바이아홀 (필드 비아) 을 형성한다.
또, 경우에 따라서는 전해 구리 도금 처리 후, 기판의 바이아홀 개구의 상부에 튀어나온 구리 도금을, 벨트 샌더 연마, 버프 연마, 에칭 등에 의해서 제거하여 평탄화해도 된다.
또한, 무전해 도금 처리를 실시한 후, 전해 구리 도금 처리를 실시해도 된다. 이 경우에는, 무전해 도금막은 구리, 니켈, 은 등의 금속을 사용해도 된다.
(5) 이어서, 상기 (4) 에 있어서 기판 상에 형성된 전해 구리 도금막 상에 에칭 레지스트층을 형성한다. 에칭 레지스트층은, 레지스트액을 도포하는 방법 또는 미리 필름상으로 한 것을 부착하는 방법 중 어느 방법이나 상관없다. 이 레지스트층 상에 미리 회로가 그려진 마스크를 탑재하여 노광, 현상 처리함으로써 에칭 레지스트층을 형성하고, 에칭 레지스트 비형성 부분의 금속층을 에칭하여, 도체 회로 및 랜드를 포함한 도체 회로 패턴을 형성한다.
이 에칭액으로는, 황산-과산화 수소, 과황산염, 염화 제 2 구리, 염화 제 2 철의 수용액 중에서 선택되는 적어도 1 종의 수용액이 바람직하다.
상기 구리박 및 전해 구리 도금막을 에칭하여 도체 회로를 형성하는 전처리로서, 파인 패턴을 쉽게 형성하기 위해서 미리 전해 구리 도금막의 표면 전체면을 에칭함으로써 두께를 조정해도 된다.
도체 회로의 일부로서의 랜드는 그 내경이 바이아홀 구경과 거의 동일하거나, 그 외경을 바이아홀 직경보다 크게 하여, 랜드 직경을 75∼350㎛ 의 범위로 형성하는 것이 바람직하다. 그 이유는, 랜드 직경을 상기 범위 내로 함으로써, 바이아홀의 위치가 시프트된 경우에도 다단 스택 비아로서의 역할을 해낼 수 있기 때문이다.
상기 (1)∼(5) 의 공정에 따라서 제작된 회로 기판을 적층 중심으로 하고, 그 편면 또는 양면에 절연 수지층과 구리박을 적층시킨다. 이것에 의해, 절연 수지층이 1 층 또는 2 층만 다층화된 기판이 된다.
그리고, 상기 (2)∼(5) 와 동일한 공정에 의해 적층화된 절연 수지층에 바이아홀 및 도체 회로를 형성시키고, 추가로, 절연 수지층과 구리박을 적층시켜, 상기 (2)∼(5) 와 동일한 공정을 반복 실시함으로써, 더욱 다층화된 프린트 배선판을 얻 을 수 있다.
전술한 방법은, 절연 수지층의 적층을 축차 적층함으로써 절연 수지층의 다층화가 이루어지지만, 필요에 따라서 절연 수지층의 적층을, 절연 수지층이 1 단위인 회로 기판을 2 층 이상으로 적층하고, 일괄적으로 가열 압착하여 다층 프린트 배선판으로서 형성해도 된다.
이러한 공정에 의해 형성한 다층 프린트 배선판에 있어서는, 적층되는 각 회로 기판 또는 각 절연 수지층에 형성되는 바이아홀은, 절연층의 중간 부분의 직경이 절연층의 상면에 노출되는 부분의 직경 또는 절연층의 하면에 노출되는 부분의 직경보다 큰, 맥주통 형상으로 형성되어 있다. 그리고, 적층 중심이 되는 회로 기판을 포함한 적어도 1 층의 절연 수지층에 형성되는 바이아홀은 제 1 비아군을 구성하고, 제 1 비아군을 구성하는 절연 수지층에 대향하여 배치, 적층되는 적어도 1 층의 다른 절연 수지층에 형성된 바이아홀은 제 2 비아군을 구성하고 있다. 이들 제 1 비아군 및 제 2 비아군에 의해 다단 스택 비아를 구성한다.
(6) 다음으로, 가장 외측의 회로 기판의 표면에 솔더 레지스트층을 각각 형성한다. 이 경우, 회로 기판의 외표면 전체에 솔더 레지스트 조성물을 도포하고, 그 도막을 건조시킨 후, 이 도막에, 땜납 패드의 개구부를 그린 포토마스크 필름을 탑재하여 노광, 현상 처리함으로써, 도체 회로의 바이아홀의 바로 위에 위치하는 도전성 패드 부분을 노출시킨 땜납 패드 개구를 각각 형성한다. 이 경우, 솔더 레지스트층을 드라이 필름화한 것을 접착하고, 노광·현상 또는 레이저에 의해 개구를 형성시켜도 된다.
포토마스크가 형성되어 있지 않은 부분으로부터 노출된 땜납 패드 상에, 니켈-금 등의 내식층을 형성한다. 이 때, 니켈층의 두께는 1∼7㎛ 가 바람직하고, 금층의 두께는 0.01∼0.1㎛ 가 바람직하다. 이들 금속 이외에도, 니켈-팔라듐-금, 금 (단일층), 은 (단일층) 등을 형성해도 된다.
상기 내식층을 형성한 후에, 마스크층을 박리한다. 이것에 의해, 내식층이 형성된 땜납 패드와 내식층이 형성되어 있지 않은 땜납 패드가 혼재하는 프린트 배선판이 된다.
(7) 상기 (6) 의 공정에서 얻어진 솔더 레지스트의 개구로부터 바이아홀의 바로 위에 노출된 땜납 패드 부분에 땜납체를 공급하고, 이 땜납체의 용융·고화에 의해서 땜납 범프를 형성하거나, 또는 도전성 볼 또는 도전성 핀을 도전성 접착제 또는 땜납층을 사용하여 패드부에 접합하여, 다층 회로 기판이 형성된다.
상기 땜납체 및 땜납층의 공급 방법으로는, 땜납 전사법이나 인쇄법을 사용할 수 있다.
여기서, 땜납 전사법은, 프리프레그에 땜납박을 접착한 후, 이 땜납박을 개구 부분에 상당하는 부분만을 남기고 에칭함으로써 땜납 패턴을 형성하여 땜납 캐리어 필름으로 하고, 이 땜납 캐리어 필름을, 기판의 솔더 레지스트 개구 부분에 플럭스를 도포한 후, 땜납 패턴이 패드에 접촉하도록 적층해서, 이것을 가열하여 전사하는 방법이다.
한편, 인쇄법은, 패드에 상당하는 부분에 개구를 형성한 인쇄 마스크 (메탈 마스크) 를 기판에 탑재하고, 땜납 페이스트를 인쇄하여 가열 처리하는 방법이다. 이러한 땜납 범프를 형성하는 땜납으로는, Sn/Ag 땜납, Sn/In 땜납, Sn/Zn 땜납, Sn/Bi 땜납 등을 사용할 수 있고, 그들의 융점은, 적층되는 각 회로 기판 사이를 접속하는 도전성 범프의 융점보다 낮은 것이 바람직하다.
실시예
(실시예 1)
(1) 우선, 다층 프린트 배선판을 구성하는 하나의 단위로서의 회로 기판을 제작한다. 이 회로 기판은 적층될 복수의 절연층 중 적층 중심이 되어야 하는 기판으로, 에폭시 수지를 유리크로스에 함침시켜서 B 스테이지로 한 프리프레그와 구리박을 적층하고 가열 프레스함으로써 얻어지는, 양면에 구리가 부착된 적층판 (10) 을 출발 재료로서 사용한다 (도 9A 참조).
상기 절연성 기재 (12) 의 두께는 60㎛, 구리박 (14) 의 두께는 12㎛ 였다. 이 적층판의 구리박을 12㎛ 보다 두꺼운 것을 사용하고, 에칭 처리에 의해 구리박의 두께를 12㎛ 로 조정해도 된다.
(2) 구리박 (14) 을 갖는 양면 회로 기판 (10) 에 탄산 가스 레이저 조사를 실시해서, 구리박 (14) 및 절연성 기재 (12) 를 관통하여 반대면 구리박에 도달하는 바이아홀 형성용 개구 (16) 를 형성하고, 그 레이저 가공 후 1 시간 이내에, 레이저 가공에 의해 형성한 개구 안을 과망간산의 약액 처리에 의해 디스미어 처리하였다 (도 9B 참조).
또, 이 실시예에 있어서는, 바이아홀 형성용 개구 (16) 의 형성에는 히타치 비아사 제조의 고피크 단펄스 발진형 탄산 가스 레이저 가공기를 사용하고, 두께가 12㎛ 인 구리박이 부착된 두께 60㎛ 의 유리크로스 에폭시 수지 기재에 대하여, 이하와 같은 가공 조건으로 구리박 상에 다이렉트로 레이저 빔 조사를 실시하여, 75㎛φ 의 개구 (16) 를 100 구멍/초의 스피드로 형성하였다.
이러한 조건으로 형성한 개구 (16) 는, 개구 내벽이 절연층의 두께 방향과 대략 수직인 방향으로 팽창되어 있으며, 가장 팽창되어 있는 중간 부분의 직경이, 절연층 상면에 노출되는 부분의 직경 또는 절연층 하면에 노출되는 부분의 직경의 1.2 배인 맥주통 형상이었다.
(레이저 가공 조건)
펄스 에너지: 0.5∼100mJ
펄스 폭: 1∼100μs
펄스 간격: 0.5ms 이상
쇼트 수: 2
발진 주파수: 2000∼3000Hz
(3) 디스미어 처리를 끝낸 바이아홀 형성용 개구 (16) 가 형성된 측의 구리박 (14) 표면에, 이하와 같은 조건으로 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하여, 전해 구리 도금막을 형성하였다 (도 9C 참조).
〔전해 도금액〕
황산: 2.24㏖/ℓ
황산구리: 0.26㏖/ℓ
첨가제 A (반응 촉진제): 10.0㎖/ℓ
첨가제 B (반응 억제제): 10.0㎖/ℓ
〔전해 도금 조건〕
전류 밀도: 1A/dm2
시간: 65 분
온도: 22±2℃
첨가제 A 에 의해 바이아홀 형성용 개구 내의 전해 구리 도금막 형성이 촉진되고, 반대로 첨가제 B 에 의해 주로 구리박 부분에 부착되어, 전해 구리 도금막의 형성이 억제된다. 또한, 바이아홀 형성용 개구 안이 전해 구리 도금에 의해 완전히 충전되어 구리박 (14) 과 거의 동일한 레벨이 되면, 첨가제 B 가 부착되기 때문에, 구리박 부분과 동일하게 전해 구리 도금막의 형성이 억제된다.
이것에 의해, 개구 (16) 내에 전해 구리 도금이 충전되어 이루어지는 바이아홀 (20) 이 형성되고, 그 바이아홀 (20) 의 표면과 구리박면이 거의 동일 레벨로 형성된다.
또한, 구리박 (14) 및 전해 구리 도금막으로 이루어지는 도체층을 에칭에 의해서 두께를 조정해도 된다. 필요에 따라, 샌더 벨트 연마 및 버프 연마의 물리적 방법에 의해서 도체층의 두께를 조정해도 된다.
(4) 상기 (3) 의 공정에 의해 얻어진 기판의 양면에 대하여, 구리박 (14) 및 전해 구리 도금막으로 이루어지는 도체층 상에, 감광성 드라이 필름으로 이루어지는 레지스트를 15∼20㎛ 의 두께로 형성하였다. 이 레지스트 상에 바이아홀의 랜드를 포함한 도체 회로가 그려진 마스크를 탑재하고 노광·현상 처리하여, 에칭 레지스트층 (22) 을 형성하였다 (도 9D 참조). 그리고, 에칭 레지스트 비형성부로부터 노출되는 구리박 (14) 및 전해 구리 도금막에 대하여, 과산화 수소수/황산으로 이루어지는 에칭액을 사용한 에칭 처리를 실시하여, 용해, 제거시켰다.
(5) 그 후, 에칭 레지스트층 (22) 을 알칼리액을 사용하여 박리시켜서, 바이아홀 랜드를 포함한 도체 회로의 패턴 (24) 이 형성된다. 이것에 의해, 기판의 표면과 이면의 도체 회로를 전기적으로 접속하는 바이아홀 (20) 이 형성되고, 그 바이아홀 (20) 과 도체 회로 (24) 를 형성하는 구리박 부분이 평탄화되어 이루어지는 회로 기판이 얻어진다 (도 9E 참조).
(6) 상기 (1)∼(5) 의 공정을 거쳐 얻어진 회로 기판의 표면 및 이면에 대하여, 에폭시 수지를 유리크로스에 함침시켜 B 스테이지로 한 두께 60㎛ 의 프리프레그와 두께 12㎛ 의 구리박을 포개고, 이들을 온도: 80∼250℃, 압력: 1.0∼5.0kgf/㎠ 의 프레스 조건하에서 가열 프레스함으로써, 회로 기판 상에 두께 60㎛ 의 수지 절연층 (26) 및 두께 12㎛ 의 도체층 (28) 을 적층하였다 (도 10A 참조).
(7) 이어서, 상기 (2) 의 공정과 거의 동일하게, 이하와 같은 가공 조건으로 기판의 양면에 대하여 탄산 가스 레이저 조사를 실시해서, 수지 절연층 (26) 및 도체층 (28) 을 관통하여 하층의 도체 회로 (24) 에 도달하는 85㎛φ 의 바이아홀 형성용 개구 (30) 를 100 구멍/초의 스피드로 형성하고, 그 후, 레이저 가공에 의해 형성한 개구 안을 과망간산의 약액 처리에 의해서 디스미어 처리하였다 (도 10B 참조).
또, 이러한 조건으로 형성한 개구 (30) 는, 개구 내벽이 절연층의 두께 방향과 대략 수직인 방향으로 팽창되어 있으며, 가장 팽창되어 있는 중간 부분의 직경이, 절연층 상면에 노출되는 부분의 직경 또는 절연층 하면에 노출되는 부분의 직경의 1.2 배인 맥주통 형상이었다.
(레이저 가공 조건)
펄스 에너지: 0.5∼100mJ
펄스 폭: 1∼100μs
펄스 간격: 0.5ms 이상
쇼트 수: 2
발진 주파수: 2000∼3000Hz
(8) 상기 (3) 의 공정과 거의 동일하게 하여, 디스미어 처리를 끝낸 바이아홀 형성용 개구측의 도체층 (28) 에 이하와 같은 조건으로 전해 구리 도금 처리를 실시해서, 전해 구리 도금막 (32) 을 형성하였다 (도 10C 참조).
〔전해 도금액〕
황산: 2.24㏖/ℓ
황산구리: 0.26㏖/ℓ
첨가제 A (반응 촉진제): 10.0㎖/ℓ
첨가제 B (반응 억제제): 10.0㎖/ℓ
〔전해 도금 조건〕
전류 밀도; 1A/dm2
시간: 65 분
온도: 22±2℃
이것에 의해, 개구 (30) 내에 전해 구리 도금 (32) 이 충전되어 이루어지는 바이아홀 (34) 이 형성되고, 그 바이아홀 (34) 의 표면과 구리박면이 거의 동일 레벨로 형성된다.
(9) 상기 (4) 의 공정과 거의 동일하게 하여, 상기 (8) 에서 얻은 전해 구리 도금 상에 감광성 드라이 필름으로 이루어지는 레지스트를 15∼20㎛ 의 두께로 형성하였다. 이 레지스트 상에 도체 회로, 바이아홀 (34) 의 랜드 등이 그려진 마스크를 탑재하고, 기판의 위치 맞춤을 실시한 후 노광·현상 처리를 실시함으로써, 에칭 레지스트층 (36) 을 형성하였다 (도 10D 참조).
그 후, 레지스트 비형성부에 과산화 수소수/황산으로 이루어지는 에칭액을 사용한 에칭 처리를 실시하여, 비형성부에 해당하는 구리도금막 및 구리박을 제거하였다.
(10) 이어서, 에칭 레지스트층 (36) 을 알칼리액에 의해서 박리하여, 바이아홀 (34) 및 그 랜드를 포함하는 도체 회로 (38) 가 형성된다. 이것에 의해, 기판의 표리를 접속하는 바이아홀 (34) 과 도체 회로 (38) 를 이루는 구리박 부분이 평탄화된 회로 기판이 얻어진다 (도 10E 참조).
또한, 상기 (6)∼(10) 의 공정을 되풀이함으로써, 추가로 1 층의 수지 절연 층 (40) 이 형성되고, 그 수지 절연층 (40) 에 형성한 개구 내에 전해 구리 도금을 충전하여 바이아홀 (42) 이 형성됨과 함께 바이아홀 랜드를 포함하는 도체 회로의 패턴 (44) 이 형성된다. 이것에 의해서, 양면 회로 기판 (10) 의 양면에 대하여 각각 2 층의 절연층 및 도체 회로가 형성되어 이루어지는 다층화된 프린트 배선판을 얻을 수 있다 (도 11 참조).
즉, 절연층수가 5, 도체 회로수가 6 인 다층 프린트 배선판이 형성되어, 양면 회로 기판 및 그 상방에 적층된 2 층의 절연층에 형성된 바이아홀은, 개구 내벽이 절연층의 두께 방향과 대략 수직인 방향으로 팽창되어 있으며, 가장 부푼 중간 부분의 직경이 절연층 상면에 노출되는 부분의 직경 또는 절연층 하면에 노출되는 부분의 직경의 1.2 배인 맥주통 형상의 제 1 비아군을 구성하고, 양면 회로 기판의 하방에 적층된 2 층의 절연층에 형성된 바이아홀도 제 1 비아군과 동일한 맥주통 형상인 제 2 비아군을 구성하며, 그들 비아군은 서로 대향 배치됨과 함께, 대략 동일 직선 상에 있도록 적층되었다.
(11) 상기 (10) 에서 얻은 기판의 가장 외측에 위치하는 2 개의 절연층 표면에 솔더 레지스트층 (46) 을 형성하였다.
우선, 두께가 20∼30㎛ 인 필름화된 솔더 레지스트를 도체 회로 (38) 가 형성된 절연층의 표면에 부착하였다. 이어서, 70℃ 에서 20 분간, 100℃ 에서 30 분간의 건조 처리를 실시한 후, 크롬층에 의해서 솔더 레지스트 개구부의 원 패턴 (마스크 패턴) 이 그려진 두께 5㎜ 의 소다 라임 유리 기판을, 크롬층이 형성된 측을 솔더 레지스트층 (46) 에 밀착시켜 1000mJ/㎠ 의 자외선으로 노광하고, DMTG 현 상 처리하였다.
또, 120℃ 에서 1 시간, 150℃ 에서 3 시간의 조건으로 가열 처리하고, 패드 부분에 대응한 개구 (48) (개구 직경 200㎛) 를 갖는 두께 20㎛ 의 솔더 레지스트층 (46) 을 형성하였다 (도 12A 참조).
다층 프린트 배선판의 가장 외측에 위치하는 절연층 표면에, 솔더 레지스트층 (46) 을 형성하기 전에, 필요에 따라서 조화층 (粗化層) 을 형성할 수 있다.
(12) 다음으로, 솔더 레지스트층 (46) 을 형성한 기판을, 염화니켈 30g/ℓ, 하이포아인산나트륨 10g/ℓ, 시트르산나트륨 10g/ℓ 로 이루어지는 pH=5 의 무전해 니켈 도금액에 20 분간 침지하고, 개구부 (48) 로부터 노출되는 도체 회로 (38) 의 표면에 두께 5㎛ 의 니켈 도금층을 형성하였다.
또, 그 기판을, 시안화 금칼륨 2g/ℓ, 염화암모늄 75g/ℓ, 시트르산나트륨 50g/ℓ, 하이포아인산나트륨 10g/ℓ 로 이루어지는 무전해 금 도금액에 93℃ 의 조건으로 23 초간 침지하고, 니켈 도금층 상에 두께 0.03㎛ 의 금 도금층을 형성하여, 니켈 도금층과 금 도금층으로 이루어지는 금속층에 피복되어 이루어지는 도체 패드 (50) 를 형성하였다.
(13) 그리고, 솔더 레지스트층 (46) 상에 메탈 마스크를 탑재해서 융점 (T2) 이 약 183℃ 인 Sn/Pb 땜납 또는 Sn/Ag/Cu 로 이루어지는 땜납 페이스트를 인쇄하고, 메탈 마스크를 떼어낸 후, 183℃ 에서 리플로우함으로써, 개구 (48) 로부터 노출되는 도체 패드 (50) 상에 땜납층 (52) 이 형성되어 이루어지는 다층 프린트 배선판을 형성하였다 (도 12B 참조).
이어서, 땜납층 (52) 이 형성되어 있지 않은 영역에는 주로 콘덴서, 저항 등의 전자 부품을 실장하고, 땜납층 (52) 이 형성되어 있는 영역에는 주로 키패드 등의 외부 단자를 실장함으로써, 다층 프린트 배선판을 제조하였다.
(실시예 2)
상기 양면 회로 기판의 표면 및 이면에 각각 적층된 절연층에 형성된 제 1 비아군 및 제 2 비아군을 구성하는 각 바이아홀을, 도 3A 에 나타내는 바와 같이, 서로 바이아홀 직경의 약 1/2 의 거리만큼 시프트된 위치에 형성한 것 외에는 실시예 1 과 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 3)
상기 양면 회로 기판 및 그 상방에 적층된 절연층에 형성된 제 1 비아군 및 양면 회로 기판의 하방에 적층된 절연층에 형성된 제 2 비아군을 구성하는 각 바이아홀을, 도 3B 에 나타내는 바와 같이, 서로 거의 바이아홀 직경만큼 시프트된 위치에 형성한 것 외에는 실시예 1 과 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 4)
상기 양면 회로 기판의 상방에 2 층의 절연층을 적층하고, 양면 회로 기판의 하방에 1 층의 절연층을 적층하여, 절연층수가 4, 도체 회로수가 5 인 다층 프린트 배선판을 형성한 것 외에는 실시예 1 과 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 5)
상기 양면 회로 기판의 상방에 2 층의 절연층을 적층하고, 양면 회로 기판의 하방에 1 층의 절연층을 적층하여, 절연층수가 4, 도체 회로수가 5 인 다층 프린트 배선판을 형성한 것 외에는 실시예 2 와 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 6)
상기 양면 회로 기판의 상방에 2 층의 절연층을 적층하고, 양면 회로 기판의 하방에 1 층의 절연층을 적층하여, 절연층수가 4, 도체 회로수가 5 인 다층 프린트 배선판을 형성한 것 외에는 실시예 3 과 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 7)
상기 양면 회로 기판 및 그 상방에 적층된 절연층에 형성된 제 1 비아군을, 도 4 에 나타내는 바와 같이, 양면 회로 기판의 하방에 적층된 절연층에 형성한 제 2 비아군에 대하여 서로 거의 바이아홀 직경만큼 수평 방향으로 시프트된 위치 관계로 적층한 것 외에는 실시예 1 과 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 8)
상기 양면 회로 기판의 상방에 2 층의 절연층을 적층하고, 양면 회로 기판의 하방에 1 층의 절연층을 적층하여, 절연층수가 4, 도체 회로수가 5 인 다층 프린트 배선판을 형성한 것 외에는 실시예 7 과 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 9)
상기 제 1 비아군을 형성하는 바이아홀을, 도 5A 에 나타내는 바와 같이, 절연 기판 상의 가상 정방 격자 (격자 간격: 10㎜) 의 대향하는 2 개의 정점에 위치시키고, 타방의 비아군을 형성하는 바이아홀을 상기 절연 기판 상의 가상 정방 격자의 다른 대향하는 2 개의 정점에 위치하도록 적층한 것 외에는 실시예 4 와 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 10)
상기 제 1 비아군을 형성하는 바이아홀을, 도 5B 에 나타내는 바와 같이, 절연 기판 상의 가상 정방 격자 (격자 간격: 10㎜) 의 각 정점에 위치시키고, 타방의 비아군을 형성하는 바이아홀을 상기 가상 정방 격자의 중심에 위치하도록 적층한 것 외에는 실시예 4 와 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 11)
상기 제 1 비아군을 형성하는 바이아홀을, 도 6 에 나타내는 바와 같이, 상기 절연 기판 상의 가상 삼각 격자 (격자 간격: 20㎜) 의 각 정점에 위치시키고, 제 2 비아군을 형성하는 바이아홀을 상기 가상 삼각 격자의 중심에 위치시켜 적층한 것 외에는 실시예 4 와 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(실시예 12)
상기 제 1 비아군을 구성하는 바이아홀을, 도 8A 에 나타내는 바와 같이, 상기 절연 기판의 거의 중앙부에 위치시켜, 40㎜×40㎜ 영역 내에 집중적으로 배치하고, 제 2 비아군을 구성하는 바이아홀을, 상기 중앙부를 둘러싼 주변 영역 (40㎜× 40㎜ 의 중앙 영역 외측이고, 70㎜×100㎜ 영역의 내측) 에 배치한 것 외에는 실시예 4 와 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(비교예 1)
제 1 비아군을 구성하는 바이아홀을 형성하였지만, 제 2 비아군은 형성하지 않은 것, 및, 비아 가공시의 레이저 가공 조건을 하기에 나타낸 조건으로 실시한 것 외에는 실시예 1 과 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(레이저 가공 조건)
펄스 에너지: 0.5∼100mJ
펄스 폭: 1∼100μs
펄스 간격: 0.5ms 이상
쇼트 수: 1
발진 주파수: 1000Hz
또, 디스미어 처리는 레이저 가공 후, 2 시간 후에 실시하였다.
이 비교예 1 에서는, 바이아홀 형상에서는 팽창된 부분의 형성이 확인되지 않았다.
(비교예 2)
제 1 비아군 및 제 2 비아군을 구성하는 바이아홀을 형성하지 않은 것, 및, 비아 가공시의 레이저 가공 조건을 하기에 나타낸 조건으로 실시한 것 외에는 실시예 1 과 거의 동일하게 하여, 다층 프린트 배선판을 제조하였다.
(레이저 가공 조건)
펄스 에너지: 0.5∼100mJ
펄스 폭: 1∼100μs
펄스 간격: 0.5ms 이상
쇼트 수: 1
발진 주파수: 1000Hz
또, 디스미어 처리는 레이저 가공 후, 2 시간 후에 실시하였다.
이 비교예 2 에서는, 바이아홀 형상에서는 팽창된 부분의 형성이 확인되지 않았다.
이상 설명한 실시예 1∼12 및 비교예 1∼2 에 따라서 제조된 다층 프린트 배선판에 대해서 A 항목의 평가 시험을 실시하고, 각각 제조된 다층 프린트 배선판을 전자 기기의 케이싱에 수납한 후, B 항목 및 C 항목의 평가 시험을 실시하였다. 그들의 평가 시험 결과는 표 1 에 나타낸다.
A. 기판 부하 시험
기판의 일단을 고정한 수평 상태로부터, 고정되어 있지 않은 타방을 3㎝ 만큼 들어 올려 기판을 휘어지게 한 후, 수평 상태로 되돌리는 반복을 30 회 실시하였다. 그 후에, 다단 비아에 해당하는 특정 회로의 도통 시험을 실시하고, 오픈 (도체 회로의 단선) 을 확인하기 위해서, 저항치의 변화량을 측정, 저항 변화율을 산출하여, 그 결과를 표 1 에 나타내었다.
또, 저항 변화율=((기판 부하 시험 후의 저항치-기판 부하 시험 전의 저항치)/기판 부하 시험 전의 저항치)
B. 신뢰성 시험
상기 실시예 1∼12 및 비교예 1∼2 에 따라서 제조한 다층 프린트 배선판의 도통 테스트를 실시하여, 각각 랜덤하게 양품을 10 개씩 추출하였다. 그 후, 히트 사이클 조건하 (-55℃/3 분 ↔ 130℃/3 분을 1 사이클로 하여), 사이클 수를 1000 회, 2000 회, 3000 회까지 실시하고, 각각 1000 회마다 2 시간 자연 방치시킨 후에 도통 시험을 실시한 후, 오픈 (도체 회로의 단선) 유무를 확인하기 위해서 접속 저항의 변화량이 10% ((히트 사이클 후의 접속 저항치-초기치의 접속 저항치)/초기치의 접속 저항치) 를 넘은 것을 불량으로 간주하고, 그 불량으로 간주된 수를 표 1 에 나타내었다.
C. 낙하 시험
상기 실시예 1∼12 및 비교예 1∼2 에 따라서 제조한 다층 프린트 배선판을 케이싱에 수납하고, 기판에 실장된 액정 표시부를 하향으로 한 상태에서 케이싱을 1m 의 높이로부터 자연 낙하시켰다. 그 낙하 횟수를 50 회, 100 회, 150 회 실시하여, 도체 회로의 도통을 확인하였다. 이 낙하 시험의 결과를 표 1 에 나타내었다.
또, 접속 저항치의 변화량이 5% 이내인 경우에는 ○ (Good), 접속 저항치의 변화량이 10% 이내인 경우에는 △ (Average), 접속 저항치의 변화량이 10% 초과하는 경우에는 × (Poor) 로 나타내었다.
Figure 112007036841463-PCT00001
(참고예)
평가 항목 A 의 결과 데이터를 바탕으로, 바이아홀의 팽창 정도 (절연층의 개구 직경에 대하여, 최대로 팽창된 부분의 직경의 비율) 를 1.0 배, 1.1 배, 1.3 배, 1.5 배, 1.6 배, 1.8 배로, 합계 6 종류의 상이한 것을 제작한 것으로 하여, 시뮬레이션을 실시하였다. 이들 기판에 대하여, 각 실시예와 비교예에서 평가한 항목 A. 와 동일한 기판 부하 시험을 50 회 실시한 것으로 하여 접속 저항의 변화량을 시뮬레이션하여, 저항 변화율로서의 결과를 표 2 에 나타내었다.
Figure 112007036841463-PCT00002
산업상이용가능성
이상 설명한 바와 같이, 본 발명에 관련된 다층 프린트 배선판에 의하면, 낙하하였을 때의 충격력 등의 외부 응력을 억제해서, 절연층이 휘어지는 것을 억제할 수 있기 때문에, 도체 회로의 크랙이나 단선 등을 방지하여 실장 기판의 신뢰성이나 내낙하성의 저하를 경감시킬 수 있는 다층 프린트 배선판을 제공할 수 있다.

Claims (18)

  1. 절연층과 도체층이 교대로 적층되고, 도체층끼리가 절연층에 형성한 바이아홀을 통해서 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
    상기 바이아홀은 적어도 그 일부에 있어서, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창부를 가지고 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  2. 도체 회로를 갖는 하나의 절연 기판의 양면에 도체 회로를 갖는 다른 절연 기판이 각각 적어도 1 층 적층되고, 상기 하나의 절연 기판에 형성한 도체 회로와 다른 절연 기판에 형성한 도체 회로가 각 절연 기판에 형성한 바이아홀을 통해서 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
    상기 각 바이아홀은 적어도 그 일부에 있어서, 절연 기판의 두께 방향에 대하여 대략 수직인 방향으로 팽창부를 가지고 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연층 또는 절연 기판의 두께는 100㎛ 이하인 것을 특징으로 하는 다층 프린트 배선판.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 절연층 또는 절연 기판의 두께는 50㎛ 이하인 것을 특징으로 하는 다층 프린트 배선판.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 바이아홀은 다단 스택 비아의 형태로 적층되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  6. 제 2 항에 있어서,
    상기 바이아홀은, 상기 하나의 절연 기판의 일방의 표면에 적층된 절연 기판에 형성한 바이아홀로 이루어지는 제 1 비아군과, 상기 하나의 절연 기판의 타방의 표면에 적층된 절연 기판에 형성한 바이아홀로 이루어지는 제 2 비아군으로 구성되고,
    상기 제 1 비아군은, 상기 제 2 비아군에 대향하는 위치 관계로 적층되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  7. 제 2 항에 있어서,
    상기 바이아홀은, 상기 하나의 절연 기판의 일방의 표면에 적층된 절연 기판에 형성한 바이아홀로 이루어지는 제 1 비아군과, 상기 하나의 절연 기판의 타방의 표면에 적층된 절연 기판에 형성한 바이아홀로 이루어지는 제 2 비아군으로 구성되 고,
    상기 제 1 비아군은, 상기 제 2 비아군에 대하여 절연 기판의 두께 방향과 대략 수직인 방향으로 시프트된 위치 관계로 적층되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 비아군 또는 상기 제 2 비아군을 형성하는 각 바이아홀은, 서로 대략 동일 직선 상에 위치하도록 적층되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 비아군 또는 상기 제 2 비아군을 형성하는 각 바이아홀은, 서로 절연 기판의 두께 방향과 대략 수직인 방향으로 시프트된 위치 관계로 적층되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  10. 제 7 항에 있어서,
    상기 제 1 비아군 또는 제 2 비아군 중 어느 일방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 정방 격자의 대향하는 2 개의 정점에 위치하고, 타방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 정방 격자의 다른 대향하는 2 개의 정점에 위치하도록 구성되어 있는 것을 특징으로 하는 다층 프 린트 배선판.
  11. 제 7 항에 있어서,
    상기 제 1 비아군 또는 제 2 비아군 중 어느 일방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 정방 격자의 각 정점에 위치하고, 타방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 정방 격자의 중심에 위치하도록 구성되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  12. 제 7 항에 있어서,
    상기 제 1 비아군 또는 제 2 비아군 중 어느 일방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 삼각 격자의 각 정점에 위치하고, 타방의 비아군을 구성하는 바이아홀은, 상기 절연 기판 상의 가상 삼각 격자의 중심에 위치하여 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  13. 제 7 항에 있어서,
    상기 제 1 비아군 또는 제 2 비아군 중 어느 일방의 비아군을 구성하는 바이아홀은, 상기 절연 기판의 소정 영역에 집중 배치되고, 타방의 비아군을 구성하는 바이아홀은, 절연 기판의 상기 소정 영역을 둘러싼 주변 영역에 배치되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 각 바이아홀은, 그 팽창부가 최대가 되는 지점의 직경이 절연 기판의 상면 또는 바닥면에 있어서 노출되는 개구 직경의 1.1∼1.5 배가 되는 맥주통 형상인 것을 특징으로 하는 다층 프린트 배선판.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 각 바이아홀은, 절연 기판에 형성한 개구 내에 도금을 충전한 것인 것을 특징으로 하는 다층 프린트 배선판.
  16. 절연층과 도체층이 교대로 적층되고, 도체층끼리가 절연층에 형성한 바이아홀을 통해서 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
    상기 절연층은 적어도 3 층이고,
    상기 바이아홀은 제 1 비아군과 제 2 비아군으로 이루어지고,
    상기 제 1 비아군은, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창부를 갖고, 또한 2 단 이상의 스택 비아로 이루어지는 바이아홀로 형성되고,
    상기 제 2 비아군은, 절연층의 두께 방향에 대하여 대략 수직인 방향으로 팽창부를 갖는 바이아홀로 형성되고,
    상기 제 1 비아군과 제 2 비아군은, 대향하는 위치에 배치되어 있는 다층 프린트 배선판.
  17. 제 16 항에 있어서,
    상기 절연층의 두께는 100㎛ 이하인, 다층 프린트 배선판.
  18. 제 16 항에 있어서,
    상기 절연층의 두께는 50㎛ 이하인, 다층 프린트 배선판.
KR1020077011446A 2005-07-07 2006-07-07 다층 프린트 배선판 KR20070070224A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005199442 2005-07-07
JPJP-P-2005-00199442 2005-07-07

Publications (1)

Publication Number Publication Date
KR20070070224A true KR20070070224A (ko) 2007-07-03

Family

ID=37637239

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077011446A KR20070070224A (ko) 2005-07-07 2006-07-07 다층 프린트 배선판

Country Status (7)

Country Link
US (3) US7759582B2 (ko)
EP (1) EP1858308B1 (ko)
JP (1) JP4913053B2 (ko)
KR (1) KR20070070224A (ko)
CN (1) CN101069457A (ko)
TW (1) TW200715932A (ko)
WO (1) WO2007007861A1 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7834273B2 (en) * 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
US8071883B2 (en) * 2006-10-23 2011-12-06 Ibiden Co., Ltd. Flex-rigid wiring board including flexible substrate and non-flexible substrate and method of manufacturing the same
US7982135B2 (en) * 2006-10-30 2011-07-19 Ibiden Co., Ltd. Flex-rigid wiring board and method of manufacturing the same
JPWO2008053833A1 (ja) * 2006-11-03 2010-02-25 イビデン株式会社 多層プリント配線板
JP2009170753A (ja) * 2008-01-18 2009-07-30 Panasonic Corp 多層プリント配線板とこれを用いた実装体
EP2187720A4 (en) * 2008-03-10 2011-11-23 Ibiden Co Ltd FLEXIBLE PCB AND MANUFACTURING METHOD THEREFOR
JP5176995B2 (ja) * 2008-05-14 2013-04-03 凸版印刷株式会社 半導体パッケージ用多層基板の製造方法
US8531015B2 (en) 2009-03-26 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a thin wafer without a carrier
KR101044152B1 (ko) 2009-10-26 2011-06-24 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101051491B1 (ko) 2009-10-28 2011-07-22 삼성전기주식회사 다층 경연성 인쇄회로기판 및 다층 경연성 인쇄회로기판의 제조방법
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US8913402B1 (en) * 2010-05-20 2014-12-16 American Semiconductor, Inc. Triple-damascene interposer
US8693203B2 (en) * 2011-01-14 2014-04-08 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices
KR20120124319A (ko) * 2011-05-03 2012-11-13 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
WO2013133827A1 (en) 2012-03-07 2013-09-12 Intel Corporation Glass clad microelectronic substrate
JP2013229524A (ja) * 2012-04-26 2013-11-07 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
CN104349609A (zh) * 2013-08-08 2015-02-11 北大方正集团有限公司 印刷线路板及其制作方法
KR20150021342A (ko) * 2013-08-20 2015-03-02 삼성전기주식회사 다층인쇄회로기판
USD785575S1 (en) * 2014-05-28 2017-05-02 Sumitomo Electric Industries, Ltd. Flexible printed wiring board
CN104157510A (zh) * 2014-08-06 2014-11-19 海拉(厦门)汽车电子有限公司 一种低热阻低成本的车用固态继电器
JP2016219452A (ja) * 2015-05-14 2016-12-22 富士通株式会社 多層基板及び多層基板の製造方法
CN104902679A (zh) * 2015-06-24 2015-09-09 江西芯创光电有限公司 一种多层电路板的板间导通结构及导通工艺
DE102015222400A1 (de) * 2015-11-13 2017-06-08 Schaeffler Technologies AG & Co. KG Multilayer-Platine und Verfahren zu deren Herstellung
CN105789069B (zh) * 2016-03-22 2018-08-10 上海集成电路研发中心有限公司 使用压焊点混合式键合工艺形成堆叠硅片的方法
CN105911405B (zh) * 2016-03-30 2019-03-15 业成光电(深圳)有限公司 防断式电性封闭回路之制作方法
USD877099S1 (en) * 2017-03-15 2020-03-03 Sumitomo Electric Industries, Ltd. Flexible printed wiring board for a module
CN111033771B (zh) * 2017-08-29 2023-10-20 京瓷株式会社 电子部件搭载用基板、电子装置及电子模块
JP6835051B2 (ja) * 2018-09-26 2021-02-24 日亜化学工業株式会社 回路基板及び部品実装基板、並びに、それらの製造方法
EP3790365A1 (en) * 2019-09-04 2021-03-10 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
DE102020214777A1 (de) 2020-11-25 2022-05-25 Robert Bosch Gesellschaft mit beschränkter Haftung Mehrlagensubstrat und Elektronikvorrichtung
CN114062419B (zh) * 2021-10-12 2023-05-26 中国电子科技集团公司第二十九研究所 一种多层共烧陶瓷基板收缩失配度的测试方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3471631A (en) * 1968-04-03 1969-10-07 Us Air Force Fabrication of microminiature multilayer circuit boards
JPH0375557A (ja) 1989-08-18 1991-03-29 Mitsubishi Electric Corp 超音波探触子
JPH0375557U (ko) * 1989-11-27 1991-07-29
US5473120A (en) 1992-04-27 1995-12-05 Tokuyama Corporation Multilayer board and fabrication method thereof
JP3057924B2 (ja) * 1992-09-22 2000-07-04 松下電器産業株式会社 両面プリント基板およびその製造方法
TW232712B (en) 1993-05-26 1994-10-21 Zaptech Corp Method for producing steel
CN1075338C (zh) * 1993-09-21 2001-11-21 松下电器产业株式会社 电路基板连接件及用其制造多层电路基板的方法
CN1044762C (zh) * 1993-09-22 1999-08-18 松下电器产业株式会社 印刷电路板及其制造方法
CA2137861A1 (en) 1994-02-21 1995-08-22 Walter Schmidt Process for the production of structures
JPH08116174A (ja) 1994-08-25 1996-05-07 Matsushita Electric Ind Co Ltd 回路形成基板およびその製造方法
JP3651027B2 (ja) 1994-08-29 2005-05-25 株式会社村田製作所 多層配線基板の製造方法
JP3290041B2 (ja) * 1995-02-17 2002-06-10 インターナショナル・ビジネス・マシーンズ・コーポレーション 多層プリント基板、多層プリント基板の製造方法
JPH09293968A (ja) * 1996-04-25 1997-11-11 Kyocera Corp 多層配線基板およびその製造方法
US6631558B2 (en) * 1996-06-05 2003-10-14 Laservia Corporation Blind via laser drilling system
JP3492467B2 (ja) 1996-06-20 2004-02-03 イビデン株式会社 多層プリント配線板用片面回路基板、および多層プリント配線板とその製造方法
US5874770A (en) 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JP4662391B2 (ja) 1997-12-29 2011-03-30 イビデン株式会社 多層プリント配線板
JP2000022337A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Works Ltd 多層配線板及びその製造方法
JP3067021B2 (ja) * 1998-09-18 2000-07-17 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 両面配線基板の製造方法
JP3414653B2 (ja) * 1998-10-28 2003-06-09 松下電器産業株式会社 多層基板の製造方法および多層基板
JP4040783B2 (ja) 1999-02-25 2008-01-30 日立ビアメカニクス株式会社 プリント基板のブラインドホール形成方法
US6828510B1 (en) 1999-06-02 2004-12-07 Ibiden Co., Ltd. Multilayer printed wiring board and method of manufacturing multilayer printed wiring board
JP3792447B2 (ja) * 1999-08-31 2006-07-05 京セラ株式会社 配線基板およびその製造方法
JP2001077497A (ja) * 1999-09-01 2001-03-23 Denso Corp プリント基板及びその製造方法
TW512653B (en) 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP4592891B2 (ja) 1999-11-26 2010-12-08 イビデン株式会社 多層回路基板および半導体装置
JP4486196B2 (ja) 1999-12-08 2010-06-23 イビデン株式会社 多層プリント配線板用片面回路基板およびその製造方法
JP2002026521A (ja) 2000-07-07 2002-01-25 Mitsubishi Electric Corp 多層プリント配線板の製造方法
JP2002314245A (ja) 2001-04-11 2002-10-25 Ngk Insulators Ltd コア基板の製造方法及びその製造方法により製造されたコア基板、そのコア基板を用いた複層コア基板の製造方法及び多層積層基板の製造方法
JP3941433B2 (ja) 2001-08-08 2007-07-04 株式会社豊田自動織機 ビアホールのスミア除去方法
JP3807312B2 (ja) 2002-01-18 2006-08-09 富士通株式会社 プリント基板とその製造方法
JP2003229666A (ja) 2002-02-04 2003-08-15 Ibiden Co Ltd 配線板の製造方法および配線板
TW530377B (en) 2002-05-28 2003-05-01 Via Tech Inc Structure of laminated substrate with high integration and method of production thereof
US7260890B2 (en) 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
JP2004356618A (ja) 2003-03-19 2004-12-16 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
JP2005026406A (ja) 2003-07-01 2005-01-27 Matsushita Electric Ind Co Ltd コンデンサ電極保持配線基板およびその製造方法
JP2005038918A (ja) * 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd 多層フレキシブルプリント配線板及びその製造方法
JP2005072328A (ja) 2003-08-26 2005-03-17 Kyocera Corp 多層配線基板
US20050085016A1 (en) 2003-09-26 2005-04-21 Tessera, Inc. Structure and method of making capped chips using sacrificial layer
JP2005183466A (ja) 2003-12-16 2005-07-07 Ibiden Co Ltd 多層プリント配線板
US7834273B2 (en) 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
TW200733842A (en) * 2005-12-16 2007-09-01 Ibiden Co Ltd Multilayer printed wiring board and method for producing the same

Also Published As

Publication number Publication date
US7973249B2 (en) 2011-07-05
TWI334757B (ko) 2010-12-11
JP4913053B2 (ja) 2012-04-11
EP1858308B1 (en) 2012-04-18
EP1858308A4 (en) 2010-03-31
US7759582B2 (en) 2010-07-20
EP1858308A1 (en) 2007-11-21
US8181341B2 (en) 2012-05-22
CN101069457A (zh) 2007-11-07
TW200715932A (en) 2007-04-16
WO2007007861A1 (ja) 2007-01-18
US20100155130A1 (en) 2010-06-24
US20090255111A1 (en) 2009-10-15
JPWO2007007861A1 (ja) 2009-01-29
US20070154741A1 (en) 2007-07-05

Similar Documents

Publication Publication Date Title
KR100987619B1 (ko) 다층 프린트 배선판
KR20070070224A (ko) 다층 프린트 배선판
JP4794458B2 (ja) 多層プリント配線板及び多層プリント配線板の製造方法
US9363891B2 (en) Printed wiring board and method for manufacturing the same
US8966750B2 (en) Method of manufacturing a multilayered printed wiring board
KR20080046275A (ko) 다층 프린트 배선판 및 그 제조 방법
JP2001028482A (ja) 多層配線基板およびその製造方法
JP4562154B2 (ja) 半導体モジュールの製造方法
KR20140095200A (ko) 초박형 인쇄회로기판의 제조 방법
JP2003007777A (ja) フィルムキャリア及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20100129

Effective date: 20110930