JP4913053B2 - 多層プリント配線板 - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 143
- 239000004020 conductor Substances 0.000 claims description 93
- 238000007747 plating Methods 0.000 claims description 44
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 192
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 77
- 229910000679 solder Inorganic materials 0.000 description 53
- 239000011889 copper foil Substances 0.000 description 49
- 238000000034 method Methods 0.000 description 37
- 238000012545 processing Methods 0.000 description 30
- 239000010949 copper Substances 0.000 description 29
- 229910052802 copper Inorganic materials 0.000 description 28
- 239000002585 base Substances 0.000 description 26
- 229920005989 resin Polymers 0.000 description 24
- 239000011347 resin Substances 0.000 description 24
- 238000005530 etching Methods 0.000 description 23
- 239000000463 material Substances 0.000 description 23
- 230000008569 process Effects 0.000 description 21
- 238000012360 testing method Methods 0.000 description 21
- 238000011282 treatment Methods 0.000 description 17
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- 230000006355 external stress Effects 0.000 description 13
- 239000004744 fabric Substances 0.000 description 11
- 239000011521 glass Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000008859 change Effects 0.000 description 9
- 239000003822 epoxy resin Substances 0.000 description 9
- 229920000647 polyepoxide Polymers 0.000 description 9
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 239000000654 additive Substances 0.000 description 7
- 230000000996 additive effect Effects 0.000 description 7
- 239000001569 carbon dioxide Substances 0.000 description 7
- 229910002092 carbon dioxide Inorganic materials 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- 230000007797 corrosion Effects 0.000 description 6
- 238000005260 corrosion Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 238000010030 laminating Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 239000002253 acid Substances 0.000 description 4
- 239000004760 aramid Substances 0.000 description 4
- 229920003235 aromatic polyamide Polymers 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 3
- 239000011888 foil Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000003825 pressing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 2
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 2
- KWSLGOVYXMQPPX-UHFFFAOYSA-N 5-[3-(trifluoromethyl)phenyl]-2h-tetrazole Chemical compound FC(F)(F)C1=CC=CC(C2=NNN=N2)=C1 KWSLGOVYXMQPPX-UHFFFAOYSA-N 0.000 description 2
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonia chloride Chemical compound [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910000365 copper sulfate Inorganic materials 0.000 description 2
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 2
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 description 2
- 238000007731 hot pressing Methods 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000013532 laser treatment Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229920003192 poly(bis maleimide) Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 229920001955 polyphenylene ether Polymers 0.000 description 2
- 239000002683 reaction inhibitor Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000001509 sodium citrate Substances 0.000 description 2
- NLJMYIDDQXHKNR-UHFFFAOYSA-K sodium citrate Chemical compound O.O.[Na+].[Na+].[Na+].[O-]C(=O)CC(O)(CC([O-])=O)C([O-])=O NLJMYIDDQXHKNR-UHFFFAOYSA-K 0.000 description 2
- 229910001379 sodium hypophosphite Inorganic materials 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000008961 swelling Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- 229910021586 Nickel(II) chloride Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 235000019270 ammonium chloride Nutrition 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- KRVSOGSZCMJSLX-UHFFFAOYSA-L chromic acid Substances O[Cr](O)(=O)=O KRVSOGSZCMJSLX-UHFFFAOYSA-L 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000003851 corona treatment Methods 0.000 description 1
- 229960003280 cupric chloride Drugs 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 208000028659 discharge Diseases 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- AWJWCTOOIBYHON-UHFFFAOYSA-N furo[3,4-b]pyrazine-5,7-dione Chemical compound C1=CN=C2C(=O)OC(=O)C2=N1 AWJWCTOOIBYHON-UHFFFAOYSA-N 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QMMRZOWCJAIUJA-UHFFFAOYSA-L nickel dichloride Chemical compound Cl[Ni]Cl QMMRZOWCJAIUJA-UHFFFAOYSA-L 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- JRKICGRDRMAZLK-UHFFFAOYSA-L peroxydisulfate Chemical compound [O-]S(=O)(=O)OOS([O-])(=O)=O JRKICGRDRMAZLK-UHFFFAOYSA-L 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
- XTFKWYDMKGAZKK-UHFFFAOYSA-N potassium;gold(1+);dicyanide Chemical compound [K+].[Au+].N#[C-].N#[C-] XTFKWYDMKGAZKK-UHFFFAOYSA-N 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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Description
【0001】
本発明は、表層にコンデンサやICなどの電子部品を実装するための多層プリント配線板に係り、詳しくは、落下による電子部品の脱落や、電気接続性、信頼性の低下を招くことのない多層プリント配線板に関する。
【背景技術】
【0002】
近年の携帯電話、デジタルカメラ等の携帯用電子機器においては、それらの高機能化および高密度化の要求に応じて実装部品の小型化が図られ、さらに基板においても配線密度(配線幅ライン/配線間隔スペース)を小さくしたり、半田パッドを小さくしたりするなど、実装部品の高密度化への対応がなされている。
【0003】
このような基板に実装される部品としては、具体的には、ICチップ、コンデンサや、抵抗、インダクタ等の受動部品、液晶装置、デジタル表示等を行う表示装置、キーパッドやスイッチ等の操作系装置、もしくはUSBやイヤホーン等の外部端子がある。
実装基板上にはこれらの実装部品に対応した導体パッドが混在して配設され、実装部品はこれらの導体パッド上に半田を介して実装される。
【0004】
このような電子部品を実装する多層回路基板の一つとしては、片面または両面に導体回路を有する絶縁性硬質基材に対して、レーザ照射によりバイアホール用開口を形成し、その開口内に金属ペーストもしくはめっきを充填してバイアホールを形成することにより層間接続された回路基板を作製し、この回路基板を2層以上用意し、これらの回路基板を逐次積層あるいは一括積層で、積層させることにより製造されるタイプのものがある(特開平10−13028号公報参照)。
【0005】
このような多層回路基板においては、隣接する一方の回路基板のバイアホールもしくはバイアホールのランドが、他方の回路基板の導体回路もしくはランドに接続されることによって、2層の回路基板がそれぞれ電気的に接続される。
また、回路基板の電気的接続に寄与しない他の領域では、熱硬化性樹脂からなる接着剤層やプリプレグ等により回路基板同士が接着されることによって多層化が図られている
そして、前述したような多層回路基板もしくは一般的なプリント配線板の表層には、導体回路を保護するソルダーレジスト層が形成され、そのソルダーレジスト層の一部に開口を形成し、その開口から露出する導体回路の表面に、金またはニッケル−金等の耐食層が形成されるのが通常であり、このような耐食層が形成された導体回路の表面上に半田バンプ等の半田体が形成され、これらの半田体を介してコンデンサやICなどの電子部品が実装されるようになっている。
【0006】
ところで、上述したような携帯電話、デジタルカメラ等の携帯用電子機器において用いられる、電子部品の高密度実装を実現した多層回路基板においては、最近、さらに高い信頼性が要望されているのが現状である。
【0007】
すなわち、基板や製品(液晶装置を含んだすべての電子部品を実装した基板が筐体に収められた状態を示す。)を一定の高さから、所定の回数に亘って落下させても、基板の機能や電子機器の機能が低下せず、しかも電子部品が基板から脱落しないような、落下試験に対する信頼性の更なる向上が望まれている。
【0008】
また、携帯用電子機器に用いられる基板自体の厚みをさらに薄くすることが求められているが、実装基板を構成する各層の絶縁層の厚みは、100μm以下であり、多層化しても実装基板自体の全体としての厚みは、従来よりも薄いものが要求されているために、実装基板自体の剛性が低下しやすくなる。
また、基板自体の剛性が低下するために、反りなどに対する耐性も低下しやすくなり、その結果、基板の平坦性が損なわれやすくなり、後工程(例えば、部品実装工程)において、不具合が発生しやすくなる。
【0009】
さらに、絶縁層の厚みが薄いので、実装基板自体も軟らかく、反りやすくなるために、外部からの衝撃などで発生した応力の影響を受けやすくなる。例えば、積層する際に中心となる絶縁基板の厚みが600μm以上のものを用いることで剛性を高くすることが検討されているが、携帯電子機器などの筐体に収まらないことがあるため、中心となる絶縁基板の厚みを大きくするという技術を用いることができないというジレンマがある。
【0010】
したがって、上述したような従来の実装用多層回路基板では、積層中心となる絶縁基板を厚くして剛性を高めることができないので、信頼性試験における落下試験に対して、基板の機能や起動を向上させることが難しかった。特に、前述のように部品等の実装密度を高めた実装基板において、信頼性や、落下試験に対する耐落下性を向上させることが難しかった。即ち、信頼性試験では十分な信頼性を得ることができないため、電気接続性や信頼性などをより一層向上させることができないのである。
【0011】
そこで、本発明は、信頼性試験に対する信頼性を向上させて、電気的接続性や機能性をより確保させ、特に、落下試験に対する信頼性をより向上させることができる多層プリント配線板について提案する。
【発明の開示】
【0012】
本発明者らは、上記目的の実現のために鋭意研究を重ねた結果、多層回路基板における導体回路同士の電気的接続を行うバイアホールの形状および積層形態に注目し、このようなバイアホールの少なくとも一部を、絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを付与して形成した場合に、基板を構成する絶縁基板を薄くしても、その基板の剛性の低下や、反りの発生等を招くことがないということを知見し、そのような知見に基づいて、以下のような内容を要旨構成とする本発明を完成した。
【0013】
すなわち、本発明は、
(1)絶縁層と導体層とが交互に積層され、導体層同士が絶縁層に設けたバイアホールを介して電気的に接続されてなる多層プリント配線板において、
前記バイアホールは、少なくともその一部において、絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有して形成されていることを特徴とする多層プリント配線板である。
【0014】
また、本発明は、
(2)導体回路を有する一の絶縁基板の両面に、導体回路を有する他の絶縁基板がそれぞれ少なくとも1層積層され、前記一の絶縁基板に設けた導体回路と他の絶縁基板に設けた導体回路とが、各絶縁基板に設けたバイアホールを介して電気的に接続されてなる多層プリント配線板において、
前記各バイアホールは、少なくともその一部において、絶縁基板の厚み方向に対してほぼ垂直な方向に膨らみを有して形成されていることを特徴とする多層プリント配線板である。
【0015】
さらに、本発明は、
(3)絶縁層と導体層とが交互に積層され、導体層同士が絶縁層に設けたバイアホールを介して電気的に接続されてなる多層プリント配線板において、
前記絶縁層は、少なくとも3層であり、
前記バイアホールは、第1のビア群と第2のビア群とからなり、
前記第1のビア群は、絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有し、かつ2段以上のスタックビアからなるバイアホールから形成され、
前記第2のビア群は、絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有するバイアホールから形成され、
前記第1のビア群と第2のビア群は、向かい合った位置に配置されている多層プリント配線板である。
【0016】
本発明において、前記絶縁層または絶縁基板は、その厚みを100μm以下とすることができる。また、前記絶縁層または絶縁基板の厚みは、50μm以下であってもよい。
【0017】
また、本発明においては、前記バイアホールは、多段スタックビアの形態に積層することができる、また、導体回路を有する一の絶縁基板の一方の表面に積層された絶縁基板に設けたバイアホールを第1のビア群とし、前記一の絶縁層基板の他方の表面に積層された絶縁基板に設けたバイアホールを第2のビア群とすることができる。
【0018】
本発明においては、前記第1のビア群は、前記第2のビア群に対向するような位置関係で積層することができ、また、前記第2のビア群に対して絶縁層の厚み方向にほぼ垂直な方向にシフトされた位置関係で積層することができる。
【0019】
また、前記第1のビア群または前記第2のビア群を構成する各バイアホールは、互いにほぼ同一直線上に位置するように積層することができ、また、互いに絶縁層の厚み方向にほぼ垂直な方向にシフトされた位置関係で積層することができる。
【0020】
また、前記第1のビア群または第2のビア群のいずれか一方のビア群を構成するバイアホールは、前記絶縁基板上の仮想正方格子の対向する2つの頂点に位置し、他方のビア群を構成するバイアホールは、前記絶縁基板上の仮想正方格子の対向する他の2つの頂点に位置するように構成することができる。
【0021】
また、前記第1のビア群または第2のビア群のいずれか一方のビア群を構成するバイアホールは、前記絶縁基板上の仮想正方格子あるいは三角格子の各頂点に位置し、他方のビア群を構成するバイアホールは、前記絶縁基板上の仮想正方格子あるいは三角格子の中心に位置するように構成することができる。
【0022】
また、前記第1のビア群または第2のビア群のいずれか一方のビア群を構成するバイアホールは、前記絶縁基板に集中配置され、他方のビア群を構成するバイアホールは、前記絶縁基板の前記一方のビア群を構成するバイアホールが集中配置された領域を囲んだ周辺領域に配置されることができる。
【0023】
また、前記各バイアホールは、その膨らみが最大となる箇所の直径が、絶縁層の上面または底面における開口径の1.1〜1.5倍であるようなビア樽形状に形成される。
また、前記各バイアホールは、絶縁層または絶縁基板に形成した開口内にめっきを充填することによって形成することができる。
【0024】
本発明によれば、導体層同士を電気的に接続するバイアホールが、少なくともその一部において、絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有して形成されているので、外部からの発生した外部応力(落下した際に発生した衝撃力などを指す)に対して、絶縁層の反りを抑えることができる。
【0025】
その結果、外部応力を抑制できるので、導体回路のクラックや断線などの発生を抑制し、実装基板の信頼性や耐落下性の低下を軽減することができるという効果を得ることができる。
【0026】
特に、各バイアホールを、多段スタックビア構造をなすように積層することができるので、基板に外部応力が加わり絶縁層が外側に反る場合には、多段スタックビアが絶縁層に食い込むように嵌合するので、絶縁樹脂と多段スタックビアをなす導体層とが剥れにくくなる。その結果、実装基板の信頼性や耐落下性の低下を軽減することができる。
【0027】
また、基板に外部応力が加わり絶縁層が内側に反る場合には、多段スタックビアが杭の役目を果たすことになるため、絶縁層の反りを抑制することができる。その結果、絶縁層に伝わる外部応力を小さくすることができるので、実装基板の信頼性や耐落下性の低下を軽減することができる。
【0028】
また、多段スタックビアが絶縁層内部に形成されているために、絶縁層の反りに対しても、杭の役目を果たすことになり、絶縁層を反りにくくさせることができる。それ故に、基板の平坦性が損なわれることがないので、ヒートサイクル条件下などの信頼性試験を行っても、バイアホールを含む導体回路や絶縁層でクラック等が早期に発生することがなく、実装基板の信頼性が低下することがない。
【0029】
特に、絶縁層または絶縁基板の厚みが100μm以下であり、そのような絶縁層に導体回路を設け、それらを多層化して実装基板を形成する場合に、実装基板の反りを抑制し、平坦性が確保される点で有用である。また、絶縁層または絶縁基板の厚みが50μm以下であっても、同様な効果を奏する。
【0030】
また、多段スタックビア(第1のビア群と第2のビア群)が対向した位置に形成されることにより、絶縁層の外側方向と内側方向の両方の反りに対して、効果を発揮することができる。即ち、外部応力により絶縁層が反った場合、外側方向および内側方向への反りに対して、多段スタックビアの存在により、外部応力に対する耐性が低下しない。その結果、実装基板の信頼性や耐落下性の低下を軽減することができる。
【0031】
また、多段スタックビアが対向する位置に形成されることにより、そのような領域では絶縁基板自体の剛性が高められる。したがって、実装基板の反り自体を低減することができ、後工程(例えば、ソルダーレジスト形成工程、半田層形成工程、電子部品などの実装工程など)においても、実装基板の平坦性が保持され、実装部品の脱落などの不利益を生じることがない。その結果、実装基板の電気接続性や信頼性が著しく低下することを軽減できる。
【図面の簡単な説明】
【0032】
図1Aは、本発明の多層プリント配線板におけるビア樽形状のバイアホールを説明するための概略図、図1Bは、ビア樽形状のバイアホールを有するプリント配線板の断面を示すSEM写真である。
図2は、本発明の多層プリント配線板における多段スタックビアの基本形態の一つを示す概略図である。
図3A〜3Bは、多段スタックビアの変形例を示す概略図である。
図4は、本発明の多層プリント配線板における多段スタックビアの他の基本形態を示す概略図である。
図5A〜5Cは、多段スタックビアを構成するバイアホールの平面的な配置パターンの一例(正方格子状配列)を示す概略図である。
図6は、多段スタックビアを構成するバイアホールの平面的な配置パターンの他の例(三角格子状配列)を示す概略図である。
図7は、多段スタックビアを構成するバイアホールの平面的な配置パターンのさらに他の例(直線状配列)を示す概略図である。
図8A〜8Bは、多段スタックビアを構成するバイアホールの平面的な配置パターンのさらに他の例(集中配列、分散配列)を示す概略図である。
図9A〜9Eは、本発明の実施例1にかかる多層プリント配線板を製造する工程の一部を示す図である。
図10A〜10Eは、本発明の実施例1にかかる多層プリント配線板を製造する工程の一部を示す図である。
図11は、本発明の実施例1にかかる多層プリント配線板を製造する工程の一部を示す図である。
図12A〜12Bは、本発明の実施例1にかかる多層プリント配線板を製造する工程の一部を示す図である。
【発明を実施するための最良の形態】
【0033】
本発明の多層プリント配線板は、導体層同士を電気的に接続するバイアホールが、少なくともその一部において、絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有して形成されていることを特徴とする。
【0034】
より具体的には、導体回路を有する一の絶縁基板の両面に、導体回路を有する他の絶縁基板がそれぞれ少なくとも1層積層され、前記一の絶縁基板に設けた導体回路と他の絶縁基板に設けた導体回路とが、各絶縁基板に設けたバイアホールを介して電気的に接続されてなる多層プリント配線板において、各バイアホールが、少なくとも一部において、絶縁基板の厚み方向に対してほぼ垂直な方向に膨らみを有して形成されていることを特徴とする多層プリント配線板である。
【0035】
本発明において用いられる絶縁層あるいは絶縁基板としては、たとえば、ガラス布エポキシ樹脂基材、フェノール樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材などから選ばれる硬質な積層基材が挙げられる。このような絶縁樹脂からなる基板の厚みは、100μm以下であることが望ましい。また、絶縁樹脂からなる基板の厚みは、50μm以下であってもよい。
【0036】
このような絶縁層あるいは絶縁基板の片面または両面に導体回路を形成した回路基板を積層中心として、その回路基板の表面に絶縁層と導体層とを交互に積層することにより、多層化したプリント配線板(実装基板)が得られる。また、このような実装基板におけるすべて絶縁層あるいは絶縁基板の厚みを100μm以下にすることによって、多層化した実装基板自体の厚みを薄くすることができるからである。
【0037】
また、本発明において、絶縁基板に設けられる導体回路と、第1および第2のビア群をそれぞれ構成するバイアホール(多段スタックビア)が共に、めっき処理を用いて形成されることが望ましい。その理由は、第1のビア群または第2のビア群をそれぞれ構成するバイアホールと、そのバイアホールの上面および下面でそれぞれ接触する導体回路との接続部分が、同一のめっき処理によるめっき膜から形成されると、剥れが生じにくいし、側面から外部応力を受けてもズレが生じることがないので、導体回路や絶縁層でクラック等が発生しにくいためである。
【0038】
前記バイアホール形成に用いられるめっき膜は、電解めっきあるいは無電解めっき処理によって形成されることが望ましい。めっきに用いられる金属としては、銅、ニッケル、鉄、コバルトなどの金属単体であってもよく、これらの金属を主とする合金であってもよい。
【0039】
本発明におけるバイアホールは、図1A〜1Bに示すように、絶縁層の厚み方向にほぼ垂直な方向に膨らみを有して形成されている、即ち、バイアホール上面または底面での直径よりも、上面と底面の間の部分の直径の方が大きいような、いわゆる、ビア樽形に形成されることが望ましい。このようなビア樽形状においては、バイアホールの上面または底面では、直径が最も小さく、バイアホールの少なくとも一部、例えば、上面と底面のちょうど中間部分において、直径が最も大きくなるような膨らみが形成される。
【0040】
このような膨らみは、上面または底面における開口径(最小径)の1.1〜1.5倍の直径を有して形成される、即ち、上面または底面における直径をDとした場合に、膨らみが最大となる箇所の直径が、1.1D〜1.5Dとなるような形状とされる。
【0041】
その理由は、膨らみが最大となる箇所の直径が1.1D未満では、ビア樽形状とはならず、その効果が発揮できないからである。一方、膨らみが最大となる箇所の直径が1.5Dを超えると、バイアホール形成用開口内にめっき等の導電性材料が十分に充填されにくいし、隣接するバイアホール間の層間絶縁層で絶縁ギャップを確保することが難しくなることがあり、その結果、接続性や信頼性を低下させてしまうからである。
【0042】
本発明におけるバイアホールの上面側の直径は、50〜250μmの範囲であることが望ましい。上面側の直径が50μm未満であると、ビア内に導体層を形成し難くなるからであり、250μmを越えると、本願発明でのビア形状(絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有する形状)において、導体層の形成が損なわれやすくなるのと、隣り合うビアとのギャップを確保し難くなることがあるからである。
【0043】
また、底面側のビア径(以下、「ビア底径」という)は、少なくとも直径で10μmあればよい。その理由としては、ビア形成はめっき処理によって形成されるので、そのめっき膜の形成には、ビア底径が少なくとも10μm程度必要であり、それによって上層の導体層(上層の導体回路およびビア)と下層の導体回路との接続を行うことができるのである。
【0044】
本発明における多段スタックビアでは、より外側にあるバイアホール(上層のバイアホール)の底面と、より内側にあるバイアホール(下層のバイアホール)の底面とが同一位置で重なるように形成することが好ましい。即ち、図2に示すように、第1ビア群または第2ビア群をそれぞれ構成する複数のバイアホールにおいて、各バイアホール同士がほぼ同一の直線上にあるように形成することができる。
【0045】
また、上層のバイアホールの底面と下層のバイアホールの底面とが、その一部においてでも重なりがあれば、信頼性や耐落下性を低下させにくくするというビア樽形状付与による機能機能を果たすことができるので、第1ビア群または第2ビア群をそれぞれ構成する複数のバイアホールにおいて、各バイアホール同士が互いに絶縁層の厚み方向にほぼ垂直な方向にシフトされた位置に、かつそれらのバイアホールの底面が、絶縁基板の厚み方向において少なくとも一部で重なるような位置に積層することができる。
【0046】
例えば、図3Aに示すように、第1ビア群または第2ビア群をそれぞれ構成する複数のバイアホールを、バイアホール径の約1/2だけ互いにシフトした位置に積層することができる。また、図3Bに示すように、第1ビア群または第2ビア群をそれぞれ構成する複数のバイアホールを、ほぼバイアホール径だけ互いにシフトした位置に積層することもできる。
【0047】
このようなビア樽形状(絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有する形状)付与による機能は、通常のプリント配線板として用いる場合にも、十分に効果を発揮することができる。
【0048】
また、本発明における多段スタックビアを構成する第1のビア群または第2のビア群は、少なくとも2層以上の絶縁基板を設け、それらの絶縁基板に設けたバイアホールを積層させることにより形成されることが好ましい。即ち、3層、4層、あるいはそれ以上のバイアホールを積層させて第1のビア群または第2のビア群を構成してもよい。
【0049】
それぞれのスタックビア、即ち、第1のビア群および第2のビア群は、同一の積層数(例えば、第1のビア群:3層、第2のビア群:3層)であってもよいし、異なる積層数(例えば、第1のビア群:2層、第2のビア群:3層)であってもよい。基本的には、多段スタックビアを構成する第1のビア群と第2のビア群とを対向する位置関係に形成させることにより、実装基板の電気接続性や信頼性を著しく低下させることがないという効果を奏することができる。
【0050】
本発明における多段スタックビアは、電気的な接続を有している導体層であってもよいが、電気的な接続がない導体層、いわゆるダミーの導体層であってもよい。多段スタックビアがダミーの導体層から形成される場合には、ダミー以外の導体層(ダミー導体層の周辺に存在する導体層や対向する多段スタックビアなどで電気的な接続を有する導体層を指す)の信頼性や耐落下性が低下することがなく、しかも実装基板の反りを低減できるので、実装基板の平坦性を確保することができる。
【0051】
また、本発明における多段スタックビアを構成する第1のビア群および第2のビア群は、図2に示すように、各絶縁基板の導体回路が形成されている領域内で、ほぼ同一位置(同一直線上にある)に配置されるか、あるいは、図3Aまたは図3Bに示すように、互いにシフトされた位置関係を保った状態(分散状態)に配置されることが望ましい。
【0052】
たとえば、絶縁基板の全領域に亘って第1のビア群およびまたは第2のビア群を、均等に分散配列させることにより、外部応力による反りに対する耐性を向上させることができる。
【0053】
また、外部応力による反りの影響を最も受けやすい、主に絶縁基板の中央部分に第1のビア群およびまたは第2のビア群を、集中的に配列させることにより、外部応力による反りに対する耐性を向上させることができる。
【0054】
また、絶縁基板の中央部には配列させないで、主に絶縁基板の中央部を囲んだ周辺部に第1のビア群およびまたは第2のビア群を配列させることもできる。このような配列により基板の反りに対する耐性を向上させて、実装基板の平坦性を確保し、外部応力に対する耐性を持たせることができる。
さらに、主に絶縁基板の中央部分においては、第1のビア群および第2のビア群を対向配置させ、周辺部においては、第1のビア群および第2のビア群を互いにシフトさせた状態で配置することもできる。
【0055】
前記多段スタックビアの平面的な配置パターンとしては、上述したパターン以外には、正方格子状(図5A〜5C参照)、三角格子状(図6参照)、一直線状(図7参照)などの種々のパターンが挙げられる。
【0056】
前記正方格子状配置の場合には、例えば、図5Aに示されたような仮想の正方マトリックス状に規則性を持って、第1のビア群と第2のビア群を配置させたり、図5Bに示されたような仮想のマトリックス状に第1のビア群を配置させて、そのマトリックスの中間部部分に対向する第2のビア群を配置させたり、図5Cに示されたような千鳥状の仮想のマトリックス状に規則性を持って、第1のビア群と第2のビア群を配置させることなどが挙げられる。
【0057】
また、前記三角格子状配置の場合には、例えば、図6に示れたような仮想の三角形状に第1のビア群を配置させて、三角形の中心部分付近もしくは重心に対向する第2のビア群を配置させるなどが挙げられる。
また、前記一直線状の配置の場合には、例えば、図7に示されたような仮想の一直線状に少なくとも2つの第1のビア群を配置させて、その直線の中心部分付近に対向する第2のビア群を配置させるなどが挙げられる。
また、これらのパターンの2種類以上を組み合わせたパターンにより多段スタックビアを構成することもできる。
【0058】
さらに、本発明における多段スタックビアの他の配置パターンとしては、例えば、第1のビア群が形成されていない領域に第2のビア群を対向配置させることもできる。例えば、第1のビア群を平面的にはマトリックス状に配置させ、第2のビア群を第1のビア群が形成されない領域にマトリックス状に配置させる、あるいは、第1のビア群を主として基板中央部に配置させ、第2のビア群を基板周辺部に配置させる等のパターンが挙げられる(図8A参照)。
【0059】
なお、図5〜図8においては、第1のビア群は○印で示され、第2のビア群は×印で示されるが、このような配置と逆の配置であってもよい。ビア径の大きさは、第1のビア群と第2のビア群で同じであってもよいし、それぞれ異なった径であってもよい。
【0060】
以下、本発明にかかる多層プリント配線板を製造する方法の一例について、具体的に説明する。
(1)本発明にかかる多層プリント配線板を製造するに当たって、それを構成する基本単位としての回路基板は、絶縁性基材の片面もしくは両面に銅箔が貼付けられたものを出発材料として用いることができる。
この絶縁性基材は、たとえば、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれる硬質な積層基材が使用され、特に、ガラス布エポキシ樹脂基材が最も好ましい。
【0061】
前記絶縁性基材の厚さは、100μm以下であることが望ましく、さらに、30〜70μmの範囲であることがより望ましい。その理由は、100μmを越える厚さでは、多層化した際に、基板自体の厚みが大きくなり、筐体に収まることができないという懸念があるからである。
【0062】
前記回路基板にレーザを用いてバイアホール形成用開口を形成させるには、レーザ照射により銅箔と絶縁基材を同時に穿孔するダイレクトレーザ法と、銅箔のバイアホールに該当する銅箔部分をエッチングにより除去した後、レーザ照射により絶縁基材に穿孔するコンフォーマル法があるが、本発明ではそのどちらを用いてもよい。
【0063】
前記絶縁性基材に貼付された銅箔の厚さは、5〜20μmが望ましい。
その理由は、銅箔の厚さが5μm未満では、後述するようなレーザ加工を用いて、絶縁性基材にバイアホール形成用開口を形成する際に、バイアホール位置に対応する銅箔の端面部分が変形することがあるため、所定形状の導体回路を形成することが難しいからである。また、エッチングにより微細な線幅の導体回路パターンを形成し難いからである。一方、銅箔の厚さが20μm超では、エッチングにより、微細な線幅の導体回路パターンを形成し難いからである。
この銅箔は、ハーフエッチングによってその厚みを調整してもよい。この場合、銅箔の厚みは、上記数値よりも大きいものを用い、エッチング後の銅箔の厚みが上記範囲となるように調整する。
【0064】
また、回路基板として両面銅張積層板を用いる場合は、銅箔厚みが上記範囲内であるが、両面でその厚みが異なっていてもよい。それにより、強度を確保したりして後工程を阻害しないようにすることができる。
【0065】
前記絶縁性基材および銅箔としては、特に、エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面もしくは両面銅張積層板を用いることが好ましい。
その理由は、銅箔がエッチングされた後の製造工程中で、配線パターンやバイアホールの位置がずれることがなく、位置精度に優れるからである。
【0066】
(2)次に、レーザ加工によって絶縁性基材にバイアホール形成用開口を設ける。
回路基板の形成に片面銅張積層板を用いる場合には、銅箔が貼付けられた側と反対側の絶縁性基材表面に炭酸ガスレーザ照射を行って、絶縁性基材を貫通して、銅箔(あるいは導体回路パターン)に達する開口を形成する。
【0067】
回路基板の形成に両面銅張積層板を用いる場合には、銅箔が貼付けられた絶縁性基材の片方の表面に炭酸ガスレーザ照射を行って、銅箔と絶縁性基材の両方を貫通して、絶縁性基材の他方の表面に貼付した銅箔(あるいは導体回路パターン)に達する開口を形成する、あるいは、絶縁性基材に貼付された片方の銅箔表面に、バイアホール径よりもやや小さな径の孔をエッチングにより形成した後、その孔を照射マークとして炭酸ガスレーザ照射を行って、絶縁性基材を貫通して、絶縁性基材の他方の表面に貼付した銅箔(あるいは導体回路パターン)に達する開口を形成する。
【0068】
このようなレーザ加工は、パルス発振型炭酸ガスレーザ加工装置によって行われ、その加工条件は、バイアホール形成用開口の側壁が絶縁層の厚み方向に対してほぼ垂直な方向に膨らみ、その膨らみが最大となるような中央部での直径が、バイアホール形成用開口の直径(最小開口径)の110〜150%となるように決められる。
【0069】
たとえば、パルスエネルギーが0.5〜100mJ、パルス幅が1〜100μs、パルス間隔が0.5ms以上、周波数2000〜3000Hz、ショット数が2〜10の範囲内とすることによって、開口側壁の膨らみ量を調整することができる。
【0070】
そして、前記加工条件のもとで形成され得るバイアホール形成用開口の口径は、50〜250μmであることが望ましい。その範囲内では、開口側壁の膨らみを確実に形成することができると共に、配線の高密度化を達成することができるからである。
【0071】
(3)前記(2)の工程で形成された開口の側壁および底壁に残留する樹脂残滓を除去するためのデスミア処理を行う。
このデスミア処理は、酸あるいは酸化剤(例えば、クロム酸、過マンガン酸)の薬液処理等の湿式処理や酸素プラズマ放電処理、コロナ放電処理、紫外線レーザ処理またはエキシマレーザ処理等の乾式処理によって行われる。
これらのデスミア処理方法からいずれの方法を選択するかは、絶縁基材の種類、厚み、バイアホールの開口径、レーザ照射条件などに応じて、残留が予想されるスミア量を考慮して選ばれる。
【0072】
このとき、レーザ加工終了時からデスミア処理開始までのタクト時間を短く(例えば、レーザ加工から1時間以内で行う等)することによって、あるいはデスミア処理を変えること等により、本発明におけるビア形状(絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有する形状)を確実に形成することができる。
【0073】
(4)次に、デスミア処理した基板の銅箔面に対して、銅箔をめっきリードとする電解銅めっき処理を施して、開口内に電解銅めっきを完全に充填してなるバイアホール(フィルドビア)を形成する。
【0074】
なお、場合によっては電解銅めっき処理の後、基板のバイアホール開口の上部に盛り上がった電解銅めっきを、ベルトサンダー研磨、バフ研磨、エッチング等によって除去して平坦化してもよい。
また、無電解めっき処理を施した後、電解銅めっき処理を施してもよい。この場合には、無電解めっき膜は、銅、ニッケル、銀等の金属を用いてもよい。
【0075】
(5)次いで、前記(4)において基板上に形成された電解銅めっき膜上に、エッチングレジスト層を形成する。エッチングレジスト層は、レジスト液を塗布する方法あるいは予めフィルム状にしたものを貼付する方法のいずれの方法でもよい。このレジスト層上に予め回路が描画されたマスクを載置して、露光、現像処理することによってエッチングレジスト層を形成し、エッチングレジスト非形成部分の金属層をエッチングして、導体回路およびランドを含んだ導体回路パターンを形成する。
【0076】
このエッチング液としては、硫酸−過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
前記銅箔および電解銅めっき膜をエッチングして導体回路を形成する前処理として、ファインパターンを形成しやすくするため、あらかじめ、電解銅めっき膜の表面全面をエッチングすることによって厚さを調整してもよい。
【0077】
導体回路の一部としてのランドは、その内径がバイアホール口径とほぼ同様であるか、その外径をバイアホール径よりも大きくし、ランド径を75〜350μmの範囲に形成することが好ましい。その理由は、ランド径を前記範囲とすることにより、ビアの位置がシフトしたとしても、多段スタックビアとしての役目を果たすことが出来るからである。
【0078】
前記(1)〜(5)の工程にしたがって作製された回路基板を積層中心として、その片面または両面に、絶縁樹脂層と銅箔とを積層させる。これにより、絶縁樹脂層が1層または2層だけ多層化した基板となる。
そして、前記(2)〜(5)と同様の工程により、積層化した絶縁樹脂層に、バイアホールおよび導体回路を形成させ、さらに、絶縁樹脂層と銅箔とを積層させて、前記(2)〜(5)と同様の工程を繰り返し行うことにより、更に多層化したプリント配線板を得ることができる。
【0079】
前述した方法は、絶縁樹脂層の積層を逐次積層することにより絶縁樹脂層の多層化が行われるが、必要に応じて、絶縁樹脂層の積層を、絶縁樹脂層が1単位の回路基板を2層以上に積層し、一括で加熱圧着して多層プリント配線板として形成してもよい。
【0080】
このような工程により形成した多層プリント配線板においては、積層される各回路基板または各絶縁樹脂層に形成されるバイアホールは、絶縁層の中間部分の直径が、絶縁層の上面に露出する部分の直径または絶縁層の下面に露出する部分の直径よりも大きい、ビア樽形に形成されている。そして、積層中心となる回路基板を含んだ少なくとも1層の絶縁樹脂層に形成されるバイアホールは、第1のビア群を構成し、第1のビア群を構成する絶縁樹脂層に対向して配置、積層される少なくとも1層の他の絶縁樹脂層に形成されたバイアホールは、第2のビア群を構成している。これらの第1ビア群および第2ビア群により多段スタックビアを構成する。
【0081】
(6)次に、最も外側の回路基板の表面にソルダーレジスト層をそれぞれ形成する。この場合、回路基板の外表面全体にソルダーレジスト組成物を塗布し、その塗膜を乾燥した後、この塗膜に、半田パッドの開口部を描画したフォトマスクフィルムを載置して露光、現像処理することにより、導体回路のバイアホール直上に位置する導電性パッド部分を露出させた半田パッド開口をそれぞれ形成する。この場合、ソルダーレジスト層をドライフィルムかしたものを貼り付けて、露光・現像もしくはレーザにより開口を形成させてもよい。
【0082】
フォトマスクが形成されていない部分から露出した半田パッド上に、ニッケル−金などの耐食層を形成する。このとき、ニッケル層の厚みは、1〜7μmが望ましく、金層の厚みは0.01〜0.1μmが望ましい。これらの金属以外にも、ニッケル−パラジウム−金、金(単層)、銀(単層)等を形成してもよい。
前記耐食層を形成した後に、マスク層を剥離する。これにより、耐食層を形成された半田パッドと耐食層が形成されていない半田パッドとが混在するプリント配線板となる。
【0083】
(7)前記(6)の工程で得られたソルダーレジストの開口からバイアホール直上に露出した半田パッド部分に、半田体を供給し、この半田体の溶融・固化によって半田バンプを形成し、あるいは導電性ボールまたは導電性ピンを導電性接着剤もしくは半田層を用いてパッド部に接合して、多層回路基板が形成される。
【0084】
前記半田体および半田層の供給方法としては、半田転写法や印刷法を用いることができる。
ここで、半田転写法は、プリプレグに半田箔を貼り合わせ、この半田箔を開口部分に相当する箇所のみを残してエッチングすることにより、半田パターンを形成して半田キャリアフィルムとし、この半田キャリアフィルムを、基板のソルダーレジスト開口部分にフラックスを塗布した後、半田パターンがパッドに接触するように積層し、これを加熱して転写する方法である。
【0085】
一方、印刷法は、パッドに相当する箇所に開口を設けた印刷マスク(メタルマスク)を基板に載置し、半田ペーストを印刷して加熱処理する方法である。このような半田バンプを形成する半田としては、Sn/Ag半田、Sn/In半田、Sn/Zn半田、Sn/Bi半田などが使用でき、それらの融点は、積層される各回路基板間を接続する導電性バンプの融点よりも低いことが望ましい。
【実施例】
【0086】
(実施例1)
(1)まず、多層プリント配線板を構成する一つの単位としての回路基板を製作する。この回路基板は積層されるべき複数の絶縁層のうち積層中心となるべき基板であり、エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと銅箔とを積層して加熱プレスすることにより得られる両面銅張積層板10を出発材料として用いる(図9A参照)。
前記絶縁性基材12の厚さは60μm、銅箔14の厚さは12μmであった。この積層板の銅箔を12μmよりも厚いものを用いて、エッチング処理により、銅箔の厚みを12μmに調整してもよい。
【0087】
(2)銅箔14を有する両面回路基板10に、炭酸ガスレーザ照射を行って、銅箔14および絶縁性基材12を貫通して、反対面の銅箔に至るバイアホール形成用開口16を形成し、そのレーザ加工後1時間以内に、レーザ加工により形成した開口内を過マンガン酸の薬液処理によってデスミア処理した(図9B参照)。
【0088】
なお、この実施例においては、バイアホール形成用の開口16の形成には、日立ビア社製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、厚みが12μmの銅箔が貼付された厚み60μmのガラス布エポキシ樹脂基材に対して、以下のような加工条件にて銅箔上にダイレクトにレーザビーム照射を行って、75μmφの開口16を100穴/秒のスピードで形成した。
【0089】
このような条件で形成した開口16は、開口内壁が絶縁層の厚み方向にほぼ垂直な方向に膨れており、最も膨れた中間部分の直径が、絶縁層の上面に露出する部分の直径または絶縁層の下面に露出する部分の直径の1.2倍であるようなビア樽形状であった。
【0090】
(レーザ加工条件)
パルスエネルギー :0.5〜100mJ
パルス幅 :1〜100μs
パルス間隔 :0.5ms以上
ショット数 :2
発振周波数 :2000〜3000Hz
【0091】
(3)デスミア処理を終えたバイアホール形成用開口16を設けた側の銅箔14表面に、以下のような条件で、銅箔をめっきリードとする電解銅めっき処理を施し、電解銅めっき膜を形成した(図9C参照)。
〔電解めっき液〕
硫酸 :2.24mol/l
硫酸銅 :0.26mol/l
添加剤A(反応促進剤):10.0ml/l
添加剤B(反応抑制剤):10.0ml/l
〔電解めっき条件〕
電流密度 :1A/dm2
時間 :65分
温度 :22±2℃
【0092】
添加剤Aによりバイアホール形成用開口内の電解銅めっき膜の形成が促進され、逆に添加剤Bにより主として銅箔部分に付着されて、電解銅めっき膜の形成が抑制される。また、バイアホール形成用開口内が電解銅めっきで完全に充填されて、銅箔14とほぼ同一のレベルになると、添加剤Bが付着されるので、銅箔部分と同様に電解銅めっき膜の形成が抑制される。
これにより、開口16内に電解銅めっきが充填されてなるバイアホール20が形成され、そのバイアホール20の表面と銅箔面とがほぼ同一レベルに形成される。
【0093】
また、銅箔14および電解銅めっき膜からなる導体層をエッチングによって、厚みを調整してもよい。必要に応じて、サンダーベルト研磨およびバフ研磨の物理的方法によって導体層の厚みを調整してもよい。
【0094】
(4)前記(3)の工程により得られた基板の両面に対して、銅箔14および電解銅めっき膜からなる導体層上に、感光性ドライフィルムからなるレジストを15〜20μmの厚みに形成した。このレジスト上にバイアホールのランドを含んだ導体回路が描画されたマスクを載置して、露光・現像処理して、エッチングレジスト層22を形成した(図9D参照)。そして、エッチングレジスト非形成部から露出する銅箔14および電解銅めっき膜に対して、過酸化水素水/硫酸からなるエッチング液を用いたエッチング処理を施して、溶解、除去させた。
【0095】
(5)その後、エッチングレジスト層22をアルカリ液を用いて剥離させ、バイアホールランドを含む導体回路のパターン24が形成される。これにより、基板の表面と裏面の導体回路を電気的に接続するバイアホール20が形成され、そのバイアホール20と導体回路24を形成する銅箔部分とが平坦化されてなる回路基板が得られる(図9E参照)。
【0096】
(6)前記(1)〜(5)の工程を経て得られた回路基板の表面および裏面に対して、エポキシ樹脂をガラスクロスに含浸させてBステージとした厚み60μmのプリプレグと、厚み12μmの銅箔とを重ね合わせ、これらを温度:80〜250℃、圧力:1.0〜5.0kgf/cm2のプレス条件のもとで加熱プレスすることによって、回路基板上に、厚み60μmの樹脂絶縁層26および厚み12μmの導体層28を積層した(図10A参照)。
【0097】
(7)次いで、前記(2)の工程とほぼ同様に、以下のような加工条件にて、基板の両面に対して炭酸ガスレーザ照射を行って、樹脂絶縁層26および導体層28を貫通して下層の導体回路24に達する85μmφのバイアホール形成用開口30を100穴/秒のスピードで形成し、その後、レーザ加工により形成した開口内を過マンガン酸の薬液処理によってデスミア処理した(図10B参照)。
なお、このような条件で形成した開口30は、開口内壁が絶縁層の厚み方向にほぼ垂直な方向に膨れており、最も膨れた中間部分の直径が、絶縁層の上面に露出する部分の直径または絶縁層の下面に露出する部分の直径の1.2倍であるようなビア樽形状であった。
【0098】
(レーザ加工条件)
パルスエネルギー:0.5〜100mJ
パルス幅 :1〜100μs
パルス間隔 :0.5ms以上
ショット数 :2
発振周波数 :2000〜3000Hz
【0099】
(8)前記(3)の工程とほぼ同様にして、デスミア処理を終えたバイアホール形成用開口側の導体層28に、以下のような条件で電解銅めっき処理を施して、電解銅めっき膜32を形成した(図10C参照)。
【0100】
〔電解めっき液〕
硫酸 :2.24mol/l
硫酸銅 :0.26mol/l
添加剤A(反応促進剤) :10.0ml/l
添加剤B(反応抑制剤) :10.0ml/l
〔電解めっき条件〕
電流密度 :1A/dm2
時間 :65分
温度 :22±2℃
【0101】
これにより、開口30内に電解銅めっき32が充填されてなるバイアホール34が形成され、そのバイアホール34の表面と銅箔面とがほぼ同一レベルに形成される。
【0102】
(9)前記(4)の工程とほぼ同様にして、前記(8)で得た電解銅めっき上に、感光性ドライフィルムからなるレジストを15〜20μmの厚みで形成した。このレジスト上に導体回路、バイアホール34のランド等が描画されたマスクを載置し、基板の位置合わせを行い、露光・現像処理を行うことによって、エッチングレジスト層36を形成した(図10D参照)。
その後、レジスト非形成部に、過酸化水素水/硫酸からなるエッチング液を用いたエッチング処理を施して、非形成部に該当する銅めっき膜および銅箔を除去した。
【0103】
(10)次いで、エッチングレジスト層36をアルカリ液によって剥離して、バイアホール34およびそのランドを含む導体回路38が形成される。これにより、基板の表裏を接続するバイアホール34と導体回路38をなす銅箔部分とが平坦化された回路基板が得られる(図10E参照)。
【0104】
さらに、前記(6)〜(10)の工程を繰り返すことにより、さらに1層の樹脂絶縁層40が形成され、その樹脂絶縁層40に設けた開口内に電解銅めっきを充填してバイアホール42が形成されると共にバイアホールランドを含む導体回路のパターン44が形成される。これによって、両面回路基板10の両面に対して、それぞれ2層の絶縁層および導体回路が形成されてなる多層化したプリント配線板を得ることができる(図11参照)。
【0105】
すなわち、絶縁層数が5、導体回路数が6であるような多層プリント配線板が形成され、両面回路基板およびその上方に積層された2層の絶縁層に形成されたバイアホールは、開口内壁が絶縁層の厚み方向にほぼ垂直な方向に膨れており、最も膨れた中間部分の直径が、絶縁層の上面に露出する部分の直径または絶縁層の下面に露出する部分の直径の1.2倍であるようなビア樽形状の第1のビア群を構成し、両面回路基板の下方に積層された2層の絶縁層に形成されたバイアホールも、第1のビア群と同様のビア樽形状である第2のビア群を構成し、それらのビア群は互いに対向配置されると共に、ほぼ同一直線上にあるように積層された。
【0106】
(11)前記(10)にて得た基板の最も外側に位置する2つの絶縁層の表面に、ソルダーレジスト層46を形成した。
まず、厚みが20〜30μmであるフィルム化されたソルダーレジストを導体回路38が形成された絶縁層の表面に貼付した。次いで、70℃で20分間、100℃で30分間の乾燥処理を行なった後、クロム層によってソルダーレジスト開口部の円パターン(マスクパターン)が描画された厚さ5mmのソーダライムガラス基坂を、クロム層が形成された側をソルダーレジスト層46に密着させて1000mJ/cm2の紫外線で露光し、DMTG現像処理した。
【0107】
さらに、120℃で1時間、150℃で3時間の条件で加熱処理し、パッド部分に対応した開口48(開口径200μm)を有する厚み20μmのソルダーレジスト層46を形成した(図12A参照)。
多層プリント配線板の最も外側に位置する絶縁層の表面に、ソルダーレジスト層46を形成する前に、必要に応じて、粗化層を設けることができる。
【0108】
(12)次に、ソルダーレジスト層46を形成した基板を、塩化ニッケル30g/1、次亜リン酸ナトリウム10g/1、クエン酸ナトリウム10g/1からなるpH=5の無電解ニッケルめっき液に20分間浸漬して、開口部48から露出する導体回路38の表面に厚さ5μmのニッケルめっき層を形成した。
【0109】
さらに、その基板を、シアン化金カリウム2g/1、塩化アンモニウム75g/1、クエン酸ナトリウム50g/1、次亜リン酸ナトリウム10g/1からなる無電解金めっき液に93℃の条件で23秒間浸漬して、ニッケルめっき層上に厚さ0.03μmの金めっき層を形成し、ニッケルめっき層と金めっき層とからなる金属層に被覆されてなる導体パッド50を形成した。
【0110】
(13)そして、ソルダーレジスト層46上にメタルマスクを載置して、融点T2が約183℃のSn/Pb半田もしくはSn/Ag/Cuからなる半田ペーストを印刷して、メタルマスクを取り外した後、183℃でリフローすることにより、開口48から露出する導体パッド50上に半田層52が形成されてなる多層プリント配線板を形成した(図12B参照)。
【0111】
次いで、半田層52が形成されていない領域には、主として、コンデンサ、抵抗等の電子部品を実装し、半田層52が形成されている領域には、主として、キーパッド等の外部端子を実装することによって、多層プリント配線板を製造した。
【0112】
(実施例2)
前記両面回路基板の表面および裏面にそれぞれ積層された絶縁層に形成された第1のビア群および第2のビア群を構成する各バイアホールを、図3Aに示すように、互いにバイアホール径の約1/2の距離だけシフトした位置に形成した以外は、実施例1とほぼ同様にして、多層プリント配線板を製造した。
【0113】
(実施例3)
前記両面回路基板およびその上方に積層された絶縁層に形成された第1のビア群および両面回路基板の下方に積層された絶縁層に形成された第2のビア群を構成する各バイアホールを、図3Bに示すように、互いにほぼバイアホール径だけシフトした位置に形成した以外は、実施例1とほぼ同様にして、多層プリント配線板を製造した。
【0114】
(実施例4)
前記両面回路基板の上方に2層の絶縁層を積層し、両面回路基板の下方に1層の絶縁層を積層して、絶縁層数が4、導体回路数が5であるような多層プリント配線板を形成した以外は、実施例1とほぼ同様にして、多層プリント配線板を製造した。
【0115】
(実施例5)
前記両面回路基板の上方に2層の絶縁層を積層し、両面回路基板の下方に1層の絶縁層を積層して、絶縁層数が4、導体回路数が5であるような多層プリント配線板を形成した以外は、実施例2とほぼ同様にして、多層プリント配線板を製造した。
【0116】
(実施例6)
前記両面回路基板の上方に2層の絶縁層を積層して、両面回路基板の下方に1層の絶縁層を積層して、絶縁層数が4、導体回路数が5であるような多層プリント配線板を形成した以外は、実施例3とほぼ同様にして、多層プリント配線板を製造した。
【0117】
(実施例7)
前記両面回路基板およびその上方に積層された絶縁層に形成された第1のビア群を、図4に示すように、両面回路基板の下方に積層された絶縁層に形成した第2のビア群に対して、互いにほぼバイアホール径だけ水平方向にシフトした位置関係で積層した以外は、実施例1とほぼ同様にして、多層プリント配線板を製造した。
【0118】
(実施例8)
前記両面回路基板の上方に2層の絶縁層を積層して、両面回路基板の下方に1層の絶縁層を積層して、絶縁層数が4、導体回路数が5であるような多層プリント配線板を形成した以外は、実施例7とほぼ同様にして、多層プリント配線板を製造した。
【0119】
(実施例9)
前記第1のビア群を形成するバイアホールを、図5Aに示すように、絶縁基板上の仮想正方格子(格子間隔:10mm)の対向する2つの頂点に位置し、他方のビア群を形成するバイアホールを、前記絶縁基板上の仮想正方格子の他の対向する2つの頂点に位置するように積層した以外は、実施例4とほぼ同様にして、多層プリント配線板を製造した。
【0120】
(実施例10)
前記第1のビア群を形成するバイアホールを、図5Bに示すように、絶縁基板上の仮想正方格子(格子間隔:10mm)の各頂点に位置し、他方のビア群を形成するバイアホールを、前記仮想正方格子の中心に位置するように積層した以外は、実施例4とほぼ同様にして、多層プリント配線板を製造した。
【0121】
(実施例11)
前記第1のビア群を形成するバイアホールを、図6に示すように、前記絶縁基板上の仮想三角格子(格子間隔:20mm)の各頂点に位置し、第2のビア群を形成するバイアホールを、前記仮想三角格子の中心に位置して積層した以外は、実施例4とほぼ同様にして、多層プリント配線板を製造した。
【0122】
(実施例12)
前記第1のビア群を構成するバイアホールを、図8Aに示すように、前記絶縁基板のほぼ中央部に位置して、40mm×40mmの領域内に集中的に配置し、第2のビア群を構成するバイアホールを、前記中央部を囲んだ周辺領域(40mm×40mmの中央領域の外側で、70mm×100mmの領域の内側)に配置した以外は、実施例4とほぼ同様にして、多層プリント配線板を製造した。
【0123】
(比較例1)
第1のビア群を構成するバイアホールを形成したが、第2のビア群を形成しなかったこと、および、ビア加工時のレーザ加工条件を下記に示した条件で行った以外は、実施例1とほぼ同様にして、多層プリント配線板を製造した。
【0124】
(レーザ加工条件)
パルスエネルギー :0.5〜100mj
パルス幅 :1〜100μs
パルス間隔 :0.5ms以上
ショット数 :1
発振周波数 :1000Hz
【0125】
なお、デスミア処理は、レーザ加工後、2時間後に行った。
この比較例1においては、バイアホール形状には膨らみの形成が認められなかった。
【0126】
(比較例2)
第1のビア群および第2のビア群を構成するバイアホールを形成しなかったこと、およびビア加工時のレーザ加工条件を下記に示した条件で行った以外は、実施例1とほぼ同様にして、多層プリント配線板を製造した。
【0127】
(レーザ加工条件)
パルスエネルギー :0.5〜100mj
パルス幅 :1〜100μs
パルス間隔 :0.5ms以上
ショット数 :1
発振周波数 :1000Hz
【0128】
なお、デスミア処理は、レーザ加工後、2時間後に行った。
この比較例2においては、バイアホール形状には膨らみの形成が認められなかった。
【0129】
以上説明したような実施例1〜12および比較例1〜2にしたがって製造された多層プリント配線板について、A項目の評価試験を行い、それぞれ製造された多層プリント配線板を電子機器の筐体に収納した後、B項目およびC項目の評価試験を行った。それらの評価試験の結果は、表1に示す。
【0130】
A.基板負荷試験
基板の一端を固定した水平状態から、固定されていない他方を3cmほど持ち上げて基板を反らした後、水平状態に戻すという繰り返しを30回行った。その後に、多段ビアに該当する特定回路の導通試験を行い、オープン(導体回路の断線)を確認するために、抵抗値の変化量を測定し、抵抗変化率を算出して、その結果を表1に示した。
なお、抵抗変化率=((基板負荷試験後の抵抗値−基板負荷試験前の抵抗値)/基板負荷試験前の抵抗値)
【0131】
B.信頼性試験
前記実施例1〜12および比較例1〜2にしたがって製造した多層プリント配線板の導通テストを行い、それぞれランダムに良品を10個ずつ取り出した。その後、ヒートサイクル条件下(−55℃/3分⇔130℃/3分を1サイクルとして、サイクル数を1000回、2000回、3000回まで行い、それぞれ1000回毎に、2時間自然放置させた後に、導通試験を行い、オープン(導体回路の断線)の有無を確認するために接続抵抗の変化量が10%((ヒートサイクル後の接続抵抗値−初期値の接続抵抗値)/初期値の接続抵抗値)を越えたものを不良とみなして、その不良とみなされた数を表1に示した。
【0132】
C.落下試験
前記実施例1〜12および比較例1〜2にしたがって製造した多層プリント配線板を筐体に収納し、基板に実装された液晶表示部を下向きにした状態で筐体を1mの高さから自然落下させた。その落下回数を50回、100回、150回と行い、導体回路の導通を確認した。この落下試験の結果を表1に示した。
なお、接続抵抗値の変化量が5%以内の場合には○(Good)、接続抵抗値の変化量が10%以内の場合には△(Average)、接続抵抗値の変化量が10%越えの場合には×(Poor)で示した。
【0133】
【表1】
【0134】
(参考例)
評価項目Aの結果のデータを元に、バイアホールの膨らみの度合い(絶縁層の開口径に対して、最大の膨らみの直径の比率)を1.0倍、1.1倍、1.3倍、1.5倍、1.6倍、1.8倍と、計6種類の異なるものを作製したとして、シミュレートを行った。これらの基板に対して、各実施例と比較例で評価した項目A.と同様の基板負荷試験で50回を行ったとして、接続抵抗の変化量のシミュレートを行い、抵抗変化率としての結果を、表2に示した。
【0135】
【表2】
【産業上の利用可能性】
【0136】
以上説明したように,本発明に係る多層プリント配線板に拠れば,落下した際の衝撃力等の外部応力を抑え、絶縁層の反りを抑えることができるので、導体回路のクラックや断線等を防止して実装基板の信頼性や耐落下性の低下を軽減することができる多層プリント配線板を提供することができる。
Claims (17)
- 絶縁層と導体層とが交互に積層され、導体層同士が絶縁層に設けたバイアホールを介して電気的に接続されてなる多層プリント配線板において、
前記バイアホールは、少なくともその一部において、絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有して形成されており、
前記各バイアホールは、その膨らみが最大となる箇所の直径が絶縁層の上面または底面において露出する開口径の1.1〜1.5倍となるようなビア樽形状を有していることを特徴とする多層プリント配線板。 - 導体回路を有する一の絶縁基板の両面に、導体回路を有する他の絶縁基板がそれぞれ少なくとも1層積層され、前記一の絶縁基板に設けた導体回路と他の絶縁基板に設けた導体回路とが、各絶縁基板に設けたバイアホールを介して電気的に接続されてなる多層プリント配線板において、
前記各バイアホールは、少なくともその一部において、絶縁基板の厚み方向に対してほぼ垂直な方向に膨らみを有して形成されており、
前記各バイアホールは、その膨らみが最大となる箇所の直径が絶縁基板の上面または底面において露出する開口径の1.1〜1.5倍となるようなビア樽形状を有していることを特徴とする多層プリント配線板。 - 前記絶縁層または絶縁基板の厚みは、100μm以下であることを特徴とする請求項1または2に記載の多層プリント配線板。
- 前記絶縁層または絶縁基板の厚みは、50μm以下であることを特徴とする請求項1または2に記載の多層プリント配線板。
- 前記バイアホールは、多段スタックビアの形態に積層されていることを特徴とする請求項1または2に記載の多層プリント配線板。
- 前記バイアホールは、前記一の絶縁基板の一方の表面に積層された絶縁基板に設けたバイアホールからなる第1のビア群と、前記一の絶縁基板の他方の表面に積層された絶縁基板に設けたバイアホールからなる第2のビア群とから構成され、
前記第1のビア群は、前記第2のビア群に対向するような位置関係で積層されていることを特徴とする請求項2に記載の多層プリント配線板。 - 前記バイアホールは、前記一の絶縁基板の一方の表面に積層された絶縁基板に設けたバイアホールからなる第1のビア群と、前記一の絶縁基板の他方の表面に積層された絶縁基板に設けたバイアホールからなる第2のビア群とから構成され、
前記第1のビア群は、前記第2のビア群に対して絶縁基板の厚み方向にほぼ垂直な方向にシフトされた位置関係で積層されていることを特徴とする請求項2に記載の多層プリント配線板。 - 前記第1のビア群または前記第2のビア群を形成する各バイアホールは、互いにほぼ同一直線上に位置するように積層されていることを特徴とする請求項6または7に記載の多層プリント配線板。
- 前記第1のビア群または前記第2のビア群を形成する各バイアホールは、互いに絶縁基板の厚み方向にほぼ垂直な方向にシフトされた位置関係で積層されていることを特徴とする請求項6または7に記載の多層プリント配線板。
- 前記第1のビア群または第2のビア群のいずれか一方のビア群を構成するバイアホールは、前記絶縁基板上の仮想正方格子の対向する2つの頂点に位置し、
他方のビア群を構成するバイアホールは、前記絶縁基板上の仮想正方格子の他の対向する2つの頂点に位置するように構成されていることを特徴とする請求項7に記載の多層プリント配線板。 - 前記第1のビア群または第2のビア群のいずれか一方のビア群を構成するバイアホールは、前記絶縁基板上の仮想正方格子の各頂点に位置し、
他方のビア群を構成するバイアホールは、前記絶縁基板上の仮想正方格子の中心に位置するように構成されていることを特徴とする請求項7に記載の多層プリント配線板。 - 前記第1のビア群または第2のビア群のいずれか一方のビア群を構成するバイアホールは、前記絶縁基板上の仮想三角格子の各頂点に位置し、
他方のビア群を構成するバイアホールは、前記絶縁基板上の仮想三角格子の中心に位置して形成されていることを特徴とする請求項7に記載の多層プリント配線板。 - 前記第1のビア群または第2のビア群のいずれか一方のビア群を構成するバイアホールは、前記絶縁基板に集中配置され、
他方のビア群を構成するバイアホールは、前記絶縁基板の前記一方のビア群を構成するバイアホールが集中配置された領域を囲んだ周辺領域に配置されていることを特徴とする請求項7に記載の多層プリント配線板。 - 前記各バイアホールは、絶縁層または絶縁基板に形成した開口内にめっきを充填したものであることを特徴とする請求項1または2に記載の多層プリント配線板。
- 絶縁層と導体層とが交互に積層され、導体層同士が絶縁層に設けたバイアホールを介して電気的に接続されてなる多層プリント配線板において、
前記絶縁層は、少なくとも3層であり、
前記バイアホールは、第1のビア群と第2のビア群とからなり、
前記第1のビア群は、絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有し、かつ2段以上のスタックビアからなるバイアホールから形成され、
前記第2のビア群は、絶縁層の厚み方向に対してほぼ垂直な方向に膨らみを有するバイアホールから形成され、
前記各バイアホールは、その膨らみが最大となる箇所の直径が絶縁層の上面または底面において露出する開口径の1.1〜1.5倍となるようなビア樽形状を有しており、
前記第1のビア群と第2のビア群は、向かい合った位置に配置されている多層プリント配線板。 - 前記絶縁層の厚みは、100μm以下である請求項15に記載の多層プリント配線板。
- 前記絶縁層の厚みは、50μm以下である請求項15に記載の多層プリント配線板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007524716A JP4913053B2 (ja) | 2005-07-07 | 2006-07-07 | 多層プリント配線板 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005199442 | 2005-07-07 | ||
JP2005199442 | 2005-07-07 | ||
JP2007524716A JP4913053B2 (ja) | 2005-07-07 | 2006-07-07 | 多層プリント配線板 |
PCT/JP2006/314015 WO2007007861A1 (ja) | 2005-07-07 | 2006-07-07 | 多層プリント配線板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2007007861A1 JPWO2007007861A1 (ja) | 2009-01-29 |
JP4913053B2 true JP4913053B2 (ja) | 2012-04-11 |
Family
ID=37637239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007524716A Expired - Fee Related JP4913053B2 (ja) | 2005-07-07 | 2006-07-07 | 多層プリント配線板 |
Country Status (7)
Country | Link |
---|---|
US (3) | US7759582B2 (ja) |
EP (1) | EP1858308B1 (ja) |
JP (1) | JP4913053B2 (ja) |
KR (1) | KR20070070224A (ja) |
CN (1) | CN101069457A (ja) |
TW (1) | TW200715932A (ja) |
WO (1) | WO2007007861A1 (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2006
- 2006-07-06 US US11/480,851 patent/US7759582B2/en active Active
- 2006-07-07 WO PCT/JP2006/314015 patent/WO2007007861A1/ja active Application Filing
- 2006-07-07 CN CNA2006800012680A patent/CN101069457A/zh active Pending
- 2006-07-07 TW TW095124797A patent/TW200715932A/zh not_active IP Right Cessation
- 2006-07-07 KR KR1020077011446A patent/KR20070070224A/ko not_active Application Discontinuation
- 2006-07-07 EP EP20060781090 patent/EP1858308B1/en active Active
- 2006-07-07 JP JP2007524716A patent/JP4913053B2/ja not_active Expired - Fee Related
-
2009
- 2009-06-22 US US12/488,638 patent/US8181341B2/en active Active
-
2010
- 2010-02-26 US US12/713,249 patent/US7973249B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
TWI334757B (ja) | 2010-12-11 |
US7759582B2 (en) | 2010-07-20 |
CN101069457A (zh) | 2007-11-07 |
EP1858308B1 (en) | 2012-04-18 |
KR20070070224A (ko) | 2007-07-03 |
US20070154741A1 (en) | 2007-07-05 |
EP1858308A4 (en) | 2010-03-31 |
EP1858308A1 (en) | 2007-11-21 |
TW200715932A (en) | 2007-04-16 |
US20100155130A1 (en) | 2010-06-24 |
US7973249B2 (en) | 2011-07-05 |
WO2007007861A1 (ja) | 2007-01-18 |
US20090255111A1 (en) | 2009-10-15 |
JPWO2007007861A1 (ja) | 2009-01-29 |
US8181341B2 (en) | 2012-05-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110329 |
|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |