KR20070028518A - 트렌치ㆍ아이솔레이션 구조의 형성방법 - Google Patents

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데루노 나구라
야스오 시미즈
마사아키 이치야마
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에이제토 엘렉토로닉 마티리알즈 가부시키가이샤
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Abstract

본 발명은, 트렌치ㆍ아이솔레이션 구조의 홈의 내부에 보이드 또는 크랙이 없고, 기재와 실리카질 막의 밀착성이 우수한, 실리카질 막 부착 기재 및 이의 제조방법을 제공한다. 본 발명은, 표면이 질화실리콘 라이너 막으로 연속적으로 피복된 트렌치ㆍ아이솔레이션 홈을 갖는 기판에 규소 함유 중합체 용액을 도포하고, 도포 완료된 기판을 900℃ 이상 1200℃ 이하의 온도로 가열 처리하는 것을 포함하는, 트렌치ㆍ아이솔레이션 구조의 형성방법 및 당해 방법으로 수득한 실리카질 막 부착 기재를 제공한다.
트렌치 아이솔레이션, 실리카, 질화실리카, 규소

Description

트렌치ㆍ아이솔레이션 구조의 형성방법 {Method for forming trench isolation structure}
본 발명은 전자 디바이스에서의 트렌치ㆍ아이솔레이션 구조(trench isolation structure)의 형성방법 및 당해 방법으로 형성된 트렌치ㆍ아이솔레이션 구조를 포함하는 전자 디바이스에 관한 것이다. 더욱 상세하게는, 본 발명은 반도체 장치 등의 전자 디바이스의 제조시, 절연용으로 형성되는 트렌치ㆍ아이솔레이션 구조를, 규소 함유 중합체를 사용하여 전자 디바이스에 형성시키는 방법에 관한 것으로, 질화실리콘 라이너 막을 고온으로 산화시키는 방법에 관한 것이다.
일반적으로, 반도체 장치와 같은 전자 디바이스에서, 반도체 소자, 예를 들면, 트랜지스터, 저항 등이 기판 위에 배치되어 있지만, 이들은 전기적으로 절연되어야 한다. 따라서, 이들 소자 간에는 소자 분리를 위한 영역이 필요하며, 이를 아이솔레이션 영역이라고 부른다. 종래에는 이러한 아이솔레이션 영역을 반도체 기판의 표면에 선택적으로 절연막을 형성시킴으로써 실시하는 것이 일반적이었다.
한편, 최근 전자 디바이스의 분야에서는 고밀도화 및 고집적화가 진행되고 있다. 이러한 고밀도 및 고집적도화가 진행되면, 필요한 집적도에 적합한 미세한 아이솔레이션 구조를 형성시키는 것이 곤란하여, 이와 같은 필요에 부합하는 새로 운 아이솔레이션 구조가 요구된다. 이와 같은 것으로, 트렌치ㆍ아이솔레이션 구조를 들 수 있다. 당해 구조는 반도체 기판의 표면에 미세한 홈(溝)을 형성시키고, 홈의 내부에 절연물을 충전하여 홈의 양측에 형성되는 소자 사이를 전기적으로 분리하는 구조이다. 이러한 소자 분리 구조는, 종래의 방법과 비교하여 아이솔레이션 영역을 좁게 할 수 있기 때문에, 현재 요구되는 고집적도를 달성하기에 유효한 소자 분리 구조이다.
트렌치ㆍ아이솔레이션 구조를 형성시키기 위한 방법으로는 CVD법(Chemical Vapor Deposition) 또는 고밀도 플라즈마 CVD법(High Density Plasma CVD)이 있다[참조: 특허문헌 1]. 그러나, 당해 방법에 의하면, 홈내에 보이드가 형성되거나, 기판에 형성된 홈의 형상이 변해 버리는 경우가 있었다. 이러한 구조 결함은 기판의 물리적 강도 또는 절연 특성을 손상시키는 원인이 된다.
한편, 트렌치 홈의 매설성을 개량하기 위해, 수산화실리콘 용액을 도포한 다음에, 형성된 도막을 열처리하여 이산화실리콘으로 전환시키는 방법도 검토되고 있다[참조: 특허문헌 1]. 그러나, 당해 방법에서는, 수산화실리콘이 이산화실리콘으로 전환할 때에 부피 수축이 일어나 크랙이 발생하는 경우가 있었다.
이와 같은 크랙을 억제하기 위한 방법으로서, 수산화실리콘 대신 폴리실라잔을 사용하는 방법도 검토되고 있다[참조: 톡허문헌 1 및 2]. 당해 방법은, 이산화실리콘으로 전환될 때의 부피 수축이 더욱 작은 폴리실라잔을 사용하여, 부피 수축으로 인한 크랙을 방지하고자 하는 것이다. 그러나, 본 발명자들의 검토에 의하면, 당해 방법에도 개선의 여지가 남아 있음을 알 수 있었다.
이러한 배경하에, 본 발명자들은 폴리실라잔을 사용한 트렌치ㆍ아이솔레이션 구조의 형성시 프리베이킹(prebaking) 온도를 제어함으로써 이산화실리콘의 부피 수축을 감소시키고 양호한 트렌치ㆍ아이솔레이션 구조를 형성할 수 있는 방법을 밝혀내었다[참조: 특허문헌 4]. 당해 방법은 구조 결함의 발생을 방지할 수 있는 한 가지 방법이다.
특허문헌 1: 일본 특허공보 제3178412호 (단락 0005 내지 0016)
특허문헌 2: 일본 공개특허공보 제2001-308090호
특허문헌 3: 일본 공개특허공보 제2002-88156호
특허문헌 4: 일본 공개특허공보 제2004-273519호
[발명이 해결하고자 하는 과제]
본 발명은, 상기와 같은 문제점을 감안하여 홈(溝)이 형성된 기판 표면을 질화실리콘 라이너 막으로 피복한 후 규소 함유 중합체 용액을 도포한 기판을 고온으로 가열함으로써, 질화실리콘 라이너 막의 적어도 일부를 산화시키고, 이의 산화된 피막에 의해, 규소 함유 중합체가 이산화실리콘(즉, 실리카질 막)으로 전환할 때에 생기는 부피 수축을 완화시킬 수 있는 트렌치ㆍ아이솔레이션 구조의 형성방법, 및 당해 방법으로 형성된 실리카질 막 부착 기재에 관한 것이다.
[과제를 해결하기 위한 수단]
본 발명에 의한, 제1 트렌치ㆍ아이솔레이션 구조의 형성방법은
표면이 질화실리콘 라이너 막으로 연속적으로 피복된 트렌치ㆍ아이솔레이션 홈을 실리콘 기판 위에 형성시키는 홈 형성 공정,
폴리실라잔, 수소화 실세스퀴옥산 및 이들의 혼합물로 이루어진 그룹으로부터 선택된 규소 함유 중합체를 유기 용매에 용해시킨 용액을 상기 기판 위에 도포하여 규소 함유 중합체 피막을 형성시키는 도포 공정 및
도포 완료된 기판을 900℃ 이상 1200℃ 이하의 온도로 가열 처리하여 규소 함유 중합체 피막을 이산화실리콘 막으로 전환시키는 경화 공정을 포함함을 특징으로 한다.
또한, 본 발명에 의한 실리카질 막 부착 기재는
홈을 적어도 하나 갖는 기판,
홈을 매봉시키기 위해 제공된 실리카질 막, 및
기판과 실리카질 막 사이의 연속적인 질화실리콘 라이너 막으로 이루어지고, 질화실리콘 라이너 막의 적어도 일부가 산화되어 있음을 특징으로 한다.
또한, 본 발명에 의한 반도체 장치는, 상기의 실리카질 막 부착 기재를 구비하여 이루어짐을 특징으로 한다.
[발명을 실시하기 위한 최량의 형태]
트렌치ㆍ아이솔레이션 구조의 형성방법
본 발명에 의한 트렌치ㆍ아이솔레이션 구조의 형성방법은, (A) 홈 형성 공정, (B) 도포 공정 및 (C) 경화 공정 순으로 처리하여 트렌치ㆍ아이솔레이션 구조를 형성시킨다.
각 공정을 상세하게 설명하면 다음과 같다.
(A) 홈 형성 공정
본 발명에 따르는 방법에서, 우선, 실리콘 기판에 트렌치ㆍ아이솔레이션 홈을 형성시킨다. 이러한 홈 형성에는 임의의 방법을 사용할 수 있으며, 예를 들면, 특허문헌 1 및 2에 기재되어 있다. 구체적인 방법은 아래에 기재한 바와 같다.
우선, 실리콘 기판 표면에, 예를 들면, 열산화법으로 이산화실리콘 막을 형성시킨다. 형성된 이산화실리콘 막의 두께는 일반적으로 5 내지 30nm이다.
필요에 따라, 형성된 이산화실리콘 막 위에, 예를 들면, 감압 CVD법으로 질화실리콘 막을 형성시킨다. 당해 질화실리콘 막은, 이후의 에칭 공정에서 마스크, 또는 후술하는 연마 공정에서 스탑층(stop payer)으로 기능할 수 있다. 질화실리콘 막은, 형성시키는 경우, 일반적으로 100 내지 400nm의 두께로 형성시킨다.
이와 같이 형성시킨 이산화실리콘 막 또는 질화실리콘 막 위에 포토레지스트를 도포한다. 필요에 따라, 포토레지스트막을 건조 또는 경화시킨 후, 목적하는 패턴으로 노광 및 현상하여 패턴을 형성시킨다. 노광은 마스크 노광, 주사 노광 등의 임의의 방법으로 실시할 수 있다. 또한, 포토레지스트도 해상도 등의 측면에서 임의의 것을 선택하여 사용할 수 있다.
형성된 포토레지스트막을 마스크로 하여, 질화실리콘 막 및 그 아래에 있는 이산화실리콘 막을 순차적으로 에칭한다. 이러한 조작에 의해, 질화실리콘 막 및 이산화실리콘 막에 목적하는 패턴이 형성된다.
패턴이 형성된 질화실리콘 막 및 이산화실리콘 막을 마스크로 하여 실리콘 기판을 건식 에칭하여 트렌치ㆍ아이솔레이션 홈을 형성시킨다.
형성되는 트렌치ㆍ아이솔레이션 홈의 폭은 포토레지스트막을 노광하는 패턴에 의해 결정된다. 목적하는 반도체 소자에 따라 다르지만, 반도체 소자의 트렌치ㆍ아이솔레이션 홈의 폭은 일반적으로 0.02 내지 10㎛, 바람직하게는 0.05 내지 5㎛이고, 깊이는 200 내지 1000nm, 바람직하게는 300 내지 700nm이다. 본 발명에 따르는 방법은, 종래의 트렌치ㆍ아이솔레이션 구조의 형성방법과 비교하여, 보다 좁고 보다 깊은 부분까지 균일하게 매설하는 것이 가능하기 때문에, 보다 좁고 보다 깊은 트렌치ㆍ아이솔레이션 구조를 형성시키는 경우에 적합하다.
또한, 홈이 형성된 기판 표면에, CVD법 등으로 질화실리콘 라이너 막을 형성시킨다. 이러한 질화실리콘 라이너 막은, 홈의 내측을 포함한 기판 표면을 연속적으로 피복하고, 예를 들면, 기판을 형성하는 실리콘이 산화되는 것을 방지하는 동시에, 후술하는 경화 공정에 의해 적어도 이의 표면 부분이 산화되어 홈내의 응력을 완화시키고, 기판과 홈내에 형성되는 이산화실리콘(실리카질 막)과의 밀착성을 개량하는 작용을 한다. 따라서, 질화실리콘 라이너 막은 홈의 내부, 특히 내벽면까지 기판 표면 전체를 연속적으로 피복하는 것이 필요하다. 이러한 질화실리콘 라이너 막은, 후술하는 경화 공정에서 고온의 수증기 분위기하에 노출되는 경우가 있다. 이때, 질화실리콘 라이너 막은 산화되지만 그 아래에 있는 실리콘 기판까지 산화되어 디바이스 특성이 악화하는 것을 방지하기 위해, 더욱 두꺼운 것이 바람직하다. 한편, 기판에 형성되어 있는 트렌치 홈은 폭이 좁기 때문에, 질화실리콘 라이너 막이 트렌치 홈을 매봉시키기 위한 미세한 트렌치ㆍ아이솔레이션 구조를 소실시키지 않도록, 질화실리콘 라이너 막의 막 두께는 얇은 것이 바람직하다. 이러한 측면에서, 형성되는 질화실리콘 라이너 막의 두께는 통상적으로 8 내지 50nm, 바람직하게는 10 내지 30nm이다.
또한, 종래에 연마 공정에서의 스탑층 등의 목적으로 질화실리콘을 사용하는 것은 공지되어 있었다. 그러나, 스탑층으로 사용되는 질화실리콘 막은 홈의 내부, 특히 내벽에는 형성되어 있지 않고, 본 발명에 따르는 방법으로 사용하는 온도 범위에서 질화실리콘이 산화되는 것은 공지되어 있지 않으며, 산화된 질화실리콘이 상기와 같은 효과를 나타내는 것은 놀라운 것이었다.
또한, 필요에 따라, 질화실리콘 라이너 막이 형성된 기판 표면에, CVD법 등에 의해 폴리실리콘 막을 추가로 형성시킬 수 있다. 이러한 폴리실리콘 막은, (가) 경화 공정에 이산화실리콘 막으로 전화시키고, 이때에 생기는 부피 팽창에 의해, 폴리실라잔이 이산화실리콘으로 전환할 때에 트렌치 사이에 발생하는 응력을 완화시키거나, (나) 폴리실라잔막과 기판의 밀착성을 개선하는 기능을 갖는 것이다. 형성시키는 폴리실리콘 막의 두께는, 형성시키는 경우, 통상적으로 1 내지 50nm, 바람직하게는 3 내지 20nm이다. 이러한 폴리실리콘 막을 사용하는 경우, 질화실리콘 라이너 막의 부피 팽창 외에 폴리실리콘 막의 부피 팽창이 기여하여 응력 완화 또는 밀착성 개선의 효과가 현저해지는 경향이 있다.
(B) 도포 공정
이어서, 홈 형성 공정에 의해 표면에 홈이 형성된 실리콘 기판 위에 실리카질 막의 재료가 되는 규소 함유 중합체 도막을 형성시킨다. 이러한 규소 함유 중합체는 폴리실라잔, 수소화 실세스퀴옥산 및 이들의 혼합물로 이루어진 그룹으로부터 선택된다.
본 발명에 따르는 방법에 사용할 수 있는 폴리실라잔은, 특별히 한정되지 않으며, 특허문헌 1 및 2에 기재된 것을 사용할 수 있다. 사용할 수 있는 폴리실라잔 용액의 제조방법은 예를 들면 다음과 같다.
순도 99% 이상의 디클로로실란을, 온도를 -20 내지 20℃로 조절한 탈수 피리딘에 교반하면서 주입한다.
계속해서, 온도를 -20 내지 20℃로 조절하여, 순도 99% 이상의 암모니아를 교반하면서 주입한다. 여기서, 반응액에, 조제(粗製)인 폴리실라잔과 부생성물인 염화암모늄이 생성된다.
반응에 의해 생성된 염화암모늄을 여과하여 제거한다.
여과액을 30 내지 150℃로 가열하여 잔존하는 암모니아를 제거하면서, 폴리실라잔의 분자량을 중량 평균 분자량 1500 내지 15000의 범위가 되도록 조정한다.
유기 용매를 30 내지 50℃로 가열하고, 50mmHg 이하에서 감압 증류하여, 잔존하는 피리딘을 제거한다. 사용할 수 있는 유기 용매는, (가) 방향족 화합물, 예를 들면, 벤젠, 톨루엔, 크실렌, 에틸벤젠, 디에틸벤젠, 트리메틸벤젠, 트리에틸벤젠 및 데카하이드로나프탈렌, (나) 쇄상 포화 탄화수소, 예를 들면, n-펜탄, i-펜탄, n-헥산, i-헥산, n-헵탄, i-헵탄, n-옥탄, i-옥탄, n-노난, i-노난, n-데칸 및 i-데칸, (다) 환상 포화 탄화수소, 예를 들면, 사이클로헥산, 에틸사이클로헥산, 메틸사이클로헥산 및 p-멘탄, (라) 환상 불포화 탄화수소, 예를 들면, 사이클로헥센 및 디펜텐(리모넨), (마) 에테르, 예를 들면, 디프로필에테르, 디부틸에테르 및 아니솔, (바) 에스테르, 예를 들면, 아세트산 n-부틸, 아세트산 i-부틸, 아세트산 n-아밀 및 아세트산 i-아밀, (사) 케톤, 예를 들면, 메틸 i-부틸케톤이다.
상기 감압 증류에 의해 피리딘을 제거하는 동시에 유기 용매의 제거도 실시하여 폴리실라잔 농도를 일반적으로 5 내지 30중량%의 범위로 조정한다.
수득된 폴리실라잔 용액을 여과 정밀도 O.1㎛ 이하의 필터를 사용하여 순환 여과하고, 입자 직경이 0.2㎛ 이상인 조대 입자를 50개/cc 이하까지 감소시킨다.
상기한 폴리실라잔 용액의 제조 방법은 일례이고, 특별히 당해 방법에 한정되는 것이 아니다. 고체 상태의 폴리실라잔을 입수하여, 상기한 적절한 용매에, 일반적으로 5 내지 30중량%의 농도로 용해 또는 분산시켜 사용할 수도 있다. 용액의 농도는 최종적으로 형성시키는 폴리실라잔 도막의 두께 등에 의해 적절히 조정해야 한다.
또한, 본 발명에 사용할 수 있는 수소화 실세스퀴옥산도 특별히 한정되지 않으며, 예를 들면, 특허문헌 3에 기재된 것을 사용할 수 있다. 수소화 실세스퀴옥산은 폴리실라잔 용액의 경우와 동일하게 유기 용매에 용해시켜 5 내지 30중량%의 농도로 조정하며, 조대 입자를 제거하여 사용할 수도 있다.
준비된 규소 함유 중합체 용액은, 임의의 방법으로 기판 위에 도포할 수 있다. 구체적으로는, 스핀 코팅, 커튼 도포, 침지 도포 등을 들 수 있다. 이 중에서, 도막면의 균일성 등의 측면에서, 스핀 코팅이 특히 바람직하다.
규소 함유 중합체 용액 도포 후에, 트렌치 홈 매설성 및 규소 함유 중합체 도막 표면의 평탄성을 양립시키기 위해, 도포되는 규소 함유 중합체 도막의 두께는, 상기 홈 형성 공정에서 형성시킨 트렌치ㆍ아이솔레이션 홈 전체, 즉, 실리콘 기판과 이산화실리콘 막과 질화실리콘 막과의 두께의 합계에 대해, 0.8 내지 2배의 범위로 하는 것이 바람직하다.
도포 조건은, 규소 함유 중합체 용액의 농도, 용매 또는 도포 방법 등에 의해 변화하지만, 스핀 코팅을 예로 들면 다음과 같다.
최근에는 제조 수율을 개선하기 위해, 대형 기판에 소자를 형성시키는 경우가 많지만, 8인치 이상의 실리콘 기판에 폴리실라잔 도막을 균일하게 형성시키기 위해서는 복수의 단계를 조합한 스핀 코팅이 유효하다.
우선, 실리콘 기판의 중심부에, 또는 기판 전면에 평균적으로 도막이 형성되도록 중심부 포함 몇 개 지점에 규소 함유 중합체 용액을 실리콘 기판 1장당 일반적으로 0.5 내지 20cc 적가한다.
이어서, 적가한 규소 함유 중합체 용액을 실리콘 기판 전면으로 확대시키기 위해, 비교적 저속으로 단시간, 예를 들면, 회전 속도 50 내지 500rpm으로 0.5 내지 10초 동안 회전시킨다(프레스핀(pre-spin)).
이어서, 도막을 목적하는 두께로 하기 위해, 비교적 고속, 예를 들면, 회전 속도 500 내지 4500rpm으로 0.5 내지 800초 동안 회전시킨다(메인스핀(main-spin)).
또한, 실리콘 기판의 주변부에서의 규소 함유 중합체 도막의 부풀기를 감소시키고 규소 함유 중합체 도막의 용제를 되도록 건조시키기 위해, 메인스핀 회전 속도에 대해 500rpm 이상 빠른 회전 속도로, 예를 들면, 회전 속도 1000 내지 5000rpm으로 5 내지 300초 동안 회전시킨다(파이널스핀(final-spin)).
이러한 도포 조건은 사용하는 기판의 크기 또는 목적하는 반도체 소자의 성능 등에 따라 적절하게 조정된다.
(C) 경화 공정
규소 함유 중합체 용액을 도포한 후, 필요에 따라, 프리베이킹 공정(상세하게 후술됨)으로 처리한 후, 규소 함유 중합체 도막을 이산화실리콘 막으로 전화시켜 경화시키고, 질화실리콘 라이너 막을 산화시키기 위해 기판 전체를 가열한다. 통상적으로는 기판 전체를 경화로 등에 투입하여 가열하는 것이 일반적이다.
경화는, 일반적으로 경화로나 열판을 사용하여 수증기를 포함한 불활성 가스 또는 산소 분위기하에 실시한다. 수증기는 규소 함유 중합체를 이산화실리콘으로 충분히 전화시키는 데 중요하며, 바람직하게는 30% 이상, 더욱 바람직하게는 50% 이상, 가장 바람직하게는 70% 이상으로 한다. 특히 수증기 농도가 80% 이상이면, 규소 함유 중합체의 이산화실리콘으로의 전화가 진행되기 쉬워져 보이드 등의 결함의 발생이 적어지고, 이산화실리콘 막의 특성이 개량되므로 바람직하다. 분위기 가스로서 불활성 가스를 사용하는 경우, 질소, 아르곤 또는 헬륨 등을 사용한다.
경화시키기 위한 온도 조건은, 사용하는 규소 함유 중합체의 종류 또는 공정의 조합방법(상세하게 후술됨)에 따라 가변적이다. 그러나, 온도가 높은 쪽이 질화실리콘 라이너 막이 산화되기 쉬워지고 막 두께의 팽창이 커져 막질의 개량 효과가 커지고, 온도가 낮은 쪽이 실리콘 기판의 산화 또는 결정 구조의 변화에 의한 디바이스 특성에 대한 악영향이 작아지는 경향이 있다. 이러한 측면에서, 본 발명에 따르는 방법에서 경화는 900 내지 1200℃, 바람직하게는 1000℃ 이상 1200℃ 이하의 1개 단계로 실시한다. 이때, 목표 온도까지의 승온 시간은 일반적으로 1 내지 100℃/min이고, 목표 온도에 도달한 후의 경화 시간은 일반적으로 1분 내지 10시간, 바람직하게는 15분 내지 3시간이다. 필요에 따라, 경화 온도 또는 경화 분위기의 조성을 단계적으로 변화시킬 수 있다.
이러한 가열에 의해, 규소 함유 중합체가 이산화실리콘으로 전화하여 실리카질 막이 되고, 동시에 질화실리콘 라이너 막의 적어도 일부가 산화된다. 통상적으로, 질화실리콘 라이너 막은 기판에 접하지 않은 측의 면(이하, 외측면)으로부터 산화된다. 산화가 진행되면 더욱 깊은 위치까지 질화실리콘이 산화된다. 여기서, 질화실리콘 라이너 막은 산화되어 부피가 팽창하고, 이로 인하여 트렌치 내부의 치밀함이 향상되고 실리카질 막과 기판의 밀착성이 개량되는 것으로 사료된다. 이러한 효과를 수득하기 위해, 질화실리콘은 외측면에서 1.0nm 이상이 산화되는 것이 바람직하다. 또한, 질화실리콘 라이너 막의 아래에 있는 실리콘 기판이 산화되어 디바이스의 특성이 악화되지 않도록, 산화는 질화실리콘 라이너 막 두께의 90%까지, 바람직하게는 80%까지로 하는 것이 바람직하다. 또한, 질화실리콘 라이너 막의 막 두께가 작을 때에는, 기판으로부터 1nm 이상은 산화시키지 않는 것이 바람직하다.
가열에 의해 질화실리콘 라이너 막의 막 두께가 증대하지만, 가열 후의 막 두께가 가열 전의 막 두께에 비해 1.3배 이상인 것이 바람직하고, 1.5배 이상인 것이 더욱 바람직하다.
또한, 질화실리콘 라이너 막 위에 폴리실리콘 막을 형성시킨 경우, 당해 폴리실리콘 막은 통상적으로 동시에 산화된다. 폴리실리콘 막은 일부가 산화될 뿐만 아니라 전부가 산화되어도 양호하며, 절연성을 확보하기 위해서는 전부가 산화되는 것이 바람직하다.
본 발명에 의한 트렌치ㆍ아이솔레이션 구조의 형성방법은, 상기한 (A) 내지 (C)의 각 공정을 필수로 하는 것이지만, 필요에 따라, 추가의 공정을 조합할 수도 있다. 이러한 조합할 수 있는 공정에 관해서 설명하면 다음과 같다.
(a) 프리베이킹 공정
규소 함유 중합체 용액이 도포 완료된 기판을, 경화 공정을 수행하기 전에 프리베이킹 처리를 실시할 수 있다. 당해 공정은, 규소 함유 중합체 도막에 포함되는 용매의 완전 제거와 규소 함유 중합체 도막의 예비 경화를 목적으로 한다. 특히 규소 함유 중합체를 사용하는 본 발명의 트렌치ㆍ아이솔레이션 구조의 형성방법에서, 프리베이킹 처리를 함으로써 실리카질 막의 치밀성이 향상되기 때문에, 프리베이킹 공정을 조합하는 것이 바람직하다.
종래의 프리베이킹 공정에서는, 실질적으로 일정 온도로 가열하는 방법이 취해지고 있었지만, 이와 같은 방법에서는, 경화시에 도막이 수축되어 트렌치ㆍ아이솔레이션 홈 부분이 오목해지거나 홈 내부에 보이드가 생기기도 하였다.
본 발명의 방법에서 프리베이킹 처리를 실시하는 경우, 프리베이킹 공정에서의 온도를 제어하여, 경시적으로 상승시키면서 프리베이킹을 실시하는 것이 바람직하다. 이때, 프리베이킹 공정에서의 온도는 통상적으로 50 내지 400℃, 바람직하게는 100 내지 300℃의 범위이다. 프리베이킹 공정의 소요 시간은 일반적으로 10초 내지 30분, 바람직하게는 30초 내지 10분이다.
프리베이킹 공정에서의 온도를 경시적으로 상승시키기 위해서는, 기판이 놓여져 있는 분위기의 온도를 단계적으로 상승시키는 방법 또는 온도를 단조 증가적으로 상승시키는 방법을 들 수 있다. 여기서, 프리베이킹 공정에서의 최고 프리베이킹 온도는, 피막으로부터의 용매 제거 측면에서, 폴리실라잔 용액에 사용하는 용매의 비점보다 높은 온도로 설정하는 것이 일반적이다.
프리베이킹 공정에서의 온도를 단계적으로 올리는 방법에서는, 예를 들면, 온도 T1에서 수분, 또한 T1보다 높은 온도 T2에서 수분과 같이, 기판의 온도를 특정한 일정 온도로 일정 시간 유지하고, 또한 그것보다 높은 일정 온도로 일정 시간 유지하는 것을 반복한다. 각 단계의 온도차는 일반적으로 30 내지 150℃이고, 일정하게 유지하는 시간은 각 온도에 있어서 일반적으로 10초 내지 3분이다. 이러한 조건으로 프리베이킹을 실시함으로써 본 발명의 효과가 현저히 발현된다.
예를 들면, 2단계의 온도로 프리베이킹하는 경우, 1단계의 프리베이킹 온도는, 2단계의 프리베이킹 온도(최고 프리베이킹 온도)를 A(℃)로 한 경우, (1/4)A 내지 (3/4)A(℃)의 범위인 것이 바람직하다.
또한, 예를 들면, 3단계의 온도로 프리베이킹하는 경우, 3단계의 프리베이킹 온도(최고 프리베이킹 온도)를 A(℃)로 한 경우, 1단계의 프리베이킹 온도는 (1/4)A 내지 (5/8)A(℃)의 범위인 것이 바람직하고, 2단계의 프리베이킹 온도는 (5/8)A 내지 (7/8)A(℃)의 범위인 것이 바람직하다.
예를 들면, 폴리실라잔 용액에, 크실렌 등의 비점이 150℃ 정도인 용매를 사용하고 최고 프리베이킹 온도로서 200℃를 선택한 경우, (a) 2단계의 온도에서 프리베이킹하는 경우, 1단계의 프리베이킹 온도는 50 내지 150℃의 범위인 것이 바람직하고, (b) 3단계의 온도로 프리베이킹하는 경우, 1단계의 프리베이킹 온도는 50 내지 125℃, 2단계의 프리베이킹 온도는 125 내지 175℃의 범위인 것이 바람직하다.
즉, 단계적으로 승온시키는 방법에서도, 프리베이킹 공정 전체로 본 경우에, 온화한 온도 상승으로 목표로 하는 온도에 도달하도록 이러한 복수 단계의 온도 설정을 실시하는 것이다.
또한, 온도를 단조 증가적으로 상승시키는 방법에서, 온도가 이보다 앞의 시점에 대해 온도가 O℃ 이상 상승하고 있는 것이 필수이다. 이때, 이보다 앞의 어느 시점에 대해, 온도차가 0이라도 양호하지만 음이 되어서는 안된다. 다시 말하면, 프리베이킹 온도를 시간에 대해 도시하였을 때 이의 온도 곡선의 구배가 음이 되지 않는 것이 필수이다. 여기서, 승온 속도가 일반적으로 0 내지 500℃/min, 바람직하게는 10 내지 300℃/min의 범위내가 되도록 기판 온도를 상승시킨다. 승온 속도가 빠를수록 공정 시간이 단축되지만, 홈 구조 내부에 있는 용매의 제거 및 폴리실라잔의 중합을 충분하게 한다는 측면에서 느린 승온 속도가 바람직하다.
여기서, 본 발명에서 「프리베이킹 공정에서의 온도가 경시적으로 상승하도록 제어된다」는, 예를 들면, 저온의 기판을 고온의 조건하에 옮기고, 기판의 온도를 급격히 상승시켜 분위기 온도와 동일하게 한 후, 해당 온도로 유지한 채로 기판을 프리베이킹하는 경우를 포함하지 않는다. 이 경우, 기판의 온도는 경시적으로 상승하고 있지만, 이의 온도 상승은 제어되지 않고, 이와 같은 경우에는 본 발명의 효과는 수득되지 않는 경우가 많다.
이러한 프리베이킹 공정에서의 온도 제어는, 프리베이킹 공정에서의 도막의 급격한 온도 상승을 방지하고, 통상적으로 이루어지고 있는 1단계 가열에 의한 프리베이킹보다 온화한 속도로 온도 상승시키는 것을 목적으로 하고 있다. 본 발명에 따르는 방법에 의해, 예를 들면, 홈 내부의 보이드가 감소하는 이유는 명확하지 않지만, 기판이 급격히 온도 상승되면, 트렌치ㆍ아이솔레이션 홈의 내부에서 용매가 완전히 제거되기 전에 표면이 과도하게 경화되어 버려 용매 증기가 홈 내부에 남아 버리는 때문인 것으로 추측된다. 본 발명은 프리베이킹 공정에서의 온도를 제어함으로써 이와 같은 문제를 해결하고 있는 것이다.
또한, 본 발명에 따르는 방법에서 프리베이킹 공정을 조합하는 경우, 프리베이킹에 의해 고온이 된 기판을, 온도가 내려가기 전에 바람직하게는 50℃ 이상 프리베이킹시의 최고 온도 이하의 온도의 기판을 경화 공정으로 처리하는 것이 바람직하다. 온도가 내려가기 전의 기판을 경화 공정으로 처리함으로써, 다시 온도를 상승시키는 에너지와 시간을 절약할 수 있다.
(b) 연마 공정
규소 함유 중합체 도막을 경화시킨 후, 경화된 이산화실리콘 막의 불필요한 부분은 제거하는 것이 바람직하다. 이로 인하여, 우선 연마 공정에 의해, 기판 표면에 있는 폴리실라잔 도막을 연마에 의해 제거한다. 이러한 공정이 연마 공정이다. 이러한 연마 공정은 경화 처리후에 실시하는 것 이외에, 프리베이킹 공정을 조합하는 경우, 프리베이킹 직후에 실시할 수도 있다.
연마는 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP)에 의해 실시한다. 이러한 CMP에 의한 연마는, 일반적인 연마제 및 연마 장치에 의해 실시할 수 있다. 구체적으로는, 연마제로서는 실리카, 알루미나 또는 세리아 등의 연마재와, 필요에 따라, 그 밖의 첨가제를 분산시킨 수용액 등을 사용할 수 있는 연마 장치로서는, 시판의 일반적인 CMP 장치를 사용할 수 있다.
(c) 에칭 공정
상기의 연마 공정에서, 기판 표면의 규소 함유 중합체에 유래하는 이산화실리콘 막은 거의 제거되지만, 잔존하는 이산화실리콘 막을 제거하기 위해 다시 에칭 처리를 실시하는 것이 바람직하다. 에칭 처리는 에칭액을 사용하는 것이 일반적이고, 에칭액으로서는 이산화실리콘 막을 제거할 수 있는 것이면 특별히 한정되지 않지만, 통상적으로는 플루오르화암모늄을 함유하는 블화수소산 수용액을 사용한다. 당해 수용액의 플루오르화암모늄 농도는 바람직하게는 5% 이상, 더욱 바람직하게는 30% 이상이다.
기판 표면에 직접 인접하는 이산화실리콘 막 위에 질화실리콘 막을 형성시킨 경우, 에칭 공정(c)에 이어서 에칭에 의해 질화실리콘 막도 제거한다. 여기서, 홈내에 형성된 질화실리콘 라이너 막은 이산화실리콘에 매설되어 있기 때문에 제거되지 않는다. 이러한 에칭 처리에도 에칭액을 사용하는 것이 일반적이고, 에칭액으로는, 질화실리콘 막을 제거할 수 있는 것이면 특별히 한정되지 않지만, 통상적으로는 농도 70% 이상의 인산 수용액을 사용하고, 온도는 일반적으로 80℃ 정도로 조정한다.
실리카질 막 부착 기재
본 발명에 의한 실리카질 막 부착 기재는, 예를 들면, 상기한 트렌치ㆍ아이솔레이션 구조의 형성방법에 의해 제조할 수 있다. 이러한 실리카질 막 부착 기재의 하나의 특징은, 실리카질 막과 기재 사이에 적어도 일부가 산화된 질화실리콘 라이너 막을 포함하는 것이다.
이의 일부가 산화된 질화실리콘 라이너 막은, 규소 함유 중합체를 이산화실리콘으로 전화시킬 때에 동시에 질화실리콘 라이너 막을 산화시킴으로써 형성시킬 수 있다. 이러한 산화에 의해, 질화실리콘 라이너 막이 팽창하고, 이로 인하여 트렌치 내부의 치밀함이 향상되는 것으로 생각되며, 구조 결함의 발생이 억제되는 것으로 사료된다. 일부가 산화된 질화실리콘 라이너 막은, 외측면에서 1.0nm 이상이 산화된 것이 바람직하고, 산화의 전후에, 막 두께가 1.3배 이상으로 팽창된 것이 바람직하고, 1.5배 이상으로 팽창된 것이 더욱 바람직하다. 또한, 질화실리콘 라이너 막 위에 폴리실리콘 막이 형성되어 있는 경우, 폴리실리콘 막의 일부 또는 전부가 산화되어 있어도 양호하며, 절연성을 확보하기 위해서는 전부가 산화되어 있는 것이 바람직하다.
산화된 질화실리콘 라이너 막은 일부가 산화된 것이기 때문에 산소를 함유하고 있다. 이러한 산소 함유율이 높으면 트렌치 내부의 치밀성도 높아지는 경향이 있다. 그러나, 과도하게 산화하면 실리콘 기판 자체가 산화되어 디바이스 특성을 악화시켜 버리는 경우가 있기 때문에 이를 방지하기 위해서 질화실리콘 라이너 막의 완전한 산화는 피해야 된다. 구체적으로는 질화실리콘 라이너 막은 기판으로부터 1nm 이상의 두께가 산화되지 않는 것이 바람직하고, 2nm 이상의 두께로 산화되어 있지 않은 것이 더욱 바람직하다.
또한, 질화실리콘 라이너 막은, 기판 등의 산화 방지를 위해 두꺼운 것이 바람직하지만, 과도하게 두꺼우면 홈내 등에 있어서 균일한 막 형성이 곤란해지기 때문에, 산화를 받기 전의 질화실리콘 라이너 막의 두께가 8 내지 50nm인 것이 바람직하고, 10 내지 30nm인 것이 더욱 바람직하다.
질화실리콘 라이너 막 이외의 구조는, 종래의 실리카질 막 부착 기재와 동일해도 양호하다. 이와 같은 구조에 관해서는 특허문헌 1 및 2 등에 기재되어 있다.
본 발명을 예를 사용하여 설명하면 다음과 같다.
폴리실라잔 용액의 제조
다음과 같은 방법으로 폴리실라잔 용액 A를 제조하였다.
(1) 순도 99% 이상의 디클로로실란 48g를 0℃의 탈수 피리딘 500g에 교반하면서 주입하였다.
(2) 계속해서, 액온을 0℃로 유지하면서 순도 99.9%의 암모니아 27g를 교반하면서 3시간에 걸쳐 주입하였다.
(3) 암모니아 주입이 완료되면, 생성된 염화암모늄을 여과하여 제거하였다.
(4) 염화암모늄이 제거된 여과액을 50℃로 가열하여, 잔류하는 암모니아를 제거하였다. 여과액 중에는 중량 평균 분자량 2000의 폴리실라잔이 형성되었다.
(5) 암모니아가 제거된 여과액에 크실렌을 혼합하여, 20mmHg의 감압하에 50℃에서 증류하고 피리딘을 제거하여 중합체 농도를 20중량%으로 하였다.
(6) 수득된 중합체 용액을, 여과 정밀도 0.1㎛의 필터를 사용한 순환 여과에 의해 정제하였다. 수득된 중합체 용액에 포함되는 0.2㎛ 이상의 입자 수는, 리온가부시키가이샤에서 제조한 입자 카운터 KS40-BF로 측정한 결과, 3개/cc이었다.
수소화 실세스퀴옥산 용액의 제조
다음과 같이, 특허문헌 3에 기재된 방법에 따라 수소화 실세스퀴옥산을 제조하고, 수소화 실세스퀴옥산 용액 B를 제조하였다.
(1) 벤젠설폰산 수화물 50.0g, 35% 염산 수용액 150.0g, 톨루엔 650.0g을 1ℓ 3구 플라스크에 넣고, 400rpm으로 교반하면서 25중량%의 트리클로로실란의 톨루엔 용액 200g을 50분에 걸쳐 적가한 후, 다시 2시간 동안 교반하였다.
(2) 이러한 반응 생성물을 분리 깔때기에 붓고, 유기층을 분리하였다. 이러한 분리된 유기상을 47% 황산 100ml로 2회 세정한 후, 탈이온수 100ml로 2회 세정하였다. 이어서, 탄산칼슘 약 20g을 가하고 10분 동안 교반한 후, 황산마그네슘 약 20g을 가하고 10분 동안 교반하였다. 용액을 여과하여 수득되는 여과액으로부터 용매를 스트립하였다. 수득된 고형물 17.4g에 n-헥산을 가하여 수지상 물질을 용해시키고, 잔류하는 결정성 물질을 고형물로서 분리 회수하였다.
(3) 수득된 수소화 실세스퀴옥산을 크실렌에 용해하여 중합체 농도가 20중량%인 용액으로 하고, 여과 정밀도 O.1㎛의 필터를 사용하여 순환 여과에 의해 정 제하였다. 수득된 중합체 용액에 포함되는 0.2㎛ 이상의 입자 수를 리온가부시키가이샤에서 제조한 입자 카운터 KS40-BF로 측정한 결과, 3개/cc이었다.
트렌치 ㆍ 아이솔레이션 홈 의 형성
일본 특허공보 제3178412호의「제2의 실시형태」에 준하여, 다음과 같이 실리콘 기판에 트렌치ㆍ아이솔레이션 홈을 형성시켰다.
(1) 실리콘 기판의 표면에, 열산화법에 의해 이산화실리콘 막을 형성시키고, 그 위에 CVD법으로 질화실리콘 막을 형성시켰다.
(2) 형성된 질화실리콘 막 위에 포토레지스트를 도포하고, 포토리소그래피법으로 노광 및 현상하여 패턴화하였다. 패턴은 최종적으로 수득되는 패턴이 1㎛, O.05㎛, 0.1㎛, 0.2㎛, 0.5㎛ 및 1㎛의 선상의 홈이 되도록 하였다.
(3) 패턴화된 포토레지스트막을 마스크로 하여 질화실리콘 막과 이산화실리콘 막을 순차적으로 건식 에칭하였다. 건식 에칭에 의해 질화실리콘 막 및 이산화실리콘 막을 관통한 구멍이 형성되고, 실리콘 기판이 선상으로 노출되었다.
(4) 포토레지스트를 제거하여 질화실리콘 막을 노출시켰다. 질화실리콘 막을 마스크로 하여 실리콘 기판을 에칭하고, 실리콘 기판에 홈 구조를 형성시켰다. 또한, 열산화법에 의해 홈 내부에도 이산화실리콘 막을 형성시켰다. 또한, CVD법으로, 질화실리콘 라이너 막, 또는 질화실리콘 라이너 막 및 폴리실리콘 막을 기판 표면 전체에 형성시키고, 트렌치ㆍ아이솔레이션 홈으로 하였다. 질화실리콘 라이너 막만을 형성시키는 경우, 이의 두께는 10nm로 하고, 질화실리콘 라이너 막과 폴리실리콘 막을 형성시키는 경우, 질화실리콘 라이너 막의 막 두께를 10nm, 폴리실 리콘 막의 막 두께를 5nm로 하였다.
실시예 1
상기한 방법으로 형성된, 트렌치ㆍ아이솔레이션 홈을 갖는 실리콘 기판(질화실리콘 라이너 막의 막 두께가 10nm로 폴리실리콘 막을 갖지 않는 것)에, 다음과 같은 방법으로 트렌치ㆍ아이솔레이션 구조를 형성시켰다.
(1) 실리콘 기판에 상기한 폴리실라잔 용액 A를 스핀 코팅법으로 도포하였다. 도포 조건은 회전 속도 1000rpm, 회전 시간 20초간으로 하였다. 동일 조건으로 베어 실리콘 기판 위에 도포를 실시하였을 때, 이의 막 두께는 600nm이었다.
(2) 도포 완료된 기판을 150℃에서 3분 동안 가열하여 프리베이킹하였다.
(3) 프리베이킹후, 프리베이킹의 최종 온도로 유지한 채로, 순산소 분위기하에서 경화 노에 도입하고, 1050℃까지 승온 속도 10℃/min으로 가열하여, 수증기 농도 80%를 포함하는 산소 분위기하 30분 동안 가열하여 경화시켰다.
또한, 베어 실리콘 위에 동일 조건으로 폴리실라잔 용액을 도포하고 경화시킨 막에 관해서, 화학 구조를 FTIR에 의해 조사한 결과, 파수 1080cm-1에 귀속되는 Si-O 결합의 흡수만이 확인되고, 각각 파수 3380cm-1 및 2200cm-1에 귀속되는 N-H 결합 및 S-H 결합의 흡수는 확인되지 않으며, 이러한 조건으로 원료 폴리실라잔은 모두 이산화실리콘으로 변화되고 있는 것을 알 수 있었다.
(4) 실리콘 기판 표면의 이산화실리콘 막을 질화실리콘 막이 노출될 때까지 CMP법에 의해 연마하였다.
(5) 표면에 노출된 질화실리콘 막을 80℃의 인산 수용액에 의해 에칭하여 제거하였다.
(6) 플루오르화암모늄 30중량% 및 플루오르화수소산 1%을 함유하는 수용액으로 이산화실리콘 막을 실리콘 기판 근방까지 에칭하여, 트렌치ㆍ아이솔레이션 구조를 형성시켰다.
실시예 2
폴리실라잔 용액 A를 수소화 실세스퀴옥산 용액 B로 변경하는 것을 제외하고는 실시예 1과 동일하게 실시하였다.
실시예 3
실시예 1의 프리베이킹 공정을, 도포 완료된 기판을 100℃, 150℃ 및 200℃에서 순차 2분간씩 가열함으로써 실시하는 것을 제외하고는 실시예 1과 동일하게 실시하였다.
실시예 4
폴리실라잔 용액 A를 수소화 실세스퀴옥산 용액 B로 변경하는 것을 제외하고는, 실시예 3과 동일하게 실시하였다.
실시예 5
실시예 3에서, 가열 온도를 1100℃로 변경하는 것을 제외하고는, 실시예 3과 동일하게 실시하였다.
실시예 6
폴리실라잔 용액 A를 수소화 실세스퀴옥산 용액 B로 변경하는 것을 제외하고 는, 실시예 5와 동일하게 실시하였다.
실시예 7
실리콘 기판을 10nm의 두께의 질화실리콘 라이너 막 위에 폴리실리콘 막을 두께 5nm로 형성시킨 것을 사용한 것을 제외하고는 실시예 3과 동일하게 실시하였다.
실시예 8
폴리실라잔 용액 A를 수소화 실세스퀴옥산 용액 B로 변경하는 것을 제외하고는, 실시예 7와 동일하게 실시하였다.
실시예 9
실시예 7에서, 가열 온도를 1100℃로 변경하는 것을 제외하고는, 실시예 7와 동일하게 실시하였다.
실시예 10
폴리실라잔 용액 A를 수소화 실세스퀴옥산 용액 B로 변경하는 것을 제외하고는, 실시예 9와 동일하게 실시하였다.
실시예 11
실시예 1에서, 수증기 농도를 40중량%으로 한 것을 제외하고는, 실시예 1과 동일하게 실시하였다.
실시예 12
질화실리콘 라이너 막의 막 두께를 5nm로 한 것을 제외하고는, 실시예 1과 동일하게 실시하였다.
실시예 13
질화실리콘 라이너 막의 막 두께를 2nm로 한 것을 제외하고는, 실시예 1과 동일하게 실시하였다.
비교예 1
트렌치ㆍ아이솔레이션 구조를 갖는 실리콘 기판을 작성할 때에, 질화실리콘 라이너 막을 형성시키지 않는 것을 제외하고는, 실시예 1과 동일하게 실시하였다.
비교예 2
폴리실라잔 용액 A를 수소화 실세스퀴옥산 용액 B로 변경하는 것을 제외하고는, 비교예 1과 동일하게 실시하였다.
비교예 3
트렌치ㆍ아이솔레이션 구조를 갖는 실리콘 기판을 작성할 때에, 질화실리콘 라이너 막 대신 산화실리콘 막을 형성시킨 것을 제외하고는, 실시예 1과 동일하게 실시하였다.
비교예 4
폴리실라잔 용액 A를 수소화 실세스퀴옥산 용액 B로 변경하는 것을 제외하고는, 비교예 3과 동일하게 실시하였다.
비교예 5
경화시의 가열 온도를 800℃로 변경한 것을 제외하고는, 실시예 1과 동일하게 실시하였다.
비교예 6
경화시의 가열 온도를 800℃로 변경한 것을 제외하고는, 실시예 2와 동일하게 실시하였다.
평가
각각의 예에서 수득된 트렌치ㆍ아이솔레이션 구조를 갖는 기판을 아래와 같이 평가하였다.
(1) 기판 표면의 상태를 전자주사형 현미경(이하, SEM)로 관찰하여 트렌치부의 평활성을 육안 평가하였다.
(2) 기판을 홈의 길이 방향에 대해 직각 방향에서 절단하고, 플루오르화수소산 0.5중량%와 플루오르화암모늄 5중량%을 함유하는 수용액에 23℃에서 30초 동안 침지시키고, 순수로 잘 세정하여 건조시켰다. 단면의 홈 부분을 SEM에 의해 50000배로, 단면에 수직인 방향의 앙각 30도 상방으로부터 관찰하여 사진 촬영하고, 사진상의 길이로부터 삼각법에 의해, 기판 단면의 표면부에서의 에칭률과, 기판 단면의 표면부와 홈 최심부에서의 에칭의 깊이의 비를 산출하였다.
홈 내에서의 실리카질 막이 균일하면 이의 비는 1에 가까워지고, 홈 최심부에서의 실리카질 막의 치밀성이 낮으면, 이의 비는 1보다 작아진다.
(3) 각각의 예의 기판을 SEM으로 관찰하여, 산화를 받지 않은 질화실리콘 라이너 막의 두께를 측정하였다. 측정 결과, 질화실리콘 라이너 막의 산화를 받은 부분의 두께, 산화된 후의 질화실리콘 라이너 막에 유래하는 이산화실리콘 막의 두께 및 질화실리콘 라이너 막의 팽창률을 구하였다.
수득된 결과는 표 1 내지 4에 기재한 바와 같다.
Figure 112007000715857-PCT00001
Figure 112007000715857-PCT00002
Figure 112007000715857-PCT00003
Figure 112007000715857-PCT00004
폴리실리콘 막은 모두 산화되고, 질화실리콘 라이너 막은 산화되어 있었다.
본 발명에 의한 트렌치ㆍ아이솔레이션 구조의 형성방법에 의하면, 홈의 내부에 보이드 또는 크랙이 없고, 기판과 그 위에 형성된 실리카질 막과의 밀착성이 우수한, 즉 반도체 소자의 성능 열화가 없고, 기계 강도가 우수한 실리카질 막 부착 기재를 제조할 수 있다.

Claims (12)

  1. 표면이 질화실리콘 라이너 막으로 연속적으로 피복된 트렌치ㆍ아이솔레이션(trench isolation) 홈을 실리콘 기판 위에 형성시키는 홈 형성 공정,
    폴리실라잔, 수소화 실세스퀴옥산 및 이들의 혼합물로 이루어진 그룹으로부터 선택된 규소 함유 중합체를 유기 용매에 용해시킨 용액을 기판 위에 도포하여 규소 함유 중합체 피막을 형성시키는 도포 공정 및
    도포 완료된 기판을 900℃ 이상 1200℃ 이하의 온도로 가열 처리하여 규소 함유 중합체 피막을 이산화실리콘 막으로 전환시키는 경화 공정을 포함함을 특징으로 하는, 트렌치ㆍ아이솔레이션 구조의 형성방법.
  2. 제1항에 있어서, 질화실리콘 라이너 막의 두께가 8 내지 50nm인, 트렌치ㆍ아이솔레이션 구조의 형성방법.
  3. 제1항 또는 제2항에 있어서, 경화 공정에서 가열 온도가 1000℃ 이상 1200℃ 이하인, 트렌치ㆍ아이솔레이션 구조의 형성방법.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서, 가열 처리를 수증기 농도 50% 이상의 불활성 가스 또는 산소 분위기하에 실시하는, 트렌치ㆍ아이솔레이션 구조의 형성방법.
  5. 제1항 내지 제4항 중의 어느 한 항에 있어서, 도포 완료된 기판을 가열 처리하기 전에 400℃ 이하의 온도로 프리베이킹(prebaking)하는 프리베이킹 공정을 추가로 포함하는, 트렌치ㆍ아이솔레이션 구조의 형성방법.
  6. 제1항 내지 제5항 중의 어느 한 항에 있어서, CVD법을 사용하여 질화실리콘 라이너 막 위에 폴리실리콘 막을 형성시키는, 트렌치ㆍ아이솔레이션 구조의 형성방법.
  7. 제1항 내지 제6항 중의 어느 한 항에 있어서, 가열 처리에 의해 질화실리콘 라이너 막의 막 두께를 1.3배 이상 증대시키는, 트렌치ㆍ아이솔레이션 구조의 형성방법.
  8. 홈을 적어도 하나 갖는 기판,
    홈을 매봉시키기 위해 제공된 실리카질 막, 및
    기판과 실리카질 막 사이의 연속적인 질화실리콘 라이너 막으로 이루어지고,
    질화실리콘 라이너 막의 적어도 일부가 산화되어 있음을 특징으로 하는, 실리카질 막 부착 기재.
  9. 제8항에 있어서, 질화실리콘 라이너 막이 가열에 의해 산화된, 실리카질 막 부착 기재.
  10. 제8항 또는 제9항에 있어서, 가열에 의해, 질화 라이너 막의 기판에 접하지 않는 측의 면으로부터 1.0nm 이상이 산화된, 실리카질 막 부착 기재.
  11. 제8항 내지 제10항 중의 어느 한 항에 있어서, 실리카질 막과 질화실리콘 라이너 막 사이에 폴리실리콘 막을 추가로 포함하는, 실리카질 막 부착 기재.
  12. 제8항 내지 제11항 중의 어느 한 항에 따르는 실리카질 막 부착 기재를 포함하는 반도체 장치.
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