KR20060002786A - 트렌치 아이솔레이션 구조의 형성방법 - Google Patents

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KR20060002786A
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마사아키 이치야마
데르노 나구라
도모노리 이시카와
다카아키 사쿠라이
야스오 시미즈
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에이제토 엘렉토로닉 마티리알즈 가부시키가이샤
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Abstract

본 발명은 홈의 내부에 보이드 또는 균열이 없는 트렌치 아이솔레이션 구조의 형성방법을 제공한다. 본 발명의 방법은 실리콘 기판의 표면에 홈을 형성시키고, 폴리실라잔 용액을 도포하고, 50 내지 400℃의 범위에서 경시적으로 상승하도록 제어된 프리베이킹 온도에서 프리베이킹하고, 최고 프리베이킹 이상의 온도에서 경화시키고, 연마하고, 에칭한다. 프리베이킹은 2개의 단계 이상의 고온에서 단계적으로 또는 단조 증가적으로 온도를 상승시켜 수행한다.
트렌치 아이솔레이션, 베이킹, 연마 공정, 에칭 공정

Description

트렌치 아이솔레이션 구조의 형성방법{Method of forming trench isolation structure}
본 발명은 전자 디바이스에 있어서의 트렌치 아이솔레이션 구조의 형성방법에 관한 것이다. 더욱 상세하게는, 본 발명은 반도체 장치 등의 전자 디바이스의 제조에 있어서, 전자 디바이스에 절연을 위해 형성되는 트렌치 아이솔레이션 구조를 폴리실라잔을 사용하여 형성시키는 방법에 관한 것이다.
일반적으로 반도체 장치와 같은 전자 디바이스에 있어서, 반도체 소자, 예를 들면 트랜지스터, 저항 및 기타가 기판 위에 배치되어 있는데, 이들은 전기적으로 절연되어야 한다. 따라서, 이들 소자 사이에는 소자를 분리하기 위한 영역이 필요하고, 이를 아이솔레이션 영역이라고 부른다. 종래에는 이러한 아이솔레이션 영역을 반도체 기판의 표면에 선택적으로 절연막을 형성시킴으로써 실시하는 것이 일반적이었다.
한편, 전자 디바이스의 분야에서는, 최근에 고밀도화 및 고집적화가 진행되고 있다. 이러한 고밀도 및 고집적도화가 진행되면, 필요한 집적도에 적합한 미세한 아이솔레이션 구조를 형성시키는 것이 곤란해지고, 이러한 수요에 합치한 새로운 아이솔레이션 구조가 요구된다. 이와 유사한 것으로서, 트렌치 아이솔레이션 구조를 들 수 있다. 당해 구조는 반도체 기판의 표면에 미세한 홈을 형성시키고, 당해 홈의 내부에 절연물을 충전하여, 홈의 양측에 형성되는 소자 사이를 전기적으로 분리하는 구조이다. 이러한 소자 분리를 위한 구조는 종래의 방법에 비해 아이솔레이션 영역을 좁게 할 수 있기 때문에 지금 요구되는 고집적도를 달성하는 데 효과적인 소자 분리 구조이다.
이러한 트렌치 아이솔레이션 구조를 형성시키기 위한 방법으로서, CVD법이나 고밀도 플라즈마 CVD법을 들 수 있다[참조: 일본 특허공보 제3178412호의 0005 내지 0016 단락]. 그러나, 이러한 방법에 의하면, 홈 내에 보이드가 형성되거나, 기판에 형성된 홈의 형상이 변해 버리는 경우가 있었다. 이러한 구조 결함은 기판의 물리적 강도나 절연 특성을 손상시키는 원인이 된다.
또한, 한편으로 트렌치 홈의 매설성을 개량하기 위해서, 수산화실리콘을 용액으로 하여 도포한 후, 형성된 도막을 열처리하여 이산화실리콘으로 전환시키는 방법도 검토되어 왔다[참조: 일본 특허공보 제3178412호의 0005 내지 0016 단락]. 그러나, 이러한 방법에서는, 수산화실리콘이 이산화실리콘으로 전환될 때에 체적 수축이 일어나 균열이 발생하는 경우가 있었다.
이러한 균열을 억제하기 위한 방법으로서, 수산화실리콘 대신에 폴리실라잔을 사용하는 방법도 검토되어 왔다[참조: 일본 특허공보 제3178412호 및 일본 공개특허공보 제(평)2001-308090호]. 이러한 방법에서는, 이산화실리콘으로 전환될 때의 체적 수축이 보다 작은 폴리실라잔을 사용함으로써, 체적 수축에 기인하는 균열을 방지하고자 하는 것이다. 그러나, 본 발명자들의 검토에 의하면, 이러한 방법에도 개선의 여지가 남아 있는 것을 알 수 있었다.
발명의 개요
본 발명은 이러한 문제점을 감안하여 구조 결함의 발생이 없는, 예를 들면 트렌치 폭이 극히 좁은 경우라도 체적 수축이 극히 작은, 바람직하게는 체적 수축이 전혀 없는, 트렌치 아이솔레이션 구조의 형성방법을 제공하는 것이다.
본 발명에 따르는 제1 트렌치 아이솔레이션 구조의 형성방법은
실리콘 기판 위에 트렌치 아이솔레이션 홈을 형성시키는 홈 형성 공정,
폴리실라잔을 유기 용매에 용해시킨 폴리실라잔 용액을 상기 기판 위에 도포하여 폴리실라잔 피막을 형성시키는 도포 공정,
도포 완료된 기판을 프리베이킹하는 공정으로서, 프리베이킹 공정에서의 온도가 50 내지 400℃의 범위에서 경시적으로 상승하도록 제어되어 있는 프리베이킹 공정,
프리베이킹 완료된 기판을 수증기 농도 1% 이상의 불활성 가스 또는 산소 분위기하에 최고 프리베이킹 온도 내지 1,000℃의 온도로 처리하여 폴리실라잔 피막을 이산화실리콘 막으로 전환시키는 경화 공정,
이산화실리콘 막을 CMP 연마에 의해 선택적으로 연마하는 연마 공정 및
연마 공정 후에 남은 이산화실리콘 막을 에칭에 의해 선택적으로 제거하는 에칭 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따르는 제2 트렌치 아이솔레이션 구조의 형성방법은
실리콘 기판 위에 트렌치 아이솔레이션 홈을 형성시키는 홈 형성 공정,
폴리실라잔을 유기 용매에 용해시킨 폴리실라잔 용액을 상기 기판 위에 도포하여 폴리실라잔 피막을 형성시키는 도포 공정,
도포 완료된 기판을 프리베이킹하는 공정으로서, 프리베이킹 공정에서의 온도가 50 내지 400℃의 범위에서 경시적으로 상승하도록 제어되어 있는 프리베이킹 공정,
상기한 이산화실리콘 막을 CMP 연마에 의해 선택적으로 연마하는 연마 공정,
연마 공정 후에 남은 이산화실리콘 막을 에칭에 의해 선택적으로 제거하는 에칭 공정 및
프리베이킹 완료된 기판을 수증기 농도 1% 이상의 불활성 가스 또는 산소 분위기하에 최고 프리베이킹 온도 내지 1,000℃의 온도로 처리하여 폴리실라잔 피막을 이산화실리콘 막으로 전환시키는 경화 공정을 포함하는 것을 특징으로 한다.
이러한 본 발명에 의한 트렌치 아이솔레이션 구조의 형성방법에 의하면, 홈의 내부에 보이드나 균열이 없는, 즉 반도체 소자의 성능 열화가 없고, 기계 강도가 우수한 반도체 기판을 제조할 수 있다.
본 발명의 제1 형태
본 발명에 의한 방법 중 하나의 형태는, 하기의 순서로 처리하여, 트렌치 아이솔레이션 구조를 형성시키는 것이다.
(A) 홈 형성 공정
(B) 도포 공정
(C) 프리베이킹 공정
(D) 경화 공정
(E) 연마 공정
(F) 에칭 공정
각 공정을 상세하게 설명하면 하기와 같다.
(A) 홈 형성 공정
본 발명에 의한 방법에 있어서, 우선 실리콘 기판에 트렌치 아이솔레이션 홈을 형성시킨다. 당해 홈 형성에는 임의의 방법을 사용할 수 있으며, 예를 들면, 일본 특허공보 제3178412호 또는 일본 공개특허공보 제(평)2001-308090호에도 기재되어 있다. 구체적인 방법은, 하기에 나타내는 바와 같다.
우선, 실리콘 기판 표면에, 예를 들면, 열산화법에 의해, 이산화실리콘 막을 형성시킨다. 여기에서 형성시키는 이산화실리콘 막의 두께는 일반적으로 5 내지 30nm이다.
필요에 따라서, 형성된 이산화실리콘 막 위에, 예를 들면, 감압 CVD법에 의해, 질화실리콘 막을 형성시킨다. 당해 질화실리콘 막은, 후의 에칭 공정에서의 마스크 또는 후술하는 연마 공정에서의 스톱층으로서 기능시킬 수 있는 것이다. 질화실리콘 막은, 형성시키는 경우에는, 일반적으로 100 내지 400nm의 두께로 형성시킨다.
이와 같이 형성시킨 이산화실리콘 막 또는 질화실리콘 막 위에 포토레지스트를 도포한다. 필요에 따라서 포토레지스트 막을 건조 또는 경화시킨 후, 원하는 패턴으로 노광 및 현상하여 패턴을 형성시킨다. 노광 방법은 마스크 노광, 주사 노광 등의 임의의 방법으로 실시할 수 있다. 또한, 포토레지스트도 해상도 등의 관점에서 임의의 것을 선택하여 사용할 수 있다.
형성된 포토레지스트 막을 마스크로 하여, 질화실리콘 막 및 이의 아래에 있는 이산화실리콘 막을 순차적으로 에칭한다. 이러한 조작에 의해서, 질화실리콘 막 및 이산화실리콘 막에 원하는 패턴이 형성된다.
패턴이 형성된 질화실리콘 막 및 이산화실리콘 막을 마스크로 하여, 실리콘 기판을 건식 에칭하여 트렌치 아이솔레이션 홈을 형성시킨다.
형성되는 트렌치 아이솔레이션 홈의 폭은 포토레지스트 막을 노광하는 패턴에 의해 결정된다. 반도체 소자에서 트렌치 아이솔레이션 홈은 목적으로 하는 반도체 소자에 따라 다르지만, 폭은 일반적으로 0.02 내지 10㎛, 바람직하게는 0.05 내지 5㎛이고, 깊이는 200 내지 1,000nm, 바람직하게는 300 내지 700nm 이다. 본 발명에 의한 방법은, 종래의 트렌치 아이솔레이션 구조의 형성방법에 비해, 보다 좁고, 보다 깊은 부분까지, 균일하게 매설하는 것이 가능하기 때문에, 보다 좁고, 보다 깊은 트렌치 아이솔레이션 구조를 형성시키는 경우에 적합한 것이다.
또한, 필요에 따라서 홈이 형성된 기판 표면에 CVD법 등에 의해 폴리실리콘 막을 형성시킬 수 있다. 이러한 폴리실리콘 막은 (가) 경화 공정 또는 어닐링 공정(후술)시에 이산화실리콘 막으로 전화시키고, 이 때 발생하는 체적 팽창에 의해서, 폴리실라잔이 이산화실리콘으로 전환될 때에 트렌치 사이에 발생하는 응력을 완화시키거나, (나) 폴리실라잔 막과 기판의 밀착성을 개선시키는 기능을 갖는 것이다. 형성시키는 폴리실리콘 막의 두께는, 형성시키는 경우에는 통상적으로 1 내지 50nm, 바람직하게는 3 내지 20nm이다.
(B) 도포 공정
하기에, 상기한 홈 형성 공정에 의해 표면에 홈이 형성된 실리콘 기판 위에 폴리실라잔 도막을 형성시킨다.
본 발명에 의한 방법에서 사용할 수 있는 폴리실라잔은, 특별히 한정되지 않으며, 일본 특허공보 제3178412호 또는 일본 공개특허공보 제(평)2001-308090호에 기재된 것을 사용할 수 있다. 사용할 수 있는 폴리실라잔 용액의 제조방법의 일례를 들면 하기와 같다.
순도 99% 이상의 디클로로실란을 -20 내지 20℃로 온도 조절한 탈수 피리딘에 교반하면서 주입한다.
계속해서 -20 내지 20℃로 조절하여, 순도 99% 이상의 암모니아를 교반하면서 주입한다. 여기서 반응액 중에 조제(粗製) 폴리실라잔과 부생성물인 염화암모늄이 생성된다.
반응에 의해 생성된 염화암모늄을 여과에 의해 제거한다.
여과액을 30 내지 150℃로 가열하여 잔류하고 있는 암모니아를 제거하면서, 폴리실라잔의 분자량을 중량 평균 분자량이 1,500 내지 15,000가 되도록 조정한다.
유기 용매를 30 내지 50℃로 가열하여, 50mmHg 이하의 감압 증류에 의해, 잔존하고 있는 피리딘을 제거한다. 사용할 수 있는 유기 용매는, (가) 방향족 화합물, 예를 들면, 벤젠, 톨루엔, 크실렌, 에틸벤젠, 디에틸벤젠, 트리메틸벤젠, 트리에틸벤젠 및 데카하이드로나프탈렌, (나) 쇄상 포화 탄화수소, 예를 들면, n-펜탄, i-펜탄, n-헥산, i-헥산, n-헵탄, i-헵탄, n-옥탄, i-옥탄, n-노난, i-노난, n-데칸 및 i-데칸, (다) 환상 포화 탄화수소, 예를 들면, 사이클로헥산, 에틸사이클로헥산, 메틸사이클로헥산 및 p-메탄, (라) 환상 불포화 탄화수소, 예를 들면, 사이클로헥센 및 디펜텐(리모넨), (마) 에테르, 예를 들면, 디프로필에테르, 디부틸에테르 및 아니솔, (바) 에스테르, 예를 들면, 아세트산 n-부틸, 아세트산 i-부틸, 아세트산 n-아밀 및 아세트산 i-아밀, (사) 케톤, 예를 들면 메틸 i-부틸케톤이다.
상기한 감압 증류에 의해 피리딘을 제거하지만, 동시에 유기 용매의 제거도 실시하여, 폴리실라잔 농도를 일반적으로 5 내지 30중량%로 조정한다.
수득된 폴리실라잔 용액을 여과 정밀도 O.1㎛ 이하의 필터를 사용하여 순환 여과하고, 입자 직경이 0.2㎛ 이상인 조대(粗大) 입자를 50개/cc 이하로 감소시킨다.
상기한 폴리실라잔 용액의 제조방법은 일례로서, 특별히 이러한 방법에 한정되는 것이 아니다. 고체 상태의 폴리실라잔을 입수하여, 상기한 적절한 용매에 일반적으로 5 내지 30중량%로 용해 또는 분산시켜 사용할 수도 있다. 용액의 농도는 최종적으로 형성시키는 폴리실라잔 도막의 두께 등에 따라 적절히 조정하여야 한다.
준비된 폴리실라잔 용액은 임의의 방법으로 기판 위에 도포할 수 있다. 구체적으로는 스핀 도포, 커텐 도포, 딥 도포 및 기타 방법이 있다. 이 중에서, 도막면의 균일성 등의 관점에서 스핀 도포가 특히 바람직하다.
폴리실라잔 용액의 도포 후에 트렌치 홈 매설성 및 폴리실라잔 도막 표면의 평탄성을 양립시키기 위해서, 도포되는 폴리실라잔 도막의 두께는 상기 홈 형성 공정에서 형성시킨 트렌치 아이솔레이션 홈 전체, 즉 실리콘 기판과 이산화실리콘 막과 질화실리콘 막의 두께의 합계에 대하여, 0.8 내지 2배로 하는 것이 바람직하다.
도포의 조건은 폴리실라잔 용액의 농도, 용매 또는 도포 방법 등에 따라 변화하지만, 스핀 도포를 예로 들면 하기와 같다.
최근에는 제조의 제품 비율을 개선하기 위해서, 대형 기판에 소자를 형성시키는 경우가 많지만, 8인치 이상의 실리콘 기판에 균일하게 폴리실라잔 도막을 형성시키기 위해서는, 복수 단계를 조합한 스핀 도포가 효과적이다.
우선, 실리콘 기판의 중심부에 또는 기판 전면에 평균적으로 도막이 형성되는 중심부를 포함하는 몇 개소에, 일반적으로 실리콘 기판 1장당 0.5 내지 20cc의 폴리실라잔 용액을 적가한다.
이이서, 적가한 폴리실라잔 용액을 실리콘 기판 전면에 확산시키기 위해, 비교적 저속으로 단시간, 예를 들면, 회전 속도 50 내지 500rpm으로 0.5 내지 10초 동안 회전시킨다(사전 스핀).
하기에, 도막을 원하는 두께로 하기 위해서, 비교적 고속, 예를 들면, 회전 속도 500 내지 4,500rpm으로 0.5 내지 800초 동안 회전시킨다(메인 스핀).
또한, 실리콘 기판의 주변부에서의 폴리실라잔 도막의 부풀음을 감소시키고, 폴리실라잔 도막 중의 용제를 가능한 한 건조시키기 위해서, 상기 메인 스핀 회전 속도에 대하여 500rpm 이상의 빠른 회전 속도로, 예를 들면, 회전 속도 1,000 내지 5,000rpm으로 5 내지 300초 동안 회전시킨다(최종 스핀).
이러한 도포 조건은 사용하는 기판의 크기나 목적으로 하는 반도체 소자의 성능 등에 따라서 적절하게 조정된다.
(C) 프리베이킹 공정
폴리실라잔 용액이 도포된 기판은 계속해서 프리베이킹 공정으로 이행된다. 당해 공정은 폴리실라잔 도막 중에 포함되는 용매의 완전 제거와 폴리실라잔 도막의 예비 경화를 목적으로 하는 것이다.
종래의 방법에서는, 실질적으로 일정 온도에서 가열하는 방법이 채용되고 있었지만, 이러한 방법에서는 경화시에 도막이 수축되어 트렌치 아이솔레이션 홈부가 움푹 들어가거나 홈 내부에 보이드가 발생하기도 하였다.
본 발명의 특징 중 하나는 프리베이킹 공정에서의 온도를 제어하여, 경시적으로 상승시키면서 프리베이킹을 실시하는 것이다. 이 때, 프리베이킹 공정의 온도는 통상적으로 50 내지 400℃, 바람직하게는 100 내지 300℃ 이다. 프리베이킹 공정의 소요 시간은 일반적으로 10초 내지 30분, 바람직하게는 30초 내지 10분이다.
프리베이킹 공정의 온도를 경시적으로 상승시키기 위해서는, 기판이 놓여 있는 분위기의 온도를 단계적으로 상승시키는 방법 또는 온도를 단조 증가적으로 상승시키는 방법을 들 수 있다. 여기서, 프리베이킹 공정에서의 최고 프리베이킹 온도는 피막으로부터의 용매를 제거하는 관점에서, 폴리실라잔 용액에 사용하는 용매의 비점보다 높은 온도로 설정하는 것이 일반적이다.
프리베이킹 공정에서의 온도를 단계적으로 올리는 방법으로는, 예를 들면, 온도 T1에서 몇분, 또한 T1보다 높은 온도 T2에서 몇분과 같이, 기판의 온도를 특정한 일정 온도에서 일정 시간 유지하고, 이것보다 높은 일정 온도에서 일정 시간 유지하는 것을 반복한다. 각 단계의 온도차는 일반적으로 30 내지 150℃이고, 일정하게 유지하는 시간은 각 온도에 있어서 일반적으로 10초 내지 3분이다. 이러한 조건으로 프리베이킹을 실시함으로써, 본 발명의 효과가 현저하게 발현된다.
예를 들면, 제2 단계의 온도에서 프리베이킹하는 경우, 1 단째의 프리베이킹 온도는 2 단째의 프리베이킹 온도(최고 프리베이킹 온도)를 A(℃)로 한 경우에, (1/4)A 내지 (3/4)A(℃)인 것이 바람직하다.
또한, 예를 들면, 제3 단계의 온도에서 프리베이킹하는 경우, 3 단째의 프리베이킹 온도(최고 프리베이킹 온도)를 A(℃)로 한 경우에, 1 단째의 프리베이킹 온도는 (1/4)A 내지 (5/8)A(℃)인 것이 바람직하고, 2 단째의 프리베이킹 온도는(5/8)A 내지 (7/8)A(℃)인 것이 바람직하다.
예를 들면, 폴리실라잔 용액에, 크실렌 등의 비점이 150℃ 정도인 용매를 사용하여, 최고 프리베이킹 온도로 200℃를 선택한 경우, (a) 제2 단계의 온도에서 프리베이킹하는 경우, 1 단째의 프리베이킹 온도는 50 내지 150℃인 것이 바람직하고, (b) 제3 단계의 온도에서 프리베이킹하는 경우, 1 단째의 프리베이킹 온도는 50 내지 125℃, 2 단째의 프리베이킹 온도는 125 내지 175℃인 것이 바람직하다.
즉, 단계적으로 승온시키는 방법에 있어서도, 프리베이킹 공정 전체적으로 본 경우에 완만한 온도 상승으로 목표로 하는 온도에 도달하도록 복수 단계의 온도 설정을 실시하는 것이다.
또한, 온도를 단조 증가적으로 상승시키는 방법에서는, 온도가 이것보다도 앞선 시점에 대해서 온도가 0℃ 이상 상승하고 있는 것이 필수적이다. 이 때, 이것보다도 앞선 어느 한 시점에 대해, 온도차가 0이어도 양호하지만, 음이 되어서는 안된다. 다시 말하면, 시간에 대해서 프리베이킹 온도를 플롯하였을 때, 이의 온도 곡선의 구배가 음이 되지 않는 것이 필수적이다. 여기서, 승온 속도가 일반적으로 0 내지 500℃/분, 바람직하게는 10 내지 300℃/분이 되도록 기판 온도를 상승시킨다. 승온 속도는 빠를수록 공정 시간의 단축으로 연결되지만, 홈 구조 내부에 있는 용매의 제거 및 폴리실라잔의 중합을 충분히 한다는 관점에서 느린 승온 속도가 바람직하다.
여기서, 본 발명에 있어서 "프리베이킹 공정에서의 온도가 경시적으로 상승하도록 제어된다"란, 예를 들면, 저온의 기판을 고온의 조건하로 옮기고, 기판의 온도를 급격하게 상승시켜 분위기 온도와 동일하게 한 후, 당해 온도로 유지한 채로 기판을 프리베이킹하는 경우를 포함하지 않는다. 이러한 경우, 기판의 온도는 경시적으로 상승하고 있지만, 이의 온도 상승은 제어되고 있지 않고, 이러한 경우에는 본 발명의 효과는 수득되지 않을 것이다.
이러한 프리베이킹 공정에서의 온도 제어는 프리베이킹 공정에서의 도막의 급격한 온도 상승을 방지하여, 통상적으로 실시되고 있는 일단 가열에 의한 프리베이킹보다 완만한 속도로 온도 상승시키는 것을 목적으로 한다. 본 발명에 의한 방법에 의해서, 예를 들면, 홈 내부의 보이드가 감소하는 이유는 명확하지 않지만, 기판이 급격하게 온도 상승하면, 트렌치 아이솔레이션 홈의 내부로부터 용매가 완전히 제거되기 전에 표면이 과도하게 경화되어 용매 증기가 홈 내부에 남아 버리는 것이 이유로 추측된다. 본 발명은 프리베이킹 공정에서의 온도를 제어함으로써 이러한 문제를 해결하자 한다.
경화 공정(D)
프리베이킹한 후, 폴리실라잔 도막을 이산화실리콘 막으로 전화시키고 경화시키기 위해 폴리실라잔 도막을 가열한다. 폴리실라잔 도막을 경화시키기 위해서는 폴리실라잔 도막만을 가열하면 충분하지만, 기판 전체를 경화로 등에 투입하여 가열하는 것이 일반적이다.
본 발명에 의한 방법에서는, 프리베이킹에 의해 고온이 된 기판을 온도가 50℃ 미만으로 내려가기 전에, 즉 50℃ 이상, 프리베이킹시의 최고 온도 이하의 온도인 기판을 경화 공정으로 처리한다. 온도가 내려가기 전의 기판을 경화 공정으로 처리함으로써, 다시 온도를 상승시키는 에너지와 시간을 절약할 수 있다.
경화는 일반적으로 경화로나 열판을 사용하여, 수증기 농도 1% 이상의 불활성 가스 또는 산소 분위기하에 실시한다. 수증기는 폴리실라잔을 이산화실리콘으로 충분히 전화시키는 데 필수적이고, 통상적으로 1% 이상, 바람직하게는 5% 이상으로 한다. 분위기 가스로서 불활성 가스를 사용하는 경우, 질소, 아르곤 또는 헬륨 등을 사용한다.
경화시키기 위한 온도 조건은 사용하는 폴리실라잔의 종류나 공정의 조합 방법(상세 후술)에 의해서 변화된다. 본 발명에 의한 방법에서, 경화는 최고 프리베이킹 온도 내지 1,000℃, 바람직하게는 최고 프리베이킹 온도 내지 800℃의 제1 단계에서 실시한다. 여기서, 최고 프리베이킹 온도란 프리베이킹 공정에 있어서의 최고 온도를 말하며, 본 발명에 있어서는 프리베이킹 공정에서의 온도는 경시적으로 상승하기 때문에, 프리베이킹 공정에 있어서의 최종 온도와 동일하다. 이 때, 목표 온도까지의 승온 시간은 일반적으로 1 내지 100℃/분이고, 목표 온도에 도달하고 난 후의 경화 시간은 일반적으로 1분 내지 10시간, 바람직하게는 15분 내지 3시간이다. 필요에 따라서 경화 온도 또는 경화 분위기의 조성을 단계적으로 변화시킬 수도 있다.
연마 공정(E)
폴리실라잔 도막을 경화시킨 후, 경화된 이산화실리콘 막의 불필요한 부분은 제거된다. 이를 위해, 우선 연마 공정에 의해 기판 표면에 있는 폴리실라잔 도막을 연마에 의해 제거한다. 당해 공정이 연마 공정이다.
연마는 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 "CMP"라고 한다)에 의해 실시한다. 당해 CMP에 의한 연마는 일반적인 연마제 및 연마 장치에 의해 실시할 수 있다. 구체적으로는 연마제로서는 실리카, 알루미나 또는 세리아 등의 연마재와 필요에 따라서 그 밖의 첨가제를 분산시킨 수용액 등을 사용할 수 있다. 연마 장치로서는 시판 중인 일반적인 CMP 장치를 사용할 수 있다.
에칭 공정(F)
상기의 연마 공정에서, 기판 표면의 폴리실라잔에 유래하는 이산화실리콘 막은 대부분 제거되지만, 잔존하고 있는 이산화실리콘 막을 제거하기 위해서 추가로 에칭 처리를 실시한다. 에칭 처리는 에칭액을 사용하는 것이 일반적이고, 에칭액으로서는 이산화실리콘 막을 제거할 수 있는 것이면 특별히 한정되지 않지만, 통상적으로는 플루오르화암모늄을 함유하는 불화수소산 수용액을 사용한다. 이러한 수용액의 플루오르화암모늄 농도는 5% 이상인 것이 바람직하고, 30% 이상인 것이 보다 바람직하다.
기판 표면에 직접 인접하는 이산화실리콘 막 위에 질화실리콘 막을 형성시킨 경우에는, 에칭 공정(F)에 이어서 에칭에 의해 질화실리콘 막도 제거한다. 당해 에칭 처리에도 에칭액을 사용하는 것이 일반적이고, 에칭액으로서는 질화실리콘 막을 제거할 수 있는 것이면 특별히 한정되지 않지만, 통상적으로는 70% 이상의 인산 수용액을 사용하고, 온도는 일반적으로 80℃ 정도로 조정한다.
본 발명에 의한 제1 양태에 있어서, 상기한 순서에 따라 처리함으로써 목적으로 하는 트렌치 아이솔레이션 구조를 형성시킬 수 있지만, 필요에 따라서 한층 더 공정을 조합할 수 있다.
예를 들면, 도포 공정(B) 내지 경화 공정(D)을 2회 이상 반복하는, 즉 경화 공정(D) 후에 추가로 제2 도포 공정(B), 프리베이킹 공정(C) 및 경화 공정(D)을 실시할 수 있다. 이러한 처리를 실시하는 경우에는, 최초의 도포 공정에서 형성시키는 폴리실라잔 도막의 두께를 얇게 하여 실시하는 것이 바람직하다. 일련의 도포 공정(B) 내지 공정(D)에서 형성되는 폴리실라잔 도막에 유래하는 이산화실리콘 막의 두께를 얇게 함으로써, 홈 내의 심부에 잔존하는 용매를 감소시킬 수 있어 홈 내에 발생하는 보이드를 보다 감소시킬 수 있기 때문이다.
또한, 이산화실리콘 막을 형성시키는 도포 공정(B) 내지 경화 공정(D)에 CVD법, 바람직하게는 고밀도 플라즈마 CVD법을 조합할 수도 있다. 구체적으로는 도포 공정(B) 내지 경화 공정(D)에서 형성되는 이산화실리콘 막의 두께를 원하는 두께보다도 얇게 형성시킨 후에 CVD법에 의해서, 한층 더 이산화실리콘 막을 퇴적시킨다. CVD법만으로 트렌치 아이솔레이션 구조를 형성시키고자 하면, 상기한 바와 같이 홈 내에 보이드가 형성되기 쉽지만, 이에 앞서 본 발명에 의한 방법으로 홈 구조의 심부에 이산화실리콘을 매설해 둠으로써, CVD법에 기인하는 홈 내의 보이드 발생을 방지할 수 있다.
또한, 연마 공정(E)과 에칭 공정(F) 사이에 형성된 이산화실리콘 막을 보다 충분히 경화시키기 위해서, 수증기 농도 1% 이상의 불활성 가스 또는 산소 분위기하에 더욱 가열하여 재경화시키는 처리를 실시할 수 있다. 즉, 경화 공정(D)에서의 경화를 완전히 실시하지 않고, 연마를 실시하고 나서 충분히 경화시킴으로써, 연마 조건의 자유도를 올리거나, 홈의 최심부에서 표면까지의 거리를 짧게 하고 나서 경화를 충분히 실시함으로써, 홈의 심부에 잔존하고 있는 유기 용매를 용이하게 제거할 수 있다. 이러한 재경화의 가열 조건은 이의 목적 등에 따라 변화하지만, 일반적으로 400 내지 1,000℃, 바람직하게는 600 내지 800℃에서 실시한다. 이 때, 가열 시간은 일반적으로 10초 내지 3시간, 바람직하게는 1분 내지 1시간이다.
또한, 연마 공정(E)과 에칭 공정(F) 사이에 형성된 이산화실리콘 막을 어닐링 처리하여 이산화실리콘 막을 치밀화시킬 수도 있다. 이러한 치밀화의 온도 조건은 실시하는 경우에는 일반적으로 400℃ 내지 1,200℃, 바람직하게는 600 내지 1,000℃에서 실시한다. 이 때, 가열 시간은 일반적으로 10초 내지 3시간, 바람직하게는 1분 내지 1시간이다. 상기한 재경화 공정과는 달리, 분위기하의 수증기는 필요가 없다.
본 발명의 제2 형태
본 발명은 상기한 제1 형태에 대하여, 공정의 순서를 바꾼 제2 형태도 포함한다. 이러한 제2 형태에서는
(A) 홈 형성 공정
(B) 도포 공정
(C) 프리베이킹 공정
(E) 연마 공정
(F) 에칭 공정
(D) 경화 공정
의 순서로 트렌치 아이솔레이션 구조를 형성시킨다. 각 공정은 상기한 바와 같은 조건으로 실시할 수 있다.
여기서, 공정(F)는 폴리실라잔 유래의 피막(이것은 완전히 이산화실리콘으로 전환되어 있지 않다)으로서 트렌치 아이솔레이션 구조의 형성에 여분의 부분을 제거하는 것을 목적으로 한다.
종래의 방법에 있어서, 폭이 좁은 트렌치 홈부의 표면에 오목부가 발생하는 원인은 트렌치 홈부에 매설된 폴리실라잔이 경화 공정에서 수축되었을 때에, 트렌치 홈의 폭이 좁을수록 내부 응력이 발생하여 밀도가 작아지기 때문이라고 생각된다. 본 발명에 의한 제2 형태의 방법은 트렌치 홈부에 매설된 폴리실라잔을 경화 공정에 의한 수축이 일어나기 전에 미리 필요한 부분까지 에칭하여 트렌치 아이솔레이션 구조를 형성시킨 후에 경화하여, 이산화실리콘으로 전환시킴으로써 기판 표면의 오목부 발생을 방지할 수 있을 것으로 생각된다.
폴리실라잔 용액의 제조
(A) 폴리실라잔 용액 A
하기의 방법으로 폴리실라잔 용액 A를 제조하였다.
(1) 순도 99% 이상의 디클로로실란 48g을 0℃의 탈수 피리딘 500g에 교반하면서 주입하였다.
(2) 계속해서, 액온을 0℃로 유지하면서 순도 99.9%의 암모니아 27g을 교반 하면서 3시간에 걸쳐 주입하였다.
(3) 암모니아의 주입이 완료되면, 생성된 염화암모늄을 여과에 의해 제거하였다.
(4) 염화암모늄이 제거된 여과액을 50℃로 가열하여, 잔류하는 암모니아를 제거하였다. 여과액 중에는 중량 평균 분자량 2,000의 폴리실라잔이 형성되었다.
(5) 암모니아가 제거된 여과액에 크실렌을 혼합하여, 20mmHg의 감압하에 50℃에서 증류하여 피리딘을 제거하고, 중합체 농도를 20중량%로 하였다.
(6) 수득된 중합체 용액을 여과 정밀도 0.1㎛의 필터를 사용하여 순환 여과에 의해 정제하였다. 수득된 중합체 용액 중에 포함된 0.2㎛ 이상의 입자 수를 리온 가부시키가이샤(Rion Co., Ltd.)로부터 구입 가능한 파티클 카운터(Particle Counter) KS40-BF에 의해 측정한 결과, 3개/cc이었다.
(B) 폴리실라잔 용액 B
또한, 공정(5)에서, 피리딘의 제거량을 제조하여, 중합체 농도가 10중량%인 폴리실라잔 용액 B를 제조하였다. 폴리실라잔 용액 B에 관해서도 폴리실라잔 용액 A와 동일하게 입자 수를 측정한 결과, 3개/cc이었다.
(C) 폴리실라잔 용액 C
일본 특허공보 제1474685호의 실시예 1의 기재에 준하여 하기와 같이 폴리실라잔 용액 C를 제조하였다.
(1) 탈기한 건조 피리딘 150ml를 빙냉하여, 여기에 디클로로실란 16.1g을 50분에 걸쳐 첨가하였다.
(2) 반응액을 빙냉하여, 격렬하게 교반하면서 암모니아 10.9g을 1시간에 걸쳐 취입하였다.
(3) 반응액으로부터 원심분리 및 여과에 의해 고체 생성물을 제거하고, 남은 여과액으로부터 감압하에 용매를 제거하여, 유리상 고체 폴리실라잔을 수득하였다.
(4) 수득된 폴리실라잔을 크실렌에 용해하여 20중량%의 용액으로 하고, 여과 정밀도 O.1㎛의 필터를 사용하여 순환 여과에 의해 정제하였다.
트렌치 아이솔레이션 홈의 형성
일본 특허공보 제3178412호의 "제2 실시형태"에 준하여, 하기와 같이 실리콘 기판에 트렌치 아이솔레이션 홈을 형성시켰다.
(1) 실리콘 기판의 표면에 열산화법에 의해 이산화실리콘 막을 형성시키고, 그 위에 CVD법에 의해 질화실리콘 막을 형성시켰다.
(2) 형성된 질화실리콘 막 위에 포토레지스트를 도포하고, 포토리소그래피법에 의해 노광, 현상하여 패턴화하였다. 패턴은 최종적으로 수득되는 패턴이, 1㎛, 0.5㎛, 0.2㎛, 0.1㎛ 및 0.05㎛의 선상의 홈이 되도록 하였다.
(3) 패턴화된 포토레지스트 막을 마스크로 하여, 질화실리콘 막과 이산화실리콘 막을 순차적으로 건식 에칭하였다. 당해 건식 에칭에 의해 질화실리콘 막 및 이산화실리콘 막을 관통한 구멍이 형성되고, 실리콘 기판이 선상으로 노출된다.
(4) 포토레지스트를 제거하여 질화실리콘 막을 노출시켰다. 당해 질화실리콘 막을 마스크로 하여 실리콘 기판을 에칭하여, 실리콘 기판에 홈 구조를 형성시 켰다. 또한, 열산화법에 의해 홈 내부에도 이산화실리콘 막을 형성시켰다. 또한, CVD법에 의해 질화실리콘 막을 홈 내부에도 형성시켜 트렌치 아이솔레이션 홈으로 하였다. 당해 질화실리콘 막은 후의 공정에서 폴리실라잔을 경화시킬 때에, 실리콘이 산화되는 것을 억제하는 기능을 하는 것이다.
실시예 1
상기한 방법에 의해 형성된 트렌치 아이솔레이션 홈을 갖는 실리콘 기판에, 하기와 같은 방법으로 트렌치 아이솔레이션 구조를 형성시켰다.
(1) 실리콘 기판에 상기한 폴리실라잔 용액 A를 스핀 도포법에 의해 도포하였다. 도포 조건은 회전 속도 1,000rpm, 회전 시간 30초로 하였다. 동일 조건으로 베어 실리콘(bare silicon) 기판 위에 도포하였을 때, 이의 막 두께는 600nm이었다.
(2) 도포된 기판을 100℃, 150℃ 및 200℃에서 순차적으로 2분씩 가열함으로써 프리베이킹하였다.
(3) 프리베이킹 후, 200℃로 유지한 채 순산소 분위기 하에서 큐어로에 도입하여, 수증기 농도 70%를 포함하는 산소 분위기하에 800℃까지 10℃/분의 승온 속도로 온도를 승온시키면서 가열하고, 30분 동안 동 온도에서 가열하여 경화시켰다.
또한, 베어 실리콘 위에 동일 조건으로 폴리실라잔 용액을 도포하여 경화시킨 막에서, 화학 구조를 FTIR에 의해 조사한 결과, 파수 1080cm-1에 귀속되는 Si-O 결합의 흡수만이 확인되고, 각각 파수 3380cm-1 및 2200cm-1에 귀속되는 N-H 결합 및 S-H 결합의 흡수는 확인할 수 없으며, 당해 조건에서 원료 폴리실라잔은 전부 이산화실리콘으로 변화하고 있는 것을 알 수 있었다.
(4) 실리콘 기판 표면의 이산화실리콘 막을 질화실리콘 막이 노출될 때까지 CMP법에 의해 연마하였다.
(5) 표면에 노출된 질화실리콘 막을 800℃의 인산 수용액에 의해 에칭하여 제거하였다.
(6) 플루오르화암모늄 30중량% 및 플루오르화수소산 1%를 함유하는 수용액으로 이산화실리콘 막을 실리콘 기판 근방까지 에칭하여, 트렌치 아이솔레이션 구조를 형성시켰다.
실시예 2
폴리실라잔 용액을 B로 대체하여, 실시예 1의 방법을 반복하였다. 단, 폴리실라잔 용액의 도포 및 경화를 3회로 나누어 공정(1) 내지 공정(3)을 3회 반복하였다.
실시예 3
폴리실라잔 용액을 B로 대체하여, 실시예 1의 방법을 반복하였다. 단, 공정(3) 다음에, HDP-CVD법에 의해 이산화실리콘 막을 300nm 두께로 형성하였다.
실시예 4
실리콘 기판에 CVD법에 의해 두께 10nm의 폴리실리콘 막을 형성하고 나서 폴리실라잔 용액을 도포하는 것 이외에는, 실시예 1의 방법과 동일한 방법에 의해 트렌치 아이솔레이션 구조를 형성시켰다.
실시예 5
실시예 1의 공정(4) 다음에, 다시 온도 200℃로 하여 순산소 분위기하에 큐어로에 도입하여, 수증기 농도 70%를 포함하는 산소 분위기하에 800℃까지 10℃/분의 승온 속도로 온도를 승온시키면서 가열하는 공정을 첨가한 것 이외에는, 실시예 1의 방법과 동일한 방법에 의해 트렌치 아이솔레이션 구조를 형성시켰다.
실시예 6
실시예 1의 공정(5) 다음에, 기판을 질소 분위기하에 1,000℃에서 어닐링하여 이산화실리콘을 치밀화시킨 것 이외에는, 실시예 1의 방법과 동일한 방법에 의해 트렌치 아이솔레이션 구조를 형성시켰다.
실시예 7
실시예 1의 방법과 동일하게 공정(2)의 프리베이킹 공정까지를 실시하고, 추가로 공정(4)의 CMP법에 의한 연마 및 폴리실라잔 유래의 이산화실리콘 막을 기판 근방까지 에칭하는 공정을, 공정(3)의 이전에 실시한 것 이외에는, 실시예 1의 방법과 동일한 방법에 의해 트렌치 아이솔레이션 구조를 형성시켰다. 여기서, 공정(3)의 이전에 실시하는 에칭에는, 플루오르화암모늄 30중량% 및 플루오르화수소산 1%를 함유하는 수용액을 사용하였다.
비교예 1
일본 특허공보 제3178412호에 기재된 "제2 실시형태"에 준하여, 이하와 같이 트렌치 아이솔레이션 구조를 형성시켰다.
(1) 실리콘 기판에 스핀 도포법에 의해 폴리실라잔 용액 C를 도포하였다.
(2) 도포 완료된 실리콘 기판을 불활성 분위기하에 200℃에서 3분 동안 방치하고, 프리베이킹하였다.
(3) 전기로에 도입하여, 수증기 분위기하에 400℃에서 60분 동안 가열하고, 추가로 온도를 900℃로 상승시켜 60분 동안 방치하였다.
(4) 실리콘 기판 표면의 이산화실리콘 막을 질화실리콘 막이 노출될 때까지 CMP법에 의해 연마하였다.
(5) 표면에 노출된 질화실리콘 막을 80℃의 인산 수용액에 의해 에칭하여 제거하였다.
(6) 플루오르화암모늄 30중량% 및 플루오르화수소산 1%를 함유하는 수용액으로 이산화실리콘 막을 실리콘 기판 근방까지 에칭하여, 트렌치 아이솔레이션 구조를 형성시켰다.
비교예 2
일본 특허공보 제3178412호에 기재된 "제2 실시형태"에 준하여, 이하와 같이 트렌치 아이솔레이션 구조를 형성시켰다.
(1) 실리콘 기판에 스핀 도포법에 의해 폴리실라잔 용액 A를 도포하였다.
(2) 도포 완료된 실리콘 기판을 불활성 분위기하에 300℃에서 2분 동안 방치하여, 프리베이킹하였다.
(3) 분위기 가스로서 순산소를 흘리면서 200℃에서 전기로에 도입하여, 수증기 농도 70%의 산소 분위기하에 승온 속도 10℃/분으로 온도 800℃까지 가열하여 피막을 경화시켰다.
(4) 실리콘 기판 표면의 이산화실리콘 막을 질화실리콘 막이 노출될 때까지 CMP법에 의해 연마하였다.
(5) 표면에 노출된 질화실리콘 막을 80℃의 인산 수용액에 의해 에칭하여 제거하였다.
(6) 플루오르화암모늄 30중량% 및 플루오르화수소산 1%를 함유하는 수용액으로 이산화실리콘 막을 실리콘 기판 근방까지 에칭하여, 트렌치 아이솔레이션 구조를 형성시켰다.
또한, 실시예 2 내지 실시예 7 및 비교예 1 및 비교예 2와 동일 조건에서, 각각 베어 실리콘 위에 폴리실라잔 용액을 도포하여 경화시킨 막에 관해서 화학 구조를 FTIR에 의해 조사한 결과, 어느 경우에도 원료 폴리실라잔은 전부 이산화실리 콘으로 변화되어 있는 것을 알 수 있었다.
평가
각 예의 실리콘 기판에 관해서, 트렌치 단면을 SEM 관찰하여 이하의 점을 평가하였다.
(1) 폭 1㎛의 트렌치 아이솔레이션 구조의 상단부에 대하여, 폭 0.5㎛, 0.2㎛, 0.1㎛ 및 0.05㎛의 트렌치 아이솔레이션 구조의 각각에 관해서, 트렌치 홈부의 충전물 표면이 어느 정도 낮아져 있는가?
(2) 폭 0.05㎛의 트렌치 아이솔레이션 구조에 보이드 등의 불균질한 부분의 유무.
수득된 결과는 표 1에 기재한 바와 같다.
폭 1.0㎛의 트렌치 상단부로부터의 상대 높이 보이드
트렌치 폭 0.5㎛ 0.2㎛ 0.1㎛ 0.05㎛ 0.05㎛
실시예 1 0.00㎛ -0.03㎛ -0.05㎛ -0.08㎛ 없음
실시예 2 0.00㎛ 0.00㎛ -0.02㎛ -0.04㎛ 없음
실시예 3 -0.01㎛ -0.02㎛ -0.02㎛ -0.04㎛ 없음
실시예 4 -0.01㎛ -0.01㎛ -0.01㎛ -0.02㎛ 없음
실시예 5 -0.01㎛ -0.01㎛ -0.03㎛ -0.04㎛ 없음
실시예 6 0.00㎛ -0.01㎛ -0.01㎛ -0.01㎛ 없음
실시예 7 -0.01㎛ -0.01㎛ -0.03㎛ -0.05㎛ 없음
비교예 1 -0.03㎛ -0.09㎛ -0.24㎛ -0.41㎛ 하단부에 있음
비교예 2 -0.05㎛ -0.08㎛ -0.18㎛ -0.22㎛ 없음
표 1에서, 마이너스는 당해 트렌치부 상단이 1.0㎛ 트렌치 상단보다도 낮아져 있는 것을 나타낸다.
이러한 결과로부터 분명한 바와 같이, 본 발명에 의한 방법으로 형성된 트렌치 아이솔레이션 구조는 보이드 등의 구조 결함이 없고, 트렌치 상단부의 높이가 일정한 평면성이 우수한 기판이 수득된다. 한편, 종래의 방법에 의해 형성된 트렌치 아이솔레이션 구조에서는 트렌치 폭이 좁을수록, 트렌치 홈 내부의 충전물의 상대적 높이가 낮고, 기판 평면으로부터 오목하게 들어가 있고, 보이드도 발생하고 있는 것을 알 수 있다.

Claims (7)

  1. 실리콘 기판 위에 트렌치 아이솔레이션 홈을 형성시키는 홈 형성 공정,
    폴리실라잔을 유기 용매에 용해시킨 폴리실라잔 용액을 기판 위에 도포하여 폴리실라잔 피막을 형성시키는 도포 공정,
    도포 완료된 기판을 프리베이킹하는 공정으로서, 프리베이킹 공정에서의 온도가 50 내지 400℃의 범위에서 경시적으로 상승하도록 제어되어 있는 프리베이킹 공정,
    프리베이킹 완료된 기판을 수증기 농도 1% 이상의 불활성 가스 또는 산소 분위기하에 최고 프리베이킹 온도 내지 1,000℃의 온도에서 처리하여 폴리실라잔 피막을 이산화실리콘 막으로 전환시키는 경화 공정,
    이산화실리콘 막을 CMP 연마에 의해 선택적으로 연마하는 연마 공정 및
    연마 공정 후에 남은 이산화실리콘 막을 에칭에 의해 선택적으로 제거하는 에칭 공정을 포함하는 것을 특징으로 하는, 트렌치 아이솔레이션 구조의 형성방법.
  2. 제1항에 있어서, 도포 공정에서 경화 공정까지의 공정을 2회 이상 반복하고 나서 연마하는, 트렌치 아이솔레이션 구조의 형성방법.
  3. 제1항 또는 제2항에 있어서, 경화 공정 후에, 고밀도 플라즈마 CVD법에 의해 이산화실리콘 막을 형성시키고 나서 연마하는, 트렌치 아이솔레이션 구조의 형성방 법.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서, 도포 공정 전에, CVD법에 의해 실리콘 기판의 표면에 폴리실리콘 막을 형성시키는, 트렌치 아이솔레이션 구조의 형성방법.
  5. 제1항 내지 제4항 중의 어느 한 항에 있어서, 연마 공정과 에칭 공정 사이에, 수증기 농도 1% 이상의 불활성 가스 또는 산소 분위기하에 추가로 가열하여 이산화실리콘 막을 경화시키는 재경화 공정을 추가로 포함하여 이루어지는, 트렌치 아이솔레이션 구조의 형성방법.
  6. 제1항 내지 제5항 중의 어느 한 항에 있어서, 연마 공정후에, 400 내지 1,200℃ 이하로 어닐링하여, 이산화실리콘 막을 치밀화시키는 치밀화 공정을 추가로 포함하여 이루어지는, 트렌치 아이솔레이션 구조의 형성방법.
  7. 실리콘 기판 위에 트렌치 아이솔레이션 홈을 형성시키는 홈 형성 공정,
    폴리실라잔을 유기 용매에 용해시킨 폴리실라잔 용액을 기판 위에 도포하여 폴리실라잔 피막을 형성시키는 도포 공정,
    도포 완료된 기판을 프리베이킹하는 공정으로서, 프리베이킹 공정에서의 온도가 50 내지 400℃의 범위에서 경시적으로 상승하도록 제어되어 있는 프리베이킹 공정,
    이산화실리콘 막을 CMP 연마에 의해 선택적으로 연마하는 연마 공정,
    연마 공정 후에 남은 이산화실리콘 막을 에칭에 의해 선택적으로 제거하는 에칭 공정 및
    프리베이킹 완료된 기판을 수증기 농도 1% 이상의 불활성 가스 또는 산소 분위기하에 최고 프리베이킹 온도 내지 1,000℃의 온도에서 처리하여 폴리실라잔 피막을 이산화실리콘 막으로 전환시키는 경화 공정을 포함하는 것을 특징으로 하는, 트렌치 아이솔레이션 구조의 형성방법.
KR1020057016283A 2003-03-05 2004-03-03 트렌치 아이솔레이션 구조의 형성방법 KR20060002786A (ko)

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