KR101361454B1 - 반도체 소자의 실리콘 산화막 형성 방법 - Google Patents

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김형환
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이근수
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Abstract

본 발명은 반도체 소자의 실리콘 산화막 형성 방법에 관한 것으로, 구체적으로 반도체 소자 제조 공정에서 실리콘 산화막 형성 시에 아민계 화합물을 이용한 표면 처리 공정을 포함함으로써, 실리콘 산화막의 균일도 및 밀도를 향상시킬 수 있는 반도체 소자의 실리콘 산화막 형성 방법을 제공한다.

Description

반도체 소자의 실리콘 산화막 형성 방법{Method for Forming Silicone Oxide Film of Semiconductor Device}
본 발명은 반도체 소자의 실리콘 산화막 형성 방법에 관한 것으로, 구체적으로 단차부를 구비한 반도체 기판 상에 실리콘 산화막을 형성하기 전 및/또는 후에 아민계 화합물을 이용해 기판을 표면 처리함으로써, 실리콘 산화막의 균일도 및 밀도를 향상시킬 수 있는 반도체 소자의 실리콘 산화막 형성 방법에 관한 것이다.
현재 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 특히, 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력이 요구되고 있다. 이러한 요구에 부응하기 위해 반도체 장치의 집적도, 신뢰성 및 응답 속도 등을 향상시킬 수 있는 제조 기술이 연구 개발되고 있다.
반도체 장치는 반도체 기판 상에 제1 금속 배선을 형성하고, 상기 제1 금속 배선을 매립 (gap-fill)하는 절연막을 형성한 다음, 상기 절연막 내에 제1 금속 배선과 전기적으로 연결된 비아홀을 형성하고, 상기 절연막 상에 비아홀과 전기적으로 연결된 제2 금속 배선을 형성하는 공정을 수 차례 반복 수행하여 제조된다. 이때, 상기 절연막은 제1 금속 배선을 포함하는 기판 전면에 매립 능력이 우수한 보로포스포실리케이트 (borophosphosilicate glass; 이하 “BPSG”라 칭함)막 또는 스핀 온 유전체막 (SOD)을 도포한 후, 어닐링 (annealing)하여 형성한다.
한편, 무어의 법칙 (Moore's Law )에 의해 um 크기의 트렌치나, 금속 배선 및 홀 등을 구비한 반도체 소자가 제조되면서, 절연막을 균일하게 매립하는 것이 점차 어려워 지고 있다. 특히, 쇼트 채널 효과 (short channel effect)를 개선하기 위해 700℃ 이하의 온도에서 상기 BPSG막 또는 SOD막을 형성하는 경우, 상기 BPSG막은 균일하게 매립되지 않고, SOD막은 패키지 (pakage) 신뢰성을 확보하기 어렵다.
이러한 단점을 개선하기 위하여, 최근 매립 효과가 개선된 절연막 물질로 실리콘 산화막 전구체, 예컨대 i) 아민계 산화막 전구체인 폴리실라잔 또는 ii) 유동성 산화막 (flowable oxide, FO) 전구체인 트리실릴아민 (trisilylamine, 이하 TSA라 칭함)이 대두되고 있다.
상기 i) 폴리실라잔을 이용하는 경우, 기판 상에 폴리실라잔 전구체를 코팅한 후, 100∼500℃ 이상의 온도에서 열처리하여 실리콘 산화막을 형성한다 (하기 반응식 1 참조).
[반응식 1]
Figure 112012067898128-pat00001
상기 ii) TSA를 이용하는 경우, 고온 조건하에서 TSA 전구체를 기판 상에 증착한 후, 증류수 (H2O)와의 가수 분해 반응 (hydrolysis)을 실시하여 실리콘 산화막을 형성한다 (하기 반응식 2 참조).
[반응식 2]
N(SiH3)3(aq) + OH- + H+ → 3Si(OH)2(s) + 2NH3(g)
Si(OH)2(s) → 3SiO(OH)2(aq) → 3SiO2(s)
하지만, 상기 폴리실라잔 전구체의 경우, 반도체 소자 크기가 30 nm 이하로 더욱 미세화 되면서, 균일하게 매립하기가 어려워 형성된 실리콘 산화막 내부에 보이드가 형성된다. 또한, 열처리 공정 동안 기포 (H2, NH3, N2, H2O) 등이 발생하여 실리콘 산화막 표면이 불균일하거나, 실리콘 산화막 내부에 크랙 등이 유발된다.
또한, 상기 N, H 원소를 포함하는 TSA 전구체의 경우, 열 전달률이 낮기 때문에 아스펙트비가 높은 트렌치나 금속 배선 사이에 1∼10KÅ 두께로 매립되면 100℃ 이상의 고온에서 어닐 공정을 실시하여도 NH3 가스가 충분히 휘발되거나, Si-N 결합이 분해되지 않아 SiO2 치환율이 매우 낮다. 그 결과, 막 하단부가 산화막으로 전환되지 못하여 실리콘 산화막 내부에 크랙, 마이크로 포어 (Micro-pore), 분포 (distribution), 박리 (Delamination) 등이 유발된다. 더욱이, N 및 H의 탈-기체 (outgassing)에 의한 접촉 계면이 오염되면서, 금속 배선 홀 등의 Rc 저항이 저하되고, 미 치환된 NH-기가 게이트 측벽에 축적 (Pile up)되어 크랙이 발생한다.
이와 같이, 종래 방법의 경우 고온의 어닐 공정을 실시하여도 실리콘 산화막 전구체로부터 실리콘 산화막으로의 치환이 완전히 이루어지지 않아, 아스펙트비가 높은 게이트 패턴 사이에 미치환된 "질소 (N)" 입자 (EELS 분석 결과, 하얀 입자) 등이 존재하여, 실리콘 산화막 내부에 크랙, 마이크로 포어, 박리 등을 유발하게 된다.
상기 실리콘 산화막 전구체의 치환에 영향을 주는 요인으로는 증류수, 오존 (O3) 및 열 등이 알려져 있다. 이에, 실리콘 산화막 전구체의 치환율을 약 70% 이상까지 개선하기 위해 증류수 처리 (TRT) 및 열 공정을 최적화할 수 있는 방법이 요구되고 있다.
한국 공개공보 제2005-0045799호 미국 등록특허 공보 제7,943,531호
본 발명은 반도체 소자의 제조 공정 시에 실리콘 산화막의 균일도 및 밀도를 향상시키기 위하여, 실리콘 산화막 전구체 물질과 증류수의 가수 분해 반응을 향상시킬 수 있는 반도체 소자의 실리콘 산화막 형성 방법을 제공하는 것을 목적으로 한다.
구체적으로, 본 발명은 반도체 소자의 제조 공정에 있어서, 실리콘 산화막을 형성하기 전 및/또는 후에 실리콘 산화막 표면을 아민계 화합물을 이용하여 표면 처리하는 공정을 포함하는 반도체 소자의 실리콘 산화막 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 상기 방법에 의해 형성된 실리콘 산화막이 구비된 반도체 소자를 제공한다.
본 발명은 반도체 소자의 실리콘 산화막 형성 방법을 제공한다.
구체적으로, 본 발명은
단차부를 구비한 반도체 기판 상에 실리콘 산화막 전구체 조성물을 도포하는 단계; 및 상기 실리콘 산화막 전구체 조성물을 경화하여 실리콘 산화막을 형성하는 단계를 포함하는 반도체 소자의 실리콘 산화막 형성 방법에 있어서,
상기 반도체 기판을 아민계 화합물로 처리하는 단계를 포함하는 방법을 제공한다.
먼저, 본 발명의 방법에서, 상기 단차부를 구비한 반도체 기판은 트렌치, 콘택홀 또는 두 개 이상의 도전성 패턴을 포함하는 단차부를 구비한 반도체 기판을 들 수 있다.
상기 트렌치, 홀 또는 도전성 패턴 간의 거리는 0.04 내지 1um일 수 있다. 또한, 상기 두 개 이상의 도전성 패턴은 게이트 전극 또는 금속 배선 패턴일 수 있으며, 이들 패턴의 아스팩트비는 1∼10:1일 수 있다.
상기 실리콘 산화막은 구체적으로 반도체 소자의 층간절연막으로 적용될 수 있다.
또한, 본 발명에 있어서, 상기 실리콘 산화막 전구체 조성물은 a) 실리콘 함유 화합물 및 b) 용매를 포함할 수 있다.
상기 a) 실리콘 함유 화합물은 Si-N 결합을 함유하는 화합물로서, 구체적으로 중량 평균 분자량이 3,000∼7,000인 폴리실라잔 화합물, 트리실릴아민 화합물 및 이들의 폴리머로 이루어진 군으로부터 선택된 어느 하나 이상의 실리콘 함유 화합물을 들 수 있으며, 이들로 한정되는 것은 아니다.
상기 b) 용매는 실리콘 함유 화합물과 혼용되는 유기용매라면 특별히 제한하지 않으며, 구체적으로 디부틸에테르, 벤젠, 톨루엔, 자일렌 또는 디이소프로필 에테르 등을 들 수 있다.
본 발명의 방법에 있어서, 상기 실리콘 산화막 전구체 조성물은 상온 조건하에서 코팅 또는 증착하여 도포할 수 있다.
또한, 상기 실리콘 산화막 전구체 조성물의 경화는 스팀 어닐링, 열적 어닐링, 유도 결합 플라즈마 어닐링, 자외선 어닐링, e-빔 어닐링, 산 증기 촉매 분해 어닐링, 염기 증기 촉매 분해 어닐링 및 마이크로파 어닐링 중 하나의 공정에 의해 수행될 수 있다. 구체적으로, 상기 경화 공정은 O2 또는 O3 분위기 하에서 200∼500℃로 수행될 수 있으며, 경화 온도가 200℃ 미만인 경우 실리콘 산화막 일부에서만 산화막 치환이 일어나는 치환 불량이 발생하고, 500℃ 이상인 경우 실리콘 산화막 상부에서만 산화막 치환이 일어나는 치환 불량이 발생한다.
상기 경화 공정 후에 1∼10kÅ 두께의 산화막이 형성된다.
본 발명의 방법에 있어서, 상기 아민계 화합물은 상기 실리콘 산화막 전구체 조성물과 증류수의 가수 분해 반응을 보다 향상시키기 위한 촉매로서, 하기 화학식 1로 표시되는 아민계 화합물을 들 수 있다.
[화학식 1]
R1R2-NR3
상기 식에서, R1, R2 또는 R3는 각각 H, 할로겐 원소, OH, C1-C5의 알킬기, C1-C5의 알콕시기 또는 C1-C5의 히드록시알킬기이다.
구체적으로, 상기 화학식 1의 아민계 화합물로서 히드록실알킬아민 또는 히드록시아민을 들 수 있다.
상기 아민계 화합물은 10∼80 중량% 농도의 수용액 형태로 사용할 수 있다.
상기 아민계 화합물 처리 단계는
상기 (i) 실리콘 산화막 전구체 조성물을 도포하기 전,
상기 (ⅱ) 실리콘 산화막이 형성된 후, 또는
상기 (ⅲ) 실리콘 산화막 전구체 조성물을 도포하기 전 및 실리콘 산화막이 형성된 후에 실시될 수 있다.
구체적으로, 상기 아민계 화합물 처리 단계는 단차를 구비한 반도체 기판을 아민계 화합물 수용액 내에 침지하거나, 반도체 기판 표면에 아민계 화합물 수용액을 도포하거나, 또는 증착하여 실시할 수 있다. 구체적으로, 상기 아민계 화합물 처리 단계는 실리콘 산화막 전구체 조성물이 도포되기 전 및/또는 실리콘 산화막 전구체 조성물이 경화된 후 반도체 기판을 10∼100℃ 분위기 하에서 아민계 화합물 수용액 내에 1∼360분 동안 침지하거나, 또는 실리콘 산화막 전구체 조성물이 도포되기 전 및/또는 실리콘 산화막 전구체 조성물이 경화된 후 반도체 기판 전면에 아민계 화합물 수용액을 스프레이 및/또는 스핀 도포하거나, 110∼200℃, N2 및 Ar 분위기 하에서 CVD 방법으로 아민계 화합물을 증착하여 실시할 수 있다.
또한, 본 발명의 방법은 반도체 기판을 아민계 화합물로 처리한 후, 어닐 공정을 실시하는 단계를 더 포함할 수 있다.
본 발명의 방법에 사용되는 아민계 화합물, 예를 들면 히드록실아민의 경우 주위의 H2O분자를 홀딩 (holding)하거나, 끌어 당기는 능력을 가지고 있다. 따라서, 하기 반응식 3에서와 같이 H2O가 H+, OH-로 이온화되면서 실리콘 산화막 전구체 물질과 증류수의 반응성이 향상되는 촉매 역할을 수행하게 된다.
[반응식 3]
NH2OH(aq) + H2O(aq) → OH-(aq) + 3HONH3 +(aq)
3HONH3 +(aq) + H2O(aq) → H3O+ 또는 H+(aq) + NH2OH(aq)
즉, 아민계 화합물로 표면 처리된 실리콘 산화막을 포함하는 반도체 기판을 100℃ 이하, 구체적으로 20∼100℃의 저온 조건 하에서 어닐 공정을 수행하면, 상기 아민계 화합물의 촉매 작용에 의해 열 공정에서 치환되지 않은 실리콘 산화막 전구체가 실리콘 산화막으로 100% 치환되기 때문에, 페리 영역뿐만 아니라, 아스펙트비가 높은 셀 영역의 게이트 패턴 사이에도 균일하게 매립된 실리콘 산화막을 형성할 수 있는 것이다.
또한, 본 발명의 방법은 실리콘 산화막이 경화된 후에 통상적인 평탄화 공정 및 세정 공정을 순차적으로 실시하는 단계를 더 포함할 수 있다. 상기 평탄화 공정은 CMP 공정을 포함한다.
또한, 본 발명에서는 상기 방법에 의해 형성된 실리콘 산화막을 층간절연막으로 구비한 반도체 소자를 제공할 수 있다.
전술한 바와 같이, 본 발명에서는 실리콘이 함유된 산화막 전구체 조성물이 도포된 기판을 아민 촉매로 표면 처리함으로써, 100℃ 이하의 낮은 온도에서도 산화막 전구체를 산화막으로 완전히 전환시켜, 표면이 균일하고, 밀도가 치밀한 실리콘 산화막을 형성할 수 있다.
본 발명은 형성된 실리콘 산화막 표면을 아민계 화합물을 이용하여 처리함으로써, 저온에서도 산화막 전구체로부터 산화막으로의 치환율을 향상시켜, 종래 실리콘 산화막 형성 시 발생하던 크랙, 마이크로 포어, 분포, 박리 등과 같은 결함을 방지하는 효과를 얻을 수 있다.
도 1은 종래 실리콘 산화막 형성 후 단면에 대한 전자 현미경 사진이다.
도 2는 본 발명의 실시예에 따른 실리콘 산화막 형성 후 기판 단면에 대한 전자 현미경 사진이다.
도 3은 본 발명의 실험예에 따른 흡수도를 도시한 그래프이다.
이하, 실시예를 통해 본 발명을 더욱 상술하지만, 하기 실시예는 본 발명을 예시하기 위한 것이며, 본 발명의 범주가 이들만으로 한정되는 것은 아니다.
실시예 1
반도체 기판 사이에 소자분리막/게이트를 형성한 다음, 80%의 히드록실아민 수용액에 기판을 40℃에서 3600초간 침지한 후 1500rpm으로 스핀 건조시켰다. 이어서, 결과물 전면에 유동성 산화막 전구체인 트리실릴아민을 증착하고, O2 및 O3 가스 분위기 조건 하에서 500℃ 이상의 온도로 열 공정을 실시하여 약 1∼10KÅ 두께의 실리콘 산화막을 형성하였다. 이어서,　 100℃에서 어닐하여, 밀도가 치밀한 실리콘 산화막을 형성하였다.
실시예 2
반도체 기판 사이에 소자분리막/게이트를 형성한 다음, 유동성 산화막 전구체인 트리실릴아민을 증착하고, O2 및 O3 가스 분위기 조건 하에서 500? 이상의 온도로 열 공정을 실시하여 약 10KÅ 두께의 실리콘 산화막을 형성하였다. 이어서, 80%의 히드록실아민 수용액에 기판을 40℃에서 3600초간 침지한 후, 90℃에서 어닐하여, 밀도가 치밀한 실리콘 산화막을 형성하였다.
실시예 3
반도체 기판 사이에 소자분리막/게이트를 형성한 다음, 80%의 히드록실아민 수용액에 기판을 40℃에서 60초간 침지한 후 1500rpm으로 스핀 건조시켰다. 이어서, 결과물 전면에 유동성 산화막 전구체인 트리실릴아민을 증착하고, O2 및 O3 가스 분위기 조건 하에서 100℃에서 20분간 열 공정을 실시하여 약 10KÅ 두께의 실리콘 산화막을 형성하였다.
비교예
반도체 기판 사이에 소자분리막/게이트를 형성한 다음, 유동성 산화막 전구체로 트리실릴아민을 증착하고, O2 및 O3 가스 분위기 조건 하에서 500℃의 온도에서 어닐하여 약 10kÅ 두께의 실리콘 산화막을 형성하였다.
실험예 1.
평판상 FT-IR를 통해 상기 실시예 2 및 비교예에서 형성된 실리콘 산화막의 치환율을 비교하였다. 또한, 실시예 및 비교예에서 형성된 실리콘 산화막 단면을 전자현미경으로 조사하였다.
그 결과, 도 3에서 확인된 바와 같이 비교예의 실리콘 산화막의 경우 3371cm-1 (N-H 결합), 2147cm-1 (Si-H 결합), 및 900cm-1 (Si-N 결합) 피크를 나타내는 반면, 본 발명의 실리콘 산화막의 경우 1037cm-1 (Si-O-Si 결합)피크가 증가된 것을 확인하였다 (도 3 참조). 이러한 결과에 의해, 본 발명의 방법에 의해 산화막 전구체의 치환율이 개선된 것을 확인할 수 있었다.
또한, 비교예에 의해 형성된 실리콘 산화막은 고온의 어닐 공정 조건하에서도 실리콘 산화막 전구체로부터 실리콘 산화막으로 치환이 완전히 이루어지지 않아, 아스펙트비가 높은 게이트 패턴 사이에 미치환된 질소 (N) 입자 (EELS 분석 결과, 하얀 입자) 등이 존재하는 반면 (도 1 참조), 본 발명의 방법에 의해 얻어진 실리콘 산화막의 경우 미치환된 질소 입자 등이 잔류하지 않아 (도 2 참조) 균일하게 매립된 실리콘 산화막을 형성할 수 있다.

Claims (18)

  1. 단차부를 구비한 반도체 기판 상에 실리콘 산화막 전구체 조성물을 도포하는 단계; 및
    상기 실리콘 산화막 전구체 조성물을 경화하여 실리콘 산화막을 형성하는 단계를 포함하는 반도체 소자의 실리콘 산화막 형성 방법에 있어서,
    (i) 상기 실리콘 산화막 전구체 조성물을 도포하는 단계 전,
    (ⅱ) 상기 실리콘 산화막을 형성하는 단계 후, 또는
    (ⅲ) 상기 실리콘 산화막 전구체 조성물을 도포하는 단계 전 및 실리콘 산화막을 형성하는 단계 후에 상기 반도체 기판을 10 내지 80 중량% 농도의 아민 수용액에 침지하거나, 또는 기판 전면에 10 내지 80 중량% 농도의 아민 수용액을 도포하여 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  2. 청구항 1에 있어서,
    상기 단차부를 구비한 반도체 기판은 트렌치, 콘택홀 또는 두 개 이상의 도전성 패턴을 포함하는 단차부를 포함하는 기판인 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  3. 청구항 1에 있어서,
    상기 실리콘 산화막 전구체 조성물은 a) 실리콘 함유 화합물 및 b) 용매를 포함하는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  4. 청구항 3에 있어서,
    상기 a) 실리콘 함유 화합물은 중량 평균 분자량이 3,000∼7,000인 폴리실라잔 화합물, 트리실릴아민 화합물 및 이들의 폴리머로 이루어진 군으로부터 선택된 어느 하나의 실리콘 함유 화합물인 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  5. 청구항 3에 있어서,
    상기 b) 용매는 디부틸에테르, 벤젠, 톨루엔, 자일렌 또는 디이소프로필 에테르인 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  6. 청구항 1에 있어서,
    상기 실리콘 산화막 전구체 조성물은 코팅 또는 증착 공정에 의해 도포되는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  7. 청구항 6에 있어서,
    상기 코팅 또는 증착 공정은 상온 조건하에서 수행되는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  8. 청구항 1에 있어서,
    상기 경화 공정은 스팀 어닐링, 열적 어닐링, 유도 결합 플라즈마 어닐링, 자외선 어닐링, e-빔 어닐링, 산 증기 촉매 분해 어닐링, 염기 증기 촉매 분해 어닐링 및 마이크로파 어닐링 중 하나의 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  9. 청구항 1 또는 8에 있어서,
    상기 경화 공정은 O2 또는 O3 분위기, 200∼500℃ 조건하에서 수행되는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  10. 청구항 1에 있어서,
    상기 아민 수용액은 하기 화학식 1로 표시되는 아민 화합물을 함유하는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법:
    [화학식 1]
    R1R2-NR3
    상기 식에서, R1, R2 또는 R3는 각각 H, 할로겐 원소, OH, C1-C5의 알킬기, C1-C5의 알콕시기 또는 C1-C5의 하이드록시알킬기이다.
  11. 청구항 10에 있어서,
    상기 화학식 1로 표시되는 아민 화합물은 히드록실알킬아민 또는 히드록시아민인 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 청구항 1에 있어서,
    상기 아민 수용액 처리 공정 후에 산화막이 형성된 기판 전면을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  16. 청구항 15에 있어서,
    상기 어닐링 공정은 100℃ 이하에서 수행되는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  17. 청구항 15에 있어서,
    상기 산화막이 형성된 기판 전면을 어닐링한 후에 실리콘 산화막 표면에 대한 평탄화 공정 및 세정 공정을 순차적으로 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리콘 산화막 형성 방법.
  18. 청구항 1의 방법에 의해 형성된 실리콘 산화막을 구비한 반도체 소자.
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