WO2007083654A1 - シリカ質膜の製造法およびそれにより製造されたシリカ質膜付き基板 - Google Patents

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Teruno Nakaguma
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Az Electronic Materials (Japan) K.K.
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Definitions

  • the present invention relates to a method for producing a siliceous film in an electronic device and a substrate with a siliceous film formed by the method. Further, the present invention relates to a method of forming a shallow trench isolation structure formed for insulation in an electronic device using a polysilazane compound in the manufacture of an electronic device such as a semiconductor element. To do.
  • an isolation region In general, in an electronic device such as a semiconductor device, semiconductor elements such as transistors, resistors, and the like are arranged on a substrate. These must be electrically insulated. Therefore, a region for separating the elements is necessary between these elements, and this is called an isolation region. Conventionally, this isolation region is generally performed by selectively forming an insulating film on the surface of the semiconductor substrate.
  • a trench 'isolation structure is a structure in which fine grooves are formed on the surface of a semiconductor substrate, and the inside of the grooves is filled with an insulator to electrically isolate elements formed on both sides of the grooves.
  • Such a structure for element isolation is an effective element isolation structure for achieving the high degree of integration required in recent years because the isolation region can be made narrower than the conventional method.
  • Examples of a method for forming such a trench isolation structure include a CVD method and a high-density plasma CVD method (see, for example, Patent Document 1).
  • a CVD method and a high-density plasma CVD method (see, for example, Patent Document 1).
  • voids may be formed in the grooves. These structural defects cause damage to the physical strength and insulating properties of the substrate.
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-308090
  • Patent Document 3 Japanese Patent Laid-Open No. 2002-88156
  • the present invention forms a trench isolation structure by forming a siliceous film on the surface of an uneven silicon substrate using a polysilazane compound, The siliceous film formed when the surface is coated with a homogeneous siliceous film
  • the present invention relates to a method for producing a siliceous film in which the film quality is uniform in any part, and an electronic device including the siliceous film formed by the method.
  • a method for producing a siliceous film according to the present invention includes:
  • the insulating film forming step of forming an insulating film hydrogen content to be measured is 9 X 10 2G a tm S / cm 3 or more by the secondary ion mass spectrometry, polysilazane on the substrate A coating process for applying a composition comprising the composite, and a curing process for converting the polysilazane compound into a silicon dioxide film by heat-treating the coated substrate.
  • the substrate with a siliceous film according to the present invention is characterized by comprising the siliceous film formed by the above-mentioned method.
  • the film quality of the siliceous film is uniform regardless of the unevenness on the substrate and the inside and outside of the groove, particularly the depth of the groove, by heat treatment at a relatively low temperature.
  • a substrate with a siliceous film capable of obtaining a uniform etching rate even when etching is performed can be produced.
  • Such a siliceous film is excellent in mechanical strength in which voids are not cracked in the groove at the same time, that is, performance is not deteriorated when used in a semiconductor device.
  • FIG. 1 is a cross-sectional view showing a trench isolation structure manufactured according to the present invention.
  • FIG. 2 is a cross-sectional view (before etching) for explaining a trench isolation structure in an example.
  • FIG. 3 is a sectional view for explaining the trench isolation structure in the embodiment (after etching).
  • FIG. 4 Cross-sectional view for explaining the trench isolation structure in the embodiment (etching) After).
  • the method for producing a siliceous film according to the present invention it is possible to form a film having a uniform film quality without voids on a silicon substrate having irregularities. Therefore, it can be formed as a planar insulating film (pre-metal insulating film) for a transistor part or a capacitor part of an electronic device, or by forming a siliceous film on a grooved silicon substrate to fill the groove.
  • a trench 'isolation structure can also be formed.
  • the present invention will be described based on a method for forming a trench isolation structure.
  • the method for producing a siliceous film according to the present invention is performed in the following order to form a trench isolation structure:
  • An insulating film with a hydrogen content measured by secondary ion mass spectrometry (hereinafter referred to as SIMS analysis) of at least 9 X 10 2G atm S / C m 3 is formed on the surface of a silicon substrate with irregularities. Insulating film forming step,
  • a silicon substrate having irregularities is prepared prior to the insulating film forming step.
  • a silicon substrate having a desired groove pattern is prepared.
  • Use any method to form this groove For example, it is also described in Patent Document 1 or 2. The specific method is as follows.
  • a silicon dioxide film is formed on the surface of a silicon substrate by, eg, thermal oxidation.
  • the thickness of the silicon dioxide film formed here is generally 5 to 30 nm.
  • a silicon nitride film is formed on the formed silicon dioxide film by, for example, a low pressure CVD method.
  • This silicon nitride film can function as a mask in a later etching process or as a stop layer in a polishing process described later.
  • the silicon nitride film is generally formed with a thickness of 100 to 400 nm when formed.
  • a photoresist is applied on the silicon dioxide film or silicon nitride film thus formed.
  • the photoresist film is dried or cured as necessary, and then exposed and developed with a desired pattern to form a pattern.
  • the exposure method can be performed by any method such as mask exposure or scanning exposure. Also, any photoresist can be selected from the viewpoint of resolution and the like.
  • the silicon nitride film and the underlying silicon dioxide film are sequentially etched. By this operation, a desired pattern is formed in the silicon nitride film and the silicon dioxide silicon film.
  • the silicon substrate is dry-etched using the silicon nitride film and the silicon dioxide film in which the no-turns are formed as a mask to form trench isolation grooves.
  • the width of the trench to be formed is determined by the pattern for exposing the photoresist film.
  • Trench in semiconductor element 'Isolation groove has different force S and width depending on the target semiconductor element, width is generally 0.02 to 10 / ⁇ ⁇ , preferably ⁇ to 0.05 to 5 / ⁇ ⁇ , and deep
  • the thickness is 200 to 1000 nm, preferably 300 to 700 nm. Since the method according to the present invention can uniformly embed a narrower and deeper portion than a conventional trench isolation structure forming method, a narrower and deeper trench isolation structure can be formed. Suitable for forming.
  • An insulating film is further formed on the surface of the substrate on which the groove is formed.
  • This insulating film continuously covers the substrate surface including the inside of the groove.
  • this insulating film is SIMS.
  • the hydrogen content measured by analysis is 9 ⁇ 10 2 G atms / cm 3 or more, preferably 1 ⁇ 10 21 at msZcm 3 or more. When the hydrogen content is less than this amount, as described later, hydrogen does not move to the polysilazane coating film, and the effects of the present invention cannot be obtained.
  • Such an insulating film having a high hydrogen content can be formed by any method, but it is preferably formed by a plasma chemical vapor deposition method.
  • a silicon dioxide film formed by plasma chemical vapor deposition using an organosilane compound such as tetraethoxysilane (hereinafter TEOS) and a silicon nitride film formed by plasma chemical vapor deposition are used.
  • TEOS tetraethoxysilane
  • an insulating film formed by a plasma enhanced chemical vapor deposition method is not stoichiometric, and includes an excess of hydrogen, so that the hydrogen content does not become zero.
  • an insulating film obtained by applying a silicon-containing composition or the like in an aqueous solution and heat-treating it is subjected to a high temperature treatment, so that the hydrogen content of the insulating film is extremely low.
  • the insulating film in the present invention can exhibit the effects of the present invention as long as the hydrogen content is in the above range, and the formation method is not particularly limited. Further, even if an insulating film sufficiently containing hydrogen is formed, the effect of the present invention cannot be obtained if hydrogen is released before a polysilazane coating film is formed on the film and cured (details will be described later). .
  • hydrogen annealing is often released from an insulating film when annealing is carried out at a high temperature on a silicon dioxide film formed by plasma chemical vapor deposition using TEOS.
  • the measurement conditions of SIMS analysis for measuring the hydrogen content in the insulating film are as follows.
  • Measuring device 6600 manufactured by Physical Electronics
  • the insulating film can have any thickness as long as the effects of the present invention are not impaired.
  • the film is formed with a thickness of 1 to 100 nm, preferably 2 to 20 nm.
  • a coating film of a composition containing a polysilazane compound serving as a material for the siliceous film is formed on the silicon substrate having the grooves formed in the insulating film by the above-described insulating film forming step.
  • the polysilazane compound that can be used in the method according to the present invention is not particularly limited, and those described in Patent Document 1 or 2 can be used.
  • An example of a method for preparing a polysilazane composition that can be used is as follows.
  • a dichlorosilane having a purity of 99% or more is injected into a dehydrated pyridine adjusted to a temperature of -20 to 20 ° C with stirring.
  • the temperature is adjusted to 20 to 20 ° C, and ammonia with a purity of 99% or more is injected without stirring.
  • ammonia with a purity of 99% or more is injected without stirring.
  • crude polysilazane and by-product salt ammonia are produced in the reaction solution.
  • the filtrate is heated to 30 to 150 ° C and the residual ammonia is removed, and the molecular weight of the polysilazane is adjusted to be in the range of the weight average molecular weight of 1500 to 15000.
  • Organic solvent is heated to 30 to 50 ° C, and the remaining pyridine is removed by distillation under reduced pressure of 50 mmHg or less.
  • Organic solvents that can be used are (i) aromatic compounds such as benzene, toluene, xylene, ethylbenzene, jetylbenzene, trimethylbenzene, triethylbenzene, and decahydronaphthalene, (mouth) chain saturated hydrocarbons, For example, n-pentane, i-pentane, n-hexane, i-hexane, n-heptane, i-heptane, n-octane, i-octane, n-nonane, i-nonane, n-decane, and i-decane (C) Cyclic saturated hydrocarbons such as cyclohexane, ethylcyclohexane, methylcycl
  • Pyridine is removed by distillation under reduced pressure.
  • the silazane concentration is generally adjusted to a range of 5 to 30% by weight.
  • the obtained polysilazane composition is circulated and filtered using a filter having a filtration accuracy of 0.1 ⁇ m or less to reduce coarse particles having a particle size of 0.2 / zm or more to 50 particles / cc or less.
  • the method for preparing the polysilazane composition described above is an example, and is not particularly limited to this method. Obtain polysilazane in the solid state and add it to the appropriate solvent as described above.
  • the concentration of the solution should be adjusted appropriately according to the final thickness of the polysilazane coating.
  • the prepared polysilazane composition can be applied onto a substrate by any method.
  • spin coating is particularly preferable from the viewpoint of uniformity of the coating surface.
  • the thickness of the applied polysilazane coating is generally 10 to 1,000 ⁇ m, preferably 50 to 800nm.
  • the conditions for coating are as follows, taking force spin coating as an example depending on the concentration of the polysilazane composition, the solvent, or the coating method.
  • a polysilaza of 0.5 to 20 cc per silicon substrate is generally provided at several locations including the center so that a coating film is formed on the entire surface of the silicon substrate or on the entire surface of the substrate.
  • the composition is dropped.
  • the polysilazane solution is rotated at a relatively low speed for a short time, for example, at a rotation speed of 50 to 500 rpm for 0.5 to 10 seconds (press pin).
  • a relatively high speed for example, a rotational speed of 500 to 45
  • the main spin rotation speed is used. Rotate at a speed of 500 rpm or more! Rotation speed, for example, rotation speed of 1000 to 5000 rpm for 5 to 300 seconds (final spin).
  • the entire substrate is heated in order to convert the polysilazane coating to a siliceous film and cure it.
  • the entire substrate is generally put into a curing furnace and heated.
  • Curing is preferably carried out using a curing oven hot plate in an inert gas or oxygen atmosphere containing water vapor.
  • the water vapor is important for sufficiently transferring the polysilazane to the siliceous film (ie, silicon dioxide), and is preferably 30% or more, more preferably 50% or more, and most preferably 70% or more.
  • a water vapor concentration of 80% or more is preferable because polysilazane is easily transferred to a siliceous film, defects such as voids are reduced, and the characteristics of the siliceous film are improved.
  • an inert gas is used as the atmospheric gas, nitrogen, argon, helium, or the like is used.
  • the temperature condition for curing varies depending on the type of polysilazane compound to be used and the combination of steps (details will be described later). However, the higher the temperature, the higher the rate at which the polysilazane compound is converted into a siliceous film, and the lower the temperature, the worse the device characteristics due to changes in the acidity or crystal structure of the silicon substrate. There is a tendency to become smaller. From this point of view, in the method according to the present invention, heating is performed in a single step of 400 ° C to 1,200 ° C, preferably 500 ° C to 1,000 ° C.
  • the presence of the insulating film capable of releasing hydrogen enables sufficient curing by a relatively low temperature heat treatment, and from the viewpoint of influence on device characteristics, curing at a lower temperature is preferable.
  • the temperature raising time to the target temperature is generally 1 to: LOO ° CZ minutes, and the curing time after reaching the target temperature is generally 1 minute to 10 hours, preferably 15 minutes to 3 hours. .
  • the curing temperature or the composition of the curing atmosphere can be changed stepwise.
  • due to the presence of the insulating film capable of releasing hydrogen it can be sufficiently cured by heat treatment at a relatively low temperature, affecting the device characteristics. From the point of view, curing by temperature is preferred.
  • the polysilazane compound is converted into nitric acid and becomes a siliceous film.
  • the method for forming a trench isolation structure according to the present invention can be combined with further steps according to necessity, as the steps (A) to (C) are essential.
  • the steps that can be combined are described as follows.
  • the substrate coated with the polysilazane solution can be pre-beta treated prior to the curing step.
  • the purpose of this step is to completely remove the solvent contained in the polysilazane coating and to pre-cure the polysilazane coating.
  • the pre-beta treatment improves the denseness of the siliceous film. Therefore, it is preferable to combine the pre-beta step.
  • the force used to heat at a substantially constant temperature With such a method, the coating film shrinks during curing, and the trench 'isolation groove portion becomes concave. Or voids formed inside the groove.
  • the pre-beta treatment in the method of the present invention it is preferable to perform the pre-beta while controlling the temperature in the pre-beta step and increasing it over time.
  • the temperature in the pre-baking step is usually in the range of 50 ° C to 400 ° C, preferably 100 to 300 ° C.
  • the time required for the pre-beta process is generally 10 seconds to 30 minutes, preferably 30 seconds to 10 minutes.
  • the maximum prebeta temperature in the prebeta step is generally set to a temperature higher than the boiling point of the solvent used in the polysilazane solution from the viewpoint of removing the solvent from the coating.
  • the temperature of the substrate is kept at a specific constant temperature for a certain time, such as several minutes at the temperature T1 and several minutes at the temperature T2 higher than T1. Further, it is repeated that the temperature is held at a higher temperature for a certain time.
  • the temperature difference at each stage is generally 30 to 150 ° C, and the time for keeping constant is generally 10 seconds to 3 minutes at each temperature.
  • the pre-beta temperature of the first stage is (1/4) A to (when the second stage pre-beta temperature (maximum pre-beta temperature) is A (° C). 3Z4) A (° C) range is preferred! / ,.
  • the third stage pre-beta temperature (maximum pre-bake temperature) is A (° C)
  • the first stage pre-beta temperature is (1Z4) A ⁇ ( 5Z8) A (° C)
  • the second stage pre-beta temperature is preferably in the range of (5Z8) A to (7Z8) A (° C) U.
  • the pre-beta temperature in the stage is in the range of 50 to 150 ° C.
  • the pre-beta temperature in the first stage is 50 to 125 ° C.
  • the baking temperature is preferably in the range of 125 to 175 ° C.
  • the temperature is set at multiple stages so that the target temperature is reached with a moderate increase in temperature. Is done.
  • the temperature difference may be zero with respect to any point in time before that, but it must not be negative.
  • the prebeta temperature is plotted against time, the slope of the temperature curve must be negative.
  • the substrate temperature is raised so that the temperature rising rate is generally in the range of 0 to 500 ° CZ, preferably 10 to 300 ° CZ. The faster the temperature rise rate, the shorter the process time.
  • the viewpoint power is slow and the temperature rise rate is preferred.
  • Such temperature control in the pre-beta process prevents a rapid temperature increase of the coating film in the pre-beta process, and increases the temperature at a gentler speed than the pre-beta by the normal one-step heating. It is aimed. It is not clear why the method according to the present invention reduces the voids inside the groove, for example, but if the substrate suddenly rises in temperature, the internal force of the trench 'isolation groove becomes excessive before the solvent is completely removed. This is presumed to be because the solvent vapor remains in the groove. The present invention solves such a problem by controlling the temperature in the pre-bake process.
  • the substrate heated to a high temperature by the prebake is preferably set to 50 ° C or higher, preferably at the maximum during prebeta, before the temperature decreases. It is preferable to subject the substrate at a temperature lower than the temperature to the curing process. By subjecting the substrate before the temperature to the curing step, energy and time for raising the temperature again can be saved.
  • the polysilazane coating film on the substrate surface is removed by polishing in a polishing step.
  • This process is a polishing process.
  • This polishing step can be performed after the curing process, or can be performed immediately after the pre-beta when combining the pre-baking step.
  • Polishing is performed by chemical mechanical polishing (CMP). Do it. Polishing by CMP can be performed with a general polishing agent and a polishing apparatus. Specifically, an aqueous solution in which an abrasive such as silica, alumina, or ceria and other additives are dispersed as necessary can be used as the abrasive. A general CMP apparatus can be used.
  • CMP chemical mechanical polishing
  • the siliceous film derived from polysilazane on the surface of the substrate is almost removed, but it is preferable to further perform an etching treatment in order to remove the remaining siliceous film.
  • an etching solution is used for the etching treatment, and the etching solution is not particularly limited as long as it can remove the siliceous film, but usually an aqueous hydrofluoric acid solution containing ammonium fluoride is used. Use.
  • the concentration of ammonium fluoride in this aqueous solution is preferably 5% or more, more preferably 30% or more.
  • the film quality of the siliceous film may be different between the inside and the outside of the groove. For this reason, when the substrate is processed by such polishing or etching, a dent is generated in the groove portion, and the quality of the final product may be deteriorated.
  • the film quality is uniform, a product having a desired performance can be manufactured.
  • the substrate with a siliceous film according to the present invention is produced by the method for producing a siliceous film described by taking the above-described method for forming a trench isolation structure as an example.
  • Such a substrate with a silica film is uniform everywhere in the quality of the siliceous film, so that the mechanical strength is also uniform, and even when processing such as etching or polishing is performed, the uniformity and flatness are improved.
  • the carrier property is maintained and an excellent final product can be obtained.
  • a grooved sample for evaluation having a configuration as shown in FIG. 1 was prepared.
  • This grooved sample is obtained by depositing a silicon nitride (SiN) film 2 of 150 nm, for example, on the upper surface of a silicon substrate 1, and then using a lithography technique and a dry etching technique (in the figure, five grooves are shown).
  • SiN silicon nitride
  • a 20 ⁇ m-dioxide film 3 is deposited by plasma enhanced chemical vapor deposition (plasma TEOS) using TEOS as a silicon source. I let you.
  • plasma TEOS plasma enhanced chemical vapor deposition
  • Deposition conditions for forming the diacid-based silicon film 3 using the plasma TEOS technique are as follows. That is, TEOSZO gas flow rate and source power Z bias power
  • TEOSZO 55Zl l0sccm
  • SRF / BRF 4400 / 2600W
  • SIMS analysis includes approximately 2 X 10 21 atmsZcm 3 of hydrogen in the film, and TDS analysis releases hydrogen from the film in the vicinity of 350 ° C in a vacuum, and this film contains hydrogen. And it was confirmed that.
  • a polysilazane solution was prepared.
  • a four-necked flask with an internal volume of 2 liters was equipped with a gas blowing tube, a mechano-car stirrer, and a Juichi condenser.
  • 1500 ml of dry pyridine was placed in a four-necked flask and kept at 20 ° C. in an oil bath.
  • dichlorosilane was added, a white solid adduct (Si H CI -2C H N) was produced.
  • the reaction mixture is ice-cooled and slowly stirred with stirring.
  • This perhydroboricillazan is dissolved in dibutyl ether sufficiently dried with molecular sieves to prepare a solution with a concentration of 20%, and filtered through a PTFE filter having a filtration accuracy of 50 nm to obtain a polysilazane solution. It was.
  • the polysilazane solution thus obtained was applied by spin coating to form a polysilazane coating film 4.
  • the spin coating conditions were a main spin of 2000 rpm Z for 30 seconds.
  • the formed polysilazane coating film 4 is heated in an oxidizing atmosphere containing water vapor. I gave it. Specifically, first, HO atmosphere at 400 ° C (HO concentration 50%, carrier gas
  • Oxygen was heated for 30 minutes, and then was heated for 30 minutes in a 700 ° C N2 atmosphere. This heat treatment was performed using an oxidation furnace VF-1000 manufactured by Koyo Thermo Systems.
  • a silicon nitride film by plasma chemical vapor deposition was deposited to a thickness of 20 nm.
  • the film forming conditions for forming the nitride film 3 using the PE-CVD technique are as follows. That is, SiH
  • SIMS analysis contains about IX 10 21 aloms / cm 3 of hydrogen in the membrane, and TDS analysis releases hydrogen in the vacuum at around 350 ° C and contains hydrogen. I was able to confirm that.
  • Example 2 In the sample having the same configuration as that of Example 1, instead of the plasma TEOS film shown in FIG. 1, 20 nm of a nitride nitride film (LP—CVD nitride film) formed by a low pressure CVD method was deposited.
  • LP—CVD nitride film LP—CVD nitride film
  • the LP-CVD silicon nitride film is a high-quality silicon nitride film with a low hydrogen content, and this was confirmed by SIMS analysis and TDS analysis of a solid film. That is, according to SIM S analysis, hydrogen contained in the film is approximately 1 X 10 2 atmsZcm 3 , and TDS analysis According to the results, no gas release was observed except that adsorbed water was released even under conditions up to 700 ° C in a vacuum, and it did not contain hydrogen that could be released.
  • the diacid-based silicon film 3 was deposited using the plasma TEOS technique, and then the sample having the structure so far was annealed once at 700 ° C. in a nitrogen atmosphere.
  • the plasma TEOS film after the above annealing was a film with a low hydrogen content, and this was confirmed by SIMS analysis and TDS analysis of the solid film. That is, according to SIMS spectroscopy, the film contains about 8 X 10 2G atmsZcm 3 of hydrogen. According to TDS analysis, it is especially gas except that the adsorbed moisture is released even in the vacuum up to 700 ° C. The release of hydrogen was not observed, and it did not contain hydrogen that could be released.
  • the polysilazane coating film 4 of all the samples was a diacid-based silicon film.
  • Example 1 In a sample having the same structure as in Example 1, the plasma chemical vapor deposition method using SiH and O instead of the plasma TEOS film shown in Example 1 was used.
  • a base film was deposited to 20 nm.
  • the film forming conditions for forming the diacid key film 3 are as follows. That is, SiH /
  • SiH / O 50 / 100s ccm
  • SRF / BRF 4500 / 3000W
  • substrate temperature is 250. C.
  • the diacidic silicon film contained excessive hydrogen in the film. Specifically, according to SIMS analysis, about 1.5 in the film.
  • Example 2 In a sample having the same configuration as that of Example 1, instead of the plasma TEOS film shown in FIG. 1, a diacid oxide film formed by low pressure chemical vapor deposition using SiH and O as a source was used.
  • the film forming conditions for forming the diacid key film 3 are as follows. That is, SiH /
  • a film was deposited at 20 nm.
  • Example 6 In a sample having the same configuration as in Example 1, a rapid substrate using SiH and NO as a source instead of the plasma TEOS film shown in Example 1 was used.
  • a 20-nm thick nickel oxide film was deposited by a single vapor deposition method.
  • the film forming conditions for forming the diacid key film 3 are as follows. That is, SiH /
  • the substrate is cut in a direction perpendicular to the longitudinal direction of the groove, and the groove portion of the cross section is observed from a direction perpendicular to the cross section at a magnification of 100,000 with a SEM of model S-4600 manufactured by Hitachi, Ltd.
  • the length (a) from the grooved substrate 5 including the insulating film shown in FIG. 2 (before etching) to the surface of the siliceous film 6 is measured.
  • the substrate obtained by cutting the substrate in a direction perpendicular to the longitudinal direction of the groove is changed to an aqueous solution containing 0.5% by weight hydrofluoric acid and 5% by weight ammonium fluoride. Immerse at 20 ° C for 1 minute, wash thoroughly with pure water and dry. Then, the groove portion of the cross section was first observed from the direction perpendicular to the cross section with the SEM at a magnification of 100,000, and the length (b) shown in FIG. The thickness from the substrate 5 to the surface of the siliceous film 6 is measured.
  • the etching length (c) at the deepest part of the groove differs depending on the groove width (aspect ratio), and therefore, measurements were performed for each of four kinds of grooves (80, 100, 200, and 400 nm).
  • the etching rate (A) inside the fine groove and the etching rate (B) outside the groove were calculated and obtained by the following methods using the obtained (a), (b), and (c), respectively.
  • a / B Etching rate inside the groove Etching rate outside the groove l — 2 Etching Display surface evaluation

Abstract

　本発明は、シリカ質膜の膜質が場所や溝の内外を問わず均一であり、溝の内部にボイドやクラックがないシリカ質膜の製造法の提供を目的とする。このようなシリカ質膜付き基板は、凹凸を有するシリコン基板の表面上に、水素含有率の高い絶縁膜を形成させてから、前記基板にポリシラザン化合物を含んでなる組成物を塗布し、加熱処理してポリシラザン化合物を二酸化シリコン膜に転化させることにより製造することができる。

Description

シリカ質膜の製造法およびそれにより製造されたシリカ質膜付き基板 技術分野
[0001] 本発明は、電子デバイスにおけるシリカ質膜の製造法およびその方法によって形 成されたシリカ質膜付き基板に関するものである。さらに本発明は、半導体素子など の電子デバイスの製造にぉ 、て、電子デバイスに絶縁のために形成されるシヤロー · トレンチ 'アイソレーション構造をポリシラザンィ匕合物を用いて形成させる方法にも関 するものである。
背景技術
[0002] 一般に、半導体装置の様な電子デバイスにおいては、半導体素子、例えばトランジ スタ、抵抗、およびその他、が基板上に配置されている力 これらは電気的に絶縁さ れている必要がある。したがって、これら素子の間には、素子を分離するための領域 が必要であり、これをアイソレーション領域と呼ぶ。従来は、このアイソレーション領域 を半導体基板の表面に選択的に絶縁膜を形成させることにより行うことが一般的であ つた o
[0003] 一方、電子デバイスの分野にぉ 、ては、近年、高密度化、および高集積ィ匕が進ん でいる。このような高密度および高集積度化が進むと、必要な集積度に見合った、微 細なアイソレーション構造を形成させることが困難となり、そのようなニーズに合致した 新たなアイソレーション構造が要求される。そのようなものとして、トレンチ 'アイソレー シヨン構造が挙げられる。この構造は、半導体基板の表面に微細な溝を形成させ、そ の溝の内部に絶縁物を充填して、溝の両側に形成される素子の間を電気的に分離 する構造である。このような素子分離のための構造は、従来の方法に比べてアイソレ ーシヨン領域を狭くできるため、昨今要求される高集積度を達成するために有効な素 子分離構造である。
[0004] このようなトレンチ ·アイソレーション構造を形成させるための方法として、 CVD法や 高密度プラズマ CVD法が挙げられる (例えば、特許文献 1参照)。し力しながら、これ らの方法〖こよると、昨今要求される、例えば lOOnm以下の微細な溝内を埋設使用と する場合に、溝内にボイドが形成されることがあった。これらの構造欠陥は、基板の 物理的強度や絶縁特性を損なう原因となる。
[0005] また、一方で、トレンチ溝の埋設性を改良するために、水酸ィ匕シリコンを溶液として 塗布した後、形成された塗膜を熱処理して二酸化シリコンに転化させる方法も検討さ れている（例えば、特許文献 1参照)。しかし、この方法では、水酸ィ匕シリコンが二酸 化シリコンに転ィ匕する際に体積収縮が起きてクラックが発生することがあった。
[0006] そのようなクラックを抑制するための方法として、水酸化シリコンの代わりにポリシラ ザンを用いる方法も検討されている（例えば、特許文献 1および 2)。これらの方法で は、二酸ィ匕シリコンに転ィ匕される際の体積収縮がより小さいポリシラザンを用いること によって、体積収縮に起因するクラックを防止しょうとするものである。ポリシラザンを 含む組成物を塗布して溝を埋設した後に酸化雰囲気において処理して、高純度か つ緻密な二酸ィ匕ケィ素を形成させてトレンチ 'アイソレーション構造を形成させる方法 は、組成物の浸透性が優れているためにボイドが発生しにくいという利点がある。しか しながら、本発明者らの検討によれば、このようなトレンチ 'アイソレーション構造にお いては、ポリシラザンがニ酸ィ匕ケィ素に転ィ匕してシリカ質膜が形成される際に、塗膜 の表面部分とトレンチ内部とで反応条件が微妙に異なるために、シリカ質膜の膜質が トレンチの内部と外部とで、あるいは溝内の深さによって異なり、エッチングレートが均 一にならないという問題があることがわ力つた。この問題は、デバイス設計およびプロ セス設計の制限から要求される低温処理を行った場合に顕著であり、特に高ァスぺ タトレシオのトレンチ部でエッチングレートが大きくなるという現象として発現する。 特許文献 1 :特許第 3178412号公報(段落0005〜0016)
特許文献 2：特開平 2001— 308090号公報
特許文献 3：特開 2002— 88156号公報
発明の開示
発明が解決しょうとする課題
[0007] 本発明は、上記のような問題点に鑑みて、ポリシラザン化合物を用いて凹凸のある シリコン基板の表面にシリカ質膜を形成させることにより、トレンチ 'アイソレーション構 造を形成させたり、表面を均質なシリカ質膜で被覆する際に、形成されるシリカ質膜 の膜質がどの部分においても均質である、シリカ質膜の製造法、およびその方法によ り形成されたシリカ質膜を具備してなる電子デバイスに関するものである。
課題を解決するための手段
[0008] 本発明によるシリカ質膜の製造法は、
凹凸を有するシリコン基板の表面上に、二次イオン質量分析により測定される水素 含有量が 9 X 102G atmS/cm3以上である絶縁膜を形成させる絶縁膜形成工程、 前記基板にポリシラザンィ匕合物を含んでなる組成物を塗布する塗布工程、および 塗布済み基板を加熱処理してポリシラザン化合物を二酸化シリコン膜に転化させる 硬化工程
を含んでなることを特徴とするものである。
また、本発明によるシリカ質膜付き基板は、前記の方法により形成されたシリカ質膜 を具備してなることを特徴とするものである。
発明の効果
[0009] 本発明によるシリカ質膜の製造法によれば、比較的低温の熱処理により、シリカ質 膜の膜質が基板上の凹凸や溝の内外、特に溝部の深さを問わず均一であり、エッチ ング処理を行った際にも均一なエッチングレートを得ることができるシリカ質膜付き基 材を製造することができる。このようなシリカ質膜は、同時に溝の内部にボイドゃクラッ クがなぐすなわち半導体素子に用いたときの性能劣化がなぐ機械強度に優れたも のである。さらに熱処理を比較的低温で行うことができるために、高温処理による問 題、例えばシリコン基板の酸ィ匕または結晶構造の変化によるデバイス特性への悪影 響が指摘されている昨今の電子デバイスの製造にも好適に用いることができる。 図面の簡単な説明
[0010] [図 1]本発明により製造されるトレンチ 'アイソレーション構造を示す断面図。
[図 2]実施例におけるトレンチ ·アイソレーション構造を説明するための断面図（エッチ ング前)。
[図 3]実施例におけるトレンチ ·アイソレーション構造を説明するための断面図（エッチ ング後)。
[図 4]実施例におけるトレンチ ·アイソレーション構造を説明するための断面図（エッチ ング後)。
符号の説明
[0011] 1 シリコン基板
2 窒化ケィ素膜
3 絶縁膜
4 ポリシラザン塗膜
5 絶縁膜を含む溝付き基板
6 シリカ質膜
発明を実施するための最良の形態
[0012] シリカ質膜の製造法
本発明によるシリカ質膜の製造法によれば、凹凸のあるシリコン基板上に、ボイドが なぐ膜質も均質な被膜を形成することができる。したがって、電子デバイスのトランジ スター部やキャパシター部の平坦ィ匕絶縁膜 (プリメタル絶縁膜)として形成することも、 また溝付きシリコン基板上にシリカ質膜を形成させて溝を埋封することによって、トレ ンチ 'アイソレーション構造を形成することもできる。以下、トレンチ 'アイソレーション 構造を形成させる方法に基づいて本発明を説明する。
[0013] 本発明によるシリカ質膜の製造法は、下記の順序で処理を行って、トレンチ 'アイソ レーシヨン構造を形成させるものである：
凹凸を有するシリコン基板の表面上に、二次イオン質量分析 (以下、 SIMS分析と いいます）により測定される水素含有量が 9 X 102GatmS/Cm3以上である絶縁膜を 形成させる絶縁膜形成工程、
前記基板にポリシラザンィ匕合物を含んでなる組成物を塗布する塗布工程、および 塗布済み基板を加熱処理してポリシラザン化合物を二酸ィ匕シリコン膜に転化させる 硬化工程。
[0014] (A)絶縁膜形成工程
本発明による方法において、絶縁膜形成工程に先立ち、凹凸を有するシリコン基 板を準備する。特にトレンチ ·アイソレーション構造を形成させる場合には所望の溝パ ターンを有するシリコン基板を準備する。この溝形成には、任意の方法を用いること ができ、例えば特許文献 1または 2にも記載されている。具体的な方法は、以下に示 すとおりである。
[0015] まず、シリコン基板表面に、例えば熱酸化法により、二酸化シリコン膜を形成させる 。ここで形成させる二酸ィ匕シリコン膜の厚さは一般に 5〜30nmである。
[0016] 必要に応じて、形成された二酸化シリコン膜上に、例えば減圧 CVD法により、窒化 シリコン膜を形成させる。この窒化シリコン膜は、後のエッチング工程におけるマスク、 あるいは後述する研磨工程におけるストップ層として機能させることのできるものであ る。窒化シリコン膜は、形成させる場合には、一般に 100〜400nmの厚さで形成させ る。
[0017] このように形成させた二酸ィ匕シリコン膜または窒化シリコン膜の上に、フォトレジスト を塗布する。必要に応じてフォトレジスト膜を乾燥または硬化させた後、所望のパター ンで露光および現像してパターンを形成させる。露光の方法はマスク露光、走査露 光など、任意の方法で行うことができる。また、フォトレジストも解像度などの観点から 任意のものを選択して用いることができる。
[0018] 形成されたフォトレジスト膜をマスクとして、窒化シリコン膜およびその下にある二酸 化シリコン膜を順次エッチングする。この操作によって、窒化シリコン膜および二酸ィ匕 シリコン膜に所望のパターンが形成される。
[0019] ノターンが形成された窒化シリコン膜および二酸ィ匕シリコン膜をマスクとして、シリコ ン基板をドライエッチングして、トレンチ ·アイソレーション溝を形成させる。
[0020] 形成されるトレンチ 'アイソレーション溝の幅は、フォトレジスト膜を露光するパターン により決定される。半導体素子におけるトレンチ 'アイソレーション溝は、 目的とする半 導体素子により異なる力 S、幅 ίま一般に 0. 02〜10 /ζ πι、好ましく ίま 0. 05〜5 /ζ πι、で あり、深さは 200〜1000nm、好ましくは 300〜700nmである。本発明による方法は 、従来のトレンチ ·アイソレーション構造の形成方法に比べて、より狭ぐより深い部分 まで、均一に埋設することが可能であるため、より狭ぐより深いトレンチ ·アイソレーシ ヨン構造を形成させる場合に適して 、るものである。
[0021] 溝が形成された基板表面に、さらに絶縁膜を形成させる。この絶縁膜は、溝の内側 も含めた基板表面を連続的に覆うものである。本発明において、この絶縁膜は SIMS 分析により測定される水素含有量が 9 X 102Gatms/cm3以上、好ましくは 1 X 1021at msZcm3以上であるものである。水素含有量がこの量よりも少ないと、後述するように ポリシラザン塗膜に水素が移動せず、本発明の効果を得ることができない。このような 水素含有率の高い絶縁膜は任意の方法で形成させることができるが、プラズマ化学 気相成長法により形成させることが好ましい。特に、テトラエトキシシラン (以下、 TEO Sという）等の有機シラン化合物を用いたプラズマ化学気相成長法により形成される 二酸化ケイ素膜、およびプラズマ化学気相成長法により形成される窒化ケィ素膜が 好ましい。特にプラズマ化学気相成長法により形成された絶縁膜は、化学量論的で はない、いわば過剰の水素を含むため、水素含有量がゼロとはならない。一方、例え ばケィ素含有組成物等を水溶液で塗布し、それを加熱処理して得られる絶縁膜は高 温による処理を行うために絶縁膜の水素含有量は極めて低くなり、本発明において 特定される水素含有量の絶縁膜を得ることは困難である。し力しながら、本発明にお ける絶縁膜は水素含有量が上記の範囲であれば本発明の効果を奏することができる のであり、その形成方法は特に限定されない。また、水素を十分含有する絶縁膜を 形成しても、その膜の上にポリシラザン塗膜を形成させ、硬化させる前に水素が放出 されてしまうと本発明の効果は得られない（詳細後述)。例えば、 TEOSを用いたブラ ズマ化学気相成長法により形成された二酸ィ匕ケィ素膜を高温でァニール処理を行う と、水素が絶縁膜から放出されてしまうことが多い。したがって、このような絶縁膜に対 して、ポリシラザン塗膜を形成させる前に加熱処理をすることは好ましくないが、もしァ ニール処理を行う必要のある場合には、一般に絶縁膜の成膜温度に対し 100°C高 い温度を上限として行う。
[0022] なお、ここで絶縁膜中の水素含有量を測定するための SIMS分析の測定条件は以 下の通りである。
測定装置： Physical Electronics社製 6600
一次イオン種： Cs+
一次加速電圧： 5. OkV
検出領域： 120 ^ πι Χ 192 ^ ιη
[0023] また、この絶縁膜は本発明の効果を損なわない範囲で任意の厚さにすることができ る力 一般に l〜100nm、好ましくは 2〜20nmの厚さで形成させる。
[0024] (B)塗布工程
次に、前記した絶縁膜形成工程により絶縁膜に溝が形成されたシリコン基板上にシ リカ質膜の材料となるポリシラザンィ匕合物を含む組成物の塗膜を形成させる。
[0025] 本発明による方法に用いることのできるポリシラザン化合物は、特に限定されず、前 記特許文献 1または 2に記載されたものを用いることができる。用いることのできるポリ シラザン組成物の調製方法の一例を挙げると以下の通りである。
[0026] 純度 99%以上のジクロロシランを、—20〜20°Cの範囲に調温した脱水ピリジンに 撹拌しながら注入する。
[0027] 引き続き、 20〜20°Cの温度に調温して、純度 99%以上のアンモニアを撹拌しな 力 注入する。ここで反応液中に、粗製ポリシラザンと副生成物である塩ィ匕アンモ- ゥムが生成する。
[0028] 反応により生成した塩ィ匕アンモ-ゥムを濾過により除去する。
[0029] 濾液を 30〜150°Cに加熱し、残留しているアンモニアを除去しながら、ポリシラザン の分子量を重量平均分子量 1500〜 15000の範囲〖こなるように調整を行う。
[0030] 有機溶媒を 30〜50°Cに加熱し、 50mmHg以下の減圧蒸留により、残存している ピリジンを除去する。用いることのできる有機溶媒は、（ィ)芳香族化合物、例えばべ ンゼン、トルエン、キシレン、ェチルベンゼン、ジェチルベンゼン、トリメチルベンゼン 、トリェチルベンゼン、およびデカヒドロナフタレン、（口）鎖状飽和炭化水素、例えば n ペンタン、 i—ペンタン、 n—へキサン、 i一へキサン、 n—ヘプタン、 i—ヘプタン、 n —オクタン、 i—オクタン、 n—ノナン、 i—ノナン、 n—デカン、および i—デカン、（ハ） 環状飽和炭化水素、例えばシクロへキサン、ェチルシクロへキサン、メチルシクロへ キサン、および P—メンタン、（二）環状不飽和炭化水素、例えばシクロへキセン、およ びジペンテン（リモネン）、（ホ）エーテル、例えばジプロピルエーテル、ジブチルエー テル、およびァ-ソール、（へ）エステル、例えば酢酸 n—ブチル、酢酸 iーブチル、酢 酸 n—ァミル、および酢酸 i—ァミル、（ト）ケトン、例えばメチル i—ブチルケトン、である
[0031] 前記減圧蒸留によりピリジンを除去するが、同時に有機溶媒の除去も行って、ポリ シラザン濃度を一般に 5〜30重量％の範囲に調整する。
[0032] 得られたポリシラザン組成物を、濾過精度 0. 1 μ m以下のフィルターを用いて循環 濾過し、粒径が 0. 2 /z m以上の粗大粒子を 50個/ cc以下まで低減させる。
[0033] 前記したポリシラザン組成物の調製方法は一例であって、特にこの方法に限定され るものではない。固体状態のポリシラザンを入手し、前記した適切な溶媒に、一般に 5
〜30重量％の濃度で溶解または分散させて用いることもできる。溶液の濃度は最終 的に形成させるポリシラザン塗膜の厚さなどにより適切に調整するべきである。
[0034] 準備されたポリシラザン組成物は、任意の方法で基板上に塗布することができる。
具体的には、スピンコート、カーテンコート、ディップコート、およびその他が挙げられ る。これらのうち、塗膜面の均一性などの観点からスピンコートが特に好ましい。
[0035] ポリシラザン組成物塗布後のトレンチ溝埋設性およびポリシラザン塗膜表面の平坦 性を両立させるために、塗布されるポリシラザン塗膜の厚さは、一般に 10〜1, 000η m、好ましくは 50〜800nmである。
[0036] 塗布の条件は、ポリシラザン組成物の濃度、溶媒、または塗布方法などによって変 化する力 スピンコートを例に挙げると以下の通りである。
[0037] 最近は製造の歩留まりを改善するために、大型の基板に素子を形成させることが多 いが、 8インチ以上のシリコン基板に均一にポリシラザン塗膜を形成させるためには、 複数の段階を組み合わせたスピンコートが有効である。
[0038] まず、シリコン基板の中心部に、または基板全面に平均的に塗膜が形成されるよう な、中心部を含む数力所に、一般にシリコン基板 1枚あたり 0. 5〜20ccのポリシラザ ン組成物を滴下する。
[0039] 次 、で、滴下したポリシラザン溶液をシリコン基板全面に広げるために、比較的低 速かつ短時間、例えば回転速度 50〜500rpmで 0. 5〜10秒、回転させる（プレスピ ン)。
[0040] 次いで、塗膜を所望の厚さにするために、比較的高速、例えば回転速度 500〜45
OOrpmで 0. 5〜800秒、回転させる（メインスピン）。
[0041] さらに、シリコン基板の周辺部でのポリシラザン塗膜の盛り上がりを低減させ、かつ ポリシラザン塗膜中の溶剤を可能な限り乾燥させるために、前記メインスピン回転速 度に対して 500rpm以上速!ヽ回転速度で、例えば回転速度 1000〜 5000rpmで 5 〜300秒、回転させる（ファイナルスピン)。
[0042] これらの塗布条件は、用いる基板の大きさや、目的とする半導体素子の性能などに 応じて、適宜調整される。
[0043] (C)硬化工程
ポリシラザン組成物を塗布した後、必要に応じてプリベータ工程 (詳細後述）に付し た後、ポリシラザン塗膜をシリカ質膜に転化させて硬化させるために、基板全体を加 熱する。通常は、基板全体を硬化炉などに投入して加熱するのが一般的である。
[0044] 硬化は、硬化炉ゃホットプレートを用いて、水蒸気を含んだ、不活性ガスまたは酸 素雰囲気下で行うことが好ましい。水蒸気は、ポリシラザンをシリカ質膜 (すなわち二 酸化ケィ素）に十分に転ィ匕させるのに重要であり、好ましくは 30%以上、より好ましく は 50%以上、最も好ましくは 70%以上とする。特に水蒸気濃度が 80%以上であると 、ポリシラザンのシリカ質膜への転ィ匕が進行しやすくなり、ボイドなどの欠陥が発生が 少なくなり、シリカ質膜の特性が改良されるので好ましい。雰囲気ガスとして不活性ガ スを用いる場合には、窒素、アルゴン、またはヘリウムなどを用いる。
[0045] 硬化させるための温度条件は、用いるポリシラザン化合物の種類や、工程の組み 合わせ方 (詳細後述）によって変化する。しかしながら、温度が高いほうがポリシラザ ン化合物がシリカ質膜に転化される速度が速くなる傾向にあり、また、温度が低いほう がシリコン基板の酸ィ匕または結晶構造の変化によるデバイス特性への悪影響が小さ くなる傾向がある。このような観点から、本発明による方法では、加熱は 400°C〜1, 2 00°C、好ましくは 500°C〜1, 000°C、の一段階で行う。本発明においては、水素を 放出することができる絶縁膜の存在によって、比較的低温の熱処理によって十分な 硬化が可能であり、デバイス特性への影響の観点からはより低 、温度による硬化が 好ましい。ここで、このとき、目標温度までの昇温時間は一般に 1〜： LOO°CZ分であり 、目標温度に到達してからの硬化時間は一般に 1分〜 10時間、好ましくは 15分〜 3 時間、である。必要に応じて硬化温度または硬化雰囲気の組成を段階的に変化させ ることもできる。本発明においては、水素を放出することができる絶縁膜の存在によつ て、比較的低温の熱処理によって十分な硬化が可能であり、デバイス特性への影響 の観点からはより低 、温度による硬化が好まし 、。
[0046] この加熱により、ポリシラザンィ匕合物がニ酸ィ匕ケィ素に転ィ匕してシリカ質膜となる。
本発明による方法においては、水素を含有する絶縁膜から水素がポリシラザン塗膜 へ移動することがわ力つている。ポリシラザン塗膜に水素が移動することにより、ポリシ ラザン化合物が二酸化ケイ素に転化する反応が均一になるものと推定される。したが つて、水素含有率がゼロまたは低い絶縁膜を用いても本発明の効果を得ることはで きない。
[0047] 本発明によるトレンチ ·アイソレーション構造の形成方法は、前記した (A)〜（C)の 各工程を必須とするものである力 必要に応じて、さらなる工程を組み合わせることも できる。これらの組み合わせることのできる工程について説明すると以下の通りである
[0048] (a)プリベータ工程
ポリシラザン溶液が塗布された基板を、硬化工程に先立っては、プリベータ処理を することができる。この工程では、ポリシラザン塗膜中に含まれる溶媒の完全除去と、 ポリシラザン塗膜の予備硬化を目的とするものである。特にポリシラザンを用いる本発 明のトレンチ 'アイソレーション構造の形成方法においては、プリベータ処理をするこ とにより、シリカ質膜の緻密性が向上するので、プリベータ工程を組み合わせることが 好ましい。
[0049] 従来のプリベータ工程では、実質的に一定温度で加熱する方法がとられていた力 そのような方法では、硬化の際に塗膜が収縮し、トレンチ 'アイソレーション溝部がへ こみになったり、溝内部にボイドが生じたりした。
[0050] 本発明の方法においてプリベータ処理をする場合には、プリベータ工程における温 度を制御し、経時で上昇させながらプリベータを行うことが好ましい。このとき、プリべ ーク工程における温度は通常 50°C〜400°C、好ましくは 100〜300°C、の範囲内で ある。プリベータ工程の所要時間は一般に 10秒〜 30分、好ましくは 30秒〜 10分、で ある。
[0051] プリベータ工程における温度を経時で上昇させるには、基板が置かれている雰囲 気の温度を段階的に上昇させる方法、あるいは温度を単調増加的に上昇させる方法 が挙げられる。ここで、プリベータ工程における最高プリベータ温度は、被膜からの溶 媒を除去するという観点から、ポリシラザン溶液に用いる溶媒の沸点よりも高い温度 に設定するのが一般的である。
[0052] プリベータ工程における温度を段階的に上げる方法では、例えば温度 T1で数分、 さらに T1よりも高い温度 T2で数分、というように、基板の温度を特定の一定温度で一 定時間保持し、さらにそれよりも高い一定温度で一定時間保持することを繰り返す。 各段階の温度差は一般に 30〜150°Cであり、一定に保持する時間は、各温度にお いて一般に 10秒〜 3分である。このような条件でプリベータを行うことにより、本発明 の効果が顕著に発現する。
[0053] 例えば、 2段階の温度でプリベータする場合、一段目のプリベータ温度は二段目の プリベータ温度 (最高プリベータ温度）を A (°C)とした場合に、 (1/4) A〜（3Z4) A ( °C)の範囲であることが好まし!/、。
[0054] また、例えば 3段階の温度でプリベータする場合、三段目のプリベータ温度 (最高プ リベーク温度）を A(°C)とした場合に、一段目のプリベータ温度は（1Z4) A〜（5Z8 ) A (°C)の範囲であることが好ましく、二段目のプリベータ温度は（5Z8) A〜（7Z8) A (°C)の範囲であることが好ま U、。
[0055] 例えば、ポリシラザン溶液に、キシレンなどの沸点が 150°C程度の溶媒を用い、最 高プリベータ温度として 200°Cを選択した場合、 (a) 2段階の温度でプリベータする場 合、 1段目のプリベータ温度は 50〜150°Cの範囲であることが好ましぐ（b) 3段階の 温度でプリベータする場合、 1段目のプリベータ温度は 50〜125°C、 2段目のプリべ ーク温度は 125〜175°Cの範囲であることが好ましい。
[0056] すなわち、段階的に昇温させる方法においても、プリベータ工程全体として見た場 合に、穏ゃ力な温度上昇で目標とする温度に到達するように、その複数の段階の温 度設定を行うのである。
[0057] また、温度を単調増加的に上昇させる方法では、温度がそれよりも前の時点に対し て温度が 0°C以上上昇していることが必須である。このとき、それよりも前のいずれか の時点に対して、温度差が 0であってもよいが負になってはいけない。言い換えれば 、時間に対してプリベータ温度をプロットしたとき、その温度曲線の勾配が負にならな いことが必須である。ここで、昇温速度が一般に 0〜500°CZ分、好ましくは 10〜30 0°CZ分、の範囲内になるように基板温度を上昇させる。昇温速度は、速いほど工程 時間の短縮に結びつくが、溝構造内部にある溶媒の除去およびポリシラザンの重合 を十分にすると 、う観点力 遅 、昇温速度が好まし 、。
[0058] ここで、本発明にお 、て「プリベータ工程における温度が経時で上昇するように制 御される」とは、例えば低温の基板を高温の条件下に移し、基板の温度を急激に上 昇させて雰囲気温度と同じにした後、その温度に維持したまま基板をプリベータする 場合を含まない。この場合、基板の温度は経時で上昇しているが、その温度上昇は 制御されておらず、そのような場合には本発明の効果は得られないことが多い。
[0059] このようなプリベータ工程における温度制御は、プリベータ工程における塗膜の急 激な温度上昇を防ぎ、通常行われている一段加熱によるプリベータよりも穏ゃ力な速 度で温度上昇させることを目的としている。本発明による方法によって、例えば溝内 部のボイドが減少する理由は明確ではないが、基板が急激に温度上昇すると、トレン チ'アイソレーション溝の内部力 溶媒が完全に除去する前に表面が過度に硬化して しまい、溶媒蒸気が溝内部に残ってしまうことが理由と推測される。本発明は、プリべ ーク工程における温度を制御することによって、そのような問題を解決しているのであ る。
[0060] なお、本発明による方法にぉ 、てプリベータ工程を組み合わせる場合には、プリべ ークにより高温となった基板を、温度が下がる前に、好ましくは 50°C以上、プリベータ 時の最高温度以下の温度の基板を硬化工程に付すことが好まし 、。温度が下がる 前の基板を硬化工程に付すことで、再度温度を上昇させるエネルギーと時間とを節 約することができる。
[0061] (b)研磨工程
硬化させた後、硬化した二酸ィ匕シリコン膜の不要な部分は除去することが好ましい 。そのために、まず研磨工程により、基板表面にあるポリシラザン塗膜を研磨により除 去する。この工程が研磨工程である。この研磨工程は、硬化処理の後に行うほか、プ リベーク工程を組み合わせる場合には、プリベータ直後に行うこともできる。
[0062] 研磨は化学的機械的研磨（Chemical Mechanical Polishing,以下 CMPと!、う）によ り行う。この CMP〖こよる研磨は、一般的な研磨剤および研磨装置により行うことがで きる。具体的には、研磨剤としてはシリカ、アルミナ、またはセリアなどの研磨材と、必 要に応じてその他の添加剤とを分散させた水溶液などを用いることができる、研磨装 置としては、市販の一般的な CMP装置を用いることができる。
[0063] (c)エッチング工程
前記の研磨工程において、基板表面の、ポリシラザンに由来するシリカ質膜はほと んど除去されるが、残存しているシリカ質膜を除去するために、さらにエッチング処理 を行うことが好ましい。エッチング処理はエッチング液を用いるのが一般的であり、ェ ツチング液としては、シリカ質膜を除去できるものであれば特に限定されないが、通常 はフッ化アンモ-ゥムを含有するフッ酸水溶液を用いる。この水溶液のフッ化アンモ -ゥム濃度は 5%以上であることが好ましぐ 30%以上であることがより好ましい。
[0064] 従来の方法により形成されたトレンチ ·アイソレーション構造では、溝の内部と外部と でシリカ質膜の膜質が異なることがあった。このため、これらの研磨またはエッチング により基板を処理した際に、溝部で凹みが生じたりして、最終的な製品の品質が悪ィ匕 することがあった。ところが本発明の方法によるトレンチ ·アイソレーション構造では、 膜質が均一であるために所望の性能を有する製品を製造することが可能である。
[0065] シリカ質膜付き基材
本発明によるシリカ質膜付き基材は、前記したトレンチ ·アイソレーション構造の形 成方法を例に説明したシリカ質膜の製造法により製造されたものである。このようなシ リカ質膜付き基板は、シリカ質膜の膜質がいたるところで均一であるため、機械的な 強度も均一であり、またエッチングや研磨などの加工を行った際にも均一性および平 坦性が保たれ、優れた最終製品を得ることができる。
[0066] 実施例 1
以下、本発明を STI (シヤロートレンチアイソレーション)構造の素子分離溝の埋込 み技術を想定した実施例について、図 1を参照しながら説明する。
[0067] まず、図 1に示すような構成の評価用の溝付きサンプルを用意した。この溝付きサ ンプルは、シリコン基板 1の上面に窒化ケィ素（SiN)膜 2を例えば 150nm堆積した 後、リソグラフィー技術及びドライエッチング技術を用いて溝（図には、 5個の溝を図 示）を形成した構成のものである。この場合、 5個の溝の幅は全て例えば 80nmカゝら 4 OOnm、深さは全て例えば 450nm (シリコン基板部分の深さは 300nm)である。
[0068] そして、このような構成の溝付きサンプルの上に、 TEOSをシリコンソースとして用い たプラズマ化学気相成長法 (プラズマ TEOS)技術を用いて二酸ィ匕ケィ素膜 3を 20η m堆積させた。
[0069] 上記プラズマ TEOS技術を用いて二酸ィ匕ケィ素膜 3を形成する際の成膜条件は、 次の通りである。即ち、 TEOSZOガス流量およびソースパワー Zバイアスパワーの
2
条件を、 TEOSZO = 55Zl l0sccm、 SRF/BRF = 4400/2600W,基板温度
2
を 350。Cとした。
[0070] なお、 SIMS分析および TDS測定によって、上記プラズマ TEOS膜は膜中に過剰 な水素を含むことが確認された。具体的には、 SIMS分析によれば膜中におよそ 2 X 1021atmsZcm3の水素を含み、 TDS分析によれば真空中 350°C近傍で膜から水素 が放出され、この膜が水素を含有して 、ることが確認された。
[0071] 次にポリシラザン溶液を調製した。内容積 2リットルの四つ口フラスコにガス吹き込 み管、メカ-カルスターラー、ジュヮ一コンデンサーを装着した。反応器内部を乾燥 窒素で置換した後、四つ口フラスコに乾燥ピリジンを 1500ml入れ、これをオイルバス にて 20°Cに保温した。次にジクロロシラン 100gをカ卩えると白色固体状のァダクト（Si H CI - 2C H N)が生成した。反応混合物を氷冷し、撹拌しながらゆっくりとアンモ-
2 2 5 5
ァ 70gを吹き込んだ。引き続き乾燥窒素を液相に 30分間吹き込み、余剰のアンモ- ァを除去した。得られた生成物をブッフナーロートを用いて乾燥窒素雰囲気下で減 圧濾過し、濾液 1200mlを得た。エバポレーターを用いてピリジンを留去したところ、
45gのペルヒドロポリシラザンを得た。
[0072] このペルヒドロボリシラザンをモレキュラーシーブで十分に乾燥させたジブチルエー テルに溶解させて、濃度 20%の溶液を調製し、濾過精度 50nmの PTFE製フィルタ 一にて濾過してポリシラザン溶液を得た。
[0073] このようにして得たポリシラザン溶液をスピンコートにより塗布してポリシラザン塗布 膜 4を形成した。スピンコート条件は、メインスピン 2000rpmZ30秒間とした。
[0074] 次 ヽで、形成されたポリシラザン塗膜 4に水蒸気を含む酸化雰囲気にぉ ヽて熱処 理を施した。具体的には、まず、 400°Cの H O雰囲気 (H O濃度 50%、キャリアーガ
2 2
スは酸素）で 30分間加熱処理した後、 700°Cの N2雰囲気で 30分間加熱処理を行 つた。なお、この熱処理は、光洋サーモシステム社製の酸化炉 VF— 1000を用いて 行った。
これ〖こより、図 1に示すような構成のサンプルが形成された。
[0075] 実施例 2
実施例 1と同様の構成のサンプルにおいて、図 1に示されるプラズマ TEOS膜の代 わりにプラズマ化学気相成長法 (PE— CVD)による窒化ケィ素膜を 20nm堆積させ た。
上記 PE— CVD技術を用いて窒化膜ケィ素膜 3を形成する際の成膜条件は、次の 通りである。即ち、 SiH ス
4 ZNH 3ガス流量およびソースパワー Zバイア パワーの条件 を、 SiH ZNH = 55/110sccm, SRF/BRF=4400/2600W,基板温度を 40
4 3
o°cとした。
[0076] なお、 SIMS分析および TDS測定によって、上記プラズマ PE— CVD膜は膜中に 過剰な水素を含むことが確認された。具体的には、 SIMS分析によれば膜中におよ そ I X 1021aloms/cm3の水素を含み、 TDS分析によれば真空中 350°C近傍で膜 力も水素が放出され、水素を含有して 、ることが確認できた。
ポリシラザン溶液の製膜および熱処理は実施例 1と同一条件にて行った。
[0077] 比較例 1
実施例 1と同様の構成のサンプルにおいて、図 1に示されるプラズマ TEOS膜の代 わりに低圧 CVD法により形成した窒化ケィ素膜 (LP— CVD窒化ケィ素膜)を 20nm 堆積させた。
[0078] 上記 LP— CVD技術を用いて窒化ケィ素膜 3 (絶縁膜)を形成する際の成膜条件は 、次の通りである。即ち、 SiH ZNHガス流量の条件を、 SiH /NH = 55/110sc
4 3 4 3
cm、基板温度を 700°Cとした。
[0079] 上記 LP— CVDシリコン窒化膜は水素含有量の少ない良質な窒化ケィ素膜であり 、このことはベタ膜の SIMS分析ならびに TDS分析によって確認された。即ち、 SIM S分析によれば膜中に含まれる水素はおよそ 1 X 102 atmsZcm3であり、 TDS分析 によれば真空中 700°Cまでの条件下でも、吸着水分が放出されることを除き特にガス の放出は認められず、放出され得る水素を含んでいな力つた。
ポリシラザン溶液の製膜および加熱処理は実施例 1と同一条件にて行った。
[0080] 比較例 2
実施例 1と同様にプラズマ TEOS技術を用いて二酸ィ匕ケィ素膜 3を 20nm堆積させ た後、ここまでの構成のサンプルを一度、窒素雰囲気中 700°Cでアニーリングした。 上記アニーリングを行った後のプラズマ TEOS膜は水素含有量の少な 、膜であり、こ のことはベタ膜の SIMS分析ならびに TDS分析によって確認された。即ち、 SIMS分 祈によれば膜中におよそ 8 X 102GatmsZcm3の水素を含み、 TDS分析によれば真 空中 700°Cまでの条件下でも、吸着水分が放出されることを除き特にガスの放出は 認められず、放出され得る水素を含んでいな力つた。
アニーリング処理によってプラズマ TEOSの成膜時に多量に含まれていた水素が 放出されたと考えられる。ポリシラザン溶液の製膜および熱処理は実施例 1と同一条 件にて行った。
[0081] この後、上記 4つのサンプルの屈折率を測定したところ、それぞれの値は、以下の 通りであった。
実施例 1 1. 447
実施例 2 1. 448
比較例 1 1. 445
参考例 1 1. 444
この結果により、全てのサンプルのポリシラザン塗膜 4は二酸ィ匕ケィ素膜になってい ることが確認された。
[0082] 実施例 3
実施例 1と同様の構成のサンプルにおいて、実施例 1に示されるプラズマ TEOS膜 の代わりに SiHおよび Oをソースとしたプラズマ化学気相成長法によるニ酸ィ匕ケィ
4 2
素膜を 20nm堆積させた。
上記二酸ィ匕ケィ素膜 3を形成する際の成膜条件は、次の通りである。即ち、 SiH /
4
Oガス流量およびソースパワー Zバイアスパワーの条件を、 SiH /O = 50/100s ccm、 SRF/BRF=4500/3000W,基板温度を 250。Cとした。
[0083] なお、 SIMS分析および TDS測定によって、上記二酸ィ匕ケィ素膜は膜中に過剰な 水素を含むことが確認された。具体的には、 SIMS分析によれば膜中におよそ 1. 5
X 1021atmsZcm3の水素を含むことが確認できた。
[0084] ポリシラザン溶液の製膜および熱処理は実施例 1と同一条件にて行った。
[0085] 実施例 4
実施例 1と同様の構成のサンプルにおいて、図 1に示されるプラズマ TEOS膜の代 わりに SiHおよび Oをソースとした低圧化学気相成長法による二酸ィ匕ケィ素膜を 20
4 2
nm堆積させた。
上記二酸ィ匕ケィ素膜 3を形成する際の成膜条件は、次の通りである。即ち、 SiH /
4
Oガス流量の条件を、 SiH /O = 50ZlOOsccm、基板温度を 700°C、圧力を IT
2 4 2
orrとし 7こ o
[0086] なお、 SIMS分析および TDS測定によって、上記二酸ィ匕ケィ素膜は膜中に過剰な 水素を含むことが確認された。具体的には、 SIMS分析によれば膜中におよそ 1. 1 X 1021atmsZcm3の水素を含むことが確認できた。
ポリシラザン溶液の製膜および熱処理は実施例 1と同一条件にて行った。
[0087] 実飾 15
実施例 1と同様の構成のサンプルにおいて、実施例 1に示されるプラズマ TEOS膜 の代わりに TEOSおよび Oをソースとした低圧化学気相成長法による二酸化ケイ素
2
膜を 20nm堆積させた。
上記二酸ィ匕ケィ素膜 3を形成する際の成膜条件は、次の通りである。即ち、 TEOS /Oガス流量の条件を、 TEOS/O = 50Zl00sccm、基板温度を 700°C、圧力
2 2
を lTorrとした。
[0088] なお、 SIMS分析および TDS測定によって、上記二酸ィ匕ケィ素膜は膜中に過剰な 水素を含むことが確認された。具体的には、 SIMS分析によれば膜中におよそ 1. 2 X 1021atmsZcm3の水素を含むことが確認できた。
ポリシラザン溶液の製膜および熱処理は実施例 1と同一条件にて行った。
[0089] 実施例 6 実施例 1と同様の構成のサンプルにおいて、実施例 1に示されるプラズマ TEOS膜 の代わりに SiHおよび N Oをソースとしたラピッドサ
4 2 一マル蒸着法によるニ酸ィ匕ケィ 素膜を 20nm堆積させた。
上記二酸ィ匕ケィ素膜 3を形成する際の成膜条件は、次の通りである。即ち、 SiH /
4
N Oガス流量の条件を、 SiH ZN O = 10/250sccm,基板温度を 800°Cとした。
2 4 2
[0090] なお、 SIMS分析および TDS測定によって、上記二酸ィ匕ケィ素膜は膜中に過剰な 水素を含むことが確認された。具体的には、 SIMS分析によれば膜中におよそ 1. 2 X 1021atmsZcm3の水素を含むことが確認できた。
ポリシラザン溶液の製膜および熱処理は実施例 1と同一条件にて行った。
[0091] (トレンチ深部の膜質測定）
まず、溝の長手方向に対して垂直な方向で基板を切断し、断面の溝部分を日立製 作所製モデル S— 4600の SEMにて倍率 100, 000倍で断面に垂直な方向から観 察し、図 2 (エッチング前）に示す絶縁膜を含む溝付き基板 5からシリカ質膜 6表面ま での長さ（a)を測定する。
[0092] 次に、溝の長手方向に対して垂直な方向で基板を切断した基板を 0. 5重量％のフ ッ化水素酸と 5重量％のフッ化アンモ-ゥムを含有する水溶液に 20°Cで 1分間浸漬 し、純水でよく洗浄して乾燥する。そして、断面の溝部分を上記 SEMにて倍率 100, 000倍で、まず断面に垂直な方向から観察し、図 3 (エッチング後 1)に示す長さ (b)、 すなわち絶縁膜を含む溝付き基板 5からシリカ質膜 6表面までの厚みを測定する。
[0093] 続いて、同様に断面の溝部分を上記 SEMにて倍率 200, 000倍で、断面に垂直 な方向から仰角 30度上方力も溝最深部を観察して写真を撮影し、写真上の長さから 三角法にてエッチング長さ（c)を算出する。図 4 (エッチング後 2)を参照のこと。
[0094] なお、溝最深部のエッチング長さ（c)は溝の幅 (アスペクト比）によって異なるので、 4種類の幅の溝（80、 100、 200、および 400nm)各々について測定を行った。 微細溝内部のエッチングレート (A)および溝外部のエッチングレート (B)をそれぞ れ得られた (a)、（b)、および (c)を用いて以下の方法によって計算して求めた。
(A) = (c)
(B) = (a) - (b) [0095] また、エッチング後の界面状態は溝内部、図 4 (エッチング後 2)に示す斜線部分、 の SEM写真にて平滑力否かを評価した。なお、エッチングの界面状熊は溝の幅 (ァ スぺタト比）によって異なるので、 4種類の幅の溝（80、 100、 200、および 400應） 各々について評価を行った。
以上の方法によって測定した結果は表 1に示す通りであった。
[0096] 更に、実施例 1、 2ならびに比較例 1、 2のサンプルにおいて、ポリシラザン製膜、熱 処理後に再び SIMS分析により深さ方向の元素プロファイルを確認した結果、実施 例 1、 2において (水素を過剰に含む)絶縁膜 3からポリシラザン塗膜 4に水素の移動 が生じたことが確認された。（例えば、実施例 1のサンプルでは 2 X 1021atms/cm3 力も 6 X 102°atms/cm3に変化した)。逆にポリシラザン塗膜 4から（水素を過剰に含 む)絶縁膜 3に窒素の移動が生じたことが確認された (例えば 1 X 1018atmsZcm3か ら 1 X 102°atms/cm3に変化した)。
[0097] 一方、比較例 1および 2においては水素、窒素のいずれの移動も認められず、エツ チング特性の深さ方向の分布も大きいことから、ポリシラザンの熱処理時における P TEOSまたは PE— CVD窒化ケィ素膜からの過剰な水素の放出と移動、および Z またはポリシラザン力も P— TEOSまたは PE— CVD窒化ケィ素膜への窒素の放出と 移動がポリシラザン塗膜 4を均質な酸ィ匕膜に転化させるのに有効であると考えられる
[0098] [表 1]
— 1 エ チン レートの
Figure imgf000022_0001
* B : 溝外部のエッチングレート
A/B： 溝内部のエッチングレート 溝外部のエッチングレート l— 2 エッチング显_面の評俩
80nm 100nm 200nm 400nm 実施例 1 平滑 平滑 平滑 平滑
実施例 2 平滑 平滑 平滑 平滑
比較例 1 空洞化 空洞化 平滑 平滑
比較例 2 空洞化 空洞化 平滑 平滑
実施例 3 平滑 平滑 平滑 平滑
実施例 4 平滑 平滑 平滑 平滑
実施例 5 平滑 平滑 平滑 平滑
脑 6 平滑 ϋ 平滑 平滑

Claims

請求の範囲
[1] 凹凸を有するシリコン基板の表面上に、二次イオン質量分析により測定される水素 含有量が 9 X 102G atmS/cm3以上である絶縁膜を形成させる絶縁膜形成工程、 前記基板にポリシラザンィ匕合物を含んでなる組成物を塗布する塗布工程、および 塗布済み基板を加熱処理してポリシラザン化合物を二酸化シリコン膜に転化させる 硬化工程
を含んでなることを特徴とする、シリカ質膜の製造法。
[2] 絶縁膜がテトラエトキシシランを用いたプラズマ化学気相成長法により形成される二 酸化ケィ素膜である、請求項 1に記載のシリカ質膜の製造法。
[3] 絶縁膜がプラズマ化学気相成長法により形成される窒化ケィ素膜である、請求項 1 に記載のシリカ質膜の製造法。
[4] 加熱処理を水蒸気濃度 1%以上の不活性ガスまたは酸素雰囲気下で行う、請求項
1〜3のいずれか 1項に記載のシリカ質膜の製造法。
[5] 加熱処理における加熱温度が 400°C以上 1, 200°C以下である、請求項 1〜4のい ずれか 1項に記載のシリカ質膜の製造法。
[6] 絶縁膜の厚さ力 1〜： LOOnmである、請求項 1〜5のいずれ力 1項に記載のシリカ 質膜の製造法。
[7] 凹凸を有するシリコン基板がトレンチ 'アイソレーション構造形成用の溝付き基板で あり、請求項 1〜6に記載の方法により前記溝を埋封する、トレンチ 'アイソレーション 構造の形成法。
[8] 請求項 1に記載の方法により形成されたシリカ質膜を具備してなることを特徴とする シリカ質膜付き基板。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009069409A (ja) * 2007-09-12 2009-04-02 Az Electronic Materials Kk ケイ素含有微細パターン形成用組成物およびそれを用いた微細パターン形成方法
JP2012137778A (ja) * 2012-03-19 2012-07-19 Az Electronic Materials Ip Ltd ケイ素含有微細パターン形成用組成物
JP2012142528A (ja) * 2011-01-06 2012-07-26 Elpida Memory Inc 半導体装置の製造方法
JP2014512687A (ja) * 2011-04-20 2014-05-22 アプライド マテリアルズ インコーポレイテッド 低温酸化ケイ素変換
CN104393119A (zh) * 2014-12-12 2015-03-04 广东生益科技股份有限公司 一种在太阳能光伏背板表面设置二氧化硅涂层的方法
CN104451611A (zh) * 2014-12-12 2015-03-25 广东生益科技股份有限公司 一种具有二氧化硅膜层的离型膜及其制备方法
US9812484B2 (en) 2015-05-18 2017-11-07 Canon Kabushiki Kaisha Image pickup apparatus, image pickup system, and method for manufacturing image pickup apparatus
US9902873B2 (en) 2014-05-26 2018-02-27 Samsung Sdi Co., Ltd. Composition for forming silica based layer, and method for manufacturing silica based layer
US9923023B2 (en) 2015-05-18 2018-03-20 Canon Kabushiki Kaisha Image pickup apparatus and method for manufacturing image pickup apparatus
US10693023B2 (en) 2015-06-12 2020-06-23 Canon Kabushiki Kaisha Imaging apparatus, method of manufacturing the same, and camera

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101361454B1 (ko) * 2012-08-23 2014-02-21 이근수 반도체 소자의 실리콘 산화막 형성 방법
US9613849B2 (en) * 2012-11-22 2017-04-04 Shin-Etsu Chemical Co., Ltd. Composite substrate manufacturing method, and composite substrate
CN103531522B (zh) * 2013-10-30 2016-08-17 上海华力微电子有限公司 浅沟槽隔离结构制备方法
KR102066271B1 (ko) * 2017-04-18 2020-01-14 단국대학교 천안캠퍼스 산학협력단 정전척 실링방법
KR102255103B1 (ko) * 2017-12-26 2021-05-21 삼성에스디아이 주식회사 실리카 막 제조방법, 실리카 막 및 전자소자
KR102021571B1 (ko) * 2018-05-14 2019-09-16 재단법인대구경북과학기술원 산소 제거를 위한 전처리를 수행한 유연 기판을 포함하는 유연 박막 태양전지 및 이의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079382A (ja) * 1996-09-05 1998-03-24 Hitachi Ltd Ｓｉ−Ｆ結合を有するＳｉＯ２膜の成膜方法および半導体装置
JPH1187332A (ja) * 1997-09-02 1999-03-30 Nec Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3696939B2 (ja) * 1995-08-11 2005-09-21 東京応化工業株式会社 シリカ系被膜の形成方法
JP2001168092A (ja) 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
JP4594648B2 (ja) * 2004-05-26 2010-12-08 株式会社東芝 半導体装置およびその製造方法
US7521378B2 (en) * 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
JP4607613B2 (ja) * 2005-02-09 2011-01-05 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079382A (ja) * 1996-09-05 1998-03-24 Hitachi Ltd Ｓｉ−Ｆ結合を有するＳｉＯ２膜の成膜方法および半導体装置
JPH1187332A (ja) * 1997-09-02 1999-03-30 Nec Corp 半導体装置及びその製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009069409A (ja) * 2007-09-12 2009-04-02 Az Electronic Materials Kk ケイ素含有微細パターン形成用組成物およびそれを用いた微細パターン形成方法
EP2199861A1 (en) * 2007-09-12 2010-06-23 AZ Electronic Materials USA Corp. Composition for forming silicon-containing fine pattern and method for forming fine pattern using the same
EP2199861A4 (en) * 2007-09-12 2011-01-19 Az Electronic Materials Usa COMPOSITION FOR FORMING A SILICULAR FINE PATTERN AND METHOD FOR FORMING A FINE PATTERN THEREWITH
CN101802718B (zh) * 2007-09-12 2012-07-04 Az电子材料Ip(日本)株式会社 含硅的精细图案形成用组合物以及使用它的精细图案形成方法
KR101438384B1 (ko) * 2007-09-12 2014-09-05 에이제토 엘렉토로닉 마티리알즈 아이피 (재팬) 가부시키가이샤 규소 함유 미세 패턴 형성용 조성물 및 이를 사용한 미세 패턴 형성 방법
JP2012142528A (ja) * 2011-01-06 2012-07-26 Elpida Memory Inc 半導体装置の製造方法
JP2014512687A (ja) * 2011-04-20 2014-05-22 アプライド マテリアルズ インコーポレイテッド 低温酸化ケイ素変換
JP2012137778A (ja) * 2012-03-19 2012-07-19 Az Electronic Materials Ip Ltd ケイ素含有微細パターン形成用組成物
US9902873B2 (en) 2014-05-26 2018-02-27 Samsung Sdi Co., Ltd. Composition for forming silica based layer, and method for manufacturing silica based layer
CN104393119A (zh) * 2014-12-12 2015-03-04 广东生益科技股份有限公司 一种在太阳能光伏背板表面设置二氧化硅涂层的方法
CN104451611A (zh) * 2014-12-12 2015-03-25 广东生益科技股份有限公司 一种具有二氧化硅膜层的离型膜及其制备方法
US9812484B2 (en) 2015-05-18 2017-11-07 Canon Kabushiki Kaisha Image pickup apparatus, image pickup system, and method for manufacturing image pickup apparatus
US9923023B2 (en) 2015-05-18 2018-03-20 Canon Kabushiki Kaisha Image pickup apparatus and method for manufacturing image pickup apparatus
US10693023B2 (en) 2015-06-12 2020-06-23 Canon Kabushiki Kaisha Imaging apparatus, method of manufacturing the same, and camera
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