JP4982659B2 - シリカ質膜の製造法およびそれにより製造されたシリカ質膜付き基板 - Google Patents

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Description

本発明は、電子デバイスにおけるシリカ質膜の製造法およびその方法によって形成されたシリカ質膜付き基板に関するものである。さらに本発明は、半導体素子などの電子デバイスの製造において、電子デバイスに絶縁のために形成されるシャロー・トレンチ・アイソレーション構造をポリシラザン化合物を用いて形成させる方法にも関するものである。
一般に、半導体装置の様な電子デバイスにおいては、半導体素子、例えばトランジスタ、抵抗、およびその他、が基板上に配置されているが、これらは電気的に絶縁されている必要がある。したがって、これら素子の間には、素子を分離するための領域が必要であり、これをアイソレーション領域と呼ぶ。従来は、このアイソレーション領域を半導体基板の表面に選択的に絶縁膜を形成させることにより行うことが一般的であった。
一方、電子デバイスの分野においては、近年、高密度化、および高集積化が進んでいる。このような高密度および高集積度化が進むと、必要な集積度に見合った、微細なアイソレーション構造を形成させることが困難となり、そのようなニーズに合致した新たなアイソレーション構造が要求される。そのようなものとして、トレンチ・アイソレーション構造が挙げられる。この構造は、半導体基板の表面に微細な溝を形成させ、その溝の内部に絶縁物を充填して、溝の両側に形成される素子の間を電気的に分離する構造である。このような素子分離のための構造は、従来の方法に比べてアイソレーション領域を狭くできるため、昨今要求される高集積度を達成するために有効な素子分離構造である。
このようなトレンチ・アイソレーション構造を形成させるための方法として、ＣＶＤ法や高密度プラズマＣＶＤ法が挙げられる（例えば、特許文献１参照）。しかしながら、これらの方法によると、昨今要求される、例えば１００ｎｍ以下の微細な溝内を埋設使用とする場合に、溝内にボイドが形成されることがあった。これらの構造欠陥は、基板の物理的強度や絶縁特性を損なう原因となる。
また、一方で、トレンチ溝の埋設性を改良するために、水酸化シリコンを溶液として塗布した後、形成された塗膜を熱処理して二酸化シリコンに転化させる方法も検討されている（例えば、特許文献１参照）。しかし、この方法では、水酸化シリコンが二酸化シリコンに転化する際に体積収縮が起きてクラックが発生することがあった。
そのようなクラックを抑制するための方法として、水酸化シリコンの代わりにポリシラザンを用いる方法も検討されている（例えば、特許文献１および２）。これらの方法では、二酸化シリコンに転化される際の体積収縮がより小さいポリシラザンを用いることによって、体積収縮に起因するクラックを防止しようとするものである。ポリシラザンを含む組成物を塗布して溝を埋設した後に酸化雰囲気において処理して、高純度かつ緻密な二酸化ケイ素を形成させてトレンチ・アイソレーション構造を形成させる方法は、組成物の浸透性が優れているためにボイドが発生しにくいという利点がある。しかしながら、本発明者らの検討によれば、このようなトレンチ・アイソレーション構造においては、ポリシラザンが二酸化ケイ素に転化してシリカ質膜が形成される際に、塗膜の表面部分とトレンチ内部とで反応条件が微妙に異なるために、シリカ質膜の膜質がトレンチの内部と外部とで、あるいは溝内の深さによって異なり、エッチングレートが均一にならないという問題があることがわかった。この問題は、デバイス設計およびプロセス設計の制限から要求される低温処理を行った場合に顕著であり、特に高アスペクトレシオのトレンチ部でエッチングレートが大きくなるという現象として発現する。
特許第３１７８４１２号公報（段落０００５〜００１６） 特開平２００１−３０８０９０号公報 特開２００２−８８１５６号公報
本発明は、上記のような問題点に鑑みて、ポリシラザン化合物を用いて凹凸のあるシリコン基板の表面にシリカ質膜を形成させることにより、トレンチ・アイソレーション構造を形成させたり、表面を均質なシリカ質膜で被覆する際に、形成されるシリカ質膜の膜質がどの部分においても均質である、シリカ質膜の製造法、およびその方法により形成されたシリカ質膜を具備してなる電子デバイスに関するものである。
本発明によるシリカ質膜の製造法は、
凹凸を有するシリコン基板の表面上に、二次イオン質量分析により測定される水素含有量が９×１０２０ａｔｍｓ／ｃｍ３以上である絶縁膜を形成させる絶縁膜形成工程、
前記基板にポリシラザン化合物を含んでなる組成物を塗布する塗布工程、および
塗布済み基板を加熱処理してポリシラザン化合物を二酸化シリコン膜に転化させる硬化工程
を含んでなることを特徴とするものである。
また、本発明によるシリカ質膜付き基板は、前記の方法により形成されたシリカ質膜を具備してなることを特徴とするものである。
本発明によるシリカ質膜の製造法によれば、比較的低温の熱処理により、シリカ質膜の膜質が基板上の凹凸や溝の内外、特に溝部の深さを問わず均一であり、エッチング処理を行った際にも均一なエッチングレートを得ることができるシリカ質膜付き基材を製造することができる。このようなシリカ質膜は、同時に溝の内部にボイドやクラックがなく、すなわち半導体素子に用いたときの性能劣化がなく、機械強度に優れたものである。さらに熱処理を比較的低温で行うことができるために、高温処理による問題、例えばシリコン基板の酸化または結晶構造の変化によるデバイス特性への悪影響が指摘されている昨今の電子デバイスの製造にも好適に用いることができる。
本発明により製造されるトレンチ・アイソレーション構造を示す断面図。 実施例におけるトレンチ・アイソレーション構造を説明するための断面図（エッチング前）。 実施例におけるトレンチ・アイソレーション構造を説明するための断面図（エッチング後）。 実施例におけるトレンチ・アイソレーション構造を説明するための断面図（エッチング後）。
符号の説明
１ シリコン基板
２ 窒化ケイ素膜
３ 絶縁膜
４ ポリシラザン塗膜
５ 絶縁膜を含む溝付き基板
６ シリカ質膜
シリカ質膜の製造法
本発明によるシリカ質膜の製造法によれば、凹凸のあるシリコン基板上に、ボイドがなく、膜質も均質な被膜を形成することができる。したがって、電子デバイスのトランジスター部やキャパシター部の平坦化絶縁膜（プリメタル絶縁膜）として形成することも、また溝付きシリコン基板上にシリカ質膜を形成させて溝を埋封することによって、トレンチ・アイソレーション構造を形成することもできる。以下、トレンチ・アイソレーション構造を形成させる方法に基づいて本発明を説明する。
本発明によるシリカ質膜の製造法は、下記の順序で処理を行って、トレンチ・アイソレーション構造を形成させるものである：
凹凸を有するシリコン基板の表面上に、二次イオン質量分析（以下、ＳＩＭＳ分析といいます）により測定される水素含有量が９×１０２０ａｔｍｓ／ｃｍ３以上である絶縁膜を形成させる絶縁膜形成工程、
前記基板にポリシラザン化合物を含んでなる組成物を塗布する塗布工程、および
塗布済み基板を加熱処理してポリシラザン化合物を二酸化シリコン膜に転化させる硬化工程。
（Ａ）絶縁膜形成工程
本発明による方法において、絶縁膜形成工程に先立ち、凹凸を有するシリコン基板を準備する。特にトレンチ・アイソレーション構造を形成させる場合には所望の溝パターンを有するシリコン基板を準備する。この溝形成には、任意の方法を用いることができ、例えば特許文献１または２にも記載されている。具体的な方法は、以下に示すとおりである。
まず、シリコン基板表面に、例えば熱酸化法により、二酸化シリコン膜を形成させる。ここで形成させる二酸化シリコン膜の厚さは一般に５〜３０ｎｍである。
必要に応じて、形成された二酸化シリコン膜上に、例えば減圧ＣＶＤ法により、窒化シリコン膜を形成させる。この窒化シリコン膜は、後のエッチング工程におけるマスク、あるいは後述する研磨工程におけるストップ層として機能させることのできるものである。窒化シリコン膜は、形成させる場合には、一般に１００〜４００ｎｍの厚さで形成させる。
このように形成させた二酸化シリコン膜または窒化シリコン膜の上に、フォトレジストを塗布する。必要に応じてフォトレジスト膜を乾燥または硬化させた後、所望のパターンで露光および現像してパターンを形成させる。露光の方法はマスク露光、走査露光など、任意の方法で行うことができる。また、フォトレジストも解像度などの観点から任意のものを選択して用いることができる。
形成されたフォトレジスト膜をマスクとして、窒化シリコン膜およびその下にある二酸化シリコン膜を順次エッチングする。この操作によって、窒化シリコン膜および二酸化シリコン膜に所望のパターンが形成される。
パターンが形成された窒化シリコン膜および二酸化シリコン膜をマスクとして、シリコン基板をドライエッチングして、トレンチ・アイソレーション溝を形成させる。
形成されるトレンチ・アイソレーション溝の幅は、フォトレジスト膜を露光するパターンにより決定される。半導体素子におけるトレンチ・アイソレーション溝は、目的とする半導体素子により異なるが、幅は一般に０．０２〜１０μｍ、好ましくは０．０５〜５μｍ、であり、深さは２００〜１０００ｎｍ、好ましくは３００〜７００ｎｍである。本発明による方法は、従来のトレンチ・アイソレーション構造の形成方法に比べて、より狭く、より深い部分まで、均一に埋設することが可能であるため、より狭く、より深いトレンチ・アイソレーション構造を形成させる場合に適しているものである。
溝が形成された基板表面に、さらに絶縁膜を形成させる。この絶縁膜は、溝の内側も含めた基板表面を連続的に覆うものである。本発明において、この絶縁膜はＳＩＭＳ分析により測定される水素含有量が９×１０２０ａｔｍｓ／ｃｍ３以上、好ましくは１×１０２１ａｔｍｓ／ｃｍ３以上であるものである。水素含有量がこの量よりも少ないと、後述するようにポリシラザン塗膜に水素が移動せず、本発明の効果を得ることができない。このような水素含有率の高い絶縁膜は任意の方法で形成させることができるが、プラズマ化学気相成長法により形成させることが好ましい。特に、テトラエトキシシラン（以下、ＴＥＯＳという）等の有機シラン化合物を用いたプラズマ化学気相成長法により形成される二酸化ケイ素膜、およびプラズマ化学気相成長法により形成される窒化ケイ素膜が好ましい。特にプラズマ化学気相成長法により形成された絶縁膜は、化学量論的ではない、いわば過剰の水素を含むため、水素含有量がゼロとはならない。一方、例えばケイ素含有組成物等を水溶液で塗布し、それを加熱処理して得られる絶縁膜は高温による処理を行うために絶縁膜の水素含有量は極めて低くなり、本発明において特定される水素含有量の絶縁膜を得ることは困難である。しかしながら、本発明における絶縁膜は水素含有量が上記の範囲であれば本発明の効果を奏することができるのであり、その形成方法は特に限定されない。また、水素を十分含有する絶縁膜を形成しても、その膜の上にポリシラザン塗膜を形成させ、硬化させる前に水素が放出されてしまうと本発明の効果は得られない（詳細後述）。例えば、ＴＥＯＳを用いたプラズマ化学気相成長法により形成された二酸化ケイ素膜を高温でアニール処理を行うと、水素が絶縁膜から放出されてしまうことが多い。したがって、このような絶縁膜に対して、ポリシラザン塗膜を形成させる前に加熱処理をすることは好ましくないが、もしアニール処理を行う必要のある場合には、一般に絶縁膜の成膜温度に対し１００℃高い温度を上限として行う。
なお、ここで絶縁膜中の水素含有量を測定するためのＳＩＭＳ分析の測定条件は以下の通りである。
測定装置： Ｐｈｙｓｉｃａｌ Ｅｌｅｃｔｒｏｎｉｃｓ社製 ６６００
一次イオン種： Ｃｓ＋
一次加速電圧： ５．０ｋＶ
検出領域： １２０μｍ×１９２μｍ
また、この絶縁膜は本発明の効果を損なわない範囲で任意の厚さにすることができるが、一般に１〜１００ｎｍ、好ましくは２〜２０ｎｍの厚さで形成させる。
（Ｂ）塗布工程
次に、前記した絶縁膜形成工程により絶縁膜に溝が形成されたシリコン基板上にシリカ質膜の材料となるポリシラザン化合物を含む組成物の塗膜を形成させる。
本発明による方法に用いることのできるポリシラザン化合物は、特に限定されず、前記特許文献１または２に記載されたものを用いることができる。用いることのできるポリシラザン組成物の調製方法の一例を挙げると以下の通りである。
純度９９％以上のジクロロシランを、−２０〜２０℃の範囲に調温した脱水ピリジンに撹拌しながら注入する。
引き続き、−２０〜２０℃の温度に調温して、純度９９％以上のアンモニアを撹拌しながら注入する。ここで反応液中に、粗製ポリシラザンと副生成物である塩化アンモニウムが生成する。
反応により生成した塩化アンモニウムを濾過により除去する。
濾液を３０〜１５０℃に加熱し、残留しているアンモニアを除去しながら、ポリシラザンの分子量を重量平均分子量１５００〜１５０００の範囲になるように調整を行う。
有機溶媒を３０〜５０℃に加熱し、５０ｍｍＨｇ以下の減圧蒸留により、残存しているピリジンを除去する。用いることのできる有機溶媒は、（イ）芳香族化合物、例えばベンゼン、トルエン、キシレン、エチルベンゼン、ジエチルベンゼン、トリメチルベンゼン、トリエチルベンゼン、およびデカヒドロナフタレン、（ロ）鎖状飽和炭化水素、例えばｎ−ペンタン、ｉ−ペンタン、ｎ−ヘキサン、ｉ−ヘキサン、ｎ−ヘプタン、ｉ−ヘプタン、ｎ−オクタン、ｉ−オクタン、ｎ−ノナン、ｉ−ノナン、ｎ−デカン、およびｉ−デカン、（ハ）環状飽和炭化水素、例えばシクロヘキサン、エチルシクロヘキサン、メチルシクロヘキサン、およびｐ−メンタン、（ニ）環状不飽和炭化水素、例えばシクロヘキセン、およびジペンテン（リモネン）、（ホ）エーテル、例えばジプロピルエーテル、ジブチルエーテル、およびアニソール、（ヘ）エステル、例えば酢酸ｎ−ブチル、酢酸ｉ−ブチル、酢酸ｎ−アミル、および酢酸ｉ−アミル、（ト）ケトン、例えばメチルｉ−ブチルケトン、である。
前記減圧蒸留によりピリジンを除去するが、同時に有機溶媒の除去も行って、ポリシラザン濃度を一般に５〜３０重量％の範囲に調整する。
得られたポリシラザン組成物を、濾過精度０．１μｍ以下のフィルターを用いて循環濾過し、粒径が０．２μｍ以上の粗大粒子を５０個／ｃｃ以下まで低減させる。
前記したポリシラザン組成物の調製方法は一例であって、特にこの方法に限定されるものではない。固体状態のポリシラザンを入手し、前記した適切な溶媒に、一般に５〜３０重量％の濃度で溶解または分散させて用いることもできる。溶液の濃度は最終的に形成させるポリシラザン塗膜の厚さなどにより適切に調整するべきである。
準備されたポリシラザン組成物は、任意の方法で基板上に塗布することができる。具体的には、スピンコート、カーテンコート、ディップコート、およびその他が挙げられる。これらのうち、塗膜面の均一性などの観点からスピンコートが特に好ましい。
ポリシラザン組成物塗布後のトレンチ溝埋設性およびポリシラザン塗膜表面の平坦性を両立させるために、塗布されるポリシラザン塗膜の厚さは、一般に１０〜１，０００ｎｍ、好ましくは５０〜８００ｎｍである。
塗布の条件は、ポリシラザン組成物の濃度、溶媒、または塗布方法などによって変化するが、スピンコートを例に挙げると以下の通りである。
最近は製造の歩留まりを改善するために、大型の基板に素子を形成させることが多いが、８インチ以上のシリコン基板に均一にポリシラザン塗膜を形成させるためには、複数の段階を組み合わせたスピンコートが有効である。
まず、シリコン基板の中心部に、または基板全面に平均的に塗膜が形成されるような、中心部を含む数カ所に、一般にシリコン基板１枚あたり０．５〜２０ｃｃのポリシラザン組成物を滴下する。
次いで、滴下したポリシラザン溶液をシリコン基板全面に広げるために、比較的低速かつ短時間、例えば回転速度５０〜５００ｒｐｍで０．５〜１０秒、回転させる（プレスピン）。
次いで、塗膜を所望の厚さにするために、比較的高速、例えば回転速度５００〜４５００ｒｐｍで０．５〜８００秒、回転させる（メインスピン）。
さらに、シリコン基板の周辺部でのポリシラザン塗膜の盛り上がりを低減させ、かつポリシラザン塗膜中の溶剤を可能な限り乾燥させるために、前記メインスピン回転速度に対して５００ｒｐｍ以上速い回転速度で、例えば回転速度１０００〜５０００ｒｐｍで５〜３００秒、回転させる（ファイナルスピン）。
これらの塗布条件は、用いる基板の大きさや、目的とする半導体素子の性能などに応じて、適宜調整される。
（Ｃ）硬化工程
ポリシラザン組成物を塗布した後、必要に応じてプリベーク工程（詳細後述）に付した後、ポリシラザン塗膜をシリカ質膜に転化させて硬化させるために、基板全体を加熱する。通常は、基板全体を硬化炉などに投入して加熱するのが一般的である。
硬化は、硬化炉やホットプレートを用いて、水蒸気を含んだ、不活性ガスまたは酸素雰囲気下で行うことが好ましい。水蒸気は、ポリシラザンをシリカ質膜（すなわち二酸化ケイ素）に十分に転化させるのに重要であり、好ましくは３０％以上、より好ましくは５０％以上、最も好ましくは７０％以上とする。特に水蒸気濃度が８０％以上であると、ポリシラザンのシリカ質膜への転化が進行しやすくなり、ボイドなどの欠陥が発生が少なくなり、シリカ質膜の特性が改良されるので好ましい。雰囲気ガスとして不活性ガスを用いる場合には、窒素、アルゴン、またはヘリウムなどを用いる。
硬化させるための温度条件は、用いるポリシラザン化合物の種類や、工程の組み合わせ方（詳細後述）によって変化する。しかしながら、温度が高いほうがポリシラザン化合物がシリカ質膜に転化される速度が速くなる傾向にあり、また、温度が低いほうがシリコン基板の酸化または結晶構造の変化によるデバイス特性への悪影響が小さくなる傾向がある。このような観点から、本発明による方法では、加熱は４００℃〜１，２００℃、好ましくは５００℃〜１，０００℃、の一段階で行う。本発明においては、水素を放出することができる絶縁膜の存在によって、比較的低温の熱処理によって十分な硬化が可能であり、デバイス特性への影響の観点からはより低い温度による硬化が好ましい。ここで、このとき、目標温度までの昇温時間は一般に１〜１００℃／分であり、目標温度に到達してからの硬化時間は一般に１分〜１０時間、好ましくは１５分〜３時間、である。必要に応じて硬化温度または硬化雰囲気の組成を段階的に変化させることもできる。本発明においては、水素を放出することができる絶縁膜の存在によって、比較的低温の熱処理によって十分な硬化が可能であり、デバイス特性への影響の観点からはより低い温度による硬化が好ましい。
この加熱により、ポリシラザン化合物が二酸化ケイ素に転化してシリカ質膜となる。本発明による方法においては、水素を含有する絶縁膜から水素がポリシラザン塗膜へ移動することがわかっている。ポリシラザン塗膜に水素が移動することにより、ポリシラザン化合物が二酸化ケイ素に転化する反応が均一になるものと推定される。したがって、水素含有率がゼロまたは低い絶縁膜を用いても本発明の効果を得ることはできない。
本発明によるトレンチ・アイソレーション構造の形成方法は、前記した（Ａ）〜（Ｃ）の各工程を必須とするものであるが、必要に応じて、さらなる工程を組み合わせることもできる。これらの組み合わせることのできる工程について説明すると以下の通りである。
（ａ）プリベーク工程
ポリシラザン溶液が塗布された基板を、硬化工程に先立っては、プリベーク処理をすることができる。この工程では、ポリシラザン塗膜中に含まれる溶媒の完全除去と、ポリシラザン塗膜の予備硬化を目的とするものである。特にポリシラザンを用いる本発明のトレンチ・アイソレーション構造の形成方法においては、プリベーク処理をすることにより、シリカ質膜の緻密性が向上するので、プリベーク工程を組み合わせることが好ましい。
従来のプリベーク工程では、実質的に一定温度で加熱する方法がとられていたが、そのような方法では、硬化の際に塗膜が収縮し、トレンチ・アイソレーション溝部がへこみになったり、溝内部にボイドが生じたりした。
本発明の方法においてプリベーク処理をする場合には、プリベーク工程における温度を制御し、経時で上昇させながらプリベークを行うことが好ましい。このとき、プリベーク工程における温度は通常５０℃〜４００℃、好ましくは１００〜３００℃、の範囲内である。プリベーク工程の所要時間は一般に１０秒〜３０分、好ましくは３０秒〜１０分、である。
プリベーク工程における温度を経時で上昇させるには、基板が置かれている雰囲気の温度を段階的に上昇させる方法、あるいは温度を単調増加的に上昇させる方法が挙げられる。ここで、プリベーク工程における最高プリベーク温度は、被膜からの溶媒を除去するという観点から、ポリシラザン溶液に用いる溶媒の沸点よりも高い温度に設定するのが一般的である。
プリベーク工程における温度を段階的に上げる方法では、例えば温度Ｔ１で数分、さらにＴ１よりも高い温度Ｔ２で数分、というように、基板の温度を特定の一定温度で一定時間保持し、さらにそれよりも高い一定温度で一定時間保持することを繰り返す。各段階の温度差は一般に３０〜１５０℃であり、一定に保持する時間は、各温度において一般に１０秒〜３分である。このような条件でプリベークを行うことにより、本発明の効果が顕著に発現する。
例えば、２段階の温度でプリベークする場合、一段目のプリベーク温度は二段目のプリベーク温度（最高プリベーク温度）をＡ（℃）とした場合に、（１／４）Ａ〜（３／４）Ａ（℃）の範囲であることが好ましい。
また、例えば３段階の温度でプリベークする場合、三段目のプリベーク温度（最高プリベーク温度）をＡ（℃）とした場合に、一段目のプリベーク温度は（１／４）Ａ〜（５／８）Ａ（℃）の範囲であることが好ましく、二段目のプリベーク温度は（５／８）Ａ〜（７／８）Ａ（℃）の範囲であることが好ましい。
例えば、ポリシラザン溶液に、キシレンなどの沸点が１５０℃程度の溶媒を用い、最高プリベーク温度として２００℃を選択した場合、（ａ）２段階の温度でプリベークする場合、１段目のプリベーク温度は５０〜１５０℃の範囲であることが好ましく、（ｂ）３段階の温度でプリベークする場合、１段目のプリベーク温度は５０〜１２５℃、２段目のプリベーク温度は１２５〜１７５℃の範囲であることが好ましい。
すなわち、段階的に昇温させる方法においても、プリベーク工程全体として見た場合に、穏やかな温度上昇で目標とする温度に到達するように、その複数の段階の温度設定を行うのである。
また、温度を単調増加的に上昇させる方法では、温度がそれよりも前の時点に対して温度が０℃以上上昇していることが必須である。このとき、それよりも前のいずれかの時点に対して、温度差が０であってもよいが負になってはいけない。言い換えれば、時間に対してプリベーク温度をプロットしたとき、その温度曲線の勾配が負にならないことが必須である。ここで、昇温速度が一般に０〜５００℃／分、好ましくは１０〜３００℃／分、の範囲内になるように基板温度を上昇させる。昇温速度は、速いほど工程時間の短縮に結びつくが、溝構造内部にある溶媒の除去およびポリシラザンの重合を十分にするという観点から遅い昇温速度が好ましい。
ここで、本発明において「プリベーク工程における温度が経時で上昇するように制御される」とは、例えば低温の基板を高温の条件下に移し、基板の温度を急激に上昇させて雰囲気温度と同じにした後、その温度に維持したまま基板をプリベークする場合を含まない。この場合、基板の温度は経時で上昇しているが、その温度上昇は制御されておらず、そのような場合には本発明の効果は得られないことが多い。
このようなプリベーク工程における温度制御は、プリベーク工程における塗膜の急激な温度上昇を防ぎ、通常行われている一段加熱によるプリベークよりも穏やかな速度で温度上昇させることを目的としている。本発明による方法によって、例えば溝内部のボイドが減少する理由は明確ではないが、基板が急激に温度上昇すると、トレンチ・アイソレーション溝の内部から溶媒が完全に除去する前に表面が過度に硬化してしまい、溶媒蒸気が溝内部に残ってしまうことが理由と推測される。本発明は、プリベーク工程における温度を制御することによって、そのような問題を解決しているのである。
なお、本発明による方法においてプリベーク工程を組み合わせる場合には、プリベークにより高温となった基板を、温度が下がる前に、好ましくは５０℃以上、プリベーク時の最高温度以下の温度の基板を硬化工程に付すことが好ましい。温度が下がる前の基板を硬化工程に付すことで、再度温度を上昇させるエネルギーと時間とを節約することができる。
（ｂ）研磨工程
硬化させた後、硬化した二酸化シリコン膜の不要な部分は除去することが好ましい。そのために、まず研磨工程により、基板表面にあるポリシラザン塗膜を研磨により除去する。この工程が研磨工程である。この研磨工程は、硬化処理の後に行うほか、プリベーク工程を組み合わせる場合には、プリベーク直後に行うこともできる。
研磨は化学的機械的研磨（Chemical Mechanical Polishing、以下ＣＭＰという）により行う。このＣＭＰによる研磨は、一般的な研磨剤および研磨装置により行うことができる。具体的には、研磨剤としてはシリカ、アルミナ、またはセリアなどの研磨材と、必要に応じてその他の添加剤とを分散させた水溶液などを用いることができる、研磨装置としては、市販の一般的なＣＭＰ装置を用いることができる。
（ｃ）エッチング工程
前記の研磨工程において、基板表面の、ポリシラザンに由来するシリカ質膜はほとんど除去されるが、残存しているシリカ質膜を除去するために、さらにエッチング処理を行うことが好ましい。エッチング処理はエッチング液を用いるのが一般的であり、エッチング液としては、シリカ質膜を除去できるものであれば特に限定されないが、通常はフッ化アンモニウムを含有するフッ酸水溶液を用いる。この水溶液のフッ化アンモニウム濃度は５％以上であることが好ましく、３０％以上であることがより好ましい。
従来の方法により形成されたトレンチ・アイソレーション構造では、溝の内部と外部とでシリカ質膜の膜質が異なることがあった。このため、これらの研磨またはエッチングにより基板を処理した際に、溝部で凹みが生じたりして、最終的な製品の品質が悪化することがあった。ところが本発明の方法によるトレンチ・アイソレーション構造では、膜質が均一であるために所望の性能を有する製品を製造することが可能である。
シリカ質膜付き基材
本発明によるシリカ質膜付き基材は、前記したトレンチ・アイソレーション構造の形成方法を例に説明したシリカ質膜の製造法により製造されたものである。このようなシリカ質膜付き基板は、シリカ質膜の膜質がいたるところで均一であるため、機械的な強度も均一であり、またエッチングや研磨などの加工を行った際にも均一性および平坦性が保たれ、優れた最終製品を得ることができる。
実施例１
以下、本発明をＳＴＩ（シャロートレンチアイソレーション）構造の素子分離溝の埋込み技術を想定した実施例について、図１を参照しながら説明する。
まず、図１に示すような構成の評価用の溝付きサンプルを用意した。この溝付きサンプルは、シリコン基板１の上面に窒化ケイ素（ＳｉＮ）膜２を例えば１５０ｎｍ堆積した後、リソグラフィー技術及びドライエッチング技術を用いて溝（図には、５個の溝を図示）を形成した構成のものである。この場合、５個の溝の幅は全て例えば８０ｎｍから４００ｎｍ、深さは全て例えば４５０ｎｍ（シリコン基板部分の深さは３００ｎｍ）である。
そして、このような構成の溝付きサンプルの上に、ＴＥＯＳをシリコンソースとして用いたプラズマ化学気相成長法（プラズマＴＥＯＳ）技術を用いて二酸化ケイ素膜３を２０ｎｍ堆積させた。
上記プラズマＴＥＯＳ技術を用いて二酸化ケイ素膜３を形成する際の成膜条件は、次の通りである。即ち、ＴＥＯＳ／Ｏ２ガス流量およびソースパワー／パイアスパワーの条件を、ＴＥＯＳ／Ｏ２＝５５／１１０ｓｃｃｍ、ＳＲＦ／ＢＲＦ＝４４００／２６００Ｗ、基板温度を３５０℃とした。
なお、ＳＩＭＳ分析およびＴＤＳ測定によって、上記プラズマＴＥＯＳ膜は膜中に過剰な水素を含むことが確認された。具体的には、ＳＩＭＳ分析によれば膜中におよそ２×１０２１ａｔｍｓ／ｃｍ３の水素を含み、ＴＤＳ分析によれば真空中３５０℃近傍で膜から水素が放出され、この膜が水素を含有していることが確認された。
次にボリシラザン溶液を調製した。内容積２リットルの四つ口フラスコにガス吹き込み管、メカニカルスターラー、ジュワーコンデンサーを装着した。反応器内部を乾燥窒素で置換した後、四つ口フラスコに乾燥ピリジンを１５００ｍｌ入れ、これをオイルバスにて２０℃に保温した。次にジクロロシラン１００ｇを加えると白色固体状のアダクト（ＳｉＨ２Ｃｌ２・２Ｃ５Ｈ５Ｎ）が生成した。反応混合物を氷冷し、撹拌しながらゆっくりとアンモニア７０ｇを吹き込んだ。引き続き乾燥窒素を液相に３０分間吹き込み、余剰のアンモニアを除去した。得られた生成物をブッフナーロートを用いて乾燥窒素雰囲気下で減圧濾過し、濾液１２００ｍｌを得た。エバポレーターを用いてピリジンを留去したところ、４５ｇのペルヒドロポリシラザンを得た。
このペルヒドロボリシラザンをモレキュラーシーブで十分に乾燥させたジブチルエーテルに溶解させて、濃度２０％の溶液を調製し、濾過精度５０ｎｍのＰＴＦＥ製フィルターにて濾過してポリシラザン溶液を得た。
このようにして得たポリシラザン溶液をスピンコートにより塗布してボリシラザン塗布膜４を形成した。スピンコート条件は、メインスピン２０００ｒｐｍ／３０秒間とした。
次いで、形成されたポリシラザン塗膜４に水蒸気を含む酸化雰囲気において熱処理を施した。具体的には、まず、４００℃のＨ２Ｏ雰囲気（Ｈ２Ｏ濃度５０％、キャリアーガスは酸素）で３０分間加熱処理した後、７００℃のＮ２雰囲気で３０分間加熱処理を行った。なお、この熱処理は、光洋サーモシステム社製の酸化炉ＶＦ−１０００を用いて行った。
これにより、図１に示すような構成のサンプルが形成された。
実施例２
実施例１と同様の構成のサンプルにおいて、図１に示されるプラズマＴＥＯＳ膜の代わりにプラズマ化学気相成長法（ＰＥ−ＣＶＤ）による窒化ケイ素膜を２０ｎｍ堆積させた。
上記ＰＥ−ＣＶＤ技術を用いて窒化膜ケイ素膜３を形成する際の成膜条件は、次の通りである。即ち、ＳｉＨ４／ＮＨ３ガス流量およびソースバワー／バイアスバワーの条件を、ＳｉＨ４／ＮＨ３＝５５／１１０ｓｃｃｍ、ＳＲＦ／ＢＲＦ＝４４００／２６００Ｗ、基板温度を４００℃とした。
なお、ＳＩＭＳ分析およびＴＤＳ測定によって、上記プラズマＰＥ−ＣＶＤ膜は膜中に過剰な水素を含むことが確認された。具体的には、ＳＩＭＳ分析によれば膜中におよそ１×１０２１ａｌｏｍｓ／ｃｍ３の水素を含み、ＴＤＳ分析によれば真空中３５０℃近傍で膜から水素が放出され、水素を含有していることが確認できた。
ボリシラザン溶液の製膜および熱処理は実施例１と同一条件にて行った。
比較例１
実施例１と同様の構成のサンプルにおいて、図１に示されるプラズマＴＥＯＳ膜の代わりに低圧ＣＶＤ法により形成した窒化ケイ素膜（ＬＰ−ＣＶＤ窒化ケイ素膜）を２０ｎｍ堆積させた。
上記ＬＰ−ＣＶＤ技術を用いて窒化ケイ素膜３（絶縁膜）を形成する際の成膜条件は、次の通りである。即ち、ＳｉＨ４／ＮＨ３ガス流量の条件を、ＳｉＨ４／ＮＨ３＝５５／１１０ｓｃｃｍ、基板温度を７００℃とした。
上記ＬＰ−ＣＶＤシリコン窒化膜は水素含有量の少ない良質な窒化ケイ素膜であり、このことはベタ膜のＳＩＭＳ分析ならびにＴＤＳ分析によって確認された。即ち、ＳＩＭＳ分析によれば膜中に含まれる水素はおよそ１×１０２０ａｔｍｓ／ｃｍ３であり、ＴＤＳ分析によれば真空中７００℃までの条件下でも、吸着水分が放出されることを除き特にガスの放出は認められず、放出され得る水素を含んでいなかった。
ポリシラザン溶液の製膜および加熱処理は実施例１と同一条件にて行った。
比較例２
実施例１と同様にプラズマＴＥＯＳ技術を用いて二酸化ケイ素膜３を２０ｎｍ堆積させた後、ここまでの構成のサンプルを一度、窒素雰囲気中７００℃でアニーリングした。上記アニーリングを行った後のプラズマＴＥＯＳ膜は水素含有量の少ない膜であり、このことはベタ膜のＳＩＭＳ分析ならびにＴＤＳ分析によって確認された。即ち、ＳＩＭＳ分析によれば膜中におよそ８×１０２０ａｔｍｓ／ｃｍ３の水素を含み、ＴＤＳ分析によれば真空中７００℃までの条件下でも、吸着水分が放出されることを除き特にガスの放出は認められず、放出され得る水素を含んでいなかった。
アニーリング処理によってプラズマＴＥＯＳの成膜時に多量に含まれていた水素が放出されたと考えられる。ポリシラザン溶液の製膜および熱処理は実施例１と同一条件にて行った。
この後、上記４つのサンプルの屈折率を測定したところ、それぞれの値は、以下の通りであった。
実施例１ １．４４７
実施例２ １．４４８
比較例１ １．４４５
参考例１ １．４４４
この結果により、全てのサンプルのポリシラザン塗膜４は二酸化ケイ素膜になっていることが確認された。
実施例３
実施例１と同様の構成のサンプルにおいて、実施例１に示されるプラズマＴＥＯＳ膜の代わりにＳｉＨ４およびＯ２をソースとしたプラズマ化学気相成長法による二酸化ケイ素膜を２０ｎｍ堆積させた。
上記二酸化ケイ素膜３を形成する際の成膜条件は、次の通りである。即ち、ＳｉＨ４／Ｏ２ガス流量およびソースバワー／バイアスバワーの条件を、ＳｉＨ４／Ｏ２＝５０／１００ｓｃｃｍ、ＳＲＦ／ＢＲＦ＝４５００／３０００Ｗ、基板温度を２５０℃とした。
なお、ＳＩＭＳ分析およびＴＤＳ測定によって、上記二酸化ケイ素膜は膜中に過剰な水素を含むことが確認された。具体的には、ＳＩＭＳ分析によれば膜中におよそ１．５×１０２１ａｔｍｓ／ｃｍ３の水素を含むことが確認できた。
ボリシラザン溶液の製膜および熱処理は実施例１と同一条件にて行った。
実施例４
実施例１と同様の構成のサンプルにおいて、図１に示されるプラズマＴＥＯＳ膜の代わりにＳｉＨ４およびＯ２をソースとした低圧化学気相成長法による二酸化ケイ素膜を２０ｎｍ堆積させた。
上記二酸化ケイ素膜３を形成する際の成膜条件は、次の通りである。即ち、ＳｉＨ４／Ｏ２ガス流量の条件を、ＳｉＨ４／Ｏ２＝５０／１００ｓｃｃｍ、基板温度を７００℃、圧力を１Ｔｏｒｒとした。
なお、ＳＩＭＳ分析およびＴＤＳ測定によって、上記二酸化ケイ素膜は膜中に過剰な水素を含むことが確認された。具体的には、ＳＩＭＳ分析によれば膜中におよそ１．１×１０２１ａｔｍｓ／ｃｍ３の水素を含むことが確認できた。
ボリシラザン溶液の製膜および熱処理は実施例１と同一条件にて行った。
実施例５
実施例１と同様の構成のサンプルにおいて、実施例１に示されるプラズマＴＥＯＳ膜の代わりにＴＥＯＳおよびＯ２をソースとした低圧化学気相成長法による二酸化ケイ素膜を２０ｎｍ堆積させた。
上記二酸化ケイ素膜３を形成する際の成膜条件は、次の通りである。即ち、ＴＥＯＳ／Ｏ２ガス流量の条件を、ＴＥＯＳ／Ｏ２＝５０／１００ｓｃｃｍ、基板温度を７００℃、圧力を１Ｔｏｒｒとした。
なお、ＳＩＭＳ分析およびＴＤＳ測定によって、上記二酸化ケイ素膜は膜中に過剰な水素を含むことが確認された。具体的には、ＳＩＭＳ分析によれば膜中におよそ１．２×１０２１ａｔｍｓ／ｃｍ３の水素を含むことが確認できた。
ボリシラザン溶液の製膜および熱処理は実施例１と同一条件にて行った。
実施例６
実施例１と同様の構成のサンプルにおいて、実施例１に示されるプラズマＴＥＯＳ膜の代わりにＳｉＨ４およびＮ２Ｏをソースとしたラピッドサーマル蒸着法による二酸化ケイ素膜を２０ｎｍ堆積させた。
上記二酸化ケイ素膜３を形成する際の成膜条件は、次の通りである。即ち、ＳｉＨ４／Ｎ２Ｏガス流量の条件を、ＳｉＨ４／Ｎ２Ｏ＝１０／２５０ｓｃｃｍ、基板温度を８００℃とした。
なお、ＳＩＭＳ分析およびＴＤＳ測定によって、上記二酸化ケイ素膜は膜中に過剰な水素を含むことが確認された。具体的には、ＳＩＭＳ分析によれば膜中におよそ１．２×１０２１ａｔｍｓ／ｃｍ３の水素を含むことが確認できた。
ボリシラザン溶液の製膜および熱処理は実施例１と同一条件にて行った。
（トレンチ深部の膜質測定）
まず、溝の長手方向に対して垂直な方向で基板を切断し、断面の溝部分を日立製作所製モデルＳ−４６００のＳＥＭにて倍率１００，０００倍で断面に垂直な方向から観察し、図２（エッチング前）に示す絶縁膜を含む溝付き基板５からシリカ質膜６表面までの長さ（ａ）を測定する。
次に、溝の長手方向に対して垂直な方向で基板を切断した基板を０．５重量％のフッ化水素酸と５重量％のフッ化アンモニウムを含有する水溶液に２０℃で１分間浸漬し、純水でよく洗浄して乾燥する。そして、断面の溝部分を上記ＳＥＭにて倍率１００，０００倍で、まず断面に垂直な方向から観察し、図３（エッチング後１）に示す長さ（ｂ）、すなわち絶縁膜を含む溝付き基板５からシリカ質膜６表面までの厚みを測定する。
続いて、同様に断面の溝部分を上記ＳＥＭにて倍率２００，０００倍で、断面に垂直な方向から仰角３０度上方から溝最深部を観察して写真を撮影し、写真上の長さから三角法にてエッチング長さ（ｃ）を算出する。図４（エッチング後２）を参照のこと。
なお、溝最深部のエッチング長さ（ｃ）は溝の幅（アスペクト比）によって異なるので、４種類の幅の溝（８０、１００、２００、および４００ｎｍ）各々について測定を行った。
微細溝内部のエッチングレート（Ａ）および溝外部のエッチングレート（Ｂ）をそれぞれ得られた（ａ）、（ｂ）、および（ｃ）を用いて以下の方法によって計算して求めた。
（Ａ）＝（ｃ）
（Ｂ）＝（ａ）−（ｂ）
また、エッチング後の界面状態は溝内部、図４（エッチング後２）に示す斜線部分、のＳＥＭ写真にて平滑か否かを評価した。なお、エッチングの界面状熊は溝の幅（アスペクト比）によって異なるので、４種類の幅の溝（８０、１００、２００、および４００ｎｍ）各々について評価を行った。
以上の方法によって測定した結果は表１に示す通りであった。
更に、実施例１、２ならびに比較例１、２のサンプルにおいて、ポリシラザン製膜、熱処理後に再びＳＩＭＳ分析により深さ方向の元素プロファイルを確認した結果、実施例１、２において（水素を過剰に含む）絶縁膜３からポリシラザン塗膜４に水素の移動が生じたことが確認された。（例えば、実施例１のサンプルでは２×１０２１ａｔｍｓ／ｃｍ３から６×１０２０ａｔｍｓ／ｃｍ３に変化した）。逆にポリシラザン塗膜４から（水素を過剰に含む）絶縁膜３に窒素の移動が生じたことが確認された（例えば１×１０１８ａｔｍｓ／ｃｍ３から１×１０２０ａｔｍｓ／ｃｍ３に変化した）。
一方、比較例１および２においては水素、窒素のいずれの移動も認められず、エッチング特性の深さ方向の分布も大きいことから、ポリシラザンの熱処理時におけるＰ−ＴＥＯＳまたはＰＥ−ＣＶＤ窒化ケイ素膜からの過剰な水素の放出と移動、および／またはポリシラザンからＰ−ＴＥＯＳまたはＰＥ−ＣＶＤ窒化ケイ素膜への窒素の放出と移動がポリシラザン塗膜４を均質な酸化膜に転化させるのに有効であると考えられる。
Figure 0004982659

Claims (8)

  1. 凹凸を有するシリコン基板の表面上に、二次イオン質量分析により測定される水素含有量が９×１０２０ａｔｍｓ／ｃｍ３以上である絶縁膜を形成させる絶縁膜形成工程、
    前記絶縁膜が形成された後、前記基板にポリシラザン化合物を含んでなる組成物を塗布する塗布工程、および
    塗布済み基板を加熱処理してポリシラザン化合物を二酸化シリコン膜に転化させる硬化工程
    を含んでなることを特徴とする、シリカ質膜の製造法。
  2. 絶縁膜がテトラエトキシシランを用いたプラズマ化学気相成長法により形成される二酸化ケイ素膜である、請求項１に記載のシリカ質膜の製造法。
  3. 絶縁膜がプラズマ化学気相成長法により形成される窒化ケイ素膜である、請求項１に記載のシリカ質膜の製造法。
  4. 加熱処理を水蒸気濃度１％以上の不活性ガスまたは酸素雰囲気下で行う、請求項１〜３のいずれか１項に記載のシリカ質膜の製造法。
  5. 加熱処理における加熱温度が４００℃以上１，２００℃以下である、請求項１〜４のいずれか１項に記載のシリカ質膜の製造法。
  6. 絶縁膜の厚さが、１〜１００ｎｍである、請求項１〜５のいずれか１項に記載のシリカ質膜の製造法。
  7. 凹凸を有するシリコン基板がトレンチ・アイソレーション構造形成用の溝付き基板であり、請求項１〜６に記載の方法により前記溝を埋封する、トレンチ・アイソレーション構造の形成法。
  8. 請求項７に記載の方法により形成されたトレンチ・アイソレーション構造を有することを特徴とする基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102021571B1 (ko) * 2018-05-14 2019-09-16 재단법인대구경북과학기술원 산소 제거를 위한 전처리를 수행한 유연 기판을 포함하는 유연 박막 태양전지 및 이의 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5058733B2 (ja) * 2007-09-12 2012-10-24 ＡｚエレクトロニックマテリアルズＩｐ株式会社 ケイ素含有微細パターン形成用組成物を用いた微細パターン形成方法
JP2012142528A (ja) * 2011-01-06 2012-07-26 Elpida Memory Inc 半導体装置の製造方法
US8445078B2 (en) * 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
JP2012137778A (ja) * 2012-03-19 2012-07-19 Az Electronic Materials Ip Ltd ケイ素含有微細パターン形成用組成物
KR101361454B1 (ko) * 2012-08-23 2014-02-21 이근수 반도체 소자의 실리콘 산화막 형성 방법
US9613849B2 (en) * 2012-11-22 2017-04-04 Shin-Etsu Chemical Co., Ltd. Composite substrate manufacturing method, and composite substrate
CN103531522B (zh) * 2013-10-30 2016-08-17 上海华力微电子有限公司 浅沟槽隔离结构制备方法
KR101825546B1 (ko) 2014-05-26 2018-02-05 제일모직 주식회사 실리카계 막 형성용 조성물, 및 실리카계 막의 제조방법
CN104451611B (zh) * 2014-12-12 2017-11-03 广东生益科技股份有限公司 一种具有二氧化硅膜层的离型膜及其制备方法
CN104393119A (zh) * 2014-12-12 2015-03-04 广东生益科技股份有限公司 一种在太阳能光伏背板表面设置二氧化硅涂层的方法
JP2016219550A (ja) 2015-05-18 2016-12-22 キヤノン株式会社 撮像装置、撮像システムおよび撮像装置の製造方法
JP6671864B2 (ja) 2015-05-18 2020-03-25 キヤノン株式会社 撮像装置の製造方法および撮像装置
EP3113224B1 (en) 2015-06-12 2020-07-08 Canon Kabushiki Kaisha Imaging apparatus, method of manufacturing the same, and camera
KR102066271B1 (ko) * 2017-04-18 2020-01-14 단국대학교 천안캠퍼스 산학협력단 정전척 실링방법
KR102255103B1 (ko) * 2017-12-26 2021-05-21 삼성에스디아이 주식회사 실리카 막 제조방법, 실리카 막 및 전자소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079382A (ja) * 1996-09-05 1998-03-24 Hitachi Ltd Ｓｉ−Ｆ結合を有するＳｉＯ２膜の成膜方法および半導体装置
JPH1187332A (ja) * 1997-09-02 1999-03-30 Nec Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3696939B2 (ja) * 1995-08-11 2005-09-21 東京応化工業株式会社 シリカ系被膜の形成方法
JP2001168092A (ja) 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
JP4594648B2 (ja) * 2004-05-26 2010-12-08 株式会社東芝 半導体装置およびその製造方法
US7521378B2 (en) * 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
JP4607613B2 (ja) * 2005-02-09 2011-01-05 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079382A (ja) * 1996-09-05 1998-03-24 Hitachi Ltd Ｓｉ−Ｆ結合を有するＳｉＯ２膜の成膜方法および半導体装置
JPH1187332A (ja) * 1997-09-02 1999-03-30 Nec Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102021571B1 (ko) * 2018-05-14 2019-09-16 재단법인대구경북과학기술원 산소 제거를 위한 전처리를 수행한 유연 기판을 포함하는 유연 박막 태양전지 및 이의 제조방법

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