KR100914395B1 - 폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법 - Google Patents

폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법

Info

Publication number
KR100914395B1
KR100914395B1 KR1020080109287A KR20080109287A KR100914395B1 KR 100914395 B1 KR100914395 B1 KR 100914395B1 KR 1020080109287 A KR1020080109287 A KR 1020080109287A KR 20080109287 A KR20080109287 A KR 20080109287A KR 100914395 B1 KR100914395 B1 KR 100914395B1
Authority
KR
South Korea
Prior art keywords
polysilazane
semiconductor device
manufacturing
real number
composition
Prior art date
Application number
KR1020080109287A
Other languages
English (en)
Inventor
박주현
장용
Original Assignee
금호석유화학 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금호석유화학 주식회사 filed Critical 금호석유화학 주식회사
Priority to KR1020080109287A priority Critical patent/KR100914395B1/ko
Priority to JP2009034674A priority patent/JP2010111842A/ja
Priority to US12/415,309 priority patent/US7989257B2/en
Priority to TW098112659A priority patent/TW201018702A/zh
Application granted granted Critical
Publication of KR100914395B1 publication Critical patent/KR100914395B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G77/00—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule
    • C08G77/60—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule in which all the silicon atoms are connected by linkages other than oxygen atoms
    • C08G77/62—Nitrogen atoms
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L83/00—Compositions of macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon only; Compositions of derivatives of such polymers
    • C08L83/16—Compositions of macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon only; Compositions of derivatives of such polymers in which all the silicon atoms are connected by linkages other than oxygen atoms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H01L21/02222—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen the compound being a silazane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3125—Layers comprising organo-silicon compounds layers comprising silazane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Medicinal Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Polymers & Plastics (AREA)
  • Formation Of Insulating Films (AREA)
  • Silicon Polymers (AREA)
  • Element Separation (AREA)
  • Compositions Of Macromolecular Compounds (AREA)

Abstract

폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법이 개시된다. 폴리실라잔은 반응용매 내에 반응물로서 첨가된 디클로로실란, 트리클로로실란 및 암모니아를 촉매 존재하에서 반응시킴으로써 합성할 수 있으며, 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이다.

Description

폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법 {POLYSILAZANE, METHOD OF SYNTHESIZING POLYSILAZANE, COMPOSITION FOR MANUFACTURING SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE USING THE COMPOSITION}
본 발명은 폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 실리콘 웨이퍼에 적층된 패턴, 예를 들어, 트랜지스터 소자, 비트선, 커패시터 및 금속 배선 등으로 이루어진다. 상기 패턴들은 도전성을 가지므로, 상기 패턴들 사이에 절연막이 형성된다. 상기 절연막을 형성하는 공정은 트랜지스터 소자 및 비트선간, 비트선 및 커패시터간, 커패시터 및 금속 배선간 등을 절연하는 PMD(Premetal Dielectric) 공정, 금속 배선간을 절연하는 ILD(Interlayer Dielectric) 공정 및 트렌치(trench)라는 홈을 매립하는 STI(Shallow Trench Isolation) 공정을 포함한다. 이하에서는, STI 공정을 예로 들어 설명한다.
반도체 소자가 고직접화되어 패턴들 간격이 좁아짐에 따라 트렌치 폭도 계속해서 좁아지고 있다. 최근, 디자인 룰에 따르면 트렌치 폭이 60nm 이하인 것을 요구하고 있다. 이 경우, 이전에 발생하지 않던 반도체 소자 제조 공정상의 문제가 발생하고 있다. 일 예로, 디자인 룰이 60nm 이상인 반도체 소자 제조 공정에서는 CVD(Chemical Vapor Deposition) 방법을 사용하여 트렌치 내부에 실리콘산화막을 형성하였다. 그러나, 디자인 룰이 60nm 이하인 반도체 소자 제조 공정에서는, 트렌치 내부에 실리콘산화막을 형성하기 위해 CVD 방법을 사용할 경우, 트렌치 내부에 기공이 형성되는 문제점이 있다.
이를 방지하기 위해, 최근 스핀 코팅 가능한 반도체 소자 제조용 조성물을 이용해 실리콘산화막을 형성하는 기술이 개발되고 있다. 상기 반도체 소자 제조용 조성물로 가장 각광을 받는 것은 폴리실라잔을 포함하는 조성물이며, 그에 대한 연구가 현재 활발하게 진행되고 있다. 상기 반도체 소자 제조용 조성물에 포함된 폴리실라잔의 대부분은 반응용매 내에서 암모니아와 디클로로실란을 반응시켜 얻는다. 그러나, 상기 반응을 통해 얻어진 폴리실라잔은 그 분자량이 너무 작거나 또는 그 수득률이 낮다는 단점이 있다. 상기 폴리실라잔의 분자량이 너무 작을 경우, 상기 폴리실라잔을 포함하는 반도체 소자 제조용 조성물을 이용한 스핀 코팅 과정에서 막두께가 너무 얇게 형성되거나 또는 가열 과정에서 막손실이 많다는 문제점이 있다.
따라서, 분자량이 보다 큰 폴리실라잔을 포함하는 반도체 소자 제조용 조성물이 필요하다. 그러나, 상기 폴리실라잔의 분자량이 너무 큰 경우에는 폴리실라잔이 트렌치에 충진되는 충진력이 떨어져 트렌치 내부에 기공이 생성되는 문제점이 발생할 수 있다.
본 발명은 고분자량을 가지면서도 홈 충진력이 우수한 폴리실라잔 및 그 합성 방법, 그 폴리실라잔을 포함하는 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법을 제공한다.
본 발명은 도포 균일성이 우수한 폴리실라잔 및 그 합성 방법, 그 폴리실라잔을 포함하는 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법을 제공한다.
본 발명은 가열시 수축율을 최소화할 수 있는 폴리실라잔 및 그 합성 방법, 그 폴리실라잔을 포함하는 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법을 제공한다.
본 발명은 식각 내성이 우수한 폴리실라잔 및 그 합성 방법, 그 폴리실라잔을 포함하는 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법을 제공한다.
본 발명의 일 측면에 따른 폴리실라잔은 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 하기 화학식 1로 표시된다.
(상기 화학식 1에서, l은 0.01 내지 0.2의 실수이고, m은 0.6 내지 0.99의 실수이고, n은 0 내지 0.20의 실수이다. 상기 화학식 1에서 폴리실라잔은 사슬형, 고리형 및 사슬형과 고리형의 혼합형 중에서 어는 하나를 표시한다.)
한편, 본 발명의 일 측면에 따른 폴리실라잔은 반응용매 내에 반응물로서 첨가된 디클로로실란, 트리클로로실란 및 암모니아를 촉매 존재하에서 반응시켜 합성하며, 이때 상기 합성된 폴리실라잔은 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 상기 화학식 1로 표시된다.
한편, 본 발명의 일 측면에 따른 반도체 소자 제조용 조성물은 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 상기 화학식 1로 표시되는 폴리실라잔 5 내지 30중량%; 및 유기용매 70 내지 95중량%를 포함한다.
한편, 본 발명의 일 측면에 따른 반도체 소자의 제조 방법은 적어도 하나의 홈이 형성된 기판을 준비하는 단계; 상기 홈이 매립되도록 상기 기판 상에 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 상기 화학식 1로 표시되는 폴리실라잔 5 내지 30중량%, 및 유기용매 70 내지 95중량%를 포함하는 반소체 소자 제조용 조성물을 도포하는 단계; 상기 반도체 소자 제조용 조성물이 도포된 기판을 가열하여 상기 유기용매의 일부 또는 전부가 제거된 폴리실라잔막을 형성하는 단계; 및 상기 폴리실라잔막이 형성된 기판을 수증기 및 산소를 포함하는 분위기 또는 수증기 및 불활성 가스를 포함하는 분위기에서 가열하여 상기 폴리실라잔막을 실리콘산화막으로 전환시키는 단계를 포함한다.
본 발명에 따른 폴리실라잔은 고분자량을 가질 수 있다. 본 발명에 따른 반도체 소자 제조용 조성물을 이용하여 반도체 소자를 제조할 경우, 반도체 소자 제조용 조성물의 도포 균일성을 향상시킬 수 있다. 아울러, 본 발명에 따른 반도체 소자 제조용 조성물을 이용하여 반도체 소자를 제조할 경우, 상기 폴리실라잔 및 상기 폴리실라잔이 전환된 실리콘산화막의 홈 충진력이 우수할 뿐만 아니라, 수축율을 최소화할 수 있고, 습식 식각 내성을 향상시킬 수 있다.
도 1은 본 발명의 일 측면에 따른 반도체 소자의 제조 방법을 개략적으로 설명하기 위한 공정 단면도이다.
도 2는 합성예 1에 따라 제조된 폴리실라잔 A의 1H-NMR 사진이다.
이하, 본 발명의 일 측면에 따른 폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
본 발명의 일 측면에 따른 폴리실라잔은 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 하기 화학식 1로 표시된다.
[화학식 1]
(상기 화학식 1에서, l은 0.01 내지 0.2의 실수이고, m은 0.6 내지 0.99의 실수이고, n은 0 내지 0.20의 실수이다. 상기 화학식 1에서 폴리실라잔은 사슬형, 고리형 및 사슬형과 고리형의 혼합형 중에서 어느 하나를 표시한다.)
상기 폴리실라잔의 폴리스티렌 환산중량평균 분자량이 2000 미만이면, 상기 폴리실라잔을 포함하는 반도체 소자 제조용 조성물을 이용한 스핀 코팅 과정에서 막두께가 너무 얇게 형성되거나 또는 가열을 통해 상기 폴리실라잔을 실리콘산화막으로 전환할 경우 막손실이 크다는 문제점이 있다. 상기 폴리실라잔의 폴리스티렌 환산중량평균 분자량이 30000을 초과하면, 상기 폴리실라잔 및 상기 실리콘산화막이 반도체 소자의 홈에 충진되는 충진력이 떨어질 뿐만 아니라 반도체 소자 제조용 조성물의 점도가 너무 높아 스핀 코팅이 어렵다는 문제점이 있다.
상기 폴리실라잔을 상기 화학식 1처럼 약식으로 표시하였으나, 실질적으로, 상기 폴리실라잔은 매우 복잡한 구조, 즉, 매우 복잡한 분자내 또는 분자간 결합을 가질 수 있다. 또한, 상기 화학식 1로 표시되는 폴리실라잔은 그 합성 반응에 따라 일부 또는 전체가 사슬형으로 형성되거나, 또는 일부 또는 전체가 고리형으로 형성되거나, 또는 사슬형 및 고리형이 혼합되어 형성될 수 있다.
상기 화학식 1로 표시되는 폴리실라잔은 반응용매 내에 반응물로서 첨가된 디클로로실란, 트리클로로실란 및 암모니아를 촉매 존재하에서 반응시켜 합성할 수 있다. 여기서, 상기 반응물로서 하이드록실아민을 더 첨가할 수 있다. 이하에서는, 상기 폴리실라잔 합성 방법에 대해 구체적으로 설명한다.
상기 폴리실라잔을 합성하기 위해, 먼저, 반응용매 내에 디클로로실란, 트리클로로실란 및 촉매를 첨가하면 상기 디클로로실란 및 촉매의 착물이 형성됨과 아울러 트리클로로실란 및 촉매의 착물이 형성될 수 있다.
여기서, 상기 반응용매로는, 특별히 한정되지는 않으나, 예를 들어, 탄화수소류, 에테르류, 아미드류, 아민류, 에스테르류 및 술폭시드 등 중에서 단독으로 또는 2종 이상 조합하여 사용할 수 있다.
상기 탄화수소류의 반응용매로는 지방족 탄화수소, 지환식 탄화수소, 방향족 탄화수소 등을 단독으로 또는 2종 이상 조합하여 사용할 수 있다. 상기 지방족 탄화수소로는, 특별히 한정되지는 않으나, 예를 들어, 헵탄, 옥탄, 노넨, 데칸, 언데칸, 도데칸, 테트라데칸, 2,2-디메틸펜탄, 2,3-디메틸펜탄, 2,4-디메틸펜탄, 3,3-디메틸펜탄, 2,2,4-트리메틸펜탄, 2,3,4-트리메틸펜탄, 2-메틸헥산, 3-메틸헥산, 2,2-디메틸헥산, 2,4-디메틸헥산, 2,5-디메틸헥산, 3,4-디메틸헥산, 2-메틸헵탄, 4-메틸헵탄, 에틸사이크로헥산, 이소프로필사이크로헥산, 1,4-디메틸사이크로헥산, 1,2,4-트리메틸사이크로헥산 등을 단독으로 또는 2종 이상 조합하여 사용할 수 있다. 상기 지환식 탄화수소로는, 특별히 한정되지는 않으나, 예를 들어, 시클로헥사놀, 메틸시클로헥사놀 등을 단독으로 또는 2종 이상 조합하여 사용할 수 있다. 상기 방향족 탄화수소로는, 특별히 한정되지는 않으나, 예를 들어, 벤젠, 톨루엔, 크실렌, 에틸벤젠, 스티렌, 비닐톨루엔, 디비닐벤젠 등을 단독으로 또는 2종 이상 조합하여 사용할 수 있다.
상기 에테르류의 반응용매로는, 특별히 한정되지는 않으나, 예를 들어, 디옥산, 디부틸에테르, 에틸렌글리콜 디메틸에테르, 에틸렌글리콜 디에틸에테르 등을 단독으로 또는 2종 이상 조합하여 사용할 수 있다.
상기 아미드류의 반응용매로는, 특별히 한정되지는 않으나, 예를 들어, 디메틸 아세트아미드, 디메틸 포름아미드, N-메틸 피롤리돈 등을 단독으로 또는 2종 이상 조합하여 사용할 수 있다.
상기 아민류의 반응용매로는, 특별히 한정되지는 않으나, 예를 들어, 모노에탄올아민, 디에탄올아민, 트리에탄올아민, 피리딘 등을 단독으로 또는 2종 이상 조합하여 사용할 수 있다. 상기 아민류의 반응용매는 헤테로 아민류이어도 무방하다.
상기 반응용매 내에 첨가되는 상기 디클로로실란에 대한 상기 트리클로로실란의 몰비는 0.02:1 내지 0.2:1일 수 있다. 상기 트리클로로실란의 경우 후속되는 축합반응에서 가교를 활성화시키므로 폴리실라잔의 분자량을 소폭 올릴 수 있는 장점이 있다. 상기 디클로로실란에 대한 트리클로로실란의 몰비가 0.02:1 미만이면, 가교 활성화 효과가 미비하다는 문제점이 있다. 상기 디클로로실란에 대한 트리클로로실란의 몰비가 0.2:1를 초과하면, 상기 축합반응시에 가교가 너무 활성화될 수 있으며, 이로 인해 폴리실라잔 분자량이 너무 증가하여 상기 폴리실라잔이 유기용매에 잘 녹지 않는 단점이 있다.
상기 반응용매 내에 첨가되는 상기 촉매는 특별히 한정되지는 않으나, 예를 들어, 피리딘과 같은 3차 아민류 또는 헤테로 아민류일 수 있다. 이때, 상기 반응용매 및 상기 촉매가 서로 동일하면 별도의 촉매를 사용할 필요가 없다.
상기 디클로로실란 및 촉매의 착물, 및 트리클로로실란 및 촉매의 착물을 형성할 때에, 발열 반응이 심하게 일어날 수 있다. 이 때문에, 일반적으로, 60℃ 이하에서 상기 반응을 진행하지만, 반응 온도가 -10℃ 이하이면 고형분이 많아져 교반에 어려움이 있다. 따라서, 상기 반응 온도는 -10 내지 60℃인 것이 바람직하다.
상기 반응용매 내에서 상기 디클로로실란 및 촉매의 착물, 및 트리클로로실란 및 촉매의 착물이 형성되면, 상기 반응용매 내에 암모니아를 넣어 상기 암모니아 및 상기 착물들의 축합반응을 진행한다. 상기 착물들은 매우 부피가 큰 고체상으로 교반시 방해인자로 작용할 수 있으나, 상기 반응용매에 암모니아를 첨가하면 축합반응이 진행되어 상기 착물들로부터 부피가 작은 고체가 생성되므로, 상기 축합반응을 점진적으로 교반이 양호한 상태에서 진행할 수 있다. 상기 축합반응은 반응용매 내에 암모니아를 불어넣는 반응임으로 가능한 낮은 온도, 예를 들어, -20 내지 10℃에서 진행하는 것이 바람직하다.
상기 축합반응이 완료되면, 추가적으로, 상기 반응용매 내에 하이드록실아민을 첨가할 수 있다. 이는 상기 축합반응이 끝난 후, 폴리실라잔 말단 부분이 서로 반응하여 폴리실라잔의 분자량이 증가하거나 또는 폴리실라잔의 일부 또는 전부가 환형으로 형성되어, 폴리실라잔에 1차 아민기가 최소한으로 존재할 필요가 있기 때문이다. 즉, 상기 폴리실라잔에 1차 아민기가 많을 경우, 폴리실라잔이 불안정할 수 있는데, 이때 폴리실라잔이 공기와 접촉하면 쉽게 겔화가 진행될 수 있다. 이를 방지하기 위해, 상기 1차 아민기보다 더 안정한 화합물로 상기 폴리실라잔 말단 부분을 보호줄 필요가 있으며, 이를 위해 도입한 화합물이 하이드록실아민이다.
종래에는 상기 폴리실라잔의 1차 아민기의 제거를 위해 알코올이나 카르복실산을 사용하였다. 이 경우, 반도체 소자 제조용 조성물을 스핀 코팅한 후, 가열하는 과정에서 실리콘산화막에 카본원자가 남을 가능성이 있고, 이 카본원자는 반도체 공정에서 불순물로 작용할 우려가 있다. 그런데, 본 발명에 따르면, 상기 하이드록실아민은 카본원자를 전혀 포함하지 않으므로, 상기 하이드록실아민을 사용하여 상기 폴리실라잔 말단 부분을 보호할 경우, 상기 문제점이 발생하지 않는다.
일반적으로, 규소원자 및 산소원자간 결합은 강하지만 규소원자 및 질소원자간 결합은 매우 약한 편이다. 따라서, 축합반응이 끝난 후 반응용매 내에 하이드록실아민을 첨가할 경우, 하이드록실아민의 하이드록실기가 먼저 규소원자와 반응하여 안정된 폴리실라잔이 형성된다. 한편, 이상에서는 하이드록실아민을 도입하여 폴리실라잔의 말단 부분을 보호하는 것을 예로 들어 설명하였지만, 이 외에도 카본원자를 포함하지 않는 화합물의 도입도 가능할 것이다.
상기 하이드록실아민을 첨가하여 수행된 반응이 완료되면, 상기 반응시 생성된 암모늄 염을 필터를 통해 제거한 후, 반응용매를 진공상태에서 제거하면 목적하는 폴리실라잔을 얻을 수 있다. 상기 반응용매를 제거할 때 온도는 50℃ 이하가 되도록 감압하에서 공정을 진행하는 것이 유리하다.
한편, 이하에서는 상기 폴리실라잔을 포함하는 반도체 소자 제조용 조성물에 대해 상세히 설명한다.
본 발명의 일 측면에 따른 반도체 소자 제조용 조성물은 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 하기 화학식 1 또는 2로 표시되는 폴리실라잔 5 내지 30중량%, 및 유기용매 70 내지 95중량%를 포함한다. 또한, 본 발명의 일 측면에 따른 반도체 소자 제조용 조성물은 기타 첨가제를 더 포함할 수 있다. 여기서, 상기 폴리실라잔은 상술한 바와 동일하므로, 중복되는 설명은 생략하고, 그 특징에 대해서만 설명한다.
[화학식 1]
(상기 화학식 1에서, l은 0.01 내지 0.2의 실수이고, m은 0.6 내지 0.99의 실수이고, n은 0 내지 0.20의 실수이다. 상기 화학식 1에서 폴리실라잔은 사슬형, 고리형 및 사슬형과 고리형의 혼합형 중에서 어느 하나를 표시한다.)
상기 폴리실라잔이 전체 조성물 중량 중에서 5중량% 미만이면, 조성물 점도가 저하되어 스핀 코팅 후의 막두께가 매우 얇다는 문제점이 있다. 상기 폴리실라잔이 전체 조성물 중량 중에서 30중량%를 초과하면, 점도가 필요이상으로 증가하여 스핀 코팅 후의 막두께가 매우 두껍다는 문제점이 있다.
상기 유기용매는 상기 폴리실라잔을 녹여 조성물의 형태로 제공하기 위한 것으로서, 특별히 한정되지는 않으나, 예를 들어, 톨루엔, 크실렌, 에틸벤젠, 디에틸벤젠, 헵탄, 디부틸 에테르, 에틸렌글리콜디메틸 에테르, 에틸렌글리콜디에틸 에테르, 시클로헥사논, 메틸이소부틸 케톤, 2-헵탄논, 프로필렌글리콜 모노메틸 에테르 아세테이트, 부틸 아세테이트 등을 단독으로 또는 2종 이상 조합하여 사용할 수 있다. 상기 유기용매에 상기 폴리실라잔을 녹인다 하더라도 경우에 따라서는 고체 입자가 잔존할 수 있으므로, 상기 유기용매에 상기 폴리실라잔을 녹인 후, 소정의 필터, 예를 들어, 0.1㎛의 필터를 사용하여 상기 고체 입자를 제거할 수 있다.
상기 첨가제로는, 특별히 한정되지는 않으나, 예를 들어, 폴리실라잔 조성물의 코팅물성을 향상시키기 위한 계면활성제, 및 실리콘산화물로 만드는 과정에 폴리실라잔이 소실되는 것을 막아주기 위한 아민 첨가제를 단독으로 또는 2종 이상 조합하여 사용할 수 있다. 비금속성 화합물인 상기 계면활성제로는, 특별히 한정되지는 않으나, 예를 들어, 폴리에테르류, 4가 암모늄염 및 퍼플루오루술폰네이트 등을 단독으로 또는 2종 이상 조합하여 사용할 수 있다. 상기 계면활성제의 사용량은 전체 조성물에 대해 50 ~ 500ppm 범위내에서 사용하는 것이 바람직하다. 상기 아민 첨가제로는 3가 아민류 중에서 어떠한 것을 사용하여도 무방하지만, 휘발성이 낮고 염기도가 큰 DBU, TEDA, TMG, 및 탄소수가 최소 6개 이상인 3차 아민화합물, 헤테로 아민화합물 등을 단독으로 또는 2종 이상 조합하여 사용하는 것이 바람직하다. 상기 아민류의 사용량은 전체 조성물에 대해 0.5 내지 5중량%가 바람직하다. 이 범위에서 벗어나면 효과가 없거나 실리콘산화막에 불순물로 작용할 수 있다.
한편, 이하에서는 상기 반도체 소자 제조용 조성물을 이용하여 반도체 소자를 제조하는 방법에 대해 상세히 설명한다.
본 발명의 일 측면에 따른 반도체 소자의 제조 방법은 적어도 하나의 홈이 형성된 기판을 준비하는 단계, 상기 홈이 매립되도록 상기 기판 상에 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 하기 화학식 1로 표시되는 폴리실라잔 5 내지 30중량%, 및 유기용매 70 내지 95중량%를 포함하는 반소체 소자 제조용 조성물을 도포하는 단계, 상기 반도체 소자 제조용 조성물이 도포된 기판을 가열하여 상기 유기용매의 일부 또는 전부가 제거된 폴리실라잔막을 형성하는 단계 및 상기 폴리실라잔막이 형성된 기판을 수증기 및 산소를 포함하는 분위기 또는 수증기 및 불활성 가스를 포함하는 분위기에서 가열하여 상기 폴리실라잔막을 실리콘산화막으로 전환시키는 단계를 포함한다. 또한, 본 발명의 일 측면에 따른 반도체 소자의 제조 방법은 상기 실리콘산화막의 일부를 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)하는 단계를 더 포함할 수 있다. 또한, 본 발명의 일 측면에 따른 반도체 소자의 제조 방법은 상기 실리콘산화막의 일부가 화학적 기계적 연마된 기판을 세정하는 단계, 및 상기 세정된 기판을 건조하는 단계를 더 포함할 수 있다. 여기서, 상기 반도체 소자 제조용 조성물은 상술한 바와 동일하므로, 중복되는 설명은 생략하고, 그 특징에 대해서만 설명한다.
[화학식 1]
(상기 화학식 1에서, l은 0.01 내지 0.2의 실수이고, m은 0.6 내지 0.99의 실수이고, n은 0 내지 0.20의 실수이다. 상기 화학식 1에서 폴리실라잔은 사슬형, 고리형 및 사슬형과 고리형의 혼합형 중에서 어느 하나를 표시한다.)
이하에서는, 상기 반도체 소자의 제조 방법에 대해 도 1을 참조하여 각 단계별로 구체적으로 설명한다.
도 1은 본 발명의 일 측면에 따른 반도체 소자의 제조 방법을 개략적으로 설명하기 위한 공정 단면도이다.
도 1의 (a)를 참조하면, 본 발명의 일 측면에 따른 반도체 소자를 제조하기 위해, 먼저, 적어도 하나의 홈(102)이 형성된 기판(104)을 준비한다. 이하에서는, 상기 홈(102)이 트렌치인 경우를 예로 들어 설명하지만, 본 발명은 이에 국한되지 않는다. 일 예로, 본 발명은 STI(Shallow Trench Isolation) 공정 이외에도 반도체 소자 제조시 절연막을 형성하기 위한 공정, 즉, PMD(Premetal Dielectric) 공정 및 ILD(Interlayer Dielectric) 공정 등에도 적용 가능하다. 여기서, 상기 기판(104)은 실리콘 웨이퍼일 수 있으나, 이에 의해 본 발명이 한정되지 않는다. 상기 기판(104)에는 도시된 홈(102) 이외에도 여러 패턴들(미도시) 및 절연막(미도시) 등이 형성되어 있을 수 있다.
상기 홈(102)의 폭(w)이 200nm 이하이고, 상기 홈(102)의 폭(w)에 대한 깊이(d)의 비(종횡비)가 2 이상일 수 있다. 상기 홈(102)은 사진식각 공정을 통해 형성될 수 있다. 상기 홈(102)의 형상은 특별히 한정되지 않으며, 예를 들어, 장방 형상, 순방향 테이퍼 형상, 역방향 테이퍼 형상, 곡면 형상 등 중에서 어느 형상을 가져도 무방하다.
다음으로, 도 1의 (b)에 도시된 바와 같이, 상기 홈이 매립되도록 상기 기판(104) 상에 상기 반도체 소자 제조용 조성물(106)을 도포한다. 상기 도포 방법은 스핀 코팅법, 침지법, 스프레이법 및 전사법 등 중에서 임의적으로 선택할 수 있다.
다음으로, 도 1의 (c)에 도시된 바와 같이, 상기 반도체 소자 제조용 조성물이 도포된 기판(104)을, 예를 들어, 100 내지 250℃로 가열하여 상기 용매의 일부 또는 전부를 제거한다. 이로써, 폴리실라잔막(108)이 상기 홈을 매립하도록 형성될 수 있다. 상기 과정은 일반적으로 60초 이상 실시할 수 있으나, 상기 온도 및 시간은 도포시 막두께, 용매의 양 및 종류에 따라 달라질 수 있으므로, 본 발명은 이에 의해 한정되지 않는다. 또한, 상기 온도와 시간에 따라 상기 폴리실라잔막(108)의 경화가 약간 진행될 수도 있다. 한편, 상기 용매의 제거시, 트랜치 내부의 기공을 최소화하기 위해 온도를 단계별로 승온시킬 수도 있다. 상기 승온시키는 단계에 따라 기공이 생성되거나 최소화될 수도 있다. 예를 들면, 너무 급격한 온도 상승은 표면에 있는 폴리실라잔막(108)의 경화를 촉진하여 트렌치가 완전히 충진되지 않을 수 있다. 이 경우, 온도를 단계별로 서서히 올려 트렌치로 폴리실라잔이 밀려들어갈 수 있도록 할 필요가 있다.
다음으로, 도 1의 (d)에 도시된 바와 같이, 상기 폴리실라잔막이 형성된 기판(104)을 수증기 및 산소를 포함하는 분위기, 또는 수증기 및 불활성 가스를 포함하는 분위기에서, 예를 들어, 300 내지 1200℃로 가열한다. 이로써, 상기 폴리실라잔막이 실리콘산화막(110)으로 전환될 수 있다. 상기 가열 시간은 대략 30분 이상 수행할 수 있다. 여기서, 수증기 및 산소 각각의 농도, 또는 수증기 및 불활성 가스의 농도는 폴리실라잔막의 두께 및 반도체 소자의 사양 등에 따라 달라질 수 있으므로, 특별히 한정되지는 않는다.
상기 가열 공정에 의해 폴리실라잔이 수증기에 의한 가수분해 반응을 거칠 수 있다. 즉, 상기 가열 공정에 의해 폴리실라잔의 Si-N 결합의 일부 또는 전부가 Si-O결합을 하게 되며, 이로 인해 폴리실라잔막이 실리콘산화막(110)으로 전환될 수 있다. 상기 전환 과정은 축합 반응을 수반하지 않으므로, 전환 과정 전후의 체적 변화가 극히 적다는 장점이 있다. 이 때문에, 본 발명의 일 측면에 따른 반도체 소자 제조용 조성물을 이용하여 반도체 소자를 제조할 경우, 트렌치 내부에 기공이 실질적으로 없는 반도체 소자를 제조할 수 있다.
다음으로, 도 1의 (e)에 도시된 바와 같이, 필요에 따라 기판(104) 상부의 실리콘산화막의 일부를 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)할 수 있다. 이로써, 홈에만 실리콘산화막(112)이 충진될 수 있으며, 상기 실리콘산화막(112)은 패턴화된 형태일 수 있다. 상기 화학적 기계적 연마에서는 그 연마 대상체의 종류에 따라 연마입자로서 실리카, 알루미나, 세리아 등 중에서 1종 이상을 포함하는 화학적 기계적 연마용 슬러리가 사용될 수 있다.
다음으로, 상기 기판을 필요에 따라 세정할 수 있다. 상기 세정은 단순히 기판에 부착 및/또는 고착화된 이물의 제거 과정일 수 있으나, 이에 국한되지 않는다. 일 예로, 상기 세정은 산용액, 예를 들어, 불산 수용액을 이용하여 상기 기판을 소폭 식각하여 그 세정 효과를 높이는 과정을 포함할 수 있다. 만약, 폴리실라잔막으로부터 전환된 실리콘산화막이 기계적 강도가 떨어지거나 또는 산용액에 대한 식각 내성이 떨어질 경우, 화학적 기계적 연마 공정 및/또는 세정 공정에서 많은 문제점이 야기될 수 있다. 그러나, 본 발명의 일 측면에 따른 반도체 소자 제조용 조성물을 이용하여 반도체 소자를 제조할 경우에는 상기 실리콘산화막의 기계적 강도 및 산용액에 대한 식각 내성이 높다는 장점이 있다.
다음으로, 상기 기판을 건조할 수 있다. 상기 건조는, 에어 나이프 방식, 가열 방식 등 기존의 공지된 여러 기술들이 이용될 수 있다.
전술한 바와 같이, 본 발명의 일 측면에 따른 폴리실라잔은 고분자량을 가질 수 있다. 본 발명의 일 측면에 따른 반도체 소자 제조용 조성물을 이용하여 반도체 소자를 제조할 경우, 반도체 소자 제조용 조성물의 도포 균일성을 향상시킬 수 있다. 아울러, 본 발명의 일 측면에 따른 반도체 소자 제조용 조성물을 이용하여 반도체 소자를 제조할 경우, 상기 폴리실라잔 및 상기 폴리실라잔이 전환된 실리콘산화막의 홈 충진력이 우수할 뿐만 아니라, 수축율을 최소화할 수 있고, 습식 식각 내성을 향상시킬 수 있다.
이하, 상술한 본 발명에 대하여 하기 합성예 및 실시예를 참조하여 상세하게 설명하기로 한다. 그러나, 하기 합성예 및 실시예에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다.
[합성예]
1. 폴리실라잔 합성
합성예 1
플라스크에 건조 피리딘 500g을 넣고, 0℃ 이하로 냉각시킨 후, 상기 플라스크에 디클로로실란 35g과 트리클로실란 4.7g을 서서히 첨가하였다. 이어, 상기 플라스크에 10g의 암모니아를 서서히 첨가한 후, 1시간 동안 같은 온도에서 교반하였다. 이어, 상기 플라스크에 하이드록실아민 1.1g을 첨가한 후, 상온에서 2시간 동안 교반한 후, 과량으로 존재하는 암모니아를 질소가스를 이용하여 제거하였다. 이어, 암모니아가 제거된 반응 혼합물에 존재하는 암모늄 염을 필터를 이용하여 제거하였다. 이어, 상기 여액 중에서 피리딘을 진공상태에서 완전히 제거하여 폴리실라잔 A 12.8g 얻었다(하기 반응식 1 참조). 얻어진 폴리실라잔 A의 폴리스티렌 환산중량평균 분자량은 3200 이었다. 상기 폴리실라잔 A의 1H-NMR 사진을 도 2에 나타내었다.
(상기 반응식 1에서, l은 0.01 내지 0.2의 실수이고, m은 0.6 내지 0.99의 실수이고, n은 0 내지 0.20의 실수이다. 상기 반응식 1에서 폴리실라잔은 사슬형, 고리형 및 사슬형과 고리형의 혼합형 중에서 어느 하나를 표시한다.)
합성예 2
상기 여액 중에서 피리딘을 상압에서 100℃로 가열하여 제거한 것 외에는 상기 합성예 1과 동일한 과정을 거쳐 폴리실라잔 B 14.6g을 얻었다. 얻어진 폴리실라잔 B의 폴리스티렌 환산중량평균 분자량은 25000 이었다.
합성예 3
트리클로로실란 4.7g 대신에 2.4g을 사용한 것 외에는 상기 합성예 1과 동일한 과정을 거쳐 폴리실라잔 C 13.6g을 얻었다. 얻어진 폴리실라잔 C의 폴리스티렌 환산중량평균 분자량은 6000 이었다.
합성예 4
하이드록실아민 1.1g 대신에 0.6g 사용한 것 외에는 상기 합성예 1과 동일한 과정을 거쳐 폴리실라잔 D 14g을 얻었다. 얻어진 폴리실라잔 D의 폴리스티렌 환산중량평균 분자량은 4800이었다.
합성예 5
하이드록실아민을 사용하지 않은 것 외에는 상기 합성예 1과 동일한 과정을 거쳐 폴리실라잔 E 12g을 얻었다. 얻어진 폴리실라잔 D의 폴리스티렌 폴리스티렌 환산중량평균 분자량은 8000이었다.
합성 비교예 1
트리클로로실란 및 하이드록실아민을 사용하지 않고, 아울러 암모니아 첨가후, 2시간 동안 상온에서 교반한 것을 제외하고는 상기 합성예 1과 동일한 과정을 거쳐 폴리실라잔 F 4.5g 얻었다. 얻어진 폴리실라잔 F의 폴리스티렌 환산중량평균 분자량은 1000 이었다.
합성 비교예 2
상기 여액 중에서 피리딘을 상압에서 100℃로 가열하여 제거한 것 외에는 상기 합성 비교예 1과 동일한 과정을 거쳐 폴리실라잔 G 5g을 얻었다. 얻어진 폴리실라잔 G의 폴리스티렌 환산중량평균 분자량은 2200 이었다.
[실시예]
1. 반도체 소자 제조용 조성물 제조
실시예 1
디부틸에테르에 상기 합성예 1을 통해 얻어진 폴리실라잔 A를 전체 조성물 대비 15중량%가 되도록 녹인 후, 0.1㎛ 필터를 이용하여 용액 중에 있을 수 있는 입자를 제거하여 반도체 소자 제조용 조성물을 제조하였다.
실시예 2
상기 합성예 1을 통해 얻어진 폴리실라잔 A 대신에 상기 합성예 2를 통해 얻어진 폴리실라잔 B를 사용하였다는 것을 제외하고는 상기 실시예 1과 동일한 과정을 거쳐 반도체 소자 제조용 조성물을 제조하였다.
실시예 3
상기 합성예 1을 통해 얻어진 폴리실라잔 A 대신에 상기 합성예 3을 통해 얻어진 폴리실라잔 C를 사용하였다는 것을 제외하고는 상기 실시예 1과 동일한 과정을 거쳐 반도체 소자 제조용 조성물을 제조하였다.
실시예 4
상기 합성예 1을 통해 얻어진 폴리실라잔 A 대신에 상기 합성예 4을 통해 얻어진 폴리실라잔 D를 사용하였다는 것을 제외하고는 상기 실시예 1과 동일한 과정을 거쳐 반도체 소자 제조용 조성물을 제조하였다.
실시예 5
상기 합성예 1을 통해 얻어진 폴리실라잔 A 대신에 상기 합성예 5를 통해 얻어진 폴리실라잔 E를 사용하였다는 것을 제외하고는 상기 실시예 1과 동일한 과정을 거쳐 반도체 소자 제조용 조성물을 제조하였다.
비교예 1
상기 합성예 1을 통해 얻어진 폴리실라잔 A 대신에 상기 합성 비교예 1을 통해 얻어진 폴리실라잔 F를 사용하였다는 것을 제외하고는 상기 실시예 1과 동일한 과정을 거쳐 반도체 소자 제조용 조성물을 제조하였다.
비교예 2
상기 합성예 1을 통해 얻어진 폴리실라잔 A 대신에 상기 합성 비교예 2를 통해 얻어진 폴리실라잔 G를 사용하였다는 것을 제외하고는 상기 실시예 1과 동일한 과정을 거쳐 반도체 소자 제조용 조성물을 제조하였다.
2. 반도체 소자 제조
실시예 6
상기 실시예 1을 통해 제조된 반도체 소자 제조용 조성물 5ml를 폭이 45nm이고 깊이가 100nm인 트렌치가 형성된 실리콘 웨이퍼에 적가하고, 스핀 코팅법을 통해 도막을 형성하였다. 이어, 상기 도막을 150℃에서 2분간 가열하여 유기용매인 디부틸에테르를 제거함과 아울러 상기 트렌치를 매립하는 폴리실라잔막을 형성하였다. 이어, 상기 기판을 800℃까지 순차적으로 승온하고, 30분간 가열하여 상기 폴리실라잔막을 실리콘산화막으로 전환하였다. 이어, 상기 실리콘산화막을 세리아 슬러리를 이용하여 화학적 기계적 연마하였다. 이어, 상기 기판을 1wt% 불산 수용액에 1분간 침지한 후, 상기 기판을 건조하여 반도체 소자 제조를 완료하였다.
실시예 7
상기 실시예 1을 통해 제조된 반도체 소자 제조용 조성물 대신에 상기 실시예 2를 통해 제조된 반도체 소자 제조용 조성물을 사용하였다는 점을 제외하고는 상기 실시예 6과 동일한 과정을 거쳐 반도체 소자를 제조하였다.
실시예 8
상기 실시예 1을 통해 제조된 반도체 소자 제조용 조성물 대신에 상기 실시예 3을 통해 제조된 반도체 소자 제조용 조성물을 사용하였다는 점을 제외하고는 상기 실시예 6과 동일한 과정을 거쳐 반도체 소자를 제조하였다.
실시예 9
상기 실시예 1을 통해 제조된 반도체 소자 제조용 조성물 대신에 상기 실시예 4를 통해 제조된 반도체 소자 제조용 조성물을 사용하였다는 점을 제외하고는 상기 실시예 6과 동일한 과정을 거쳐 반도체 소자를 제조하였다.
실시예 10
상기 실시예 1을 통해 제조된 반도체 소자 제조용 조성물 대신에 상기 실시예 5를 통해 제조된 반도체 소자 제조용 조성물을 사용하였다는 점을 제외하고는 상기 실시예 6과 동일한 과정을 거쳐 반도체 소자를 제조하였다.
비교예 3
상기 실시예 1을 통해 제조된 반도체 소자 제조용 조성물 대신에 상기 비교예 1을 통해 제조된 반도체 소자 제조용 조성물을 사용하였다는 점을 제외하고는 상기 실시예 6과 동일한 과정을 거쳐 반도체 소자를 제조하였다.
비교예 4
상기 실시예 1을 통해 제조된 반도체 소자 제조용 조성물 대신에 상기 비교예 2를 통해 제조된 반도체 소자 제조용 조성물을 사용하였다는 점을 제외하고는 상기 실시예 6과 동일한 과정을 거쳐 반도체 소자를 제조하였다.
3. 반도체 소자 제조용 조성물 특성 평가
상기 실시예 6 내지 10, 및 상기 비교예 3 및 4 각각의 반도체 소자를 제조할 시, 상기 실시예 1 내지 5, 및 상기 비교예 1 및 2 각각의 반도체 소자 제조용 조성물의 도포 균일성, 식각비, 내부 기공 생성 유무 및 겔 생성 유무를 관찰 및 측정하여 하기 표 1에 나타내었다. 상기 도포 균일성, 식각비 및 내부 기공 생성 유무는 상기 실리콘 웨이퍼를 단면으로 절단하여 전자현미경을 통해 관찰하였다. 상기 겔 생성 유무는 온도가 24±1℃ 이며, 상대습도가 40±3%인 청정룸(clean room)에서, 상기 실리콘 웨이퍼에 상기 반도체 소자 제조용 조성물을 스핀 코팅 후, 이를 6일간 방치한 후 관찰하였다.
폴리실라잔 명 도포균일성 식각비1) 내부기공생성 유무 겔생성 유무
실시예 1 A 균일 1.1 없음 없음
실시예 2 B 균일 1.1 미세기공 생성 없음
실시예 3 C 균일 1.1 없음 없음
실시예 4 D 균일 1.1 없음 없음
실시예 5 E 균일 1.1 없음 없음
비교예 1 F 불균일 측정불가 측정불가 생성
비교예 2 G 균일 1.5 미세기공 생성 생성
식각비1): 1wt% 불산 수용액에 대한 트렌치 내부 식각속도/1wt% 불산 수용액에 대한 트렌치 외부 식각속도
상기 표 1에서 보는 바와 같이, 상기 실시예 1 내지 5에 따른 반도체 소자 제조용 조성물이 비교예 1 및 2에 따른 반도체 소자 제조용 조성물에 비해, 전반적으로, 도포 균일성, 식각 내성, 트렌치 충진율 및 고형분 미생성 측면에서 우수함을 알 수 있었다.
이상 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

Claims (15)

  1. 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 하기 화학식 1로 표시되는 폴리실라잔.
    (1)
    (상기 화학식 1에서, l은 0.01 내지 0.2의 실수이고, m은 0.6 내지 0.99의 실수이고, n은 0 내지 0.20의 실수이다.)
  2. 반응용매 내에 반응물로서 첨가된 디클로로실란, 트리클로로실란 및 암모니아를 촉매 존재하에서 반응시켜 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 하기 화학식 1로 표시되는 폴리실라잔의 합성 방법.
    (1)
    (상기 화학식 1에서, l은 0.01 내지 0.2의 실수이고, m은 0.6 내지 0.99의 실수이고, n은 0 내지 0.20의 실수이다.)
  3. 제2항에 있어서,
    상기 반응물은 하이드록실아민을 더 포함하는 폴리실라잔의 합성 방법.
  4. 제2항에 있어서,
    상기 반응용매는, 탄화수소류, 에테르류, 아미드류, 아민류, 에스테르류 및 술폭시드로 이루어진 군으로부터 1종 이상 선택되는 것을 특징으로 하는 폴리실라잔의 합성 방법.
  5. 제2항에 있어서,
    디클로로실란에 대한 트리클로로실란의 몰비는 0.02:1 내지 0.2:1인 것을 특징으로 하는 폴리실라잔의 합성 방법.
  6. 제2항에 있어서,
    상기 촉매는 3차 아민류 또는 헤테로 아민류인 것을 특징으로 하는 폴리실라잔의 합성 방법.
  7. 제2항에 있어서,
    상기 반응용매 및 상기 촉매는 3차 아민류 또는 헤테로 아민류이되, 서로 동일한 것을 특징으로 하는 폴리실라잔의 합성 방법.
  8. 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 하기 화학식 1로 표시되는 폴리실라잔 5 내지 30중량%; 및
    유기용매 70 내지 95중량%
    를 포함하는 반소체 소자 제조용 조성물.
    (1)
    (상기 화학식 1에서, l은 0.01 내지 0.2의 실수이고, m은 0.6 내지 0.99의 실수이고, n은 0 내지 0.20의 실수이다.)
  9. 제8항에 있어서,
    상기 유기용매는 톨루엔, 크실렌, 에틸벤젠, 디에틸벤젠, 헵탄, 디부틸 에테르, 에틸렌글리콜디메틸 에테르, 에틸렌글리콜디에틸 에테르, 시클로헥사논, 메틸이소부틸 케톤, 2-헵탄논, 프로필렌글리콜 모노메틸 에테르 아세테이트 및 부틸 아세테이트로 이루어진 군으로부터 1종 이상 선택되는 것을 특징으로 하는 반도체 소자 제조용 조성물.
  10. 적어도 하나의 홈이 형성된 기판을 준비하는 단계;
    상기 홈이 매립되도록 상기 기판 상에 폴리스티렌 환산중량평균 분자량이 2000 내지 30000이고 하기 화학식 1로 표시되는 폴리실라잔 5 내지 30중량%, 및 유기용매 70 내지 95중량%를 포함하는 반소체 소자 제조용 조성물을 도포하는 단계;
    상기 반도체 소자 제조용 조성물이 도포된 기판을 가열하여 상기 유기용매의 일부 또는 전부가 제거된 폴리실라잔막을 형성하는 단계; 및
    상기 폴리실라잔막이 형성된 기판을 수증기 및 산소를 포함하는 분위기 또는 수증기 및 불활성 가스를 포함하는 분위기에서 가열하여 상기 폴리실라잔막을 실리콘산화막으로 전환시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
    (1)
    (상기 화학식 1에서, l은 0.01 내지 0.2의 실수이고, m은 0.6 내지 0.99의 실수이고, n은 0 내지 0.20의 실수이다.)
  11. 제10항에 있어서,
    상기 실리콘산화막의 일부를 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 실리콘산화막의 일부가 화학적 기계적 연마된 기판을 세정하는 단계; 및
    상기 세정된 기판을 건조하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  13. 제10항에 있어서,
    상기 홈은, 상기 홈의 폭이 200nm 이하이고, 상기 홈의 폭에 대한 깊이의 비가 2 이상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 폴리실라잔막을 형성하는 단계는, 100 내지 250℃에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제10항에 있어서,
    상기 폴리실라잔막을 실리콘산화막으로 전환시키는 단계는, 300 내지 1200℃에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020080109287A 2008-11-05 2008-11-05 폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법 KR100914395B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080109287A KR100914395B1 (ko) 2008-11-05 2008-11-05 폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법
JP2009034674A JP2010111842A (ja) 2008-11-05 2009-02-18 ポリシラザンおよびその合成方法、半導体素子製造用組成物およびその半導体素子製造用組成物を用いた半導体素子の製造方法
US12/415,309 US7989257B2 (en) 2008-11-05 2009-03-31 Polysilazane, method of synthesizing polysilazane, composition for manufacturing semiconductor device, and method of manufacturing semiconductor device using the composition
TW098112659A TW201018702A (en) 2008-11-05 2009-04-16 Polysilazane, method of synthesizing polysilazane, composition for manufacturing semiconductor device, and method of manufacturing semiconductor device using the composition

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080109287A KR100914395B1 (ko) 2008-11-05 2008-11-05 폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR100914395B1 true KR100914395B1 (ko) 2009-08-28

Family

ID=41210333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080109287A KR100914395B1 (ko) 2008-11-05 2008-11-05 폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법

Country Status (4)

Country Link
US (1) US7989257B2 (ko)
JP (1) JP2010111842A (ko)
KR (1) KR100914395B1 (ko)
TW (1) TW201018702A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011053551A1 (en) * 2009-10-28 2011-05-05 Dow Corning Corporation Polysilane - polysilazane copolymers and methods for their preparation and use
WO2014104528A1 (ko) * 2012-12-27 2014-07-03 제일모직 주식회사 실리카계 절연층 형성용 조성물, 실리카계 절연층 형성용 조성물의 제조방법, 실리카계 절연층 및 실리카계 절연층의 제조방법
KR101417356B1 (ko) * 2012-07-25 2014-07-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 웨이퍼에 폴리실라잔을 준비하기 위한 방법 및 장치

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5692736B2 (ja) * 2009-10-05 2015-04-01 株式会社Adeka 絶縁膜形成用塗布液、それを用いた絶縁膜
KR101361454B1 (ko) * 2012-08-23 2014-02-21 이근수 반도체 소자의 실리콘 산화막 형성 방법
JP6238988B2 (ja) * 2012-08-30 2017-11-29 クラリアント・ファイナンス・（ビーブイアイ）・リミテッド 熱可塑性のプレセラミックポリマーの製造方法
DE102013209802A1 (de) * 2013-05-27 2014-11-27 Evonik Industries Ag Verfahren zur gekoppelten Herstellung von Trisilylamin und Polysilazanen mit einer Molmasse bis 500 g/mol
JP7084812B2 (ja) * 2018-07-17 2022-06-15 東京応化工業株式会社 シリカ系被膜形成用の組成物、シリカ系被膜を備える基板の製造方法、及びシリカ系被膜形成用の組成物に添加される添加剤
JP2020082013A (ja) * 2018-11-29 2020-06-04 メルク、パテント、ゲゼルシャフト、ミット、ベシュレンクテル、ハフツングＭｅｒｃｋ Ｐａｔｅｎｔ ＧｍｂＨ アモルファスシリコン犠牲膜の製造方法およびアモルファスシリコン形成組成物
KR102432933B1 (ko) * 2019-05-17 2022-08-12 삼성에스디아이 주식회사 실리카 막 형성용 조성물, 그로부터 형성된 실리카 막, 및 상기 실리카 막을 포함하는 전자 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4869854A (en) * 1986-10-31 1989-09-26 Shin-Etsu Chemical Co., Ltd. Process for manufacturing organic silazane polymers and ceramics therefrom
US5294425A (en) * 1991-09-24 1994-03-15 Southwest Research Institute Polysilazane precursors for silicon nitride and resultant products
JPH0822924B2 (ja) * 1991-05-01 1996-03-06 バイエル・アクチエンゲゼルシヤフト シラザン重合体の製造方法及びシラザン重合体からセラミツク材料の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03170533A (ja) * 1989-11-30 1991-07-24 Tonen Corp ポリシラザン及びその製法
JP3241823B2 (ja) * 1992-10-20 2001-12-25 触媒化成工業株式会社 シリカ系被膜形成用塗布液および被膜付基材
JP3479648B2 (ja) * 2001-12-27 2003-12-15 クラリアント インターナショナル リミテッド ポリシラザン処理溶剤およびこの溶剤を用いるポリシラザンの処理方法
CN100444331C (zh) * 2003-11-11 2008-12-17 三星电子株式会社 旋涂玻璃组合物和在半导体制造工序中使用该旋涂玻璃形成氧化硅层的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4869854A (en) * 1986-10-31 1989-09-26 Shin-Etsu Chemical Co., Ltd. Process for manufacturing organic silazane polymers and ceramics therefrom
JPH0822924B2 (ja) * 1991-05-01 1996-03-06 バイエル・アクチエンゲゼルシヤフト シラザン重合体の製造方法及びシラザン重合体からセラミツク材料の製造方法
US5294425A (en) * 1991-09-24 1994-03-15 Southwest Research Institute Polysilazane precursors for silicon nitride and resultant products

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011053551A1 (en) * 2009-10-28 2011-05-05 Dow Corning Corporation Polysilane - polysilazane copolymers and methods for their preparation and use
KR101417356B1 (ko) * 2012-07-25 2014-07-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 웨이퍼에 폴리실라잔을 준비하기 위한 방법 및 장치
US8796105B2 (en) 2012-07-25 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for preparing polysilazane on a semiconductor wafer
WO2014104528A1 (ko) * 2012-12-27 2014-07-03 제일모직 주식회사 실리카계 절연층 형성용 조성물, 실리카계 절연층 형성용 조성물의 제조방법, 실리카계 절연층 및 실리카계 절연층의 제조방법
US9738787B2 (en) 2012-12-27 2017-08-22 Cheil Industry, Inc. Composition for forming silica-based insulating layer, method for preparing composition for forming silica-based insulating layer, silica-based insulating layer, and method for manufacturing silica-based insulating layer

Also Published As

Publication number Publication date
TW201018702A (en) 2010-05-16
US7989257B2 (en) 2011-08-02
US20100112749A1 (en) 2010-05-06
JP2010111842A (ja) 2010-05-20

Similar Documents

Publication Publication Date Title
KR100914395B1 (ko) 폴리실라잔, 그 합성 방법, 반도체 소자 제조용 조성물 및 그 반도체 소자 제조용 조성물을 이용한 반도체 소자의 제조 방법
TWI389208B (zh) 塗料組成物、使用其之二氧化矽質膜的製法、二氧化矽質膜及附有二氧化矽質膜的基板
US6495479B1 (en) Simplified method to produce nanoporous silicon-based films
TWI419922B (zh) 可得到緻密矽石質膜之聚矽氮烷含有組成物
CN102874813B (zh) 填充间隙的填料、其制备方法及制造半导体电容器的方法
JP4170735B2 (ja) ゼオライトゾルとその製造方法、多孔質膜形成用組成物、多孔質膜とその製造方法、層間絶縁膜及び半導体装置
KR101056838B1 (ko) 폴리실라잔 용액 및 이의 제조방법
KR101243339B1 (ko) 폴리실라잔 용액의 제조방법 및 이를 이용하여 제조된 폴리실라잔 용액
WO2005114707A2 (en) Materials suitable for shallow trench isolation
JP2004161875A (ja) 多孔質膜形成用組成物、多孔質膜とその製造方法、層間絶縁間膜及び半導体装置
JP4170734B2 (ja) 多孔質膜形成用組成物、多孔質膜とその製造方法、層間絶縁膜及び半導体装置
KR20150039084A (ko) 실리카계 막 형성용 조성물, 실리카계 막 및 실리카계 막의 제조방법
US8613979B2 (en) Boron-containing hydrogen silsesquioxane polymer, integrated circuit device formed using the same, and associated methods
US7332446B2 (en) Composition for forming porous film, porous film and method for forming the same, interlevel insulator film and semiconductor device
JP2004307693A (ja) 多孔質膜形成用組成物、多孔質膜の製造方法、多孔質膜、層間絶縁膜、及び半導体装置
KR101977043B1 (ko) 실리콘 질화막 식각 조성물 및 이를 이용한 식각 공정
KR101380317B1 (ko) 실리콘 원자 및 금속 원자에 대한 친화성이 우수한 고리형 아미노실란 화합물, 이의 제조방법 및 이의 응용
JP2004292642A (ja) 多孔質膜形成用組成物、多孔質膜の製造方法、多孔質膜、層間絶縁膜、及び半導体装置
CN111944320B (zh) 用于形成二氧化硅层的组成物、二氧化硅层及电子装置
JP7470794B2 (ja) ポリカルボシラザンを使用してｌｏｗ－ｋ誘電体ケイ素含有膜を形成するための硬化性配合物
KR100504431B1 (ko) 기상 실리레이션 공정을 이용한 저유전성 박막 형성방법
KR20210128235A (ko) 실리카 막 형성용 조성물, 그로부터 형성된 실리카 막, 및 상기 실리카 막을 포함하는 전자 소자
JP2007112910A (ja) 有機無機複合体の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120820

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150521

Year of fee payment: 6

R401 Registration of restoration
FPAY Annual fee payment

Payment date: 20150813

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170810

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180803

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190730

Year of fee payment: 11