KR20070012229A - 반도체 웨이퍼 및 그 제조 방법 - Google Patents

반도체 웨이퍼 및 그 제조 방법 Download PDF

Info

Publication number
KR20070012229A
KR20070012229A KR1020060067917A KR20060067917A KR20070012229A KR 20070012229 A KR20070012229 A KR 20070012229A KR 1020060067917 A KR1020060067917 A KR 1020060067917A KR 20060067917 A KR20060067917 A KR 20060067917A KR 20070012229 A KR20070012229 A KR 20070012229A
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
edge
polishing
wafer
defect
Prior art date
Application number
KR1020060067917A
Other languages
English (en)
Other versions
KR100861101B1 (ko
Inventor
루돌프 루프
베르너 아이그너
프리드리히 파세크
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
Publication of KR20070012229A publication Critical patent/KR20070012229A/ko
Application granted granted Critical
Publication of KR100861101B1 publication Critical patent/KR100861101B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67219—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one polishing chamber
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B9/00—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor
    • B24B9/02—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground
    • B24B9/06—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain
    • B24B9/065—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain of thin, brittle parts, e.g. semiconductors, wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은, 0.3㎛ 이상의 크기를 가진 결함이 없는 에지 영역을 가진 반도체 웨이퍼에 관한 것이다.
또한, 본 발명은, 반도체 웨이퍼의 제조 방법으로서, (a) 라운딩 처리되고 에칭된 에지를 가진 반도체 웨이퍼를 제공하는 단계; (b) 상기 반도체 웨이퍼의 에지를 폴리싱하는 단계로서, 중심을 축으로 하여 회전하는 척에 고정되고 상기 척 외부로 돌출되는 상기 반도체 웨이퍼, 및 상기 척에 대해 특정 각도로 경사지고 중심을 축으로 하여 회전하는, 폴리싱 천으로 피복되어 있는 하나 이상의 폴리싱 드럼을 서로 접근하도록 이동시켜 폴리싱 연마제가 연속적으로 공급되는 상태에서 특정한 접촉 압력으로 서로 맞대어 가압되도록 하는 단계; (c) 상기 반도체 웨이퍼를 세정하는 단계; (d) 검사 유닛을 사용하여 상기 반도체 웨이퍼의 에지 영역을 검사하는 단계; 및 (e) 상기 반도체 웨이퍼를 추가로 가공하는 단계를 상기 순서로 포함하는 반도체 웨이퍼의 제조 방법에 관한 것이다.
반도체 웨이퍼, 에지 영역, 결함, 폴리싱 드럼, 에피택셜층, 스폴링

Description

반도체 웨이퍼 및 그 제조 방법{SEMICONDUCTOR WAFER AND PROCESS FOR PRODUCING A SEMICONDUCTOR WAFER}
본 발명은 에지 영역(edge region)의 품질이 향상된 반도체 웨이퍼 및 그 제조 방법에 관한 것이다.
반도체의 에지에 대해 가중되는 품질 요구사항은 갈수록 증대되고 있으며, 특히 대직경 반도체 웨이퍼(직경≥300mm)에 대해서는 더욱 그러하다. 특히, 반도체 웨이퍼의 에지는 가능한 한 오염이 없어야 하고, 낮은 조도(roughness)를 가져야 한다. 또한, 반도체 웨이퍼는 취급 시 높은 기계적 응력에 견딜 수 있어야 한다.
단결정으로부터 얻어진 반도체 웨이퍼의 미처리 에지는 비교적 거칠고 불균일한 표면을 가진다. 기계적 부하가 인가되면 종종 스폴링(spalling)이 일어나고, 그에 따라 웨이퍼는 오염 입자의 소스가 된다.
따라서, 결정에서의 스폴링과 손상을 배제하고 특정한 프로파일을 제공하기 위해 에지를 재연마(regrinding)하는 것이 통상적이다.
적합한 연마장치는 종래 기술로부터 알려져 있다. 반도체 웨이퍼를 회전형 테이블에 고정하고, 가공 공구의 회전형 작업면(working surface) 상에서 반도체 웨이퍼의 에지를 제거하는 것이 통상적이다. 사용되는 가공 공구는 일반적으로 디스크 형태로 되어 있고, 스핀들에 고정되어 있으며 반도체 웨이퍼의 에지 가공을 위한 작업면 역할을 하는 외주면(circumferential surface)을 가진다. 재료 제거용 연마제 그레인(abrasive grain)은 일반적으로 가공 공구의 작업면에 견고하게 고정된다.
이러한 가공 공구는 반도체 웨이퍼의 에지를 둥글게 하기에 적합하다. 에지 라운딩(rounding) 처리 후, 에지 표면에 소정의 최소한의 조도를 남기는 것이 일반적이다.
계속되는 가공 단계에서, 이미 연마되고 에칭 매질에 의해 처리된 반도체 웨이퍼의 에지를 폴리싱하는 것이 일반적이다.
중심을 축으로 하여 회전하는 반도체 웨이퍼의 에지는 한정된 힘(접촉 압력)에 의해 회전하는 폴리싱 드럼(polishing drum) 상으로 가압된다. 특허 문헌 US 5,989,105에는 이러한 형태의 에지 폴리싱 방법이 개시되어 있는데, 이 방법에서 폴리싱 드럼은 알루미늄 합금으로 구성되고, 폴리싱 천으로 피복되어 있다. 반도체 웨이퍼는 일반적으로 척(chuck)이라고 알려진 평탄한 웨이퍼 홀더 상에 고정된다. 반도체 웨이퍼의 에지는 척을 벗어나서 돌출되어 폴리싱 드럼에 용이하게 접근시킬 수 있다.
공정 모니터링을 위해서, 에지 폴리싱 후에 반도체 웨이퍼의 에지에 대한 육안 검사를 현미경을 이용하여 샘플 기준으로 수행하는 것이 통상적이다. 이 검사 는 반도체 웨이퍼의 에지 상의 입자, 조도 및 결함에 대한 것이다. 특히, 일체의 불균일에 의해 야기되는 광의 반사에 대해 반도체 웨이퍼의 에지를 검사한다.
그러나, 이러한 육안 검사는 신뢰성이 없으므로, 모든 반도체 웨이퍼에 대해 균일한 에지 품질을 보장할 수 없다. 또한, 육안 검사는, 있을 수 있는 불완전한 공정에 관해 결론을 도출하기 위해, 반도체 웨이퍼의 에지 영역에 있는 작은 결함을 완벽히 신뢰성 있게 검출하기에는 부적합하다.
또한, 활용 가능한 검사 장치(inspection appliance)가 있지만, 이것은 3mm의 테두리 제외 구역(exclusion zone)에 이르는 웨이퍼 에지까지만 반도체 웨이퍼를 검사할 수 있는 것이 일반적이다. 대부분의 공지된 검사 장치는 에지 영역 전체, 즉 반도체 웨이퍼의 에지와 상기 테두리 제외 구역 모두를 검사하는 데 이용할 수는 없다.
예로서, 특허 문헌 EP 1348947 A1에는 반도체 웨이퍼의 에지 영역 전체가 아닌 에지를 검사하는 데 이용할 수 있는 검사 장치가 개시되어 있다.
대조적으로, 특허 문헌 DE 10352938 A1에는 반도체 웨이퍼의 테두리 제외 구역을 포함하는 에지 영역 전체에서 일정한 크기를 초과하는 결함을 자동적으로 검출할 수 있는 검사 장치가 개시되어 있다.
본 발명의 목적은 에지 품질이 향상된 반도체 웨이퍼 및 이러한 반도체 웨이퍼를 제조하는 방법을 제공하는 것이다.
본 발명의 목적은 0.3㎛ 이상의 크기를 가진 결함이 없는 에지 영역을 포함하는 반도체 웨이퍼에 의해 달성된다.
본 발명에서, 상기 에지 영역은 하나 이상의 반도체 웨이퍼의 에지를 포함한다.
상기 반도체 웨이퍼의 에지 영역은, 반도체 웨이퍼의 전면 및 후면 상에 반도체 웨이퍼의 에지 및 3mm의 테두리 영역(peripheral region)을 포함하는 것이 바람직하다.
상기 반도체 웨이퍼의 에지 영역은, 상기 반도체 웨이퍼의 에지의 모든 경사지고 라운딩 처리된 표면을 포함하는 것이 바람직하다.
상기 결함은 상기 반도체 웨이퍼의 에지 영역 상에 입자, 스폴링, 크랙, 스크래치, 스폿, 오염 및 스택킹 결점(stacking fault)을 포함한다.
상기 반도체 웨이퍼의 에지는 폴리싱되는 것이 바람직하다.
상기 반도체 웨이퍼는, 단결정 실리콘 웨이퍼, 폴리싱된 실리콘 웨이퍼, 에피택셜 코팅을 구비한 실리콘 웨이퍼, 예를 들면 아르곤 분위기에서 열처리된 실리콘 웨이퍼, 변형된 실리콘층을 가진 웨이퍼, SOI(silicon on insulator) 웨이퍼 또는 sSOI(strained silicon on insulator) 웨이퍼인 것이 바람직하다.
본 발명의 목적은 또한, 반도체 웨이퍼의 제조 방법으로서,
(a) 라운딩 처리되고 에칭된 에지를 가진 반도체 웨이퍼를 제공하는 단계;
(b) 상기 반도체 웨이퍼의 에지를 폴리싱하는 단계―이 단계에서, 중심을 축으로 하여 회전하는 척에 고정되고 상기 척 외부로 돌출되는 반도체 웨이퍼, 및 상 기 척에 대해 특정 각도로 경사지고 중심을 축으로 하여 회전하는 폴리싱 천으로 피복되어 있는 하나 이상의 폴리싱 드럼이, 서로 대향하여 접근하고, 폴리싱 연마제가 연속적으로 공급되는 상태에서 특정한 접촉 압력으로 서로 맞대어 가압되고, 상기 반도체 웨이퍼가 소정의 회수를 회전한 후에는 상기 폴리싱 드럼과 상기 반도체 웨이퍼는 서로 이격되도록 이동한다―;
(c) 상기 반도체 웨이퍼를 세정하는 단계;
(d) 검사 유닛을 사용하여 상기 반도체 웨이퍼의 에지 영역을 검사하는 단계; 및
(e) 상기 반도체 웨이퍼를 추가로 가공하는 단계
를 상기 순서로 포함하고,
단계(d)에 기재된 상기 반도체 웨이퍼의 에지 영역의 검사는 자동적으로 검출하며 상기 에지 영역에 있는 크기가 0.3㎛보다 큰 모든 결함을 분류하고, 상기 검사 단계에서 결함이 검출되면, 상기 반도체 웨이퍼를 단계(b) 내지 단계(d)에 기재된 바와 같이 재가공한 다음 단계(e)에 기재된 바와 같이 추가 가공하며, 단계(b)에 기재된 에지 폴리싱 단계는 상기 결함의 분류를 기준으로 최적화된 폴리싱 파라미터로 수행되거나, 또는 검출된 결함으로 인해 재가공이 불가능한 경우에는 그러한 반도체 웨이퍼를 선별하여 제거하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법에 의해 달성된다.
본 발명에 따른 방법에서, 우선적으로는 라운딩 처리되고 에칭된 에지를 가진 반도체 웨이퍼가 제공된다. 이를 위해서, 반도체 웨이퍼는 종래 기술에 따라 단결정으로부터 얻어지고, 그 에지는 라운딩 처리되고, 그의 전면 및 후면은 연마 및/또는 래핑(lapping) 공정에 의해 레벨링(leveling)되고 습식 화학적 에칭 처리가 수행되는 것이 바람직하다.
상기 반도체 웨이퍼의 라운딩 처리되고 에칭된 에지는, 이어서 단계(b)에 기재된 바와 같이 폴리싱된다.
이를 위해서 상업적으로 입수 가능한 자동화 에지 폴리싱 유닛을 이용할 수 있다. 상기 반도체 웨이퍼는 중심을 축으로 하여 회전하는 척에 고정되고 상기 척 외부로 돌출된다. 폴리싱 천으로 피복되어 있고 상기 척에 대해 특정한 각도로 경사진, 중심을 축으로 하여 회전하는 폴리싱 드럼 및 상기 반도체 웨이퍼가 고정된 척은 서로 대향하여 이동하여, 폴리싱 연마제가 연속적으로 공급되는 가운데 특정한 접촉 압력으로 서로 맞대어 가압된다.
다음으로, 상기 반도체 웨이퍼는 단계(c)에 기재된 바와 같이 세정 처리된다. 세정 단계는 복수의 반도체 웨이퍼가 입욕(入浴)되어 동시에 세정되는 배치 공정으로 수행되거나 또는 분무 공정을 이용하여 수행되거나, 그렇지 않으면 단일 웨이퍼 공정으로 수행될 수 있다.
본 발명에 있어서, 복수의 반도체 웨이퍼, 예를 들면 에지 폴리싱 공정이 행해진 모든 웨이퍼를, 하기 순서로 동시에 세정하는 입욕 세정을 수행하는 것이 바람직하다: 플루오르화수소산(HF) 수용액에 의한 세정 - 초순수에 의한 헹굼 - TMAH/H2O2(테트라메틸암모늄 하이드록사이드/과산화수소)에 의한 세정 - 초순수에 의한 헹굼. 그런 다음, 반도체 웨이퍼를 건조한다. 건조는, 원심 건조, 온수 또는 HF/오존 원리에 따라 작동되는 상업적으로 입수 가능한 장치를 이용하여 수행되는 것이 통상적이다. 세정 및 건조 단계 후에 얻어지는 에지 폴리싱을 거친 반도체 웨이퍼는 건조 상태이고 친수성이다.
입욕 세정 단계에 이어서, 단계(d)에 따라 반도체 웨이퍼의 에지 영역의 검사가 수행된다.
이를 위해서, 바람직하게는 특허 문헌 DE 10352936 A1에 기재된 장치와 같은 종래 기술에 따른 검사 유닛이 사용된다. 이 형태의 검사 유닛의 작동 모드는 어두운 필드에서 광을 검출하는 것에 기초하는데, 여기서 광은, 예를 들면 결정 결함, 손상, 스크래치, 불순물 또는 입자와 같은 광 점 결함(light point defect; LPD)으로 알려진 지점에서 산란된다. 상기 방법에서 각각의 결함에는, "라텍스 스피어 등가(latex sphere equivalent; LSE)"로 알려진 광 산란 특성에 대응하는 크기가 할당된다.
상기 에지 영역은 적어도 상기 반도체 웨이퍼의 에지를 포함한다.
상기 반도체 웨이퍼의 에지 영역은 반도체 웨이퍼의 에지의 경사지고 라운딩 처리된 모든 표면을 포함하는 것이 바람직하다.
상기 에지 영역은 상기 반도체 웨이퍼의 에지 및 상기 반도체의 전면 및 후면 상에 3mm의 테두리 영역을 포함하는 것이 바람직하다.
반도체 웨이퍼의 에지 영역의 검사 단계에서 상기 에지 영역에서 크기가 0.3㎛보다 큰 결함이 검출되어 분류된다.
이 크기보다 큰 결함을 가진 반도체 웨이퍼는 단계(b)에 따라 에지의 또 다른 폴리싱에 의해, 최적화된 폴리싱 파라미터로 재가공되거나, 재가공이 불가능할 경우에는 선별되어 제거된다.
본 발명에 따르면, 폴리싱 파라미터의 최적화는 검사 시 검출된 결함의 분류에 기초하여 수행된다.
에지 품질에 대한 요구를 충족시키는 반도체 웨이퍼만이 단계(e)에 따라 추가로 가공된다는 사실 때문에, 반도체 웨이퍼의 에지 영역의 균일한 품질을 보장할 수 있는 것이며, 이점은 경우에 따라서 반도체 웨이퍼의 에지 영역에서 높은 기계적 응력을 수반하기도 하는, 계속된 추가 가공에 있어서 매우 유리하다.
단계(e)에 따른 추가 가공은, 예를 들면, 반도체 웨이퍼를 폴리싱하는 단계(양면 폴리싱, 화학적 기계적 폴리싱), 이면(裏面)을 밀봉하는 단계, 반도체 웨이퍼의 전면 상에 에피택셜층을 증착하는 단계 또는 수소나 아르곤 분위기에서 반도체 웨이퍼를 열처리하는 단계를 포함할 수 있다.
따라서, 본 발명에 따르면, 에지 폴리싱 및 세정 과정에서 반도체 웨이퍼의 에지 영역에서 결함이 검출되면, 최적화된 폴리싱 파라미터를 이용한 에지 폴리싱에 의해 재가공이 수행된다.
이하의 텍스트에서는 전형적으로 일어나는 결함 또는 결함 분류에 의거한 폴리싱 파라미터에 대한 값의 최적화된 바람직한 범위를 설명하는데, 본 발명에 따르면, 상기 폴리싱 파라미터는 에지 폴리싱 동안 반도체 웨이퍼의 재가공 공정의 일부로서 에지 영역을 검사하고 결함을 분류한 후에 더욱 최적화된다.
에지 폴리싱 동안, 반도체 웨이퍼가 고정되어 있는 척은 중심을 축으로 하여 회전한다. 척이 1회전하는 데에는 50∼150초(회전 시간) 걸리는 것이 바람직하다.
폴리싱 천으로 피복되어 있고 바람직하게는 500∼1000/분의 회전 속도로 회전하는 폴리싱 드럼과 척은 서로 대향하여 이동하고, 폴리싱 드럼은 반도체 웨이퍼에 대해 설정된 각도로 경사져 있고 반도체 웨이퍼는 척을 약간 벗어나게 돌출되도록 척에 고정되어 있으므로, 폴리싱 드럼으로의 접근이 가능하다. 설정된 각도는 30∼50°가 바람직하다.
반도체 웨이퍼 및 폴리싱 드럼은 소정의 접촉 압력 하에 폴리싱 연마제가 연속적으로, 바람직하게는 0.15∼0.40 리터/분의 유량으로 공급되는 상태에서 서로 맞대어 가압되고, 상기 접촉 압력은 롤에 부착된 분동에 의해 설정된다. 접촉압은 2∼4 kg으로 선택하는 것이 바람직하다.
반도체 웨이퍼와 폴리싱 드럼은 반도체 웨이퍼 또는 반도체 웨이퍼가 고정된 척이 2∼8 회전한 후 서로 이격되도록 이동시키는 것이 바람직하다.
[실시예]
반도체 웨이퍼를 검사하는 동안, 0.3㎛ 이상의 크기를 가진 결함이 에지 영역에서 검출되었다. 따라서, 다음과 같은 최적화 폴리싱 파라미터를 설정한 상태에서 에지 폴리싱에 의해 상기 반도체 웨이퍼를 재가공했다: 척 회전 시간 - 85초(1회전당), 폴리싱 드럼 회전 속도 - 800/분, 접촉 압력 - 3 kg, 설정 각도 - 40°, 폴리싱 연마제 유량 - 반도체 웨이퍼(또는 척)의 4회전에 대해 0.30 리터/분. 상기 폴리싱 파라미터는 검출된 결함의 분류에 기초하여 설정되었다. 배치 세정 후, 에지 영역에 대한 추가 검사에서 크기가 0.3㎛보다 큰 결함을 검출할 수 없었다.
에지 폴리싱은 반도체 웨이퍼의 에지에 영향을 주는 가장 중요한 공정 단계인데, 그것은 일반적으로, 반도체 웨이퍼의 제조 공정 시퀀스에서 반도체 웨이퍼의 에지를 직접 가공하는 단계를 수반하는 마지막 공정 단계이기 때문이다. 따라서, 이 공정 단계 후 반도체 웨이퍼의 에지 영역의 체크 및 공정 제어가 특히 중요하다.
그러나, 반도체 웨이퍼의 에지 영역에 영향을 주는 다른 공정 단계 후에, 반도체 웨이퍼의 에지 영역을 체크하고, 대응하는 공정 단계를 제어하는 것이 바람직하다.
따라서, 반도체 웨이퍼의 에지 영역에 영향을 주는 복수의 공정 단계를 포함하는 반도체 웨이퍼의 제조 방법에서, 각각의 상기 공정 단계 후에 검사 유닛을 이용하여 반도체 웨이퍼의 에지 영역을 체크하는 것이 바람직하고, 반도체 웨이퍼의 에지 영역은 에지 및 에지로부터 3mm 거리의 전후면의 테두리 영역을 포함하고, 체크 과정중에 상기 반도체 웨이퍼의 에지 영역에서 크기가 0.3㎛보다 큰 결함은 자동적으로 검출되고 분류된다.
반도체 웨이퍼의 에지 영역은 에지 폴리싱 이외에 추가 가공 단계, 특히 에지 연마, 에칭, 양면 폴리싱, 화학적 기계적 폴리싱 또는 반도체 웨이퍼 상의 에피택셜 증착에 의해, 즉, 본 발명에 따른 방법의 단계(a)에 따라 라운딩 처리되고 에칭된 에지를 가진 반도체 웨이퍼를 제공하는 역할을 하는 처리 단계와, 오로지 에 지 폴리싱 후에, 즉 본 발명에 따른 방법의 단계(e)에 따라 반도체 웨이퍼를 추가 가공하는 동안에 이루어지도록 하는 공정 단계에 의해 영향을 받는다.
반도체 웨이퍼의 에지 영역을 체크하는 공정은 반도체 웨이퍼의 에지 영역에 영향을 주는 각 공정 단계 후에 수행되는 것이 바람직하다.
모든 처리된 반도체 웨이퍼를 체크하는 것이 바람직하다.
종래에 알려져 있는 검사 유닛, 바람직하게는 특허 문헌 DE 10352936 A1을 통해 알려져 있는 장치를 사용하여 반도체 웨이퍼의 에지 영역을 자동으로 체크하고 결함 분류를 자동으로 실행한다. 상기 검사 유닛은 크기가 0.3㎛보다 큰 결함을 검출할 수 있다.
반도체 웨이퍼의 에지 영역의 체크에 의해 결함이 검출되면, 가능한 한 결함이 없는 반도체 웨이퍼를 제조한다는 관점에서 선행 공정 단계 중 하나를 제어한다. 이를 위해서는, 예를 들면 공정 파라미터를 조절하거나 최적화한다.
에지 영역에서 결함이 검출된 반도체 웨이퍼는 최적화 공정 파라미터를 이용하여 재가공하는 것이 바람직하다.
재가공이 불가능한 경우에는 당해 반도체 웨이퍼를 선별하여 제거한다.
바람직하게는 모든 반도체 웨이퍼가 체크된다는 사실 때문에, 결함이 있는 반도체 웨이퍼는 재가공되거나, 그렇지 않으면 선별되어 제거되고, 반도체 웨이퍼의 에지 영역에 대한 체크는 에지 영역의 품질에 영향을 주는 각각의 공정 단계 후에 이루어지므로, 본 발명에 따른 방법을 이용하여 제조되는 모든 반도체 웨이퍼는 크기가 0.3㎛ 이상인 결함을 전혀 갖지 않는 것을 보장할 수 있다.
결함에 대한 반도체 웨이퍼의 체크는 하기 공정 단계 및 에지 폴리싱 후에 수행되는 것이 바람직하다:
에지 연마 후에, 반도체 웨이퍼는 연마 결함 및 선행 공정 단계로부터 초래된 결함에 대해 체크되는 것이 바람직하다.
에칭 후에, 반도체 웨이퍼는 에칭 결함에 대해 체크되는 것이 바람직하다.
양면 폴리싱, 화학적 기계적 폴리싱 후 또는 에피택셜 증착 단계 후에, 반도체 웨이퍼는 취급 결함, 스폿, 스크래치, 입자 또는 거칠기와 관련된 불균질성에 대해 체크되는 것이 바람직하다.
이하의 텍스트는 에지 영역에서 발생되는 결함, 이들 결함의 원인 및 그러한 결함에 대처하기 위해 취할 수 있는 가능한 대책과 관련한 몇 가지 공정 단계의 예에 대한 설명을 제공한다.
양면 폴리싱 후, 검사에 의해 반도체 웨이퍼의 에지 상에서 접선방향으로 형성된 스크레치가 검출된다. 이러한 스크레치는 리워크(rework)될 수 없고, 당해 반도체 웨이퍼는 폐기된다. 양면 폴리싱 후에 나타난 에지 스크레치의 원인으로 가능한 것은 폴리싱 장치의 캐리어에 부착된 이물질 또는 반도체 웨이퍼의 동반 단편이거나, 또는 플라스틱 코팅이 마모되거나 캐리어의 플라스틱 코팅의 부분적 이탈로 야기된 마모 캐리어일 수 있다. 이를 교정하는 대책은, 예를 들면 폴리싱 장치를 정지시키고, 폴리싱 파라미터를 체크하거나, 폴리싱 장치를 세정하거나, 캐리어를 검사하여 필요한 경우에는 교체하는 등의 공정 제어에 의해 이루어질 수 있다.
에지 라운딩 후, 감사에 의해 반도체 웨이퍼의 에지에서의 스폴링을 검출한다. 이러한 형태의 스폴링의 원인으로 가능한 것 중 하나는, 단결정으로부터 반도체 웨이퍼를 소잉(sawing)하거나 제거하는 동안 형성되는 크랙일 수 있고, 그러한 크랙은 에지 라운딩 시 크기가 증가되어 스폴링을 야기한다. 또 다른 가능한 원인은 부정확한 취급에 기인할 수 있다. 이러한 특징의 스폴링은 반도체 웨이퍼에 대해 특히 중대한 결함을 형성하는데, 그것은 검출되지 않은 스폴링으로 인해, 후속되는 가공 단계, 예를 들면 양면 폴리싱 동안 반도체 웨이퍼가 파괴됨으로써, 폴리싱 장치가 손상되고, 그에 따라 폴리싱된 반도체 웨이퍼의 전체 배치의 폐기로 이어질 수도 있을 것이다.
반도체 웨이퍼의 에지에서 입자가 검출되면, 양면 폴릿이 후에 이들 입자를 추가의 세정에 의해 문제 없이 제거할 수 있다.
반도체 웨이퍼의 에피택셜 코팅 후에, 에피택셜 코팅된 반도체 웨이퍼의 에지에서 스택킹 결점이 검출되는 경우에는 리워킹이 필요하다. 스택킹 결점의 이유가 될 수 있는 원인은, 결정 겸함 또는 결정 격자 내의 변형이다. 공정을 제어하는 동안의 교정 대책은 단결정 인상 공정을 최적화하는 것일 수 있다.
본 발명의 방법을 이용함으로써 종래에 비해 결함이 없는, 향상된 에지 품질의 반도체 웨이퍼를 제조할 수 있다.

Claims (15)

  1. 0.3㎛ 이상의 크기를 가진 결함이 없는 에지 영역(edge region)을 포함하는 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 반도체 웨이퍼의 에지 영역이 상기 반도체 웨이퍼의 에지 및 상기 반도체의 전면 및 후면 상에 3mm의 테두리 영역(peripheral region)을 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 웨이퍼의 에지가 폴리싱(polishing)되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 결함이, 입자, 스폴링(spalling), 크랙(crack), 스크래치(scratch), 오염, 스택킹 결점(stacking fault) 및 스폿(spot)을 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    단결정 실리콘 웨이퍼, 폴리싱된 실리콘 웨이퍼, 에피택셜 코팅을 구비한 실리콘 웨이퍼, 열처리된 실리콘 웨이퍼, 변형된(strained) 실리콘층을 가진 웨이퍼, SOI(silicon on insulator) 웨이퍼 또는 sSOI(strained silicon on insulator) 웨이퍼인 것을 특징으로 하는 반도체 웨이퍼.
  6. 반도체 웨이퍼의 제조 방법으로서,
    (a) 라운딩 처리되고 에칭된 에지를 가진 반도체 웨이퍼를 제공하는 단계;
    (b) 상기 반도체 웨이퍼의 에지를 폴리싱하는 단계로서, 중심을 축으로 하여 회전하는 척(chuck)에 고정되고 상기 척 외부로 돌출되는 상기 반도체 웨이퍼, 및 상기 척에 대해 특정 각도로 경사지고 중심을 축으로 하여 회전하는, 폴리싱 천으로 피복되어 있는 하나 이상의 폴리싱 드럼을, 서로 접근하도록 이동시켜 폴리싱 연마제가 연속적으로 공급되는 상태에서 특정한 접촉 압력으로 서로 맞대어 가압되도록 하고, 상기 반도체 웨이퍼가 소정의 회수를 회전한 후에는 상기 폴리싱 드럼과 상기 반도체 웨이퍼를 서로 이격되도록 이동시키는 것을 특징으로 하는 폴리싱 단계;
    (c) 상기 반도체 웨이퍼를 세정하는 단계;
    (d) 검사 유닛을 사용하여 상기 반도체 웨이퍼의 에지 영역을 검사하는 단계; 및
    (e) 상기 반도체 웨이퍼를 추가로 가공하는 단계
    를 상기 순서로 포함하고,
    단계(d)에 기재된 상기 반도체 웨이퍼의 에지 영역의 검사 단계에서는 상기 에지 영역에 있는 크기가 0.3㎛보다 큰 모든 결함을 자동적으로 검출 및 분류하고, 상기 검사 단계에서 결함이 검출되면, 상기 반도체 웨이퍼를 단계(b) 내지 단계(d)에 기재된 바와 같이 재가공한 다음 단계(e)에 기재된 바와 같이 추가 가공하며, 단계(b)에 기재된 에지 폴리싱 단계는 상기 결함의 분류를 기준으로 최적화된 폴리싱 파라미터로 수행되거나, 또는 검출된 결함으로 인해 재가공이 불가능한 경우에는 그러한 반도체 웨이퍼를 선별하여 제거하는 것을 특징으로 하는
    반도체 웨이퍼의 제조 방법.
  7. 제6항에 있어서,
    상기 반도체 웨이퍼의 에지 영역은 반도체 웨이퍼의 에지 및 반도체 웨이퍼의 전면 및 후면 상 3mm의 테두리 영역을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 반도체 웨이퍼의 에지를 폴리싱하는 동안,
    상기 척의 회전 시간은 50∼150초이고,
    상기 폴리싱 드럼의 회전 속도는 500∼1000/분이고,
    상기 폴리싱 드럼과 상기 반도체 웨이퍼 사이의 설정 각도는 30∼50°이고,
    상기 폴리싱 연마제의 유량은 0.15∼0.40리터/분이고,
    상기 접촉 압력은 2∼4 kg이고,
    상기 반도체 웨이퍼와 상기 폴리싱 드럼은 반도체 웨이퍼가 2∼8회전된 후 서로 이격되도록 이동시키는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    단계(c)에 따른 상기 반도체 웨이퍼의 세정 단계는, 플루오르화수소산(HF) 수용액에 의한 세정 - 초순수에 의한 헹굼 - TMAH/H2O2(테트라메틸암모늄 하이드록사이드/과산화수소)에 의한 세정 - 초순수에 의한 헹굼의 순서로 수행되고, 그런 다음 상기 반도체 웨이퍼를 건조하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    단계(e)에 기재된 추가 가공은, 상기 반도체 웨이퍼의 전면을 폴리싱하는 단계 - 후면을 밀봉하는 단계 - 상기 반도체 웨이퍼의 전면 상에 에피택셜층을 증착하는 단계 - 수소 또는 아르곤 분위기 하에서 상기 반도체 웨이퍼를 열처리하는 단계 중 하나 이상의 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  11. 제6항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼의 에지 영역에 영향을 주는 복수의 공정 단계를 포함하고, 상기 공정 단계 각각이 수행된 후, 반도체 웨이퍼의 에지 및 상기 에지로부터 3mm의 거리에 전면 및 후면의 테두리 영역을 포함하는 반도체 웨이퍼의 에지 영역을 검사 유닛으로 체크하고, 상기 체크 공정중에 상기 반도체 웨이퍼의 에지 영역에서 크기가 0.3㎛보다 큰 결함을 자동적으로 검출하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  12. 제11항에 있어서,
    상기 반도체 웨이퍼의 에지 영역에 영향을 주는 공정 단계는, 에지 연마(edge grinding), 양면 폴리싱, 에칭 단계 및 상기 반도체 웨이퍼 상의 에피택셜층 증착 등의 공정을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    가공된 상기 반도체 웨이퍼 각각의 에지 영역을 체크하는 공정을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    결함을 검출하는 동안 최적화된 공정 파라미터를 이용하여 상기 반도체 웨이퍼를 재가공하고, 또는 검출된 결함으로 인해 재가공이 불가능한 경우에는, 그러한 반도체 웨이퍼를 선별하여 제거하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방 법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    결함을 검출하는 동안, 선행 공정 단계들 중 어느 한 단계를 공정 파라미터의 최적화에 의해 제어하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
KR1020060067917A 2005-07-21 2006-07-20 반도체 웨이퍼 및 그 제조 방법 KR100861101B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005034120A DE102005034120B4 (de) 2005-07-21 2005-07-21 Verfahren zur Herstellung einer Halbleiterscheibe
DE102005034120.9 2005-07-21

Publications (2)

Publication Number Publication Date
KR20070012229A true KR20070012229A (ko) 2007-01-25
KR100861101B1 KR100861101B1 (ko) 2008-09-30

Family

ID=37650122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060067917A KR100861101B1 (ko) 2005-07-21 2006-07-20 반도체 웨이퍼 및 그 제조 방법

Country Status (7)

Country Link
US (1) US7387963B2 (ko)
JP (1) JP4996888B2 (ko)
KR (1) KR100861101B1 (ko)
CN (1) CN100490126C (ko)
DE (1) DE102005034120B4 (ko)
SG (1) SG129398A1 (ko)
TW (1) TWI332238B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101233216B1 (ko) * 2011-09-27 2013-02-15 엘지전자 주식회사 태양전지용 웨이퍼 및 이의 제조방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006037267B4 (de) * 2006-08-09 2010-12-09 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben mit hochpräzisem Kantenprofil
TWI417431B (zh) * 2008-09-29 2013-12-01 Sumco Corp 矽晶圓及其製造方法
DE102009011622B4 (de) * 2009-03-04 2018-10-25 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung einer epitaxierten Siliciumscheibe
DE102009038941B4 (de) * 2009-08-26 2013-03-21 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
DE102010014874A1 (de) * 2010-04-14 2011-10-20 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
CN102172861A (zh) * 2010-12-31 2011-09-07 苏州普锐晶科技有限公司 一种小型频率片的高速倒边加工方法
JP2015035595A (ja) * 2013-07-08 2015-02-19 株式会社荏原製作所 研磨方法および研磨装置
CN103560105A (zh) * 2013-11-22 2014-02-05 上海新傲科技股份有限公司 边缘光滑的半导体衬底的制备方法
CN103847032B (zh) * 2014-03-20 2016-01-06 德清晶辉光电科技有限公司 一种大直径超薄石英晶片的生产工艺
TW201838765A (zh) * 2017-04-19 2018-11-01 頂瑞機械股份有限公司 具自動檢測之機械加工裝置
CN108818161B (zh) * 2018-07-24 2020-08-04 上海新昇半导体科技有限公司 硅片的返工系统及方法
CN109623554A (zh) * 2019-01-08 2019-04-16 天津中环领先材料技术有限公司 一种降低硅片边缘粗糙度的边抛工艺
CN110712071A (zh) * 2019-08-27 2020-01-21 浙江博蓝特半导体科技股份有限公司 一种蓝宝石单面抛光厚度不良返抛方法及返抛装置
CN111037370B (zh) * 2019-11-29 2021-04-27 上海磐盟电子材料有限公司 一种圆晶倒角工艺
CN111430223B (zh) * 2020-05-15 2023-06-23 中国科学院微电子研究所 一种预清洗装置
CN114800222B (zh) * 2022-05-13 2023-09-26 中锗科技有限公司 一种锗晶片双面抛光的方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291222A (ja) * 1992-04-10 1993-11-05 Nippon Steel Corp リンス方法および装置
JP2513426B2 (ja) * 1993-09-20 1996-07-03 日本電気株式会社 ウェ―ハ研磨装置
JPH1050640A (ja) * 1996-05-10 1998-02-20 Canon Inc 精密研磨装置およびこれを用いた半導体デバイスの製造方法
DE19732433A1 (de) * 1996-07-29 1998-02-12 Mitsubishi Material Silicon Verfahren und Gerät zum Polieren von Schrägkanten von Halbleiterwafern
JP3055471B2 (ja) * 1996-10-03 2000-06-26 日本電気株式会社 半導体基板の製造方法及びその製造装置
JP3994523B2 (ja) * 1998-05-18 2007-10-24 信越半導体株式会社 シリコンウエーハ鏡面面取り部の検査方法
JP2000084811A (ja) * 1998-09-16 2000-03-28 Tokyo Seimitsu Co Ltd ウェーハ面取り装置
JP2000114329A (ja) * 1998-09-29 2000-04-21 Yuhi Denshi Kk 基板端部の研削面の検査方法とその装置
JP3041785B1 (ja) * 1998-12-28 2000-05-15 東亞合成株式会社 ガス拡散電極の排電方法
DE69800756T2 (de) * 1998-10-15 2001-08-09 Wacker Siltronic Halbleitermat Verfahren und Vorrichtung zum Detektieren, Überwachung und Charakterisierung von Kantendefekten in Halbleiterscheiben
DE19905737C2 (de) * 1999-02-11 2000-12-14 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit verbesserter Ebenheit
JP4778130B2 (ja) 1999-06-17 2011-09-21 スピードファム株式会社 エッジポリッシング装置及びエッジポリッシング方法
DE19949578C2 (de) * 1999-10-14 2003-04-30 Wacker Siltronic Halbleitermat Verfahren zur Kontrolle einer Oberflächenbearbeitung
DE19956250C1 (de) * 1999-11-23 2001-05-17 Wacker Siltronic Halbleitermat Kostengünstiges Verfahren zur Herstellung einer Vielzahl von Halbleiterscheiben
DE10004578C1 (de) * 2000-02-03 2001-07-26 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit polierter Kante
DE10012840C2 (de) * 2000-03-16 2001-08-02 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Vielzahl von polierten Halbleiterscheiben
WO2001082353A1 (fr) * 2000-04-24 2001-11-01 Shin-Etsu Handotai Co., Ltd. Dispositif et procede de polissage du chanfrein peripherique d'une tranche de silicium
EP1306891A4 (en) * 2000-07-10 2007-05-23 Shinetsu Handotai Kk MIRROR BROWN WARP, MIRROR BAG AND MIRROR BAG MACHINE AND METHOD
JP2002076082A (ja) 2000-08-31 2002-03-15 Shin Etsu Handotai Co Ltd シリコンウエーハの検査方法及び製造方法、半導体デバイスの製造方法及びシリコンウエーハ
JP2003177100A (ja) * 2001-12-12 2003-06-27 Sumitomo Mitsubishi Silicon Corp 鏡面面取りウェーハの品質評価方法
DE10212657A1 (de) * 2002-03-21 2002-10-17 Wacker Siltronic Halbleitermat Verfahren zur Reinigung einer Siliciumscheibe nach der Politur
JP3936220B2 (ja) 2002-03-28 2007-06-27 株式会社レイテックス 端部傷検査装置
JP2004079587A (ja) * 2002-08-09 2004-03-11 Reitetsukusu:Kk ウエハ回転装置とこれを有する端部傷検査装置
JP2004153053A (ja) * 2002-10-31 2004-05-27 Trecenti Technologies Inc 半導体集積回路装置の製造方法
JP3534115B1 (ja) * 2003-04-02 2004-06-07 住友電気工業株式会社 エッジ研磨した窒化物半導体基板とエッジ研磨したＧａＮ自立基板及び窒化物半導体基板のエッジ加工方法
DE10352936A1 (de) * 2003-05-19 2004-12-30 Micro-Epsilon Messtechnik Gmbh & Co Kg Verfahren und Vorrichtung zur optischen Qualitätsprüfung von Objekten mit vorzugsweise kreisförmig umlaufendem Rand
EP1625388A1 (de) * 2003-05-19 2006-02-15 Micro-Epsilon Messtechnik GmbH & Co. KG Verfahren und vorrichtung zur optischen qualitätsprüfung von objekten mit vor-zugsweise kreisförmig umlaufendem rand
JP4507157B2 (ja) * 2003-06-17 2010-07-21 信越半導体株式会社 ウエーハ製造工程の管理方法
JP2005135936A (ja) * 2003-10-28 2005-05-26 Mimasu Semiconductor Industry Co Ltd ウエーハの面取り加工方法及びウエーハ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101233216B1 (ko) * 2011-09-27 2013-02-15 엘지전자 주식회사 태양전지용 웨이퍼 및 이의 제조방법

Also Published As

Publication number Publication date
US20070017900A1 (en) 2007-01-25
TW200705563A (en) 2007-02-01
US7387963B2 (en) 2008-06-17
CN1901172A (zh) 2007-01-24
SG129398A1 (en) 2007-02-26
DE102005034120B4 (de) 2013-02-07
CN100490126C (zh) 2009-05-20
JP2007036231A (ja) 2007-02-08
KR100861101B1 (ko) 2008-09-30
JP4996888B2 (ja) 2012-08-08
TWI332238B (en) 2010-10-21
DE102005034120A1 (de) 2007-02-01

Similar Documents

Publication Publication Date Title
KR100861101B1 (ko) 반도체 웨이퍼 및 그 제조 방법
KR101145473B1 (ko) 에피택셜 코팅 실리콘 웨이퍼 및 에피택셜 코팅 실리콘 웨이퍼의 제조 방법
EP1205968A2 (en) Process for reclaiming Si wafers
CN110291618B (zh) 硅晶片的抛光方法及硅晶片的制造方法
CN109690746B (zh) 硅晶片的评价方法、硅晶片制造工序的评价方法、硅晶片的制造方法以及硅晶片
KR20150143151A (ko) 웨이퍼의 연마 방법
WO2018193762A1 (ja) 半導体ウェーハの評価方法及び半導体ウェーハ製造工程の管理方法
CN211992435U (zh) 一种研磨设备
TWI745781B (zh) 半導體晶圓的評估方法及製造方法以及半導體晶圓製造步驟管理方法
JP2002026096A (ja) シリコンウエハーの品質評価方法及び再生方法
CN108818161B (zh) 硅片的返工系统及方法
JP3737585B2 (ja) 半導体ウエハの表面検査方法および半導体装置の製造装置
KR100685010B1 (ko) 반도체 웨이퍼용 연마포 및 연마방법
US20020004265A1 (en) Grind polish cluster and methods to remove visual grind pattern
JP2006332536A (ja) ウエーハのワレ検査装置およびワレ検査方法ならびにウエーハの製造方法
US6244936B1 (en) Method and device for reducing semiconductor defects caused by wafer clamping
JP4664617B2 (ja) 研磨装置及び方法
CN116504673A (zh) 识别晶圆过程中异常的工艺流程
KR20080113710A (ko) 웨이퍼 이면 연마 방법 및 장치
TW200820333A (en) Wafer backside grinding apparatus
JPH11330042A (ja) シリコンウエーハ鏡面面取り部の検査方法
JP2005135936A (ja) ウエーハの面取り加工方法及びウエーハ
KR20180055345A (ko) 웨이퍼 외주 가공장치 및 이를 이용한 가공방법
KR20000025668A (ko) 정전기 척의 파티클 평가방법과 세정 케미컬처리 전사영향 평가방법
KR20070112561A (ko) 컬러 감지기를 갖는 웨이퍼 후면 연마 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120917

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130912

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140911

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150911

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190916

Year of fee payment: 12