KR20070003031A - 나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법 - Google Patents
나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR20070003031A KR20070003031A KR1020050058757A KR20050058757A KR20070003031A KR 20070003031 A KR20070003031 A KR 20070003031A KR 1020050058757 A KR1020050058757 A KR 1020050058757A KR 20050058757 A KR20050058757 A KR 20050058757A KR 20070003031 A KR20070003031 A KR 20070003031A
- Authority
- KR
- South Korea
- Prior art keywords
- source
- capacitor
- dielectric film
- nanomixed
- tio
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 97
- 239000003990 capacitor Substances 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 238000000231 atomic layer deposition Methods 0.000 claims abstract description 35
- 238000000137 annealing Methods 0.000 claims abstract description 10
- 238000002156 mixing Methods 0.000 claims abstract description 4
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 154
- 238000010926 purge Methods 0.000 claims description 106
- 229910052760 oxygen Inorganic materials 0.000 claims description 80
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 64
- 239000001301 oxygen Substances 0.000 claims description 64
- 238000000151 deposition Methods 0.000 claims description 58
- 230000008021 deposition Effects 0.000 claims description 42
- 238000006243 chemical reaction Methods 0.000 claims description 30
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 22
- 239000006227 byproduct Substances 0.000 claims description 15
- 125000003253 isopropoxy group Chemical group [H]C([H])([H])C([H])(O*)C([H])([H])[H] 0.000 claims description 14
- 239000011261 inert gas Substances 0.000 claims description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 238000000280 densification Methods 0.000 claims description 6
- 239000003446 ligand Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 125000004213 tert-butoxy group Chemical group [H]C([H])([H])C(O*)(C([H])([H])[H])C([H])([H])[H] 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052741 iridium Inorganic materials 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 240000007429 Tor tor Species 0.000 claims 3
- 238000010438 heat treatment Methods 0.000 claims 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims 1
- 238000002360 preparation method Methods 0.000 claims 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 abstract 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 abstract 2
- 239000010408 film Substances 0.000 description 63
- 239000007789 gas Substances 0.000 description 19
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910003855 HfAlO Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- -1 Si 3 N 4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 150000004703 alkoxides Chemical class 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002114 nanocomposite Substances 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- OGHBATFHNDZKSO-UHFFFAOYSA-N propan-2-olate Chemical group CC(C)[O-] OGHBATFHNDZKSO-UHFFFAOYSA-N 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
- H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
- H01G4/1236—Ceramic dielectrics characterised by the ceramic dielectric material based on zirconium oxides or zirconates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/20—Dielectrics using combinations of dielectrics from more than one of groups H01G4/02 - H01G4/06
- H01G4/206—Dielectrics using combinations of dielectrics from more than one of groups H01G4/02 - H01G4/06 inorganic and synthetic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/70—Nanostructure
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/902—Specified use of nanostructure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Inorganic Chemistry (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Chemical Vapour Deposition (AREA)
- Formation Of Insulating Films (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 10Å 이하의 EOT를 갖고 누설전류특성이 우수한 유전막을 갖는 캐패시터의 유전막 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 유전막 제조 방법은 원자층증착법을 이용하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 비정질의 [ZrO2]x[TiO2](1-x)를 [(Zr 소스/퍼지/산화원/퍼지)m(Ti 소스/퍼지/산화원/퍼지)n] 사이클(나노믹스드 혼합효과를 증대시키기 위해 m과 n의 비율(m/n)을 0.1∼0.8 범위로 하고, ZrO2와 TiO2를 각각 10Å 미만(0.1Å∼9.9Å)의 두께로 증착)을 Q회 반복 진행하여 증착하므로써, 본 발명은 밴드갭에너지 측면에서 유리한 ZrO2와 유전율 측면에서 유리한 TiO2를 나노믹스드 형태로 혼합하여 캐패시터의 유전막으로 채택하므로써 EOT＜10Å의 값을 요구하는 65nm급 이하의 캐패시터를 제조할 수 있는 효과가 있다.
캐패시터, 유전막, ZrO₂, TiO₂, 원자층증착법, EOT
Description
도 1은 종래 기술에 따른 HfO2/Al2O3 유전막을 갖는 캐패시터를 도시한 도면,
도 2는 본 발명의 제1실시예에 따른 [ZrO2]x[TiO2](1-x)의 원자층증착법을 설명하기 위한 도면,
도 3은 도 2에 의해 증착된 [ZrO2]x[TiO2](1-x)의 구조를 도시한 도면,
도 4는 본 발명의 제2실시예에 따른 [ZrO2]x[TiO2](1-x)의 원자층증착법을 설명하기 위한 도면,
도 5는 본 발명의 [ZrO2]x[TiO2](1-x)을 구비한 캐패시터의 구조를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
61 : 하부전극
62 : [ZrO2]x[TiO2](1-x)
63 : 상부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 두 개의 유전막이 나노믹스드 형태로 혼합된 나노믹스드(Nano-composite) 유전막을 갖는 캐패시터 및 그의 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그러나, 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해서 충분한 용량이 지속적으로 요구되고 있다. 따라서, 현재 DCS(Di-Chloro-Silane) 가스를 사용하여 증착한 실리콘질화막(Si3N4)을 유전체로 사용하고 있는 DRAM용 NO 캐패시터 소자의 경우 표면적이 큰 반구형 구조의 전극 표면을 갖는 3차원 형태의 스토리지노드를 사용하고 있음에도 불구하고, 그 높이가 계속적으로 증가하고 있다.
한편, NO 캐패시터가 256M 이상의 차세대 DRAM 캐패시터에 필요한 충전용량을 확보하는데 그 한계를 보이고 있기 때문에 Ta2O5, Al2O3, HfO2 등의 고유전상수를 갖는 유전막을 채용한 캐패시터 소자 또는 스토리지노드의 구조를 3차원 구조(실린더, 콘케이브)로 개발하는 연구가 본격적으로 진행되고 있다.
그러나, Ta2O5는 누설전류특성이 취약하며, Al2O3(ε=9)는 누설전류특성은 우수하지만 유전상수가 아주 크지 않기 때문에 충전용량 확보에 제약이 있으며, 유전상수가 비교적 큰 HfO2(ε=25)는 충전용량 확보는 우수하지만 항복전계 강도가 낮아 반복적인 전기적 충격에 취약하기 때문에 캐패시터의 내구성이 떨어지는 문제점을 갖고 있다.
이를 해결하기 위해 HfO2/Al2O3와 같은 적층 구조, 즉 이중 유전막(Double dielectric layer) 구조를 채택하는 캐패시터가 제안되었다.
도 1은 종래 기술에 따른 HfO2/Al2O3 유전막을 갖는 캐패시터를 도시한 도면이다.
도 1에 도시된 바와 같이, 하부전극(11)과 상부전극(13) 사이에 위치하는 캐패시터의 유전막(12)은 Al2O3(12a)와 HfO2(12b)가 적층된 이중 유전막 구조를 갖는다.
Al2O3는 유전율이 낮아 80nm급 이하의 소자에서 나노믹스드(nano-mixed) 형태로 제조하여 누설전류를 낮추기 위하여 첨가하여 사용하고 있으며, 물리적 얇은 두께에서도 누설전류가 확보되므로 80nm급 소자까지는 우수한 양산성 및 전기적특성을 가져 적용이 가능하다. 그러나, 콘케이브(Concave) 구조를 사용하는 DRAM의 캐패시터에서는 Tox.eq(Equivalent oxide thickness)에 대한 스케일링(scaling)이 더욱 요구되어 콘케이브 구조에서는 적용이 불가능하다.
이와 같이 콘케이브 구조의 캐패시터에서도 적용하기 위해 최근에는 HfO2와 Al2O3가 각각 일정 조성비로 혼합된 조성물, 즉 나노믹스드(Nano-mixed) 개념으로 증착되는 유전막(이하 'HfAlO 나노믹스드 유전막'이라고 약칭함)을 캐패시터의 유전막으로 사용하고자 하였다.
그러나, HfAlO 나노믹스드 유전막은 Al2O3의 낮은 유전율(ε=9)과 HfO2의 낮은 에너지밴드갭(5eV)로 인하여 70nm 이하의 디자인룰을 갖는 고집적 소자에 필요한 10Å 이하의 EOT(Equivalent Oxide Thickness)를 얻는 것이 실제적으로 불가능하다.
또한, EOT를 낮추기 위하여 물리적 두께를 줄이는 경우, EOT가 10Å 이하의 값을 얻기 이전에 직접 터널링(Direct tunneling)에 의해 누설전류가 급격하게 증가하는 문제가 발생하여 캐패시터의 유전막으로 적용하기가 힘들어진다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 10Å 이하의 EOT를 갖고 누설전류특성이 우수한 나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 유전막은 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 포함하는 것을 특징으로 하고, 상기 나노믹스드 유전막은, 상기 ZrO2와 상기 TiO2가 각각 원자층증착법을 통해 사이클당 0.1Å∼9.9Å 두께를 갖고 혼합된 것을 특징으로 한다.
그리고, 본 발명의 캐패시터 유전막 제조 방법은 원자층증착법을 이용하여 [ZrO2 증착사이클]과 [TiO2 증착사이클]을 각각 m회 및 n회 반복진행하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계, 및 상기 나노믹스드 유전막의 치밀화를 위한 어닐링 단계를 포함하는 것을 특징으로 하며, 상기 [ZrO2 증착사이클]은 Zr 소스를 흡착시키는 단계, 상기 Zr 소스 중에서 미반응 Zr 소스를 제거하기 위한 퍼지 단계, 산소공급원을 공급하여 상기 흡착된 Zr 소스와의 반응을 유도하여 ZrO2를 증착하는 단계, 및 미반응 산소공급원 및 반응부산물을 제거하기 위한 퍼지 단계를 포함하는 것을 특징으로 하며, 상기 [TiO2 증착사이클]은 Ti 소스를 흡착시키는 단계, 상기 Ti 소스 중에서 미반응 Ti 소스를 제거하기 위한 퍼지 단계, 산소공급원을 공급하여 상기 흡착된 Ti 소스와의 반응을 유도하여 TiO2를 증착하는 단계, 및 미반응 산소공급원 및 반응부산물을 제거하기 위한 퍼지 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 캐패시터의 유전막 제조 방법은 원자층증착법을 이용하여 [Zr-Ti 소스/퍼지/산소공급원/퍼지]로 이루어지는 단위사이클을 반복진행하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계, 및 상기 나노믹스드 유전막의 치밀화를 위한 어닐링 단계를 포함하는 것을 특징으로 하고, 상기 [Zr-Ti 소스/퍼지/산소공급원/퍼지] 단위사이클은 Zr-Ti 소스를 흡착시키는 단계, 상기 Zr-Ti 소스 중에서 미반응 Zr-Ti 소스를 제거하기 위한 퍼지 단계, 산소공급원을 공급하여 상기 흡착된 Zr-Ti 소스와의 반응을 유도하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계, 및 미반응 산소공급원 및 반응부산물을 제거하기 위한 퍼지 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 캐패시터는 하부전극, 상기 하부전극 상에 ZrO2과 TiO2가 나노믹스드 형태로 혼합되어 형성된 나노믹스드 유전막, 및 상기 나노믹스드 유전막 상의 상부전극을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 원자층증착법을 이용하여 ZrO2과 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계, 상기 나노믹스드 유전막의 치밀화를 위한 어닐링 단계, 및 상기 어닐링된 나노믹스드 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 밴드갭에너지(Eg)가 큰 ZrO2와 유전율(ε)이 큰 TiO2를 일정 비율로 혼합한 나노믹스드 개념의 [ZrO2]x[TiO2](1-x)를 캐패시터의 유전막으로 사용한다.
다음의 표1은 캐패시터의 유전막으로 사용되는 물질들의 유전율, 밴드갭에너지를 비교한 표이다.
| 유전막 | 유전율 | 밴드갭에너지(Eg, eV) | CBO to Si(eV) |
| SiO2 | 3.9 | 8.9 | 3.5 |
| Si3N4 | 7 | 5.1 | 2.4 |
| Al2O3 | 9 | 8.7 | 2.8 |
| Y2O3 | 15 | 5.6 | 2.3 |
| ZrO2 | 25 | 7.8 | 1.4 |
| HfO2 | 25 | 5.7 | 1.5 |
| Ta2O5 | 26 | 4.5 | 0.3 |
| La2O3 | 30 | 4.3 | 2.3 |
| TiO2 | 80 | 3.5 | 0.0 |
표1에서 알 수 있듯이, SiO2, Si3N4, Al2O3, Y2O3는 유전율이 20 이하의 값을 가지므로 고집적 반도체소자의 캐패시터 유전막에서 요구하는 높은 충전용량을 구현하지 못하고, ZrO2, HfO2, Ta2O5, La2O3, TiO2는 유전율이 20 이상의 값을 가져 고집적 반도체소자의 캐패시터 유전막에서 요구하는 높은 충전용량을 구현할 수 있다.
그러나, Al2O3와 HfO2는 종래기술에서 설명한 것과 같은 문제점을 갖고 있어 고집적 캐패시터의 유전막으로 채택하는데 한계가 있다.
따라서, 본 발명은 밴드갭에너지(Eg)가 7.8 수준으로 큰 ZrO2와 유전율(ε)이 80 수준으로 큰 TiO2를 일정 비율로 혼합한 나노믹스드 개념의 비정질 [ZrO2]x[TiO2](1-x)를 캐패시터의 유전막으로 사용한다. 여기서, ZrO2는 HfO2에 비해 밴드갭에너지가 적어도 0.5eV 이상 큰 값을 나타내고, TiO2는 Al2O3 및 HfO2에 비해 유전율이 적어도 71 이상 큰 값을 나타낸다.
나노믹스드 [ZrO2]x[TiO2](1-x)을 증착하기 위한 원자층증착공정의 단위 사이클은 다음과 같다.
[단위 사이클1]
[(Zr 소스/퍼지/산소공급원/퍼지)m(Ti 소스/퍼지/산소공급원/퍼지)n]Q
위 단위사이클1에서 Zr 소스는 ZrO2를 형성하기 위한 Zr 소스를 공급하는 펄스이고, Ti 소스는 TiO2를 형성하기 위한 Ti 소스를 공급하는 펄스이며, m은 ZrO2의 막두께를 결정하는 (Zr 소스/퍼지/산소공급원/퍼지) 사이클의 사이클횟수, n은 TiO2의 막두께를 결정하는 (Ti 소스/퍼지/산소공급원/퍼지) 사이클의 사이클횟수를 나타내며, Q는 [ZrO2]x[TiO2](1-x)의 총 두께를 결정하는 [(Zr 소스/퍼지/산소공급원/퍼지)m(Ti 소스/퍼지/산소공급원/퍼지)n] 사이클의 횟수를 나타낸다.
단위사이클1을 자세히 살펴보면, (Zr 소스/퍼지/산소공급원/퍼지)m 사이클은 Zr 소스 공급, 퍼지, 산소공급원 공급 및 퍼지로 구성된 사이클을 m회 반복하는 [ZrO2 증착 사이클]을 일컬으며, (Ti 소스/퍼지/산소공급원/퍼지)n 사이클은 Ti 소스 공급, 퍼지, 산소공급원 공급 및 퍼지로 구성된 사이클을 n회 반복하는 [TiO2 증착사이클]을 일컫는다. 상기한 바와 같은 각 증착사이클을 m회 및 n회 반복수행하므로써 요구되는 두께의 ZrO2와 TiO2를 각각 증착하고, [ZrO2 증착사이클]과 [TiO2 증착사이클]을 합친 (Zr 소스/퍼지/산소공급원/퍼지)m(Ti 소스/퍼지/산소공급원/퍼지)n 사이클을 Q회 반복수행하여 [ZrO2]x[TiO2](1-x)의 총 두께를 결정한다.
그리고, ZrO2와 TiO2가 균일하게 혼합되는 효과를 증대시키기 위하여 (Zr 소스/퍼지/산소공급원/퍼지)m 사이클에 의해 형성되는 ZrO2와 (Ti 소스/퍼지/산소공급원/퍼지)n에 의하여 형성되는 TiO2의 두께를 각각 10Å 미만의 두께(0.1Å∼9.9Å)가 되도록 m과 n의 횟수를 조절한다. 여기서, ZrO2와 TiO2의 두께를 각각 10Å 미만의 두께가 되도록 하는 이유는 그 두께가 10Å 이상인 경우에는 ZrO2와 TiO2는 독립적인 막 형태를 가져 [ZrO2]x[TiO2](1-x)이 형성되는 것이 아니라 TiO2/ZrO2의 적층 구조가 형성된다. 이처럼 10Å 이상으로 두껍게 형성하면, 캐패시터 적용시 TiO2 또는 ZrO2가 상부전극과 하부전극에 직접 접촉하게 되어 미세혼합에 의한 결정화를 억제할 수 없고, 밴드갭에너지가 낮은 TiO2가 직접 상/하부전극에 접하여 TiO2와 접한 계면에서의 누설전류특성이 열화되는 문제를 초래한다.
또한, ZrO2와 TiO2의 합금화에 의해 비정질박막을 형성하므로써 우수한 전기적 특성을 확보하기 위해서는 ZrO2의 비율을 조절하므로써 가능한데, 이는 m:n의 비율을 조절하므로써 가능하다.
전술한 바와 같이, ZrO2와 TiO2가 균일하게 혼합되는 효과를 얻고 비정질박막 형성을 위해 사이클횟수인 m과 n을 조절한다. 즉, m/n이 0.1∼0.8이 되도록 한다. 예컨대, n이 100회라면 m은 최소 10회에서 최대 80회가 되는 것이다. 그리고, m과 n은 ZrO2와 TiO2가 10Å 미만이 되는 두께 범위에서 조절하는데, ZrO2와 TiO2가 의 각 사이클당 두께가 0.5Å/사이클이라면, m과 n은 20회가 될 것이다.
도 2는 본 발명의 제1실시예에 따른 나노믹스드 [ZrO2]x[TiO2](1-x)의 원자층증착법을 설명하기 위한 도면으로서, [ZrO2]x[TiO2](1-x)을 원자층증착법에 의해 형성할 때 가스를 챔버내로 공급하는 개념을 나타낸 도면이다. 제1실시예에 따른 [ZrO2]x[TiO2](1-x)은 밴드갭에너지 측면에서 유리한 ZrO2와 유전율 측면에서 유리한 TiO2를 나노믹스드 개념으로 혼합한 비정질의 균일한 [ZrO2]x[TiO2](1-x)이다.
도 2를 참조하여 [ZrO2]x[TiO2](1-x)의 증착예를 자세히 설명하면 다음과 같다.
증착공정을 설명하기 앞서, ZrO2 증착사이클은 (Zr/N2/O3/N2)를 단위사이클로 하고 이 단위사이클을 m회 반복진행한다. 상기 단위사이클에서 Zr는 Zr 소스이고, N2는 퍼지가스이며, O3은 산소공급원이다.
그리고, TiO2 증착사이클은 (Ti/N2/O3/N2)를 단위사이클로 하고 이 단위사이클을 n회 반복진행한다. 상기 단위사이클에서 Ti은 Ti 소스이고, N2는 퍼지가스이며, O3는 산소공급원이다.
그리고, ZrO2 증착사이클과 TiO2 증착사이클은 0.1torr∼10torr의 압력과 100℃∼350℃의 기판온도를 유지하는 챔버 내에서 진행한다.
먼저 ZrO2의 증착에 대해 설명하면, Zr(O-tBu)4, Zr[N(CH3)2]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)(tmhd) 또는 Zr(OtBu)4 중에서 선택되는 어느 하나의 Zr 소스를 0.1torr∼10torr의 압력과 100℃∼350℃의 기판온도를 유지하는 챔버 내부로 0.1초∼3초간 플로우시켜 Zr 소스를 흡착시킨다.
다음에, 미반응 Zr 소스를 제거하기 위해 질소(N2) 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행하고, 산소공급원인 O3 가스를 0.1초∼3초간 플로우시켜 흡착된 Zr 소스와 O3 사이의 반응을 유도하여 ZrO2를 증착한다. 다음에, 미반응 O3 및 반응부산물을 제거하기 위해 질소(N2) 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행한다.
전술한 바와 같은 Zr 소스 공급, N2 퍼지, O3 공급, N2 퍼지의 과정을 단위사이클로 하고, 이 단위사이클을 m회 반복 실시하여 10Å 미만(0.1Å∼9.9Å)의 ZrO2을 증착한다. 그리고, Zr 소스 분자의 산화를 위한 산소공급원으로는 O3외에 H2O 또는 O2 플라즈마를 이용할 수 있고, 퍼지 가스로는 질소(N2) 외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있고, 다른 퍼지 방법으로는 진공펌프를 이용하여 잔류 가스 또는 반응부산물을 외부로 배출시킬 수 있다.
다음으로, TiO2 증착에 대해 설명하면, 기판 온도를 100℃∼350℃, 압력을 0.1torr∼10torr로 유지한 상태에서 알콕사이드계열의 Ti(i-OC2H7)4, Ti(n-OC4H9)4, Ti(t-OC4H9)4, Ti(OC2H5)4, Ti(OCH3)4, Ti(n-OC2H7)4 중에서 선택되는 어느 하나 또는 β-디케토네이트(diketonate)계 리간드(Ligand)를 갖는 Ti(thd)3, Ti(OiPr)2(thd)2 또는 Ti(mpd)(thd)2 중에서 선택되는 어느 하나의 Ti 소스를 0.1초∼3초간 플로우시켜 기판에 Ti 소스를 흡착시킨다. 다음에, 미반응 Ti 소스를 제거하기 위해 질소(N2) 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행하고, 산소공급원인 O3 가스를 0.1초∼3초간 플로우시켜 흡착된 Ti 소스와 O3 사이의 반응을 유도하여 원자층 단위의 TiO2를 증착한다. 다음에, 미반응 O3 및 반응부산물을 제거하기 위해 질소(N2) 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행한다.
전술한 바와 같은 Ti 소스 공급, N2 퍼지, O3 공급, N2 퍼지의 과정을 단위사이클로 하고, 이 단위사이클을 n회 반복 실시하여 10Å 미만(0.1Å∼9.9Å)의 TiO2을 증착한다. 그리고, Ti 소스 분자의 산화를 위한 산소공급원으로는 O3외에 H2O 또는 O2 플라즈마를 이용할 수 있고, 퍼지 가스로는 질소(N2) 외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있으며, 다른 퍼지 방법으로는 진공펌프를 이용하여 잔류 가스 또는 반응부산물을 외부로 배출시킬 수 있다.
상술한 ZrO2과 TiO2 증착시 기판온도를 100℃∼350℃ 범위로 낮게 하는 이유는 Zr 소스 및 Ti 소스의 열분해에 의한 CVD 반응을 최소화하기 위한 것이다. 전술한 것처럼 원자층증착법(ALD)은 화학기상증착법(CVD)에 비해 파티클생성을 억제하는 우수한 특성을 갖고, 고온의 화학기상증착법에 비해 우수한 특성을 갖도록 최대한 기판 온도를 낮추는 것이다.
도 3은 도 2에 의해 증착된 [ZrO2]x[TiO2](1-x)의 구조를 도시한 도면이다.
도 3을 참조하면, [ZrO2]x[TiO2](1-x)은 ZrO2와 TiO2가 레이어 바이 레이어(Layer by layer) 개념으로 적층되어 형성되는 것이 아니라 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 구조를 갖는다.
이처럼 나노믹스드 형태로 혼합된 구조를 갖는 이유는 도 2에 의한 원자층증착법을 이용하여 ZrO2와 TiO2를 증착하기 때문이며, 특히 ZrO2 증착사이클의 사이클횟수(m)와 TiO2 증착사이클의 사이클 횟수(n)를 조절하여 ZrO2와 TiO2를 각각 사이클당 10Å 미만(0.1Å∼9.9Å)의 얇은 두께로 형성하기 때문이다. 여기서, ZrO2와 TiO2의 0.1Å∼9.9Å 두께는 각 막들이 불연속적으로 형성되는 두께로, 10Å 이상의 두께로 증착하는 경우에는 연속적인 막 형태의 독립적인 구조를 가져 ZrO2와 TiO2가 레이어 바이 레이어 형태로 적층(stack)되는 구조가 된다.
위와 같이 원자층증착법을 이용하여 ZrO2와 TiO2가 혼합되어 있는 [ZrO2]x[TiO2](1-x)을 형성하기 위해서 다음의 조건을 만족해야 한다.
첫째, ZrO2와 TiO2의 나노믹스드(Nano-mixed) 효과를 증대시키기 위하여 (Zr 소스/퍼지/산소공급원/퍼지)m 사이클에 의해 형성되는 ZrO2와 (Ti 소스/퍼지/산소공급원/퍼지)n 사이클에 의해 형성되는 TiO2의 두께가 각각 10Å 미만(0.1Å∼9.9Å)의 두께가 되도록 한다. 여기서, 각각 막의 두께가 10Å 이상이 되면 각각의 막이 독립적인 특성-연속적인 막-을 발휘하므로 TiO2/ZrO2 적층구조가 되어 오히려 열화된 특성을 보일 수 있다.
둘째, 레이어 바이 레이어(layer by layer) 개념이 아니라 ZrO2와 TiO2가 혼합되는 나노믹스드 구조를 위해 (Zr 소스/퍼지/산소공급원/퍼지)m 사이클과 (Ti 소스/퍼지/산소공급원/퍼지)n 사이클에서 사이클 횟수인 m과 n을 조절한다. 즉, m/n이 0.1∼0.8이 되도록 한다. 예컨대, n이 100회라면 m은 최소 10회에서 최대 80회가 되는 것이다. 그리고, m과 n은 ZrO2와 TiO2가 10Å 미만이 되는 두께 범위에서 조절하는데, ZrO2와 TiO2의 각 사이클당 두께가 0.5Å/사이클이라면, m과 n은 20회가 될 것이다.
위와 같이, 사이클횟수인 m과 n을 조절하면, ZrO2와 TiO2가 적층되는 것이 아니라 혼합되는 나노믹스드 구조를 형성하고, 이로써 ZrO2도 아니고 TiO2도 아닌 새로운 나노믹스드 물질인 [ZrO2]x[TiO2](1-x)가 형성되는 것이다.
전술한 것처럼, ZrO2와 TiO2가 나노믹스드 구조로 혼합된 [ZrO2]x[TiO2](1-x) 를 원자층증착법을 통해 증착사이클비(m/n)를 조절하여 각각 0.1Å∼9.9Å의 두께로 증착하여 나노믹스드 형태로 혼합하여 증착하면, ZrO2, TiO2 또는 TiO2/ZrO2 적층 구조에 비해 결정화온도가 높아지고 고온에서도 잘 견디며, 유전특성이 우수해진다.
도 4는 본 발명의 제2실시예에 따른 나노믹스드 [ZrO2]x[TiO2](1-x)의 원자층증착법을 설명하기 위한 도면으로서, [ZrO2]x[TiO2](1-x)을 원자층증착법에 의해 형성할 때 가스를 챔버내로 공급하는 개념을 나타낸 도면이다. 제2실시예에 따른 [ZrO2]x[TiO2](1-x)은 밴드갭에너지 측면에서 유리한 ZrO2와 유전율 측면에서 유리한 TiO2를 나노믹스드 개념으로 혼합한 비정질의 균일한 [ZrO2]x[TiO2](1-x)이다.
나노믹스드 [ZrO2]x[TiO2](1-x)을 증착하기 위한 원자층증착공정의 단위 사이클은 다음과 같다.
[단위 사이클2]
[(Zr-Ti 소스/퍼지/산소공급원/퍼지)]Q
여기서, Zr-Ti는 [ZrO2]x[TiO2](1-x)을 위한 단일 분자 소스이고, Q는 [(Zr-Ti 소스/퍼지/산소공급원/퍼지)]의 횟수이다.
위 [(Zr-Ti 소스/퍼지/산소공급원/퍼지) 사이클은 Zr-Ti 소스 공급, 퍼지, 산소공급원 공급 및 퍼지로 구성된 사이클을 Q회 반복하는 [ZrO2]x[TiO2](1-x) 증착사이클을 일컬으며, 상기한 바와 같은 증착사이클을 Q회 반복수행하므로써 요구되는 두께의 [ZrO2]x[TiO2](1-x)을 증착한다.
그리고, 제2실시예는 각 사이클 진행시 형성되는 막이 [ZrO2]x[TiO2](1-x)이므로 제1실시예와 다르게 사이클당 증착두께에 제한이 없다.
이하, [(Zr-Ti 소스/퍼지/산소공급원/퍼지)]Q에 의해 [ZrO2]x[TiO2](1-x) 유전막의 증착방법의 일예를 도 4를 참조하여 설명하기로 한다.
먼저, 기판 온도를 100℃∼350℃, 압력을 0.1torr∼10torr로 유지한 상태에서 Zr과 Ti원자가 하나의 분자로 구성된 ZrTi(MMP)2(OiPr)5를 챔버 내부로 0.1초∼3초간 플로우시켜 기판에 ZrTi(MMP)2(OiPr)5를 흡착시킨다. 상기 ZrTi(MMP)2(OiPr)5에서 MMP는 메톡시메틸-2-프로폭사이드이고, OiPr은 이소프로폭사이드(Iso propoxide)이다.
다음에, 미반응 ZrTi(MMP)2(OiPr)5를 제거하기 위해 질소(N2) 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행하고, ZrTi(MMP)2(OiPr)5의 산화를 위해 산소공급원인 O3 가스를 0.1초∼3초간 플로우시켜 흡착된 ZrTi(MMP)2(OiPr)5와 O3 사이의 반응을 유도하여 원자층 단위의 [ZrO2]x[TiO2](1-x)를 증착한다. 다음에, 미반응 O3 및 반응부산물을 제거하기 위해 질소(N2) 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행한다.
전술한 바와 같은 ZrTi(MMP)2(OiPr)5 공급, 퍼지, O3 공급, 퍼지의 과정을 Q회 반복 진행하여 25Å∼200Å 두께로 [ZrO2]x[TiO2](1-x)를 증착한다.
그리고, ZrTi(MMP)2(OiPr)5의 산화를 위한 산소공급원으로는 O3외에 H2O 또는 산소플라즈마도 가능하며, 퍼지 방법으로는 진공펌프를 이용하여 잔류 가스 또는 반응부산물을 제거하거나 상기한 것처럼 비활성 기체인 아르곤 또는 질소를 반응챔버내에 불어넣어 제거하는 방법을 이용한다.
한편, 기판온도를 100℃∼350℃ 범위로 낮게 하는 이유는 Zr-Ti 소스의 열분해에 의한 CVD 반응을 최소화하기 위한 것이다. 전술한 것처럼 원자층증착법(ALD)은 화학기상증착법(CVD)에 비해 파티클생성을 억제하는 우수한 특성을 갖고, 고온의 화학기상증착법에 비해 우수한 특성을 갖도록 최대한 기판온도를 낮추는 것이다.
도 4에 의해 증착된 [ZrO2]x[TiO2](1-x)의 구조는 도 3과 동일하다. 따라서, 제2실시예에 따른 [ZrO2]x[TiO2](1-x)은 ZrO2와 TiO2가 레이어 바이 레이어(Layer by layer) 개념으로 적층되어 형성되는 것이 아니라 ZrO2와 TiO2가 각 사이클당 10Å 미만의 두께로 증착되어 나노믹스드 형태로 혼합된 구조를 갖는다.
이처럼 나노믹스드 형태로 혼합된 구조를 갖는 이유는 도 4에 의한 원자층증착법을 이용하여 ZrO2와 TiO2를 증착하기 때문이며, 특히 ZrO2 증착을 위한 사이클 횟수(m)와 TiO2 증착을 위한 사이클 횟수(n)를 조절하여 ZrO2와 TiO2를 각각 10Å 미만의 두께로 형성하기 때문이다. 여기서, ZrO2와 TiO2의 10Å 미만의 두께는 각 막들이 불연속적으로 형성되는 두께로, 10Å 이상으로 두껍게 증착하는 경우에는 연속적인 막 형태를 가져 ZrO2와 TiO2가 레이어 바이 레이어 형태로 적층되는 구조가 된다.
전술한 바와 같이 [ZrO2]x[TiO2](1-x)은 유전율이 20∼80 수준으로 매우 크고, 더불어 밴드갭에너지가 3.5eV∼7.8eV 수준을 갖는다. 여기서, 유전율과 밴드갭에너지의 값은 m:n의 비율에 따라 쉽게 조정이 가능하다.
참고로, EOT를 12.5Å을 얻기 위해 HfAlO 박막의 유전율이 ∼14 정도인 것을 감안하면 [ZrO2]x[TiO2](1-x)은 HfAlO에 비해 상대적으로 낮은 밴드갭에너지를 갖는다 하더라도 낮은 밴드갭에너지에 따른 누설전류특성은 [ZrO2]x[TiO2](1-x)의 높은 유전율을 이용한 두께 증가로 충분히 극복할 수 있어 EOT를 10Å 이하의 작은 값으로 얻는 것이 가능하다.
전술한 바와 같이, [ZrO2]x[TiO2](1-x)은 ZrO2/TiO2 구조에 비해 EOT를 10Å 이하로 하는 측면에서 더 유리하다.
도 5는 본 발명의 실시예에 따른 [ZrO2]x[TiO2](1-x)를 유전막으로 갖는 캐패시터의 구조를 도시한 도면이다.
도 5를 참조하면, 캐패시터는, 하부전극(61), 하부전극(61) 상에 ZrO2와 TiO2가 나노믹스드 형태로 혼합되어 있는 [ZrO2]x[TiO2](1-x)(62), [ZrO2]x[TiO2](1-x)(62) 상의 상부전극(63)으로 구성된다.
도 5에서, 하부전극(61)과 상부전극(63)은 인(P) 또는 비소(As)가 도핑된 폴리실리콘막, TiN, Ru, RuO2, Pt, Ir 및 IrO2로 이루어진 그룹중에서 선택된 하나이며, 예컨대, 하부전극(61)과 상부전극(63)이 모두 폴리실리콘막으로 구성되어 SIS(Silicon Insulator Silicon) 캐패시터 구조를 형성하거나, 하부전극(61)은 폴리실리콘막이고 상부전극(63)은 금속막 또는 금속산화막으로 구성되어 MIS(Metal Insulator Silicon) 캐패시터 구조를 형성하거나 또는 하부전극(61)과 상부전극(63)이 모두 금속막 또는 금속산화막으로 구성되어 MIM(Metal Insulator Metal) 캐패시터 구조를 형성할 수 있다. 아울러, 하부전극(61)은 적층(stack) 구조, 콘케이브(concave) 구조 또는 실린더(cylinder) 구조의 3차원 구조일 수 있다.
그리고, 하부전극(61)과 상부전극(63) 사이에 위치하는 [ZrO2]x[TiO2](1-x)(62)은 도 2 및 도 4의 원리를 이용하여 원자층증착법(Atomic Layer Deposition; ALD)을 통해 증착한 것으로, 단위사이클2와 같이 TiO2를 원자층 단위로 증착하는 사이클과 ZrO2를 원자층 단위로 증착하는 사이클을 반복 수행하여 총 25Å∼200Å 두께로 형성한 것이다.
상기한 [ZrO2]x[TiO2](1-x)(62)에서, 하부전극(61)과 상부전극(63)에 직접 접촉하는 막이 TiO2 및 ZrO2 단독이 아니고 TiO2와 ZrO2가 모두 하부전극(61)과 상부전극(63)에 직접 접촉하는 형태를 갖는다. 즉, [ZrO2]x[TiO2](1-x)(62)은 TiO2와 ZrO2가 레이어 바이 레이어 개념의 적층(Stack) 형태로 형성된 것이 아니라, TiO2와 ZrO2가 나노믹스드 형태로 혼합된 것이다.
이와 같이, TiO2와 ZrO2가 나노믹스드 형태로 혼합된 [ZrO2]x[TiO2](1-x)(62)은 원자층증착법을 이용하여 증착하기 때문에 가능하다. 즉, 도 2 및 도 4에서 설명한 것처럼, 원자층증착법의 특성상 사이클 횟수 조정에 따라 막을 불연속적으로 형성할 수 있기 때문에 TiO2와 ZrO2가 나노믹스드 형태로 혼합된다.
[ZrO2]x[TiO2](1-x)(62)의 원자층증착방법은 전술한 도 2, 도 4 및 그에 따른 설명을 참조하기로 한다.
상기 [ZrO2]x[TiO2](1-x)(62)은 원자층증착법(ALD)을 이용하여 증착하는데, 이때 TiO2와 ZrO2의 두께가 각각 10Å 미만의 두께가 되도록 각 사이클 횟수를 조절하여 [ZrO2]x[TiO2](1-x)(62)의 총 두께가 25Å∼200Å 두께가 되도록 한다. 도 2 및 도 4의 설명에서 각 사이클횟수의 비율인 m/n의 비율을 0.1∼0.8로 한다고 밝힌 바 있다.
여기서, TiO2와 ZrO2의 10Å 미만의 두께는 각 막들이 불연속적으로 형성되는 두께로, 10Å 이상으로 두껍게 증착하는 경우에는 연속적인 막 형태를 가져 하부전극(61)과 상부전극(63)에 직접 접촉하지 않는 TiO2와 ZrO2의 적층 구조가 되어 [ZrO2]x[TiO2](1-x)보다 특성이 저하된다.
한편, 도 5에서 하부전극(61)이 폴리실리콘막인 경우에는 하부전극(61)의 표면에 후속 [ZrO2]x[TiO2](1-x)(62) 형성시 하부전극(61)의 표면이 산화되어 자연산화막이 형성되는 것을 억제하기 위하여 NH3 분위기에서 800℃∼1000℃ 온도로 10초∼120초동안 RTP(Rapid Thermal Process)를 진행하여 실리콘질화막(SiN, 64)을 형성해준다. 이처럼, 실리콘질화막(64)을 형성해주면 자연산화막 생성으로 인해 초래되는 누설전류특성저하 및 유전율 감소를 방지한다.
전술한 바와 같이, 캐패시터의 유전막으로 나노믹스드 형태를 갖는 [ZrO2]x[TiO2](1-x)를 사용하므로써 얇은 두께에서도 누설전류특성이 확보되어 높은 충전용량을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 밴드갭에너지 측면에서 유리한 ZrO2와 유전율 측면에서 유리한 TiO2를 나노믹스드 형태로 혼합하여 캐패시터의 유전막으로 채택하므로써 EOT가 10Å 이하의 값을 요구하는 65nm급 이하의 캐패시터를 제조할 수 있는 효과가 있다.
Claims (55)
- ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 포함하는 캐패시터의 유전막.
- 제1항에 있어서,상기 나노믹스드 유전막은, 상기 ZrO2와 상기 TiO2가 각각 원자층증착법을 통해 사이클당 0.1Å∼9.9Å 두께를 갖고 혼합된 것을 특징으로 하는 캐패시터의 유전막.
- 제2항에 있어서,상기 나노믹스드 유전막은, 25Å∼200Å 두께인 것을 특징으로 하는 캐패시터의 유전막.
- 원자층증착법을 이용하여 [ZrO2 증착사이클]과 [TiO2 증착사이클]을 각각 m회 및 n회 반복진행하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전 막을 증착하는 단계; 및상기 나노믹스드 유전막의 치밀화를 위한 어닐링 단계를 포함하는 캐패시터의 유전막 제조 방법.
- 제4항에 있어서,상기 [ZrO2 증착사이클]은,Zr 소스를 흡착시키는 단계;상기 Zr 소스 중에서 미반응 Zr 소스를 제거하기 위한 퍼지 단계;산소공급원을 공급하여 상기 흡착된 Zr 소스와의 반응을 유도하여 ZrO2를 증착하는 단계; 및미반응 산소공급원 및 반응부산물을 제거하기 위한 퍼지 단계를 포함하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제5항에 있어서,상기 [ZrO2 증착사이클]은,0.1torr∼10torr의 압력과 100℃∼350℃의 기판 온도로 진행하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제5항에 있어서,상기 Zr 소스를 흡착시키는 단계는,Zr(O-tBu)4, Zr[N(CH3)2]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)(tmhd) 또는 Zr(OtBu)4 중에서 선택되는 어느 하나의 Zr 소스를 0.1torr∼10torr의 압력과 100℃∼350℃의 기판온도를 유지하는 챔버 내부로 0.1초∼3초간 플로우시키는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제5항에 있어서,상기 산소공급원의 공급은,O3, H2O 또는 O2 플라즈마 중에서 선택되는 어느 하나를 0.1초∼5초간 플로우시키는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제5항에 있어서,상기 퍼지 단계는,질소 또는 비활성 가스를 이용하여 0.1초∼3초간 진행하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제4항에 있어서,상기 [TiO2 증착사이클]은,Ti 소스를 흡착시키는 단계;상기 Ti 소스 중에서 미반응 Ti 소스를 제거하기 위한 퍼지 단계;산소공급원을 공급하여 상기 흡착된 Ti 소스와의 반응을 유도하여 TiO2를 증착하는 단계; 및미반응 산소공급원 및 반응부산물을 제거하기 위한 퍼지 단계를 포함하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제10항에 있어서,상기 [TiO2 증착사이클]은,0.1torr∼10torr의 압력과 100℃∼350℃의 기판 온도로 진행하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제10항에 있어서,상기 Ti 소스를 흡착시키는 단계는,Ti(i-OC2H7)4, Ti(n-OC4H9)4, Ti(t-OC4H9)4, Ti(OC2H5)4, Ti(OCH3)4, Ti(n-OC2H7)4 중에서 선택되는 어느 하나 또는 β-디케토네이트(diketonate)계 리간드(Ligand)를 갖는 Ti(thd)3, Ti(OiPr)2(thd)2 또는 Ti(mpd)(thd)2 중에서 선택되는 어느 하나의 Ti 소스를 0.1torr∼10torr의 압력과 100℃∼350℃의 기판온도를 유지하는 챔버 내부로 0.1초∼3초간 플로우시키는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제10항에 있어서,상기 산소공급원의 공급은,O3, H2O 또는 O2 플라즈마 중에서 선택되는 어느 하나를 0.1초∼5초간 플로우시키는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제10항에 있어서,상기 퍼지 단계는,질소 또는 비활성 가스를 이용하여 0.1초∼3초간 진행하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제4항 내지 제14항 중 어느 한 항에 있어서,상기 나노믹스드 유전막의 두께가 25Å∼200Å 두께가 되도록 상기 ZrO2와 상기 TiO2는 각각 증착사이클당 0.1Å∼9.9Å 두께로 여러번 증착되어 나노믹스드 형태로 혼합되는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제4항에 있어서,상기 어닐링 단계는,300℃∼500℃ 온도에서 30초∼120초동안 열처리하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 원자층증착법을 이용하여 [Zr-Ti 소스/퍼지/산소공급원/퍼지]로 이루어지는 단위사이클을 반복진행하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계; 및상기 나노믹스드 유전막의 치밀화를 위한 어닐링 단계를 포함하는 캐패시터의 유전막 제조 방법.
- 제17항에 있어서,상기 [Zr-Ti 소스/퍼지/산소공급원/퍼지] 단위사이클은,Zr-Ti 소스를 흡착시키는 단계;상기 Zr-Ti 소스 중에서 미반응 Zr-Ti 소스를 제거하기 위한 퍼지 단계;산소공급원을 공급하여 상기 흡착된 Zr-Ti 소스와의 반응을 유도하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계; 및미반응 산소공급원 및 반응부산물을 제거하기 위한 퍼지 단계를 포함하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제18항에 있어서,상기 상기 [Zr-Ti 소스/퍼지/산소공급원/퍼지] 단위사이클은,0.1torr∼10torr의 압력과 100℃∼350℃의 기판 온도로 진행하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제18항에 있어서,상기 Zr-Ti 소스를 흡착시키는 단계는,ZrTi(MMP)2(OiPr)5를 0.1torr∼10torr의 압력과 100℃∼350℃의 기판온도를 유지하는 챔버 내부로 0.1초∼3초간 플로우시키는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제18항에 있어서,상기 산소공급원의 공급은,O3, H2O 또는 O2 플라즈마 중에서 선택되는 어느 하나를 0.1초∼5초간 플로우시키는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제18항에 있어서,상기 퍼지 단계는,질소 또는 비활성 가스를 이용하여 0.1초∼3초간 진행하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제17항 내지 제22항 중 어느 한 항에 있어서,상기 나노믹스드 유전막은,25Å∼200Å 두께로 증착하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 제17항에 있어서,상기 어닐링 단계는,300℃∼500℃ 온도에서 30초∼120초동안 열처리하는 것을 특징으로 하는 캐패시터의 유전막 제조 방법.
- 하부전극;상기 하부전극 상에 ZrO2과 TiO2가 나노믹스드 형태로 혼합되어 형성된 나노믹스드 유전막; 및상기 나노믹스드 유전막 상의 상부전극을 포함하는 캐패시터.
- 제25항에 있어서,상기 나노믹스드 유전막을 구성하는 상기 ZrO2와 TiO2는 원자층증착법을 통 해 증착된 것을 특징으로 하는 캐패시터.
- 제25항에 있어서,상기 나노믹스드 유전막은,상기 ZrO2와 상기 TiO2는 각각 증착사이클당 0.1Å∼9.9Å 두께로 여러번 증착되어 나노믹스드 형태를 갖는 것을 특징으로 하는 캐패시터.
- 제27항에 있어서,상기 나노믹스드 유전막은, 25Å∼200Å 두께인 것을 특징으로 하는 캐패시터.
- 제25항에 있어서,상기 하부전극과 상부전극은,인 또는 비소가 도핑된 폴리실리콘막인 것을 특징으로 하는 캐패시터.
- 제29항에 있어서,상기 하부전극과 나노믹스드 유전막 사이에 형성된 실리콘질화막을 더 포함하는 캐패시터.
- 제25항에 있어서,상기 하부전극과 상부전극은,TiN, Ru, RuO2, Pt, Ir 또는 IrO2 중에서 선택되는 어느 하나인 것을 특징으로 하는 캐패시터.
- 하부전극을 형성하는 단계;상기 하부전극 상에 원자층증착법을 이용하여 ZrO2과 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계;상기 나노믹스드 유전막의 치밀화를 위한 어닐링 단계; 및상기 어닐링된 나노믹스드 유전막 상에 상부전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
- 제32항에 있어서,상기 나노믹스드 유전막을 증착하는 단계는,원자층증착법을 이용하여 [ZrO2 증착사이클]과 [TiO2 증착사이클]을 각각 m회 및 n회 반복진행하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계를 포함하는 캐패시터의 제조 방법.
- 제33항에 있어서,상기 [ZrO2 증착사이클]은,Zr 소스를 흡착시키는 단계;상기 Zr 소스 중에서 미반응 Zr 소스를 제거하기 위한 퍼지 단계;산소공급원을 공급하여 상기 흡착된 Zr 소스와의 반응을 유도하여 ZrO2를 증착하는 단계; 및미반응 산소공급원 및 반응부산물을 제거하기 위한 퍼지 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제34항에 있어서,상기 [ZrO2 증착사이클]은,0.1torr∼10torr의 압력과 100℃∼350℃의 기판 온도로 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제34항에 있어서,상기 Zr 소스를 흡착시키는 단계는,Zr(O-tBu)4, Zr[N(CH3)2]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)(tmhd) 또는 Zr(OtBu)4 중에서 선택되는 어느 하나의 Zr 소스를 0.1torr∼10torr의 압력과 100℃∼350℃의 기판온도를 유지하는 챔버 내부로 0.1초∼3초간 플로우시키는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제34항에 있어서,상기 산소공급원의 공급은,O3, H2O 또는 O2 플라즈마 중에서 선택되는 어느 하나를 0.1초∼5초간 플로우시키는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제34항에 있어서,상기 퍼지 단계는,질소 또는 비활성 가스를 이용하여 0.1초∼3초간 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제33항에 있어서,상기 [TiO2 증착사이클]은,Ti 소스를 흡착시키는 단계;상기 Ti 소스 중에서 미반응 Ti 소스를 제거하기 위한 퍼지 단계;산소공급원을 공급하여 상기 흡착된 Ti 소스와의 반응을 유도하여 TiO2를 증착하는 단계; 및미반응 산소공급원 및 반응부산물을 제거하기 위한 퍼지 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제39항에 있어서,상기 [TiO2 증착사이클]은,0.1torr∼10torr의 압력과 100℃∼350℃의 기판 온도로 진행하는 것을 특징 으로 하는 캐패시터의 제조 방법.
- 제39항에 있어서,상기 Ti 소스를 흡착시키는 단계는,Ti(i-OC2H7)4, Ti(n-OC4H9)4, Ti(t-OC4H9)4, Ti(OC2H5)4, Ti(OCH3)4, Ti(n-OC2H7)4 중에서 선택되는 어느 하나 또는 β-디케토네이트(diketonate)계 리간드(Ligand)를 갖는 Ti(thd)3, Ti(OiPr)2(thd)2 또는 Ti(mpd)(thd)2 중에서 선택되는 어느 하나의 Ti 소스를 0.1torr∼10torr의 압력과 100℃∼350℃의 기판온도를 유지하는 챔버 내부로 0.1초∼3초간 플로우시키는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제39항에 있어서,상기 산소공급원의 공급은,O3, H2O 또는 O2 플라즈마 중에서 선택되는 어느 하나를 0.1초∼5초간 플로우시키는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제39항에 있어서,상기 퍼지 단계는,질소 또는 비활성 가스를 이용하여 0.1초∼3초간 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제33항 내지 제43항 중 어느 한 항에 있어서,상기 나노믹스드 유전막의 두께가 25Å∼200Å 두께가 되도록 상기 ZrO2와 상기 TiO2는 각각 증착사이클당 0.1Å∼9.9Å 두께로 여러번 증착되어 나노믹스드 형태로 혼합되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제32항에 있어서,상기 어닐링 단계는,300℃∼500℃ 온도에서 30초∼120초동안 열처리하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제33항에 있어서,상기 나노믹스드 유전막을 증착하는 단계는,원자층증착법을 이용하여 [Zr-Ti 소스/퍼지/산소공급원/퍼지]로 이루어지는 단위사이클을 반복진행하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계를 포함하는 캐패시터의 제조 방법.
- 제46항에 있어서,상기 [Zr-Ti 소스/퍼지/산소공급원/퍼지] 단위사이클은,Zr-Ti 소스를 흡착시키는 단계;상기 Zr-Ti 소스 중에서 미반응 Zr-Ti 소스를 제거하기 위한 퍼지 단계;산소공급원을 공급하여 상기 흡착된 Zr-Ti 소스와의 반응을 유도하여 ZrO2와 TiO2가 나노믹스드 형태로 혼합된 나노믹스드 유전막을 증착하는 단계; 및미반응 산소공급원 및 반응부산물을 제거하기 위한 퍼지 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제47항에 있어서,상기 상기 [Zr-Ti 소스/퍼지/산소공급원/퍼지] 단위사이클은,0.1torr∼10torr의 압력과 100℃∼350℃의 기판 온도로 진행하는 것을 특징 으로 하는 캐패시터의 제조 방법.
- 제47항에 있어서,상기 Zr-Ti 소스를 흡착시키는 단계는,ZrTi(MMP)2(OiPr)5를 0.1torr∼10torr의 압력과 100℃∼350℃의 기판온도를 유지하는 챔버 내부로 0.1초∼3초간 플로우시키는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제47항에 있어서,상기 산소공급원의 공급은,O3, H2O 또는 O2 플라즈마 중에서 선택되는 어느 하나를 0.1초∼5초간 플로우시키는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제47항에 있어서,상기 퍼지 단계는,질소 또는 비활성 가스를 이용하여 0.1초∼3초간 진행하는 것을 특징으로 하 는 캐패시터의 제조 방법.
- 제46항 내지 제51항 중 어느 한 항에 있어서,상기 나노믹스드 유전막은,25Å∼200Å 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제32항에 있어서,상기 하부전극은,인 또는 비소가 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제53항에 있어서,상기 하부전극과 나노믹스드 유전막 사이에 실리콘질화막을 형성하는 단계를 더 포함하는 캐패시터의 제조 방법.
- 제54항에 있어서,상기 실리콘질화막은,상기 하부전극의 표면을 NH3 분위기에서 800℃∼1000℃ 온도로 10초∼120초동안 RTP를 진행하여 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058757A KR100717813B1 (ko) | 2005-06-30 | 2005-06-30 | 나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법 |
| DE102005062965A DE102005062965A1 (de) | 2005-06-30 | 2005-12-28 | Kondensator mit dielektrischer Nanokomposit-Schicht und Verfahren zur Herstellung desselben |
| TW094146964A TWI312196B (en) | 2005-06-30 | 2005-12-28 | Capacitor with nano-composite dielectric layer and method for fabricating the same |
| US11/326,064 US7446053B2 (en) | 2005-06-30 | 2005-12-30 | Capacitor with nano-composite dielectric layer and method for fabricating the same |
| CNB2005100975286A CN100547795C (zh) | 2005-06-30 | 2005-12-30 | 具有纳米复合电介质层的电容器及其制造方法 |
| JP2006000060A JP2007013086A (ja) | 2005-06-30 | 2006-01-04 | ナノ混合の誘電膜、それを有するキャパシタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058757A KR100717813B1 (ko) | 2005-06-30 | 2005-06-30 | 나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070003031A true KR20070003031A (ko) | 2007-01-05 |
| KR100717813B1 KR100717813B1 (ko) | 2007-05-11 |
Family
ID=37562670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058757A KR100717813B1 (ko) | 2005-06-30 | 2005-06-30 | 나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7446053B2 (ko) |
| JP (1) | JP2007013086A (ko) |
| KR (1) | KR100717813B1 (ko) |
| CN (1) | CN100547795C (ko) |
| DE (1) | DE102005062965A1 (ko) |
| TW (1) | TWI312196B (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844956B1 (ko) * | 2007-03-31 | 2008-07-09 | 주식회사 하이닉스반도체 | 지르코늄산화막과 니오븀산화막을 포함하는 유전막을구비한 반도체소자 및 그의 제조 방법 |
| US7592217B2 (en) | 2004-11-08 | 2009-09-22 | Hynix Semiconductor Inc. | Capacitor with zirconium oxide and method for fabricating the same |
| US7825043B2 (en) | 2005-11-28 | 2010-11-02 | Hynix Semiconductor Inc. | Method for fabricating capacitor in semiconductor device |
| US8092862B2 (en) | 2004-12-23 | 2012-01-10 | Hynix Semiconductor Inc. | Method for forming dielectric film and method for forming capacitor in semiconductor device using the same |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100634262B1 (ko) * | 2005-03-05 | 2006-10-13 | 삼성전자주식회사 | 복합 유전막을 갖는 반도체 장치의 제조 방법 |
| KR100819002B1 (ko) * | 2006-10-20 | 2008-04-02 | 삼성전자주식회사 | 비휘발성 메모리 소자 제조 방법 |
| KR100875034B1 (ko) * | 2007-01-02 | 2008-12-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 유전체막 형성방법 |
| JP2009027017A (ja) * | 2007-07-20 | 2009-02-05 | Elpida Memory Inc | 絶縁体膜、キャパシタ素子、ｄｒａｍ及び半導体装置 |
| KR101096227B1 (ko) | 2009-10-30 | 2011-12-22 | 주식회사 하이닉스반도체 | 다성분계 전도성산화물의 형성 방법 및 그를 이용한 캐패시터 제조 방법 |
| TWI381563B (zh) * | 2009-11-20 | 2013-01-01 | Everlight Electronics Co Ltd | 發光二極體封裝及其製作方法 |
| JP5576719B2 (ja) * | 2010-06-10 | 2014-08-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5675458B2 (ja) * | 2011-03-25 | 2015-02-25 | 東京エレクトロン株式会社 | 成膜方法、成膜装置および記憶媒体 |
| US8889472B2 (en) | 2011-04-13 | 2014-11-18 | Empire Technology Development Llc | Dielectric nanocomposites and methods of making the same |
| US9196753B2 (en) | 2011-04-19 | 2015-11-24 | Micron Technology, Inc. | Select devices including a semiconductive stack having a semiconductive material |
| KR20140003154A (ko) * | 2012-06-29 | 2014-01-09 | 에스케이하이닉스 주식회사 | 반도체 장치 제조 방법 |
| KR102322960B1 (ko) | 2015-07-15 | 2021-11-05 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3583068A (en) * | 1969-03-18 | 1971-06-08 | No Limit Inventions Inc | Instrument designed for shaping ready-mixed and baked cakes or bread |
| US5439840A (en) * | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric |
| US5876788A (en) | 1997-01-16 | 1999-03-02 | International Business Machines Corporation | High dielectric TiO2 -SiN composite films for memory applications |
| KR100705926B1 (ko) | 1999-12-22 | 2007-04-11 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| JP2003519913A (ja) * | 2000-01-06 | 2003-06-24 | アプライド マテリアルズ インコーポレイテッド | コンデンサ構造のための低熱収支金属酸化物堆積 |
| US6407435B1 (en) * | 2000-02-11 | 2002-06-18 | Sharp Laboratories Of America, Inc. | Multilayer dielectric stack and method |
| WO2002015243A1 (fr) | 2000-08-11 | 2002-02-21 | Tokyo Electron Limited | Dispositif et traitement de substrat |
| US6500724B1 (en) * | 2000-08-21 | 2002-12-31 | Motorola, Inc. | Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material |
| US6660660B2 (en) * | 2000-10-10 | 2003-12-09 | Asm International, Nv. | Methods for making a dielectric stack in an integrated circuit |
| JP3863391B2 (ja) * | 2001-06-13 | 2006-12-27 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US6727140B2 (en) | 2001-07-11 | 2004-04-27 | Micron Technology, Inc. | Capacitor with high dielectric constant materials and method of making |
| US6797525B2 (en) * | 2002-05-22 | 2004-09-28 | Agere Systems Inc. | Fabrication process for a semiconductor device having a metal oxide dielectric material with a high dielectric constant, annealed with a buffered anneal process |
| WO2004003961A1 (ja) * | 2002-07-01 | 2004-01-08 | Matsushita Electric Industrial Co., Ltd. | 蛍光体発光素子及びその製造方法、並びに画像描画装置 |
| JP3767590B2 (ja) | 2002-11-26 | 2006-04-19 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法並びに電子機器 |
| US7094712B2 (en) | 2003-09-30 | 2006-08-22 | Samsung Electronics Co., Ltd. | High performance MIS capacitor with HfO2 dielectric |
-
2005
- 2005-06-30 KR KR1020050058757A patent/KR100717813B1/ko not_active IP Right Cessation
- 2005-12-28 TW TW094146964A patent/TWI312196B/zh not_active IP Right Cessation
- 2005-12-28 DE DE102005062965A patent/DE102005062965A1/de not_active Ceased
- 2005-12-30 US US11/326,064 patent/US7446053B2/en active Active
- 2005-12-30 CN CNB2005100975286A patent/CN100547795C/zh not_active Expired - Fee Related
-
2006
- 2006-01-04 JP JP2006000060A patent/JP2007013086A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7592217B2 (en) | 2004-11-08 | 2009-09-22 | Hynix Semiconductor Inc. | Capacitor with zirconium oxide and method for fabricating the same |
| US8062943B2 (en) | 2004-11-08 | 2011-11-22 | Hynix Semiconductor | Capacitor with zirconium oxide and method for fabricating the same |
| US8084804B2 (en) * | 2004-11-08 | 2011-12-27 | Hynix Semiconductor Inc. | Capacitor with zirconium oxide and method for fabricating the same |
| US8092862B2 (en) | 2004-12-23 | 2012-01-10 | Hynix Semiconductor Inc. | Method for forming dielectric film and method for forming capacitor in semiconductor device using the same |
| US7825043B2 (en) | 2005-11-28 | 2010-11-02 | Hynix Semiconductor Inc. | Method for fabricating capacitor in semiconductor device |
| KR100844956B1 (ko) * | 2007-03-31 | 2008-07-09 | 주식회사 하이닉스반도체 | 지르코늄산화막과 니오븀산화막을 포함하는 유전막을구비한 반도체소자 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE102005062965A1 (de) | 2007-01-11 |
| CN1893081A (zh) | 2007-01-10 |
| JP2007013086A (ja) | 2007-01-18 |
| US20070001201A1 (en) | 2007-01-04 |
| CN100547795C (zh) | 2009-10-07 |
| TWI312196B (en) | 2009-07-11 |
| KR100717813B1 (ko) | 2007-05-11 |
| TW200701478A (en) | 2007-01-01 |
| US7446053B2 (en) | 2008-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100717813B1 (ko) | 나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법 | |
| KR100716652B1 (ko) | 나노컴포지트 유전막을 갖는 캐패시터 및 그의 제조 방법 | |
| KR100555543B1 (ko) | 원자층 증착법에 의한 고유전막 형성 방법 및 그고유전막을 갖는 커패시터의 제조 방법 | |
| KR100550641B1 (ko) | 산화하프늄과 산화알루미늄이 혼합된 유전막 및 그 제조방법 | |
| KR100670747B1 (ko) | 반도체소자의 캐패시터 제조 방법 | |
| KR100584996B1 (ko) | 산화하프늄과 산화알루미늄이 혼합된 유전막을 갖는캐패시터 및 그 제조 방법 | |
| KR100728962B1 (ko) | 지르코늄산화막을 갖는 반도체소자의 캐패시터 및 그 제조방법 | |
| KR100705926B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| US7888726B2 (en) | Capacitor for semiconductor device | |
| KR100640654B1 (ko) | ＺｒＯ2 박막 형성 방법 및 이를 포함하는 반도체 메모리소자의 커패시터 제조 방법 | |
| US20070099379A1 (en) | Method of manufacturing a dielectric film in a capacitor | |
| KR100772099B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100716642B1 (ko) | 캐패시터의 유전막 및 그의 제조방법 | |
| KR100596805B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100780650B1 (ko) | 반도체 소자의 캐패시터 및 그 제조 방법 | |
| KR20070002579A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100844956B1 (ko) | 지르코늄산화막과 니오븀산화막을 포함하는 유전막을구비한 반도체소자 및 그의 제조 방법 | |
| KR100798735B1 (ko) | 캐패시터 및 그 제조 방법 | |
| KR100753037B1 (ko) | 캐패시터 및 캐패시터 제조 방법 | |
| KR20070114519A (ko) | 캐패시터의 유전막 및 그 제조 방법과 이를 이용한 반도체소자의 캐패시터 및 그 제조 방법 | |
| KR100772100B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR101303178B1 (ko) | 캐패시터 유전막 제조방법 | |
| KR20090045678A (ko) | 니오븀산화막과 알루미늄산화막을 포함하는 유전막을구비한 반도체소자 및 그의 제조 방법 | |
| KR100971430B1 (ko) | 반도체 소자의 캐패시터 및 그 제조 방법 | |
| KR20050067577A (ko) | 혼합유전막의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120424 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |