KR20060123141A - 3개의 전기적으로 분리된 전극을 구비한 트랜지스터 및 그형성 방법 - Google Patents

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Abstract

3개의 독립적으로 제어가능한 게이트(44, 42, 18)를 구비한 트랜지스터(10)가 형성된다. 3 게이트 영역은 전기적으로 서로 다르게 바이어스되고, 게이트 영역은 상이한 도전 특성을 가질 수 있다. 채널 측벽의 유전체는 채널 최상부의 유전체와는 다를 수 있다. 소스, 드레인 및 3개의 게이트에 대한 전기적 콘택트는 선택적으로 구성될 수 있다. 트랜지스터 채널에 인접한 나노클러스터(143, 144)와 같은 전하 저장층을 포함하고, 3개의 게이트 영역을 통해 전하 저장층을 제어함으로써, 휘발성 및 비휘발성 메모리 셀 모두는 유니버설 메모리 프로세스를 생성하기 위한 동일한 프로세스를 이용하여 실현된다. 휘발성 셀로서 구현될 때, 트랜지스터의 높이 및 채널 측벽 유전체의 특성은 메모리 보존 특성을 제어한다. 비휘발성 셀로서 구현될 때, 트랜지스터의 폭 및 오버라잉 채널 유전체의 특성은 메모리 보존 특성을 제어한다.
트랜지스터, 유전체, 포토리소그래피, 메모리셀, 습식 에칭

Description

3개의 전기적으로 분리된 전극을 구비한 트랜지스터 및 그 형성 방법{TRANSISTOR HAVING THREE ELECTRONICALLY ISOLATED ELECTRODES AND METHOD OF FORMATION}
본 발명은 반도체에 관한 것이며, 특히 메모리에서 이용하기 위한 트랜지스터에 관한 것이다.
트랜지스터 외형 구조가 서브-마이크론(sub-micron) 크기까지 현격하게 축소됨에 따라, 트랜지스터 구조는 더 작은 크기로 생성되는 장치 물리학에 대한 영향에 기인하여 변경될 수 밖에 없었다. 특히, 트랜지스터의 채널은 극도로 좁아지게 되었다. 채널의 적은 길이로 인해, 게이트 전극이 제어 메커니즘이 되기보다는 트랜지스터의 드레인 전극이 채널내의 전류 전도를 부(negatively) 제어하기 시작한다. 이러한 문제는 잘 증명되어 있으며 통상 쇼트 채널 효과로 명칭된다. 이러한 쇼트 채널 효과의 문제를 감소시키기 위해, 게이트 전극이 채널의 대향면상에 위치하는 트랜지스터 구조가 제안되었다. 이러한 접근법은 쇼트 채널 효과 문제를 상당히 감소시키는 반면, 대향으로 위치하는 게이트를 정확하게 정렬하는 것은 대량 생산에서 구현하기 매우 곤란하므로 이러한 구조를 대량 생산하기 위한 능력에 문제가 발생할 수 있다. 이에 대한 대안으로서, 게이트 전극에 의해 둘러싸인 수직 실리콘 채널을 갖는 트랜지스터 구조가 쇼트 채널 효과를 감소시키기 위해 제안되었다. 이러한 트랜지스터는 FINFET 및 이중-게이트 트랜지스터를 포함하는 몇몇 상이한 이름으로 명칭된다. FINFET 트랜지스터에 대한 몇몇 구현례는 단일 게이트 전극을 갖는 반면, 다른 구현례는 트랜지스터의 임계 전압의 제어를 포함하는 개선된 성능을 위해 2개의 전기적으로 분리된 게이트 전극을 이용한다. 채널 주위에 있는 2개의 게이트 전극을 전기적으로 분리하기 위해, CMP(chemical mechanical polish) 또는 연마 단계가 이용된다. 이러한 트랜지스터의 좁은 핀(fin) 구조로 인해, 연마 단계는 평탄하지 않은 연마 또는 트랜지스터 장치의 디싱(dishing)을 유발하는 경향이 있다.
축소된 트랜지스터 구조는 또한 SOC(system on chip) 애플리케이션을 위해 비휘발성(예컨대 ROM 및 플래쉬(Flash)) 및 휘발성(DRAM 및 SRAM) 메모리 어레이 모두를 집적할 수 있는 능력을 제공한다. 전형적으로 상이한 프로세스로 구현된 상이한 트랜지스터 구조는 비휘발성 및 휘발성 메모리 어레이 모두를 구현하도록 요구된다. 예컨대, 플래쉬 메모리 트랜지스터는 채널과 제어 게이트간에 있는 부유(floating) 게이트 구조로 구현된다. 대조적으로, DRAM 메모리 트랜지스터는 딥(deep) 트렌치 커패시터를 제어하는 평면 트랜지스터로 구현된다. 평면 트랜지스터는 소스와 드레인을 분리하고 오버라잉 게이트에 의해 제어되는 단일 평면 채널을 이용한다. 따라서, 휘발성 및 비휘발성 메모리 어레이를 단일의 집적 회로상에 구현하기 위한 요구는 상이한 프로세스 및 구조가 구현되어야 하기 때문에 상당한 비용을 부가시킨다. 부가적으로, 요구되는 상이한 트랜지스터 구조로 인해, 동 일한 집적 회로상의 트랜지스터의 동작 특성은 상당히 다르다.
본 발명은 첨부 도면에 의해 일례로서 도시되며 제한되는 것은 아니며, 동일한 참조 번호는 동일한 엘리먼트를 나타낸다.
도 1 내지 4는 본 발명의 제1 형태에 따른 전계 효과 트랜지스터를 구성하는 단면도.
도 5는 도 4의 전계 효과 트랜지스터를 구성하는 투시도.
도 6은 전기적 콘택트를 갖는 도 4의 전계 효과 트랜지스터를 구성하는 단면도.
도 7 내지 11은 제2 형태의 전계 효과 트랜지스터를 이용하여 휘발성 메모리 트랜지스터 및 비휘발성 메모리 트랜지스터의 메모리 애플리케이션을 구성하는 단면도.
도 12는 도 11의 휘발성 메모리 트랜지스터 및 비휘발성 메모리 트랜지스터를 구성하는 상면도.
도 13은 전기적 콘택트를 갖는 도 11의 휘발성 메모리 트랜지스터 및 비휘발성 메모리 트랜지스터를 구성하는 단면도.
도 14는 도 11의 휘발성 메모리 트랜지스터 및 비휘발성 메모리 트랜지스터를 이용하여 상이한 유형의 메모리 어레이를 구현하는 집적 회로의 평면도.
도면내의 엘리먼트는 간략화 및 단순화를 위해 도시되었고 반드시 축적대로 도시된 것은 아니라는 것을 당업자는 알 수 있다. 예컨대, 도면의 몇몇 엘리먼트 의 크기는 본 발명의 실시예의 이해를 돕기 위해 다른 엘리먼트에 비해 과장될 수 있다.
도 1은 3개의 전기적으로 분리된 게이트 구조를 갖는 전계 효과 트랜지스터(10)의 제조 단계 동안 반도체 웨이퍼(12)의 단면도를 도시한다. 반도체 웨이퍼(12)는 SOI 웨이퍼와 같은 임의의 다양한 반도체 재료로 구현되거나 유리 또는 사파이어 기판과 같은 기계적 기판으로 구현되는 기판(15)을 포함한다. 기판(15)의 위에는 절연층(13)이 존재한다. 절연층(13)은 임의의 산화물 또는 임의의 질화물 또는 사파이어로 구현될 수 있다. 절연층(13)위에는 실리콘(폴리실리콘, 결정성 실리콘, 비정형 실리콘, SiGe, 게르마늄 또는 이들의 임의의 조합 중 하나)인 FinFET(Fin Field Effect Transistor)의 채널(14)을 형성하는 패턴화된 핀(fin) 반도체 구조가 존재한다. 채널(14)위에는 산화물(16)이 형성된다. 산화물(16)위에는 제3 게이트(18)(제1 및 제2 게이트는 아래에서 확인됨)가 존재한다. 하나의 형태에서 제3 게이트(18)는 폴리실리콘이다. 다른 형태에서, 제3 게이트(18)는 종래의 주입 공정을 이용하여 도핑된 재료가 될 수 있다. 제3 게이트(18)위에는 산화물 층(20)이 있다. 하나의 형태에서 산화물(20)은 실리콘 이산화물이다. 산화물 층(20)위에는 질화물 층(22)이 있다. 하나의 형태에서 질화물 층(22)은 실리콘 질화물이다. 전계 효과 트랜지스터(10)의 도시된 구조를 형성하기 위해, 각각의 채널(14), 산화물(16), 제3 게이트(18), 산화물 층(20) 및 질화물 층(22)은 표시된 재료의 층의 열적 성장 또는 층들의 피착에 의해 형성된다. 전계 효과 트랜지스 터(10)의 구조를 형성하기 위해 이러한 층들은 종래와 같이 층들을 에칭하여 패턴화된다. 채널(14), 산화물(16), 제3 게이트(18) 및 질화물 층(22)은 결과적으로 노출된 측벽을 갖는다.
도 2는 도 1의 전계 효과 트랜지스터(10)의 추가적인 공정을 도시한다. 종래의 희생적(sacrificial) 산화물 제거 단계가 에칭후에 수행된다. 채널(14)은 대향으로 도 2의 단면도에 도시된 바와 같이 측벽을 갖는다. 산화물 층(26)은 채널(14)의 측벽(채널(14)의 대향면 상에 있는 도 2의 제1 및 제2 측벽)에 형성되고, 산화물 층(28)은 제3 게이트(18)의 측벽에 형성된다. 산화물 층(26)은 실제로 채널(14) 주위의 재료의 연속적인 층이고, 따라서 상이한 참조 번호가 좌측면 및 우측면에 지정되지 않았음을 알아야 한다. 산화물 층(26) 및 산화물 층(28)은 열적으로 성장되거나 종래의 방식으로 피착될 수 있다. 산화물 층(26)은 게이트 유전체로 기능하기 위해 제공되고, 산화물 층(28)은 다른 표면과의 접촉으로부터 제3 게이트(18)를 분리하기 위한 기능을 위해 제공된다. 산화물 층(26) 및 산화물 층(28)으로 이용하기에 다른 재료도 적합하다는 것을 알 수 있다. 예컨대, 산질화물 또는 예컨대 하프늄(hafnium) 산화물과 같은 임의의 높은 유전율을 갖는 재료 또는 이들 재료의 조합이 산화물 층(26) 및 산화물 층(28)의 각각에 대한 재료로 이용될 수 있다.
도 3은 도 2의 전계 효과 트랜지스터(10)의 추가적인 공정을 도시한다. 등각(conformal)의 폴리실리콘 층(30)이 기존의 구조 주위에 형성된다. 하나의 형태에서, 폴리실리콘 층(30)은 피착된다. 폴리실리콘 층(30)의 선택적인 주입이 구현 될 수 있다. 선택적 주입은 몇몇 형태 중 하나를 취할 수 있다. 주입은 동일한 또는 붕소, 인 또는 비소등과 같은 상이한 종류(즉, N-타입 및 P-타입)의 복수의 주입이 될 수 있다. 주입된 종류의 도우즈, 방향 및 에너지는 채널(14)의 좌측 및 우측으로 폴리실리콘 층(30)내의 영역의 도전성을 정의하도록 변할 수 있다. 폴리실리콘 층(30)의 도핑 타입이 제1 게이트(18)의 도핑과 다르면, 이것은 비대칭 이중 게이트 트랜지스터에서 제어되는 채널 임계 전압을 허용한다. 다른 형태에서 폴리실리콘 층(30)은 실리콘 게르마늄, 티타늄 질화물, 탄탈륨 실리콘 질화물 또는 실리사이드 또는 이들의 조합과 같은 다른 재료로 구현될 수 있다. 폴리실리콘 층(30)위에는 ARC(antireflective coating) 층(32)이 있다. 하나의 형태에서 ARC 층(32)은 질화물이다. ARC 층(32)은 선택적 층이라는 것을 알 수 있다. ARC 층(32)은 기존 구조에 등각이고, 피착된다. 스핀-온 레지스트(spin-on resist) 층(34)은 질화물 층(22)의 상부 표면의 높이보다 초기에는 더 큰 높이로 전계 효과 트랜지스터(10)위에 피착되고, 다음에 ARC 층(32)의 일부를 노출하기 위해 에칭백(etch back) 된다. 이러한 에칭은 등방성 또는 비등방성 에칭이 될 수 있다. 스핀-온 레지스트 층(34)은 FinFET의 핀 영역위의 질화물 ARC 층(32)을 노출시키고, ARC 층(32)의 다른 부분을 덮는다. 스핀온 유리와 같은 다른 스핀 온 재료들은 스핀-온 레지스트 층(34)에 이용될 수 있다. 대안적으로, 스핀-온 레지스트 층(34)은 종래의 스핀-온 또는 피착 기술을 이용하여 원하는 높이로 형성될 수 있다.
도 4는 도 3의 전계 효과 트랜지스터(10)의 추가적인 공정을 도시한다. 도 4에서 전계 효과 트랜지스터(10)는 ARC 층(32)의 노출된 부분 및 폴리실리콘 층(30)의 일부를 제거하기 위해 에칭된다. 에칭은 결과적으로 제1 게이트(44) 및 제2 게이트(42)를 형성한다. 이러한 에칭은 다양한 포인트에서 정지될 수 있다. 다른 형태에서, CMP 연마 단계가 이용될 수 있고, 결과적으로 연마는 제1 게이트(44)의 상부 표면이 에지(52)가 되도록 한다. 에칭이 수행될 때, 제1 게이트(44) 및 제2 게이트(42)의 상부 표면은 에지(52) 또는 에지(55)와 같은 더 아래의 다양한 로케이션에 위치될 수 있다. 제1 게이트(44) 및 제2 게이트(42)의 상부 표면의 로케이션은 제3 게이트(18)과 제1 게이트(44) 및 제2 게이트(42) 각각 사이에 얼마나 많은 용량성 커플링이 존재하는지를 결정한다. 따라서, 몇몇 애플리케이션에서, 일반적으로 제1 게이트(44) 및 제2 게이트(42)의 상부 표면이 제3 게이트(18)의 하부 표면 아래일 때 에칭을 중단하는 것이 더 바람직하다. 다른 애플리케이션에서는, 제3 게이트와 제1 게이트 및 제2 게이트 각각 간에 어떠한 용량성 커플링의 양을 갖는 것이 바람직하다. 따라서, 에칭은 제1 게이트(44) 및 제2 게이트(42)의 크기를 제어하는데 있어서 상당한 수준의 유연성을 제공한다. 스핀-온 레지스트 층(34) 및 질화물 ARC 층(32)은 종래의 습식 에칭 단계에 의해 제거된다. 부가적으로, 질화물 ARC 층(22)은 종래의 습식 에칭 단계에 의해 제거될 수 있다. 또한, 전기적 콘택트를 형성하기 위해 적절한 재료가 스핀-온 레지스트 층 및 ARC층(32)을 위한 질화물 및 질화물 층(22)에 이용되면, 이러한 층들은 에칭되기 보다는 그 위치에 존재하게 된다는 것을 알아야 한다. 예컨대, 스핀-온 레지스트 층(34)이 스핀-온 유전체로 구현되고, 제1 게이트, 제2 게이트, 및 제3 게이트 각 각이 실리사이드 금속이면, 스핀-온 레지스트 층(34), ARC 층(32) 및 질화물 층(22)은 에칭으로 제거될 필요가 없다.
도 5는 도 4의 전계 효과 트랜지스터(10)의 투시도이다. 제1 게이트(44), 제2 게이트(42), 제3 게이트(18), 질화물 층(22), 및 산화물 층(20)은 리소그래피 방식으로 패턴화되고, 종래의 포토리소그래피를 이용하여 에칭된다. 이러한 패터닝은 도 5에 도시된 제1 게이트(44), 제2 게이트(42), 및 제3 게이트(18) 각각에 대한 게이트 길이를 정의한다. 포토레지스트를 마스크로 이용하여, 폴리실리콘 층(30)의 일부, 질화물 층(22), 산화물 층(20) 및 제3 게이트(18)가 제거된다. 산화물 층(26) 및 게이트 산화물(16)은 이러한 리소그래피 패터닝의 에칭 동안 에칭 스톱 층으로서 기능한다. 이 공정은 소스 영역(70) 및 드레인 영역(72)이 주입과 같은 종래의 도핑 단계에 의해 형성되는 영역을 노출시킨다. 그 이상의 추가적인 공정이 구현될 수 있다. 예컨대, 측벽 스페이서(도시되지 않음)는 제1 게이트(44), 제2 게이트(42) 및 제3 게이트(18)의 각각에 인접하여 형성될 수 있다. 또한, 노출된 실리콘 반도체 표면의 실리사이드화가 실리콘 표면의 저항을 감소시키기 위해 구현될 수 있다. 그러한 경우라면, 다음에 실리사이드화(silicidation)는 제1 게이트(44), 제2 게이트(42), 제3 게이트(18), 소스 영역(70) 및 드레인 영역(72)의 노출된 부분의 상부 표면에 실리사이드 층을 형성할 수 있다. 여기 개시된 공정 단계의 순서는 변할 수 있다는 것을 알아야 한다. 예컨대, 제1 게이트(44), 제2 게이트(42)를 형성하기 위한 에칭(또는 대안적으로 연마)은 전술한 스페이서(도시되지 않음) 또는 실리사이드화의 형성 이후에 구현될 수 있다.
도 6은 전계 효과 트랜지스터(10)의 추가적인 공정을 도시하고, 여기서 중간레벨(interlevel) 유전체(ILD)(66)가 산화물, 질화물, 낮은 유전율의 유전체 또는 이들 재료의 조합과 같은 층을 피착하여 형성된다. ILD(66)내의 콘택트 홀은 리소그래피 방식으로 정의되고 에칭된다. 콘택트 홀은 제1 게이트(44), 제2 게이트(42), 및 제3 게이트(18)의 모든 3개 또는 이러한 3개의 게이트의 단지 선택된 하나로 될 수 있다. 콘택트 홀이 형성될 때, 금속 콘택트(64)는 전술한 실리사이드화 단계에 의해 생성된 실리사이드 영역(63)에서 제1 게이트(44)를 접속한다. 유사하게, 금속 콘택트(58)는 실리사이드 영역(65)에서 제2 게이트(42)를 접속하고, 금속 콘택트(62)는 실리사이드 영역(61)에서 제3 게이트(18)를 접속한다. 텅스텐, 티타늄 질화물 또는 다른것과 같은 여러 금속이 금속 콘택트(58, 62, 및 64)에 이용될 수 있다. 금속 콘택트(64)는 제1 바이어스 전압, VBIAS1 에서 접속된다. 금속 콘택트(58)는 제2 바이어스 전압, VBIAS2 에서 접속된다. 금속 콘택트(62)는 제3 바이어스 전압, VBIAS3 에서 접속된다. 이러한 3개의 바이어스 전압은 동일한 전압이거나 서로 다른 전압이 될 수 있고, 혹은 바이어스 전압 중 2개만이 동일할 수 있다.
트랜지스터는, 제1 게이트(44), 제2 게이트(42), 및 제3 게이트(18)의 3개의전기적으로 분리된 게이트 전극을 갖도록 형성된다. 이러한 3개의 게이트 모두는 독립적으로 채널(14)을 제어할 수 있다. 금속 콘택트(58, 62, 및 64) 각각은 "온" 전류와 "오프" 전류, 임계 전압과 같은 특성을 제어하기 위한 상이한 전압 전위로 별개로 바이어스 될 수 있다. 부가적으로, 이러한 3개의 전기적으로 분리된 게이트 각각의 도핑 농도는 제1 게이트(44), 제2 게이트(42) 및 제3 게이트(18)로 주입되기 위해 선택되는 도핑 농도에 의해 변할 수 있다. 도핑 농도 변화 및 유형은 전계 효과 트랜지스터(10)의 임계 전압 특성을 결정한다.
도 7은 부가적으로 메모리 저장 능력을 갖는 복수의 전기적으로 분리된 게이트를 구비한 전계 효과 트랜지스터의 다른 형태를 도시한다. 특히, 비휘발성 영역(104) 및 휘발성 영역(106)은 웨이퍼(101)상에 제공되고, 각각 트랜지스터(105) 및 트랜지스터(103)으로 나타난다. 포토리소그래피 및 에칭이 트랜지스터(105 및 103)의 폭을 정의하기 위해 이용된다. 비휘발성 영역(104)내의 트랜지스터의 폭은 휘발성 영역(106)내의 트랜지스터의 폭보다 크다는 것을 유의한다. 또한, 트랜지스터(105 및 103)을 형성하는 트랜지스터 스택의 높이는 이들이 동일한 층으로부터 형성되기 때문에 동일하다는 것도 유의한다. 도시된 형태에서, 비휘발성 영역(104) 및 휘발성 영역(106)은 2개의 영역간의 브레이크(break)에 의해 나타나는 바와 같이 웨이퍼(101)의 상이한 영역내에 위치한다. 기판(107)은 오버라잉 절연층(109)과 함께 제공된다. 채널(113)은 절연층(109)위에 놓인다. 전하 저장 구조는 채널(113)위에 놓인 유전층(115), 유전층(115)위에 놓인 전하 저장층(118), 및 제어 게이트 유전체(119)에 의해 형성된다. 하나의 형태에서, 유전층(115) 및 제어 게이트 유전체(119)는 열적으로 성장된 산화물이다. 다른 형태에서, 유전층(115)은 산질화물층 또는 CVD 형태의 산화물이다. 전하 저장층(118)은 나노클러스터(nanocluster)층을 이용하여 형성된다. 하나의 형태에서 나노클러스터는 실리 콘 나노크리스털에 의해 구현된다. 다른 형태에서 나노클러스터는 전하 트래핑 질화물 재료의 층에 의해 구현된다. 또 다른 형태에서, 나노클러스터는 이들 재료의 조합을 이용하여 형성된다. 다른 전하 저장 재료가 이용될 수 있다. 전자 저장 구조 위에는 제어 게이트 유전체(119)위에 놓인 제3 게이트(123)이 존재한다. 제어 게이트 유전체(119)위에는 패드 산화물층(127) 및 질화물 층(131)이 있다.
비휘발성 영역(106)에서, 채널(111)은 절연층(109)위에 놓인다. 전하 저장 구조는 채널(111)위에 놓인 유전층(117), 유전층(117)위에 놓인 전하 저장층(120), 및 제어 게이트 유전체(121)에 의해 형성된다. 하나의 형태에서, 유전층(117) 및 제어 게이트 유전체(121)는 열적으로 성장된 산화물이다. 다른 형태에서, 유전층(117)은 산질화물층 또는 CVD 형태의 산화물이다. 전하 저장층(120)은 나노클러스터층을 이용하여 형성된다. 하나의 형태에서 나노클러스터는 실리콘 나노크리스털에 의해 구현된다. 다른 형태에서 나노클러스터는 전하 트래핑 질화물 재료의 층에 의해 구현된다. 또 다른 형태에서, 나노클러스터는 이들 재료의 조합을 이용하여 형성된다. 다른 전하 저장 재료가 이용될 수 있다. 전자 저장 구조 위에는 제어 게이트 유전체(121)위에 놓인 제3 게이트(125)이 존재한다. 제어 게이트 유전체(121)위에는 패드 산화물층(129) 및 하나의 형태의 질화물인 유전층(133)이 있다.
도 8은 도 7의 전계 효과 트랜지스터의 추가적인 공정을 도시한다. 유전층(135 및 139)은 채널(113) 및 제3 게이트(123) 각각의 측벽에 형성된다. 유사하게, 유전층(137) 및 유전층(141)은 채널(111) 및 제1 게이트(125) 각각의 측벽에 형성된다. 나노클러스(143)의 층은 종래의 CVD 방법을 이용하여 모든 노출된 표면위에 형성된다. 전술한 바와 같이, 나노클러스터(143)는 여러 다양한 전하 저장 재료 중 하나가 될 수 있다. 나노클러스터(143)위에는 유전층(145)이 있다. 유전층(145)은 피착되거나 성장될 수 있는데, 그 중 하나의 형태는 질화물 층, 산화물 층 또는 산질화물 층 중 하나이다.
도 9는 도 7의 전계 효과 트랜지스터의 추가적인 공정을 도시한다. 선택적인 이방성 에칭이 노출된 수평면 구조로부터 또한 트랜지스터 스택의 에지에 인접한 수직 방향에 부분적으로 나노클러스터(143)의 영역을 에칭하는데 이용된다. 도 9는 나노클러스터(143)가 트랜지스터 스택의 측벽을 따라 제3 게이트(123 및 125) 아래의 포인트까지 에칭되는 것으로 도시하지만, 측벽으로부터 에칭되는 나노클러스터의 양은 질화물 층(131)을 따르는 임의의 포인트로부터 채널(113)의 측벽을 따르는 임의의 포인트까지 변할 수 있다. 이러한 에칭은 트랜지스터(105 및 103) 각각에 대한 별개의 유전층(145) 및 유전층(146)을 생성한다. 유사하게, 별개의 나노클러스터(143 및 144)는 트랜지스터(105 및 103) 각각에 대해 생성된다. 부가적으로 나노클러스터(143)에 대한 에칭이 발생하지 않을 수 있고, 도 9의 공정은 구현되지 않는다.
도 10은 도 7의 트랜지스터의 추가적인 공정을 도시한다. 게이트 층(147)의 등각 피착이 트랜지스터(105 및 103) 위에 형성된다. 게이트 층(147)은 폴리실리콘, 실리콘 게르마늄, 금속 또는 이들의 조합이 될 수 있다. 게이트 층(147)위에는 질화물 층(149)이 존재한다. 다른 유전체가 질화물 대신 이용될 수 있다. 질 화물 층(149)은 ARC 층으로 기능한다. 이 포인트에서, 포토리소그래피가, 게1 게이트, 제2 게이트 및 제3 게이트가 후속적으로 위치되는 웨이퍼(101)상의 게이트 재료의 소정의 영역을 정의하기 위해 이용될 수 있다. 이 포인트에서, 질화물 층(149)을 보호하는 게이트 패터닝이 없는 영역에서, 질화물 층(149), 게이트 층(147), 질화물 층(131), 산화물 층(127), 제2 게이트(123) 및 전자 저장 구조(제어 게이트 유전체(119), 전하 저장 층(118) 및 유전층(115))으 제거가 수행될 수 있다. 스핀-온 레지스트 층(151)은 초기에는 질화물 층(149)의 상부 표면의 높이보다 높은 높이로 전계 효과 트랜지스터(105 및 103)위에 피착되고, 다음에 에칭백되어 질화물 층(149)의 일부를 노출한다. 에칭은 등방성 또는 이방성 에칭일 수 있다. 스핀-온 레지스트 층(151)은 FinFET의 핀 영역위의 질화물 층(149)을 노출시키고, 질화물 층(149)의 다른 부분은 덮는다. 스핀-온 유리와 같은 다른 스핀-온 재료가 스핀-온 레지스트 층(151)에 이용될 수 있다.
도 11에서, 전계 효과 트랜지스터(105 및 103)는 질화물 층(149)의 노출된 부분 및 게이트 층(147)의 부분을 제거하기 위해 에칭된다. 에칭 결과 트랜지스터(105)에 대한 제1 게이트(153) 및 제2 게이트(155)가 형성되고, 트랜지스터(103)에 대한 제1 게이트(157) 및 제2 게이트(159)가 형성된다. 다시, 이 에칭 단계는 도 11에 도시된 특정 포인트를 제외한 여러 포인트에서 정지될 수 있다. 스핀-온 레지스트 층(151) 및 질화물 층(149)의 잔류물을 종래의 방식으로 제거된다. 그러나, 스핀-온 유리와 같은 적절한 재료가 스핀-온 레지스트 층(151)에 이용되면, 스핀-온 레지스트 층(151), 질화물 층(149) 및 질화물 층(131)은 그 자리에 남겨진 다. 다른 형태에서, 질화물 층(131)은 질화물 층(149)를 제거하는 동일한 단계로 제거될 수 있다. 비휘발성 영역(104)의 트랜지스터(105)가 휘발성 영역(106)의 트랜지스터(103)와 동일한 수직 크기를 갖기 때문에, 트랜지스터(105) 및 트랜지스터(103)의 프로파일은 전술한 바와 같이 게이트의 폭이 다르다는 점을 제외하고는 동일하다.
도 12는 도 11에 도시된 현 상태의 트랜지스터(103) 및 트랜지스터(105) 각각의 상면도를 도시한다. 게이트 콘택트 영역(173)은 트랜지스터(105)의 질화물 층(131)위에 놓인다. 게이트 콘택트 영역(175) 및 게이트 콘택트 영역(177)은 각각 트랜지스터(103)의 제1 게이트(157) 및 제2 게이트(159)위에 놓인다. 소스 콘택트 영역(179)는 트랜지스터(105)의 소스 확산 영역위에 놓이고, 드레인 콘택트 영역(181)은 트랜지스터(105)의 드레인 확산 영역위에 놓인다. 유사하게, 소스 콘택트 영역(185)는 트랜지스터(103)의 소스 확산 영역위에 놓이고, 드레인 콘택트 영역(183)은 트랜지스터(103)의 드레인 확산 영역위에 놓인다. 상부로부터 볼 수 있는 바와 같이, 휘발성 영역(106)의 트랜지스터(103)의 채널의 폭은 전형적으로 비휘발성 영역(104)의 트랜지스터(105)의 채널의 폭보다 적지만 반드시 적어야 되는 것은 아니다. 비휘발성 저장 트랜지스터를 형성하는 트랜지스터(105)의 폭은 제3 게이트(123)에 대한 전기적 콘택트를 형성하는데 필요한 영역의 양에 의해 주로 정의된다. 트랜지스터(105)의 폭은 비휘발성이 되는 트랜지스터(105)를 형성하기 위해 전하 저장 층(118)내에서 필요한 전하 저장 영역의 양에 의존한다. 즉, 트랜지스터(105)의 폭은, 바이어스 전압이 제3 게이트(123)로부터 제거될 때, 전하 저장 층(118)이 그 전하를 보존하기에 충분하도록 클 필요가 있다. 대조적으로, 트랜지스터(103)는 더 좁은 폭을 가져야 하는데, 그 이유는 저장 특성이 전하 저장 층(120)의 폭 보다는 채널(111)의 측벽내의 전하 저장 엘리먼트(144)에 의해 정의되기 때문이다. 부가적으로 트랜지스터(103)에 대한 전기적 콘택트는 상부의 제3 게이트(125)에서는 형성될 필요가 없다. 따라서, 트랜지스터(103)의 높이 및 유전 층(137) 및 유전층(146)의 전기적 특성은 트랜지스터(103)의 메모리 보존 특성을 제어하고, 이에 반해, 트랜지스터(105)의 폭 및 제어 게이트 유전체(119) 및 유전층(115)의 전기적 특성은 트랜지스터(105)의 메모리 보존 특성을 제어한다. 선택적으로 제1 게이트(153), 제2 게이트(155) 및 제3 게이트(123)의 각각에 부가적인 콘택트(도시되지 않음)가 있을 수 있다. 이러한 콘택트는 채널(113 및 114), 전하 저장 층(143)의 나노클러스터의 층 및 전하 저장 엘리먼트(144)의 나노클러스터의 층 또는 전하 저장 층(118) 및 전하 저장 층(120)의 부가적인 바이어싱을 구현하는데 이용될 수 있다.
도 13은 트랜지스터(105 및 103)의 단면도이고, 여기서 실리사이드 콘택트 바이어스는 트랜지스터의 소정의 게이트로 형성된다. 단일의 게이트 콘택트는 비휘발성 영역(104)내의 각각의 트랜지스터에 대해 형성된다. 비휘발성 영역(104)내의 각 트랜지스터에 대해 콘택트된 게이트는 채널위에 놓인 오버라잉 또는 탑 게이트이다. 2개의 게이트 콘택트가 휘발성 영역(106)내의 각 트랜지스터에 대해 형성된다. 휘발성 영역(106)내의 각 트랜지스터에 대해 콘택트된 게이트는 트랜지스터의 측벽에 인접한다. 콘택트가 콘택트(173, 175 및 177)에 의해 형성되는 곳에서, 하부 실리사이드 영역(165, 167 및 171)이 각각 형성된다. 비휘발성 영역(104)내의 각 트랜지스터를 채널 위의 게이트에 대한 단일 전압으로 프로그램(즉, 기입) 바이어싱하고, 나노클러스터(143)의 층내에 전하가 유지되기에 충분한 채널 폭을 형성함으로써, 트랜지스터(105)는 비휘발성 메모리 저장 엘리먼트로서 기능한다. 유사하게, 트랜지스터(103)가 채널(111)의 측벽에 인접한 게이트 모두에서 바이어스될 때, 트랜지스터(103)의 나노클러스터(144)의 층은 충전되고, 전력이 리프레쉬되거나 제1 게이트(157) 또는 제2 게이트(159) 중 하나에서 유지되는 동안 충전된 채로 유지된다.
도 14는 비휘발성 영역(104)내의 트랜지스터(105)와 같은 트랜지스터, 3-게이트 트랜지스터를 갖는 회로를 구비한 영역(105)내의 도 1 내지 6에서 구현된 트랜지스터(10)와 같은 트랜지스터, 및 휘발성 영역(106)내의 트랜지스터(103)과 같은 트랜지스터를 구현하는 것과 동일한 공정을 이용하여 구현된 2개의 상이한 유형의 메모리를 갖는 집적 회로(180)를 도시한다. DRAM과 같은 동적 메모리가 휘발성 영역(106)에 대한 저장 디바이스의 유형으로서 간주되지만, 휘발성 메모리 어레이의 다른 유형도 FLASH 메모리 어레이와 같이 구현될 수 있다. 로직, 아날로그, 및 디지털 회로를 포함하는 임의의 유형의 회로가 3-게이트 트랜지스터를 이용하여 영역(105)내에 구현될 수 있다. 임의의 여러 다른 회로 모듈(도시되지 않음)도 여기 개시된 트랜지스터 기능의 하나 또는 모든 3개의 유형(NVM 3-게이트 트랜지스터, 휘발성 메모리 3-게이트 트랜지스터 및 비-메모리 3-게이트 트랜지스터 구조)을 이용하는 집적 회로(180)내에 포함될 수 있다. 집적 회로는 도 14에 나타난 3개의 회로 카테고리의 단지 하나 또는 2개를 이용하여 구현될 수 있다는 것은 명백하다.
이제 3개의 독립적인 게이트를 갖는 트랜지스터 구조가 제공된다는 것을 알 수 있다. 하나의 형태에서, 이러한 트랜지스터는 범용 메모리 아케텍쳐를 제공하도록 구성될 수 있고, 여기서 비휘발성 및 휘발성 메모리 셀은 동일한 반도체 공정을 이용하여 동일한 집적 회로상에 구현될 수 있다. 여기 개시된 트랜지스터 구조의 범용성(versatility)은 동일한 칩상의 Flash 또는 ROM 또는 SRAM을 갖는 DRAM과 같은 메모리를 제조하는 것과 관련된 비용을 상당히 줄여준다. 종래에는, 상이한 공정 단계를 이용하여 형성된 상이한 메모리 모듈은 집적 회로상에 구현될 필요가 있었다. 3개의 독립적인 게이트를 가짐으로써, 트랜지스터는 3개의 별개의 채널 소스 전기적 모듈레이션을 제공하도록 기능한다. 증가된 채널 전류 제어로 인해, 트랜지스터의 임계 전압은 더 정확하게 제어될 수 있다(즉, 임계 전압은 게이트의 조합의 바이어싱을 변화시켜 동적으로 증가되거나 낮추어질 수 있음). 트랜지스터 임계 전압은 채널을 3개의 게이트와 인터페이스하는데 이용되는 게이트 유전체의 크기 및 유형 또한 게이트와 게이트의 재료 조합의 크기 및 도핑에 의존하여 설정될 수 있다. 제3 게이트는 종래의 주입 또는 원위치에서의 도핑에 의해 도핑될 수 있다. 제1 및 제2 게이트는 동일하거나 다른 종류의 각진(angled) 주입으로 주입될 수 있다. 제1 및 제2 게이트는 또한 동일한 도전율을 얻기 위해 원위치에서 도핑될 수 있다.
전하 저장 층(118)에 대한 하나의 유형의 메모리 저장 물질 및 전하 저장 층(143)에 대한 다른 유형의 메모리 저장 물질을 이용하여, 상이한 판독 및 기입 메모리 메커니즘이 생성될 수 있다. 특히, 트랜지스터(105)는 오버라잉 제3 게이트를 이용하여 핫 캐리어 인젝션(HCI)을 이용함으로써 프로그램(즉, 기입)될 수 있고, 소스와 드레인간의 캐리어 전도에 의해 터널링 또는 핫 홀 캐리어에 의해 소거될 수 있다. 트랜지스터(103)은 제1 게이트(157) 및 제2 게이트(159)를 이용하여 터널링 또는 웜(warm) 채널 프로그래밍을 이용함으로써 프로그램될 수 있다. 트랜지스터(103)는 3개의 게이트 중 하나로부터의 터널링을 이용하거나 소스 드레인을 적절하게 바이어스하여 소거될 수 있다.
전술한 명세서에서, 본 발명은 특정 실시예에 따라 기술되었다. 그러나, 당업자는 다양한 변형 및 변경이 이하의 특허청구범위에 개시된 본 발명의 사상을 벗어남이 없이 만들어질 수 있다는 것을 알 수 있다. 예컨대, 질화물 층(22) 아래에 있는 채널(14) 및 제3 게이트(18)는 전술한 에칭 및 세정 단계 이후에 측벽 에지에서 리세스될 수 있다. 도 8에서 전하 저장 층(143)을 형성한 후에, 웨이퍼(101)의 일부는 마스크될 수 있고, 전하 저장 층(143) 및 유전층(145)은 마스크되지 않은 웨이퍼(101)의 영역으로부터 제거될 수 있다. 이러한 영역은 페리미터(perimeter)(측면 및 상부)상에 저장 로케이션 없이 트랜지스터로서 이용될 수 있다. 부가적으로, 트랜지스터(103)의 제3 게이트 스택 구조의 에칭은 전하 저장 층(143), 유전층(145), 유전층(133), 산화물 층(129), 제3 게이트(125), 유전층(141), 제어 게이트 유전체(121) 및 전하 저장 층(120)을 제거하도록 구현될 수 있다. 결과적인 구조는 복수의 측면이 있는 채널을 구비한 트랜지스터이다. 또한, 3개의 게이트 영역은 상이한 재료 특성을 가질 수 있고, 여기서 몇몇 게이트 영역은 폴리실리콘이고, 다른 게이트 영역은 금속이다.
하나의 형태에서, 여기서는 반도체 장치를 제조하는 방법이 제공된다. 반도체 구조가 형성되고, 여기서 반도체 구조는 상부면, 제1 측벽, 및 제1 측벽과 대향하는 제2 측벽을 포함한다. 제1 게이트 구조 및 제2 게이트 구조가 형성되고, 제1 게이트 구조는 제1 측벽에 인접하여 위치하고, 제2 게이트 구조는 제2 측벽에 인접하여 위치한다. 제3 게이트 구조는 상부 표면위에 위치하고, 여기서 제1 게이트 구조, 제2 게이트 구조, 및 제3 게이트 구조는 물리적으로 서로 분리된다. 제1 게이트 구조 및 제2 게이트 구조는, 제3 게이트 구조 및 기판 모두 위에 게이트 재료의 층을 피착하고, 제1 게이트 구조 및 제2 게이트 구조를 형성하기 위해 제3 게이트 구조위에 놓인 게이트 재료의 층의 일부를 제거하여 형성된다. 다른 형태에서, 제1 게이트 구조 및 제2 게이트 구조는 반도체 구조의 상부 표면위의 게이트 재료의 층을 비 연마 에칭하여 형성된다. 실질적으로 평면층은 게이트 재료의 층의 상부 표면의 높이 아래의 기판위에 형성된다. 실질적으로 평면층은 제1 게이트 구조 및 제2 게이트 구조를 형성하기 위한 마스킹 층으로서 이용된다. 다른 형태에서, 제3 게이트 구조 및 반도체 구조가 단일 패터닝 단계에 의해 형성된다. 반도체 구조와 제3 게이트 구조를 분리하는 제1 유전 재료는 제3 게이트 구조 위에 놓인 적어도 2개의 부가적인 층을 따라 단일 패터닝 단계에 의해 패턴화된다. 제1 게이트 구조 및 제2 게이트 구조의 측면에 직각인 반도체 구조의 대향 측면상의 반도체 구조로부터 연장하는 제1 소스/드레인 영역 및 제2 소스/드레인 영역이 형성되고, 여기서 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하는 것은 제1 소스/드 레인 영역 및 제2 소스/드레인 영역에 대응하는 위치에서 집적 회로를 도핑하는 것을 포함한다. 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 제1 소스/드레인 영역 및 제2 소스/드레인 영역아 노출되도록 위해 제1 게이트 구조, 제2 게이트 구조 및 제3 게이트 구조를 패터닝하여 형성된다. 제1 게이트 구조 및 제2 게이트 구조는, 제1 소스/드레인 영역 및 제2 소스/드레인 영역의 형성에 후속하여, 게이트 재료의 층의 상부 표면의 높이 아래의 기판위에 실질적으로 평면인 층을 형성하고, 제1 게이트 구조 및 제2 게이트 구조를 형성하기 위해 실질적으로 평면인 층을 마스킹층으로 이용함으로써 형성된다. 하나의 형태에서, 제1 유전층은 반도체 구조의 제1 측벽 및 제2 측벽을 둘러싸도록 형성되고, 제1 게이트 구조 및 제2 게이트 구조로부터 반도체 구조를 전기적으로 절연하도록 형성된다. 제2 유전층은 제1 유전층을 형성하기 위해 이용된 것과는 다른 공정 단계로 반도체 구조의 상부 표면위에 놓이도록 형성된다. 하나의 형태에서, 제1 유전층은 제1 유전 재료로 형성되고, 제2 유전층은 제2 유전 재료로 형성되며, 제2 유전 재료는 제1 유전 재료와는 다른 적어도 하나의 물리적 특성을 갖는다. 다른 형태에서, 적어도 하나의 물리적 특성이 유전 재료 두께, 유전 전기적 전도성 또는 유전 상수 중 하나로부터 선택된다. 다른 실시예에서, 전하 저장 구조가 형성되고, 전하 저장 구조는 상부 표면과 제3 게이트 구조간에 위치하고, 여기서 전하 저장 구조는 나노클러스터를 포함한다. 하나의 형태에서 나노클러스터는 실리콘 나노크리스털, 게르마늄 나노크리스털, 실리콘 게르마늄 합금 나노크리스털, 금 나노크리스털, 은 나노크리스털, 플라티늄 나노크리스털 중 적어도 하나를 포함한다. 일 실시예에서, 전하 저장 구조는 전하 트래핑 유전체를 포함하고, 전하 트래핑 유전체는 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 리치 산화물, 및 알루미늄 산화물 중 적어도 하나를 포함한다. 하나의 형태에서, 제1 전하 저장 구조는 제1 측벽에 인접하여 형성되고, 제1 게이트 구조는 제1 측벽으로부터 제1 전하 저장 구조의 대향 측면상에 제1 전하 저장 구조에 인접하여 위치한다. 제2 전하 저장 구조는 제2 측벽에 인접하여 형성되고, 제2 게이트 구조는 제2 측벽으로부터 제2 전하 저장 구조의 대향 측면상에 제2 전하 저장 구조에 인접하여 위치한다. 다른 실시예에서, 제3 전하 저장 구조가 형성되고, 제3 전하 저장 구조는 상부 표면과 제3 게이트 구조간에 위치한다. 대안적인 형태에서, 전기적 콘택트가 제1 게이트 구조, 제2 게이트 구조, 및 제3 게이트 구조 중 단지 2개에만 형성된다. 다른 형태에서, 전기적 콘택트는 제1 게이트 구조, 제2 게이트 구조, 및 제3 게이트 구조 중 단지 하나에만 형성된다. 다른 형태에서 제3 게이트 구조는 결과적인 제1 도전형을 갖는다. 다른 형태에서, 제1 게이트 구조 및 제2 게이트 구조는 결과적으로 제2 도전형을 갖도록 도핑되고, 제1 도전형은 제2 도전형과 반대이다. 다른 형태에서, 제1 게이트 구조, 제2 게이트 구조, 제3 게이트 구조 각각은 상이한 도전율로 도핑된다. 다른 실시예에서, 제1 게이트 구조 및 제2 게이트 구조는 상이한 도핑 조건으로 각진 주입에의해 도핑된다. 다른 형태에서, 반도체 장치는 상부 표면, 제1 측벽, 제1 측벽과 대향하는 제2 측벽을 갖는 반도체 구조를 포함한다. 제1 게이트 구조는 제1 측벽에 인접하여 위치한다. 제2 게이트 구조는 제2 측벽에 인접하여 위치한다. 제3 게이트 구조는 상부 표면위에 위치한다. 하나의 형태에서, 제1 게이트 구조, 제2 게이트 구조 및 제3 게이트 구조는 물리적으로 서로 분리된다. 소스 영역 및 드레인 영역은 제1 게이트 구조 및 제2 게이트 구조의 측면에 직각인 반도체 구조의 대향 측면상의 반도체 구조로부터 연장한다. 제1 게이트 구조는 하나의 형태에서 소스와 드레인간의 반도체 구조의 위치에서 제1 측벽에 인접하여 위치한다. 제2 게이트 구조는 소스와 드레인간의 반도체 구조의 위치에서 제2 측벽에 인접하여 위치하고, 제3 게이트 구조는 소스와 드레인간의 상부 표면위에 위치한다. 다른 실시예에서, 제1 유전층은 반도체 구조의 제1 측벽 및 제2 측벽을 둘러싸고, 제1 게이트 구조 및 제2 게이트 구조로부터 반도체 구조를 전기적으로 절연한다. 제2 유전층은 반도체 구조의 상부 표면위에 놓인다. 다른 형태에서 제1 유전층 및 제2 유전층은 적어도 하나의 상이한 물리적 특성을 갖고, 적어도 하나의 상이한 물리적 특성은 유전층 두께, 유전 전기 도전율 또는 유전 상수 중 하나를 포함한다. 전하 저장 구조는 상부 표면과 제3 게이트 구조간에 위치한다. 하나의 형태에서, 전하 저장 구조는 나노클러스터를 포함하고, 여기서, 나노클러스터는 실리콘 나노크리스털, 게르마늄 나노크리스털, 실리콘 게르마늄 합금 나노크리스털, 금 나노크리스털, 은 나노크리스털, 플라티늄 나노크리스털 중 적어도 하나를 포함한다. 다른 형태에서, 전하 저장 구조는 전하 트래핑 유전체를 포함하고, 전하 트래핑 유전체는 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 리치 산화물, 및 알루미늄 산화물 중 적어도 하나를 포함한다. 하나의 형태에서, 제1 전하 저장 구조는 제1 측벽에 인접하여 형성되고, 제1 게이트 구조는 제1 측벽으로부터 제1 전하 저장 구조의 대향 측면상에 제1 전하 저장 구조에 인접하여 위치한다. 제2 전하 저 장 구조는 제2 측벽에 인접하여 형성되고, 제2 게이트 구조는 제2 측벽으로부터 제2 전하 저장 구조의 대향 측면상에 제2 전하 저장 구조에 인접하여 위치한다. 다른 실시예에서, 제1 전하 저장 구조 및 제2 전하 저장 구조는 나노클러스터를 포함하고, 나노클러스터는 실리콘 나노크리스털, 게르마늄 나노크리스털, 실리콘 게르마늄 합금 나노크리스털, 금 나노크리스털, 은 나노크리스털, 플라티늄 나노크리스털 중 적어도 하나를 포함한다. 제1 전하 저장 구조 및 제2 전하 저장 구조는 전하 트래핑 유전체를 포함하고, 전하 트래핑 유전체는 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 리치 산화물, 및 알루미늄 산화물 중 적어도 하나를 포함한다. 제3 전하 저장 구조는 상부 표면과 제3 게이트 구조간에 위치하고, 제3 전하 저장 구조는 제1 전하 저장 구조와 제2 전하 저장 구조와는 적어도 하나의 다른 특성을 갖는다. 하나의 형태에서, 제3 게이트 구조는 제1 도전형을 갖도록 도핑되고, 제1 게이트 구조 및 제2 게이트 구조는 제2 도전형을 갖도록 도핑된다. 다른 형태에서, 제1 게이트 구조, 제2 게이트 구조 및 제3 게이트 구조은 상이한 도전성을 갖는다.
따라서, 명세서 및 도면은 제한적이라기 보다는 예시적인 것으로 간주되어야 하며, 모든 수정은 본 발명의 범주내에 포함되도록 의도된다. 이점, 다른 장점, 및 문제를 해결하기 위한 해결책은 특정 실시예에 따라 기술되었다. 그러나, 이점, 장점 및 더 알 수 있는 어떠한 이점, 장점 및 해결책이 될 수 있는 임의의 엘리먼트는 임계적, 필수적, 또는 임의의 또는 모든 특허청구범위의 기본적인 특징 및 엘리먼트로서 해석되어서는 안된다. 여기 이용된, 용어, "포함하는", "포함" 또는 임의의 다른 변형은 어떠한 엘리먼트만을 포함하는 것이 아닌 엘리먼트의 리스트를 포함하는 프로세스, 방법, 아티클 또는 장치를 비 배타적으로 포함하도록 의도되고, 이러한 프로세스, 방법, 아티클 또는 장치에 명백하게 내재되거나 열거되지 않은 다른 엘리먼트를 포함할 수 있다.

Claims (10)

  1. 반도체 장치를 제조하는 방법에 있어서,
    반도체 구조를 형성하는 단계 - 상기 반도체 구조는 상부 표면(top surface), 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 포함함 -;
    제1 게이트 구조 및 제2 게이트 구조를 형성하는 단계 - 상기 제1 게이트 구조는 상기 제1 측벽에 인접하여 위치하고, 상기 제2 게이트 구조는 상기 제2 측벽에 인접하여 위치함 -; 및
    상기 상부 표면위에 위치하는 제3 게이트 구조를 형성하는 단계 - 상기 제1 게이트 구조, 상기 제2 게이트 구조 및 상기 제3 게이트 구조는 물리적으로 서로 분리됨 - 를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 게이트 구조 및 제2 게이트 구조를 형성하는 단계는,
    상기 제3 게이트 구조 및 기판 모두 위에 게이트 재료의 층을 피착하고, 상기 제1 게이트 구조 및 제2 게이트 구조를 형성하도록 상기 제3 게이트 구조위에 놓인 상기 게이트 재료의 층의 일부를 제거하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서,
    상기 제1 게이트 구조 및 제2 게이트 구조를 형성하는 단계는,
    상기 반도체 구조의 상부 표면위에 상기 게이트 재료의 층을 비-연마(non-abrasively) 에칭하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 게이트 재료의 층의 상부 표면의 높이 아래의 상기 기판위에 실질적으로 평면인 층을 형성하고, 상기 실질적으로 평면인 층을 마스킹 층으로 이용하여 상기 제1 게이트 구조 및 제2 게이트 구조를 형성하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제1 측벽에 인접하여 위치하는 제1 전하 저장 구조를 형성하는 단계 - 상기 제1 게이트 구조는 상기 제1 측벽으로부터 상기 제1 전하 저장 구조의 대향면상의 상기 제1 전하 저장 구조에 인접하여 위치함 -; 및
    상기 제2 측벽에 인접하여 위치하는 제2 전하 저장 구조를 형성하는 단계 - 상기 제2 게이트 구조는 상기 제2 측벽으로부터 상기 제2 전하 저장 구조의 대향면상의 상기 제2 전하 저장 구조에 인접하여 위치함 - 를 포함하는 방법.
  6. 제5항에 있어서,
    제3 전하 저장 구조를 형성하는 단계 - 상기 제3 전하 저장 구조는 상기 상부 표면과 상기 제3 게이트 구조간에 위치함 - 를 더 포함하는 방법.
  7. 반도체 장치에 있어서,
    상부 표면, 제1 측벽, 상기 제1 측벽에 대향하는 제2 측벽을 포함하는 반도체 구조;
    상기 제1 측벽에 인접하여 위치하는 제1 게이트 구조;
    상기 제2 측벽에 인접하여 위치하는 제2 게이트 구조; 및
    상기 상부 표면위에 위치하는 제3 게이트 구조를 포함하고,
    상기 제1 게이트 구조, 상기 제2 게이트 구조 및 상기 제3 게이트 구조는 물리적으로 서로 분리되는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 게이트 구조 및 제2 게이트 구조의 측면에 직각인 상기 반도체 구조의 대향면상에 상기 반도체 구조로부터 연장하는 소스 영역 및 드레인 영역을 더 포함하고,
    상기 제1 게이트 구조는 상기 소스와 드레인간의 상기 반도체 구조의 위치에서 상기 제1 측벽에 인접하여 위치하고,
    상기 제2 게이트 구조는 상기 소스와 드레인간의 상기 반도체 구조의 위치에서 상기 제2 측벽에 인접하여 위치하고,
    상기 제3 게이트 구조는 상기 소스와 드레인간의 상기 상부 표면위에 위치하는 반도체 장치.
  9. 제7항에 있어서,
    상기 반도체 구조의 상기 제1 측벽 및 제2 측벽을 둘러싸고, 상기 제1 게이트 구조 및 제2 게이트 구조로부터 상기 반도체 구조를 전기적으로 절연하는 제1 유전층; 및
    상기 반도체 구조의 상부 표면위에 존재하는 제2 유전층을 더 포함하고,
    상기 제1 유전층 및 상기 제2 유전층은 적어도 하나의 상이한 물리적 특성을 포함하는 반도체 장치.
  10. 제7항에 있어서,
    상기 제1 측벽에 인접하여 위치하는 제1 전하 저장 구조 - 상기 제1 게이트 구조는 상기 제1 측벽으로부터 상기 제1 전하 저장 구조의 대향면상의 상기 제1 전하 저장 구조에 인접하여 위치함 -; 및
    상기 제2 측벽에 인접하여 위치하는 제2 전하 저장 구조 - 상기 제2 게이트 구조는 상기 제2 측벽으로부터 상기 제2 전하 저장 구조의 대향면상의 상기 제2 전하 저장 구조에 인접하여 위치함 - 를 더 포함하는 반도체 장치.
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