KR20060100256A

KR20060100256A - Ｄｃ 컨버터

Info

Publication number: KR20060100256A
Application number: KR1020060023890A
Authority: KR
Inventors: 신지 아소; 류이치 후루코시; 오사무 오타케
Original assignee: 산켄덴키 가부시키가이샤
Priority date: 2005-03-15
Filing date: 2006-03-15
Publication date: 2006-09-20
Also published as: JP2006262566A; US7382633B2; JP4701763B2; KR100733667B1; US20060215424A1

Abstract

DC 컨버터는 보조 스위치가 턴 오프한 이후에 메인 스위치가 최소 전압을 제공하는 시점과 메인 스위치가 턴 온하는 시점 사이의 시차를 검출하는 시차 검출기, 시차 검출기의 출력을 적분하는 적분기, 적분기의 출력 및 시차 검출기의 출력에 따라 메인 스위치의 턴-온 시점을 제어하기 위한 제1 지연 회로를 포함한다. 제1 지연 회로는 적분기의 출력에 따라 시차 검출기의 출력을 최소화하도록 동작하고, 시차 검출기의 출력을 기초로 펄스-바이-펄스 제어 신호에 따른 펄스-바이-펄스 방식으로 메인 스위치의 턴-온 시점을 제어한다.

Description

ＤＣ 컨버터{DC CONVERTER}

도 1은 종래 기술에 따른 DC 컨버터를 도시하는 회로도,

도 2는 종래 기술에 따른 DC 컨버터의 다양한 부분에서의 신호를 도시하는 타이밍 차트도,

도 3은 종래 기술에 따른 DC 컨버터의 보조 스위치 턴 오프 시점에서 메인 스위치의 턴 온 시점까지의 기간에서의 수개의 신호를 도시하는 확대된 파형도,

도 4는 본 발명의 제1 실시예에 따른 DC 컨버터를 도시하는 회로도,

도 5는 제1 실시예의 DC 컨버터의 정상 상태에서의 다양한 부분에서의 신호를 도시하는 타이밍 차트도,

도 6은 제1 실시예의 DC 컨버터의 보조 스위치 턴 오프 시점에서 메인 스위치 턴 온 시점 까지의 기간에서의 수개의 신호를 도시하는 확대된 파형도,

도 7a 내지 도 7c는 제1 실시예의 DC 컨버터의 정상 상태(1), 과도 상태, 및 정상 상태(2)에서의 다양한 부분에서의 신호를 도시하는 타이밍 차트도,

도 8은 도 4에 도시된 제1 실시예의 DC 컨버터의 제2 지연 회로의 예 1을 도시하는 회로도,

도 9는 도 8의 제2 지연 회로의 동작을 도시하는 파형도,

도 10은 도 4에 도시된 제1 실시예의 DC 컨버터에서의 시차 검출기의 예 1을 도시하는 회로도,

도 11은 도 4에 도시된 제1 실시예의 DC 컨버터에서의 시차 검출기의 예 2를 도시하는 회로도,

도 12는 도 11에 도시된 온 검출기의 예 1을 도시하는 회로도,

도 13은 도 11에 도시된 전압 변화 검출기의 예 1을 도시하는 회로도,

도 14는 도 11에 도시된 시차 검출기의 예 2에서의 JKFF를 도시하는 회로도,

도 15는 도 14에 도시된 JKFF의 논리 테이블을 도시하는 테이블,

도 16은 도 4에 도시된 제1 실시예의 DC 컨버터에서의 적분기의 예 1을 도시하는 회로도,

도 17은 도 4에 도시된 제1 실시예의 DC 컨버터에서의 적분기의 예 2를 도시하는 회로도,

도 18은 도 4에 도시된 제1 실시예의 DC 컨버터에서의 제1 지연 회로의 예 1을 도시하는 회로도,

도 19a 및 도 19b는 정상 상태 및 과도 상태 각각에서 도 18의 제1 지연 회로에 관련된 신호를 도시하는 타이밍 차트도,

도 20은 본 발명의 제2 실시예에 따른 DC 컨버터를 도시하는 회로도,

도 21a 내지 도 21c는 제2 실시예의 DC 컨버터의 각각 정상 상태(1), 정상 상태(2) 및 정상 상태(3)에서의 다양한 부분에서의 신호를 도시하는 타이밍 차트도,

도 22는 도 20에 도시된 제2 실시예의 DC 컨버터에서의 시차 검출기의 예 3 을 도시하는 회로도,

도 23은 도 20에 도시된 제2 실시예의 DC 컨버터에서의 시차 검출기의 예 4를 도시하는 회로도,

도 24는 본 발명의 제3 실시예에 따른 DC 컨버터를 도시하는 회로도,

도 25는 본 발명의 제4 실시예에 따른 DC 컨버터를 도시하는 회로도,

도 26은 도 25에 도시된 제4 실시예의 DC 컨버터에서의 전압 검출기의 예 1을 도시하는 회로도,

도 27은 도 25에 도시된 제4 실시예의 DC 컨버터에서의 전압 검출기의 예 2를 도시하는 회로도,

도 28은 본 발명의 제5 실시예에 따른 DC 컨버터를 도시하는 회로도,

도 29는 도 28에 도시된 제5 실시예의 DC 컨버터에서의 적분기의 예 3을 도시하는 회로도,

도 30은 본 발명의 제6 실시예에 따른 DC 컨버터를 도시하는 회로도,

도 31은 도 30에 도시된 제6 실시예의 DC 컨버터에서의 시차 검출기의 예 5를 도시하는 회로도,

도 32는 본 발명의 제7 실시예에 따른 DC 컨버터를 도시하는 회로도,

도 33은 본 발명의 제8 실시예에 따른 DC 컨버터를 도시하는 회로도,

도 34는 도 33에 도시된 제8 실시예의 DC 컨버터에서의 시차 검출기의 예 6을 도시하는 회로도,

도 35는 도 33에 도시된 제8 실시예의 DC 컨버터에서의 제2 지연 회로의 예 2를 도시하는 회로도,

도 36은 정상 상태에서의 제8 실시예의 DC 컨버터의 다양한 부분에서의 신호를 도시하는 타이밍 차트.

본 발명은 고효율 DC(직류) 컨버터에 관한 것이다.

도 1은 종래 기술에 따른 DC 컨버터를 도시하는 회로도이다. 도 1에 도시된 DC 컨버터는 액티브 클램프 방법을 채용하며, DC 전원(Vin), DC 전원(Vin)에 접속된 1차 권선 P1(권선 횟수는 n1)을 갖는 변압기(T), 및 1차 권선(P1)에 접속된 메인 스위치(Q1)를 포함한다. 메인 스위치(Q1)는 MOSFET(이하 "FET"라 칭함)이다. 1차 권선(P1)의 끝점은 보조 스위치(Q2) 및 클램프 커패시터(C2)로 구성된 직렬 회로에 접속된다. 보조 스위치(Q2)는 FET이다. 메인 스위치 및 보조 스위치(Q1 및 Q2)는 둘다 오프되는 데드 타임(dead time)을 갖는다. 스위치(Q1 및 Q2)는 제어 회로(111)에 의해 수행되는 PWM 제어를 수행하여 교호로 턴 온/오프 된다.

변압기(T)는 동상(in-phase) 전압을 생성하도록 감긴 1차 권선(P1) 및 2차 권선(S1)(권선 횟수는 n2)을 갖는다. 2차 권선(S1)은 다이오드(D10 및 D11), 리액터(L10), 및 커패시터(C10)를 포함하는 정류/평활 회로에 접속된다. 정류/평활 회로는 변압기(T)의 2차 권선(S1) 상에 유도되는 전압(온/오프 제어되는 펄스 전압)을 정류 및 평활화하고, 부하(30)에 DC 출력을 제공한다.

부하(30)에 대한 출력 전압을 기초로, 제어기(111)는 제어 펄스 신호를 생성하여 메인 스위치(Q1) 및 보조 스위치(Q2)를 턴 온/오프한다. 또한, 제어기(111)는 제어 신호의 듀티 펙터를 제어하여 출력 전압이 선정 값을 유지하도록 한다.

DC 컨버터는 인버터(112), 바닥 검출기(113), 제1 지연 회로(114), 및 제2 지연 회로(115)를 더 포함한다.

인버터(112)는 메인 스위치(Q1)를 제어하기 위하여 제어기(111)로부터 공급되는 Q1 제어 신호(Q1c)를 Q2 제어 신호(Q2c)로 인버트하고, 이를 제2 지연 회로(115)에 공급한다. 바닥 검출기(113)는 보조 스위치(Q2)가 턴 오프 한 이후에 메인 스위치(Q1)의 최소 전압(바닥 전압)을 검출하고, 바닥 전압을 표시하는 바닥 검출 신호(Btm)를 제공한다.

제1 지연 회로(114)는 바닥 검출기로부터의 바닥 검출 신호(Btm)의 상승시 까지 제어기(111)로부터의 제어 신호(Q1c)의 상승을 지연시켜서, 메인 스위치(Q1)를 구동하기 위하여 메인 스위치(Q1)의 게이트에 인가되는 Q1 게이트 신호(Q1g)를 생성한다. 제2 지연 회로(115)는 선정 시간 만큼 인버터(112)로부터의 제어 신호(Q2c)의 상승을 지연시켜서, Q2 게이트 신호(Q2g)를 생성하고, 이를 보조 스위치(Q2)의 게이트에 인가하여, 보조 스위치(Q2)를 구동한다.

상술한 구성을 갖는 DC 컨버터의 동작이 도 2의 타이밍 차트를 참조로 설명된다. 도 2에서, 전압(Q1v)은 메인 스위치(Q1)의 드레인-소스 전압이다.

t30에서, 제어기(111)로부터의 Q1 제어 신호(Q1c)는 하이 레벨로 상승하고, Q2 제어 신호(Q2c)는 로우 레벨로 떨어진다. 결과적으로, Q2 게이트 신호(Q2g)는 로우가 되어 보조 스위치(Q2)를 턴 오프되도록 한다. 바닥 검출 신호(Btm)는 t30에서 로우이다.

보조 스위치(Q2)가 턴 오프된 이후에, 메인 스위치(Q1)의 전압(Q1v)은 감소한다. t31에서, 바닥 검출기(113)는 전압(Q1v)의 최소치(바닥)를 검출한다. 결과적으로, 바닥 검출기(113)로부터의 바닥 검출 신호(Btm)는 하이가 되고, 매우 짧은 시간 기간 동안 이후에 로우가 된다.

t32에서, 제1 지연 회로(114)는 메인 스위치(Q1)를 턴 온하기 위하여 Q1 게이트 신호(Q1g)를 하이로 상승시켜서, 메인 스위치(Q1)의 바닥-전압 스위칭 또는 제로-전압 스위칭을 성취한다.

메인 스위치(Q1)가 턴 온되는 경우, DC 전원(Vin)으로부터의 전류는 변압기(T)의 1차 권선과 메인 스위치(Q1)를 통과한다. 이 때, 정류/평활 회로는 전류를 S1, D10, L10, C10 및 S1의 경로를 통과시킨다.

t33에서, Q1 제어 신호(Q1c)는 메인 스위치(Q1)를 턴 오프하기 위하여 떨어진다. 변압기(T)의 1차 권선(P1)내에 및 변압기(T)의 1차 권선 및 2차 권선 사이의 누설 인덕턴스내에 축적된 에너지는 메인 스위치(Q1)의 기생 커패시터(도시 없음)를 충전하여, 전압 공진을 생성한다. 결과적으로, 메인 스위치(Q1)의 전압(Q1v)은 t33 내지 t34 기간 동안 증가한다. 정류/평활 회로는 전류를 L10, C10, D11 및 L10의 경로를 통과시켜서, 부하(30)에 전류를 공급한다.

t34에서, 보조 스위치(Q2)를 턴 온하기 위하여 Q2 게이트 신호(Q2g)가 상승한다. 변압기(T)의 1차 권선(P1)내에 축적된 에너지는 클램프 커패시터(C2)에 공 급되어 클램프 커패시터(C2)를 충전한다. 클램프 커패시터(C2)내에 충전된 에너지는 C2, Q2, P1 및 C2의 경로를 통과한다.

전술한 종래 기술의 DC 컨버터에 따르면, 바닥 검출기(113)는 보조 스위치(Q2)가 턴 오프한 이후에 메인 스위치(Q1)의 최소 전압을 검출한다. 바닥 검출기(113)의 출력에 응답하여, 메인 스위치(Q1)의 턴-온 시점에서의 지연이 제어된다. 바닥 검출기(113)의 출력이 검출 에러 또는 장애(disturbance)로 인하여 가변하는 경우, 메인 스위치(Q1)의 지연은 변동할 것이다. 즉, 메인 스위치(Q1)에 인가된 Q1 게이트 신호(Q1g)의 턴-온 시점은 가변하여, 스위칭 기간내의 위상 변조를 초래할 것이다. 이는 DC 컨버터의 동작에 대해 심각하게 불안정하게 한다.

도 3에 도시된 것처럼, t31에서의 바닥 검출과 메인 스위치(Q1)의 턴-온 시점(t32) 사이에는 지연이 있다. 이러한 지연은 제어 지연과 구동기 지연의 합이다. 이러한 경우, 메인 스위치(Q1)의 턴-온 시점은 바닥 전압이 발생하는 시점 이후로 지연된다. 그러므로, 바닥 검출과 메인 스위치(Q1)의 턴-온 시점 사이의 지연을 최소화하기 위한 회로를 제공할 필요가 있다. 또한, 메인 스위치(Q1)는 고속으로 턴온 되어야 한다. 그러나, 이는 스위칭 잡음을 증가시키게 된다.

본 발명에 따르면, 바닥 검출 에러 또는 바닥 검출 변이에 관련하지 않고 안정적으로 동작할 수 있으며, 바닥 검출 시점과 메인 스위치의 턴-온 시점 사이의 지연의 영향을 제거할 수 있으며, 정상 상태(steady state)에서 과도 상태(transient state)까지 모든 상태에서 스위칭 손실 및 잡음을 감소할 수 있는 DC 컨버터가 제공될 수 있다.

본 발명의 제1 기술적 측면에 따르면 변압기의 1차 권선과 직렬로 접속된 메인 스위치 및 1차 권선과 메인 스위치 중 하나의 양단에 접속된 직렬 회로를 갖는 DC 컨버터를 제공한다. 직렬 회로는 클램프 커패시터 및 보조 스ㅇ메인 및 보조 스위치는 교호로 턴 온/오프되고, 변압기의 2차 권선의 전압은 정류/평활 회로로 정류 및 평활화되어, DC 출력을 제공한다. DC 컨버터는 보조 스위치가 턴 오프된 이후에 메인 스위치가 최소 전압을 제공하는 시점과 메인 스위치가 턴 온하는 시점 사이의 시차를 검출하기 위한 시차 검출기, 시차 검출기의 출력을 적분하기 위한 적분기, 및 적분기와 시차 검출기의 출력에 따른 메인 스위치의 턴-온 시점에서의 지연을 제어하기 위한 지연 제어 유닛을 포함한다. 지연 제어 유닛은 적분기의 출력에 따라 시차 검출기의 출력을 감소하도록 동작하고, 시차 검출기의 출력으로부터 생성된 펄스-바이-펄스 제어 신호에 따라 펄스-바이-펄스 방식으로 메인 스위치의 턴-온 시점을 제어하도록 동작한다.

본 발명의 제2 기술적 측면에 따르면, 변압기의 1차 권선과 직렬로 접속된 메인 스위치 및 1차 권선과 메인 스위치 중 하나의 양단에 접속된 직렬 회로를 갖는 DC 컨버터가 제공된다. 직렬 회로는 클램프 커패시터 및 보조 스위치를 포함한다. 메인 및 보조 스위치는 교호로 턴 온/오프되고, 변압기의 2차 권선의 전압은 정류/평활 회로로 정류 및 평활화되어 DC 출력을 제공한다. DC 컨버터는 보조 스위치가 턴 오프한 이후에 메인 스위치가 최소 전압을 제공하는 시점과 메인 스위치가 턴 온 하는 시점 사이의 시차를 검출하기 위한 제1 시차 검출기, 보조 스위치가 턴 오프한 이후에 메인 스위치가 최소 전압을 제공하는 시점과 메인 스위치가 턴 온하는 시점 사이의 시차를 검출하기 위한 것으로 제1 시차 검출기보다 더 낮은 최소 전압 검출 감도를 갖는 제2 시차 검출기, 제1 시차 검출기의 출력을 적분하기 위한 적분기, 및 적분기와 제2 시차 검출기의 출력에 따라 메인 스위치의 턴-온 시점에서의 지연을 제어하기 위한 지연 제어 유닛을 포함한다. 지연 제어 유닛은 적분기의 출력에 따라 제1 시차 검출기의 출력을 감소하도록 동작하며, 제2 시차 검출기의 출력으로부터 생성된 펄스-바이-펄스 제어 신호에 따라 펄스-바이-펄스 방식으로 메인 스위치의 턴-온 시점을 제어하도록 동작한다.

본 발명의 제3 기술적 측면에 따르면, 변압기의 1차 권선과 직렬로 접속된 메인 스위치, 및 1차 권선과 메인 스위치 중 하나의 양단에 접속된 직렬 회로를 갖는 DC 컨버터가 제공된다. 직렬 회로는 클램프 커패시터 및 보조 스위치를 포함한다. 메인 및 보조 스위치는 교호로 턴 온/오프하고, 변압기의 2차 권선의 전압은 정류/평활 회로로 정류 및 평활화되어, DC 출력을 제공한다. DC 변압기는 보조 스위치가 턴 오프한 이후에 메인 스위치가 최소 전압을 제공하는 시점과 메인 스위치가 턴 온하는 시점 사이의 시차를 검출하기 위한 시차 검출기, 시차 검출기의 출력을 적분하기 위한 적분기, 메인 스위치의 전압에 있어서의 시간에 따른 변화를 검출하기 위한 제1 전압 변화 검출기, 적분기와 제1 전압 변화 검출기의 출력에 따라 메인 스위치의 턴-온 시점에서의 지연을 제어하기 위한 지연 제어 유닛을 포함한다. 지연 제어 유닛은 적분기의 출력에 따라 시차 검출기의 출력을 감소하도록 동작하고, 제1 전압 변화 검출기의 출력으로부터 생성된 펄스-바이-펄스 제어 신호에 따라 펄스-바이-펄스 방식으로 메인 스위치의 턴-온 시점을 제어하도록 동작한다.

본 발명의 제4 기술적 측면에 따르면, 본 발명은 변압기의 1차 권선과 직렬로 접속된 메인 스위치, 및 1차 권선과 메인 스위치 중 하나의 양단에 접속된 직렬 회로를 갖는 DC 컨버터가 제공된다. 직렬 회로는 클램프 커패시터 및 보조 스위치를 포함한다. 메인 및 보조 스위치는 교호로 턴 온/오프되고, 변압기의 2차 권선의 전압은 정류/평활 회로로 정류 및 평활화되어, DC 출력을 제공한다. DC 컨버터는 보조 스위치가 턴 오프된 이후에 메인 스위치가 최소 전압을 제공하는 시점과 메인 스위치가 턴 온하는 시점 사이의 시차를 검출하기 위한 시차 검출기, 시차 검출기의 출력을 적분하기 위한 적분기, 메인 스위치의 전압을 검출하기 위한 전압 검출기, 및 적분기 및 전압 검출기에 따라 메인 스위치의 턴-온 시점에서의 지연을 제어하기 위한 지연 제어 유닛을 포함한다. 지연 제어 유닛은 적분기의 출력에 따라 시차 검출기의 출력을 감소하도록 동작하며, 전압 검출기의 출력으로부터 생성된 펄스-바이-펄스 제어 신호에 따른 펄스-바이-펄스 방식의 메인 스위치의 턴-온 시점을 제어하도록 동작한다.

본 발명의 실시예에 따른 DC 컨버터가 도면을 참조로 이하 설명된다.

(제1 실시예)

도 4는 본 발명의 제1 실시예에 따른 DC 컨버터를 도시하는 회로도이다. 도 4에서, 도 1의 것과 대응하는 부분은 동일한 참조 번호로 표시된다.

도 4의 DC 컨버터에서, DC 전원(Vin)은 변압기(T)의 1차 권선(P1)을 통해 FET인 메인 스위치(Q1)에 접속된다. 1차 권선(P1)의 양단은 FET인 보조 스위치(Q2) 및 클램프 커패시터(C2)를 포함하는 직렬 회로에 접속된다. 메인 스위치(Q1) 및 보조 스위치(Q2)는 스위치(Q1 및 Q2)가 오프되는 데드 타임을 갖는다. 스위치(Q1 및 Q2)는 제어기(11)에 의해 수행되는 PWM 제어 하에 교호로 턴 온/오프된다.

변압기의 1차 권선(P1) 및 2차 권선(S1)은 동상 전압을 생성하도록 권선된다. 2차 권선(S1)은 정류/평활 회로(8)에 접속되어, 2차 권선(S1) 상에 유도된 전압(온/오프 제어된 펄스 전압)은 정류/평활 회로(8)로 정류 및 평활화되어 부하(30)에 DC 출력을 제공한다.

부하(30)에 대한 출력 전압에 근거하여, 제어기(11)는 메인 스위치(Q1) 및 보조 스위치(Q2)를 턴 온/오프하기 위한 제어 펄스 신호를 생성한다. 동시에, 제어기(11)는 제어 신호의 듀티 펙터를 제어하여 출력 전압이 선정값을 유지하도록 한다.

DC 컨버터는 인버터(12), 시차 검출기(13), 제1 지연 회로(14), 제2 지연 회로(15), 및 적분기(20)를 더 포함한다.

인버터(12)는 메인 스위치(Q1)를 제어하기 위하여 제어기(11)로부터 공급되는 Q1 제어 신호(Q1c)를 Q2 제어 신호(Q2c)로 반전하고, 이를 제2 지연 회로(15)에 공급한다. 시차 검출기(13)는 보조 스위치(Q2)가 턴 오프한 이후에 메인 스위치(Q1)가 최소 전압(바닥 레벨)(Q1v)을 제공하는 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 검출하고, 시차 검출 신호(Tdf)를 적분기(20) 및 제1 지연 회로(14)로 출력한다. 적분기(20)는 시차 검출기(13)로부터의 시차 검출 신호 (Tdf)를 적분(평균)하고, 적분된 출력(Int)을 제공한다.

제1 지연 회로(14)는 본 발명의 지연 제어 유닛에 대응한다. 제1 지연 회로(14)는 적분기(20)로부터 적분된 출력(Int)를, 시차 검출기(13)로부터 시차 검출 신호(Tdf)를, 제어기(11)로부터 Q1 제어 신호(Q1c)를 수신한다. 적분기(20)로부터의 적분된 출력(Int) 및 시차 검출기(13)로부터의 시차 검출 신호(Tdf)를 기초로, 제1 지연 회로(14)는 메인 스위치(Q1)의 턴 온 시점을 제어하는데, 여기서 Q1 게이트 신호(Q1g)는 메인 스위치(Q1)를 구동하기 위하여 메인 스위치(Q1)의 게이트에 인가된다. 적분기(20)로부터의 적분된 출력(Int)을 기초로, 제1 지연 회로(14)는 시차 검출기(13)의 시차 검출 신호(Tdf)를 제어하여, 신호(Tdf)는 더 작아진다. 시차 검출 신호(Tdf)로부터 생성된 펄스-바이-펄스 제어 신호를 기초로, 제1 지연 회로(14)는 펄스-바이-펄스 방식으로 메인 스위치(Q1)의 턴-온 시점을 제어한다.

메인 스위치(Q1)가 턴 오프한 이후에, 제2 지연 회로(15)는 인버터(12)로부터의 Q2 제어 신호(Q2c)의 상승을 선정된 시간 만큼 지연시킴에 의해 Q2 게이트 신호(Q2g)를 생성하고, Q2 게이트 신호(Q2g)를 보조 스위치(Q2)의 게이트에 인가하여 보조 스위치(Q2)를 구동한다.

제1 실시예에 따른 DC 컨버터의 동작이 도 5의 타이밍 차트를 참조로 설명된다.

시간 t0에서, 제어기(11)로부터의 Q1 제어 신호(Q1c)는 하이로 변하고, Q2 제어 신호(Q2c)는 로우로 변한다. 결과적으로, Q2 게이트 신호(Q2)는 로우가 되어 보조 스위치(Q2)를턴 오프한다. t0 부터 t1까지의 주기 T1에서, 메인 스위치(Q1) 의 전압(Q1v)은 감소한다.

t1에서, 메인 스위치(Q1)의 전압(Q1v)은 최소(바닥) 레벨에 달하고, 이는 시차 검출기(13)에 의해 검출된다. 시차 검출기(13)는 다음으로 시차 검출 신호(Tdf)를 하이로 상승시킨다.

시간 t2에서, 제1 지연 회로(14)는 메인 스위치(Q1)를 턴 온하기 위하여 Q1 게이트 신호(Q1g)를 하이로 변화시킨다. 시차 검출기(13)는 메인 스위치(Q1)가 턴 온하는 때를 검출하고, t2에서, 시차 검출 신호(Tdf)를 로우로 변화시킨다. 즉, 시차 검출기(13)로부터의 시차 검출 신호(Tdf)는 t1 내지 t2 기간(T2) 동안 하이 이다. 시차 검출 신호(Tdf)는 적분기(20)에서 적분되며, 제1 지연 회로(14)에 적분된 출력(Int)을 제공한다.

제1 지연 회로(14)는 적분기(20)로부터 적분된 출력(Int)에 따라 메인 스위치(Q1)의 지연 시간을 제어한다. 적분기(20)에 의해 얻어진 적분의 평균화 또는 평활화 효과로, 제1 지연 회로(14)에 의한 지연 제어는, 장애(disturbance) 또는 검출 감도의 변이로 인한, 시차 검출기(13)로부터의 시차 검출 신호(Tdf)의 약간의 변동에 상관없이 안정하다.

시간 t3에서, 메인 스위치(Q1)로의 Q1 게이트 신호(Q1g)는 로우가 된다. 메인 스위치(Q1)의 전압(Q1v)은 증가하여 클램프 커패시터(C2)의 전압에 달한다. 시간 t4에서, 제2 지연 회로(15)는 보조 스위치(Q2)를 턴 온하기 위하여 지연된 Q2 게이트 신호(Q2g)를 제공한다.

도 6은 보조 스위치(Q2)를 턴 오프하는 시점에서 메인 스위치(Q1)를 턴 온하 는 시점까지의 기간에서 수개의 신호를 도시하는 확대된 파형도이다. 제1 실시예에 따르면, 시차 검출기(13)는 메인 스위치(Q1)가 최소 전압을 제공하는 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 검출하고, 검출된 시차를 나타내는 시차 검출 신호(Tdf)를 제공한다. 적분기(20)는 시차 검출 신호(Tdf)를 평균화하고, 적분된 출력(Int)를 제공한다. 적분된 출력(Int)을 기초로, 제1 지연 회로(14)는 메인 스위치(Q1)의 턴-온 시점을 제어한다. 이러한 구성으로, 제1 실시예는 DC 컨버터내의 제어 지연 및 구동기 지연을 수정한다.

도 6을 참조로, 메인 스위치(Q1)의 턴 온 시점을 제어하는 동작이 설명된다. t0에서, 메인 스위치(Q1)의 전압(Q1v)은 감소를 시작하고, t03에서 최소(바닥) 레벨에 도달한다. t04에서, 메인 스위치(Q1)는 턴 온한다.

t04에서 메인 스위치(Q1)를 턴 온하기 위하여, 반드시 고려되어야 할 것은 제어기(11)에서의 지연(제어 지연)과 Q1 게이트 신호(Q1g)가 메인 스위치(Q1)에 인가되는 시점과 메인 스위치(Q1)의 게이트 전압이 임계값(Vth)에 도달하는 시점 사이의 지연(구동기 지연)이다. 이들 지연으로 인하여, 도 6에 도시된 Q1 게이트 신호(Q1g)는 도 6에서 점선으로 표시된 것처럼 메인 스위치(Q1)의 최소 전압이 나타나기 이전에 t01에서 반드시 상승하여야 한다. 최소 전압으로 메인 스위치(Q1)를 턴 온하기 위해서는, 최소 전압이 나타나는 시점을 추정할 필요가 있다.

제1 실시예에 따르면, 시차 검출기(13)로부터의 시차 검출 신호(Tdf)는 평균화된 출력(Int)을 제공하는 적분기(20)에 의해 적분/평균화된다. 평균화된 출력(Int)을 기초로, 제1 지연 회로(14)는 메인 스위치(Q1)의 턴 온 시점을 제어하여, 시차 검출 신호(Tdf)로부터 주어진 펄스 폭이 삭제될 수 있도록 메인 스위치(Q1)의 턴-온 시점을 제어한다. 결과적으로, Q1 게이트 신호(Q1g)(도 6의 점선으로 표시된 것과 같은 t01에서의 상승)는 메인 스위치(Q1)가 최소 전압을 제공하는 시점 이전에 제공된다. 시차 검출기(13)는 메인 스위치(Q1)이 최소 전압을 제공하는 시점과 메인 스위치(Q1)가 실제로 턴 온 하는 시점 사이의 시차를 검출한다. 결과적으로, 메인 스위치(Q1)의 실제 턴 온 시점은 메인 스위치(Q1)가 최소 전압을 제공하는 시점에 가까이 갈 수 있다.

제1 지연 회로(14)는 시차 검출기(13)로부터의 시차 검출 신호(Tdf)를 기초로 하는 펄스-바이-펄스 제어 신호에 응답하여 펄스-바이-펄스 방식으로 메인 스위치(Q1)를 턴 온한다. 도 6에 도시된 정상 상태에서, Q1 게이트 신호(Q1g)는 시차 검출기(13)의 시차 검출 신호(Tdf)의 상승 이전에 출력된다. 그러므로, 정상 상태에서, 펄스-바이-펄스 제어가 발생하지 않는다. 즉, 펄스-바이-펄스 제어 신호가 없다.

DC 컨버터의 시작에서 또는 입력 전압 또는 부하의 급작스런 변화로 인하여 발생할 수 있는 과도 상태에서, 메인 스위치(Q1)의 공진 주파수는 보조 스위치(Q2)가 턴 오프 한 이후에 급작하게 변할 수 있다. 이러한 경우, Q1 게이트 신호(Q1g)는 시차 검출 신호(Tdf)의 상승 이후에 출력될 수 있다. 다음으로, 펄스-바이-펄스 제어가 발생하여 펄스-바이-펄스 제어 신호로 메인 스위치(Q1)를 턴 온 한다.

도 7a 내지 도 7c는 각각 정상 상태(1), 과도 상태 및 정상 상태(2)에서의 제1 실시예의 DC 컨버터의 다양한 부분에서의 신호를 도시하는 타이밍 차트이다. 보조 스위치(Q2)가 턴 오프한 이후에, 메인 스위치(Q1)의 전압(Q1v)은 공진하고 감소한다. 도 7a 내지 도 7c에 도시된 상태는 메인 스위치(Q1)의 공진 주파수가 과도 상태에서 갑자기 변하는 경우이다. 즉, 메인 스위치(Q1)는 낮은 공진 주파수를 갖는 도 7a의 정상 상태(1)로부터 과도 상태(7B)를 통해 높은 공진 주파수를 갖는 도 7c의 정상 상태(2)로 신속히 변한다.

정상 상태(1)에서, 보조 스위치(Q2)는 t0에서 턴 오프한다. 시간 t01에서, 제1 지연 회로(14)는 메인 스위치(Q1)를 턴 온하도록 온 신호를 제공하고, 제어 지연 및 구동 지연 이후에, 메인 스위치(Q1)은 시간 t04에서 턴 온한다. 시차 검출기(13)는 메인 스위치(Q1)이 최소 전압에 도달하는 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 검출한다. 이러한 시차는 t03에서 t04까지의 기간에 대응한다.

Q1 게이트 신호(Q1g)(점선으로 표시)가 적분기(20)로부터의 적분된 출력(Int)에 따른 제1 지연 회로(14)에 의해 t01에서 제공되어, 메인 스위치(Q1)의 턴-온 시점을 제어한다. 적분된 출력(Int)은 시차 검출기(13)로부터의 시차 검출 신호(Tdf)의 평균과 동일하다. 정상 상태(2)에서, 메인 스위치(Q1)의 공진 주파수가 정상 상태(2)에서 하이 이지만, 정상 상태(1)의 것과 동일한 제어가 수행된다.

정상 상태(1)가 갑자기 정상 상태(2)로 변하는 경우, 메인 스위치(Q1)의 공진 주파수는 펄스-바이-펄스 제어가 수행되지 않는 경우 t04에서 메인 스위치(Q1)을 턴 온하기 위하여 갑자기 변한다. 이러한 경우, 메인 스위치(Q1)의 전압(Q1v)은 점선 파형으로 표시된 것처럼 발진한다(도 7b).

이를 방지하기 위하여, 제1 지연 회로(14)로부터의 Q1 게이트 신호(Q1g)의 상승(t03) 이전에 시차 검출기(13)로부터의 시차 검출 신호(Tdf)가 t03a에서 상승하는 경우, 제1 지연 회로(14)는 적분기(20)의 적분된 출력(Int)에 따른 펄스-바이-펄스 방식으로 Q1 게이트 신호(Q1g)를 출력하고, 시차 검출기(13)로부터의 시차 검출 신호(Tdf)를 기초로 펄스-바이-펄스 제어 신호를 출력한다. 즉, Q1 게이트 신호(Q1g)(점선)는 t03a에서 출력되어 제어 지연 및 구동 지연 후에 t04a에서 메인 스위치(Q1)를 턴 온한다. 결과적으로, 도 7b의 점선으로 표시된 것처럼 전압(Q1v)의 발진은 발생하지 않는다.

도 4의 제1 실시예의 DC 컨버터에서 정렬된 기초 회로의 예가 서명된다.

도 8은 도 4의 제1 실시예의 DC 컨버터에서 정렬된 제2 지연 회로(15)의 예 1을 도시한다. 도 8에서, 제2 지연 회로(15-1)는 보조 스위치(Q2)에 대한 지연 시간을 제어한다. 제2 지연 회로(15-1)에서, 인버터(12)의 출력(Q2 제어 신호(Q2c))은 버퍼(151)를 통해 다이오드(D1)의 캐소드에 접속된다. 다이오드(D1)의 아노드는 커패시터(C1)의 제1 단부 및 정전류원(J1)의 제1 단부에 접속된다. 정전류원(J1)의 제2 단부는 전원(Vcc)에 접속된다. 커패시터(C1)의 제2 단부는 접지된다. 정전류원(J1)과 커패시터(C1) 사이의 노드는 버퍼(152)를 통해 보조 스위치(Q2)의 게이트에 접속된다.

도 9는 도 8의 제2 지연 회로(15-1)의 동작을 도시하는 파형도이다. 도 9에서 하이인 Q2 제어 신호(Q2c)는 버퍼(151)를 통해 다이오드(D1)의 캐소드에 공급되어 다이오드(D1)를 리버스 바이어스 상태로 둔다. 결과적으로, 전류는 전원(Vcc) 으로부터의 정전류원(J1)을 통해 커패시터(C1)로 흘러, 커패시터(C1)를 충전한다. 결과적으로, 제2 지연 회로(15-1)에 의해 생성된 Q2 게이트 신호(Q2g)의 상승은 정전류원(J1) 및 커패시터(C1)의 시정수에 의해 결정되는 지연 시간만큼 지연된다.

Q2 게이트 신호(Q2g)는 보조 스위치(Q2)를 턴 온하기 위하여 버퍼(152)를 통해 보조 스위치(Q2)의 게이트에 인가된다. 이러한 방식으로, 정전류원(J1) 및 커패시터(C1)를 이용하여, 제2 지연 회로(15-1)는 선정 지연 시간만큼 주어진 신호를 지연시킨다.

도 10은 도 4의 제1 실시예의 DC 컨버터내에 정렬된 시차 검출기(13)의 예 1을 도시하는 회로도이다. 도 10의 시차 검출기(13-1)에서, 트랜지스터(Q3)는 다이오드(D2)의 캐소드, 저항(R2)의 제1 단부, 및 커패시터(Cdv)의 제1 단부에 접속되는 베이스를 갖는다. 트랜지스터(Q3)의 에미터는 접지된다. 트랜지스터(Q3)의 콜렉터는 저항(R1)의 제1 단부 및 NOR 게이트(NOR1)의 제1 입력 단자에 접속된다. 저항(R1)의 제2 단부는 전원(Vcc)에 접속된다. NOR 게이트(NOR1)의 제2 입력 단자는 인버터(12)의 출력 단자에 접속된다. NOR 게이트(NOR1)의 출력 단자는 적분기(20)에 접속된다. 다이오드(D2)의 아노드 및 트랜지스터(R2)의 제2 단부는 접지된다.

시차 검출기(13-1)에서, 커패시터(Cdv)의 제1 단부는 트랜지스터(Q3)의 베이스에 접속되며, 다이오드(D2)는 트랜지스터(Q3)의 베이스와 에미터 사이에 접속되어 트랜지스터(Q3)의 베이스와 에미터 사이에는 역전류가 흐르지 않는다. 트랜지스터(Q3)의 베이스와 에미터 사이에 접속된 저항(R2)은 최소(바닥) 레벨을 검출하 기 위하여 검출 감도를 조정하도록 구성된다.

도 10에서 저항(R2)이 오픈 상태이고 메인 스위치(Q1)의 전압(Q1v)이 감소하는 경우, 전류는 Cdv, P1, Vin, D2 및 Cdv의 경로를 통과하여 트랜지스터(Q3)를 턴 오프한다. 메인 스위치(Q1)의 전압(Q1v)은 최소 전압에 도달하고 증가하기 시작한다. 다음으로, 전류는 Cdv, Q3(B), Q3(E), Vin, P1 및 Cdv의 경로를 통과하여 트랜지스터(Q3)를 턴 온한다. 이때, NOR 게이트(NOR1)는 로우 레벨을 받고, 그러므로, NOR 게이트(NOR1)는 하이-레벨 출력을 제공한다.

메인 스위치(Q1)가 턴 온하는 경우, 메인 스위치(Q1)의 전압(Q1v)은 접지 레벨이 되어 전류가 통과하지 못하도록 한다. 결과적으로, 시차 검출기(13-1)는 메인 스위치(Q1)이 최소 전압을 제공하는 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 검출할 수 있다.

이러한 구조는 메인 스위치(Q1)가 턴 오프한 이후의 전압(Q1v)의 시간에 따른 변화(dV/dt)가 포지티브인 기간을 검출할 수 있다. 메인 스위치(Q1)의 오프 기간을 검출하지 않기 위해서는, NOR 게이트(NOR1)는 트랜지스터(Q3)의 콜렉터로부터 공급된 신호를 마스크하기 위하여 Q2 제어 신호(Q2c)를 이용한다.

다이오드를 역바이어스 상태로 접속하고 역바이어스 상태의 접합 커패시턴스와 같은 용량성 소자를 이용함에 의해 커패시터(Cdv)가 구현된다. 도 10에서, 저항(R2)은 전원(Vcc)와 트랜지스터(Q3)의 베이스 사이에 정렬될 수 있다.

도 10의 시차 검출기(13-1)에서, 저항(R2)은 트랜지스터(Q3)의 베이스와 에미터 사이에 접속되어 전압(Q1v)의 포지티브인 시간에 따른 변화(dV/dt)를 검출한 다. 저항(R2)이 개방된 경우(무한대 저항), 시차 검출기(13-1)는 최소 전압 시점(dV/dt)에서 메인 스위치(Q1)가 턴 온하는 시점 사이의 전압(Q1v)의 시간에 따른 변화를 검출한다.

도 10의 시차 검출기(13-1)에서, 저항(R2)은 저항(R3)을 통해 바이어스 전류를 흐르게 하도록 전원(Vcc)과 트랜지스터(Q3)의 베이스 사이에 접속될 수 있다. 이러한 경우, 트랜지스터(Q3)는 메인 스위치(Q1)가 최소 전압에 도달하기 이전에 턴 온한다. 메인 스위치(Q1)가 턴 온 한 이후에, 트랜지스터(Q3)는 저항(R2)으로 인하여 연속적으로 ON 된다. 따라서, 메인 스위치(Q1)가 턴 온되는 때를 검출하기 위하여 ON 검출기(21)가 제공되어야 한다.

도 11은 도 4에 도시된 제1 실시예의 DC 컨버터에 정렬된 시차 검출기(13)의 예 2를 도시하는 회로도이다. 시차 검출기(13-2)는 메인 스위치(Q1)가 턴 온되는 때를 검출하기 위한 ON 검출기(2), 메인 스위치(Q1)의 전압(Q1v)내의 시간에 따른 변화(dV/dt)를 검출하기 위한 전압 변화 검출기(22), 및 ON 검출기(21)의 출력과 전압 변화 검출기(22)의 출력과 Q2 제어 신호(Q2c)의 NOR 값을 시차 검출 신호(Tdf)로서 제공하기 위한 NOR 게이트(NOR2)를 포함한다. 시차 검출 신호(Tdf)는 메인 스위치(Q1)의 최소 전압 이전의 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 표시한다.

도 12는 도 11에 도시된 ON 검출기(21)의 예 1을 도시하는 회로도이다. 도 12의 ON 검출기(21)에서, 비교기(COM1)는 기준 전원(Ref1)에 접속된 반전 입력 단자(-)와 메인 스위치(Q1)의 소스와 저항(R3) 사이의 노드에 접속된 비반전 입력 단 자(+)를 갖는다. 비교기(COM1)의 출력 단자는 도 11의 NOR 게이트(NOR2)에 접속된다.

메인 스위치(Q1)에 전류를 통하게 하도록 메인 스위치(Q1)가 턴 온하는 경우, 메인 스위치(Q1)의 소스에 접속된 저항(R3)은 단자 전압을 생성하고, 이는 비교기(COM1)의 비반전 입력 단자(+)에 공급된다. 이 전압과 기준 전원(Ref1)을 비교하여, 비교기(COM1)는 하이-레벨 온 신호를 제공한다. 이러한 방식으로, 메인 스위치(Q1)에 저항(R3)을 추가하여 메인 스위치(Q1)가 턴 온한 때를 검출할 수 있다. 대신에, 메인 스위치(Q1)는 전류를 검출할 수 있는 센스 MOSFET을 포함할 수 있다.

도 13은 도 11에 도시된 전압 변화 검출기(22)의 예 1을 도시하는 회로도이다. 도 13의 전압 변화 검출기(22)에서, 비교기(COM2)는 기준 전원(Ref2)에 접속된 비반전 입력 단자(+) 및 커패시터(Cdv)와 저항(R4) 사이의 노드에 접속된 반전 입력 단자(-)를 갖는다. 비교기(COM2)의 출력 단자는 도 11의 NOR 게이트(NOR2)에 접속된다.

도 13에서, 기준 전원(Ref2)은 메인 스위치(Q1)의 최소 전압을 신속하게 검출하기 위하여 네가티브 전압을 제공한다. 다이오드를 역바이어스 상태로 접속하고 역 바이어스 상태의 접합 커패시턴스와 같은 용량 소자를 이용함에 의해 커패시터(Cdv)가 구현될 수 있다.

도 14는 도 11에 도시된 시차 검출기(13-2)의 예 2에서의 JK 플립플롭(JKFF)을 도시하는 회로도이다. 도 15는 JKFF의 논리 테이블을 도시하는 테이블이다. 도 14에서, 단자(J)는 전원(Vcc)에 접속되고, 리셋 단자(R)는 비교기(COM1)의 출력을 수신하고, 클럭 단자(CK)는 비교기(COM2)의 출력을 수신하고, 셋 단자(S)는 접지되며, 단자(K)는 접지되며, 단자(Q)는 시차 검출 신호(Tdf)를 제공한다. 이러한 JKFF는 Q2 제어 신호(Q2c)를 채용하지 않고 시차 검출 신호(Tdf)를 생성할 수 있다.

상술한 것처럼, 시차 검출기(13-2)는 전압 변화 검출기(22) 및 메인 스위치가 턴 온한 때를 검출하기 위한 ON 검출기(21)로 구성된다.

도 16은 도 4에 도시된 제1 실시예의 DC 컨버터에 정렬된 적분기(20)의 예 1을 도시하는 회로도이다. 도 1의 적분기(20-1)에서, 저항(R6) 및 커패시터(C3)는 서로 직렬로 접속된다. 커패시터(C3)의 제1 단부는 접지된다. 저항(R6)과 커패시터(C3) 사이의 노드는 제1 지연 회로(14)에 대한 적분된 출력(Int)을 제공한다.

본 발명은 메인 스위치(Q1)가 최소 전압을 제공하는 시점과 메인 스위치(Q1)이 턴 온하는 시점 사이의 시차를 검출하여, 시차를 제거하도록 메인 스위치(Q1)를 제어한다. 이를 위해, 도 16의 적분기(20-1)는 커패시터(C3)를 단시간에 충전하고, 장시간에 커패시터(C3)를 방전한다. 이러한 제어는 적분 동작을 정확하게 수행하기에는 불충분하다. PFM(pulse frequency modulation) 제어를 위해, 방전 기간은 정확성을 보장하기에는 너무 길다.

도 17은 도 4에 도시된 제1 실시예의 DC 컨버터내에 정렬된 적분기(20)의 예 2를 도시하는 회로도이다. 도 17의 적분기(20-2)는 짧은 펄스를 정확하게 적분할 수 있고 메인 스위치(Q1)의 스위칭 주파수를 변조하는 PFM 제어에 대한 정확성을 보장할 수 있다.

도 17의 적분기(20-2)는 펄스 발생기(201) 및 연산 회로(202)를 포함한다. 펄스 발생기(201)는 인버터(12)로부터의 Q2 제어 신호(Q2c)의 상승 에지를 검출하기 위한 미분 회로이다. 펄스 발생기(201)에서, NAND 게이트(NAND1)의 제1 입력 단자는 인버터(12)에 접속되며, 그의 제2 입력 단자는 저항(R8) 및 커패시터(C4)로 구성된 적분 회로 및 인버터(INV1)를 통해 인버터(12)에 접속된다. 펄스 발생기(201)는 저항(R8) 및 커패시터(C4)의 시정수에 의해 결정되는 펄스 폭을 갖는 낮은 레벨의 차분 신호(Df)를 생성한다. 차분 신호(Df)는 연산 회로(202)에 공급된다. 펄스 발생기(201)는 메인 스위치(Q1)의 온/오프 주기의 간격에서 연산 회로(202)에 의해 제공되는 부가 결과로부터 소정값을 감하는 본 발명의 제1 연산 유닛에 대응한다.

연산 회로(202)는 시차 검출기(13)의 출력에 대한 부가 동작을 수행하는 본 발명의 제2 연산 유닛에 대응한다. 연산 회로(202)에서, 다이오드(D3)의 캐소드, 저항(R6), 및 커패시터(C3)의 제1 단부는 직렬로 접속된다. 다이오드(D3)의 아노드는 시차 검출기(13)의 출력 단자에 접속된다. 커패시터(C3)의 제2 단자는 접지된다. 저항(R6)과 커패시터(C3) 사이의 노드는 저항(R7)의 제1 단부에 접속된다. 저항(R7)의 제2 단부는 다이오드(D4)의 아노드에 접속된다. 다이오드(D4)의 캐소드는 펄스 발생기(201)의 NAND 게이트(NAND1)의 출력 단자에 접속된다. 적분된 출력(Int)은 저항(R6)과 커패시터(C3) 사이의 노드로부터 제1 지연 회로에 제공된다.

시차 검출기(13)의 출력은 저항(R6) 및 다이오드(D3)를 통해 커패시터(C3)를 충전한다. 펄스 발생기(201)는 스위칭 주기의 간격에서 펄스를 생성하여, 저항(R7) 및 다이오드(D4)를 통해 주어진 양만큼 커패시터(C3)를 방전한다. 이러한 구성은 짧은 펄스를 정확하게 적분하여, PFM 제어에 대한 에러를 초래하지 않는다. 도 17에 도시된 부가 유닛의 역할을 하는 저항(R6) 및 감산 유닛의 역할을 하는 저항(R7) 대신에, 정전류원이 정확성을 개선하기 위해 채용될 수 있다.

도 18은 도 4에 도시된 제1 실시예의 DC 컨버터내에 정렬된 제1 지연 회로(14)의 예를 도시하는 회로도이다. 도 18의 제1 지연 회로(14-1)에서, 에러 증폭기(OP1)는 기준 전원(Ref3)에 접속된 반전 입력 단자(-), 적분된 출력(Int)에 접속된 비반전 입력 단자(+) 및 저항(R9)을 통해 다이오드(D7)의 아노드에 접속되는 출력 단자를 갖는다. 다이오드(D7)의 캐소드는 저항(R10)의 제1 단부 및 커패시터(C5)의 제1 단부에 접속된다. 저항(R10)의 제2 단부는 전원(Vcc)에 접속된다. 커패시터(C5)의 제2 단부는 접지된다. 제어기(11)의 출력(Q1c)은 버퍼(BUFF1)를 통해 다이오드(D5)의 캐소드에 접속된다. 시차 검출기(13)의 출력(Tdf)은 버퍼(BUFF2)를 통해 다이오드(D6)의 아노드에 접속된다. 다이오드(D6)의 캐소드는 커패시터(C5)의 제1 단부에 접속된다. 저항(R10)과 커패시터(C5) 사이의 노드는 버퍼(BUFF3)를 통해 메인 스위치(Q1)의 게이트에 접속된다.

도 19a 및 도 19b는 정상 상태 및 과도 상태 각각 에서의 제1 지연 회로(14-1)에 관련된 신호를 도시한다.

도 19a의 정상 상태의 동작이 설명된다. 에러 증폭기(OP1)는 적분기(20)의 적분된 출력(Int)에 비례하는 전압을 증폭한다. 시간 t0에서, Q1 제어 신호(Q1c)g 는 하이로 되어 버퍼(BUFF1)의 출력을 하이로 증가시키고, 에러 증폭기(OP1)와 저항(R9)의 출력 전압으로 커패시터(C5)를 충전한다. 시간 t01에서, 커패시터(C5)의 전압(Vc5)은 버퍼(BUFF3)의 임계 전압(Vth)에 도달하여, 버퍼(BUFF3)의 출력을 하이로 증가시킨다. 결과적으로, 메인 스위치(Q1)는 t03에서 턴 온한다. t01에서 t03까지의 기간 내의 신호의 변화는 제어 지연 및 구동기 지연에 의해 야기된다. 시차 검출기(13)의 시차 검출 신호(Tdf)는 메인 스위치(Q1)가 최소 전압을 제공하는 t02에서 메인 스위치(Q1)이 턴 온하는 t03 사이의 시차를 표시한다.

시차 검출기(13)가 최소 전압을 검출하는 시간 t02에서, 시차 검출기(13)는 버퍼(BUFF2)에 하이 레벨 신호를 제공하여 버퍼(BUFF2)의 출력을 하이로 증가시킨다. 그러므로, 커패시터(C5)는 버퍼(BUFF2) 및 다이오드(D6)로 신속히 충전된다. 시간 t01에서, Q1 게이트 신호(Q1g)(점선으로 표시)는 이미 하이 이고, 따라서 영향을 받지 않는다.

펄스-바이-펄스 제어가 발생하는 도 19b의 과도 상태가 설명된다. 과도 상태에서, 메인 스위치(Q1)의 공진 주파수는 도 19b에 도시된 것처럼 정상 상태에서 갑자기 변한다. 메인 스위치(Q1)의 공진 주파수가 증가하는 경우, 커패시터(C5)는 저항(R9) 및 다이오드(D7)로 충전되고, t0에서 전압(Vc5)이 증가하기 시작한다. 커패시터(C5)의 전압(Vc5)은 t01 이전에 버퍼(BUFF3)의 임계 전압(Vth)에 도달하지 않는다.

시간 t01에서, 시차 검출기(13)는 메인 스위치(Q1)의 최소 전압을 검출하고, 시차 검출 신호(Tdf)를 하이로 증가시킨다. 이러한 하이 레벨 신호(펄스-바이-펄 스 제어 신호에 대응함)는 버퍼(BUFF2) 및 다이오드(D6)를 통해 커패시터(C5)에 인가된다. 결과적으로, 커패시터(C5)의 전압(Vc5)은 버퍼(BUFF3)의 임계값(Vth)까지 순간적으로 증가하여, t03에서 메인 스위치(Q1)를 턴 온한다.

(제2 실시예)

도 20은 본 발명의 제2 실시예에 따른 DC 컨버터를 도시하는 회로도이다. 이러한 DC 컨버터는 제1 시차 검출기(13a) 및 최소 전압 검출 감도가 제1 시차 검출기의 것보다 낮은 제2 시차 검출기(13b)를 포함한다.

제1 시차 검출기(13a)는 보조 스위치(Q2)가 턴 오프된 이후에 메인 스위치(Q1)가 최소 전압(바닥 레벨)을 제공하는 무렵의 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 검출하고, 적분기(20)에 시차 검출 신호(Tdf)를 제공한다. 제2 시차 검출기(13b)는 보조 스위치(Q2)가 턴 오프한 이후에 메인 스위치(Q1)가 최소 전압을 제공하는 무렵의 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 검출하고, 시차 검출 신호(Tdf)를 펄스-바이-펄스 제어 신호로서 제1 지연 회로(14)에 제공한다.

적분기(20)는 제1 시차 검출기(13a)로부터 시차 검출 신호(Tdf)를 적분하고, 적분된 출력(Int)을 제1 지연 회로(14)에 제공한다. 제1 지연 회로(14)는 적분기(20)의 출력 및 제2 시차 검출기(13b)의 출력을 이용하여, 메인 스위치(Q1)의 턴 온 시점을 제어한다. 제1 지연 회로(14)는 제1 시차 검출기(13a)의 출력을 감소하기 위하여 적분기(20)의 출력을 이용한다. 또한, 제1 지연 회로(14)는 펄스-바이-펄스 방식으로 메인 스위치(Q1)의 턴-온 시점을 제어하기 위하여, 제2 시차 검출기 (13b)의 출력을 이용한다.

정상 상태 및 과도 상태에서의 제2 실시예의 DC 컨버터의 동작은 도 4에 도시된 제1 실시예의 DC 컨버터의 것과 실질적으로 동일하다. 제2 실시예는 최소 전압 검출 감도가 제1 시차 검출기(13a)의 것보다 낮은 제2 시차 검출기를 개별적으 로 포함하여, 펄스-바이-펄스 제어는 메인 스위치(Q1)의 최소 전압이 정상 상태로부터 느린 과도 상태에서 날카롭게 변하는 경우라도 오작동하지 않을 것이다.

정상 상태로부터 느린 천이 동안 발생하는 메인 스위치(Q1)의 최소 전압의 날카로운 변화는 도 21a 내지 도 21c를 참조로 설명된다.

입력 전압 또는 부하 전류가 느리게 변하는 경우, 메인 스위치(Q1)의 전압(Q1v)은 도 21a에 도시된 정상 상태로부터 도 21b에 도시된 정상 상태(2)로 및 도 21c에 도시된 정상 상태(3)으로 순차적으로 변한다. 예를 들면, 순방향 컨버터에서, 출력 전류의 감소는 순방향 컨버터의 변압기의 2차측에 대한 전류를 차단 레벨까지 감소시킨다. 쵸크 코일을 통과하는 전류가 0이 되는 시점이 메인 스위치(Q1)의 전압(Q1v)의 기간을 줄이는 것과 일치하는 경우, 변압기의 1차측의 공진 상태는 도 21a 내지 도 21c에서 도시된 것과 같이 변한다.

도 21c에서, 메인 스위치(Q1)가 최소 전압을 제공하는 시점은 t03에서 t0으로 급격히 변한다. 이러한 경우, t0에서 펄스-바이-펄스 제어가 발생하거나 또는 발생하지 않을 수 있어서, DC 컨버터의 동작을 불안정하게 한다.

이를 방지하기 위해서는, 제2 실시예는 최소 전압 검출 감도가 제1 시차 검출기(13b)의 것보다 낮은 제2 시차 검출기를 채용한다. 이러한 제2 시차 검출기 (13b)로, 최소 전압 시점이 느리게 변하는 정상 상태에서 갑자기 변하는 t0에서는 펄스-바이-펄스 제어가 수행되지 않는다. 이러한 경우, 제2 실시예는 t03에서 펄스-바이-펄스 제어를 수행하여, 안정된 동작을 보장한다.

제1 및 제2 시차 검출기(13a 및 13b)는 도 22의 회로(13-3) 또는 도 23의 회로(13-4)로서 구현되며, 각각은 검출기(13a 및 13b)에 의해 공유되는 단일 커패시터(Cdv)를 채용한다.

도 22에 도시된 회로(13-3)에서, 제1 시차 검출기(13a)는 저항(R6a), 저항(R7), 트랜지스터(Q4), 저항(R2), 및 NOR 게이트(NOR1)를 포함하며, 제2 시차 검출기(13b)는 저항(R6b), 저항(R8), 트랜지스터(Q5), 저항(R4), 및 NOR 게이트(NOR2)를 포함한다. 커패시터(Cdv), 다이오드(D2), 및 다이오드(D11)는 제1 및 제2 시차 검출기(13a 및 13b)에 의해 공유된다.

제1 및 제2 시차 검출기(13a 및 13b) 각각은 도 10의 시차 검출기(13-1)의 것과 동일한 구조를 갖는다. 도 10과의 차이는 저항(R6a 및 R7) 사이의 노드가 트랜지스터(Q4)의 베이스에 접속되며, 저항(R6D 및 R8) 사이의 노드가 트랜지스터(Q5)의 베이스에 접속된다는 점이다. 저항(R6a 및 R6b)은 동일한 값을 가지며, 저항(R8)은 저항(R7)보다 작은 저항값을 가져서, 임계 전압을 감소시킨다. 다음으로, NOR 게이트(NOR2)는 NOR 게이트(NOR1)보다 낮은 최소 전압 검출 감도를 갖는다.

도 23의 회로(13-4)에서, 제1 시차 검출기(13a)는 정전류원(J1), 트랜지스터(Q7) 및 NOR 게이트(NOR1)을 포함하며, 제2 시차 검출기(13b)는 정전류원(J2), 트 랜지스터(Q8), 및 NOR 게이트(NOR2)를 포함한다. 커패시터(Cdv), 다이오드(D2), 및 트랜지스터(Q6)는 제1 및 제2 시차 검출기(13a 및 13b)에 의해 공유된다.

정전류원(J1)은 정전류원(J2) 보다 낮은 정전류를 제공하여, NOR 게이트(NOR2)가 NOR 게이트(NOR1)보다 낮은 최소 전압 검출 감도를 갖는다.

다이오드를 역바이어스 상태로 접속하고, 역바이어스 상태의 접합 커패시턴스와 같은 용량성 소자를 이용함에 의해 커패시터(Cdv)가 구현될 수 있다.

(제3 실시예)

도 24는 본 발명의 제3 실시예에 따른 DC 컨버터를 나타내는 회로도이다. 제3 실시예의 DC 컨버터는 시차 검출기(13), 전압 변화 검출기(22)를 포함한다. 즉, 제3 실시예는 도 20의 제2 시차 검출기(13b) 대신 전압 변화 검출기(22)를 사용한다.

전압 변화 검출기(22)는 메인 스위치(Q1)의 전압(Q1v)의 시간에 따른 변화(dV/dt)을 검출하여, 전압(Q1v)의 시간에 따른 변화를 나타내는 펄스 바이 펄스(pulse by pulse) 제어 신호를 제1 지연회로(14)에 공급한다. 제1 지연회로(14)는 메인 스위치(Q1)의 턴 온 시점을 지연시키기 위해, 적분기(20)의 출력과 전압 변화 검출기(22)의 출력을 이용한다. 제1 지연회로(14)는 시차 검출기(13)의 출력을 최소화하기 위해, 적분기(20)의 출력을 이용한다. 전압 변화 검출기(22)로부터의 펄스 바이 펄스 제어 신호에 근거하여, 제1 지연회로(14)는 메인 스위치(Q1)의 턴 온 시점을 제어한다.

도 20의 DC 컨버터의 제2 시차 검출기(13b)를 대신하는 전압 변화 검출기 (22)를 제외하면, 도 24의 DC 컨버터는, 도 20의 DC 컨버터와 근본적으로 동일하다. 따라서, 제3 실시예의 DC 컨버터의 동작 설명은 생략한다.

시차 검출기(13)와 전압 변화 검출기(22)는, 도 22의 시차 검출기(13-3) 또는 도 23의 시차 검출기(13-4)와 같이 단일의 커패시터(Cdv)를 공유할 수 있다. 커패시터(Cdv)는 역 바이어스 상태로 다이오드를 접속함으로써, 그리고 역 바이어스의 상태의 접합 커패시턴스(junction capacitance)와 같은 용량 소자를 사용함으로써 구현될 수 있다.

(제4 실시예)

도 25는 본 발명의 제4 실시예에 따른 DC 컨버터를 나타내는 회로도이다. 제4 실시예의 DC 컨버터는 시차 검출기(13)와 전압 검출기(23)를 포함한다. 즉, 제4 실시예는 도 20의 제2 시차 검출기(13b) 대신에 전압 검출기(23)를 사용한다.

전압 검출기(23)는 메인 스위치(Q1)의 전압(Q1v)을 검출한다. 제1 지연회로(14)는 메인 스위치(Q1)의 턴 온 시점을 지연시키기 위해, 적분기(20)의 출력과 전압 검출기(23)의 출력을 이용한다. 제1 지연회로(14)는 시차 검출기(13)의 출력을 줄이기 위해 적분기(20)의 출력을 이용한다. 전압 검출기(23)의 출력에 근거한 펄스 바이 펄스 제어 신호를 이용하여, 제1 지연 회로(14)는 펄스 바이 펄스 방식으로 메인 스위치(Q1)의 턴 온 시점을 제어한다.

도 20의 DC 컨버터의 제2 시차 검출기(13b)를 대신하는 전압 검출기(23)를 제외하면, 도 25의 DC 컨버터는, 도 20의 DC 컨버터와 근본적으로 동일하다. 따라서, 제4 실시예의 DC 컨버터의 동작 설명은 생략한다.

도 26은 도 25에 나타낸 제4 실시예의 DC 컨버터에 마련된 전압 검출기(23)의 제1예를 나타내는 회로도이다. 전압 검출기(23-1)는 메인 스위치(Q1)의 전압(Q1v)을 수신하기 위한 반전 입력 단자(-)와 기준 전원(Ref3)으로부터 전압을 수신하기 위한 비반전 입력 단자(+)를 갖는 비교기(COM3)를 포함한다. 또한 전압 검출기(23-1)는 비교기(COM3)의 출력과 시차 검출기(13)로부터의 시차 검출 신호(Tdf)를 NOR 연산하는 NOR 게이트(NOR3)를 포함하며, 출력(Vd)을 펄스 바이 펄스 신호로서 제1 지연회로(4)에 제공한다.

도 26의 전압 검출기(23-1)는, 메인 스위치(Q1)의 전압(Q1v)이 최소 전압(바닥 레벨)에 도달하고 나서 기준 전원(Ref3)에 의해 설정된 전압에 도달할 때, 펄스 바이 펄스 제어 신호를 제1 지연회로(14)에 제공하기 위해, 시차 검출기(13)의 출력(Tdf)을 이용한다. 결과적으로, 제1 지연회로(4)는 펄스 바이 펄스 방식으로 메인 스위치(Q1)의 턴 온 시점을 제어할 수 있다.

도 27은 도 25에 나타낸 제4 실시예의 DC 컨버터에 마련된 전압 검출기(23)의 제2예를 나타내는 회로도이다. 전압 검출기(23-2)는 메인 스위치(Q1)의 전압(Q1v)을 수신하는 반전 입력 단자(-)와, DC 전원(Vin) 또는 저항들(R12, R13)에 의해 분압된, 클램프 커패시터(C2)의 전압(Vc2)을 수신하는 비반전 입력 단자(+)를 갖는 비교기(COM3)를 포함한다. 전압 검출기(23-2)는 비교기(COM3)의 출력과 시차 검출기(13)로부터 시차 검출신호(Tdf)를 NOR 연산하기 위한 NOR 게이트(NOR3)를 더 포함하며, NOR 출력(Vd)을 펄스 바이 펄스 제어 신호로서 제1 지연회로(4)에 제공한다.

도 27의 제2예는 도 26의 기준 전원(Ref3)의 전압 대신, DC 전원(Vin) 또는 클램프 커패시터(C2)의 전압(Vc2)의 전압에 비례하는 전압을 사용한다. 도 27의 동작의 제2예는 도 26의 제1예와 근본적으로 동일하다.

(제5 실시예)

도 28은 본 발명의 제5 실시예에 따른 DC 컨버터를 나타내는 회로도이다. 제5 실시예의 DC 컨버터는 제1 시차 검출기(13c)와 제2 시차 검출기(13d)를 사용한다.

제1 시차 검출기(13c)는, 보조 스위치(Q2)가 턴 오프된 후 메인 스위치(Q1)가 최소 전압을 제공하는 시점과 메인 스위치(Q1)가 턴 온되는 시점 사이의 시차를 검출하여, 시차 검출 신호(Tdfa)를 적분기(20)에 제공한다. 제2 시차 검출기(13d)는 보조 스위치(Q2)가 턴 오프된 후 메인 스위치(Q1)가 최소 전압을 제공하는 시점과 메인 스위치(Q1)가 턴 온되는 시점 사이의 시차를 검출하여, 시차 검출 신호(Tdfb)를 펄스 바이 펄스 제어 신호로서 제1 지연회로(14)와 적분기(20)에 제공한다.

제2 시차 검출기(13d)가 펄스 바이 펄스 제어를 수행하기 위해, 펄스 바이 펄스 제어 신호를 제공할 때, 적분기(20)는 제1 시차 검출기(13c)의 출력과 제2 시차 검출기(13d)의 출력을 적분하여, 적분된 출력(Int)을 제1 지연회로(14)에 출력한다. 제1 지연회로(14)는 메인 스위치(Q1)의 턴 온 시점을 제어하기 위해, 적분기(20)의 출력과 제2 시차 검출기(13d)의 출력을 이용한다. 제1 지연회로(14)는 제1 시차 검출기(13c)의 출력을 최소화하기 위해 적분기(20)의 출력을 이용한다. 또한, 제1 지연회로(14)는 메인 스위치(Q1)의 턴 온 시점을 제어하기 위해, 제2 시차 검출기(13d)로부터의 펄스 바이 펄스 제어 신호를 사용한다.

도 29는 도 28에 나타낸 제5 실시예의 DC 컨버터에 마련된 적분기(20)의 제3예를 나타내는 회로도이다. 펄스 바이 펄스 제어를 수행시에, 도 29의 적분기(20-3)는 제1 시차 검출기(13c)의 출력 이외에, 제2 시차 검출기(13d)의 출력을 추가한다.

도 17의 적분기(20-2)와 비교하면, 도 29의 적분기(20-3)는 커패시터(C3)의 제1 단부와 제2 시차 검출기(13d)의 출력 사이에 저항(R13)과 다이오드(D10)를 포함하는 직렬 회로를 추가적으로 가진다.

펄스 바이 펄스 제어에서, 제2 시차 검출기(13d)의 출력은, 다이오드(D10)과 저항(R13)을 통해 커패시터(C3)를 충전한다. 즉, 커패시터(C3)가 추가적으로 충전된다. 저항(R13)의 저항성을 저항(R6)의 저항성보다 낮게 줄이는 것은, 적분기(20-3)의 과도 반응 속도를 향상하기 위해 커패시터(C3)를 더 충전하게 된다.

메인 스위치(Q1)의 공진 주파수가 도 7A에 나타낸 정상 상태(steady state)(1)로부터 도 7c에 나타낸 정상 상태(2)까지 변할 때, 적분기(20-3)의 적분 출력(Int)은 도 7A에 나타낸 정상 상태(1)의 전압 레벨로부터 도 7c에 나타낸 정상 상태(2)의 전압 레벨까지 변화될 것이다. 도 7B에 나타낸 과도 상태에서, 적분기(20-3)의 출력은 제1 시차 검출기(13c)의 출력(Tdfa)에 따라 증가한다.

적분기(20-3)의 출력에서 신속한 변화는, 적분기(20-3)의 긴 과도 반응성(transient responsivity)에 대응한다. 시간 검출기(13c)의 출력(Tdfa)의 적분 시 정수를 감소시키는 것은, 정상 상태에서 동작을 비안정화하게 한다. 정상 상태에서 동작을 안정화하기 위해서, 시차 검출기(13c)의 출력(Tdfa)의 적분 시정수는 커야한다.

펄스 바이 펄스 제어를 수행하기 위해서, 제5 실시예는 제2 시차 검출기(13d)로부터의 출력(Tdfb)(펄스 바이 펄스 제어 신호)에 따라 적분기(20-3)의 저항(R3)과 다이오드(D10)를 통해 커패시터(C3)를 추가적으로 충전한다. 즉, 적분기(20-3)의 전압은, 순간 반응성을 향상하기 위해 도 7B의 과도 상태에서 급속하게 증가할 수 있다. 순간 반응성을 향상하는 것은 제1 시차 검출기(13c)의 출력(Tdfa)의 적분 시정수를 감소하게 하여, 정상 상태에서 동작을 안정화한다.

(제6 실시예)

도 30은 본 발명의 제6 실시예에 따른 DC 컨버터를 나타내는 회로도이다. 제6 실시예의 DC 컨버터는 제1 시차 검출기(13e)와 제2 시차 검출기(13f)를 포함한다.

제2 시차 검출기(13f)는 보조 스위치(Q2)가 턴 오프된 후에 메인 스위치(Q1)가 최소 전압을 제공하는 시점과, 메인 스위치(Q1)가 턴 온되는 시점 사이의 시차를 검출하고, 제2 시차 검출 신호(Tdfb)를 펄스 바이 펄스 제어 신호로서, 제1 지연 회로(14)에 제공한다.

제1 지연회로(14)는 메인 스위치(Q1)의 턴 온 시점을 제어하기 위해 적분기(20)의 출력과 제2 시차 검출기(13f)의 출력을 이용한다. 제1 지연회로(14)는 제1 시차 검출기(13e)의 출력을 최소화하기 위해 적분기(20)의 출력을 이용한다. 또 한, 제1 지연회로(14)는 펄스 바이 펄스 방식으로, 메인 스위치(Q1)의 턴 온 시점을 제어하기 위해, 제2 시차 검출기(13f)의 출력을 이용한다.

적분기(20)의 적분 출력(Int)에 근거하여, 제1 시차 검출기(13e)는 보조 스위치(Q2)가 턴 오프된 후 메인 스위치(Q1)가 최소 전압을 제공하는 시점과 메인 스위치(Q1)가 턴 온되는 시점 사이의 시차를 검출하고, 제1 시차 검출 신호(Tdfa)를 적분기(20)에 제공한다. 즉, 제1 시차 검출기(13e)는 메인 스위치(Q1)의 공진 주파수에 따라 메인 스위치(Q1)가 최소 전압에 도달하는 시점을 검출하기 위한 감도를 조정한다. 결과적으로, 제1 시차 검출기(13e)는, 메인 스위치(Q1)의 공진 주파수가 높아서 보조 스위치(Q2)가 턴 오프된 후 메인 스위치(Q1)가 최소 전압에 도달할 때까지의 시간이 너무 짧거나, 또는 메인 스위치(Q1)의 공진 주파수가 낮아서 보조 스위치(Q2)가 턴 오프된 후 메인 스위치(Q1)가 최소 전압에 도달할 때까지의 시간이 너무 길더라도, 메인 스위치(Q1)가 최소 전압을 제공하는 시점을 항상 검출할 수 있다.

시차 검출기(13e)의 출력(Tdfa)이 높을 때, 메인 스위치(Q1)의 전압 변화(dV/dt)는 다음과 같이 표현된다.

dV/dt = Vbe / (R2 ·Cdv)

이러한 표현은 도 10에 도시된 시차 검출기를 기초로 한다. 값(Vbe)은 도 10에 도시된 커패시터(Cdv)의 제1 단부에 접속된 트랜지스터(Q3)의 베이스-에미터 전압이다. 값(R2)은 트랜지스터(Q3)의 베이스와 접지 사이에 접속된 저항이다.

메인 스위치(Q1)이 공진 주파수가 낮은 경우, 메인 스위치(Q1)의 전압 변화 (dV/dt)는 작다. 이러한 경우, 저항(R2)은 커패시터(Cdv)를 통과하는 전류가 작은 경우의 시점에서 메인 스위치(Q1)의 최소 전압을 검출하도록 증가되어야 한다. 반면에, 메인 스위치(Q1)의 공진 주파수가 하이인 경우, 저항(R2)은 커패시터(Cdv)를 통과하는 전류가 클 경우의 시점에서 메인 스위치(Q1)의 최소 전압을 안정적으로 검출하도록 감소되어야 한다. 이를 달성하기 위하여, 제6 실시예는 메인 스위치(Q1)의 공진 주파수에 따라 저항(R2)의 저항값을 변화시켜서, 트랜지스터(Q3)에 대한 바이어스 전류를 제어한다.

도 31은 도 30에 도시된 제6 실시예의 DC 컨버터내에 정렬된 제1 시차 검출기(13e)의 예 5를 도시하는 회로도이다. 도 31에 도시된 시차 검출기(13-5)는 공진 주파수에 따른 최소 전압 검출 감도를 제어한다.

시차 검출기(13-5)에서, 트랜지스터(Q11 및 Q12)는 전류 미러 회로를 형성한다. 트랜지스터(Q12)의 콜렉터 및 베이스는 커패시터(Cdv)와 다이오드(D2) 사이의 노드에 접속된다. 트랜지스터(Q11 및 Q12)의 에미터는 접지된다. 트랜지스터(Q9 및 Q10)는 전류원을 형성한다. 트랜지스터(Q9 및 Q10)의 에미터는 전원(Vcc)에 접속된다. 트랜지스터(Q10)의 콜렉터는 트랜지스터(Q11)의 콜렉터 및 NOR 게이트(NOR3)의 제1 단부에 접속된다. NOR 게이트(NOR3)의 제2 단부는 Q2 제어 신호(Q2c)를 수신하고, NOR 게이트(NOR3)의 출력은 시차 검출 신호(Tdfa)를 제공한다. 에러 증폭기(OP2)는 기준 전원(Ref4)에 접속된 반전 입력 단자(-) 및 적분기(20의 적분된 출력에 접속된 비반전 입력 단자(+)를 갖는다. 에러 증폭기(OP2)의 출력은 저항(R14)을 통해 트랜지스터(Q9)의 베이스와 콜렉터 및 트랜지스터(Q10)의 베이스 에 접속된다.

시차 검출기(13-5)에서, 커패시터(Cdv)를 통과하는 전류는 트랜지스터(Q11 및 Q12)를 이용하여 형성된 전류 미러 회로를 이용하여 트랜지스터(Q9 및 Q10)로 형성된 전류원으로부터의 전류와 비교된다. 트랜지스터(Q9)를 통과하는 전류는 에러 증폭기(OP2)의 출력 전압 및 저항(R14)의 저항값에 의해 결정된다. 적분기(20)의 출력(Int)이 크고 메인 스위치(Q1)의 공진 주파수가 큰 경우, 트랜지스터(Q9)의 전류는 크다. 반면에, 적분기(20)의 출력(Int)이 작고 메인 스위치(Q1)의 공진 주파수가 로우인 경우, 트랜지스터(Q9)의 전류는 작다. 따라서, 메인 스위치(Q1)의 공진 주파수가 변하더라도 메인 스위치(Q1)가 최소 전압을 제공하는 무렵의 시점이 안정적으로 검출된다. 즉, 메인 스위치(Q1)의 공진 주파수가 변하더라도, 메인 스위치(Q1)는 최소 전압에서 안정적으로 턴 온할 수 있다.

(제7 실시예)

도 32는 본 발명의 제7 실시예에 따른 DC 컨버터를 도시하는 회로도이다. 제7 실시예의 DC 컨버터는 1차 권선(P1), 1차 권선(P1)과 결합된 2차 권선(S1), 및 1차 권선과 결합된 3차 권선(S2)을 갖는 변압기(Ta)를 포함한다. 3차 권선(S2)의 제1 단부는 메인 스위치(Q1)의 소스 및 DC 전원(Vin)의 네가티브 전극에 접속된다. 3차 권선(S2)의 제2 단부는 시차 검출기(13)의 입력 단자 및 전압 변화 검출기(22)의 입력 단자에 접속된다. 3차 권선(S2)은 제어 IC의 전원 전압을 제어하는 전원의 역할을 하는 보조 권선이다.

제7 실시예의 DC 컨버터에서, 변압기(Ta)의 1차 권선(P1)의 제1 단부는 DC 전원(Vin)에 접속되고, 1차 권선(P1)은 메인 스위치(Q1)의 전압에 비례하는 전압을 생성한다. 3차 권선(S2)의 권선수와 1차 권선(P1)의 권선수는 S2:P1=1:NP의 비율을 갖는다. 따라서, 3차 권선(S2)은 1차 권선(P1)에서 생성된 전압의 1/NP의 전압을 갖는다. 결과적으로, 시차 검출기(13) 및 전압 변화 검출기(22)는 메인 스위치(Q1)의 전압에 비례하는 낮은 전압으로 제어될 수 있다. 이는 시차 검출기(13) 및 전압 변화 검출기(22)가 낮은 내압의 부품들로 구성될 수 있음을 의미한다.

(제8 실시예)

도 33은 본 발명의 제8 실시예에 따른 DC 컨버터를 도시하는 회로도이다. 제8 실시예의 DC 컨버터는 제1 시차 검출기(13g) 및 제2 시차 검출기(13b)를 포함한다.

제1 시차 검출기(13g)는 보조 스위치(Q2)가 턴 오프한 이후에 메인 스위치(Q1)가 최소 전압을 제공하는 무렵의 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 검출하고, 제1 시차 검출 신호(Tdfa)를 적분기(20) 및 제2 지연 회로(15)에 제공한다.

제2 시차 검출기(13b)는 보조 스위치(Q2)가 턴 오프한 이후에 메인 스위치(Q1)가 최소 전압을 제공하는 무렵의 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 검출하고, 제2 시차 검출 신호(Tdfb)를 펄스-바이-펄스 제어 신호를 제1 지연 회로(14)에 제공한다.

메인 스위치(Q1)가 턴 오프한 이후에, 제2 지연 회로(15)는 인버터(12)로부터의 보조 스위치(Q2)에 대한 Q2 제어 신호(Q2c) 및 제1 시차 검출기(13g)로부터의 시차 검출 신호를 이용하여, 보조 스위치(Q2)를 구동하기 위한 보조 스위치(Q2)의 게이트에 인가되는 지연된 Q2 게이트 신호(Q2g)를 생성한다.

도 34는 도 33에 도시된 제8 실시예의 제1 시차 검출기(13g)의 예 6을 도시하는 회로도이다. 도 34의 시차 검출기(13-6)는 도 10의 시차 검출기(13-1) 소자이외에도, Q1 제어 신호(Q1c)와 트랜지스터(Q3)의 콜렉터로부터의 신호의 OR 로직을 연산하고 제2 지연 회로(15)에 출력(OR1o)을 제공하는 OR 게이트(OR1)를 갖는다.

도 35는 도 33에 도시된 제8 실시예의 DC 컨버터에 정렬된 제2 지연 회로(15)의 예 2를 도시하는 회로도이다. 도 35의 제2 지연 회로(15-2)는 도 8의 제2 지연 회로(15-1) 소자 이외에도, Q2 제어 신호(Q2c)와 OR 게이트(OR1)로부터의 출력(OR1o)의 AND 로직을 연산하는 AND 게이트(AND1) 및 AND 게이트(AND1)의 출력에 접속된 아노드 및 전류원(J1) 및 커패시터(C1)의 제1 단부에 접속된 캐소드를 갖는 다이오드(D11)를 갖는다.

도 36은 정상 상태에서의 제8 실시예의 DC 컨버터의 다양한 부분에서의 신호를 도시하는 타이밍 차트이다.

시차 검출기(13-6)에서, 트랜지스터(Q3)는 메인 스위치(Q1)의 전압(Q1v)이 메인 스위치(Q1)가 턴 오프한 이후에 증가한 때에 턴 온한다. 시차 검출기(13-6)는 보조 스위치(Q2)가 턴 오프한 이후에 메인 스위치(Q1)가 최소 전압을 제공하는 시점과 메인 스위치(Q1)가 턴 온하는 시점 사이의 시차를 검출한다. 시차를 검출하기 위하여, 시차 검출기(13-6)의 NOR 게이트(NOR1)는 트랜지스터(Q3)로부터의 신 호와 Q2 제어 신호(Q2c)의 NOR 연산을 한다.

트랜지스터(Q3)로부터의 신호와 Q1 제어 신호(Q1c)의 OR 로직 연산은 도 36에 도시된 것과 같이 출력(OR1o)을 제공하는 도 34의 OR 게이트(OR1)에 의해 수행된다. 출력(OR1o)은 도 36에 도시된 것과 같이 제2 지연 회로(15-2)의 AND 게이트(AND1)에 공급된다. 즉, 보조 스위치(Q2)의 지연 시간은 AND 게이트(AND1)의 출력에 따라 용이하게 제어될 수 있어서, 보조 스위치(Q2)의 0-volt 스위칭을 구현하게 된다.

상술한 것처럼, 본 발명에 따른 DC 컨버터는 메인 스위치(Q1)가 최소 전압(바닥 레벨)을 제공하는 시점과 메인 스위치(Q1)가 턴 온 하는 시점 사이의 시차를 검출하고 유한 펄스를 생성한다. 적분기(20)는 시차 검출기(13)의 출력을 평균화한다. 적분기(20)의 출력을 기초로, 지연 제어 유닛(14)은 시차 검출기(13)로부터의 펄스의 불필요한 부분을 삭제하는 방식으로 메인 스위치(Q1)를 구동하기 위한 Q1 제어 신호를 지연시킨다. 이러한 구성은 바닥 검출 에러 또는 장해로 인한 검출 시점 변이를 수정할 수 있으며, 제어 지연 및 스위칭 지연을 보상하며, 메인 스위치(Q1)가 최소 전압을 제공하는 시점 무렵에 메인 스위치(Q1)를 안정적이고 확실하게 턴 온한다.

연산 시작 시의 과도 상태 또는 부하가 가변할 때, 보조 스위치(Q2)가 턴 오프하는 시점과 메인 스위치(Q1)가 최소 전압을 제공하는 시점 사이의 시간은 가변한다. 이러한 경우, 본 발명은 펄스-바이-펄스 제어를 수행하여 메인 스위치(Q1)가 바닥 전압을 제공하는 시점 무렵에 메인 스위치(Q1)를 턴 온한다. 따라서, 본 발명의 DC 컨버터는 스위칭 손실 및 스위칭 노이즈를 감소할 수 있으며, 정상 상태에서 과도 상태까지의 모든 상태에서의 효율을 개선할 수 있다.

본 발명은 상술한 실시예에 국한되지 않는다. 제1 내지 제8 실시예의 임의의 조합은 본 발명의 범위내에 있다. 제1 내지 제8 실시예에서의 메인 스위치(Q1)에 대한 동일한 제어는 또한 보조 스위치(Q2)에 대해서도 수득될 수 있다.

이러한 방식으로, 본 발명에 따른 DC 컨버터는 메인 스위치의 전압이 최소에 도달하는 시점과 메인 스위치가 턴 온하는 시점 사이의 시차를 검출하고 유한 펄스를 생성하는 시차 검출기를 채용한다. 시차 검출기의 출력은 적분기에 의해 평균화된다. 적분기의 출력을 기초로, 지연 제어 유닛은 시차 검출기의 출력의 불필요한 부분을 삭제하는 방식으로 메인 스위치를 구동하기 위한 제어 신호를 지연시킨다. 이러한 구성은 바닥 레벨 검출 에러 또는 장애로 인한 검출 시점 변이를 수정할 수 있으며, 제어 지연 및 스위칭 지연을 보상할 수 있으며, 메인 스위치가 최소 전압을 제공하는 시점에서 메인 스위치를 안정적이고 확실하게 턴 온한다.

연산 시작시의 과도 상태 또는 부하가 가변할 때, 보조 스위치가 턴 오프하는 시점과 메인 스위치가 최소 전압을 제공하는 시점 사이의 시간은 가변한다. 이러한 경우, 본 발명에 따른 DC 컨버터는 메인 스위치가 바닥 레벨을 제공하는 시점 무렵에 메인 스위치를 턴 온하기 위하여 펄스-바이-펄스 제어를 수행한다. 그러므로, 본 발명의 DC 컨버터는 스위칭 손실 및 스위칭 노이즈를 감소할 수 있으며, 정상 상태에서 과도 상태까지의 모든 상태에서의 효율을 개선할 수 있다.

본 발명은 DC-DC 변환 전원 및 AC-DC 변환 전원에 적용된다.

본 출원은 35USC §119조에 따라 2005년 3월 15일 출원된 일본 출원 제2005-073668호에 대한 우선권을 주장하며, 그 전체 내용이 본 명세서에 참조로 포함된다. 본 발명이 특정 실시예를 참조로 설명되었지만, 상술한 실시예에만 제한되는 것은 아니다. 상술한 실시예에 대한 다양한 개조 및 변형이 당업자에게는 명백할 것이다. 본 발명의 범위는 첨부된 청구 범위를 참조하여 지정된다.

Claims

변압기, 상기 변압기의 1차 권선과 직렬로 접속된 메인 스위치, 및 상기 1차 권선 및 상기 메인 스위치 중 하나의 양단부에 접속되고 클램프 커패시터 및 보조 스위치를 포함하는 직렬 회로를 가지며, 상기 메인 및 보조 스위치가 교호로 턴/오프되어, 상기 변압기의 2차 권선이 정류/평활 회로로 정류 및 평활화되는 전압을 생성하여 DC 출력을 제공하는 DC 컨버터로서,

상기 보조 스위치가 턴 오프한 이후에 상기 메인 스위치가 최소 레벨을 제공하는 무렵의 시점과 상기 메인 스위치가 턴 온 하는 시점 사이의 시차를 검출하도록 구성된 시차 검출기;

상기 시차 검출기의 출력을 적분하도록 구성된 적분기; 및

상기 적분기와 상기 시차 검출기의 출력에 따라 상기 메인 스위치의 턴-온 시점을 제어하도록 구성된 지연 제어기

를 포함하며,

상기 지연 제어기는 상기 적분기의 출력에 따라 상기 시차 검출기의 출력을 최소화하도록 동작하고, 상기 시차 검출기의 출력에 근거하여 펄스-바이-펄스 제어 신호에 따라 펄스-바이-펄스 방식으로 상기 메인 스위치의 턴-온 시점을 제어하는, DC 컨버터.
변압기, 상기 변압기의 1차 권선과 직렬로 접속된 메인 스위치, 및 상기 1차 권선 및 상기 메인 스위치 중 하나의 양단부에 접속되고 클램프 커패시터 및 보조 스위치를 포함하는 직렬 회로를 가지며, 상기 메인 및 보조 스위치가 교호로 턴/오프되어, 상기 변압기의 2차 권선이 정류/평활 회로로 정류 및 평활화되는 전압을 생성하여 DC 출력을 제공하는 DC 컨버터로서,

상기 보조 스위치가 턴 오프한 이후에 상기 메인 스위치가 최소 레벨을 제공하는 무렵의 시점과 상기 메인 스위치가 턴 온 하는 시점 사이의 시차를 검출하도록 구성된 제1 시차 검출기;

상기 제1 시차 검출기보다 더 낮은 최소 레벨의 검출 감도를 가지며, 상기 보조 스위치가 턴 오프한 이후에 상기 메인 스위치가 최소 레벨을 제공하는 무렵의 시점과 상기 메인 스위치가 턴 온 하는 시점 사이의 시차를 검출하도록 구성된 제2 시차 검출기;

상기 제1 시차 검출기의 출력을 적분하도록 구성된 적분기; 및

상기 적분기와 상기 제2 시차 검출기의 출력에 따라 상기 메인 스위치의 턴-온 시점을 제어하도록 구성된 지연 제어기

를 포함하며,

상기 지연 제어기는 상기 적분기의 출력에 따라 상기 제1 시차 검출기의 출력을 최소화하도록 동작하고, 상기 제2 시차 검출기의 출력에 근거하여 펄스-바이-펄스 제어 신호에 따라 펄스-바이-펄스 방식으로 상기 메인 스위치의 턴-온 시점을 제어하는, DC 컨버터.
제2항에 있어서,

상기 제1 및 제2 시차 검출기는 상기 메인 스위치의 일 단부에 접속된 용량성 소자를 공유하는, DC 컨버터.
변압기, 상기 변압기의 1차 권선과 직렬로 접속된 메인 스위치, 및 상기 1차 권선 및 상기 메인 스위치 중 하나의 양단부에 접속되고 클램프 커패시터 및 보조 스위치를 포함하는 직렬 회로를 가지며, 상기 메인 및 보조 스위치가 교호로 턴/오프되어, 상기 변압기의 2차 권선이 정류/평활 회로로 정류 및 평활화되는 전압을 생성하여 DC 출력을 제공하는 DC 컨버터로서,

상기 보조 스위치가 턴 오프한 이후에 상기 메인 스위치가 최소 레벨을 제공하는 무렵의 시점과 상기 메인 스위치가 턴 온 하는 시점 사이의 시차를 검출하도록 구성된 시차 검출기;

상기 시차 검출기의 출력을 적분하도록 구성된 적분기;

상기 메인 스위치의 전압의 시간에 따른 변화를 검출하도록 구성된 제1 전압 변화 검출기; 및

상기 적분기와 상기 제1 전압 변화 검출기의 출력에 따라 상기 메인 스위치의 턴-온 시점을 제어하도록 구성된 지연 제어기

를 포함하며,

상기 지연 제어기는 상기 적분기의 출력에 따라 상기 시차 검출기의 출력을 최소화하도록 동작하고, 상기 제1 전압 변화 검출기의 출력에 근거하여 펄스-바이- 펄스 제어 신호에 따라 펄스-바이-펄스 방식으로 상기 메인 스위치의 턴-온 시점을 제어하는, DC 컨버터.
제4항에 있어서,

상기 시차 검출기 및 상기 제1 전압 변화 검출기는 상기 메인 스위치의 일 단부에 접속된 용량성 소자를 공유하는, DC 컨버터.
변압기, 상기 변압기의 1차 권선과 직렬로 접속된 메인 스위치, 및 상기 1차 권선 및 상기 메인 스위치 중 하나의 양단부에 접속되고 클램프 커패시터 및 보조 스위치를 포함하는 직렬 회로를 가지며, 상기 메인 및 보조 스위치가 교호로 턴/오프되어, 상기 변압기의 2차 권선이 정류/평활 회로로 정류 및 평활화되는 전압을 생성하여 DC 출력을 제공하는 DC 컨버터로서,

상기 보조 스위치가 턴 오프한 이후에 상기 메인 스위치가 최소 레벨을 제공하는 무렵의 시점과 상기 메인 스위치가 턴 온 하는 시점 사이의 시차를 검출하도록 구성된 시차 검출기;

상기 시차 검출기의 출력을 적분하도록 구성된 적분기;

상기 메인 스위치의 전압을 검출하도록 구성된 전압 검출기; 및

상기 적분기와 상기 전압 검출기의 출력에 따라 상기 메인 스위치의 턴-온 시점을 제어하도록 구성된 지연 제어기

를 포함하며,

상기 지연 제어기는 상기 적분기의 출력에 따라 상기 시차 검출기의 출력을 최소화하도록 동작하고, 상기 전압 검출기의 출력에 근거하여 펄스-바이-펄스 제어 신호에 따라 펄스-바이-펄스 방식으로 상기 메인 스위치의 턴-온 시점을 제어하는, DC 컨버터.
제1항, 제4항 및 제6항 중 어느 한 항에 있어서, 상기 시차 검출기는,

상기 메인 스위치의 전압의 시간에 따른 변화를 검출하도록 구성된 제2 전압 변화 검출기; 및

상기 메인 스위치가 턴 온하는 때를 검출하도록 구성되는 ON 검출기

를 포함하는, DC 컨버터.
제2항에 있어서, 상기 제1 시차 검출기는,

상기 메인 스위치의 전압의 시간에 따른 변화를 검출하도록 구성된 제2 전압 변화 검출기; 및

상기 메인 스위치가 턴 온하는 때를 검출하도록 구성되는 ON 검출기

를 포함하는, DC 컨버터.
제1항, 제4항 및 제6항 중 어느 한 항에 있어서, 상기 적분기는,

펄스-바이-펄스 제어 신호를 추가하도록 구성된 적분 소자

를 포함하는, DC 컨버터.
제2항에 있어서, 상기 적분기는,

펄스-바이-펄스 제어 신호를 추가하도록 구성된 적분 소자

를 포함하는, DC 컨버터.
제1항, 제4항 및 제6항 중 어느 한 항에 있어서,

상기 시차 검출기는 상기 적분기의 출력 및 상기 메인 스위치의 전압 공진 주파수에 따른 최소 레벨 검출 감도를 제어하는, DC 컨버터.
제2항에 있어서,

상기 제1 시차 검출기는 상기 적분기의 출력 및 상기 메인 스위치의 전압 공진 주파수에 따른 최소 레벨 검출 감도를 제어하는, DC 컨버터.
제1항, 제4항 및 제6항 중 어느 한 항에 있어서,

상기 적분기의 출력을 더하거나 빼도록 구성된 제1 연산 유닛; 및

상기 메인 스위치의 온/오프 기간의 간격으로 상기 제1 연산 유닛으로부터의 가산 출력으로부터 소정값을 빼도록 구성되거나 또는 상기 제1 연산 유닛으로부터의 감산 출력에 소정값을 더하도록 구성되는 제2 연산 유닛

을 더 포함하는, DC 컨버터.
제2항에 있어서,

상기 적분기의 출력을 더하거나 빼도록 구성된 제1 연산 유닛; 및

상기 메인 스위치의 온/오프 기간의 간격으로 상기 제1 연산 유닛으로부터의 가산 출력으로부터 소정값을 빼도록 구성되거나 또는 상기 제1 연산 유닛으로부터의 감산 출력에 소정값을 더하도록 구성되는 제2 연산 유닛

을 더 포함하는, DC 컨버터.
제1항, 제4항 및 제6항 중 어느 한 항에 있어서,

상기 지연 제어 유닛은 펄스-바이-펄스 제어 신호에 따라 펄스-바이-펄스 방식으로 상기 보조 스위치의 턴-온 시점을 제어하는, DC 컨버터.
제2항에 있어서,

상기 지연 제어 유닛은 펄스-바이-펄스 제어 신호에 따라 펄스-바이-펄스 방식으로 상기 보조 스위치의 턴-온 시점을 제어하는, DC 컨버터.
제1항에 있어서,

상기 변압기는 상기 1차 권선과 결합된 3차 권선을 포함하며,

상기 검출기는 상기 3차 권선에 의해 생성된 전압에 따라 상기 메인 스위치의 전압을 검출하도록 구성되는, DC 컨버터.
제2항에 있어서,

상기 변압기는 상기 1차 권선과 결합된 3차 권선을 포함하며,

상기 제1 시차 검출기 및 상기 제2 시차 검출기 각각은 상기 3차 권선에 의해 생성된 전압에 따라 상기 메인 스위치의 전압을 검출하도록 구성되는, DC 컨버터.
제4항에 있어서,

상기 변압기는 상기 1차 권선과 결합된 3차 권선을 포함하며,

상기 시차 검출기 및 상기 제1 전압 변화 검출기 각각은 상기 3차 권선에 의해 생성된 전압에 따라 상기 메인 스위치의 전압을 검출하도록 구성되는, DC 컨버터.
제6항에 있어서,

상기 변압기는 상기 1차 권선과 결합된 3차 권선을 포함하며,

상기 시차 검출기 및 상기 전압 검출기 각각은 상기 3차 권선에 의해 생성된 전압에 따라 상기 메인 스위치의 전압을 검출하도록 구성되는, DC 컨버터.