以下、本発明による直流変換装置の実施の形態を図1〜図12に基づいて説明する。但し、図1〜図12では、図13〜図15に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
本実施の形態の直流変換装置は、図1に示すように、第2のMOS-FET(2)のオフ後に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻から第1のMOS-FET(1)がオンする時刻までの時間に応じたパルス幅の時差信号VTDを発生する時差検出回路(21)と、時差検出回路(21)の時差信号VTDのパルス幅に応じた電圧レベルの出力信号VSDを発生する積分回路(22)と、第1のMOS-FET(1)に流れる電流IQ1を電圧VDTとして検出し、この電圧VDTが基準電圧VRCを超えたときに電流検出信号VOCを発生する電流検出回路(23)と、電流検出回路(23)から低電圧(L)レベルの電流検出信号VOCが入力されたとき、積分回路(22)の出力信号VSDの電圧レベルに応じてPWM制御回路(12)の第1のPWM信号VP1の遅延時間を制御して第1のMOS-FET(1)をオンし、電流検出回路(23)から高電圧(H)レベルの電流検出信号VOCが入力されたとき、時差検出回路(21)の時差信号VTDの発生と略同時に第1のMOS-FET(1)をオンする第1の駆動信号VG1を出力する第1の遅延回路(24)と、反転器(13)からの第2のPWM信号VP2を所定の時間tr(tr=t1−t0:図9に図示)だけ遅延して第2のMOS-FET(2)をオンする第2の駆動信号VG2を出力する第2の遅延回路(25)とを備える点で、図13に示す従来の直流変換装置と相違する。上記以外の構成は、図13に示す従来の直流変換装置と略同様である。
時差検出回路(21)は、図2に示すように、一端が第1のMOS-FET(1)のドレインに接続された時差検出用コンデンサ(31)と、カソードが時差検出用コンデンサ(31)の他端に接続され、アノードが1次側の接地端子に接続された放電用ダイオード(32)と、放電用ダイオード(32)と並列に接続された検出感度調整用抵抗(33)と、ベースが時差検出用コンデンサ(31)と検出感度調整用抵抗(33)との接続点に接続され、エミッタが1次側の接地端子に接続され、コレクタが電流制限抵抗(35)を介して電源電圧VCCを出力する図示しない補助電源回路に接続された極小電圧検出用トランジスタ(34)と、一方の入力端子が極小電圧検出用トランジスタ(34)のコレクタに接続され、他方の入力端子が反転器(13)の出力端子に接続され、両入力端子に入力された各信号の論理和信号の反転信号を時差信号VTDとして積分回路(22)に出力するNORゲート(36)とを備える。図2に示す時差検出回路(21)は、第1のMOS-FET(1)がオフ状態で第2のMOS-FET(2)がオンからオフに切り換えられると、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が徐々に低下し、時差検出用コンデンサ(31)、トランス(3)の1次巻線(3a)、直流電源(4)、放電用ダイオード(32)、時差検出用コンデンサ(31)の経路で電流が流れるため、極小電圧検出用トランジスタ(34)のベースには電流が流れず、極小電圧検出用トランジスタ(34)がオフとなる。第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小値まで低下して上昇に転ずると、時差検出用コンデンサ(31)、極小電圧検出用トランジスタ(34)のベース、同エミッタ、直流電源(4)、トランス(3)の1次巻線(3a)、時差検出用コンデンサ(31)の経路で電流が流れ、極小電圧検出用トランジスタ(34)がオンする。このとき、極小電圧検出用トランジスタ(34)のコレクタからNORゲート(36)の一方の入力端子に低電圧(L)レベルの出力信号が入力され、NORゲート(36)の他方の入力端子には反転器(13)から低電圧(L)レベルの第2のPWM信号VP2が入力されるため、NORゲート(36)から高電圧(H)レベルの時差信号VTDが出力される。次に、第1のMOS-FET(1)がオフからオンに切り換えられると、時差検出用コンデンサ(31)に印加される電圧が接地電位となるので、極小電圧検出用トランジスタ(34)のベースに電流が流れなくなり、極小電圧検出用トランジスタ(34)がオフとなる。このとき、極小電圧検出用トランジスタ(34)のコレクタからNORゲート(36)の一方の入力端子に高電圧(H)レベルの出力信号が入力され、NORゲート(36)の他方の入力端子には反転器(13)から低電圧(L)レベルの第2のPWM信号VP2が入力されるため、NORゲート(36)から低電圧(L)レベルの時差信号VTDが出力される。これにより、時差検出回路(21)は、第2のMOS-FET(2)のオフ後に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻から第1のMOS-FET(1)がオンする時刻までの時間に応じたパルス幅の時差信号VTDを積分回路(22)に出力する。
積分回路(22)は、図3に示すように、第1の遅延回路(24)に接続される積分用コンデンサ(41)と、時差検出回路(21)のNORゲート(36)の出力端子と積分用コンデンサ(41)との間に直列に接続され且つ時差検出回路(21)の時差信号VTDのパルス幅に応じて積分用コンデンサ(41)を充電する充電回路を構成する充電用ダイオード(42)及び充電用抵抗(43)と、反転器(13)から入力される第2のPWM信号VP2の立ち上がり時に同期して所定のパルス幅のパルス信号VPLを出力するパルス発生回路(44)と、積分用コンデンサ(41)とパルス発生回路(44)との間に直列に接続され且つ時差検出回路(21)が時差信号VTDを発生しないとき、パルス発生回路(44)のパルス信号VPLのパルス幅に応じて積分用コンデンサ(41)を放電する放電回路を構成する放電用抵抗(45)及び放電用ダイオード(46)とを備える。パルス発生回路(44)は、入力端子が反転器(13)の出力端子に接続された反転器(47)と、一端が反転器(47)の出力端子に接続されたパルス幅設定用抵抗(48)と、パルス幅設定用抵抗(48)の他端と1次側の接地端子との間に接続されたパルス幅設定用コンデンサ(49)と、一方の入力端子が反転器(47)の入力端子に接続され、他方の入力端子がパルス幅設定用抵抗(48)及びパルス幅設定用コンデンサ(49)の接続点に接続され、出力端子が放電用ダイオード(46)のカソードに接続されたNANDゲート(50)とを備え、第2のPWM信号VP2の1周期毎にパルス幅設定用抵抗(48)の抵抗値とパルス幅設定用コンデンサ(49)の静電容量との積で表される時定数により決定されるパルス幅のパルス信号VPLを出力する。
図3に示す積分回路(22)は、図4に示すように、時刻t2にて第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小値まで低下して上昇に転じ、時差検出回路(21)から高電圧(H)レベルの時差信号VTDが入力されると、充電用ダイオード(42)及び充電用抵抗(43)を介して積分用コンデンサ(41)が充電され、積分用コンデンサ(41)の電圧、即ち出力信号VSDの電圧が1次関数的に上昇する。その後、時刻t3にて第1のMOS-FET(1)がオンして時差検出回路(21)の時差信号VTDが高電圧(H)レベルから低電圧(L)レベルになると、充電用ダイオード(42)が逆方向にバイアスされ、積分用コンデンサ(41)に充電電流が流れなくなる。このとき、パルス発生回路(44)のパルス信号VPLは高電圧(H)レベルを保持し、放電用ダイオード(46)を逆方向にバイアスするため、積分用コンデンサ(41)が第1の電圧レベルに保持される。次に、時刻t4にてPWM制御回路(12)から反転器(13)を介して入力される第2のPWM信号VP2が低電圧(L)レベルから高電圧(H)レベルになると、パルス発生回路(44)のパルス信号VPLが高電圧(H)レベルから低電圧(L)レベルとなり、放電用ダイオード(46)が順方向にバイアスされるため、積分用コンデンサ(41)が放電用抵抗(45)及び放電用ダイオード(46)を介して放電され、積分用コンデンサ(41)の電圧、即ち出力信号VSDの電圧が1次関数的に低下する。その後、時刻t5にてパルス発生回路(44)のパルス信号VPLが低電圧(L)レベルから高電圧(H)レベルになると、放電用ダイオード(46)が逆方向にバイアスされ、積分用コンデンサ(41)が第2の電圧レベルに保持される。以上により、積分回路(22)は、時差検出回路(21)の時差信号VTDのパルス幅に応じた電圧レベルの出力信号VSDを発生する。即ち、時差検出回路(21)の時差信号VTDのパルス幅がパルス発生回路(44)のパルス信号VPLのパルス幅より広いときは、積分回路(22)の出力信号VSDの電圧レベルが高くなり、時差検出回路(21)の時差信号VTDのパルス幅がパルス発生回路(44)のパルス信号VPLのパルス幅より狭いときは、積分回路(22)の出力信号VSDの電圧レベルが低くなる。
電流検出回路(23)は、図5に示すように、第1のMOS-FET(1)に対して直列に接続され且つ第1のMOS-FET(1)に流れる電流IQ1に対応する検出電圧VDTを発生する電流検出用抵抗(51)と、基準電圧VRCを発生する基準電圧源(52)と、非反転入力端子(+)に入力される電流検出用抵抗(51)の検出電圧VDTと反転入力端子(+)に入力される基準電圧源(52)の基準電圧VRCとの比較出力信号VCPを発生する比較器(53)と、PWM制御回路(12)の第1のPWM信号VP1の立ち下がりエッジがクロック入力端子(CLK)に入力されたとき、比較器(53)の比較出力信号VCPを信号入力端子(D)を介して取り込み、比較出力信号VCPの電圧レベルと略同一の電圧レベルの電流検出信号VOCを信号出力端子(Q)から発生すると共に、第1のPWM信号VP1の立ち下がりエッジがクロック入力端子(CLK)に入力されてから再び入力されるまでの間、電流検出信号VOCの電圧レベルを保持するDフリップフロップ(54)とを備える。図5に示す電流検出回路(23)は、第1のMOS-FET(1)に流れる電流IQ1が増加し、電流検出用抵抗(51)の検出電圧VDTが基準電圧源(52)の基準電圧VRCを超えると、比較器(53)から高電圧(H)レベルの比較出力信号VCPが出力される。この比較出力信号VCPは、Dフリップフロップ(54)の信号入力端子(D)に入力され、PWM制御回路(12)の第1のPWM信号VP1の立ち下がりエッジがクロック入力端子(CLK)に入力されてから再び入力されるまでの間、信号出力端子(Q)から出力される電流検出信号VOCの電圧レベルを高電圧(H)レベルに保持する。これにより、電流検出回路(23)は、第1のMOS-FET(1)に流れる電流IQ1がVRC/RDT(RDT:電流検出用抵抗(51)の抵抗値)よりも大きいとき、高電圧(H)レベルの電流検出信号VOCを発生し、第1のMOS-FET(1)に流れる電流IQ1がVRC/RDTよりも小さいとき、低電圧(L)レベルの電流検出信号VOCを発生する。
第1の遅延回路(24)は、図6に示すように、基準電圧VR1を発生する基準電圧源(61)と、非反転入力端子(+)に入力される積分回路(22)の出力信号VSDと基準電圧源(61)の基準電圧VR1との誤差信号を出力する誤差増幅器(62)と、一端が抵抗(63)及びダイオード(64)を介して誤差増幅器(62)の出力端子に接続され且つ他端が1次側の接地端子に接続された第1の遅延時間制御用コンデンサ(65)と、入力端子がPWM制御回路(12)の出力端子に接続され且つ出力端子がダイオード(66)を介して第1の遅延時間制御用コンデンサ(65)の一端に接続された第1の入力側バッファ増幅器(67)と、一方の入力端子が電流検出回路(23)のDフリップフロップ(54)の信号出力端子(Q)に接続され、他方の入力端子が時差検出回路(21)のNORゲート(36)の出力端子に接続され、出力端子がダイオード(68)を介して第1の遅延時間制御用コンデンサ(65)の一端に接続されたANDゲート(69)と、一端が電源電圧VCCを出力する図示しない補助電源回路に接続され且つ他端が第1の遅延時間制御用コンデンサ(65)の一端に接続された抵抗(70)と、入力端子が抵抗(70)の他端に接続され且つ出力端子が第1のMOS-FET(1)のゲートに接続された第1の出力側バッファ増幅器(71)とを備える。
図6に示す第1の遅延回路(24)は、負荷(11)が通常時より軽い軽負荷時は、図7(A)に示すように、時刻t0にてPWM制御回路(12)の第1のPWM信号VP1が低電圧(L)レベルから高電圧(H)レベルになると、第1の入力側バッファ増幅器(67)から高電圧(H)レベルの出力信号を発生する。このとき、積分回路(22)の出力信号VSDの電圧レベルに応じて誤差増幅器(62)から出力される誤差信号の電圧により抵抗(63)及びダイオード(64)を介して流れる電流と、図示しない補助電源回路の電源電圧VCCにより抵抗(70)を介して流れる電流が第1の遅延時間制御用コンデンサ(65)に流れて第1の遅延時間制御用コンデンサ(65)が充電され、第1の遅延時間制御用コンデンサ(65)の電圧VC1が1次関数的に上昇する。時刻t1にて、第1の遅延時間制御用コンデンサ(65)の電圧VC1が第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達すると、第1の出力側バッファ増幅器(71)から点線部S1に示す高電圧(H)レベルの第1の駆動信号VG1が出力され、第1の駆動信号VG1の伝達遅れや第1のMOS-FET(1)の応答遅れ等により、時刻t3にて、実線部に示すように第1の駆動信号VG1が第1のMOS-FET(1)の閾値VTH1を超えると、第1のMOS-FET(1)がオンする。一方、時刻t0でPWM制御回路(12)から反転器(13)を介して出力される第2のPWM信号VP2が高電圧(H)レベルから低電圧(L)レベルとなり、第2のMOS-FET(2)がオフすると、オフ状態を保持する第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が徐々に低下し、時刻t2にて極小値に達すると、時差検出回路(21)からANDゲート(69)の他方の入力端子に高電圧(H)レベルの時差信号VTDが入力される。時差検出回路(21)の時差信号VTDは、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻t2から第1のMOS-FET(1)がオンする時刻t3まで高電圧(H)レベルを保持するが、このときにANDゲート(69)の一方の入力端子に入力される電流検出回路(23)の電流検出信号VOCは低電圧(L)レベルであるため、ANDゲート(69)の出力信号は低電圧(L)レベルとなり、ダイオード(68)を介して第1の遅延時間制御用コンデンサ(65)に充電電流が流れない。ここで、積分回路(22)の出力信号VSDの電圧レベルが高いときは、誤差増幅器(62)から出力される誤差信号の電圧が上昇するため、抵抗(63)及びダイオード(64)を介して第1の遅延時間制御用コンデンサ(65)に流れる電流が増加し、第1の遅延時間制御用コンデンサ(65)の電圧VC1が第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達する時間が早くなる。逆に、積分回路(22)の出力信号VSDの電圧レベルが低いときは、誤差増幅器(62)から出力される誤差信号の電圧が低下するため、抵抗(63)及びダイオード(64)を介して第1の遅延時間制御用コンデンサ(65)に流れる電流が減少し、第1の遅延時間制御用コンデンサ(65)の電圧VC1が第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達する時間が遅くなる。したがって、軽負荷時での第1の遅延回路(24)の動作は、電流検出回路(23)の電流検出信号VOCが低電圧(L)レベルのとき、積分回路(22)の出力信号VSDの電圧レベルに応じて第1のMOS-FET(1)のオン時刻を制御して、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻t2から第1のMOS-FET(1)がオンする時刻t3までの時間を最小にする。
次に、負荷(11)が通常時より軽い軽負荷状態から通常時より重い重負荷状態に急激に変化する場合の過渡状態時は、図7(B)に示すように、時刻t0にてPWM制御回路(12)の第1のPWM信号VP1が低電圧(L)レベルから高電圧(H)レベルになると、第1の入力側バッファ増幅器(67)から高電圧(H)レベルの出力信号が発生する。このとき、積分回路(22)の出力信号VSDの電圧レベルに応じて誤差増幅器(62)から出力される誤差信号の電圧により抵抗(63)及びダイオード(64)を介して流れる電流と、図示しない補助電源回路の電源電圧VCCにより抵抗(70)を介して流れる電流が第1の遅延時間制御用コンデンサ(65)に流れて第1の遅延時間制御用コンデンサ(65)が充電され、第1の遅延時間制御用コンデンサ(65)の電圧VC1が1次関数的に上昇する。一方、時刻t0でPWM制御回路(12)から反転器(13)を介して出力される第2のPWM信号VP2が高電圧(H)レベルから低電圧(L)レベルとなり、第2のMOS-FET(2)がオフすると、オフ状態を保持する第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が図7(A)に示す軽負荷時よりも急速に低下し、時刻t1にて極小値に達すると、時差検出回路(21)からANDゲート(69)の他方の入力端子に高電圧(H)レベルの時差信号VTDが入力される。このとき、ANDゲート(69)の一方の入力端子に入力される電流検出回路(23)の電流検出信号VOCが高電圧(H)レベルであるため、ANDゲート(69)の出力信号が高電圧(H)レベルとなり、ダイオード(68)を介して第1の遅延時間制御用コンデンサ(65)に充電電流が流れるため、時刻t1にて第1の遅延時間制御用コンデンサ(65)に流れる電流が瞬時に増加し、第1の遅延時間制御用コンデンサ(65)の電圧VC1が速やかに第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達する。これにより、時刻t1にて、時差検出回路(21)からANDゲート(69)の他方の入力端子に高電圧(H)レベルの時差信号VTDが入力されると略同時に、第1の出力側バッファ増幅器(71)から点線部S1に示す高電圧(H)レベルの第1の駆動信号VG1が出力され、第1の駆動信号VG1の伝達遅れや第1のMOS-FET(1)の応答遅れ等により、時刻t3にて、実線部に示すように第1の駆動信号VG1が第1のMOS-FET(1)の閾値VTH1を超えると、第1のMOS-FET(1)がオンする。したがって、軽負荷から重負荷に変化する過渡状態時での第1の遅延回路(24)の動作は、電流検出回路(23)の電流検出信号VOCが高電圧(H)レベルのとき、時差検出回路(21)が高電圧(H)レベルの時差信号VTDを出力する時刻t1の近傍の時刻t3で第1のMOS-FET(1)をオンする。
第2の遅延回路(25)は、図8に示すように、入力端子が反転器(13)の出力端子に接続された第2の入力側バッファ増幅器(81)と、カソードが入力側バッファ増幅器(81)の出力端子に接続されたダイオード(82)と、ダイオード(82)のアノードと1次側の接地端子との間に接続された第2の遅延時間制御用コンデンサ(83)と、図示しない補助電源回路の電源電圧VCCにより駆動され且つ第2の遅延時間制御用コンデンサ(83)に一定電流J1を供給する定電流源(84)と、入力端子が定電流源(84)と第2の遅延時間制御用コンデンサ(83)との接続点に接続され且つ出力端子が第2のMOS-FET(2)のゲートに接続された第2の出力側バッファ増幅器(85)とを備える。図8に示す第2の遅延回路(25)は、図9に示すように、時刻t0にて第2の入力側バッファ増幅器(81)に入力される第2のPWM信号VP2が低電圧(L)レベルから高電圧(H)レベルになると、第2の入力側バッファ増幅器(81)の出力信号が高電圧(H)レベルとなり、ダイオード(82)が逆方向にバイアスされるため、定電流源(84)から第2の遅延時間制御用コンデンサ(83)に一定電流J1が流れ、第2の遅延時間制御用コンデンサ(83)が充電される。これにより、第2の遅延時間制御用コンデンサ(83)の電圧VC2が1次関数的に上昇し、時刻t1にて第2の出力側バッファ増幅器(85)の閾値電圧VBF2に達すると、第2の出力側バッファ増幅器(85)から出力される第2の駆動信号VG2が低電圧(L)レベルから高電圧(H)レベルとなり、第2のMOS-FET(2)がオフからオンに切り換えられる。第2のPWM信号VP2が高電圧(H)レベルの間は、第2の出力側バッファ増幅器(85)から出力される第2の駆動信号VG2が高電圧(H)レベルに保持され、第2のMOS-FET(2)はオンを維持する。次に、時刻t2にてPWM制御回路(12)から反転器(13)を介して第2の入力側バッファ増幅器(81)に入力される第2のPWM信号VP2が高電圧(H)レベルから低電圧(L)レベルになると、第2の入力側バッファ増幅器(81)の出力信号が低電圧(L)レベルとなるため、ダイオード(82)が順方向にバイアスされ、第2の遅延時間制御用コンデンサ(83)がダイオード(82)を介して速やかに放電される。このとき、第2の出力側バッファ増幅器(85)から低電圧(L)レベルの第2の駆動信号VG2が出力され、第2のPWM信号VP2が低電圧(L)レベルの間は第2の出力側バッファ増幅器(85)から出力される第2の駆動信号VG2が低電圧(L)レベルに保持され、第2のMOS-FET(2)はオフを維持する。
図1に示す直流変換装置の動作の際に、負荷(11)が通常時よりも軽い軽負荷状態のとき、図10の左側に示すように、時刻t0にてPWM制御回路(12)から出力される第1のPWM信号VP1が低電圧(L)レベルから高電圧(H)レベルになると、反転器(13)を介して出力される第2のPWM信号VP2が高電圧(H)レベルから低電圧(L)レベルとなるため、第2の遅延回路(25)から第2のMOS-FET(2)のゲートに付与される第2の駆動信号VG2が高電圧(H)レベルから低電圧(L)レベルとなり、第2のMOS-FET(2)がオフする。このとき、第1のMOS-FET(1)は未だオフ状態であるため、トランス(3)の1次巻線(3a)のインダクタンスと第1のMOS-FET(1)のドレイン−ソース間に存在する図示しない寄生容量とにより決まる共振周波数で振動する電圧VQ1が第1のMOS-FET(1)のドレイン−ソース間に発生し、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が徐々に低下する。これと同時に、第1の遅延回路(24)に入力される積分回路(22)の出力信号VSDの電圧と基準電源(61)の基準電圧VR1との誤差信号が誤差増幅器(62)から出力され、誤差増幅器(62)の誤差信号の電圧により抵抗(63)及びダイオード(64)を介して流れる電流と、図示しない補助電源回路の電源電圧VCCにより抵抗(70)を介して流れる電流が第1の遅延時間制御用コンデンサ(65)に流れて第1の遅延時間制御用コンデンサ(65)が充電され、その両端の電圧VC1が1次関数的に上昇する。時刻t1より若干早い時刻で、第1の遅延回路(24)内の第1の遅延時間制御用コンデンサ(65)の電圧VC1が第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達すると、第1の出力側バッファ増幅器(71)から高電圧(H)レベルの第1の駆動信号VG1が出力される。時刻t1にて、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小値まで低下して上昇に転ずると、時差検出回路(21)から高電圧(H)レベルの時差信号VTDが出力される。その後、時刻t2にて第1の遅延回路(24)から第1のMOS-FET(1)のゲートに付与される第1の駆動信号VG1の電圧が第1のMOS-FET(1)の閾値VTH1を超え、第1のMOS-FET(1)がオフからオンに切り換えられると、時差検出回路(21)の時差信号VTDが高電圧(H)レベルから低電圧(L)レベルとなり、直流電源(4)からトランス(3)の1次巻線(3a)に励磁電流が流れると共に、第1のMOS-FET(1)に流れる電流IQ1が1次関数的に増加する。時間t2−t1において、時差検出回路(21)の時差信号VTDは高電圧(H)レベルを保持し、積分回路(22)にて時差信号VTDのパルス幅に応じた電圧レベルの出力信号VSDに変換され、第1の遅延回路(24)に入力される。ここで、図10の左側に示す時刻t0〜t9の期間では、第1のMOS-FET(1)に流れる電流IQ1が電流検出回路(23)内の基準電源(52)の基準電圧VRCと電流検出用抵抗(51)の抵抗値RDTとの比VRC/RDTよりも小さいため、低電圧(L)レベルの電流検出信号VOCが電流検出回路(23)から出力される。したがって、時刻t0〜t9の期間において、第1の遅延回路(24)は、積分回路(22)の出力信号VSDの電圧レベルに応じて第1のMOS-FET(1)のオン時刻t2を制御し、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻t1から第1のMOS-FET(1)がオンする時刻t2までの時間を最小にする。
時刻t3にて、PWM制御回路(12)から出力される第1のPWM信号VP1が高電圧(H)レベルから低電圧(L)レベルになると、第1の遅延回路(24)から出力される第1の駆動信号VG1が高電圧(H)レベルから低電圧(L)レベルとなり、第1のMOS-FET(1)がオンからオフに切り換えられるため、トランス(3)の1次巻線(3a)に逆起電力が発生する。これと同時に、PWM制御回路(12)から反転器(13)を介して出力される第2のPWM信号VP2が低電圧(L)レベルから高電圧(H)レベルとなり、時刻t4にて第2の遅延回路(25)内の第2の遅延時間制御用コンデンサ(83)の電圧VC2が第2の出力側バッファ増幅器(85)の閾値電圧VBF2に達すると、第2の出力側バッファ増幅器(85)から出力される第2の駆動信号VG2が低電圧(L)レベルから高電圧(H)レベルとなり、第2のMOS-FET(2)がオフからオンに切り換えられる。これにより、トランス(3)の1次巻線(3a)からアクティブクランプコンデンサ(5)及び第2のMOS-FET(2)の経路でリセット電流が流れてアクティブクランプコンデンサ(5)が充電され、トランス(3)の1次巻線(3a)の電圧は直流電源(4)の電圧VINでクランプされる。時刻t5になると、PWM制御回路(12)から出力される第1のPWM信号VP1が低電圧(L)レベルから高電圧(H)レベルになると共に、反転器(13)を介して出力される第2のPWM信号VP2が高電圧(H)レベルから低電圧(L)レベルとなる。これにより、第2の遅延回路(25)から出力される第2の駆動信号VG2が高電圧(H)レベルから低電圧(L)レベルとなり、第2のMOS-FET(2)がオンからオフに切り換えられる。時刻t5以降の時刻t6から時刻t9までの期間は、前記の時刻t1から時刻t4までの動作と略同様の動作が繰り返される。
また、負荷(11)が通常時よりも重い重負荷状態のとき、図10の右側に示すように、時刻t10にて第1のMOS-FET(1)をオフに保持した状態で第2のMOS-FET(2)をオンからオフに切り換えると、第1のMOS-FET(1)のドレイン−ソース間に発生する振動電圧VQ1の周波数が高くなり、軽負荷時よりも急速に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が低下する。ここで、図10の右側に示す時刻t10〜t19の期間では、第1のMOS-FET(1)のオン時に流れる電流IQ1が電流検出回路(23)内の基準電源(52)の基準電圧VRCと電流検出用抵抗(51)の抵抗値RDTとの比VRC/RDTよりも大きくなるため、高電圧(H)レベルの電流検出信号VOCが電流検出回路(23)から出力される。また、積分回路(22)の出力信号VSDの電圧レベルが軽負荷時より高くなり、第1の遅延回路(24)内の誤差増幅器(62)から出力される誤差信号の電圧レベルが上昇するため、誤差増幅器(62)の誤差信号の電圧により抵抗(63)及びダイオード(64)を介して第1の遅延時間制御用コンデンサ(65)に流れる電流が軽負荷時よりも増加する。この電流と共に、図示しない補助電源回路の電源電圧VCCにより抵抗(70)を介して流れる電流が第1の遅延時間制御用コンデンサ(65)に流れて第1の遅延時間制御用コンデンサ(65)が充電されるため、その両端の電圧VC1が軽負荷時よりも急速に上昇する。第1の遅延時間制御用コンデンサ(65)の電圧VC1が第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達する前の時刻t11にて、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小値まで低下して上昇に転ずると、時差検出回路(21)から高電圧(H)レベルの時差信号VTDが出力される。これと同時に、電流検出回路(23)から出力される電流検出信号VOCは高電圧(H)レベルであるから、第1の遅延回路(24)内のANDゲート(69)の出力信号が高電圧(H)レベルとなり、ダイオード(68)が順方向にバイアスされて第1の遅延時間制御用コンデンサ(65)に電流が流れ、その両端の電圧VC1が瞬時に上昇する。これにより、第1の遅延回路(24)内の第1の遅延時間制御用コンデンサ(65)の電圧VC1が瞬時に第1の出力側バッファ増幅器(71)の閾値電圧VBF1を超え、第1の出力側バッファ増幅器(71)から高電圧(H)レベルの第1の駆動信号VG1が出力される。その後、時刻t12にて第1の遅延回路(24)から第1のMOS-FET(1)のゲートに付与される第1の駆動信号VG1が第1のMOS-FET(1)の閾値VTH1を超え、第1のMOS-FET(1)がオフからオンに切り換えられると、時差検出回路(21)の時差信号VTDが高電圧(H)レベルから低電圧(L)レベルとなり、直流電源(4)からトランス(3)の1次巻線(3a)に励磁電流が流れると共に、第1のMOS-FET(1)に流れる電流IQ1が1次関数的に増加する。したがって、時刻t10〜t19の期間において、第1の遅延回路(24)は、積分回路(22)の出力信号VSDと時差検出回路(21)の時差信号VTDにより、時差検出回路(21)の時差信号VTDが高電圧(H)レベルとなる時刻t11で高電圧(H)レベルの第1の駆動信号VG1を出力し、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小値となる時刻t11から第1のMOS-FET(1)がオンする時刻t12までの時間を最小にする。時刻t12以降の時刻t13から時刻t15までの期間及び時刻t18から時刻t19までの期間は、前記の時刻t3から時刻t5までの動作と略同様の動作が行われ、時刻t15から時刻t17までの期間は、前記の時刻t10から時刻t12までの動作と略同様の動作が繰り返される。
負荷(11)が通常時よりも軽い軽負荷状態から通常時よりも重い重負荷状態に急激に変化する場合に、第1のMOS-FET(1)がオフからオンに切り換わるときの図1に示す直流変換装置の各部信号の電圧波形を図11(A)〜(C)に示す。ここで、図11(A)は負荷(11)が通常時よりも軽い軽負荷状態、図11(C)は負荷(11)が通常時よりも重い重負荷状態、図11(B)は負荷(11)が軽負荷状態から重負荷状態に急激に変化するときの過渡状態での各部信号の電圧波形を示す。
即ち、図11(A)に示す軽負荷状態では、時刻t0にて第2のMOS-FET(2)がオフした後に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が徐々に低下し、時刻t3にて第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小値まで低下して時差検出回路(21)から高電圧(H)レベルの時差信号VTDが出力されるよりも前に、積分回路(22)の出力信号VSDにより第1の遅延回路(24)内の第1の遅延時間制御用コンデンサ(65)の電圧VC1が第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達し、時刻t1にて第1の遅延回路(24)から点線部S1に示す高電圧(H)レベルの第1の駆動信号VG1が出力される。その後、第1の駆動信号VG1の伝達遅れや第1のMOS-FET(1)の応答遅れ等により、時刻t2にて第1のMOS-FET(1)のゲートに付与される第1の駆動信号VG1が実線部に示すように緩やかに立ち上がり、時刻t4にて第1の駆動信号VG1が第1のMOS-FET(1)の閾値VTH1を超えたとき、第1のMOS-FET(1)がオンして、時差検出回路(21)の時差信号VTDが高電圧(H)レベルから低電圧(L)レベルに切り換えられる。
図11(C)に示す重負荷状態では、時刻t0にて第2のMOS-FET(2)がオフした後に、第1のMOS-FET(1)のドレイン−ソース間に発生する振動電圧VQ1の周波数が図11(A)に示す軽負荷時よりも高いため、軽負荷時より急速に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が低下する。このとき、積分回路(22)の出力信号VSDの電圧レベルが図11(A)に示す軽負荷時よりも高いため、第1の遅延回路(24)内の第1の遅延時間制御用コンデンサ(65)の電圧VC1が軽負荷時よりも早く第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達する。このため、図11(A)に示す軽負荷時と略同様に、時刻t3bにて第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小値まで低下して時差検出回路(21)から高電圧(H)レベルの時差信号VTDが出力されるよりも前に、積分回路(22)の出力信号VSDにより第1の遅延回路(24)内の第1の遅延時間制御用コンデンサ(65)の電圧VC1が第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達し、時刻t1bにて第1の遅延回路(24)から点線部S1に示す高電圧(H)レベルの第1の駆動信号VG1が出力される。その後、第1の駆動信号VG1の伝達遅れや第1のMOS-FET(1)の応答遅れ等により、時刻t2bにて第1のMOS-FET(1)のゲートに付与される第1の駆動信号VG1が実線部に示すように緩やかに立ち上がり、時刻t4bにて第1の駆動信号VG1が第1のMOS-FET(1)の閾値VTH1を超えたとき、第1のMOS-FET(1)がオンして、時差検出回路(21)の時差信号VTDが高電圧(H)レベルから低電圧(L)レベルに切り換えられる。
図11(B)に示す過渡状態では、時刻t0にて第2のMOS-FET(2)がオフした後に、第1のMOS-FET(1)のドレイン−ソース間に発生する振動電圧VQ1の周波数が図11(A)に示す軽負荷時よりも急激に高くなり、軽負荷時より急速に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が低下する。このとき、電流検出回路(23)の電流検出信号VOCの電圧レベルが低電圧(L)レベルの場合は、図11(A)に示す軽負荷時と略同様に、時刻t1にて第1の遅延回路(24)から点線部S2に示す高電圧(H)レベルの第1の駆動信号VG1が出力された後、時刻t4にて第1のMOS-FET(1)がオンするため、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が破線部S3に示すように振動する。しかし、図11(B)に示す過渡状態時は、第1のMOS-FET(1)に流れる電流IQ1が急激に増加して、電流検出回路(23)の電流検出信号VOCの電圧レベルが高電圧(H)レベルとなるため、時刻t3aにて第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小値まで低下して時差検出回路(21)から高電圧(H)レベルの時差信号VTDが出力されると略同時に、積分回路(22)の出力信号VSDと時差検出回路(21)の時差信号VTDより、第1の遅延回路(24)内の第1の遅延時間制御用コンデンサ(65)の電圧VC1が急激に第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達して、第1の遅延回路(24)から点線部S1に示す高電圧(H)レベルの第1の駆動信号VG1が出力される。このため、図11(A)に示す軽負荷時よりも早い時刻t2aにて、第1のMOS-FET(1)のゲートに付与される第1の駆動信号VG1が実線部に示すように緩やかに立ち上がり、時刻t4aにて第1のMOS-FET(1)がオンして、時差検出回路(21)の時差信号VTDが高電圧(H)レベルから低電圧(L)レベルに切り換えられる。したがって、第2のMOS-FET(2)のオフ後に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小となる時刻t3aの近傍の時刻t4aにて第1のMOS-FET(1)をオンすることができるので、破線部S3に示す第1のMOS-FET(1)のドレイン−ソース間の振動電圧VQ1を抑制できる。よって、負荷急変時でも安定して第1のMOS-FET(1)のオン時刻を制御することが可能となる。
ここで、直流電源(4)の電圧VINや負荷(11)に流れる電流が緩慢に変化するとき、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が図12(A)に示す定常状態Iから図12(B)に示す定常状態IIを経て、図12(C)に示す定常状態IIIに変化する場合がある。例えば、負荷(11)に供給される出力電流が小さくなり、整流平滑回路(10)に流れる電流がカットオフに達した場合で、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が徐々に低下する期間中にチョークコイル(8)に流れる電流が零になると、図12(B)及び(C)に示すように、第1のMOS-FET(1)のドレイン−ソース間の振動電圧VQ1が極小となる時刻がt3からt0に急激に変化することがある。この場合は、図12(B)に示すように時刻t4にて第1のMOS-FET(1)がオンしたり、或いは図12(C)に示す時刻tbにて第1のMOS-FET(1)がオンしたりするため、第1のMOS-FET(1)のスイッチング動作が不安定になる。しかし、図1に示す直流変換装置では、第1のMOS-FET(1)に流れる電流IQ1を電流検出回路(23)により検出して、第1のMOS-FET(1)に流れる電流IQ1が大きいとき、時差検出回路(21)が高電圧(H)レベルの時差信号VTDを出力すると同時に第1のMOS-FET(1)をオンし、第1のMOS-FET(1)に流れる電流IQ1が小さいとき、積分回路(22)の出力信号VSDに応じて第1のMOS-FET(1)をオンすることができる。したがって、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1の極小値が図12(A)〜(C)に示すように変化する場合でも、第1のMOS-FET(1)に流れる電流IQ1がカットオフしたときに、積分回路(22)の出力信号VSDに応じて第1のMOS-FET(1)をオンすることにより、図12(A)に示す定常状態Iと同様に時刻t4にて第1のMOS-FET(1)をオンできるので、第1のMOS-FET(1)のスイッチング動作を安定に行うことが可能となる。
本実施の形態では、時差検出回路(21)により、第2のMOS-FET(2)のオフ後に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻から第1のMOS-FET(1)がオンする時刻までの時間を検出して、その検出時間に応じたパルス幅の時差信号VTDを出力する。時差検出回路(21)の時差信号VTDは、積分回路(22)により、時差信号VTDのパルス幅に応じた電圧レベルの出力信号VSDに変換され、第1の遅延回路(24)に入力される。第1の遅延回路(24)は、積分回路(22)の出力信号VSDの電圧レベルが低いとき、第1のPWM制御回路(12)の第1のPWM信号VP1の遅延時間、即ち第1の遅延時間制御用コンデンサ(65)の充電電圧VC1が第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達するまでの時間を延長して第1のMOS-FET(1)を遅くオンさせ、積分回路(22)の出力信号VSDの電圧レベルが高いとき、第1の遅延時間制御用コンデンサ(65)の充電電圧VC1が第1の出力側バッファ増幅器(71)の閾値電圧VBF1に達するまでの時間を短縮して第1のMOS-FET(1)を早くオンさせる。これにより、第2のMOS-FET(2)のオフ後に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻から第1のMOS-FET(1)がオンする時刻までの時間が最小となるので、第1の駆動信号VG1の伝達遅れや第1のMOS-FET(1)の応答遅れが生じても、安定且つ確実に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻の近傍の時刻で第1のMOS-FET(1)をオンすることができる。このため、第1のMOS-FET(1)のスイッチング損失を最小限に抑制して、直流変換装置の電力変換効率を向上すると共に、第1のMOS-FET(1)のスイッチング負荷を軽減できる。
また、負荷(11)が通常時より軽い軽負荷状態から通常時より重い重負荷状態に急激に変化するとき、第1のMOS-FET(1)に流れる電流IQ1が電流検出回路(23)内の基準電源(52)の基準電圧VRCと電流検出用抵抗(51)の抵抗値RDTとの比VRC/RDTを超えるため、電流検出回路(23)から高電圧(H)レベルの電流検出信号VOCが発生し、時差検出回路(21)から高電圧(H)レベルの時差信号VTDが出力されると略同時に第1の遅延回路(24)から高電圧(H)レベルの第1の駆動信号VG1が出力され、第1のMOS-FET(1)がオンする。このため、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻の近傍の時刻で第1のMOS-FET(1)をオンすることができる。したがって、起動時や負荷変動時等の過渡的な状態で、第2のMOS-FET(2)のオフ後に第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になるまでの時間が変化する場合でも、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1が極小になる時刻の近傍の時刻で第1のMOS-FET(1)がオンするため、第1のMOS-FET(1)のドレイン−ソース間電圧VQ1の振動を抑えることができる。よって、定常状態から過渡状態に至る全ての状態で、スイッチング損失及びスイッチングノイズを低減することができる。
更に、積分回路(22)は、時差検出回路(21)の時差信号VTDのパルス幅に応じて充電用ダイオード(42)及び充電用抵抗(43)を介して積分用コンデンサ(41)を充電し、PWM制御回路(12)から反転器(13)を介して入力される第2のPWM信号VP2の立ち上がり時に同期して出力されるパルス発生回路(44)のパルス信号VPLのパルス幅に応じて放電用抵抗(45)及び放電用ダイオード(46)を介して積分用コンデンサ(41)を放電することにより、時差検出回路(21)の時差信号VTDのパルス幅に応じた電圧レベルの出力信号VSDを積分用コンデンサ(41)の両端から発生するため、時差検出回路(21)の時差信号VTDのパルス幅が狭い場合でも、出力信号VSDの電圧レベルが増大することがなく、正確な電圧レベルの出力信号VSDを得ることができる。また、パルス周波数変調(PFM)による出力制御を行う場合でも、積分用コンデンサ(41)の電圧変動を抑制できるため、積分回路(22)の出力誤差を最小限に抑えることができる。
本発明の実施態様は前記の実施の形態に限定されず、種々の変更が可能である。例えば、上記の実施の形態では、時差検出回路(21)の時差信号VTDのパルス幅に応じて充電用ダイオード(42)及び充電用抵抗(43)を介して積分用コンデンサ(41)を充電し、PWM制御回路(12)から反転器(13)を介して入力される第2のPWM信号VP2の立ち上がり時に同期して出力されるパルス発生回路(44)のパルス信号VPLのパルス幅に応じて放電用抵抗(45)及び放電用ダイオード(46)を介して積分用コンデンサ(41)を放電することにより、時差検出回路(21)の時差信号VTDのパルス幅に応じた電圧レベルの出力信号VSDを積分用コンデンサ(41)の両端から発生する積分回路(22)を示したが、充電用ダイオード(42)及び充電用抵抗(43)から成る充電回路と放電用ダイオード(46)及び放電用抵抗(45)から成る放電回路の接続位置を互いに入れ換え、積分用コンデンサ(41)と信号出力端子との間に反転器を接続し、パルス発生回路(44)のパルス信号VPLの極性を逆にして、時差検出回路(21)の時差信号VTDのパルス幅に応じて放電用抵抗(45)及び放電用ダイオード(46)を介して積分用コンデンサ(41)を放電し、パルス発生回路(44)のパルス信号VPLのパルス幅に応じて充電用ダイオード(42)及び充電用抵抗(43)を介して積分用コンデンサ(41)を充電することにより、時差検出回路(21)の時差信号VTDのパルス幅に応じた電圧レベルの出力信号VSDを積分用コンデンサ(41)から反転器を介して発生する構成としてもよい。また、積分回路(22)を構成する充電用抵抗(43)及び放電用抵抗(45)の代わりに定電流源を使用して、積分用コンデンサ(41)の充電電流及び放電電流の変動による出力誤差を抑制し、積分回路(22)の出力信号VSDの精度を更に向上してもよい。
(1)・・第1のMOS-FET(主スイッチング素子)、 (2)・・第2のMOS-FET(補助スイッチング素子)、 (3)・・トランス、 (3a)・・1次巻線、 (3b)・・2次巻線、 (4)・・直流電源、 (5)・・アクティブクランプコンデンサ、 (6)・・第1の出力整流ダイオード、 (7)・・第2の出力整流ダイオード、 (8)・・チョークコイル、 (9)・・出力平滑コンデンサ、 (10)・・整流平滑回路、 (11)・・負荷、 (12)・・PWM制御回路、 (13)・・反転器、 (14)・・第1の遅延回路、 (15)・・第2の遅延回路、 (21)・・時差検出回路、 (22)・・積分回路、 (23)・・電流検出回路、 (24)・・第1の遅延回路、 (25)・・第2の遅延回路、 (31)・・時差検出用コンデンサ、 (32)・・放電用ダイオード、 (33)・・検出感度調整用抵抗、 (34)・・極小電圧検出用トランジスタ、 (35)・・電流制限抵抗、 (36)・・NORゲート、 (41)・・積分用コンデンサ、 (42)・・充電用ダイオード、 (43)・・充電用抵抗、 (44)・・パルス発生回路、 (45)・・放電用抵抗、 (46)・・放電用ダイオード、 (47)・・反転器、 (48)・・パルス幅設定用抵抗、 (49)・・パルス幅設定用コンデンサ、 (50)・・NANDゲート、 (51)・・電流検出用抵抗、 (52)・・基準電圧源、 (53)・・比較器、 (54)・・Dフリップフロップ、 (61)・・基準電圧源、 (62)・・誤差増幅器、 (63)・・抵抗、 (64)・・ダイオード、 (65)・・第1の遅延時間制御用コンデンサ、 (66)・・ダイオード、 (67)・・第1の入力側バッファ増幅器、 (68)・・ダイオード、 (69)・・ANDゲート、 (70)・・抵抗、 (71)・・第1の出力側バッファ増幅器、 (81)・・第2の入力側バッファ増幅器、 (82)・・ダイオード、 (83)・・第2の遅延時間制御用コンデンサ、 (84)・・定電流源、 (85)・・第2の出力側バッファ増幅器、