KR20060048470A - 박막 집적회로 제작방법 및 소자 기판 - Google Patents

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Abstract

실리콘 웨이퍼로 형성된 IC 칩은 이용 형태의 증대 및 수요의 증대가 예상되고, 더욱 저비용화가 요구된다. 따라서, 본 발명은 더욱 낮은 비용으로 생산할 수 있는 IC 칩의 구조 및 프로세스를 제공하는 것을 과제로 한다. 본 발명은, 박리층에 금속막과 이 금속막을 가지는 반응물을 사용하는 것을 특징으로 한다. 본 발명에서는, 금속막 또는 금속을 가지는 반응물은 에칭 속도가 높아 바람직하고, 또한 금속막 또는 금속을 가지는 반응물을 에칭하는 화학적 수단에 더하여 물리적 수단을 이용할 수 있다. 그리하여, 보다 간편하게 단시간에 IDF 칩을 제작할 수 있다.
박막 집적회로, 소자 기판, IC 칩, 박리층

Description

박막 집적회로 제작방법 및 소자 기판{Method for manufacturing thin film intergrated circuit, and element substrate}
도 1(A) 및 도 1(B)는 박막 집적회로의 제작공정을 나타내는 도면.
도 2(A)∼도 2(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 3(A)∼도 3(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 4(A)∼도 4(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 5(A)∼도 5(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 6(A)∼도 6(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 7(A) 및 도 7(B)는 안테나의 제작공정을 나타내는 도면.
도 8(A)∼도 8(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 9(A)∼도 9(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 10(A)∼도 10(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 11(A)∼도 11(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 12(A)∼도 12(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 13(A)∼도 13(C)는 박막 집적회로의 제작공정을 나타내는 도면.
도 14(A)∼도 14(E)는 박막 집적회로의 제작공정을 나타내는 도면.
도 15(A) 및 도 15(B)는 박막 집적회로를 실장한 물품을 나타내는 도면.
도 16(A)∼도 16(C)는 박막 집적회로를 실장한 물품을 나타내는 도면.
도 17(A) 및 도 17(B)는 박막 집적회로를 실장한 물품을 나타내는 도면.
도 18(A) 및 도 18(B)는 박막 집적회로를 실장한 물품의 사용 형태 및 IDF 칩과 리더/라이터(reader/writer)의 회로 구성을 나타내는 도면.
도 19(A) 및 도 19(B)는 박막 집적회로를 실장한 물품을 구부린 상태를 나타내는 도면.
도 20(A) 및 도 20(B)는 박막 집적회로의 제작공정을 나타내는 도면.
도 21(A) 및 도 21(B)는 박막 집적회로의 제작공정을 나타내는 도면.
도 22(A)∼도 22(C)는 박막 집적회로의 형태를 나타내는 도면.
도 23(A) 및 도 23(B)는 박막 집적회로의 제작공정을 나타내는 도면.
도 24는 박막 집적회로 제조장치를 나타내는 도면.
도 25(A)∼도 25(D)는 박막 집적회로의 제작공정을 나타내는 도면.
도 26(A) 및 도 26(B)는 박막 집적회로의 제작공정을 나타내는 도면.
도 27은 박막 집적회로를 실장한 물품을 나타내는 도면.
도 28은 박막 집적회로를 실장한 물품을 나타내는 도면.
도 29는 박막 집적회로를 실장한 물품을 나타내는 도면.
도 30은 ClF3에 의한 텅스텐과 산화 텅스텐의 에칭 속도의 비교를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100: 절연 기판 102: 금속막 103: TFT 층
104: IDF 칩 105: 홈 106: 접속영역
108: 개구부 111: 안테나용 기판 112: 안테나
113: 개구부 115: 에칭제
본 발명은, 많은 정보를 기록할 수 있는 박막 집적회로의 제작방법, 및 이 박막 집적회로를 제조하기 위한 소자 기판에 관한 것이다.
근년, 유가증권이나 상품 관리 등, 자동 인식이 필요한 모든 분야에서 비접촉으로 데이터를 수수(授受)할 수 있는 IC 칩 탑재 카드나 IC 칩 탑재 태그(tag)의 필요성이 높아지고 있다. 이들 IC 카드나 IC 태그는 이용 형태로 생각하면 일회용이 많기 때문에, 저렴하게 제조하는 것이 요구되고 있다. 특히 실리콘 웨이퍼로 형성되는 IC 칩의 저비용화가 요구되고 있다.
이와 같은 IC 칩의 이용 형태로서, 가축의 안전관리를 위해 동물의 일부에 IC 칩을 붙여, 전염병 예방이나 품질 보증에 사용되고 있다. 마찬가지로, 야채의 안전관리를 위해, 생산자나 산지, 농약 사용 상황 등이 기록된 IC 칩을 붙여 판매하고 있다.
또한, 다른 이용 형태로서, 유가증권류에 IC 칩을 탑재하여, 부정 이용을 방지함과 동시에, 정규의 관리원으로 복귀된 경우에는 재사용이 가능하게 되는 형태 가 제안되어 있다(일본국 공개특허공고 2001-260580호 공보).
이와 같은 실리콘 웨이퍼로 형성되는 IC 칩은 저비용화에 한계가 있었다. 그러나, IC 칩은 이용 형태의 증대, 수요의 증대가 예상되고, 한층 더 저비용화가 요구된다.
또한, 매우 박형(薄型)의 IC 칩은 제작공정에서 취급하기가 복잡하다.
따라서, 본 발명은 한층 더 저비용으로 생산을 할 수 있는 구조와, 간편한 제작공정을 제공하는 것을 과제로 한다.
상기 과제를 감안하여, 본 발명에서는, 박막 집적회로(IDF 칩(ID Flexible 칩)이라고도 칭함)가 절연 표면을 가진 기판(절연 기판) 위에 형성되고, 이 절연 기판으로부터 박리되고, 다른 절연 기판(전사(轉寫)용 기판이라고도 칭함)으로 옮겨진다. 본 발명은 박리 공정에서 각 IDF 칩이 제각기 분리되는 것이 방지된다는데 특징이 있다.
절연 기판을 박리함으로써, 매우 박형의 IDF 칩을 제조할 수 있다. 또한, 절연 기판을 박리한 후, IDF 칩이 전사용 기판으로 옮겨질 수도 있다. 이때, 전사용 기판은 가요성을 가진 기판(이하, 가요성 기판이라고도 칭함)인 것이 바람직하다. 이와 같이 IDF 칩의 소자(제조 과정에서의 것을 포함)를 별도의 기판으로 옮기는 것을 "전사"(轉寫)라고 부르기로 한다. 절연 기판은 대개 저렴하여, IDF 칩의 저비용화가 달성될 수 있다. 또한, 절연 기판은 재사용될 수 있기 때문에, IDF 칩의 한층 더 저비용화가 달성될 수 있다.
구체적으로는, 본 발명에 의하면, 절연 기판 위에 형성된 금속막과, 이 금속막 위에 이 금속을 가지는 산화물, 질화물 또는 질화산화물(이후, 이들을 집합적으로 '반응물'이라 칭함)을 제거함으로써 절연 기판을 박리한다. 상기 금속으로서는, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir에서 선택된 원소 또는 그 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료가 사용될 수 있다. 또한, 상기 산화물, 질화물 또는 질화산화물로서는, 상기 금속막에 W, Mo, 또는 W과 Mo의 혼합물을 사용하는 경우, W, Mo, 또는 W과 Mo의 혼합물의 산화물, 질화물 또는 질화산화물이 사용될 수 있다. 상기 금속막으로는, 상기 금속 또는 반응물을 가지는 층의 단층 구조 또는 적층 구조가 사용될 수 있다.
금속막을 제거하는 방법으로는, 에칭제(etchant)(기체 또는 액체를 포함)를 사용하여 화학적으로 제거하는 방법과, 응력을 가하여 물리적으로 제거하는 방법이 있다. 또한, 그 화학적 제거 방법과 물리적 제거 방법을 조합하여도 좋다. 그 에칭제에 의해 단층 구조 또는 적층 구조를 가지는 금속막이 제거되기 때문에, 그러한 층은 박리층이라 불릴 수도 있다. 에칭제를 사용하여 박리층을 화학적으로 제거하면, 반응 잔류 등의 발생을 억제할 수 있으므로 바람직하다.
본 발명에서는, 박리층을 제거하기 위해, 화학적 제거 방법과 물리적 제거 방법을 조합할 수도 있다.
박리층을 제거하기 위해서는, 박리층에 도달하도록, 즉, 박리층의 일부를 노출시키도록, 박리층 위에 형성된 층에 홈을 형성하고, 그 홈에 에칭제를 도입함으 로써 박리층을 제거하여도 좋다.
에칭제로서는, 할로겐 화합물을 포함하는 기체 또는 액체가 사용될 수 있다. 대표적으로는, 할로겐 플루오르화물을 포함하는 기체 또는 액체가 사용될 수 있고, 할로겐 플루오르화물로서는, 예를 들어, ClF3(삼불화 염소)가 사용될 수 있다.
예를 들어, 안테나를 별도로 형성하여 IDF 칩에 부착하는 경우, 안테나가 형성된 기판(안테나용 기판이라고도 칭함)을 부착한 후, 박리층을 제거할 수 있다. 이 경우, 안테나용 기판에 개구부를 형성하고, 그 안테나용 기판을 IDF 칩 및 홈이 형성된 절연 기판에 부착한 후, 에칭제를 개구부 및 홈에 도입하여 박리층을 제거한다. IDF 칩은 안테나용 기판에 의해 보유되기 때문에 고정되어 있다. 따라서, IDF 칩이 제각기 분리되는 일 없이, 안테나가 IDF 칩에 일체화된 상태로 부착될 수 있다.
또한, IDF 칩이 제각기 분리되는 것을 방지하는 다른 수단으로서는, 홈을 형성할 때, IDF 칩들 사이에 형성된 절연막 또는 도전막의 일부를 제거하지 않고 남기는(남겨진 영역을 접속영역이라고 칭함) 방법이 있다. 이 경우, 박리층은 홈으로부터 도입되는 에칭제에 의해 제거된다. 이때, IDF 칩들은 접속영역으로 이어져 있기 때문에 제각기 분리되는 일이 없고, 일체화된 상태가 되어 있다. 그후, 필요에 따라 안테나를 형성할 수 있다.
이상과 같이 IDF 칩을 제조하기 위한 소자 기판은, 박리층을 사이에 두고 다수의 박막 집적회로가 형성된 절연 기판과, 그 절연 기판과 대향하여 배치된 안테 나용 기판을 가지고, 그 안테나용 기판은 안테나 및 개구부를 가지고, 상기 박막 집적회로들 사이에는 상기 개구부와 일치하도록 홈이 마련되어 있는 것을 특징으로 한다.
또한, 다른 구조를 가지는 소자 기판은, 박리층을 사이에 두고 다수의 박막 집적회로가 형성된 절연 기판과, 그 절연 기판과 대향하여 배치된 안테나용 기판을 가지고, 상기 다수의 박막 집적회로가 접속영역에 의해 일체화되어 있고, 상기 안테나용 기판은 안테나 및 개구부를 가지고, 상기 박막 집적회로들 사이에는 상기 개구부와 일치하도록 홈이 마련되어 있고, 상기 박막 집적회로에 개구부가 형성되어 있는 것을 특징으로 한다.
박리층은 금속마과, 이 금속막 위에 이 금속을 가지는 산화물, 질화물, 또는 질화산화물을 가지는 것이 바람직하다. 그 금속막에 W, Mo, 또는 W과 Mo의 혼합물을 사용하는 경우, 박리층의 일 예는 W, Mo, 또는 W과 Mo의 혼합물과 그들의 산화물, 질화물 혹은 질화산화물의 적층 구조이다.
본 발명에서는, 금속막 또는 금속을 가지는 반응물은 에칭 속도가 높기 때문에, IDF 칩이 단시간에 제조될 수 있다. 또한, 금속막 또는 금속을 가지는 반응물을 에칭하는 화학적 수단에 더하여 물리적 수단이 이용될 수 있다. 그리하여, IDF 칩이 보다 간편하게 단시간에 제조될 수 있다. 절연 기판이 제거될 수 있고, IDF 칩이 저렴한 가요성 기판으로 옮겨질 수 있으며, 절연 기판이 재사용될 수 있다. 따라서, IDF 칩이 저비용으로 제조될 수 있다.
또한, 본 발명에 의하면, 제각기 분리되는 일 없이 IDF 칩을 제조할 수 있 다. 따라서, 제조 중에 장치의 배기계가 IDF 칩으로 막힐 염려가 없고, 매우 작은 IDF 칩의 취급의 번거로움을 저감할 수 있다. 또한, 대형 기판 위에 형성된 박형의 IDF 칩이 응력에 의해 휠 우려가 있으나, IDF 칩을 일체화한 상태로 제조하기 때문에, 휨이 방지될 수 있다. 특히, IDF 칩들 사이에 접속영역을 마련하는 방법은 휨 방지 효과를 높일 수 있다. 상기한 바와 같이, 본 발명은 간편한 IDF 칩 제작방법을 제공할 수 있다.
이하, 본 발명의 바람직한 실시형태를 첨부 도면에 의거하여 설명한다. 그러나, 본 발명은 하기 설명에 한정되는 것은 아니고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태를 설명하기 위한 전체 도면에서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
[실시형태 1]
본 실시형태에서는. 안테나용 기판을 부착한 후에, 박리층인 금속막과 그 금속을 가지는 반응물을 제거하는 형태에 대하여 설명한다.
도 1(A)에 도시된 바와 같이, 절연 기판(100)에 금속막(102)과, 활성영역으로서 반도체막을 가지는 박막트랜지스터(TFT라고도 칭함) 층(103)을 순차로 형성한다. 또한, 금속막(102) 위에는 그 금속을 가지는 반응물이 형성된다. 그 박막트랜지스터로 다수의 IDF 칩(104)이 형성된다. 또한, TFT 층의 상세한 구조는 후술 하겠지만, 그 반도체막은 0.2 ㎛ 이하, 대표적으로는 40 nm∼170 nm, 바람직하게는 50 nm∼150 nm의 두께로 형성된다.
이와 같이, 활성영역으로서 매우 얇은 반도체막을 가지고 있기 때문에, IDF 칩이 실리콘 웨이퍼로 형성되는 칩보다 얇게 될 수 있다. IDF 칩의 구체적인 두께는 0.3 ㎛∼3 ㎛, 대표적으로는 2 ㎛ 정도이다.
그 다음, IDF 칩들 사이의 경계의 TFT 층(103)상에 홈(105)을 형성한다. 이 홈은 다이싱(dicing), 스크라이빙(scribing) 또는 마스크를 사용한 에칭 등에 의해 행될 수 있다. 그 홈(105)은 박리층을 노출시키는 깊이가 되도록 형성된다. 박리층 위에 반응물이 형성되어 있기 때문에, 홈(105)은 반응물을 노출시키도록 형성된다. 또한, 홈(105)은 반드시 각 IDF 칩들 사이의 경계마다 형성될 필요는 없고, 다수의 IDF 칩들 사이의 경계에 형성될 수도 있다.
또한, 도 21(A)에 도시된 바와 같이, IDF 칩의 TFT 층(103)에 개구부(108)를 형성하여도 좋다. 이 개구부(108)는 박막트랜지스터에 포함되는 반도체막이 형성되어 있는 영역 이외에서 TFT 층(103)에 형성될 필요가 있다. 이와 같은 개구부(108)가 홈(105)과 조합하여 사용되는 경우, 박리층의 제거에 필요한 시간을 단축할 수 있기 때문에, 홈(105)의 크기를 작게 할 수 있다.
절연 기판(100)으로서는, 바륨붕규산염 유리나, 알루미노붕규산염 유리 등의 유리 기판, 석영 기판 등이 사용될 수 있다. 또한, 절연 표면을 가진 그 외의 기판으로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나 아크릴과 같은 합성수지로 된 기판이 사용될 수 있다. 또한, 스테인리스 강과 같은 금속, 반도체 기판 등의 표면에 산화규소나 질화규소 등의 절연막을 형성한 기판 등도 사용할 수 있다. 이와 같은 절연 기판을 사용하는 경우, 원형의 실리콘 웨이퍼로부터 칩을 떼어내는 경우와 비교하여, 모체 기판의 형상에 제약이 없기 때문에, IDF 칩의 저비용화를 달성할 수 있다.
금속막(102)으로서는, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir에서 선택된 원소 또는 그 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 된 단층 혹은 이들의 적층을 사용할 수 있다. 본 발명에서, 에칭 가스로 ClF3를 사용하는 경우, 금속에 W 또는 Mo를 사용하는 것이 바람직한데, 그 이유는 그의 에칭 속도가 높기 때문이다. 특히, W의 산화물인 WO3은 ClF3와의 반응 속도가 높고, 박리층의 제거를 단시간에 행할 수 있어 바람직하다.
이 금속막은 스퍼터링법, 플라즈마 CVD법 등에 의해 형성될 수 있다. 구체적인 제조방법으로서 스퍼터링법을 사용하는 경우, 금속을 타겟으로 하여 절연 기판(100) 위에 금속막이 형성될 수 있다. 금속막의 막 두께는 10 nm∼200 nm, 바람직하게는 50 nm∼75 nm로 한다. 또한, 금속막으로서, 질화된 금속막, 즉, 질화금속막이 형성될 수도 있다. 또한, 금속막에 질소나 산소를 첨가하여도 좋다. 예를 들어, 금속막에 질소나 산소를 이온 주입하거나, 성막실을 질소나 산소 분위기로 하고 스퍼터링법에 의해 금속막을 형성하거나, 또는 타겟으로서 질화금속을 사용하여 금속막에 질소나 산소를 첨가할 수 있다. 금속막에 상기 금속의 혼합물을 사용 하는 경우, 제1 금속 및 제2 금속과 같은 다수의 타겟, 또는 제1 금속과 제2 금속과의 합금의 타겟을 성막실 내에 배치하여 스퍼터링법에 의해 금속막을 형성한다. 예를 들어, W와 Mo의 합금(W(X)Mo(1-X))을 형성하는 경우, W의 타겟과 Mo의 타겟, 또는 W과 Mo과의 합금의 타겟이 사용될 수 있다.
또한, TFT 층이 에칭되지 않도록, 절연 기판(100) 위에 하지막을 형성한다. 이 하지막은 산화규소(SiOx)막, 질화규소(SiNx)막, 산화질화규소(SiOxNy)(x＞y)막, 또는 질화산화규소(SiNxOy)(x＞y)(x, y = 1, 2 ‥‥)막과 같은, 산소 또는 질소를 함유하는 절연막을 사용하여 형성될 수 있고, 이들의 단층 구조 또는 적층 구조를 가질 수 있다.
이 하지막을 형성할 때, 금속막의 표면 위에 산화물, 질화물, 또는 질화산화물(금속을 가지는 반응물에 대응함)이 형성된다. 박리층에 산화물, 질화물, 또는 질화산화물을 사용하는 것이 바람직하다. 이것은 산화물, 질화물, 또는 질화산화물이 에칭 가스, 특히 ClF3와의 반응 속도가 높아, 간편하게 단시간에 박리될 수 있기 때문이다. 박리는 적어도 산화물, 질화물, 또는 질화산화물이 에칭 가스에 의해 제거된 때 행해질 수 있다. 본 발명에서는, 박리층이 금속막과 그 금속을 가지는 반응물과의 적츠 구조를 가지는 것이 바람직하다.
금속막의 표면 위에 산화물, 질화물, 또는 질화산화물이 형성될 때, 화학적인 상태에 변화가 발생하는 일이 있다. 예를 들어, W을 가지는 산화막이 형성되는 경우, 산화텅스텐(WOx (x = 2∼3))의 원자가(valence)에 변화가 발생한다. 그 결 과, 산화물, 질화물, 또는 질화산화물이 물리적 수단에 의해 박리하기 쉬운 상태로 될 수 있다. 화학적 수단과 물리적 수단을 조합함으로써 제거가 보다 간편하게 단시간에 행해질 수 있다.
또한, 반응물인 산화물을 형성하는 방법으로서는, 황산, 염산 혹은 질산을 포함하는 수용액, 황산, 염산 혹은 질산과 과산화수소 용액을 혼합한 수용액 또는 오존수로 처리함으로써 형성되는 얇은 산화막이 사용될 수 있다. 다른 방법으로서는, 산소 분위기 내에서의 플라즈마 처리나, 산소 함유 분위기 내에서 자외선을 조사함으로써 발생된 오존으로의 산화 처리에 의해, 또는 청정 오존을 이용하여 200∼350℃ 정도로 가열함으로써 얇은 산화막을 형성하여도 좋다.
상기한 바와 같이 박리층에 포함되는 금속막 및 반응물을 선택함으로써, 에칭 속도를 제어할 수 있다. 특히 W의 산화물인 WO3은 ClF3과의 반응 속도가 높고, 박리층의 제거를 단시간에 행할 수 있어 바람직하다.
안테나용 기판(111)에는 소정의 형상을 가지는 안테나(112)가 다수 제공되어 있고, 적절히 개구부(113)가 제공되어 있다. 그 개구부(113)의 형상은 원형(소위 구멍에 상당), 직사각형(소위 슬릿에 상당) 등이다. 또한, 그 개구부는 홈(105)과 겹치도록 형성된다.
절연 기판(100)과 안테나용 기판(111)을 접착제 등에 의해 부착한다. 접착제로는, 도전체가 분산되어 있는 이방성 도전체, 초음파 접착제, 또는 자외선 경화 수지가 사용될 수 있다.
그 후, 도 1(B)에 도시된 바와 같이, 절연 기판에 안테나용 기판이 부착된 상태에서 개구부 및 홈에 에칭제(115)를 도입하여, 박리층을 제거한다. 에칭제로서는, 할로겐 플루오르화물을 포함하는 기체 또는 액체가 사용될 수 있다.
박리층을 제거한 후, 절연 기판을 박리한다. 그 다음, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저커트법에 의해 절단한다. 각 IDF 칩은 기판에 흡수되는 레이저, 예를 들어, CO2 레이저를 사용하여 절단될 수 있다. 이렇게 절단된 IDF 칩은 사방 5 mm(25 ㎟) 이하, 바람직하게는 사방 0.3 mm(0.09 ㎟) 내지 사방 4 mm(16 ㎟)의 면적을 가질 수 있다.
각 IDF 칩을 절단한 후, IDF 칩의 측면 등의 주위를 에폭시 수지 등의 유기 수지로 덮을 수 있다. 그 결과, IDF 칩은 외부로부터 보호되고, 운반하기 쉬운 형태가 된다.
본 발명의 IDF 칩은 절연 표면을 가지지 않는 상태로 완성되고, 물품에 실장될 수 있다. 따라서, IDF 칩이 박막화 및 경량화될 수 있다. 본 발명의 IDF 칩은 그 칩이 실장된 물품에서 눈에 띄지 않고, 그 물품의 미관을 손상시키지 않는다.
또한, IDF 칩이 별도로 전사용 기판으로 옮겨진 상태에서 실장될 수도 있다. 전사용 기판은 가요성 기판인 것이 바람직하다. 가요성 기판으로는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나 아크릴 등의 합성 수지로 된 기판이 사용될 수 있다.
가요성 기판을 접착하는 접착제로서는, 열경화 수지, 자외선 경화 수지, 에 폭시 수지계 접착제, 수지 첨가제 등의 접착제가 사용될 수 있다. 또한, IDF 칩에 전기를 전도시키기 위해, 상기한 접착제 중에 수지 재료에 도전체를 분산시키는 것이 바람직하다.
IDF 칩을 가요성 기판으로 이동시킨 결과, 가요성 기판을 가지지 않는 상태에 비하여 IDF 칩의 파괴 강도를 높일 수 있다. 또한, 가요성 기판으로 이동시킨 IDF 칩은 절연 기판 상에 형성된 IDF 칩과 비교하여, 경량화, 박형화를 달성할 수 있고, 가요성을 높일 수 있다.
또한, 박리된 절연 기판(100)은 재사용될 수 있다. 그 결과, IDF 칩의 저비용화를 달성할 수 있다. 재사용하는 경우, 홈을 형성하기 위한 다이싱이나 스크라이빙 등에서, 절연 기판(100)에 상처가 생성되지 않도록 제어하는 것이 바람직하다. 그러나, 절연 기판에 상처가 생성된 경우라도, 도포법이나 액적(液滴) 토출법 등에 의해 유기 수지나 무기막을 형성하여, 평탄화 처리를 행할 수 있다. 액적 토출법이란, 도전막이나 절연막 등의 재료가 혼입된 조성물의 액적(도트(dot)라고도 칭함)을 선택적으로 토출(분출)하는 방법이고, 그 방식에 따라서는 잉크젯법이라고도 불린다.
IDF 칩은 실리콘 웨이퍼로 형서된 칩과 달리, 0.2 ㎛ 이하의 반도체막을 할성영역으로서 가지고, 매우 박형이 된다. 이와 같은 박형 IDF 칩의 강도를 높이기 위해서는, 상기한 바와 같이 가요성 기판으로 이동시키는 방법이 이용될 수 있다. 이와 같은 박형, 경량 또는 가요성이 높은 IDF 칩은 실리콘 웨이퍼로 형성된 칩과 비교하여 잘 파손되지 않는다는 특징을 가진다.
IDF 칩은 실리콘 웨이퍼로 형성된 칩과 비교하여, 전파흡수의 우려가 없고, 고감도의 신호 수신을 행할 수 있다. 또한, IDF 칩은 실리콘 웨이퍼를 가지지 않기 때문에, 투광성을 가질 수 있다.
본 실시형태에서는 IDF 칩을 안테나에 부착시키는 경우에 대하여 설명하였지만, IDF 칩 위에 안테나를 직접 형성하여도 좋다. 이 경우, 안테나용 기판 대신에, 안테나가 형성되지 않는 절연 기판을 사용함으로써 IDF 칩이 제각기 분리되는 것을 방지할 수 있고, 따라서, 본 발명의 효과를 얻을 수 있다.
또한, IDF 칩은 안테나가 실장되어 있는 형태에 한정되는 것은 아니다. 상세히 설명하면, IDF 칩은 안테나가 실장되어 있는 비접촉형(contactless) IDF 칩(RFID 태그(tag)라고도 불림)과, 안테나는 실장되어 있지 않고 외부 전원과 접속되는 단자를 구비한 접촉형 IDF 칩과, 비접촉형과 접촉형을 조합한 하이브리드형 IDF 칩을 포함한다.
본 실시형태에서는 비접촉형 IDF 칩에 대하여 설명하였지만, 접촉형 IDF 칩, 및 하이브리드형 IDF 칩의 어느 것이라도 좋다. 이것은, 안테나를 가지지 않는 접촉형 IDF 칩의 경우라도, 안테나용 기판이 아니라, 안테나가 형성되지 않은 절연 기판을 사용하여, IDF 칩이 제각각 분리되는 일을 방지할 수 있고, 본 발명의 효과를 얻을 수 있기 때문이다.
이와 같이 절연 기판을 사용하여 IDF 칩을 형성하는 경우, 원형의 실리콘 웨이퍼로부터 칩을 취하는 경우와 비교하여, 모체 기판의 형상에 제약이 없기 때문에, IDF 칩의 생산성을 높일 수 있고, 대량생산을 행할 수 있다. 예를 들어, 직경 12인치의 실리콘 웨이퍼를 이용한 경우의 칩의 수를 730×920 ㎟의 유리 기판을 이용한 경우와 비교한다. 전자인 실리콘 기판의 면적은 약 73000 ㎟이지만, 후자인 유리 기판의 면적은 약 672000 ㎟이고, 유리 기판은 실리콘 기판의 약 9.2배에 상당한다. 후자인 유리 기판의 면적 약 672000 ㎟에서는, 기판의 분석에 의해 소비되는 면적을 무시하면, 사방 1 mm의 IDF 칩이 약 672000개 형성할 수 있다는 계산이 나오고, 이 개수는 실리콘 기판의 약 9.2배의 수에 상당한다. 그리고, IDF 칩의 양산화를 행하기 위한 설비 투자는 730×920 ㎟의 유리 기판을 사용한 경우가 직경 12인치의 실리콘 기판을 사용한 경우보다도 공정수가 적게 되기 때문에, 비용을 3분의 1로 줄일 수 있다. 따라서, IDF 칩의 가격이 저감될 수 있다. 단가가 매우 낮은 IDF 칩은 단위 가격의 감소에 의해 많은 이익을 발생할 수 있다.
또한, 절연 기판이 재사용될 수 있어 비용이 절감될 수 있다. 이 때문에, 본 발명은 실리콘 웨이퍼를 연마하여 박형화를 달성하는 종래의 IC 칩과 비교하여 저비용화를 달성할 수 있다.
[실시형태 2]
본 실시형태에서는, 홈을 선택적으로 형성하고, IDF 칩들 사이에 마련된 절연막 또는 도전막 등을 일부 남기는 형태에 대하여 설명한다.
도 8(A)에 도시된 바와 같이, 실시형태 1과 마찬가지로, 절연 기판(100) 위에, 박리층으로서의 금속막(102)과 TFT 층(103)을 순차로 형성하여, 다수의 IDF 칩(104)을 형성한다. 금속막(102) 위에는 이 금속을 가지는 반응물이 박리층으로서 형성된다. TFT 층의 상세한 내용은 후술한다.
IDF 칩의 경계에 형성되는 홈(105)이 선택적으로 형성되기 때문에, IDF 칩들 사이의 경계에는 절연막, 도전막 등이 잔류한다. IDF 칩들 사이의 경계에 있는 이와 같은 절연막, 도전막 등을 접속영역(106)이라 칭한다. 접속영역(106)은 IDF 칩들을 일체가 되도록 연결하는 기능을 가질 수 있고, 절연막 또는 도전막만의 단층 구조나, 혹은 적층 구조를 가질 수 있다.
또한, 도 21(B)에 도시된 바와 같이, IDF 칩의 TFT 층(103)에 개구부(108)를 형성하여도 좋다. 이 개구부는 박막트랜지스터에 포함되는 반도체막이 형성되어 있는 영역 이외에서 TFT 층(103)에 형성될 필요가 있다. 이 개구부(108)가 홈(105)과 조합하여 사용되는 경우, 박리층의 제거에 필요한 시간을 단축할 수 있고, 홈의 크기를 작게 할 수 있다.
다음에, 도 8(B)에 도시된 바와 같이, 홈(105)에 에칭제(115)를 도입하여, 박리층을 제거한다. 에칭제로서는, 실시형태 1과 마찬가지로, 할로겐 플루오르화물을 포함하는 기체 또는 액체가 사용될 수 있다.
이때, 접속영역(106)의 하방에 형성된 박리층까지 제거되도록 반응시간 및 도입량을 조정한다. 에칭제가 도입된 때, 접속영역 하방의 박리층은 후퇴하도록 하여 제거된다. 그 결과, 절연 기판(100)이 박리될 수 있지만, 접속영역(106)에 의해 각 IDF 칩이 일체화되어 있기 때문에, IDF 칩이 제각기 떨어져 버리는 일은 없다.
또한, 박리된 절연 기판(100)은 실시형태 1과 마찬가지로 재사용될 수 있다.
그후, 도 8(C)에 도시된 바와 같이, 필요에 따라 안테나를 형성한다. 본 실 시형태에서는 안테나용 기판(111) 위에 형성된 안테나(112)를 부착한다. 이때, 안테나용 기판에 개구부가 형성되지 않아도 좋다. 이것은, 에칭제의 도입이 이미 완료되었기 때문이다.
그후, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커팅법에 의해 절단한다. IDF 칩은, 유리 기판에 흡수되는 레이저, 예를 들어, CO2 레이저를 사용하여 절단될 수 있다. 그후, 실시형태 1과 마찬가지로, IDF 칩의 측면 등의 주위를 에폭시 수지 등의 유기 수지로 덮어도 좋다.
본 실시형태에서는 비접촉형 IDF 칩에 대하여 설명하였지만, 접촉형 IDF 칩 및 하이브리드형 IDF 칩의 어느 것이라도 좋다. 이것은, 안테나를 가지지 않는 접촉형 IDF 칩의 경우라도, 안테나용 기판이 아니라, 안테나가 형성되지 않은 절연 기판을 사용하여, IDF 칩이 제각각 분리되는 일을 방지할 수 있고, 본 발명의 효과를 얻을 수 있기 때문이다.
본 실시형태에서는 IDF 칩이 전사용 기판으로 이동시키지 않고 완성될 수 있기 때문에, IDF 칩, 및 실장하는 물품의 박리화, 및 경량화를 달성할 수 있다. 또한, 실시형태 1과 마찬가지로, IDF 칩을 전사용 기판으로 이동시켜도 좋다. 전사용 기판으로의 IDF 칩의 이동 결과, IDF 칩의 파괴 강도가 높아질 수 있다.
[실시형태 3]
본 실시형태에서는, 실시형태 1에서 설명한, 개구부를 가지는 안테나용 기판과, 실시형태 2에서 설명한, IDF 칩들 사이 경게에 접속영역을 가지는 절연 기판을 부착하는 형태에 대하여 설명한다.
도 20(A)에 도시된 바와 같이, 실시형태 2와 마찬가지로, 절연 기판(100) 위에, 박리층으로서의 금속막(102)과 TFT 층(103)을 순차로 형성한다. 또한, 금속막(102) 위에는 이 금속을 가지는 반응물이 박리층으로서 형성된다. IDF 칩(104)들 사이에 접속영역(106)을 가지도록 홈(105)을 선택적으로 형성한다.
그후, 실시형태 1과 마찬가지로, 안테나(112) 및 개구부(113)가 형성된 안테나용 기판(111)을 부착한다. 이때, 홈(105)과 개구부(113)가 일치하도록 안테나용 기판을 부착한다.
도 20(B)에 도시된 바와 같이, 개구부 및 홈에 에칭제(115)를 도입한다. 그러면, 박리층(금속막 및 이 금속을 가지는 반응물)이 제거되고, 절연 기판(100)이 박리될 수 있다. 이때, 접속영역 및 안테나용 기판에 의해 IDF 칩들이 일체화되어 있기 때문에, IDF 칩들이 제각각 분리되는 일이 없다.
본 실시형태에서는, 안테나용 기판을 부착한 후에 에칭제를 도입하는 경우를 설명하였지만, 안테나용 기판을 부착하기 전에 에칭제를 도입하여도 상관없다. 그 경우라도, 접속영역에 의해 IDF 칩들이 일체화되어 있기 때문에, IDF 칩들이 제각각 분리되는 일 없이, 절연 기판을 박리할 수 있다.
그후, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커팅법에 의해 절단한다. IDF 칩은 유리 기판에 흡수되는 레이저, 예를 들어, CO2 레이저를 사용하여 절단될 수 있다.
그후, 실시형태 1과 마찬가지로, IDF 칩의 측면 등의 주위를 에폭시 수지 등의 유기 수지로 덮어도 좋다.
본 실시형태에서는, IDF 칩이 전사용 기판으로 이동시키는 일 없이 완성될 수 있지만, 실시형태 1과 마찬가지로, IDF 칩을 전사용 기판으로 이동시켜도 좋다. 전사용 기판으로의 IDF 칩의 이동 결과, IDF 칩의 파괴 강도가 높아질 수 있다.
[실시예 1]
본 실시예에서는, 실시형태 1에서 설명한 형태의 구체적인 방법에 대하여 설명한다.
도 2(A)는 절연 기판(100) 위에 12개의 IDF 칩을 형성하는 경우의 상면도를 나타내고, 도 2(B)는 도 2(A)의 a-b선에 따른 단면도를 나타낸다.
도 2(B)에 도시된 바와 같이, 금속막(102)과 이 금속을 가지는 반응물(50)을 사이에 두고 절연 기판(100) 위에 마련된 TFT 층은, 절연막, 원하는 형상으로 패터닝된 반도체막(124), 게이트 절연막으로서 기능하는 절연막(이하, 게이트 절연막이라 함)(125), 및 게이트 절연막 위에 형성된 게이트 전극으로서 기능하는 도전막(이하, 게이트 전극이라 함)(126)을 각각 가지는 박막트랜지스터(128n, 128p)를 포함한다. 또한, 반도체막은 채널 형성 영역과, 불순물 영역(소스 영역, 드레인 영역, GOLD 영역, LDD 영역을 포함)을 포함하고, 첨가되는 불순물 원소의 도전형에 따라 n채널형 박막트랜지스터(128n)와 p채널형 박막트랜지스터(128p)로 구분될 수 있다. 또한, 반도체막은 각 불순물 영역과 접속하도록 형성된 배선(130)도 가지고 있다.
본 실시예에서는, 금속막에 W을 사용하지만, 앞에서 설명한 다른 재료를 사용하여도 상관없다.
절연막은 적층 구조를 가질 수 있고, 본 실시예에서는 제1 절연막(121), 제2 절연막(122), 제3 절연막(123)을 가진다. 예를 들어, 제1 절연막으로서 산화규소막, 제2 절연막으로서 산화질화규소막. 제3 절연막으로서 산화규소막이 사용된다.
반도체막(124)은 비정질 반도체, 비정질 상태와 결정 상태가 혼재한 세미아모르퍼스 실리콘(SAS), 비정질 반도체 내에서 0.5 nm∼20 nm의 결정립을 관찰할 수 있는 미(微)결정 반도체, 및 결정성 반도체에서 선택된 어느 하나의 상태를 가질 수 있다.
또한, 성막 처리 온도에 견딜 수 있는 기판, 예를 들어, 석영 기판을 사용하는 경우, 이 기판 위에 CVD법 등에 의해 결정성 반도체막이 형성될 수 있다.
본 실시예에서는, 비정질 반도체막을 형성하고, 가열처리에 의해 결정화된 결정성 반도체막을 형성한다. 이 가열처리에는, 가열로, 레이저 조사, 혹은 레이저광 대신에 램프로부터 발하는 광의 조사(이하, 램프 어닐이라 함), 또는 그들의 조합이 이용될 수 있다.
레이저 조사를 이용하는 경우, 연속 발진형 레이저(CW 레이저)나 펄스 발진형 레이저(펄스 레이저)가 사용될 수 있다. 레이저로서는, Ar 레이저, Kr 레이저, 엑시머 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YalO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증 기 레이저 또는 금 증기 레이저 중 하나 또는 다수가 사용될 수 있다. 이와 같은 레이저의 기본파, 및 이 기본파의 제2 고조파 내지 제4 고조파의 레이저를 조사함으로써, 대립경의 결정을 얻을 수 있다. 예를 들어, Nd:YVO4 레이저(기본파 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)가 사용될 수 있다. 이때의 레이저의 에너지 밀도는 0.01∼100 MW/㎠ 정도(바람직하게는 0.1∼10 MW/㎠)가 필요하다. 그리고, 주사 속도를 10∼2000 cm/sec 정도로 하여 조사한다.
이때, 예를 들어, 도 23(A)에 도시된 바와 같은 광학계와 CW 레이저를 사용하여 결정화를 행한다. 먼저, 레이저 발진기(290)로부터 출사되는 CW 레이저빔이 광학계(291)에 의해 길게 연장되어 선 형상으로 가공된다. 구체적으로는, 레이저 빔이 광학계(291)에 포함된 원통형(실린드리컬) 렌즈나 볼록 렌즈를 통과할 때 선형으로 가공될 수 있다. 이때, 레이저 빔은 스폿의 장축 길이가 200∼350 ㎛가 되도록 가공되는 것이 바람직하다.
그후, 선 형상으로 가공된 레이저 빔은 검류계(galvanometer) 미러(293)와 fΦ렌즈(294)를 통하여 반도체막(124)에 입사한다. 이때, 선 형상의 레이저는 반도체막 상에서 소정 크기의 레이저 스폿(282)을 형성하도록 조정된다. 또한, fΦ렌즈(294)에 의해, 검류계 미러의 각도에 상관없이, 피조사물의 표면에서의 레이저 스폿(282)의 형상을 일정하게 할 수 있다.
이때, 검류계 미러의 진동을 제어하는 장치(제어장치)(296)가 검류계 미러를 진동, 즉, 그 미러의 각도를 변화시킨다. 레이저 스폿(282)은 일 방향(예를 들어, 도면의 X축 방향)(외측)으로 이동한다. 예를 들어, 검류계 미러가 반주기(半周期)로 진동하면, 레이저 스폿이 반도체막 상에서 X축 방향으로 일정 폭만큼 이동한다.
그 다음, 반도체막이 XY 스테이지(295)에 의해 Y축 방향으로 이동한다. 그리고, 마찬가지로 검류계 미러에 의해 레이저 스폿은 반도체막 상에서 X축 방향으로 이동한다(안쪽). 이와 같은 레이저 빔의 왕복운동으로, 레이저 스폿이 경로(283)를 따라 이동하여, 전체 반도체막에 대한 레이저 어닐이 행해진다.
이때, 도 23(B)에 도시된 바와 같이, 캐리어 흐름방향(281)과 레이저 빔의 장축으로의 이동방향(주사방향)이 같아지도록 박막트랜지스터에 대한 레이저 어닐이 행해진다. 예를 들어, 도 23(B)에 도시된 형상을 가지는 반도체막(230)의 경우, 반도체막에 형성되는 소스 영역(230)(s), 채널 형성 영역(230)(c), 드레인 영역(230)(d)가 레이저 빔의 장축으로의 이동방향(주사방향)과 평행하게 되도록 배치된다. 그 결과, 캐리어가 통과하는 입계를 적게 하거나 또는 없앨 수 있기 때문에, 박막트랜지스터의 이동도가 향상될 수 있다.
또한, 레이저의 입사각은 반도체막에 대하여 Φ(0＜Φ＜90도)가 되도록 할 수 있다. 그 결과, 레이저의 간섭을 방지할 수 있다.
또한, 연속 발진 기본파의 레이저광과 연속 발진 고조파의 레이저광을 조사하도록 하여도 좋고, 연속 발진 기본파의 레이저광과 펄스 발진 고조파의 레이저광을 조사하도록 하여도 좋다. 다수 종류의 레이저광을 조사함으로써, 에너지를 보충할 수도 있다.
또한, 펄스 발진형 레이저의 경우, 반도체막이 레이저광에 의해 용융되고나 서 고화될 때까지 다음 펄스의 레이저광을 조사할 수 있는 발진 주파수로 펄스 레이저를 발진시킴으로써, 주사방향으로 연속적으로 성장한 결정립을 얻을 수 있다. 즉, 펄스 발진 주기가 반도체막이 용융되고나서 완전히 고화할 때까지의 시간보다 짧게 되도록, 발진 주파수의 하한을 정한 펄스 빔을 사용할 수 있다.
실제로 사용할 수 있는 펄스 빔의 발진 주파수는 10 MHz 이상으로, 통상 사용되고 있는 수십 Hz∼수백 Hz의 주파수대보다도 현저하게 높은 주파수대를 사용한다.
또한, 희가스나 질소 등의 불활성 가스 분위기 중에서 레이저광을 조사하도록 하여도 좋다. 이렇게 함으로써, 레이저광 조사에 의해 반도체 표면이 거칠어 지는 것을 억제할 수 있고, 계면 준위 밀도의 편차에 의해 발생하는 스레시홀드의 편차를 억제할 수 있다.
또한, SiH4와 F2, 또는 SiH4와 H2를 이용하여 미결정 반도체막을 형성하고, 그 후, 상기와 같은 레이저 조사를 행하여 결정화하여도 좋다.
그 외의 가열처리로서 가열로를 이용하는 경우, 비정질 반도체막을 500∼550℃로 2∼20시간 가열한다. 이때, 서서히 고온이 되도록 온도를 500∼550℃의 범위에서 다단계로 설정하면 좋다. 이것은, 최초의 저온 가열 공정에 의해 비정질 반도체막의 수소 등이 나오기 때문에 결정화 시의 막 거칠어짐을 저감하는 소위 탈수소화를 행할 수 있기 때문이다. 또한, 결정화를 촉진시키는 금속원소, 예를 들어, Ni을 비정질 반도체막 상에 형성하면, 가열 온도를 낮추는 것이 가능하여 바람직하 다. 이와 같은 금속원소를 이용하는 경우라도, 600∼950℃의 고온으로 가열처리를 행하여도 상관없다.
그러나, 금속원소를 형성하는 경우, 금속원소가 반도체 소자의 전기 특성에 악영향을 미치는 것이 염려되므로, 이 금속원소를 저감 또는 제거하기 위한 게터링 공정을 실시할 필요가 발생된다. 예를 들어, 비정질 반도체막을 게터링 싱크(sink)로 사용하여 금속원소를 포획하도록 하는 공정을 행하면 좋다.
또는, 직접 결정성 반도체막을 형성하여도 좋다. 이 경우, GeF4 또는 F2 등의 불소계 가스와, SiH4 또는 Si2H6 등의 실란계 가스를 사용하고 열 또는 플라즈마를 이용하여 직접 피형성면에 결정성 반도체막을 형성할 수 있다. 이와 같이 직접 결정성 반도체막을 형성하고 고온 처리를 필요로 하는 경우, 내열성이 높은 석영 기판을 사용하면 좋다.
이상에서 설명한 방법들 중 어느 하나에 의해 형성되는 반도체막은 실리콘 웨이퍼로 형성되는 칩과 비교하여 많은 수소를 함유한다. 구체적으로는, 1×1019∼1×1022 /㎤, 바람직하게는 1×1019∼5×1020 /㎤의 수소를 함유하도록 반도체막을 형성할 수 있다. 이 수소에 의해, 반도체막 내의 결함을 완화하는 소위 결함 제거 효과(defect termination effect)를 얻을 수 있다. 또한, 수소에 의해 IDF 칩의 유연성을 높일 수 있다.
또한, 패터닝된 반도체막이 IDF 칩에서 차지하는 면적의 비율을 1%∼30%로 함으로써, 굽힘 응력에 의한 박막트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
이와 같은 반도체막을 가지는 박막트랜지스터의 서브스레시홀드 계수(S값)는 0.35 V/dec 이하, 바람직하게는 0.25∼0.09 V/dec가 된다. 또한, 이 박막트랜지스터의 이동도는 10 ㎠V/초 이상이 된다.
이와 같은 TFT를 이용하여 19스테이지 링 오실레이터를 구성한 경우, 전원 전압 3∼5 V에서 그의 발진 주파수는 1 MHz 이상, 바람직하게는 100 MHz 이상이다. 전원 전압 3∼5 V에서 인버터 1스테이지 당 지연 시간은 26 ns, 바람직하게는 0.26 ns 이하이다.
상기 구조에 의하면, TFT로서의 기능이 얻어질 수 있지만, 제1 층간절연막(127)과 제2 층간절연막(129)을 형성하는 것이 바람직하다. 제1 층간절연막으로부터의 수소에 의해, 반도체막의 손상, 결함 등을 보수할 수 있다. 즉, 수소에 의한 결함의 제거 효과를 얻을 수 있다. 이와 같은 제1 층간절연막으로서는, 산화규소(SiOx)막, 질화규소(SiNx)막, 산화질화규소(SiOxNy)(x＞y)막, 질화산화규소(SiNxOy)(x＞y)(x, y = 1, 2 ‥‥)막과 같은, 산소 또는 질소를 함유하는 절연막이 사용될 수 있다.
또한, 제2 층간절연막에 의해 평탄성이 향상될 수 있다. 이 제2 층간절연막에는 유기재료나 무기재료가 사용될 수 있다. 유기재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트, 벤조시클로부텐, 실록산, 폴리실라잔이 사용될 수 있다. 실록산(siloxane)은 Si-O-Si 결합을 포함하는 수지에 대응하고, 실록산의 골격 구조는 규소(Si)와 산소(O)의 결합으로 구성되어 있다. 치환 기로서는, 적어도 수소를 함유하는 유기계 기(예를 들어, 알킬기 또는 방향족 탄화수소)가 사용되거나, 또는, 불소가 사용될 수 있다. 또한, 적어도 수소와 불소를 함유하는 유기계 기가 치환기에 사용될 수도 있다. 폴리실라잔(polysilazane)은 규소(Si)와 질소(N)의 결합을 가지는 폴리머 재료를 포함하는 액체 재료를 출발원료로 사용하여 형성된다. 무기재료로서는, 산화규소(SiOx)막, 질화규소(SiNx)막, 산화질화규소(SiOxNy)(x＞y)막, 질화산화규소(SiNxOy)(x＞y)(x, y = 1, 2 ‥‥)막과 같은, 산소 또는 질소를 함유하는 절연막이 사용될 수 있다. 또한, 제2 층간절연막으로서, 상기 절연막들의 적층 구조가 사용되어도 좋다. 유기재료를 사용하여 제2 층간절연막을 형성하면, 평탄성이 향상되는 한편, 수분과 산소가 그 유기재료에 의해 흡수되게 된다. 이것을 방지하기 위해, 유기재료를 가지는 절연막 위에 무기재료를 가지는 절연막을 형성하면 좋다. 무기재료에 질소를 함유하는 절연막을 사용하면, Na 등의 알칼리 이온의 침입을 방지할 수 있다.
더욱 바람직하게는, 배선(130)을 덮도록 제4 절연막(131)을 마련하면 좋다. IDF 칩이 실장된 물품은 맨손이 닿는 일이 많기 때문에, Na 등의 알칼리 이온의 확산이 염려된다. 따라서, IDF 칩의 최상면에 제4 절연막을 형성하는 것이 바람직하다. 제4 절연막으로서는, 산화규소(SiOx)막, 질화규소(SiNx)막, 산화질화규소(SiOxNy)(x＞y)막, 질화산화규소(SiNxOy)(x＞y)(x, y = 1, 2 ‥‥)막과 같은, 산소 또는 질소를 함유하는 절연막이 사용될 수 있지만, 대표적으로는 질화산화규소(SiNxOy)막을 사용하면 좋다. 이것은, 질화산화규소막과 같은, 질소를 함유하는 절연막이 사용되면, Na 등의 알칼리 이온의 침입을 방지할 수 있기 때문이다.
그후, IDF 칩(104)들 사이에 홈(105)을 형성한다. 이 홈(105)은 다이싱, 스크라이빙 또는 마스크를 이용한 에칭 등에 의해 형성될 수 있다. 다이싱의 경우에는, 다이싱 장치(다이서(dicer))를 이용하는 블레이드(blade) 다이싱법이 일반적이다. 블레이드는 다이아몬드 연마립이 매립된 연마석이고, 그의 폭이 약 30∼50 ㎛이다. 이 블레이드를 고속 회전시킴으로써 TFT 층을 분리한다. 또한, 스크라이빙의 경우에는, 다이아몬드 스크라이빙법, 레이저 스크라이빙법 등이 이용된다. 또한, 에칭의 경우에는, 노광 공정과 현상 공정에 의해 마스크 패턴을 형성한 후, 건식 에칭, 습식 에칭 등에 의해 TFT 층을 분리할 수 있다. 건식 에칭에서는, 대기압 플라즈마법이 이용될 수 있다. 이와 같이 하여, IDF 칩들 사이에 홈을 형성한다.
그 홈은 반드시 각 IDF 칩들 사이의 경계마다 형성될 필요는 없고, 다수의 IDF 칩들 사이의 경계에 형성되어도 좋다.
다음에, 도 3(A)∼도 3(C)에 도시된 바와 같이, 안테나용 기판을 부착한다. 도 3(A)는 안테나용 기판(111)을 부착한 상태의 상면도를 나타내고, 도 3(B)는 도 3(A)의 a-b선에 따른 단면도를 나타낸다.
부착 수단으로서는, 도전체(140)가 분산되어 있는 이방성 도전체(141)가 사용될 수 있다. 이방성 도전체는 IDF 칩의 접속단자를 안테나의 접속단자에 전기적으로 접속할 수 있는데, 그 이유는 그 도전체들이 각 접속단자의 두께에 의한 압착에 의해 서로 접합되기 때문이다. 그 접속단자들 외의 영역에서는, 이 도전체들 사이에 충분한 간격이 유지되어 있기 때문에 도통하는 일은 없다. 이방성 도전체 대신에, 도전체가 분산되어 있는 초음파 접착제, 자외선 경화 수지, 양면 테이프 등을 이용하여 안테나용 기판을 부착하도 좋다.
또한, 안테나용 기판(111)에는, 안테나(112)와 개구부(113)가 마련되어 있고, 그 안테나의 위치는 IDF 칩에 대응한다. 도 3(B)에 도시된 바와 같이, 개구부(113)의 위치는 홈(105)에 대응한다. 안테나 및 개구부의 제작공정의 상세한 사항은 후술하기로 한다.
또한, 본 실시예에서는, 개구부가 각 안테나들 사이의 경계마다 형성되는 경우를 설명하였지만, 다수의 안테나들 사이에 마련하여도 좋다. 또한, 본 실시예에서는 개구부가 원형 형상을 가지는 경우를 설명하였지만, 이것에 한정되는 것은 아니다. 예를 들어, 슬릿 형상이 되도록 개구부를 형성하여도 좋다. 이와 같이, 홈(105) 및 개구부(113)의 형상이나 위치는 적절히 설정될 수 있다.
다음에, 도 4(A)∼도 4(C)에 도시된 바와 같이, 에칭제로서 할로겐 플루오르화물을 함유하는 기체 또는 액체를 도입함으로써 박리층(금속막 및 반응물)을 제거한다. 여기에서는, 도 24에 도시된 바와 같은 감압 CVD 장치를 이용하여, 가스: ClF3(삼불화 염소), 온도: 350℃, 유량: 300 sccm, 기압: 6 Torr, 시간: 3 시간의 조건으로 박리층을 제거하지만, 이 조건에 한정되는 것은 아니다. 또한, 도 24에 도시된 감압 CVD 장치는 다수의 절연 기판(100)을 처리할 수 있는 벨형 항아리(bell jar)(89)를 구비하고 있다. 그리고, 가스 도입관을 통해 ClF3(115)가 도입되고, 불필요한 가스가 배기관(92)을 통해 배기된다. 이때, IDF 칩들이 안테나용 기 판에 의해 일체화되어 있기 때문에, IDF 칩들이 배기관(92)으로 빨려들어갈 우려가 없다. 또한, 이 감압 CVD 장치의 측면에는, 가열수단, 예를 들어, 히터(91)가 마련되어도 좋다.
도 4(A)는 할로겐 플루오르화물을 함유하는 기체 또는 액체를 도입하여 박리층을 제거하고 있는 상태의 상면도를 나타내고, 도 4(B)는 도 4(A)의 a-b선에 따른 단면도를 나타낸다.
도 4(B)는 할로겐 플루오르화물을 함유하는 기체 또는 액체를 개구부(113) 및 홈(105)에 도입하는 상태를 나타내고 있다. 이때, 가열수단에 의해 처리 온도를 100℃∼300℃로 하면, 반응 속도를 높일 수 있다. 그 결과, ClF3 가스의 사용량을 적게 할 수 있고, 처리 시간을 단축시킬 수 있다.
이와 같은 에칭제의 도입에 의해 박리층을 서서히 후퇴시켜, 절연 기판을 화살표로 나타내는 바와 같이 박리 제거할 수 있다.
이때, TFT의 각 층이 에칭되지 않도록 에칭제, 가스 유량, 온도 등을 설정한다. 그리고, 하지막으로는 산소 또는 질소를 함유하는 절연막을 사용한다. 박리층과 하지막 사이의 반응 속도의 차이, 즉, 선택비가 높기 때문에, IDF 칩을 보호하면서 박리층을 용이하게 제거할 수 있다. 본 실시예에서는, TFT 층의 상하에 마련된 하지막 및 보호막과, 그 측면에서 노출되는 층간절연막, 게이트 절연막, 배선 등의 단부에 의해, TFT 층이 ClF3에 의해 에칭되는 일은 없다.
또한, ClF3는 200℃ 이상의 온도에서 염소를 불소와 반응시킴으로써 Cl2(g) + 3F2(g) →2ClF3(g)의 과정을 거쳐 생성될 수 있다. 또한, ClF3(비점: 11.75℃)는 반응 공간의 온도에 따라서는 액체인 경우도 있다. 그 경우에는, 할로겐 플루오르화물을 함유하는 액체로서 ClF3를 사용하는 습식 에칭이 채용될 수도 있다.
할로겐 플루오르화물을 함유하는 다른 기체로서는, ClF3 등에 질소를 혼합한 기체가 사용될 수도 있다.
또한, 박리층을 에칭하고, 하지막을 에칭하지 않는 에천트라면, ClF3나 할로겐 플루오르화물에 한정되는 것은 아니다. 예를 들어, CF4, SF6, NF3, F2 등의 불소 함유 플라즈마 가스가 사용될 수도 있다. 그 외의 에칭제로서, 테트라에틸암모니움 하이드록사이드(TMAH)와 같은 강알칼리 용액이 사용될 수도 있고, HF의 용액이 사용될 수도 있다.
또한, ClF3와 같은, 할로겐 플루오르화물을 함유하는 기체에 의해 박리층을 화학적으로 제거하는 경우, 선택적으로 에칭되는 재료를 박리층에 사용하고, 에칭되지 않는 재료를 하지막에 사용한다는 조건에 따른다면, 박리층과 하지막의 조합은 상기 재료에 한정되는 것은 아니다.
이와 같이 절연 기판이 제거되어도, 안테나용 기판에 의해 각 IDF 칩은 일체화된 상태가 된다. 그후, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커팅법에 의해 절단하여, IDF 칩을 완성한다. 그리고, IDF 칩을 물품에 실장할 수 있다. 실장에 사용되는 접착제로서는, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접 착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등이 사용될 수 있다.
이상의 공정에 의해 IDF 칩을 완성할 수 있지만, 도 5(A)∼도 5(C)에 도시된 바와 같이, 가요성 기판을 부착하여도 좋다. 도 5(A)는 접착제(151)에 의해 가요성 기판(150)을 부착하는 상태의 상면도를 나타내고, 도 5(B)는 도 5(A)의 a-b선에 따른 단면도를 나타낸다.
가요성 기판에는, 상술한 바와 같은 플라스틱이나 아크릴 등의 합성수지로 된 기판이 사용될 수 있지만, 본 실시예에서는 플라스틱으로 된 기판을 사용한다. 접착제로서는 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등을 사용할 수 있다.
IDF 칩을 가요성 기판으로 이동시킴으로써, IDF 칩의 파괴 강도를 높일 수 있다.
그후, 도 6(A)∼도 6(C)에 도시된 바와 같이, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커팅법에 의해 절단하여, 가요성 기판 위에 형성된 IDF 칩을 완성한다. 도 6(A)는 IDF 칩을 절단한 상태의 상면도를 나타내고, 도 6(B)는 도 6(A)의 a-b선에 따른 단면도를 나타낸다.
이와 같이 형성된 IDF 칩은 물품에 실장될 수 있다. 실장에 사용하는 접착제로는, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등이 사용될 수 있다.
이와 같이 완성되기 직전까지 일체화된 IDF 칩은 IDF 칩을 제각기 분리하는 번거로움을 저감할 수 있다. 또한, IDF 칩들을 물품에의 실장 시까지 일체화하여 두어도 좋다. 예를 들어, IDF 칩을 일 방향으로만 절단하고, 연결된 상태로 IDF 칩 부착용 장치에 탑재하고, 그후, 물품에의 실장 시에 다른 방향으로 절단함으로써, IDF 칩들이 제각기 분리되는 번거로움을 저감하고, 간편한 실장을 행할 수 있다.
또한, 도시되지 않았지만, IDF 칩을 보호하기 위해, 수지나 질소 함유 절연막으로 IDF 칩을 덮어도 좋고, 특히 IDF 칩의 측면을 덮으면 좋다. IDF 칩을 보호하는 것에 의해, IDF 칩의 휴대성이 향상된다. 그 수지나 질소 함유 절연막은 IDF 칩을 실장하는 물품의 것과 동일한 재료로 되어도 좋다.
본 실시예에서는, 이방성 도전체에 의해, IDF 칩의 접속단자가 안테나측으로 향하고 있는 소위 "페이스 다운"(face-down)으로 IDF 칩을 실장하는 경우를 설명하였지만, 그 접속단자가 안테나의 반대측으로 향하고 있는 소위 "페이스 업"(face-up)으로 IDF 칩을 실장하여도 좋다. "페이스 업" 방식으로 실장하는 경우, 접속단자를 안테나에 접속하는 수단으로서, 와이어 본딩법이 이용될 수 있다.
이상, 절연 기판 위에 박막트랜지스터를 형성한 후, 그 절연 기판을 박리하고, 바람직하게는 박막트랜지스터를 가요성 기판으로 이동시키는 형태를 설명하였지만, 박리하는 타이밍 또는 횟수는 본 실시예에 한정되지 않는다. 또한, 박막트랜지스터를 이동시키는 곳은 가요성 기판에 한정되지 않고, 예를 들어, IDF 칩을 실장하는 물품(실장 물품)으로 직접 박막트랜지스터를 이동시켜도 좋다. 또한, 이동시키는 횟수에 따라, IDF 칩을 "페이스 업" 방식으로 실장할지 혹은 "페이스 다운" 방식으로 실장할지를 결정할 수 있다.
이어서, 도 7(A) 및 도 7(B)를 이용하여 안테나 제조공정에 대하여 설명한다. 도 7(A) 및 도 7(B)는 안테나용 기판 위에 직사각형으로 감긴 안테나를 형성하는 경우를 나타내지만, 안테나의 형상은 이것에 한정되는 것은 아니다. 예를 들어, 안테나가 원형 또는 선형이어도 좋다.
안테나용 기판으로는, 바륨붕규산 유리나, 알루미노붕규산 유리 등의 유리 기판, 석영 기판, 폴리에틸렌테리프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성수지로 된 기판이 사용될 수 있다. 안테나용 기판의 두께는 얇은 것이 바람직하기 때문에, 필름 형상의 기판이 바람직하다.
도 7(A)에 도시된 바와 같이, 노즐(160)을 이용한 액적(液滴) 토출법에 의해 안테나용 기판(111) 위에 안테나(112)를 형성한다. 액적 토출법 대신에, 스퍼터링법, 인쇄법, 도금법, 포토리소그래피법, 금속 마스크를 이용한 증착법 중 어느 하나, 또는 이들을 조합시킨 방법에 의해 안테나를 형성할 수 있다. 예를 들어, 스퍼터링법, 액적 토출법, 인쇄법, 포토리소그래피법 및 증착법 중 어느 하나에 의해 제1 안테나를 형성하고, 도금법에 의해 제1 안테나를 덮도록 제2 안테나를 형성하여, 적층형 안테나를 형성할 수도 있다. 액적 토출법 또는 인쇄법에 의해 안테나를 형성하는 경우, 도전막을 패터닝할 필요가 없기 때문에, 제조공정의 수를 저감할 수 있어 바람직하다.
또한, 안테나는 접속단자(135)를 구비하고 있다. 이 접속단자에 의해, 안테나가 박막 집적회로에 간편하게 접속될 수 있다. 이 접속단자는 노즐로부터 토출 되는 액적을 많게 하거나, 노즐을 일 위치에 유지시킴으로써 형성될 수 있다. 또한, 접속단자는 반드시 마련할 필요는 없고, 그의 형상 및 위치가 본 실시예에 한정되는 것은 아니다.
안테나는 Ag(은), Al(알루미늄), Au(금), Cu(구리), Pt(백금) 등의 도전 재료로 형성될 수 있다. 비교적 저항이 높은 Al이나 Au을 사용하는 경우, 배선 저항이 우려된다. 그러나, 안테나를 두껍게 하거나, 안테나 형성 면적이 넓은 경우에는 안테나의 폭을 넓게 함으로써, 배선 저항을 저감할 수 있다. 또한, 적층형 안테나로 하고, 저항이 낮은 재료로 안테나를 덮어도 좋다. Cu와 같이, 확산이 우려되는 도전 재료를 사용하는 경우는, 안테나의 피형성면 및/또는 Cu의 주위를 덮도록 절연막을 형성하면 좋다.
본 실시예에서는, 용매로서의 테트라데칸에 혼입된 Ag을 노즐(160)로부터 적하하여 안테나를 형성한다. 이때, Ag의 밀착성을 높이기 위해, 안테나용 기판 위에 산화티탄(TiOx)으로 된 하지막을 형성하여도 좋다.
더욱 바람직하게는, 형성된 안테나에 압력을 가하여 평탄성을 향상시키면 좋다. 그 결과, 안테나를 박막화할 수 있다. 가압 수단에 더하여, 가열 수단을 가지고 있어도 좋고, 그 경우, 가압 처리와 가열 처리를 동시에 행할 수 있다. 특히 액적 토출법을 이용하는 경우에 용매를 제거하기 위해 가열 처리를 할 필요가 있을 때에는 이 가열 처리와 겸하여도 좋다.
또한, 안테나용 기판에 홈(오목부)을 형성하고, 이 홈에 안테나를 형성하여도 좋다. 홈에 안테나를 형성할 수 있기 때문에, 안테나용 기판과 안테나의 박막 화를 달성할 수 있다.
또한, 안테나는 안테나용 기판의 양면에 형성할 수도 있다. 그 경우, 안테나용 기판의 다른 쪽 면에 상기와 마찬가지의 방법에 의해 안테나를 형성하면 좋다. 그 결과, 안테나 길이를 늘일 수 있으므로, 통신 거리를 넓힐 수 있다.
또한, 접속단자의 배치에 따라서는 안테나의 일부를 안테나용 기판의 다른 쪽 면에 형성하여도 좋다. 예를 들어, 도 1(A) 및 도 1(B)에 도시된 바와 같이 안테나를 감도록 형성하면, 접속단자의 배치에 따라 안테나의 일부가 안테나의 다른 부분을 가로지를 필요성이 생긴다. 이때, 안테나가 단락(短絡)되지 않도록 절연물을 개재시킬 필요가 있지만, 이 절연물로서 안테나용 기판이 이용될 수 있다.
이어서, 도 7(B)에 도시된 바와 같이, 안테나용 기판에 개구부(113)를 형성한다. 이 개구부는 물리적 또는 화학적으로 형성될 수 있다. 개구부를 물리적으로 형성하는 경우, 레이저가 이용될 수 있다. 또한, 개구부를 용이하게 형성하기 위해 열을 가하여도 좋고, 예를 들어, 뜨거운 바늘 형상의 것을 안테나용 기판에 꽂아 개구부를 형성할 수도 있다. 개구부를 화학적으로 형성하는 경우, 건식 에칭 또는 습식 에칭과 같은 에칭법이 이용될 수 있다.
또한, 개구부의 형상은 원 형상에 한정되지 않고, 직사각형, 슬릿 형상 등이어도 좋다.
본 실시예에서는, IDF 칩과 안테나를 부착하는 경우에 대하여 설명하였지만, 안테나를 IDF 칩 위에 직접 형성하여도 좋다. 예를 들어, 배선(130)과 동일 층에 안테나를 형성할 수 있다.
본 실시예에서는, 비접촉형 IDF 칩에 대하여 설명하였지만, 접촉형 IDF 칩, 및 하이브리드형 IDF 칩 중 어느 것이라도 좋다.
이상, 본 실시예에서는 이해를 돕기 위해 IDF 칩이나 안테나용 기판을 두꺼운 것으로 설명하였지만, 실제로는 매우 얇은 형상으로 되어 있다.
[실시예 2]
본 실시예에서는, 실시형태 2에서 설명된 형태의 구체적인 방법에 대하여 설명한다.
도 9(A)는 절연 기판(100) 위에 12개의 IDF 칩을 형성하는 경우의 상면도를 나타내고, 도 9(B)는 도 9(A)의 e-f선에 따른 단면도를 나타내고, 도 9(C)는 접속영역(106)을 횡단하는, 도 9(A)의 g-h선에 따른 단면도를 나타낸다. 또한, 본 실시예에서는 실시예 1과 마찬가지로 금속막에 W을 사용한다.
도 9(B)에 도시된 바와 같이, 절연 기판(100) 위에 박리층으로서 금속막(102)과, 이 금속을 가지는 반응물(50)을 형성한다, 금속막(102)과, 이 금속을 가지는 반응물(50)을 사이에 두고, 절연 기판(100) 위에, 절연막, 원하는 형상으로 패터닝된 반도체막(124), 게이트 절연막(125), 및 게이트 전극(126)을 각각 가지는 박막트랜지스터(128n, 128p)가 형성되어 있다. 또한, 반도체막에 포함되는 불순물 영역과 접속하도록 배선(130)이 마련되어 있다.
절연막은 적층 구조를 가지고 있어도 좋다. 여기서, 그 절연막은, 실시예 1과 마찬가지로, 제1 절연막(121), 제2 절연막(122), 제3 절연막(123)을 가진다.
실시예 1과 마찬가지로, 반도체막은 실리콘 웨이퍼로 형성된 칩과 달리, 수 소를 1×1019∼1×1022 /㎤, 바람직하게는 1×1019∼5×1020 /㎤ 함유하도록 형성될 수 있다. 수소에 의해, 반도체막 내의 결함을 완화하는 소위 결함 제거 효과를 얻을 수 있다. 그리고, 반도체막 내의 수소에 의해, IDF 칩의 유연성을 높일 수 있다.
또한, 패터닝된 반도체막이 IDF 칩에 있어서 차지하는 면적의 비율을 1∼30%로 함으로써, 굽힘 응력에 의한 박막트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
또한, 실시예 1과 마찬가지로, 제1 층간절연막(127)과 제2 층간절연막(129)이 마련될 수도 있다. 더욱 바람직하게는, 배선(130)을 덮도록 제4 절연막(131)을 마련하면 좋다.
그후, 본 실시예에서는, 접속영역(106)을 남기도록, 홈(105)을 선택적으로 형성한다. 실시예 1과 마찬가지로, 홈(105)은 다이싱, 스크라이빙 또는 마스크를 이용한 에칭 등에 의해 형성될 수 있다. 도 9(C)에 도시된 바와 같이 접속영역(106)을 남기도록 홈(105)을 선택적으로 형성하는 경우, 그 홈은 노광 공정과 현상 공정에 의해 마스크 패턴을 형성한 후, 건식 에칭, 습식 에칭 등에 의해 형성될 수 있다. 건식 에칭에서는, 대기압 플라즈마법이 이용될 수 있다.
또한, 건식 에칭, 습식 에칭 등에 의해 홈을 형성하는 경우, 접속영역의 배치나 형상에 따라 홈의 에칭 시간 등의 조건을 조정할 수 있다. 에칭을 단시간으로 함으로써, 다른 막에의 영향이 적어질 수 있다.
그리하여, IDF 칩들 사이에 형성되는 홈은 반드시 각 IDF 칩들 사이의 경계 마다 형성될 필요는 없고, 다수의 IDF 칩들 사이에 형성하여도 좋다.
다음에, 도 10(A)∼도 10(C)에 도시된 바와 같이, 에칭제를 도입함으로써, 박리층으로서의 금속막(102) 및 반응물(50)을 제거한다. 도 10(A)는 할로겐 플루오르화물을 함유하는 기체 또는 액체를 도입하여 박리층을 제거하고 있는 상태의 상면도를 나타내고, 도 10(B)는 도 10(A)의 e-f선에 따른 단면도를 나타내고, 도 10(C)는 접속영역(106)을 횡단하는, 도 10(A)의 g-h선에 따른 단면도를 나타낸다.
도 10(B)에 도시된 바와 같이, 할로겐 플루오르화물을 함유하는 기체 또는 액체를 홈(105)으로 도입한다. 본 실시예에서는, 실시예 1과 마찬가지로, 할로겐 플루오르화물로서 ClF3(삼불화 염소)를 사용한다.
이때, 처리 온도를 100℃∼300℃로 하면, 반응 속도를 높일 수 있다. 그 결과, ClF3 가스의 사용량을 적게 할 수 있고, 처리 시간을 단축할 수 있다.
이와 같은 에칭제의 도입에 의해, 박리층을 서서히 후퇴시키고, 절연 기판을 화살표로 나타내는 바와 같이 제거할 수 있다.
이때, TFT의 각 층이 에칭되지 않도록 에칭제, 가스 유량, 온도 등을 설정한다. 본 실시예에서 사용되는 ClF3가 박리층을 선택적으로 제거하는 한편, TFT 층의 상하에 마련된 하지막과 보호막, 측면에서 노출되는 층간절연막, 게이트 절연막, 배선 등의 단부로 인하여 TFT의 각 층이 ClF3에 의해 에칭되는 일은 없다.
절연 기판이 제거되어도, 접속영역에 의해 IDF 칩들이 일체화된 상태에 있기 때문에, IDF 칩이 제각각 분리되는 일은 없다.
그후, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커팅법에 의해 절단한다. 그리고, IDF 칩을 물품에 실장할 수 있다.
이상의 공정에 의해 IDF 칩을 완성할 수 있지만, 도 11(A)∼도 11(C)에 도시된 바와 같이, 그것에 가요성 기판을 부착할 수도 있다. 도 11(A)는 접착제(151)에 의해 가요성 기판(150)을 부착한 상태의 상면도를 나타내고, 도 11(B)는 도 11(A)의 e-f선에 따른 단면도를 나타내고, 도 11(C)는 접속영역(106)을 횡단하는, 도 11(A)의 g-h선에 따른 단면도를 나타낸다.
가요성 기판으로는, 상술한 바와 같은 플라스틱이나 아크릴 등의 합성수지로 된 기판이 사용될 수 있지만, 본 실시예에서는, 플라스틱으로 된 기판을 사용한다. 가요성 기판을 부착하기 위한 접착제로서는, 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등이 사용될 수 있다. IDF 칩을 가요성 기판으로 이동시킴으로써, IDF 칩의 파괴 강도를 높일 수 있다.
이어서, 도 12(A)∼도 12(C)에 도시된 바와 같이, 안테나용 기판을 부착한다. 도 12(A)는 안테나용 기판(111)을 부착한 상태의 상면도를 나타내고, 도 12(B)는 도 12(A)의 e-f선에 따른 단면도를 나타내고, 도 12(C)는 접속영역(106)을 횡단하는, 도 12(A)의 g-h선에 따른 단면도를 나타낸다.
안테나용 기판(111)에는, 실시예 1과 마찬가지로, IDF 칩에 대응하는 위치에 안테나(112)가 마련되어 있다. 안테나 제작공정의 상세한 사항에 대해서는 실시예 1을 참조하면 된다. 본 실시예에서는, 절연 기판(100)이 박리되어 있기 때문에, 안테나용 기판에 개구부를 형성하지 않아도 된다.
이때, IDF 칩(104)과 안테나(112)는 이방성 도전체(141)에 의해 서로 부착되어 있다. 이방성 도전체를 사용하는 대신에, 초음파 접착제, 자외선 경화수지, 또는 양면 테이프 등을 사용하여 IDF 칩과 안테나를 부착하여도 좋다.
본 실시예에서는, 상기한 바와 같이, IDF 칩의 접속단자가 안테나측으로 향하고 있는 "페이스 다운" 방식으로 이방성 도전체를 사용하여 IDF 칩을 실장하고 있지만, 실시예 1에서와 같이, 그 접속단자가 안테나의 반대측으로 향하고 있는 "페이스 업" 방식으로 IDF 칩을 실장하여도 좋다.
그후, 도 13(A)∼도 13(C)에 도시된 바와 같이, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커팅법에 의해 절단하여, 가요성 기판 위에 형성된 IDF 칩을 완성한다. 도 13(A)는 IDF 칩을 절단한 상태의 상면도를 나타내고, 도 13(B)는 도 13(A)의 a-b선에 따른 단면도를 나타내고, 도 13(C)는 접속영역(106)을 횡단하는, 도 13(A)의 g-h선에 따른 단면도를 나타낸다.
이와 같이 형성된 IDF 칩을 물품에 실장할 수 있다. 실장에 사용하는 접착제로는, 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등이 사용될 수 있다.
또한, 도시되지는 않았지만, IDF 칩을 보호하기 위해, 수지나 질소 함유 절연막으로 IDF 칩을 덮어도 좋고, 특히 IDF 칩의 측면을 수지로 덮으면 좋다. 이 때의 수지나 질소 함유 절연막은 IDF 칩을 실장하는 물품의 것과 동일한 재료로 될 수 있다.
이상, 절연 기판 위에 박막트랜지스터를 형성한 후, 절연 기판을 박리하고, 바람직하게는 박막트랜지스터를 가요성 기판으로 이동시키는 형태를 설명하였지만, 박리하는 타이밍 또는 횟수는 본 실시예에 한정되지 않는다. 또한, 박막트랜지스터를 이동시키는 곳은 가요성 기판에 한정되지 않고, 실장 물품이어도 좋다. 또한, 이동시키는 횟수에 따라, IDF 칩을 "페이스 업" 방식으로 실장할지 또는 "페이스 다운" 방식으로 실장할지를 결정할 수 있다.
본 실시예에서는, IDF 칩과 안테나를 부착하는 경우에 대하여 설명하였지만, IDF 칩 위에 직접 안테나를 형성하여도 좋고, 예를 들어, 배선(130)과 동일 층에 안테나를 형성할 수도 있다.
본 실시예에서는, 비접촉형 IDF 칩에 대하여 설명하였지만, 접촉형 IDF 칩, 및 하이브리드형 IDF 칩의 어느 것이라도 좋다.
본 실시예에서는 이해를 돕기 위해, IDF 칩과 안테나용 기판을 두꺼운 것으로 설명하였지만, 실제로는 매우 얇은 형상으로 되어 있다.
[실시예 3]
본 실시예에서는, 상기 실시예와는 다른 형상을 가지는 박막트랜지스터를 이용하는 경우에 대하여 설명한다.
도 25(A)에 도시된 바와 같이, 상기 실시예와 마찬가지로 게이트 전극까지 형성한다. 본 실시예에서는, 게이트 전극을 TaN(질화 탄탈)(126a)과 W(텅스텐)(126b)의 적층 구조로 한다. 그 외의 게이트 전극으로서, 실리콘을 사용할 수도 있다. 그후, 게이트 전극을 덮도록 층간절연막(127)을 형성한다. 본 실시예에서 는, 플라즈마 CVD법에 의해 SiO2 막을 100 nm의 두께로 형성한다.
이어서, 전면(全面)을 레지스트(44)로 덮는다. 레지스트(44), 층간절연막(127), 게이트 절연막(125)을 에치백(etch-back)법에 의해 에칭하여 제거한다. 그 결과, 도 25(B)에 도시된 바와 같이, 측벽(side wall)(76)이 자기정합적으로 형성될 수 있다. 에칭 가스로서는, CHF3와 He의 혼합 가스를 사용한다.
또한, 층간절연막(127) 형성 시에 기판의 뒷면에 절연막이 형성된 경우에는, 레지스트(44)를 마스크로 하여 뒷면의 절연막을 에칭 제거(뒷면 처리)하면 좋다.
또한, 측벽(76)의 형성 방법은 상기에 한정되는 것은 아니다. 예를 들어, 도 26(A) 및 도 26(B)에 나타낸 방법이 사용될 수도 있다. 도 26(A)는 절연막(127)을 이층 또는 그 이상의 적층 구조로 한 예를 나타낸다. 절연막(127)은, 두께 100 nm의 SiON(산화질화규소)막과, 두께 200 nm의 LTO 막(Low Temperature Oxide)막의 2층 구조를 가진다. 본 실시예에서는, SiON 막을 플라즈마 CVD법으로 형성하고, LTO 막으로서는 SiO2 막을 감압 CVD법으로 형성한다. 그후, 레지스트(44)를 마스크로 하여 에치백을 행함으로써, L자형과 원호 형상으로 이루어진 측벽(76)을 형성할 수 있다.
도 26(B)는 에치백 시에 게이트 절연막(125)을 남기도록 에칭을 행하는 예를 나타낸다. 이 경우의 절연막(127)은 단층 구조이어도 좋고, 또는 적층 구조이어도 좋다.
상기 측벽은, 이후에 고농도의 n형 불순물을 도핑하여, 측벽(76)의 하부에 저농도 불순물 영역 또는 도핑되지 않은 오프셋 영역을 형성할 때의 마스크로서 기능하는 것이지만, 상기한 측벽을 형성하는 어느 방법에서도, 형성되는 저농도 불순물 영역 또는 오프셋 영역의 폭에 따라, 에치백 조건을 설정할 수 있다.
이어서, 도 25(C)에 도시된 바와 같이, p형 TFT 영역을 덮도록 레지스트(77)를 새롭게 형성하고, 게이트 전극(126) 및 측벽(76)을 마스크로 하여, n형 도전성을 부여하는 불순물 원소(78)(대표적으로는 P 또는 As)를 고농도로 첨가한다. 이 도핑 공정은 도즈량을 1×1013∼5×1015 /㎤, 가속전압을 60∼100 keV로 하여 행해진다. 이 도핑 공정에 의해, 게이트 절연막(125)을 통과하여 도핑이 행해져(소위 스루 도핑(through doping)), 한쌍의 n형 고농도 불순물 영역(79)이 형성된다. 이 때, 측벽 하방에는 오프셋 영역(65)이 형성된다.
또한, 레지스트(77)를 애싱(ashing) 등에 의해 제거한 후, 불순물 영역을 열 활성화할 수도 있다. 예를 들어, SiON 막을 50 nm의 두께로 성막한 후, 질소 분위기에서 550℃로 4시간 가열처리를 행할 수 있다. 또한, 수소를 함유하는 SiNx 막을 100 nm의 두께로 형성한 후, 질소 분위기에서 410℃로 1시간 가열처리를 행하면, 결정성 반도체막의 결함을 개선할 수 있다. 이 공정은, 예를 들어, 결정성 반도체막 내에 존재하는 댕글링 본드를 종단시킬 수 있는 수소화 공정이라 불린다. 또한, TFT를 보호하는 캡(cap) 절연막으로서 SiON 막을 600 nm의 두께로 형성하여도 좋다. 또한, 수소화 공정은 이 SiON 막의 형성 후에 행하여도 좋다. 이 경우, SiNx 막과 SiON 막은 연속적으로 성막될 수 있다. 그리하여, TFT 위에 SiON, SiNx, SiON의 3층 절연막이 형성되게 되는데, 그 구조나 재료는 이것에 한정되는 것은 아니다. 또한, 이들 절연막은 TFT를 보호하는 기능을 가지고 있기 때문에, 형성하는 것이 바람직하다. 그러나, 그 막을 반드시 형성할 필요는 없다.
다음에, 도 25(D)에 도시된 바와 같이, TFT 위에 층간절연막(129)을 형성한다. 이 층간절연막의 재료나 제조방법은 상기 실시예를 참조할 수 있다.
층간절연막(129)을 적층 구조로 하여도 좋다. 즉, 층간절연막 위에 절연막(54)을 적층하여도 좋다. 이 절연막(54)은 DLC(Diamond Like Carbon) 혹은 질화탄소(CN)와 같은, 탄소 함유 막으로 형성될 수 있고, 또는 산화규소막, 질화규소막 혹은 질화산화규소막 등으로 형성될 수도 있다. 절연막(54)을 형성하는 방법으로는, 플라즈마 CVD법이나 스퍼터링법 등이 사용될 수 있다.
또한, 층간절연막과, 후에 형성되는 배선을 구성하는 도전 재료 등과의 열 팽창률의 차이에 의해 발생하는 응력에 의해 TFT 층이 박리되거나 균열되는 것을 방지하기 위해, 층간절연막 내에 충전재(filler)를 혼입하여도 좋다. 이것은 충전재에 의해 열 팽창을 제어할 수 있기 때문이다.
다음에, 레지스트를 형성한 후, 에칭에 의해 콘택트 홀을 형성하고, 그후, TFT들을 접속하는 배선(130)과, TFTㄹ르 외부 안테나에 접속하기 위한 접속 배선(21)을 형성한다. 콘택트 홀을 형성하는 에칭 가스로서 CHF3와 He의 혼합 가스를 사용하지만, 이것에 한정되는 것은 아니다. 또한, 배선(130)과 접속 배선(21)은 동일 재료를 사용하여 동시에 형성되어도 좋고, 따로 형성되어도 좋다. 본 실시예 에서는, TFT와 접속되는 배선(130)은 Ti, TiN, Al-Si, Ti, TiN이 순차로 적층된 5층 구조로 하고, 스퍼터링법에 의해 형성된 후, 패터닝에 의해 형성된다.
또한, Al 층에 Si를 혼입시키는 경우, 배선 패터닝 중의 레지스트 베이크 시에 힐록의 발생을 방지할 수 있다. Si 대신에, 0.5% 정도의 Cu를 혼입시켜도 좋다. 또한, Ti와 TiN 사이에 Al-Si 층을 끼움으로써, 힐록의 발생을 더욱 억제할 수 있다. 또한, 패터닝 시에는 SiON 등의 무기 재료로 된 마스크를 이용하는 것이 바람직하다. 또한, 배선의 재료나 형성방법은 이것에 한정되는 것은 아니고, 게이트 전극에 사용되는 상기한 재료가 이용될 수도 있다. 이때, 배선 위에 보호막(80)을 마련하여도 좋고, 접속영역에 개구부를 형성할 수도 있다.
이상의 공정을 거쳐, TFT를 가지는 IDF 칩이 완성된다. 본 실시예에서는, 탑 게이트 구조를 설명하였지만, 보텀 게이트 구조(역스태거 구조)도 채택될 수 있다.
또한, 도 25(D)에 도시된 바와 같이, IDF 칩에서, 반도체층으로부터 하지막의 하부까지의 거리(tunder)가 반도체층으로부터 층간절연막의 상부까지 거리(tover)와 같거나 또는 대략 같게 되도록 하지막과 층간절연막의 두께를 조정하는 것이 바람직하다. 이와 같이 하여, IDF 칩의 중앙에 반도체층을 배치시킴으로써, 반도체층에 대한 응력을 완화할 수 있고, 균열의 발생을 방지할 수 있다.
그후, 상기 실시예와 마찬가지로, 홈을 형성하여 절연 기판을 박리하거나, 안테나를 형성할 수 있다.
본 실시예에서 설명된 측벽을 가지는 박막트랜지스터는 상기 실시형태들 및 상기 실시예들과 자유롭게 조합될 수 있다.
[실시예 4]
본 실시예에서는, 실시예 1 및 실시예 2에서 설명한 형태와는 다른 박막 집적회로를 제작하는 방법에 대하여 설명한다.
도 14(A)에 도시된 바와 같이, 접속영역(106)에 의해 일체화된 상태의 IDF 칩을 실시형태 2 또는 실시예 2에 따라 준비한다. IDF 칩은 배선(130)과 동일 재료로 형성된 범프(bump)(201)를 구비하고 있다.
또한, 배선(203)이 형성된 제2 기판(202)을 준비한다. 제2 기판으로서는, 바륨붕규산 유리 기판이나 알루미노붕규산 유리 기판 등의 유리 기판, 석영 기판 등이 사용될 수 있다. 또한, 절연 표면을 가지는 다른 기판으로서, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 된 기판이 사용될 수 있다. 그러한 수지는 가요성일 수 있다.
도 14(B)에 도시된 바와 같이, 접착제(204)를 이용하여, 일체화된 IDF 칩을 배선(203)이 형성된 제2 기판(202)에 부착한다. 이때, 배선(203)과 범프(201)가 접속되도록 IDF 칩을 제2 기판에 부착한다. 접착제(204)로서는, 이방성 도전체가 사용될 수 있다. 이방성 도전체 대신에, 초음파 접착제, 자외선 경화 수지, 또는 양면 테이프 등을 이용하여 IDF 칩을 부착하여도 좋다.
그 다음, 도 14(C)에 도시된 바와 같이, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커팅법에 의해 절단한다.
그후, 도 14(D)에 도시된 바와 같이, 안테나용 단자(205)를 형성한다. 이 안테나용 단자는 액적 토출법, 스퍼터링법, 또는 CVD법 등에 의해 형성될 수 있다.
그리고, 도 14(E)에 도시된 바와 같이, 안테나(112)가 형성된 안테나용 기판(111)을 IDF 칩에 부착한다. 안테나 또는 안테나용 기판의 재료나 제조방법에 대해서는 상기 실시형태 및 실시예를 참조할 수 있다. 또한, 안테나용 기판은 IDF 칩을 실장하는 물품의 재료로 만들어질 수도 있다.
이와 같이, IDF 칩은 다양한 안테나 실장형태를 취할 수 있다. 즉, 본 실시예의 IDF 칩은 일체화된 상태로 제작공정을 거치는 것을 특징으로 하고, 안테나의 실장 형태나 실장 방법은 한정되지 않는다.
본 실시예에서는 비접촉형 IDF 칩에 대하여 설명하였지만, 실시예 1, 2와 마찬가지로, 접촉형 IDF 칩 및 하이브리드형 IDF 칩의 어느 것이라도 좋다.
이상, 본 실시예에서는 이해를 돕기 위해, IDF 칩이나 안테나용 기판을 두꺼운 것으로 설명하였지만, 실제로는 매우 얇은 형상으로 되어 있다.
[실시예 5]
본 실시예에서는, IDF 칩의 다양한 형태에 대하여 설명한다.
도 22(A)에 도시된 바와 같이, IDF 칩(104)과, 안테나용 기판(111) 위에 형성된 안테나(112)를, 도전체(140)를 가지는 이방성 도전체(141)에 의해, 접속단자, 예를 들어, 범프(109)를 사이에 두고 서로 접속한다. 이방성 도전체 대신에, 초음파 접착제, 자외선 경화 수지, 또는 양면 테이프 등을 이용하여도 좋다.
도 22(B)에 도시된 바와 같이, IDF 칩은 접착제(151)에 의해 가요성 기판(150)에 부착되어 있다. 그 접착제로서는, 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등이 사용될 수 있다.
또한, 안테나용 기판을 다수 마련하여도 좋다. 예를 들어, 안테나(112)가 형성된 안테나용 기판을 IDF 칩의 양측에 마련한다. 그 결과, 안테나 길이를 길게 할 수 있기 때문에, 통신 거리를 넓힐 수 있다. 이때, 한쪽 안테나와 다른쪽 안테나를 접속하기 위해 도전막(250)을 형성한다. 예를 들어, 액적 토출법에 의해 안테나용 기판들 사이에 도전체를 가진 액적을 선택적으로 토출하여, 도전막(250)을 형성한다. 그후, 도전막(250)을 보호하기 위해 절연막(251)으로 도전막(250)을 덮는 것이 바람직하다.
또한, 한쪽 안테나와 다른쪽 안테나와의 접속 구조는 본 실시예에 한정되는 것은 아니다. 예를 들어, 한쪽의 안테나와 다른쪽의 안테나를 각각 범프(109)를 통하여 IDF 칩에 접속하여도 좋다.
이상과 같이 하여, 안테나가 실장된 IDF 칩이 완성될 수 있다. 또한, 본 발명의 IDF 칩에 안테나를 실장하는 방법은 본 실시예에서 설명된 형태에 한정되는 것은 아니다. 예를 들어, 박막트랜지스터에 포함된 도전막과 동일한 층에 안테나를 형성하는 형태와, 안테나용 기판을 사용하지 않고, IDF 칩 위에 안테나를 형성하는 형태가 있다.
또한, 본 발명의 IDF 칩은 본 실시예에서 설명한 IDF 칩의 형태에 한정되는 것은 아니다. 즉, 본 실시예에서는 비접촉형 IDF 칩에 대하여 설명하였지만, 접촉형 IDF 칩 및 하이브리드형 IDF 칩의 어느 것이라도 좋다.
[실시예 6]
본 실시예에서는, IDF 칩이 실장되는 물품의 형태에 대하여 설명한다. IDF 칩을 실장하는 위치나 IDF 칩이 실장되는 물품의 형상, 및 실장하는 IDF 칩의 수는 본 실시예에 한정되는 것은 아니다.
도 15(A) 및 도 15(B)는 식품 또는 음료의 라벨에 IDF 칩을 부착하고, 이 식품 또는 음료의 용기, 예를 들어, 맥주병(181)에 IDF 칩을 실장하는 경우를 나타낸다.
도 15(A)에 도시된 바와 같이, 안테나(112)가 형성된 IDF 칩(104)을 양면 테이프 등에 의해 라벨(180)에 부착한다. 또한, 라벨 자체가 접착성을 가지고 있는 경우에는, IDF 칩을 접찹성 라벨에 직접 부착하여도 좋다.
이와 같은 상품은 도 15(B)에 도시된 바와 같이 콘베이어 벨트(183) 등에 실려 리더/라이터(reader/writer)(182)의 근방을 통과함으로써, 정보가 입력 또는 판독될 수 있다. 또한, IDF 칩에 형성된 메모리의 종류에 따라서는 기존의 정보를 재기입할 수도 있다.
또한, 안테나가 형성된 IDF 칩은 비접촉으로 정보를 입력 또는 판독할 수 있기 때문에, 상자 등에 상품이 포장된 상태로 리더/라이터에 의해 정보를 관리할 수 있다.
이와 같이 IDF 칩을 실장한 상품에 의해, 물류 시의 인건비를 대폭으로 감소 시킬 수 있다. 또한, 인위적인 실수를 감소시킬 수 있다.
이상과 같이 상품에 실장된 IDF 칩의 정보는 생산 또는 제조에 관한 장소, 사람, 일자 등의 기본 사항으로부터 알레르기 정보, 주성분, 선전 등까지 다양하게 걸쳐 있다. 또한, 정보량을 늘리거나 보안을 향상시키기 위해 바코드 또는 자기 테이프 등의 정보 축적 수단을 사용할 수도 있다. 예를 들어, IDF 칩을 바코드와 병용하는 경우, 재기입이 불필요한 정보, 예를 들어, 상기 기본 정보를 바코드에 입력하고, IDF 칩에는 재기입 가능한 정보를 입력하는 등, 목적에 따라 적절히 사용할 수 있다.
IDF 칩에 포함된 메모리에, 데이터의 재기입이 가능하지 않은 ROM 등을 형성하여 두면, 지폐, 수표 등의 유가증권, 호적등본, 주민등록증, 명함, 여행자 수표, 여권 등의 증서 등의 위조를 방지할 수 있다.
도난 방지의 예로서, 가방(601)에 IDF 칩(602)을 실장하는 경우를 설명한다. 도 27에 도시된 바와 같이, 예를 들어, 가방의 바닥 또는 측면의 일부 등에 IDF 칩을 실장할 수 있다. IDF 칩은 매우 박형이고 작기 때문에, 가방의 디자인성을 저하시키지 않고 실장할 수 있다. 또한, IDF 칩은 투광성을 가지고 있어, 도난자는 IDF 칩이 실장되어 있는지를 판단하기 어렵다. 따라서, 도난자에 의해 IDF 칩이 제거될 우려가 없다.
이와 같은 IDF 칩이 실장된 가방이 도난된 경우, 예를 들어, GPS(Global Postioning System)을 이용하여 가방의 현재 위치에 관한 정보를 얻을 수 있다. GPS는 GPS용 위성으로부터 보내지는 신호를 받아 그 시간차를 구하여 이것을 기초 로 위치를 측정하는 시스템이다.
또한, 도난된 물품 이외에도, 잊어버린 물건이나 분실물의 현재 위치에 관한 정보를 GPS를 이용하여 얻을 수 있다.
또한, 가방 이외에도, 자동차, 자전거 등의 차량, 시계나 악세사리 등에 IDF 칩을 실장할 수 있다.
도 16(A)는 IDF 칩을 실장한 지폐(301)를 나타낸다. 도 16(A)에서는, IDF 칩(302)이 지폐의 내부에 부착되어 있지만, 표면에 형성하여도 좋다. IDF 칩은 투광성을 가지기 때문에, 표면에 형성하여도 인자(印字) 등을 방해하지 않기 때문이다.
또한, 지폐 이외의 유가증권에도 IDF 칩을 실장할 수 있고, 예를 들어, 동전에 IDF 칩을 실장하여도 좋다. 이와 같이 지폐나 동전에 IDF 칩을 실장함으로써, 위조 방지에 도움이 됨과 동시에, 자동 판매기 등에서의 지폐 또는 동전의 인식도를 높일 수 있다.
도 16(B)는 IDF 칩을 실장한 수표(311)를 나타낸다. 도 16(B)에서는, IDF 칩(312)을 수표의 표면에 마련하고 있다. IDF 칩은 투광성을 가지기 때문에, 수표의 표면에 마련하여도 상관없다. 물론, 수표의 내부에 IDF 칩을 부착하여도 좋다.
도 16(C)는 IDF 칩을 실장한 증권(321)을 나타낸다. 도 16(C)에서는 IDF 칩(322)이 증권의 내부에 부착되어 있지만, 표면에 형성하여도 좋다. 또한, IDF 칩의 크기나 형태(합하여 형상) 및 실장 위치는 한정되는 것은 아니지만, 정보량이 많은 경우에는 IDF 칩을 크게 하여도 좋다. 이와 같은 경우에도, IDF 칩은 투광성 을 가지기 때문에, 어디에 실장하여도 인자를 방해하지 않게 된다.
또한, IDF 칩을 포함하는 잉크를 사용하여 지폐, 수표, 또는 증권 등을 인쇄할 수도 있다. 또한, 지폐, 수표, 또는 증권 등의 재료와 약품을 혼합시킬 때에 IDF 칩을 흩뿌려, 다수의 IDF 칩을 실장한 지폐, 수표, 또는 증권 등을 형성할 수도 있다. IDF 칩은 저비용으로 제조될 수 있기 때문에, 다수의 IDF 칩을 실장하여도 지폐, 수표, 또는 증권 등의 제조 비용에 영향을 미치는 일이 적다.
이상과 같이, IDF 칩은 매우 얇은 박막 집적회로로 형성되기 때문에, 매우 얇은 종이 형상의 물품에 IDF 칩을 실장할 수 있다. 따라서, 물품의 디자인성을 손상시키는 일이 없다. 또한, IDF 칩은 투광성을 가지기 때문에, 물품의 표면에 실장하여도 상관없다.
도 17(A)는 IDF 칩을 실장한 책(331)을 나타낸다. IDF 칩(332)은 책 표지의 표면 또는 내부에 마련할 수 있다. 또는, 책의 다른 페이지에 IDF 칩을 실장하여도 좋다.
도 17(B)는 IDF 칩을 실장한 DVD(341)를 나타낸다. IDF 칩(342)은 DVD 패키지의 표면 또는 내부에 마련할 수 있다. DVD 대신에, CD, 비디오 등의 상품에 IDF 칩을 실장하여도 좋다는 것은 말할 것도 없다.
이와 같은 렌탈 사업이 활발히 행해지는 물품에 IDF 칩을 실장함으로써, 간편하고 또한 단시간에 대출 및 반환 처리를 행할 수 있다. 또한, IDF 칩에는 상품의 내용, 선전, 출연자 등의 정보를 데이터로서 기입할 수도 있다.
또한, IDF 칩은 부착하는 대상물의 형상에 맞추어 그의 형상을 어느 정도 변 화시킬 수 있다. 따라서, IDF 칩의 이용은 본 실시예에서 설명한 용도에 한정되지 않고, 다른 다양한 용도로 사용할 수 있다.
또한, 개인 소유물에 IDF 칩을 실장함으로써, 분실 시 또는 도난 시에 있어서의 소유물의 소재를 확인할 수 있다.
또한, 소유물을 포장하는 포장지에 IDF 칩을 부착하여도 좋다. 또한, IDF 칩에는 음성 데이터로서 메세지를 기입할 수도 있다. 이 경우, 리더에 의해 정보를 판독하고, 재생 기기에 의해 메세지를 들을 수 있다. 또한, 리더에 의해 판독하고, 네트워크를 통하여 다양한 정보를 제공할 수 있다.
안전관리를 행하기 위해 식료품 등의 상품에 IDF 칩을 실장하는 경우를 설명한다.
도 28은, IDF 칩(612)을 실장한 라벨(613)과, 이 라벨이 부착된 고기의 패키지(611)를 나타낸다. IDF 칩은 라벨의 표면에 실장하여도 좋고, 라벨 내부에 실장하여도 좋다. 또한, 야채 등의 신선 식품의 경우, 신선 식품을 덮는 랩에 IDF 칩을 실장하여도 좋다.
IDF 칩에는, 상품의 생산지, 생산자, 가공년월일, 유통기한 등의 상품에 관한 기본사항, 또는, 상품을 사용한 조리예 등의 응용 사항을 기록할 수 있다. 이와 같은 기본 사항은 재기입 필요가 없기 때문에 MROM 등의 재기입 불가능한 메모리를 이용하여 기록하면 좋다. 또한, 이와 같은 응용 사항은 EEROM 등의 재기입, 소거 가능한 메모리를 사용하여 기록하면 좋다.
또한, 식료품의 안전관리를 행하기 위해서는, 가공 전의 동식물의 상태를 알 수 있는 것이 중요하다. 따라서, 동식물 내에 IDF 칩을 박아넣어 리더에 의해 동식물에 관한 정보를 얻으면 좋다. 동식물에 관한 정보란 사육지, 사료, 사육자, 전염병의 감염 유무 등이다.
또한, IDF 칩에 상품의 가격이 기록되어 있다면, 종래의 바코드를 이용하는 방식보다도, 간편하고 단시간에 상품의 정산을 행할 수 있게 된다. 즉, IDF 칩이 실장된 다수의 상품을 한번에 정산할 수 있다. 그러나, 이와 같이 다수의 IDF 칩을 판독하는 경우, 동시인식(anti-conllision) 기능을 리더에 탑재할 필요가 있다.
또한, IDF 칩의 통신 거리에 따라서는, 금전 등록기와 상품과의 거리가 멀더라도, 상품의 정산을 가능하게 할 수 있다. 또한, IDF 칩은 좀도둑질 방지에도 도움이 된다.
또한, IDF 칩은 바코드, 자기 테이프 등의 다른 정보 매체와 병용할 수도 있다. 예를 들어, IDF 칩에는 재기입이 불필요한 기본 사항을 기록하고, 바코드에는 갱신해야 하는 정보, 예를 들어, 할인 가격이나 특가 정보를 기록하면 좋다. 이것은, 바코드는 IDF 칩과 달리, 정보의 수정을 간편하게 행할 수 있기 때문이다.
이와 같이 IDF 칩을 실장함으로써, 소비자에게 제공할 수 있는 정보를 증대시킬 수 있기 때문에, 소비자는 안심하고 상품을 구입할 수 있다.
다음에, 제조 관리를 행하기 위해, IDF 칩을 실장한 제조품과, 이 IDF 칩의 정보에 기초하여 제어되는 제조장치(제조 로봇)에 대하여 설명한다.
현재, 오리지널 상품을 생산하는 장면이 많이 보이고, 이와 같은 경우, 생산 라인에서는 이 상품의 오리지널 정보에 따르도록 생산한다. 예를 들어, 문의 도장 색을 자유롭게 선택할 수 있는 자동차의 생산 라인에 있어서는, 자동차의 일부에 IDF 칩을 실장하고, 이 IDF 칩으로부터의 정보를 기초로 하여, 도장 장치를 제어한다. 그리하여, 오리지널의 자동차를 생산할 수 있다. IDF 칩을 실장한 결과, 사전에 생산 라인에 투입되는 자동차의 순서나 동색(同色)을 가지는 수를 조정할 필요가 없다. 또한, 자동차의 순서나 수에 맞도록 도장 장치를 제어하는 프로그램을 설정하지 않아도 된다. 즉, 제조 장치는 자동차에 실장된 IDF 칩의 정보에 기초하여 개별로 동작할 수 있다.
이와 같이, IDF 칩은 다양한 분야에서 사용할 수 있다. 그리고, IDF 칩에 기록된 정보에 의거하여, 제조에 관한 고유 정보를 얻을 수 있고, 이 정보에 기초하여 제조 장치를 제어할 수 있다.
다음에, IDF 칩(622)을 실장한 카드(621)를 전자 화폐로서 이용하는 형태에 대하여 설명한다. 도 29는 카드(621)를 이용하여 결제를 행하고 있는 양태를 나타내고, 또한, 금전 등록기(623)와 리더/라이터(624)도 나타낸다. IDF 칩(622)에는 카드(621)에 입금되어 있는 금액의 정보가 저장되어 있고, 리더/라이터(624)는 이 금액의 정보를 비접촉으로 판독하고, 금전 등록기(623)에 송신할 수 있다. 금전 등록기(623)에서는 카드(621)에 입금되어 있는 금액이 결제하는 금액 이상인 것을 확인하고, 결제를 행한다. 그 다음, 리더/라이터(624)에 결제 후의 잔액 정보를 송신하고, 리더/라이터(624)는 이 잔액의 정보를 카드(621)의 IDF 칩(622)에 기입할 수 있다.
또한, 리더/라이터(624)에 비밀 번호 등을 입력할 수 있는 키 패드(625)를 부가하여, 제삼자에 의해 카드(621)를 이용한 결제가 무단으로 행해지는 것을 제한할 수 있도록 하여도 좋다.
또한, IDF 칩은 실장하는 물품(실장 물품)에 대하여 중심부에 배치하고, IDF 칩의 주위를 물품의 기재로 덮도록 형성하면 좋다. 그 결과, IDF 칩의 기계적 강도를 높일 수 있다. 구체적으로는, 실장 물품의 두께를 D라 할 때, IDF 칩을 끼워넣는 위치(IDF 칩의 중심) X는 (1/2)·D - 30 ㎛ ＜ X ＜ (1/2)·D + 30 ㎛를 만족하도록 설정될 수 있다. 즉, 실장 물품의 두께는 D ＞ 60 ㎛
안테나가 별도 형성되어 있는 경우에도, IDF 칩은 상기 위치를 만족시키는 것이 바람직하다.
또한, 상기한 바와 같이, IDF 칩에 있어서, 반도체층으로부터 하지막의 하부까지의 거리(tunder)가 반도체층으로부터 층간절연막의 상부까지 거리(tover)와 같거나 또는 개략 동일하게 되도록 하지막과 층간절연막의 두께를 조정하는 것이 바람직하다. 그리하여, 물품의 중앙부에 IDF 칩을 마련하고, 또한, IDF 칩의 중앙부에 반도체막을 마련함으로써, 반도체층에 대한 응력을 완화할 수 있고, 균열의 발생을 방지할 수 있다.
또한, IDF 칩과 안테나를 별도로 물품에 실장하여도 좋다. IDF 칩과 안테나와의 실장면을 다르게 하면, 실장 면적의 제약이 없어지고, 설계의 자유도가 증가한다. 이 경우의 안테나는 물품에 직접 실장하는 것도 가능하다. 그후, 안테나의 접속단자와 IDF 칩의 접속단자를 접속한다. 이때, 이방성 도전체를 이용하여 접속 하는 것이 가능하다.
[실시예 7]
IDF 칩은 실리콘 웨이퍼로 형성된 칩과 비교하여, 어느 정도의 면적을 가지는 경우가 추정되고, 또한, 가요성이 높기 때문에, 굽힌 상태에서의 파괴를 고려할 필요가 있다. 따라서, 본 실시예에서는, IDF 칩을 실장하는 지폐를 굽힌 상태에 대하여 설명한다.
도 19(A)는, IDF 칩 실장 물품인 지폐(301)가 화살표 방향(280)으로 굽힌 상태를 나타낸다. 일반적으로, 박막 물품은 장축 방향으로 구부러지기 쉽거나 또는 구부리기 쉽기 때문에, 본 실시예에서는 장축 방향으로 구부리는 경우를 설명한다.
이때의 IDF 칩(104)의 상태를 도 19(B)에 나타낸다. IDF 칩은 다수의 박막트랜지스터(230)를 가지고 있고, 이 박막트랜지스터는 캐리어 흐름 방향(281)이 화살표 방향(구부림 방향)(280)에 수직이 되도록 배치된다. 즉, 구부림 방향(280)에 수직이 되도록 박막트랜지스터의 소스 영역(230(s)), 채널 형성 영역(230(c)), 드레인 영역(230(d))을 배열한다. 그 결과, 굽힘 응력에 의한 박막트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
또한, 반도체막으로서, 레이저 조사를 이용한 결정성 반도체막을 사용하는 경우, 레이저 주사 방향(283)도 구부림 방향(280)에 수직이 되도록 설정한다. 예를 들어, 도 23(B)에 도시된 바와 같이, 레이저의 조사 영역(스폿)(282)을 지그재그로 이동시켜 전면(全面)을 결정화하는 경우, 레이저 주사 방향(장축측)(283)은 구부림 방향(280)에 수직인 방향이 된다.
이와 같은 방향으로 IDF 칩을 구부림으로써, IDF 칩, 특히 박막트랜지스터를 파괴하는 일이 없고, 또한, 캐리어 흐름 방향에 존재하는 결정입계를 극력 저감할 수 있다. 그 결과, 박막트랜지스터의 전기 특성, 특히 이동도를 향상시킬 수 있다.
또한, 패터닝된 반도체막이 IDF 칩에서 차지하는 면적의 비율을 1∼30%로 함으로써, 굽힘 응력에 의한 박막트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
본 실시예에서는, 비접촉형 IDF 칩을 실장하는 경우에 대하여 설명하였지만, 접촉형 IDF 칩 및 하이브리드형 IDF 칩의 어느 것이라도 좋다.
[실시예 8]
본 실시예에서는, 박막 집적회로가 실장된 물품의 사용 형태에 대하여 설명한다.
도 18(A)는, 라벨(403)에 부착된 IDF 칩(402)을 실장한 약병(401)과, 리더/라이터(410)와, 표시부(421)를 가진 퍼스널 컴퓨터(420) 등으로 이루어지는 정보 흐름을 나타낸다. 먼저, 리더/라이터를 통하여 IDF 칩의 정보, 예를 들어, 사용 용량, 효과, 부작용, 알레르기 등의 정보를 퍼스널 컴퓨터에 입력한다. 이들 정보는 표시부(421)에서 확인될 수 있다.
IDF 칩에 기록되어 있는 정보는 기업의 선전 등, 예를 들어, 홈페이지 어드레스를 가지고 있어도 좋다. 이 경우, 인터넷용 브라우저를 기동한 상태로 하고, 이 어드레스가 리더/라이터를 통하여 입력되고, 홈페이지를 볼 수 있다. IDF 칩에 기록된 정보를 판독함으로써, 수작업으로 정보를 입력하는 경우와 비교하여 입력 실수를 방지할 수 있다.
또한, 리더/라이터의 기능을 가지게 한 휴대용 전자 기기, 대표적으로는 휴대 전화기나 PDA에 의해, 약의 정보를 판독할 수 있다. 예를 들어, 휴대 전화기(430)의 안테나(431)로서 기능하는 코일이 리더/라이터의 안테나를 겸하도록 설계된다. IDF 칩에 기록된 이 정보는 휴대 전화기의 표시부(432)에서 확인될 수 있다.
도 18(B)는 IDF 칩 및 리더/라이터의 회로 구성을 나타낸다.
먼저, IDF 칩(104)은 안테나 코일(501), 용량 소자(502), 복조 회로(503), 변조 회로(504), 정류 회로(505), 마이크로프로세서(506), 메모리(507), 및 부하를 안테나 코일(501)에 인가하기 위한 스위치(508)를 포함한다. 이들 회로 및 마이크로프로세서는 박막 집적회로로 형성될 수 있다. 메모리(507)의 수는 하나에 한정되지 않고, 다수의 메모리가 사용될 수도 있다.
또한, 리더/라이터(410)는 안테나 코일(511), 변조 회로(512), 및 발진 수단(513)을 포함하고, 이들에 의해 송신 신호를 작성할 수 있다. 또한, 리더/라이터(410)는 수신 신호를 검파하고 증폭하여 복조하는 검파 복조 회로(514)도 가지고 있다. IDF 칩으로부터의 수신 신호는 매우 약하기 때문에, 필터 등에 의해 분리 및 증폭하면 좋다. 그리하여, 이들 수신 신호는 게이트 ASIC(515)로 보내진다.
게이트 ASIC에 입력된 데이터는 마이크로프로세서(516)로 보내져 처리된다. 그리고, 필요에 따라 마이크로프로세서(516)와 메모리(517) 사이에서 서로 신호를 주고 받고, 소정의 연산 처리를 달성한다. 메모리(517)에는 마이크로프로세서 (516)에서 사용되는 프로그램, 데이터 등이 기억되어 있다. 또한, 메모리는 연산 처리 시의 작업 에어리어로도 사용될 수 있다. 그후, 마이크로프로세서(516)와 신호 인터페이스(519) 사이에서 신호를 주고 받을 수도 있다. 또한, 이들 신호의 상호 교환을 위한 전원부(518)가 구비되어 있다.
이들 마이크로프로세서(516), 메모리(517), 신호 인터페이스(519)는 퍼스널 컴퓨터나 전화기 자체에 제공될 수 있다.
또한, 리더/라이터에 동시 인식 기능을 가지도록 하여도 좋다.
또한, 리더/라이터의 기능을 겸하는 휴대 전화기와 같은 전자 기기도 안테나 코일(511), 변조 회로(512), 발진 수단(513), 검파 복조회로(514), 게이트 ASIC(515), 마이크로프로세서(516), 메모리(517), 전원부(518), 및 신호 인터페이스(519)를 포함할 수 있다.
물론, 퍼스널 컴퓨터에 상기 회로 등을 형성하여, 리더/라이터의 기능을 겸하도록 할 수도 있다.
게이트 ASIC(515)로부터 변조 회로(512)를 통하여 전파로서 보내진 신호는 안테나 코일(501)에서 전자 유도에 의해 AC 전기신호로 변환된다. 복조 회로(503)에서는 이 AC 전기신호를 복조하고, 마이크로프로세서(506)로 송신한다. 또한, 정류 회로(505)에서는 AC 전기신호를 이용하여 전원 전압을 생성하여, 마이크로프로세서(506)에 공급한다.
마이크로프로세서(506)에서는 입력된 신호에 따라 각종 연산처리를 행한다. 메모리(507)에는, 마이크로프로세서(506)에서 사용되는 프로그램, 데이터 등이 기 억될 뿐만 아니라, 연산처리 시의 작업 에어리어로도 사용될 수 있다. 그리고, 마이크로프로세서(506)로부터 변조 회로(504)로 보내지는 신호는 AC 전기신호로 변조된다. 스위치(508)는 변조 회로(504)로부터의 AC 전기신호에 따라 안테나 코일(501)에 부하를 가할 수 있다. 리더/라이터는 안테나 코일(501)에 가해지는 부하를 전파로 받음으로써, 결과적으로 마이크로프로세서(506)로부터의 신호를 판독할 수 있다.
또한, 도 18(B)에 도시된 IDF 칩 및 리더/라이터의 회로 구조는 본 발명의 일 형태를 나타내는 것에 지나지 않고, 본 발명이 상기 구조에 한정되는 것은 아니다. 신호의 전송 방식은 본 실시형태에서 설명된 전자 유도 방식에 한정되지 않고, 전자 결합 방식, 마이크로파 방식, 또는 다른 전송 방식을 사용하여도 좋다. 또한, 본 발명의 IDF 칩은 GPS 등의 기능을 가지고 있어도 좋다.
[실시예 9]
ClF3에 의한 텅스텐과 산화 텅스텐의 에칭 속도를 비교하는 실험을 행하였다. 도 30은 25℃, 50℃, 100℃, 150℃에서의 ClF3에 의한 텅스텐과 산화 텅스텐의 에칭 속도(μm/h)를 나타낸다.
도 30에서 보여지는 바와 같이, 산화 텅스텐의 에칭 속도가 텅스텐의 에칭 속도보다 높다. 즉, 본 발명의 박리층에 산화 텅스텐을 사용하는 것이 바람직한데, 이는 그의 높은 에칭 속도에 의해 단시간에 IDF 칩을 제조할 수 있기 때문이다.
본 발명에서, 금속막 또는 금속을 가지는 반응물은 에칭 속도가 높기 때문에, IDF 칩을 보다 간편하게 단시간에 제조할 수 있다. 또한, 금속막 또는 금속을 가지는 반응물을 에칭하는 화학적 수단에 더하여 물리적 수단을 이용할 수 있어, IDF 칩을 보다 간편하게 단시간에 제조할 수 있다. 절연 기판이 제거될 수 있고, IDF 칩이 저렴한 가요성 기판으로 옮겨질 수 있으며, 절연 기판이 재사용될 수 있기 때문에, IDF 칩이 저비용으로 제조될 수 있다.
또한, 본 발명에 의하면, 제각기 분리되는 일 없이 IDF 칩을 제조할 수 있으므로, 제조 중에 장치의 배기계가 IDF 칩으로 막힐 염려가 없고, 매우 작은 IDF 칩의 취급의 번거로움을 저감할 수 있다. 또한, 대형 기판 위에 형성된 박형의 IDF 칩이 응력에 의해 휠 우려가 있으나, IDF 칩을 일체화한 상태로 제조하기 때문에, 휨이 방지될 수 있다. 특히, IDF 칩들 사이에 접속영역을 마련하는 방법은 휨 방지 효과를 높일 수 있다. 상기한 바와 같이, 본 발명은 간편한 IDF 칩 제작방법을 제공할 수 있다.

Claims (109)

  1. 절연 기판 위에, 금속을 포함하는 금속막을 형성하는 공정;
    상기 금속의 산화물, 상기 금속의 질화물, 및 상기 금속의 질화산화물로 이루어진 군에서 선택되는 상기 금속의 화합물을 포함하는 금속 화합물 층을 형성하는 공정;
    상기 금속 화합물 층 위에 다수의 박막 집적회로를 형성하는 공정;
    상기 다수의 박막 집적회로들 사이에 홈을 형성하여 상기 금속 화합물 층의 일부를 노출시키는 공정;
    상기 다수의 박막 집적회로에, 적어도 하나의 개구부를 가진 기판을 부착하는 공정; 및
    상기 개구부에 할로겐 플루오르화물을 포함하는 에칭제를 도입하여 상기 금속막 및 상기 금속 화합물 층을 제거함으로써 상기 절연 기판을 박리하고, 상기 다수의 박막 집적회로는 상기 기판에 의해 일체화된 상태로 되게 하는 공정을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  2. 절연 기판 위에, 금속을 포함하는 금속막을 형성하는 공정;
    상기 금속의 산화물, 상기 금속의 질화물, 및 상기 금속의 질화산화물로 이루어진 군에서 선택되는 상기 금속의 화합물을 포함하는 금속 화합물 층을 형성하는 공정;
    상기 금속 화합물 층 위에 다수의 박막 집적회로를 형성하는 공정;
    상기 다수의 박막 집적회로들 사이에 홈을 형성하여 상기 금속 화합물 층의 일부를 노출시키는 공정;
    상기 다수의 박막 집적회로에, 적어도 하나의 개구부를 가진 기판을 부착하는 공정;
    상기 개구부에 할로겐 플루오르화물을 포함하는 에칭제를 도입하여 상기 금속막 및 상기 금속 화합물 층을 제거함으로써 상기 절연 기판을 박리하고, 상기 다수의 박막 집적회로는 상기 기판에 의해 일체화된 상태로 되게 하는 공정; 및
    일체화된 상기 다수의 박막 집적회로를 가요성 기판에 부착하는 공정을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  3. 절연 기판 위에, 금속을 포함하는 금속막을 형성하는 공정;
    상기 금속의 산화물, 상기 금속의 질화물, 및 상기 금속의 질화산화물로 이루어진 군에서 선택되는 상기 금속의 화합물을 포함하는 금속 화합물 층을 형성하는 공정;
    상기 금속 화합물 층 위에 다수의 박막 집적회로를 형성하는 공정;
    상기 다수의 박막 집적회로들 사이에 홈을 선택적으로 형성하여 상기 금속 화합물 층의 일부를 노출시키고, 상기 박막 집적회로의 일부인 접속영역을 형성하는 공정; 및
    상기 홈에 할로겐 플루오르화물을 포함하는 에칭제를 도입하여 상기 금속막 및 상기 금속 화합물 층을 제거함으로써 상기 절연 기판을 박리하고, 상기 다수의 박막 집적회로는 상기 접속영역에 의해 일체화된 상태로 되게 하는 공정을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  4. 절연 기판 위에, 금속을 포함하는 금속막을 형성하는 공정;
    상기 금속의 산화물, 상기 금속의 질화물, 및 상기 금속의 질화산화물로 이루어진 군에서 선택되는 상기 금속의 화합물을 포함하는 금속 화합물 층을 형성하는 공정;
    상기 금속 화합물 층 위에 다수의 박막 집적회로를 형성하는 공정;
    상기 다수의 박막 집적회로들 사이에 홈을 선택적으로 형성하여 상기 금속 화합물 층의 일부를 노출시키고, 상기 박막 집적회로의 일부인 접속영역을 형성하는 공정;
    상기 홈에 할로겐 플루오르화물을 포함하는 에칭제를 도입하여 상기 금속막 및 상기 금속 화합물 층을 제거함으로써 상기 절연 기판을 박리하고, 상기 다수의 박막 집적회로는 상기 접속영역에 의해 일체화된 상태로 되게 하는 공정; 및
    일체화된 상기 다수의 박막 집적회로에 안테나를 부착하는 공정을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  5. 절연 기판 위에, 금속을 포함하는 금속막을 형성하는 공정;
    상기 금속의 산화물, 상기 금속의 질화물, 및 상기 금속의 질화산화물로 이 루어진 군에서 선택되는 상기 금속의 화합물을 포함하는 금속 화합물 층을 형성하는 공정;
    상기 금속 화합물 층 위에 다수의 박막 집적회로를 형성하는 공정;
    상기 다수의 박막 집적회로들 사이에 홈을 선택적으로 형성하여 상기 금속 화합물 층의 일부를 노출시키고, 상기 박막 집적회로의 일부인 접속영역을 형성하는 공정;
    상기 홈에 할로겐 플루오르화물을 포함하는 에칭제를 도입하여 상기 금속막 및 상기 금속 화합물 층을 제거함으로써 상기 절연 기판을 박리하고, 상기 다수의 박막 집적회로는 상기 접속영역에 의해 일체화된 상태로 되게 하는 공정;
    일체화된 상기 다수의 박막 집적회로를 가요성 기판에 부착하는 공정; 및
    일체화된 상기 다수의 박막 집적회로에 안테나를 부착하는 공정을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  6. 절연 기판 위에, 금속을 포함하는 금속막을 형성하는 공정;
    상기 금속의 산화물, 상기 금속의 질화물, 및 상기 금속의 질화산화물로 이루어진 군에서 선택되는 상기 금속의 화합물을 포함하는 금속 화합물 층을 형성하는 공정;
    상기 금속 화합물 층 위에 다수의 박막 집적회로를 형성하는 공정;
    상기 다수의 박막 집적회로들 사이에 홈을 선택적으로 형성하여 상기 금속 화합물 층의 일부를 노출시키고, 상기 박막 집적회로의 일부인 접속영역을 형성하 는 공정;
    상기 다수의 박막 집적회로에, 적어도 하나의 개구부를 가진 기판을 부착하는 공정; 및
    상기 홈 및 상기 개구부에 할로겐 플루오르화물을 포함하는 에칭제를 도입하여 상기 금속막 및 상기 금속 화합물 층을 제거함으로써 상기 절연 기판을 박리하고, 상기 다수의 박막 집적회로는 상기 접속영역에 의해 일체화된 상태로 되게 하는 공정을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  7. 제 1 항에 있어서, 상기 박막 집적회로가 박막트랜지스터와, 그 박막트랜지스터의 상방 및 하방에 제공된 질소 함유 절연막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  8. 제 2 항에 있어서, 상기 박막 집적회로가 박막트랜지스터와, 그 박막트랜지스터의 상방 및 하방에 제공된 질소 함유 절연막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  9. 제 3 항에 있어서, 상기 박막 집적회로가 박막트랜지스터와, 그 박막트랜지스터의 상방 및 하방에 제공된 질소 함유 절연막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  10. 제 4 항에 있어서, 상기 박막 집적회로가 박막트랜지스터와, 그 박막트랜지스터의 상방 및 하방에 제공된 질소 함유 절연막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  11. 제 5 항에 있어서, 상기 박막 집적회로가 박막트랜지스터와, 그 박막트랜지스터의 상방 및 하방에 제공된 질소 함유 절연막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  12. 제 6 항에 있어서, 상기 박막 집적회로가 박막트랜지스터와, 그 박막트랜지스터의 상방 및 하방에 제공된 질소 함유 절연막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  13. 제 1 항에 있어서, 상기 할로겐 플루오르화물로서 ClF3가 사용되는 것을 특징으로 하는 박막 집적회로 제작방법.
  14. 제 2 항에 있어서, 상기 할로겐 플루오르화물로서 ClF3가 사용되는 것을 특징으로 하는 박막 집적회로 제작방법.
  15. 제 3 항에 있어서, 상기 할로겐 플루오르화물로서 ClF3가 사용되는 것을 특 징으로 하는 박막 집적회로 제작방법.
  16. 제 4 항에 있어서, 상기 할로겐 플루오르화물로서 ClF3가 사용되는 것을 특징으로 하는 박막 집적회로 제작방법.
  17. 제 5 항에 있어서, 상기 할로겐 플루오르화물로서 ClF3가 사용되는 것을 특징으로 하는 박막 집적회로 제작방법.
  18. 제 6 항에 있어서, 상기 할로겐 플루오르화물로서 ClF3가 사용되는 것을 특징으로 하는 박막 집적회로 제작방법.
  19. 제 1 항에 있어서, 상기 절연 기판이, 유리 기판, 석영 기판, 및 플라스틱이나 아크릴과 같은 합성수지로 된 기판으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막 집적회로 제작방법.
  20. 제 2 항에 있어서, 상기 절연 기판이, 유리 기판, 석영 기판, 및 플라스틱이나 아크릴과 같은 합성수지로 된 기판으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막 집적회로 제작방법.
  21. 제 3 항에 있어서, 상기 절연 기판이, 유리 기판, 석영 기판, 및 플라스틱이나 아크릴과 같은 합성수지로 된 기판으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막 집적회로 제작방법.
  22. 제 4 항에 있어서, 상기 절연 기판이, 유리 기판, 석영 기판, 및 플라스틱이나 아크릴과 같은 합성수지로 된 기판으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막 집적회로 제작방법.
  23. 제 5 항에 있어서, 상기 절연 기판이, 유리 기판, 석영 기판, 및 플라스틱이나 아크릴과 같은 합성수지로 된 기판으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막 집적회로 제작방법.
  24. 제 6 항에 있어서, 상기 절연 기판이, 유리 기판, 석영 기판, 및 플라스틱이나 아크릴과 같은 합성수지로 된 기판으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막 집적회로 제작방법.
  25. 제 1 항에 있어서, 상기 박막 집적회로의 실장 위치(X)는 실장 물품의 막 두께를 D라 할 때 (1/2)·D - 30 ㎛ ＜ X ＜ (1/2)·D + 30 ㎛를 만족시키는 것을 특징으로 하는 박막 집적회로 제작방법.
  26. 제 2 항에 있어서, 상기 박막 집적회로의 실장 위치(X)는 실장 물품의 막 두께를 D라 할 때 (1/2)·D - 30 ㎛ ＜ X ＜ (1/2)·D + 30 ㎛를 만족시키는 것을 특징으로 하는 박막 집적회로 제작방법.
  27. 제 3 항에 있어서, 상기 박막 집적회로의 실장 위치(X)는 실장 물품의 막 두께를 D라 할 때 (1/2)·D - 30 ㎛ ＜ X ＜ (1/2)·D + 30 ㎛를 만족시키는 것을 특징으로 하는 박막 집적회로 제작방법.
  28. 제 4 항에 있어서, 상기 박막 집적회로의 실장 위치(X)는 실장 물품의 막 두께를 D라 할 때 (1/2)·D - 30 ㎛ ＜ X ＜ (1/2)·D + 30 ㎛를 만족시키는 것을 특징으로 하는 박막 집적회로 제작방법.
  29. 제 5 항에 있어서, 상기 박막 집적회로의 실장 위치(X)는 실장 물품의 막 두께를 D라 할 때 (1/2)·D - 30 ㎛ ＜ X ＜ (1/2)·D + 30 ㎛를 만족시키는 것을 특징으로 하는 박막 집적회로 제작방법.
  30. 제 6 항에 있어서, 상기 박막 집적회로의 실장 위치(X)는 실장 물품의 막 두께를 D라 할 때 (1/2)·D - 30 ㎛ ＜ X ＜ (1/2)·D + 30 ㎛를 만족시키는 것을 특징으로 하는 박막 집적회로 제작방법.
  31. 제 1 항에 있어서, 상기 기판이 안테나를 가지고 있는 것을 특징으로 하는 박막 집적회로 제작방법.
  32. 제 2 항에 있어서, 상기 기판이 안테나를 가지고 있는 것을 특징으로 하는 박막 집적회로 제작방법.
  33. 제 6 항에 있어서, 상기 기판이 안테나를 가지고 있는 것을 특징으로 하는 박막 집적회로 제작방법.
  34. 제 4 항에 있어서, 상기 안테나가, 이방성 도전체, 초음파 접착제, 및 자외선 경화 수지로 이루어진 군에서 선택되는 어느 하나를 이용하여 상기 박막 집적회로에 부착되는 것을 특징으로 하는 박막 집적회로 제작방법.
  35. 제 5 항에 있어서, 상기 안테나가, 이방성 도전체, 초음파 접착제, 및 자외선 경화 수지로 이루어진 군에서 선택되는 어느 하나를 이용하여 상기 박막 집적회로에 부착되는 것을 특징으로 하는 박막 집적회로 제작방법.
  36. 제 31 항에 있어서, 상기 안테나가, 이방성 도전체, 초음파 접착제, 및 자외선 경화 수지로 이루어진 군에서 선택되는 어느 하나를 이용하여 상기 박막 집적회로에 부착되는 것을 특징으로 하는 박막 집적회로 제작방법.
  37. 제 32 항에 있어서, 상기 안테나가, 이방성 도전체, 초음파 접착제, 및 자외선 경화 수지로 이루어진 군에서 선택되는 어느 하나를 이용하여 상기 박막 집적회로에 부착되는 것을 특징으로 하는 박막 집적회로 제작방법.
  38. 제 33 항에 있어서, 상기 안테나가, 이방성 도전체, 초음파 접착제, 및 자외선 경화 수지로 이루어진 군에서 선택되는 어느 하나를 이용하여 상기 박막 집적회로에 부착되는 것을 특징으로 하는 박막 집적회로 제작방법.
  39. 제 4 항에 있어서, 상기 안테나가, 액적(液滴) 토출법, 스퍼터링법, 인쇄법, 도금법, 포토리소그래피법, 금속 마스크를 이용한 증착법, 및 그들의 조합으로 이루어진 군에서 선택되는 방법에 의해 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  40. 제 5 항에 있어서, 상기 안테나가, 액적 토출법, 스퍼터링법, 인쇄법, 도금법, 포토리소그래피법, 금속 마스크를 이용한 증착법, 및 그들의 조합으로 이루어진 군에서 선택되는 방법에 의해 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  41. 제 31 항에 있어서, 상기 안테나가, 액적 토출법, 스퍼터링법, 인쇄법, 도금 법, 포토리소그래피법, 금속 마스크를 이용한 증착법, 및 그들의 조합으로 이루어진 군에서 선택되는 방법에 의해 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  42. 제 32 항에 있어서, 상기 안테나가, 액적 토출법, 스퍼터링법, 인쇄법, 도금법, 포토리소그래피법, 금속 마스크를 이용한 증착법, 및 그들의 조합으로 이루어진 군에서 선택되는 방법에 의해 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  43. 제 33 항에 있어서, 상기 안테나가, 액적 토출법, 스퍼터링법, 인쇄법, 도금법, 포토리소그래피법, 금속 마스크를 이용한 증착법, 및 그들의 조합으로 이루어진 군에서 선택되는 방법에 의해 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  44. 제 1 항에 있어서, 상기 박막 집적회로의 두께는 0.3 ㎛∼3 ㎛인 것을 특징으로 하는 박막 집적회로 제작방법.
  45. 제 2 항에 있어서, 상기 박막 집적회로의 두께는 0.3 ㎛∼3 ㎛인 것을 특징으로 하는 박막 집적회로 제작방법.
  46. 제 3 항에 있어서, 상기 박막 집적회로의 두께는 0.3 ㎛∼3 ㎛인 것을 특징으로 하는 박막 집적회로 제작방법.
  47. 제 4 항에 있어서, 상기 박막 집적회로의 두께는 0.3 ㎛∼3 ㎛인 것을 특징으로 하는 박막 집적회로 제작방법.
  48. 제 5 항에 있어서, 상기 박막 집적회로의 두께는 0.3 ㎛∼3 ㎛인 것을 특징으로 하는 박막 집적회로 제작방법.
  49. 제 6 항에 있어서, 상기 박막 집적회로의 두께는 0.3 ㎛∼3 ㎛인 것을 특징으로 하는 박막 집적회로 제작방법.
  50. 제 1 항에 있어서, 상기 박막 집적회로가 25 mm2 이하의 면적을 가지는 것을 특징으로 하는 박막 집적회로 제작방법.
  51. 제 2 항에 있어서, 상기 박막 집적회로가 25 mm2 이하의 면적을 가지는 것을 특징으로 하는 박막 집적회로 제작방법.
  52. 제 3 항에 있어서, 상기 박막 집적회로가 25 mm2 이하의 면적을 가지는 것을 특징으로 하는 박막 집적회로 제작방법.
  53. 제 4 항에 있어서, 상기 박막 집적회로가 25 mm2 이하의 면적을 가지는 것을 특징으로 하는 박막 집적회로 제작방법.
  54. 제 5 항에 있어서, 상기 박막 집적회로가 25 mm2 이하의 면적을 가지는 것을 특징으로 하는 박막 집적회로 제작방법.
  55. 제 6 항에 있어서, 상기 박막 집적회로가 25 mm2 이하의 면적을 가지는 것을 특징으로 하는 박막 집적회로 제작방법.
  56. 제 1 항에 있어서, 상기 박막 집적회로가, 1×1019 /cm3∼5×1020/cm3의 수소 농도를 가지는 반도체막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  57. 제 2 항에 있어서, 상기 박막 집적회로가, 1×1019 /cm3∼5×1020/cm3의 수소 농도를 가지는 반도체막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  58. 제 3 항에 있어서, 상기 박막 집적회로가, 1×1019 /cm3∼5×1020/cm3의 수소 농도를 가지는 반도체막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  59. 제 4 항에 있어서, 상기 박막 집적회로가, 1×1019 /cm3∼5×1020/cm3의 수소 농도를 가지는 반도체막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  60. 제 5 항에 있어서, 상기 박막 집적회로가, 1×1019 /cm3∼5×1020/cm3의 수소 농도를 가지는 반도체막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  61. 제 6 항에 있어서, 상기 박막 집적회로가, 1×1019 /cm3∼5×1020/cm3의 수소 농도를 가지는 반도체막을 포함하는 것을 특징으로 하는 박막 집적회로 제작방법.
  62. 제 56 항에 있어서, 상기 반도체막의 두께가 0.2 ㎛ 이하인 것을 특징으로 하는 박막 집적회로 제작방법.
  63. 제 57 항에 있어서, 상기 반도체막의 두께가 0.2 ㎛ 이하인 것을 특징으로 하는 박막 집적회로 제작방법.
  64. 제 58 항에 있어서, 상기 반도체막의 두께가 0.2 ㎛ 이하인 것을 특징으로 하는 박막 집적회로 제작방법.
  65. 제 59 항에 있어서, 상기 반도체막의 두께가 0.2 ㎛ 이하인 것을 특징으로 하는 박막 집적회로 제작방법.
  66. 제 60 항에 있어서, 상기 반도체막의 두께가 0.2 ㎛ 이하인 것을 특징으로 하는 박막 집적회로 제작방법.
  67. 제 61 항에 있어서, 상기 반도체막의 두께가 0.2 ㎛ 이하인 것을 특징으로 하는 박막 집적회로 제작방법.
  68. 제 56 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  69. 제 57 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  70. 제 58 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  71. 제 59 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  72. 제 60 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  73. 제 61 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  74. 제 62 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  75. 제 63 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  76. 제 64 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  77. 제 65 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  78. 제 66 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  79. 제 67 항에 있어서, 상기 반도체막이 소스, 드레인, 및 채널 형성 영역을 포함하고, 상기 소스, 드레인, 및 채널 형성 영역은 실장 물품의 구부림 방향에 대하여 수직이 되도록 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  80. 제 1 항에 있어서, 다이싱(dicing), 스크라이빙(scribing), 및 레이저 커팅법으로 이루어진 군에서 선택되는 방법에 의해 상기 다수의 박막 집적회로를 절단함으로써 각각의 박막 집적회로가 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  81. 제 2 항에 있어서, 다이싱, 스크라이빙, 및 레이저 커팅법으로 이루어진 군에서 선택되는 방법에 의해 상기 다수의 박막 집적회로를 절단함으로써 각각의 박막 집적회로가 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  82. 제 3 항에 있어서, 다이싱, 스크라이빙, 및 레이저 커팅법으로 이루어진 군에서 선택되는 방법에 의해 상기 다수의 박막 집적회로를 절단함으로써 각각의 박막 집적회로가 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  83. 제 4 항에 있어서, 다이싱, 스크라이빙, 및 레이저 커팅법으로 이루어진 군에서 선택되는 방법에 의해 상기 다수의 박막 집적회로를 절단함으로써 각각의 박막 집적회로가 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  84. 제 5 항에 있어서, 다이싱, 스크라이빙, 및 레이저 커팅법으로 이루어진 군에서 선택되는 방법에 의해 상기 다수의 박막 집적회로를 절단함으로써 각각의 박막 집적회로가 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  85. 제 6 항에 있어서, 다이싱, 스크라이빙, 및 레이저 커팅법으로 이루어진 군에서 선택되는 방법에 의해 상기 다수의 박막 집적회로를 절단함으로써 각각의 박막 집적회로가 형성되는 것을 특징으로 하는 박막 집적회로 제작방법.
  86. 제 1 항에 있어서, 상기 금속이, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, 및 Ir로 이루어진 군에서 선택되는 원소, 또는 그 원소를 함유하는 함금 재료 또는 화합물 재료인 것을 특징으로 하는 박막 집적회로 제작방법.
  87. 제 2 항에 있어서, 상기 금속이, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, 및 Ir로 이루어진 군에서 선택되는 원소, 또는 그 원소를 함유하는 함금 재료 또는 화합물 재료인 것을 특징으로 하는 박막 집적회로 제작방법.
  88. 제 3 항에 있어서, 상기 금속이, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, 및 Ir로 이루어진 군에서 선택되는 원소, 또는 그 원소를 함유하는 함금 재료 또는 화합물 재료인 것을 특징으로 하는 박막 집적회로 제작방법.
  89. 제 4 항에 있어서, 상기 금속이, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, 및 Ir로 이루어진 군에서 선택되는 원소, 또는 그 원소를 함유하는 함금 재료 또는 화합물 재료인 것을 특징으로 하는 박막 집적회로 제작방법.
  90. 제 5 항에 있어서, 상기 금속이, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, 및 Ir로 이루어진 군에서 선택되는 원소, 또는 그 원소를 함유하는 함금 재료 또는 화합물 재료인 것을 특징으로 하는 박막 집적회로 제작방법.
  91. 제 6 항에 있어서, 상기 금속이, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, 및 Ir로 이루어진 군에서 선택되는 원소, 또는 그 원소를 함유하는 함금 재료 또는 화합물 재료인 것을 특징으로 하는 박막 집적회로 제작방법.
  92. 제 1 항에 있어서, 할로겐 플루오르화물을 포함하는 상기 에칭제가 기체 또는 액체인 것을 특징으로 하는 박막 집적회로 제작방법.
  93. 제 2 항에 있어서, 할로겐 플루오르화물을 포함하는 상기 에칭제가 기체 또는 액체인 것을 특징으로 하는 박막 집적회로 제작방법.
  94. 제 3 항에 있어서, 할로겐 플루오르화물을 포함하는 상기 에칭제가 기체 또는 액체인 것을 특징으로 하는 박막 집적회로 제작방법.
  95. 제 4 항에 있어서, 할로겐 플루오르화물을 포함하는 상기 에칭제가 기체 또는 액체인 것을 특징으로 하는 박막 집적회로 제작방법.
  96. 제 5 항에 있어서, 할로겐 플루오르화물을 포함하는 상기 에칭제가 기체 또는 액체인 것을 특징으로 하는 박막 집적회로 제작방법.
  97. 제 6 항에 있어서, 할로겐 플루오르화물을 포함하는 상기 에칭제가 기체 또는 액체인 것을 특징으로 하는 박막 집적회로 제작방법.
  98. 금속막과, 금속의 산화물, 금속의 질화물, 및 금속의 질화산화물로 이루어진 군에서 선택되는 금속의 화합물을 포함하는 금속 화합물 층을 사이에 두고 다수의 박막 집적회로가 형성된 절연 기판과;
    상기 절연 기판과 대향하여 제공된 기판을 포함하고;
    상기 기판이 개구부를 가지고 있고,
    상기 박막 집적회로들 사이에는 상기 개구부와 일치하도록 홈이 형성되어 있는 것을 특징으로 하는 소자 기판.
  99. 금속막과, 금속의 산화물, 금속의 질화물, 및 금속의 질화산화물로 이루어진 군에서 선택되는 금속의 화합물을 포함하는 금속 화합물 층을 사이에 두고 다수의 박막 집적회로가 형성된 절연 기판과;
    상기 절연 기판과 대향하여 제공된 기판을 포함하고;
    상기 다수의 박막 집적회로가 접속영역에 의해 접속되어 있고,
    상기 기판이 개구부를 가지고 있고,
    상기 박막 집적회로들 사이에는 상기 개구부와 일치하도록 홈이 형성되어 있고,
    상기 박막 집적회로에는 개구부가 제공되어 있는 것을 특징으로 하는 소자 기판.
  100. 제 98 항에 있어서, 상기 박막 집적회로가 박막트랜지스터와, 그 박막트랜지스터의 상방 및 하방에 제공된 질소 함유 절연막을 가진 층을 포함하는 것을 특징으로 하는 소자 기판.
  101. 제 99 항에 있어서, 상기 박막 집적회로가 박막트랜지스터와, 그 박막트랜지스터의 상방 및 하방에 제공된 질소 함유 절연막을 가진 층을 포함하는 것을 특징으로 하는 소자 기판.
  102. 제 98 항에 있어서, 상기 박막 집적회로의 두께가 0.3 ㎛∼3 ㎛인 것을 특징으로 하는 소자 기판.
  103. 제 99 항에 있어서, 상기 박막 집적회로의 두께가 0.3 ㎛∼3 ㎛인 것을 특징으로 하는 소자 기판.
  104. 제 98 항에 있어서, 상기 박막 집적회로가, 1×1019 /cm3∼5×1020/cm3의 수소 농도를 가지는 반도체막을 포함하는 것을 특징으로 하는 소자 기판.
  105. 제 99 항에 있어서, 상기 박막 집적회로가, 1×1019 /cm3∼5×1020/cm3의 수소 농도를 가지는 반도체막을 포함하는 것을 특징으로 하는 소자 기판.
  106. 제 104 항에 있어서, 상기 반도체막의 두께가 0.2 ㎛ 이하인 것을 특징으로 하는 소자 기판.
  107. 제 105 항에 있어서, 상기 반도체막의 두께가 0.2 ㎛ 이하인 것을 특징으로 하는 소자 기판.
  108. 제 104 항에 있어서, 상기 금속이, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, 및 Ir로 이루어진 군에서 선택되는 원소, 또는 그 원소를 함유하는 함금 재료 또는 화합물 재료인 것을 특징으로 하는 소자 기판.
  109. 제 105 항에 있어서, 상기 금속이, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, 및 Ir로 이루어진 군에서 선택되는 원소, 또는 그 원소를 함유하는 함금 재료 또는 화합물 재료인 것을 특징으로 하는 소자 기판.
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