KR20060034849A - Ｓｏｉ기판, 그 제조방법, 그리고, 그 ｓｏｉ기판을이용한 부유 구조체 제조 방법 - Google Patents

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Abstract

개시된 SOI(Silicon on Insulator)기판은 기판, 산화막층, 실리콘층이 차례로 적층되어 구성되며, 산화막층에는 통전홀이 형성되어 실리콘층의 일부가 통전홀을 통해 매립되어 기판과 연통된다. 따라서, 실리콘층 딥 에칭시 노치가 발생되는 것을 해소시킨다. 이러한 SOI기판 구조를 응용하여 부유 구조체를 제조함에 따라 부유 구조체의 식각성을 향상시킨다. 그 부유 구조체 제조 방법은 기판에 소정 두께로 산화막층을 형성하는 단계와, 산화막층에 형성하되 부유물 내부에 해당하는 영역 내에 복수개의 통전홀을 형성하는 단계와, 산화막층에 형성시키되 통전홀을 통하여 기판과 연통되는 실리콘층을 형성하는 단계와, 실리콘층에 부유물의 형상을 패터닝하는 단계와, 패터닝 된 부유물의 영역 내의 산화막층을 제거하는 단계와, 실리콘층 표면에 열산화막을 형성하는 단계, 및 열산화막을 제거하여 부유물을 형성하는 단계를 포함한다.

Description

ＳＯＩ기판, 그 제조방법, 그리고, 그 ＳＯＩ기판을 이용한 부유 구조체 제조 방법 {Silicon on Insulator Substrate, Manufacturing Method Thereof, and Floating Structure Manufacturing Method using the same}
도 1은 종래의 SOI 기판에 식각홀이 형성된 상태를 도시한 단면도이다.
도 2는 상기 도 1의 "Ⅰ" 표시부를 확대 도시한 도면이다.
도 3은 본 발명에 적용되는 SOI 기판의 구조를 도시한 수직 단면도이다.
도 4는 상기 도 3의 SOI 기판을 통해 부유 구조체가 형성된 상태를 도시한 수직 단면도이다.
도 5a 내지 도 5d는 상기 도 3의 SOI 기판을 제조하기 위한 과정들을 도시한 도면들이다.
도 6a 내지 도 6g는 상기 도 4의 구조물을 제조하기 위한 과정들을 도시한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
110,210 : 기판 130, 230 : 산화막층
131,231 : 통전홀 150,250 : 실리콘층
251 : 부유물 253 : 패턴
본 발명은 SOI(Silicon on Insulator)기판 및 그 제조방법, 그리고 그것을 이용한 부유 구조체 제조 방법에 관한 것이다.
최근 들어 SOI 기판을 이용한 고속 칩 제조기술이 1GD램 이상의 고집적 메모리 및 고성능 마이크로프로세서 제조에 대응하는 반도체 공정 기술로 급부상하고 있다. SOI(Silicon on Insulator)기판 기술은 반도체를 만드는 재료인 실리콘 기판위에 절연막을 입히고, 그 위에 다시 실리콘 박막을 형성시켜 전자 누설을 막고 칩의 집적도를 높이는 기술로 초미세 가공에 적용되고 있다.
SOI 기술로서는 옛날부터 단결정 사파이어 기판상에 Si를 CVD(Chemical Vapor Deposition, 화학기상성장)에 의해 헤테로에피택시 성장시켜서 형성하는 SOS(Silicon on Sapphire)기술이 알려져 있다. 이 SOS기술은 가장 성숙한 SOI기술로서 평가 받고 있다. 이 SOS기술은 예를 들면, Si층과 밑바닥의 사파이어 기판과의 계면에 있는 격자 부정합에 의한 대량의 결정 결함이 발생되고, 사파이어 기판을 구성하는 알루미늄이 Si층으로 혼입됨과 아울러서, 기판이 고가이고, 대면적화를 달성하기 어렵기 때문에 실용화가 진행되지 않았다.
최근에는 사파이어 기판을 사용하지 않고서 SOI 구조를 실현하기 위한 시도가 행해졌다. 이러한 시도는 다음의 2개의 방법으로 대별된다.
제 1방법은 Si 단결정 기판의 표면을 산화한 후에 그 산화막층에 창을 형성함으로써, Si기판을 부분적으로 표출시킨다. 단결정 Si는 시드로서 표출된 부분을 사용해서 횡 방향으로 에피택셜 성장시킴으로써 산화막층상에 Si 단결정층을 형성한다.
제 2 방법은 단결정 Si 기판 그 자체를 활성층으로 사용하고, 그 하부에 산화막층을 형성한다. 이러한 기술의 하나로서는 단결정 Si기판을 열산화한 별도의 단결정 Si기판에 열처리 또는 접착제에 의해 접합시켜 SOI 구조를 형성하는 기술이다.
도 1은 종래의 SOI 기판에 식각홀이 형성된 상태를 도시한 단면도이고, 도 2는 상기 도 1의 "Ⅰ" 표시부를 확대 도시한 도면이다.
도 1,2를 참조하면, 하부 실리콘 기판(11), 산화막층(13), 실리콘층(15)의 적층 구조로 이루어진 SOI기판(10)이 제공된다.
여기서, 실리콘층(15)은 식각 장치에 의해 소정의 패턴을 얻기 위한 식각홀(15a)이 형성된다. 식각 장치는 일예로 반응성 이온 에칭 장치에 의해 식각 작용이 이루어진다.
이러한 에칭 장치는 처리실(21)내에 상,하부전극(23,25)을 마련하고, 하부전극(23)에 에칭 대상물인 SOI기판(10)을 탑재한다. 이후, 상측전극(23) 또는 하부전극(25)에 고주파 전압을 인가하고, 처리실(21)내로 반응성 가스를 공급하면 가스 플라즈마가 발생되고, 플라즈마 이온은 상부 전극(23)과 하부 전극(25) 사이에서 발생된 전계에 의해 가속화되어 저항 마스크(미도시)의 구멍을 거쳐서 실리콘층(15)의 노출부위와 접촉되어 식각홀(15a)을 형성한다.
그런데, 이와 같은 에칭 동작을 실시하는 동안 절연성의 산화막(13)층에 의 하여 실리콘 기판(11) 및 실리콘층(15)이 전기적으로 차단된 상태를 이룬다. 따라서, 실리콘층(15)에 산화막층(13)의 일부를 노출시키는 딥 식각홀(Deep Etching Hole: 15a)을 형성할 때, 식각홀(15a) 및 산화막층(13)이 접하는 부분에 전하가 집중하게 되어 노치(N:Notch)가 발생되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로서, 본 발명의 첫 번째 목적은 SOI 기판의 절연막(산화막층)이 통전 구조를 갖도록 구성하여 실리콘층을 딥 에칭 시 노치가 발생되는 것을 방지하도록 하는 SOI 기판을 제공하는 데 있다.
본 발명의 두 번째 목적은 상술한 SOI 기판을 제조하는 방법을 제공하는 데 있다.
본 발명의 세 번째 목적은 상술한 SOI 기판을 이용하여 부유 구조체를 제조하는 방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1실시 예를 따르면, 기판; 상기 기판상에 형성된 산화막층; 및 상기 산화막층에 상기 기판과 통전되도록 형성되어 딥 에칭 시 노치가 발생되는 것을 방지하도록 된 실리콘층;을 포함하는 것을 특징으로 하는 SOI(Silicon on Insulator) 기판이 제공된다.
상기 산화막층에는 상기 실리콘층의 일부가 매립되어 상기 기판과 연결되는 통전홀이 형성된 것이 바람직하다.
본 발명의 제 2실시 예를 따르면, 기판상에 산화막층을 형성하는 단계; 및 상기 산화막층상에 상기 기판과 통전 구조를 이루도록 실리콘층을 형성하는 단계;를 포함하는 것을 특징으로 하는 SOI 기판 제조 방법이 제공된다.
상기 통전 구조는 상기 산화막층 형성 단계에서, 상기 기판의 일부를 노출시키는 통전홀 형성 단계를 추가하여 상기 통전홀에 상기 실리콘층이 매립되는 것에 의할 수 있다.
상기 통전홀은 건식 에칭에 의해 형성됨이 바람직하며, 반응성 이온 에칭(Reactive Ion Etching)으로 형성됨이 보다 바람직하다.
본 발명의 제 3실시 예를 따르면, 기판에 소정 두께로 산화막층을 증착하는 단계; 상기 산화막층상에 상기 기판과 통전구조를 이루도록 실리콘층을 형성하는 단계; 상기 실리콘층에 상기 부유물의 패턴을 형성하는 단계; 상기 부유물 패턴 내부에 해당하는 영역의 산화막층을 제거하는 단계; 상기 실리콘층 표면에 열산화막을 형성하는 단계; 및 상기 열산화막을 제거하여 상기 부유물을 형성하는 단계;를 포함하는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법이 제공된다.
상기 통전 구조는 상기 산화막층 형성 단계에서, 상기 기판의 일부를 노출시키는 통전홀 형성 단계;를 추가하여 상기 통전홀에 상기 실리콘층이 매립되는 것에 의해 제공될 수 있다.
상기 통전홀은 상기 부유물 영역 내에 형성됨이 바람직하며, 상기 통전홀은 건식 에칭(Dry Etching)에 의해 식각되는 것이 바람직하며, 상기 통전홀은 반응성 이온 에칭(Reactive Ion Etching)에 의해 식각되는 것이 보다 바람직하다.
상기 실리콘층에 상기 부유물의 패턴을 형성하는 단계에서, 상기 패턴은 딥 반응성 이온 식각(Deep Reactive Ion Etching)에 의해 형성되는 것이 바람직하다.
상기 부유물 패턴 내부에 해당하는 영역의 산화막층을 제거하는 단계에서, 상기 산화막층은 습식 에칭(Wet Etching)에 의해 제거되는 것이 바람직하다.
상기 열산화막을 형성하는 단계에서, 상기 열산화막은 산화공정(Oxidation layering)에 의해 형성되는 것이 바람직하다.
상기 열산화막을 제거하여 상기 부유물을 형성하는 단계에서, 상기 열산화막은 습식 에칭(Wet Etching)에 의해 제거되는 것이 바람직하다.
상술한 바와 같은 방법에 의해 제조된 부유 구조체는 자이로스코프(Gyroscope), 옵티컬 미러(Optical Mirror), RF(Radio Frequency) 스위치(Switch) 등의 MEMS(Micro Electro Mechanical System) 구조물에 적용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들에 대하여 보다 구체적으로 설명한다.
도 3은 본 발명에 적용되는 SOI 기판의 구조를 도시한 수직 단면도이다.
도 3을 참조하면, 실리콘 기판(110)위에 절연재의 산화막층(130)이 형성되고, 산화막층(130)위에 실리콘층(150)이 형성되어 SOI기판(100)을 이룬다.
산화막층(130)에는 다수의 통전홀(131)이 형성되어 실리콘층(150)이 실리콘 기판(110)에 연통되도록 된다. 통전홀(131)은 건식 에칭(Dry Etchin)에 의하며, 보다 바람직하게는 반응성 이온 에칭(Reactive Ion Etching)에 의해 형성된다.
통전홀(131)은 실리콘층(150)에 딥 식각 패턴(161)를 형성할 때 실리콘층(150) 및 실리콘 기판(110)이 통전되도록 하여 산화막층(130)과 접하는 식각 패턴(161) 하부에 전하가 집중되어 노치가 발생되는 것을 해소시킨다.
도 4는 상기 도 3의 SOI 기판(100)을 통해 부유 구조체(151)가 제작된 상태를 도시한 수직 단면도이다.
도 4를 참조하면, 도 3의 구조와 동일하게 실리콘 기판(210), 산화막층(230), 실리콘층(250)이 차례로 적층되어 SOI기판(200)을 이룬다. 이때, 실리콘층(250)은 실리콘 기판(210)과 연결되어 전기적으로 통전 상태를 이룬다. 여기서, 그 자세한 구조에 대해서는 도 6a 내지 도6g를 참조하여 후술한다.
상술한 바와 같이 식각 패턴(253)에 따라 식각 작용을 행할 경우 식각 패턴(253)의 하부와 산화막층(230)이 접하는 부분에 전하가 집중되어 노치(Notch)현상이 발생되는 것이 해소된다. 따라서, 설계 치에 부합하는 부유물(251)을 얻을 수 있게 된다.
도 5a 내지 도 5d는 상기 도 3의 SOI 기판(100)을 제조하기 위한 과정들을 도시한 도면들이다.
도 5a를 참조하면, 실리콘 기판(110)의 표면에 절연성 재질로 된 산화막층(130)이 형성된다.
도 5b를 참조하면, 산화막층(130)에 소정의 통전홀(131)을 형성한다. 여기서, 통전홀(131)은 건식 에칭(Dry Etching) 예컨대, 반응성 이온 에칭(Reactive Ion Etching)을 통해 식각됨이 바람직하며, 그 크기는 미세홀(Micro Hole)로 형성 함이 바람직하다.
도 5c를 참조하면, 통전홀(131)이 형성된 산화막층(130)위에 상부 실리콘 층(150)을 형성하며, 이때, 통전홀(131)을 통하여 실리콘층(150) 및 기판(110)이 연결된 상태로 형성된다. 여기서, 실리콘 층(150) 및 기판(110)은 통전홀(131)을 통하여 연통된 상태를 이룸에 따라 전기적으로 통전 상태를 이룰 수 있다.
따라서, 도 5d에 도시된 바와 같이 실리콘층(150)및 산화막층(130)에 걸쳐 패턴(161)을 딥(Deep) 식각할 때 산화막층(130)과 접하는 식각 패턴(161)의 하부에 전하가 집중되어 노치가 발생되는 것을 방지할 수 있다.
다음, 도 6a 내지 도 6g는 상기 도 4의 구조물을 제조하기 위한 과정들을 도시한 도면들이다.
도 6a를 참조하면, 실리콘 기판(210)상에 절연막인 산화막층(230)을 소정 두께로 형성한다.
도 6b를 참조하면, 산화막층(230)에 소정의 통전홀(231)을 형성한다. 여기서, 통전홀(231)은 건식 에칭, 예컨대, 반응성 이온 에칭장치에 의해 식각되며, 이때, 통전홀(231)은 후술된 부유물(251)이 영역 내에 형성된다. 또한, 통전홀(231)은 미세홀(Micro Hole)로 형성된다.
도 6c를 참조하면, 통전홀(231)이 형성된 산화막층(230)위에 상부 실리콘 층(250)을 형성한다. 이때, 통전홀(231)을 통하여 실리콘층(250) 및 기판(210)이 연결된 상태로 형성된다. 여기서, 실리콘 층(250) 및 기판(210)은 통전홀(231)을 통하여 연통된 상태를 이룸에 따라 전기적으로 통전 상태를 이룰 수 있다.
도 6d를 참조하면, 실리콘층(250)에 산화막층(230)을 일부 노출시키는 소정의 패턴(253)이 식각된다. 식각 패턴(253)은 딥 반응성 이온 에칭(Deep Reactive Ion Etching)장치에 의해 식각된다. 실리콘층(250)과 기판(210)은 통전홀(231)을 통해 기판(210)과 연통된 상태를 이루어 전기적으로 통전 상태를 이룬다. 따라서, 반응성 이온 에칭 장치를 통해 식각하는 동안 전하가 식각 패턴(253)의 하부와 산화막층(230)이 접하는 부분에 집중되는 것이 해소된다. 이에 따라 식각 패턴(253)의 하부의 노치 발생을 방지할 수 있게 된다.
도 6e를 참조하면, 식각 패턴(253) 내부 영역에 위치하는 산화막층(230)이 제거된다. 여기서, 산화막층(230) 제거는 화학(HF :Hydrofluoric acid)용액을 사용하는 습식 에칭(Wet Etching)에 의한다.
도 6f를 참조하면, 실리콘층(250)의 표면에 열산화막층(270)이 형성된다.
열산화막층(270)은 고온(100~1200℃)에서 산소나 수증기를 상부 실리콘(250)의 표면과 화학 반응을 시키는 산화공정(Oxidation Layering)에 의한다.
도 6g를 참조하면, 열산화막층(270)은 식각 장치에 의해 식각되어 부유물(251)이 형성된다. 여기서, 식각 장치는 도 6e의 산화막층(230) 제거방식과 동일한 습식 에칭에 의해 식각된다.
이와 같은 방식에 의해 제조되는 부유 구조체는 예컨대, 자이로스코프(Gyroscope), 옵티컬 미러(Optical Mirror), RF(Radio Frequency) 스위치 등의 MEMES(Micro Electro Mechanical System)구조물에 적용될 수 있다.
상술한 바와 같이 기판과 실리콘층이 통전되는 구조를 취하도록 SOI 기판을 마련하여 산화막층이 노출되도록 실리콘층을 식각 패터닝을 행할 때 산화막층과 접촉된 패턴 하부에 노치가 발생되는 것을 해소시킬 수 있다.
또한, 이러한 SOI 기판을 이용하여 부유 구조체를 형성함에 따라 부유 구조체의 식각성을 향상시켜 원하는 설계 치에 부합하는 부유 구조체를 제조할 수 있다.
이와 같이 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (15)

  1. 기판;
    상기 기판상에 형성된 산화막층; 및
    상기 산화막층에 상기 기판과 통전되도록 형성되어 딥 에칭 시 노치가 발생되는 것을 방지하도록 된 실리콘층;을 포함하는 것을 특징으로 하는 SOI(Silicon on Insulator) 기판.
  2. 제 1항에 있어서, 상기 산화막층에는 상기 실리콘층의 일부가 매립되어 상기 기판과 연결되는 통전홀이 형성된 것을 특징으로 하는 SOI(Silicon on Insulator) 기판.
  3. 기판상에 산화막층을 형성하는 단계; 및
    상기 산화막층상에 상기 기판과 통전 구조를 이루도록 실리콘층을 형성하는 단계;를 포함하는 것을 특징으로 하는 SOI 기판 제조 방법.
  4. 제 3항에 있어서, 상기 통전 구조는 상기 산화막층 형성 단계에서, 상기 기판의 일부를 노출시키는 통전홀 형성 단계:를 추가하여 상기 통전홀에 상기 실리콘층이 매립되는 것에 의하는 것을 특징으로 하는 SOI 기판 제조 방법.
  5. 제 4항에 있어서, 상기 통전홀은 건식 에칭에 의해 형성되는 것을 특징으로 하는 SOI 기판 제조 방법.
  6. 제 4항에 있어서, 상기 통전홀은 반응성 이온 에칭(Reactive Ion Etching)으로 형성되는 것을 특징으로 하는 SOI 기판 제조 방법.
  7. 기판에 소정 두께로 산화막층을 증착하는 단계;
    상기 산화막층상에 상기 기판과 통전구조를 이루도록 실리콘층을 형성하는 단계;
    상기 실리콘층에 부유물의 패턴을 형성하는 단계;
    상기 부유물 패턴 내부 영역에 해당하는 산화막층을 제거하는 단계;
    상기 실리콘층 표면에 열산화막을 형성하는 단계; 및
    상기 열산화막을 제거하여 상기 부유물을 형성하는 단계;를 포함하는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법.
  8. 제 7항에 있어서, 상기 통전 구조는 상기 산화막층 형성 단계에서 상기 기판의 일부를 노출시키는 통전홀 형성 단계;를 추가하여 상기 실리콘층이 상기 통전홀에 매립되는 것에 의하는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법.
  9. 제 8항에 있어서, 상기 통전홀은 상기 부유물 영역 내에 형성되는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법.
  10. 제 9항에 있어서, 상기 통전홀은 건식 에칭(Dry Etching)에 의해 식각되는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법.
  11. 제 10항에 있어서, 상기 건식 에칭은 반응성 이온 에칭(Reactive Ion Etching)으로 하는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법.
  12. 제 7항에 있어서, 상기 실리콘층에 상기 부유물의 패턴을 형성하는 단계에서, 상기 패턴은 딥 반응성 이온 식각(Deep Reactive Ion Etching)에 의해 형성되는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법.
  13. 제 7항에 있어서, 상기 부유물 패턴 내부에 해당하는 영역의 산화막층을 제거하는 단계에서, 상기 산화막층은 습식 에칭(Wet Etching)에 의해 제거되는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법.
  14. 제 7항에 있어서, 상기 열산화막을 형성하는 단계에서, 상기 열산화막은 산화공정(Oxidation layering)에 의해 형성되는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법.
  15. 제 7항에 있어서, 상기 열산화막을 제거하여 상기 부유물을 형성하는 단계에서, 상기 열산화막은 습식 에칭(Wet Etching)에 의해 제거되는 것을 특징으로 하는 SOI 기판을 이용한 부유 구조체 제조 방법.
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