KR20060026244A - 유기 박막 트랜지스터 및 이를 구비한 평판표시장치 - Google Patents

유기 박막 트랜지스터 및 이를 구비한 평판표시장치 Download PDF

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Abstract

본 발명은, 기판 일면 상부에 형성되는 소스/드레인 전극 및 유기 반도체 층;
상기 소스/드레인 전극 및 유기 반도체 층과 절연되는 게이트 전극;을 구비하는 유기 박막 트랜지스터에 있어서,
상기 소스/드레인 전극과 상기 게이트 전극 사이에는 하나 이상의 게이트 절연층이 구비되되,
적어도 상기 소스/드레인 전극과 상기 게이트 전극의 교차 영역에서의 상기 게이트 절연층 두께는, 상기 유기 반도체 층의 채널 영역과 상기 게이트 전극의 교차 영역에서의 상기 게이트 절연층 두께 이상인 것을 특징으로 하는 유기 박막 트랜지스터 및 이를 구비하는 평판 디스플레이 장치와, 이들을 제조하는 방법을 제공한다.

Description

유기 박막 트랜지스터 및 이를 구비한 평판표시장치{Organic thin film transistor and Flat panel display with the same}
도 1은 종래 기술에 따른 유기 박막 트랜지스터의 개략적인 단면도,
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 유기 박막 트랜지스터의 제조 과정을 도시하는 부분 단면도,
도 3은 본 발명의 다른 일실시예에 따른 유기 전계 발광 디스플레이 장치를 도시하는 부분 단면도.
본 발명은 유기 박막 트랜지스터 및 이를 구비한 평판표시장치에 관한 것으로서, 보다 상세하게는, 정확한 신호 전달 및 작동을 가능하게 하는 구조의 유기 박막 트랜지스터 및 이를 구비하는 평판 디스플레이 장치에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 TFT는 반도체층은 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드래인 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
한편, 최근의 평판 디스플레이 장치는 박형화와 아울러 플렉서블(flexible)한 특성이 요구되고 있다.
이러한 플렉서블한 특성을 위해 디스플레이 장치의 기판을 종래의 글라스재 기판과 달리 플라스틱 기판을 사용하려는 시도가 많이 이뤄지고 있는 데, 이렇게 플라스틱 기판을 사용할 경우에는 전술한 바와 같이, 고온 공정을 사용하지 않고, 저온 공정을 사용해야 한다. 따라서, 종래의 폴리 실리콘계 박막 트랜지스터를 사용하기가 어려운 문제가 있었다.
이를 해결하기 위해, 최근에 유기 반도체가 대두되고 있다. 유기 반도체는 저온 공정에서 형성할 수 있어 저가격형 박막 트랜지스터를 실현할 수 있는 장점을 갖는다.
도 1에는 종래 기술에 따른 유기 박막 트랜지스터의 개략적인 구조가 도시되어 있다. 기판(10)의 일면 상에는 소스/드레인 전극(11), 유기 반도체 층(12), 게이트 전극(14) 등이 형성되는데, 소스/드레인 전극(11)과 게이트 전극(14) 사이에는 게이트 절연층(13)이 개재된다. 하지만, 이러한 게이트 절연층(13)의 두께는 일정한 제약이 따른다. 즉, 게이트 절연층(13)의 두께가 과도할 경우, 유기 반도체 층(12)의 채널 영역과 게이트 전극(14)과의 상호 작용이 원활하지 않게 됨으로 써, 작동 성능이 저하될 수 있다. 반면, 게이트 절연층(13)의 두께가 얇을 경우, 도면 부호 Ac로 표시된 영역의 소스/드레인 전극(12)과 게이트 전극(14) 사이 기생 커패시턴스가 문제된다. 절연층으로 분리된 두 개의 도전층, 즉 소스/드레인 전극(12)과 게이트 전극(14) 사이의 커패시턴스는 다음과 같은 일반식을 만족하게 된다.
여기서, k는 두 개의 절연층 사이의 유전 상수를, Ar은 마주하는 도전층의 면적을, d는 도전층들 사이의 거리를 의미한다. 따라서, 게이트 절연층(13)의 두께가 얇아지는 경우, C는 증가하게 됨으로써, 소스/드레인 전극(12) 및 게이트 전극(14) 사이에는 원치 않는 기생 커패시턴스가 존재하게 된다. 이는 전기적 신호 전달시 신호 지연을 유발함으로써 소자의 신속한 작동을 방해하게 되는데, 이러한 신호 지연은 특히 신속하고 정확한 계조 표현이 요구되는 평판 디스플레이 장치에서 큰 문제점을 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 박막 트랜지스터의 원치 않는 커패시턴스를 제거함과 동시에 정확한 작동 성능 유지할 수 있는 구조의 유기 박막 트랜지스터 및 이를 구비하는 평판 디스플레이 장치 및 이들을 제조하는 방법을 제공하는 것을 목적으로 한다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일면에 따르면,
기판 일면 상부에 형성되는 소스/드레인 전극 및 유기 반도체 층;
상기 소스/드레인 전극 및 유기 반도체 층과 절연되는 게이트 전극;을 구비하는 유기 박막 트랜지스터에 있어서,
상기 소스/드레인 전극과 상기 게이트 전극 사이에는 하나 이상의 게이트 절연층이 구비되되,
상기 소스/드레인 전극과 상기 게이트 전극과의 교차 영역 적어도 일부에서의 게이트 절연층 두께는, 상기 유기 반도체 층의 채널 영역과 상기 게이트 전극과의 교차 영역 적어도 일부에서의 게이트 절연층 두께 이상인 것을 특징으로 하는 유기 박막 트랜지스터를 제공한다.
상기 본 발명의 유기 박막 트랜지스터에 따르면, 상기 소스/드레인 전극은 상기 유기 반도체 층과 오믹 콘택을 이룰 수도 있다.
상기 본 발명의 유기 박막 트랜지스터에 따르면, 상기 소스/드레인 전극은 Au, Au/Ti, Au/Cr, Pt, Pt/Pd, Ni 중의 하나 이상을 포함할 수도 있다.
상기 본 발명의 유기 박막 트랜지스터에 따르면, 상기 게이트 절연층은, SiO2, SiNx, Al2O3, Ta2O5, BST, PZT, PMMA(poly methylmethacrylate), PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 및 이들의 하나 이상을 포함하는 화합물 중 하나 이상의 재료를 포함하는 하나 이상의 층을 구비할 수도 있다.
상기 본 발명의 유기 박막 트랜지스터에 따르면, 상기 유기 반도체 층은, 펜 타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체 중 적어도 어느 하나를 포함할 수도 있다.
상기 본 발명의 유기 박막 트랜지스터에 따르면, 상기 게이트 절연층의 서로 상이한 두께를 갖는 영역들 사이의 적어도 일부는 테이퍼 구조를 취할 수도 있다.
본 발명의 다른 일면에 따르면, 기판 일면 상에, 하나 이상의 화소를 구비하는 디스플레이 영역에 형성되는 유기 박막 트랜지스터 층과. 화소 층을 구비하는 평판 디스플레이 장치에 있어서,
상기 유기 박막 트랜지스터 층은:
기판 일면 상부에 형성되는 소스/드레인 전극 및 유기 반도체 층;
상기 소스/드레인 전극 및 유기 반도체 층과 절연되는 게이트 전극;을 구비하고,
상기 소스/드레인 전극과 상기 게이트 전극 사이에는 하나 이상의 게이트 절연층이 구비되되,
상기 소스/드레인 전극과 상기 게이트 전극과의 교차 영역 적어도 일부에서의 게이트 절연층 두께는, 상기 유기 반도체 층의 채널 영역과 상기 게이트 전극과의 교차 영역 적어도 일부에서의 게이트 절연층 두께 이상인 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.
상기 본 발명의 평판 디스플레이 장치에 따르면, 상기 소스/드레인 전극은 상기 유기 반도체 층과 오믹 콘택을 이룰 수도 있다.
상기 본 발명의 평판 디스플레이 장치에 따르면, 상기 소스/드레인 전극은 Au, Au/Ti, Au/Cr, Pt, Pt/Pd, Ni 중의 하나 이상을 포함할 수도 있다.
상기 본 발명의 평판 디스플레이 장치에 따르면, 상기 게이트 절연층은, SiO2, SiNx, Al2O3, Ta2O5, BST, PZT, PMMA(poly methylmethacrylate), PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 및 이들의 하나 이상을 포함하는 화합물 중 하나 이상의 재료를 포함하는 하나 이상의 층을 구비할 수도 있다.
상기 본 발명의 평판 디스플레이 장치에 따르면, 상기 유기 반도체 층은, 펜타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체 중 적어도 어느 하나를 포함할 수도 있다.
상기 본 발명의 평판 디스플레이 장치에 따르면, 상기 게이트 절연층의 서로 상이한 두께를 갖는 영역들 사이의 적어도 일부는 테이퍼 구조를 취할 수도 있다.
본 발명의 또 다른 일면에 따르면,
기판 일면 상부에 소스/드레인 전극을 형성하는 단계;
상기 소스/드레인 전극 상에, 소스/드레인 영역 및 채널 영역을 갖는 활성 영역을 포함하는 유기 반도체 층을 형성하는 단계;
상기 유기 반도체 층의 일면 상에 제 1 게이트 절연층을 형성하는 단계;
상기 제 1 게이트 절연층 일면 상에 제 2 게이트 절연층을 형성하되, 상기 소스/드레인 전극과 교차되는 영역 적어도 일부의 두께가, 상기 채널 영역과 교차되는 영역 적어도 일부의 두께 이상이 되도록 제 2 게이트 절연층을 형성하는 단계;
적어도 상기 채널 영역에 대응되도록 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법을 제공한다.
상기 본 발명의 유기 박막 트랜지스터 제조 방법에 따르면,
상기 제 2 게이트 절연층 형성 단계는:
상기 제 2 게이트 절연층을 이루는 재료 층을 제 1 게이트 절연층 일면 상에 전면 형성하는 단계;
상기 제 2 게이트 절연층 중 적어도 상기 유기 반도체 층의 채널 영역에 대응되는 영역을 제거하는 단계를 구비할 수도 있다.
상기 본 발명의 유기 박막 트랜지스터 제조 방법에 따르면, 상기 제거 단계는, 레이저 광선을 사용하여 이루어질 수도 있다.
본 발명의 또 다른 일면에 따르면,
기판 일면 상부에 소스/드레인 전극을 형성하는 단계;
상기 소스/드레인 전극 상에, 소스/드레인 영역 및 채널 영역을 갖는 활성 영역을 포함하는 유기 반도체 층을 형성하는 단계;
상기 유기 반도체 층의 일면 상에 게이트 절연층을 형성하되, 상기 소스/드레인 전극과 교차되는 영역 적어도 일부의 두께가, 상기 채널 영역과 교차되는 영역 적어도 일부의 두께 이상이 되도록 게이트 절연층을 형성하는 단계;
적어도 상기 채널 영역에 대응되도록 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법을 제공한다.
상기 본 발명의 유기 박막 트랜지스터 제조 방법에 따르면,
상기 게이트 절연층 형성 단계는:
상기 게이트 절연층을 이루는 재료 층을 상기 유기 반도체 층 상부에 전면 형성하는 단계;
상기 게이트 절연층 중 적어도 상기 유기 반도체 층의 채널 영역에 대응되는 영역을 제거하는 단계를 구비할 수도 있다.
상기 본 발명의 유기 박막 트랜지스터 제조 방법에 따르면, 상기 제거 단계는, 레이저 광선을 사용하여 이루어질 수도 있다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터의 제조 과정이 도시된 단면도이다. 먼저 도 2a에 도시된 바와 같이, 기판(110)의 일면 상에는 도전층이 형성된 후, 적절한 패턴화 과정을 거쳐 소스/드레인 전극(120a,b)을 형성한다.
여기서, 기판(110)은 글래스 재일 수도 있고, 예를 들어 폴리에틸렌 테리프 탈레이트(polyethylene terephthalate: PET), 폴리에틸렌 타프탈레이트(polyethylene naphthalate: PEN), 폴리에테르 술폰(polyether sulfone: PES), 폴리에테르 이미드(polyether imide), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP) 등과 같은 플라스틱 재일 수도 있다.
소스/드레인 전극(120a,b)은 다양한 도전성 재료로 형성될 수 있으나, 유기 반도체와의 오믹 콘택(ohmic contact)되는 재료, 예를 들어 Au, Au/Ti, Pt, Pt/Pd, Ni 등과 같은 재료를 사용하는 것이 바람직하다. 경우에 따라서는, 소스/드레인 전극(120a,b)을 형성하는 과정에서 발생 가능한 하부 기판(110)의 손상을 방지하기 위하여 버퍼층(미도시)이 더 구비될 수도 있다.
소스/드레인 전극(120a,b)이 형성된 후, 도 2b에 도시된 바와 같이, 소스/드레인 전극(120a,b)의 일면 상에는 유기 반도체 층(130)이 전면 형성된다. 유기 반도체 층(130)은, 펜타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테 로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체 중 적어도 어느 하나를 포함하는 것이 바람직하다.
유기 반도체 층(130)은, 하부에 배치된 소스/드레인 전극(120a,b)과의 교차 유무에 따른 소스 영역(130a), 드레인 영역(130b) 및 채널 영역(130c)을 포함하는 활성 영역(130')과, 활성 영역(130')의 외측을 따라 배치되는 외곽부, 즉 비활성 영역(130")을 구비한다.
유기 반도체 층(130)이 형성된 후, 유기 반도체 층(130)의 일면 상에는 복수의 절연층이 형성된다. 먼저, 도 2c에 도시된 바와 같이, 유기 반도체 층(130)의 일면 상에는 제 1 게이트 절연층(140a)이 형성된다. 제 1 게이트 절연층(140a)은 다양한 재료로 구성될 수 있는데, 하부의 유기 반도체 층(130)과의 밀착성 및 공정 용이성을 고려하여, 제 1 게이트 절연층(140a)은 스퍼터링 등의 증착 공정을 통한 SiO2, SiNx, Al2O3, Ta2O5, BST, PZT 중의 하나 이상을 포함하는 무기 절연층으로 구성될 수도 있고, 스핀 코팅 공정 등을 통한 PMMA(poly methylmethacrylate), PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 및 이들의 하나 이상을 포함하는 고분자계 유기 절연층으로 구성될 수도 있다.
제 1 게이트 절연층(140a)이 형성된 후에는, 그 일면 상에 제 2 게이트 절연층(140b)이 형성되는데, 제 2 게이트 절연층(140b)을 구성하는 재료는 상기 제 1 게이트 절연층(140a)에 대하여 기술된 재료와 거의 동일한 재료 들이 선택될 수 있다. 다만, 각각의 절연층들을 형성하는 과정에서 발생 가능한 절연층에서의 핀홀 및/또는 비아들이 균일하게 지속적으로 성장함으로써 절연층의 절연성을 약화 및 절연 파괴 현상이 발생하는 것을 방지하기 위하여, 예를 들어 제 1 게이트 절연층(140a)이 유기 고분자 절연 재료로 구성되는 경우, 제 2 게이트 절연층(140b)은 무기 절연 재료로 구성하거나 또는 서로 반대의 경우로 구성하는 등, 제 1 게이트 절연층(140a)과 제 2 게이트 절연층(140b)의 구성을 상이하게 하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 제 1 게이트 절연층(140a)의 일면 상에 제 2 게이트 절연층(140b)을 형성하고, 제 2 게이트 절연층의 두께는 영역에 따라 상이한데, 소스/드레인 전극과 게이트 전극의 교차 영역의 적어도 일부에서의 게이트 절연층 두께는, 상기 유기 반도체 층의 채널 영역과 상기 게이트 전극의 교차 영역 적어도 일부에서의 상기 게이트 절연층 두께 이상인 것이 바람직하다. 즉, 도 2e에 도시된 바와 같이, 제 2 게이트 절연층(140b)은 일정한 패턴화 공정을 거쳐, 도면 부호 "A" 및 "B"로 지시되는 소스/드레인 전극(120a,b)과 게이트 전극(150)의 교차 영역(A,B)의 적어도 일부에서의 제 2 게이트 절연층(140b)의 두께(ta,tb)는, 도면 부호 "C"로 지시되는 유기 반도체 층(130)의 채널 영역과 게이트 전극(150)의 교차 영역(C)의 적어도 일부에서의 제 2 게이트 절연층(140b)의 두께(tc) 이상의 값을 가진다.
일정 영역(A,B)에서의 제 2 게이트 절연층(140b)의 두께와, 다른 영역(C)에서의 제 2 게이트 절연층(140b) 두께와 차등화시키는 제 2 게이트 절연층(140b)의 패턴화 공정은 다양한 방법이 사용될 수 있다. 공정 상의 편리성 및 제조 단가의 저감 측면에서, 제 2 게이트 절연층(140b)의 패턴화 공정은 에칭 공정을 통하여 이루어질 수도 있고, 레이저 광선을 통한 레이저 어블레이션(laser ablation)을 이용할 수도 있다. 다만, 차후 제 2 게이트 절연층(140b) 및 제 1 게이트 절연층(140a)의 일면 상에 형성되는 여타 층 형성 과정 시, 제 1 및 제 2 게이트 절연층(140a,b)의 단차로 인한 형성 과정의 어려움을 해소시키기 위하여, 원하는 패턴에 대한 레이저 광선의 세기(intensity)를 조절하여 제 2 게이트 절연층(140b)의 두께를 적절하게 선택적으로 제거함으로써, 적어도 제 2 게이트 절연층(140b)의 제거된 부분과 제거되지 않는 부분 사이 영역이 테이퍼 형상을 이루도록 테이퍼 가공 처리하면서 제 2 게이트 절연층(140b)을 패턴화시키는 것이 바람직하다. 도 2e에 도시된 바와 같이, 제 2 게이트 절연층(140b)에 가해지는 레이저 광선의 세기를 적절하게 조절함으로써 테이퍼부(141,142)를 형성할 수 있다.
상기 본 발명의 실시예에서 제 2 게이트 절연층(140b)은 전면 형성된 후 패턴화 과정과 같은 제거 단계를 수반하는 경우에 대하여 기술되었으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 적절한 마스킹 공정을 통하여 제 2 게이트 절연층(140b)의 형성 과정에서, 게이트 전극과 소스/드레인 영역과의 교차 영역(A,B)에 서의 제 2 게이트 절연층 두께(ta,tb)가 채널 영역과 게이트 전극 교차 영역(C)에서의 제 2 게이트 절연층 두께(tc) 이상이 되도록 구성할 수도 있는 등, 다양한 변형이 가능하다. 또한, 도 2g에 도시된 바와 같이, 복수의 게이트 절연층이 아닌 단일의 게이트 절연층(140)을 통하여 이루어질 수도 있는데, 단일의 게이트 절연층을 형성하는 경우에는 적절한 마스킹 공정을 통하여 게이트 전극과 소스/드레인 영역과의 교차 영역에서의 게이트 절연층 두께가 채널 영역과 게이트 전극 교차 영역에서의 게이트 절연층 두께 이상이 되도록 할 수도 있고, 또한 이는 단일의 게이트 절연층을 유기 반도체 층 상부에 전면 형성한 후, 상기 게이트 절연층 중 적어도 유기 반도체 층의 채널 영역에 대응하는 제거하는 단계를 통하여 이루어질 수도 있다.
제 2 게이트 절연층(140b)의 패턴화 공정이 이루어진 후, 도 2f에 도시된 바와 같이, 적어도 유기 반도체 층(130)의 채널 영역에 대응되도록 게이트 전극(150)을 형성한다. 게이트 전극(150)으로는 Al, Mo, W, Au, Cr 등과 같은 금속성 재료뿐만 아니라 도전성 고분자 물질과 같은 다양한 도전성 재료가 사용될 수도 있다.
한편, 상기한 바와 같은 구조의 유기 박막 트랜지스터는 다양한 구현예를 이룰 수 있다. 도 3에는 본 발명의 일실시예에 따른 평판 디스플레이 장치, 특히 유기 전계 발광 디스플레이 장치가 도시되어 있는데, 여기서, 한 개의 유기 박막 트랜지스터와 한 개의 디스플레이 화소가 도시되었으나 이는 본 발명을 설명하기 위한 일예로서 본 발명이 이에 국한되지는 않는다.
전계 발광 디스플레이 장치(200)의 디스플레이 영역은 화소부(200a)와 유기 박막 트랜지스터 층(200b)으로 구성된다. 유기 박막 트랜지스터 층(200b)은 상기한 유기 박막 트랜지스터의 구조와 동일하다. 기판(210)의 일면에는 소스/드레인 전극(220a,b)이 형성되고, 소스/드레인 전극(220a,b)을 덮도록 유기 반도체 층(230)이 형성된다. 유기 반도체 층(230)의 상부에는 제 1 게이트 절연층(240a)과 제 2 게이트 절연층(240b)이 형성되고, 제 2 게이트 절연층(240b)의 상부에는 게이트 전극(250)이 배치되며, 이들 유기 박막 트랜지스터 층을 덮도록 절연층으로서의 평탄화 층(260)이 배치된다. 도 3에서 게이트 전극(250)은 평탄화 층(260)에 의하여 덮이는 것으로 도시되었으나, 게이트 전극(250)과 평탄화 층(260) 사이에는 무기 절연층(미도시)이 추가적으로 형성될 수 있는 등 다양한 변형이 가능하다.
평탄화 층(260)의 일면 상에는 제 1 전극층(270)이 형성되는데, 제 1 게이트 절연층(240a), 제 2 게이트 절연층(240b) 및 평탄화 층(260)에 형성된 비아홀(261)을 통하여 제 1 전극층(270)은 유기 박막 트랜지스터 층의 드레인 전극(220b)과 전기적으로 소통을 이룬다.
제 1 전극층(270)은 다양한 구성이 가능한데, 제 1 전극층(270)이 애노드 전극으로 작동하고 전면 발광형인 경우에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물을 포함하는 반사 전극과, 그 위에 형성되는 투명 전극으로 구성될 수도 있고, 배면 발광형인 경우 제 1 전극층(270)은 ITO, IZO, ZnO 또는 In2O3 등과 같은 투명 도전성 물질로 이루어진 투명 전극일 수도 있으며, 제 1 전극층(270)은 단일층, 이중층에 한정되지 않고 , 다중 층으로 구성될 수도 있는 등 다양 한 변형이 가능하다.
평탄화 층(260)의 일면 상에는 화소 정의층(280)이 형성되는데, 화소 정의층(280)은 제 1 전극층(270)의 일면으로 빛을 취출시키기 위한 화소 개구부(271)를 정의한다. 제 1 전극층(270)의 일면 상에는 유기 전계 발광부(290)가 형성된다.
유기 전계 발광부(290)로는 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다. 상기와 같은 유기 전계 발광부를 구성하는 유기막들은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
제 2 전극층(300)도, 제 1 전극층(270)의 경우에 마찬가지로 전극층의 극성 및 발광 유형에 따라 다양한 구성이 가능하다. 즉, 제 2 전극층(300)이 캐소드 전극으로 작동하고 발광 유형이 전면 발광형인 경우, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물로 유기 전계 발광부(290)의 일면 상에 일함수를 맞추기 위한 전극을 형성한 후, 그 위에 ITO, IZO, ZnO, In2O3 등의 투명 전극을 형성할 수도 있고, 배면 발광형인 경우 제 2 전극층(300)은 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물과 같이 일함수가 작은 재료로 하나 이상의 층으로 구성될 수도 있으며, 제 2 전극층(300)은 전면 형성될 수도 있으나, 이에 국한되지 않고 다양한 구성을 취할 수도 있다. 한편, 상기 실시예에서는 제 1 전극층(270)이 애노드 전극으로, 그리고 제 2 전극층(300)이 캐소드 전극으로 작동하는 경우에 대하여 기술되었으나, 서로 반대의 극성을 구비할 수도 있는 등 다양한 구성이 가능하다.
또 한편, 도면에는 도시되지 않았으나, 기판(210) 상에 형성된 유기 박막 트랜지스터 층 및 화소부로 구성되는 디스플레이 영역은 밀봉 부재에 의하여 밀봉된다. 즉, 제 2 전극층(300)의 상부에 밀봉 기판이 개재되어, 적어도 디스플레이 영역을 밀봉시킬 수도 있고, 제 2 전극층의 일면 상에 하나 이상의 층을 구비하는 박막 형태의 밀봉층이 형성될 수도 있는 등, 밀봉 구조는 어느 특정 형태에 한정되는 것은 아니다.
상기한 실시예들은 본 발명을 설명하기 위한 일예들로서, 본 발명이 이에 한정되지는 않고, 본 발명에 따른 유기 박막 트랜지스터가, 인접하는 유기 박막 트랜지스터와의 관계에 있어 유기 반도체 층의 적어도 일부에 유기 반도체 층 관통부를 구비하는 범위에서 다양한 변형이 가능하다. 즉, 상기한 유기 박막 트랜지스터는 유기 전계 발광 디스플레이 장치이외에도 액정 디스플레이 장치에도 적용 가능하며, 평판 디스플레이 장치 이외에도 화상이 구현되지 않는 드라이버 회로에도 장착 가능한 등, 다양한 변형예를 고려할 수 있다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 유기 반도체 층의 형성 과정을 단순하게 유지하면서도, 추가적인 간단한 공정을 통하여 인근 박막 트랜지스터와 격리시킴으로써 박막 트랜지스터들 간의 크로스-토크로 인한 간섭을 방지하여 오작동을 방지할 수 있다.
둘째, 절연 관통부를 형성시 유기 반도체 층의 일면 상에 형성된 절연층을 포토-레지스터, 특히 네가티브 포토-레지스트를 사용함으로써 공정의 신속성 및 높은 해상도를 유지함과 동시에 하부 유기 반도체 층과의 밀착성을 증대 내지 유지함으로써, 공정 단가 및 제품 성능을 확보할 수도 있다.
셋째, 상기한 유기 박막 트랜지스터를 구비하는 평판 디스플레이 장치를 통하여, 화소 간의 오작동을 방지하여 화면 품질이 개선된 구조의 평판 디스플레이 장치를 제공할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 기판 일면 상부에 형성되는 소스/드레인 전극 및 유기 반도체 층;
    상기 소스/드레인 전극 및 유기 반도체 층과 절연되는 게이트 전극;을 구비하는 유기 박막 트랜지스터에 있어서,
    상기 소스/드레인 전극과 상기 게이트 전극 사이에는 하나 이상의 게이트 절연층이 구비되되,
    상기 소스/드레인 전극과 상기 게이트 전극과의 교차 영역 적어도 일부에서의 게이트 절연층 두께는, 상기 유기 반도체 층의 채널 영역과 상기 게이트 전극과의 교차 영역 적어도 일부에서의 게이트 절연층 두께 이상인 것을 특징으로 하는 유기 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스/드레인 전극은 상기 유기 반도체 층과 오믹 콘택을 이루는 것을 특징으로 하는 유기 박막 트랜지스터.
  3. 제 2항에 있어서,
    상기 소스/드레인 전극은 Au, Au/Ti, Au/Cr, Pt, Pt/Pd, Ni 중의 하나 이상을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 게이트 절연층은, SiO2, SiNx, Al2O3, Ta2O5, BST, PZT, PMMA(poly methylmethacrylate), PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 및 이들의 하나 이상을 포함하는 화합물 중 하나 이상의 재료를 포함하는 하나 이상의 층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 유기 반도체 층은, 펜타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르 복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  6. 제 1항에 있어서,
    상기 게이트 절연층의 서로 상이한 두께를 갖는 영역들 사이의 적어도 일부는 테이퍼 구조를 취하는 것을 특징으로 하는 유기 박막 트랜지스터.
  7. 기판 일면 상에, 하나 이상의 화소를 구비하는 디스플레이 영역에 형성되는 유기 박막 트랜지스터 층과. 화소 층을 구비하는 평판 디스플레이 장치에 있어서,
    상기 유기 박막 트랜지스터 층은:
    기판 일면 상부에 형성되는 소스/드레인 전극 및 유기 반도체 층;
    상기 소스/드레인 전극 및 유기 반도체 층과 절연되는 게이트 전극;을 구비하고,
    상기 소스/드레인 전극과 상기 게이트 전극 사이에는 하나 이상의 게이트 절연층이 구비되되,
    상기 소스/드레인 전극과 상기 게이트 전극과의 교차 영역 적어도 일부에서의 게이트 절연층 두께는, 상기 유기 반도체 층의 채널 영역과 상기 게이트 전극과의 교차 영역 적어도 일부에서의 게이트 절연층 두께 이상인 것을 특징으로 하는 평판 디스플레이 장치.
  8. 제 7항에 있어서,
    상기 소스/드레인 전극은 상기 유기 반도체 층과 오믹 콘택을 이루는 것을 특징으로 하는 평판 디스플레이 장치.
  9. 제 8항에 있어서,
    상기 소스/드레인 전극은 Au, Au/Ti, Au/Cr, Pt, Pt/Pd, Ni 중의 하나 이상을 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
  10. 제 7항에 있어서,
    상기 게이트 절연층은, SiO2, SiNx, Al2O3, Ta2O5, BST, PZT, PMMA(poly methylmethacrylate), PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 및 이들의 하나 이상을 포함하는 화합물 중 하나 이상의 재료를 포함하는 하나 이상의 층을 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
  11. 제 7항에 있어서,
    상기 유기 반도체 층은, 펜타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
  12. 제 7항에 있어서,
    상기 게이트 절연층의 서로 상이한 두께를 갖는 영역들 사이의 적어도 일부는 테이퍼 구조를 취하는 것을 특징으로 하는 평판 디스플레이 장치.
  13. 기판 일면 상부에 소스/드레인 전극을 형성하는 단계;
    상기 소스/드레인 전극 상에, 소스/드레인 영역 및 채널 영역을 갖는 활성 영역을 포함하는 유기 반도체 층을 형성하는 단계;
    상기 유기 반도체 층의 일면 상에 제 1 게이트 절연층을 형성하는 단계;
    상기 제 1 게이트 절연층 일면 상에 제 2 게이트 절연층을 형성하되, 상기 소스/드레인 전극과 교차되는 영역 적어도 일부의 두께가, 상기 채널 영역과 교차되는 영역 적어도 일부의 두께 이상이 되도록 제 2 게이트 절연층을 형성하는 단계;
    적어도 상기 채널 영역에 대응되도록 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
  14. 제 13항에 있어서,
    상기 제 2 게이트 절연층 형성 단계는:
    상기 제 2 게이트 절연층을 이루는 재료 층을 제 1 게이트 절연층 일면 상에 전면 형성하는 단계;
    상기 제 2 게이트 절연층 중 적어도 상기 유기 반도체 층의 채널 영역에 대응되는 영역을 제거하는 단계를 구비하는 것을 특징으로 하는 특징으로 하는 유기 박막 트랜지스터 제조 방법.
  15. 제 13항에 있어서,
    상기 제거 단계는, 레이저 광선을 사용하여 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
  16. 기판 일면 상부에 소스/드레인 전극을 형성하는 단계;
    상기 소스/드레인 전극 상에, 소스/드레인 영역 및 채널 영역을 갖는 활성 영역을 포함하는 유기 반도체 층을 형성하는 단계;
    상기 유기 반도체 층의 일면 상에 게이트 절연층을 형성하되, 상기 소스/드레인 전극과 교차되는 영역 적어도 일부의 두께가, 상기 채널 영역과 교차되는 영역 적어도 일부의 두께 이상이 되도록 게이트 절연층을 형성하는 단계;
    적어도 상기 채널 영역에 대응되도록 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
  17. 제 16항에 있어서,
    상기 게이트 절연층 형성 단계는:
    상기 게이트 절연층을 이루는 재료 층을 상기 유기 반도체 층 상부에 전면 형성하는 단계;
    상기 게이트 절연층 중 적어도 상기 유기 반도체 층의 채널 영역에 대응되는 영역을 제거하는 단계를 구비하는 것을 특징으로 하는 특징으로 하는 유기 박막 트랜지스터 제조 방법.
  18. 제 17항에 있어서,
    상기 제거 단계는, 레이저 광선을 사용하여 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
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