KR20050070675A - 조절된 이동도를 가지는 반도체 소자 및 이를 적용한 ｔｆｔ - Google Patents

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Abstract

활성영역이 고이동도영역과 저이동도영역으로 정의된 반도체 소자 및 이를 적용하는 박막트랜지스트에 관해 개시한다. 이동도를 소자의 요구를 만족하는 수준으로 낮추고, 이동도의 감소에 따른 반도체 소자간의 이동도의 편차를 감소시킨다. 이러한 이동도의 편차 감소는 대규모의 반도체 소자가 적용되는 예를 들어, 평판 디스플레이 소자의 품질을 크게 향상시킨다.

Description

조절된 이동도를 가지는 반도체 소자 및 이를 적용한 ＴＦＴ{Semiconductor device with modified mobility and thin film transistor having the same}
다결정 실리콘 소자 및 이를 적용한 TFT(poly-Si device and thin film transistor having the same)에 관한 것으로 균일한 이동도를 가지는 다결정 실리콘 소자 및 이를 적용한 TFT에 관한 것이다.
다결정 실리콘(polycrystalline Si, 이하 poly-Si)은 비정질 실리콘에 비해 이동도(mobility)가 높고 양호한 광 안정성을 가진다. 이러한 다결정 실리콘은 폭 넓은 응용분야에서 이용되고 있으며, 특히 TFT 나 메모리 소자에 많이 이용된다. poly-Si TFT는 예를 들어 디스플레이의 스위칭 소자로 이용된다. TFT와 같은 능동소자를 이용하는 디스플레이 소자(display device)에는 TFT-LCD, TFT-OLED 등이 있다.
TFT-LCD 나 TFT-OLED는 X-Y 매트릭스 상으로 배열된 각 화소마다 TFT 가 배치되어 있는 구조를 가진다. 이와 같이 다수의 TFT 가 배열되어 있는 LCD, OLED 등의 성능은 TFT 자체의 전기적 특성에 크게 의존된다. TFT의 중요한 특성 중의 하나는 Si 활성층의 이동도이다. Si 활성층의 이동도를 높이기 위해서 결정화가 필수적이다. 결정 실리콘에 대한 연구는 단결정에 근접하는 poly-Si 의 개발이다. 미국특허 6,322,625 는 양질의 실리콘 결정을 제조하는 방법에 관련된다. 이와 같이 실리콘의 결정화에 대한 연구가 많이 진전되어 심지어 단결정에 근접하는 정도의 결정 구조를 얻을 수 있게 되었다.
그러나, 여전히 해결되어야 하고 그리고 현재 진행되고 있는 연구에는 다수 배열 상태로 형성되는 다결정의 균일성의 향상이다. 예를들어 TFT OLED의 경우, 요구되는 이동도는 5 ~ 30 cm2/Vs 로서 현재 100cm2/Vs 정도의 이동도를 구현할 수 있는 poly-Si 의 제조기술에 의해 충족되고 있다. 그러나, 그 균일도(uniformity of mobility)에 있어서는 수 % 이하인데 반해 현재 까지 연구된 결과로는 이동도가 80 ~ 20 cm2/Vs 정도의 분포를 나타내 보임으로써 약 20% 정도의 편차를 나타내 보인다. 이 정도의 이동도의 편차는 디스플레이 소자의 품질를 떨어뜨린다.
본 발명의 이루고자 하는 기술적 과제는 어레이 상태로 제조되는 실리콘 결정 구조의 균일도를 향상하여 양질의 반도체 소자, 예를 들어 양질의 화상표시를 가능케 하는 TFT의 개발이다.
본 발명에 따른 다결정 실리콘 반도체 소자는:
전자 이동 경로 상에 고이동도 영역과 저이동도 영역을 포함한다.
본 발명에 따른 다결정 실리콘 박막트랜지스터는:
Si-계 채널;
상기 채널 양측에 마련되는 소스와 드레인;
상기 채널에 전계를 인가하는 게이트와 상기 활성층과 게이트 사이에 개재되는 절연층을 구비하며,
상기 채널은 전자 이동 경로 상에 고이동도 영역과 저이동도 영역을 포함하는 구조를 가진다.
본 발명의 반도체 소자 및 이를 적용한 박막트랜지스터에서, 상기 고이동도 영역과 저이동도 영역 중 적어도 어느 하나는 다수 개 마련될 수 있고 바람직하게는 상기 저이동도 영역을 중앙으로 그 양측에 상기 고이동도영역이 마련된다.
본 발명의 한 실시예에 따르면, 상기 고이동도 영역은 다결정 구조를 가지며, 상기 저이동도 영역은 비정질 구조를 가진다.
본 발명의 다른 실시예에 따르면, 상기 고이동도 영역은 다결정 구조를 가지며, 상기 저이동도 영역은 마이크로 다결정 구조를 가진다.
또한, 본 발명의 또 다른 실시예에 따르면, 상기 고이동도 영역은 SiGe 결정 구조를 가지며, 상기 저이동도 영역은 단결정 구조를 가진다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 Si 반도체 소자와 이를 적용하는 TFT의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 Si 반도체 소자의 기술적 개념을 보이는 도면이다. 도 1에 도시된 바와 같이 본 발명의 Si 반도체 소자는 소정의 길이(L)를 가지는 전이동 경로인 채널로서의 활성영역(active region)에 고이동도영역(R1)과 저이동도영역(R2)이 존재하는 구조를 가진다. 즉 Si 반도체 소자의 채널은 전자가 유동하는 활성영역을 가지며, 이 활성영역은 이동도가 높은, 예를 들어 poly-Si 로 된 고이동도영역과 소정의 길이(x)를 가지는 비정질 실리콘(a-Si) 로 된 저이동도 영역을 포함한다. 여기에서 본 발명에 따른 Si 반도체 소자는 위에서 설명된 채널 그 자체이거나 또는 이를 포함하는 소자이다.
즉, 본 발명은 이동도가 매우 높은 poly-Si 에 의해 활성영역을 유지하고, 전자 이동경로상의 일부 영역에 a-Si 에 의한 저이동도 영역을 마련한다. 이것은 poly-Si 으로 만 형성된 활성영역에 비해 본 발명에 따른 활성영역의 이동도가 다소 떨어지나 그 대신에 이동도 편차를 줄어들게 된다.
도 2는 고정된 길이(L)를 가지는 활성영역에서, 상기 저이동영역의 길이 변화, 즉 고이동도 영역의 길이에 대한 저이동도영역의 길이의 비율이 변화함에 따른 활성층 전체의 이동도 변화(평균,최대, 최소)를 보이는 그래프이다.
도 2에 도시된 바와 같이 저이동도 영역(R2)의 길이가 증가할 수 록 이동도의 변화가 완만해지고, 특히 이동도의 편차가 감소된다. 예를 들어 x = 0 인 경우, 즉 저이동도영역(R2)이 없이 poly-Si 에 의해 활성영역이 마련된 경우 이동도는 약 50cm2/Vs 이며 이때에 그 편차는 20% 에 달한다. 도 2에서 중앙의 곡선은 평균 이동도(Avg mobility), 위 부분의 곡석은 최대 이동도(Max mobility) 그리고 아래 부분의 곡선을 최소 이동도(Min mobility)의 변화를 나타내 보인다. 저이동도 영역(R2)의 길이(x)이 커지면서 이동도가 급격히 떨어지고 x 의 값이 3 ~ 5 ㎛ 이상에서는 이동도의 변화가 감소되고 최대 이동도 및 최소 이동도 간의 차이가 감소되어 이동도의 편차가 크게 감소화되면서 안정화된다. 예를 들어 계산에 의하면 저이동도 영역의 폭이 3.1㎛ 인 경우 이동도는 10cm2/Vs 이며 그 편차는 3.6% 정도로 감소된다. 도 3은 도 2의 A 부분의 확대도로서 평균,최대, 최소 이동도치의 편차가 저이동도 영역의 폭의 두께 증가와 함게 감소됨으로 보여준다.
상기와 같은 본 발명은 현재 까지 개발된 poly-Si 는 매우 높은 이동도를 나타냄으로써 현재까지 개발되고 있는 어떤한 소자에도 적용될 수 있기 충분히 높은 이동도(100 cm2/Vs)를 가지며, 이것이 일정 수준이라로 감소되더라도 소자에 적용되기에 충분한 여유의 이동도를 가진다. 예를 들어 5 ~ 30 cm2/Vs 정도의 이동도를 요구하는 OLED의 경우 이동도가 30 cm2/Vs 정도 까지 낮추어져도 제품 품질상 전혀 문제가 없다. 이러한 점을 고려하여 본 발명은 이동도를 소자 성능한 문제가 되지 않는 정도로 낮추며, 이렇게 낮추어진 이동도에의해 이동도의 편차를 감소시킴으로써 동시에 제작되는 여러 반도체 소자의 이동도의 균일도를 증대시키는 것이다. 이와 같이 이동도를 낮춤에 있어서 본 발명은 높은 이동도 영역을 p-Si 로 형성하고 부분적으로 이동도가 낮은 예를 들어 a-Si 로 저이동도영역을 마련하는 것이다.
도 4는 본 발명에 따른 활성영역을 가지는 반도체 소자 제조시 이동도의 편차 변화를 보이는 그래프이다. 고이동도 영역의 이동도가 40 ~ 60 cm2/Vs 이고, 저이동도 영역의 이동도가 약 0.5 cm2/Vs 일때, 저이동도 영역의 길이 변화에 따른 이동도의 편차를 보인다. 이를 통해서 저이동도 영역의 길이가 증가할수록 이동도의 편차가 감소되고 특히 저이동도 영역의 길이가 3 ~ 5 ㎛ 이상에서는 이동도의 변화가 크게 감소되고 안정화됨을 알수 있다.
따라서 본 발명에 따른 반도체 소자는 전자가 이동하는 경로 상에 대부분의 영역을 차지하는 고이동도영역을 마련하고, 고이동도 영역 중간에 부분적으로 저이동도 영역을 마련하여 전자의 이동도를 낮춘다. 이러한 고이동영역과 저이동도영역은 도 1에 도시된 형태와 다른 다양한 유형의 실시예로 변경될 수 있다.
도 5의 (a)에 도시된 실시예에 따르면, 본 발명에 따른 반도체 소자의 활성영역은 고이동도영역(R1)과 저이동도영역(R2)이 다수 반복적으로 배치되는 구조를 가진다.
도 5의 (b)에 도시된 실시예에 따르면, 본 발명에 따른 반도체 소자의 활성영역은 길이가 다른 두 고이동도영역(R1)(R1)의 사이에 저이동도영역(R2)이 배치된다.
도 5의 (c)에 도시된 실시예에 따르면, 본 발명에 따른 반도체 소자의 활성영역은 하나의 고이동도영역(R1)의 일단에 하나의 저이동도영역(R2)이 마련된다.
도 5의 (d)에 도시된 실시예에 따르면, 본 발명에 따른 반도체 소자의 활성영역은 양 고이동도영역(R1)(R1)의 사이에 하나의 저이동도영역(R2)이 경사지게 배치되어 있다.
도 6은 본 발명의 개념에 바탕한 것으로 위의 실시예와는 다른 배치구조를 가지는 실시예를 도시한다.
도 6을 참조하면, 저이동도의 물질, 예를 들어 a-Si 또는 마이크로(micro) poly-Si (poly-Si 에 비해 입경이 작은 결정성 Si, 이하 μ-Si)에 의해 전체 활성영역이 정의되고, 이 영역의 내에 고이동도의 물질 예를 들어 μ-Si 또는 poly-Si 로 된 고이동도영역이 섬(island)의 형태로 배치되어 있다. 이는 전자가 고이동도 물질층을 통과하면서 필히 저이동도의 물질층을 경유하도록 하기 위한 것이다.
여기에서 저이동도 물질과 저이동도 물질은 상대적인 이동도 차이에 따라 선택된다. 예를 들어 저이동도 물질이 a-Si 인 경우 이보다 높은 이동도의 물질 예를 들어 μ-Si, poly-Si 중의 어느 하나가 선택될 수있다. 그리고 저이동도 물질이 μ-Si 인 경우 고이동도 물질로서 poly-Si 이 선택될 수 있다. 한편, 저이동도 물질이 단결정 Si 인 경우 SiGe 가 고이동도 물질로 선택될 수 있다. 여기에서 언급되않은 물질 중에서라도 활성층으로사용될 수 있는 어떤한 물질이라도 선택 가능하며, 이러한 물질에 의한 활성층을 갖는 반도체 소자 및 이를 적용하는 어떠한 장치라도 본 발명의 기술적 범위에 속함은 당연하다.
위와 같은 구조를 가지는 활성층은 다양한 방법에 의해 얻어질 수 있다.
도 7a 에 도시된 바와 같이 PE-CVD 또는 저압 CVD 에 의한 a-Si을 SiO2가 형성된 Si 기판 위에 증착한다.
도 7b에 도시된 바와 같이, 마스크로 저이동도 영역을 정의된 부분을 마스크(M)로 가린 후 엑시머 레이저를 조사하여 레이저에 노출된 부분을 결정화시킨다. 이러한 선택적 ELA(excimer laser annealing)에 의해 도 5c에 도시된 바와 같이 poly-Si 에 의한 고이동도 영역과 a-Si 에 의한 저이동동 영역을 가지는 활성층을 얻는다.
도 8a 에 도시된 바와 같이 CAT-CVD, ICP-CVD, UHV-CVD 에 의해 μ-Si 을 SiO2가 형성된 Si 기판 위에 증착한다.
도 8b에 도시된 바와 같이, 마스크로 저이동도 영역을 정의된 부분을 마스크(M)로 가린 후 엑시머 레이저를 조사하여 레이저에 노출된 μ-Si의 부분을 재결정화시킨다. 이러한 마스크에 의한 선택적 ELA(excimer laser annealing)에 의해 도 8c에 도시된 바와 같이 poly-Si 에 의한 고이동도 영역과 μ-Si 에 의한 저이동동 영역을 가지는 활성영역을 얻는다.
도 7a 내지 도 7c 및 도 8a 내지 도 8c는 활성영역에 저이동도영역과 고이동도영역을 형성하는 과정은 예를 들어 TFT 또는 이를 갖는 디스플레이 소자의 제조과정 중에 수행되며, 목적하는 반도체 소자를 위해 적절히 변경될 수 있다.
상기와 같은 공정은 웨이퍼 단위로 이루어 지며 일반적으로 알려진바와 같은 X-Y 스테이지 상에 웨이퍼를 탑재한 후 한번의 공정에 의해 상기와 같은 활성영역을 가지는 다수의 채널이 동시에 형성된다.
도 9은 본 발명에 따른 TFT의 개략적 단면도이다.
도 9를 참조하면, SiO2 절연막(11)이 형성된 기판(10)의 상면에 실리콘 필름층(20)이 형성되어 있다. 실리콘 필름층(20) 위에는 실리콘 필름층(20)의 양단 부분에 대응하는 콘택홀(31,32)을 가지는 게이트 절연층(30)이 형성되어 있다. 게이트 절연층(30)에서 상기 상기 콘택홀(31, 32) 사이의 중앙부분에 게이트(40)가 형성되어 있고, 이 위에 IMD(intermetallic dielectric) 층(50)이 형성되어 있다. IMD 층(50)에는 상기 콘택홀(31,32)에 일치하는 콘택홀(51,52)이 형성되어 있다. 상기 IMD 층(50)에서 콘택홀(51, 52)의 위에는 소스 전극(61) 및 드레인 전극(62)이 형성되어 그 하부의 실리콘 필름층(20)의 양단에 각각 전기적으로 접촉된다.
실리콘 필름층(20)에서 상기 소스 전극(61)과 드레인 전극(62)이 접촉되는 부분은 고전도성을 가지는 도핑영역이며, 이들 사이의 영역은 게이트(40)에 의한 전계 효과가 발생하는 활성영역이다. 활성영역은 전술한 바와 같은 고이동도영역(R1)과 저이동도영역(R2)을 가진다. 도 6에 도시된 활성영역은 도 1에 도시된 형태로 고이동도영역(R1) 및 저이동도영역(R2)이 배치된 구조를 가진다.
상기와 같은 활성영역은 도 5 및 도 6에 도시된 형태를 가질 수 있다. 상기 활성영역은 그 양측의 도핑된 영역 즉 소스와 드레인과 함께 하나의 Si 필름층으로 부터 얻어진다. 잘알려진 바와 같이 소스와 드레인은 고농도로 도핑된 영역이다. 이들 사이의 활성영역은 고이동도를 가지도록 선택적으로 결정화되거나 국부적으로 이동도를 달리하도록 차별적으로 결정화된 영역이다. 이러한 선택적 결정화 또는 차별적 결정화는 앞에서 설명되었으므로 더 이상 깊이 설명되지 않는다.
이러한 TFT는 반도체 메모리 소자, 평판 디스플레이 소자 등과 같은 분야에 폭넓게 사용될 수 있다. 전술한 기판은 유리 또는 플라스틱에 의해 형성될 수 있다. 플라스틱을 기판으로 사용하는 소자에는 평판 디스플레이 소자, 특히 OLED를 들수 있다. 즉, 본 발명은 OLED에 특히 적합하다.
위에서 설명된 TFT 는 소위 탑게이트 형이다. 그러나, 상기와 같은 구조의 활성영역을 가지는 한 바텀게이트 형에도 적용가능하며, 앞에서 설명된 내용을 배경으로 용이하게 구현될 수 있을 것이다.
상기한 바와 같이 본 발명은 활성영역의 불필요하게 높은 이동도를 낮추면서 이를 통해 이동도의 균일성을 높인다. 이러한 이동도의 균일성 향상은 고이동도 영역과 저이동도 영역의 적용에 의해 가능하며, 이로써 이를 적용하는 장치 예를 들어 평판 디스플레이 소자, 나아가서는 OLED 의 품질을 크게 향상시킨다.
이러한 본 발명은 실리콘을 기반으로 하는 반도체 소자, 특히 전계에 의해 채널을 형성하는 활성층을 가지는 어떠한 소자에도 적용 가능하다. 가장 널리 사용될수 있는 분야는 TFT 이며, 따라서 대표적인 타겟 제품은 평판 디스플레이 소자이다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
도 1은 본 발명에 따른 반도체 소자의 활성영역을 설명하는 도면이다.
도 2는 본 발명에 따른 반도체 소자에서 저이동도 영역의 길이 변화에 따른 이동도 변화를 보이는 그래프이다.
도 3은 도 2의 A 부분의 확대해 보인 그래프이다.
도 5는 본 발명에 따른 반도체 소자에서 저이동도 영역의 길이 변화에 따른 이동도의 편차 변화를 보이는 그래프이다.
도 6은 본 발명에 따른 반도체 소자의 다양한 활성영역의 패턴을 보이는 도면이다.
도 7a 내지 도 7c는 본 발명에 따른 반도체 소자의 활성영역의 제조방법을 설명하는 도면이다.
도 8a 내지 도 8c는 본 발명에 따른 반도체 소자의 활성영역의 다른 제조방법을 설명하는 도면이다.
도 9a 내지 도 9c는 본 발명에 따른 반도체 소자의 활성영역의 또 다른 제조방법을 설명하는 도면이다.
도 10은 본 발명에 따른 박막트랜지스터의 일례를 보이는 개략적 단면도이다.

Claims (12)

  1. 전자 이동 경로 상에 고이동도 영역과 저이동도 영역을 포함하는 실리콘 계 활성영역을 가지는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 고이동도 영역과 저이동도 영역 중 적어도 어느 하나는 다수 개 마련되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 저이동도 영역을 중앙으로 그 양측에 상기 고이동도영역이 마련되어 있는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 고이동도 영역은 다결정 구조를 가지며,
    상기 저이동도 영역은 비정질 구조를 가지는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 고이동도 영역은 다결정 구조를 가지며,
    상기 저이동도 영역은 마이크로 다결정 구조를 가지는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 고이동도 영역은 SiGe 결정 구조를 가지며,
    상기 저이동도 영역은 단결정 구조를 가지는 것을 특징으로 하는 반도체 소자.
  7. Si-계 채널;
    상기 채널 양측에 마련되는 소스와 드레인;
    상기 채널에 전계를 인가하는 게이트와 상기 활성층과 게이트 사이에 개재되는 절연층을 구비하며,
    상기 채널은 전자 이동 경로 상에 고이동도 영역과 저이동도 영역을 포함하는 구조를 가지는 것을 특징으로 하는 박막트랜지스터.
  8. 제 7 항에 있어서,
    상기 고이동도 영역과 저이동도 영역 중 적어도 어느 하나는 다수 개 마련되는 것을 특징으로 하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 저이동도 영역을 중앙으로 그 양측에 상기 고이동도영역이 마련되어 있는 것을 특징으로 하는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 고이동도 영역은 다결정 구조를 가지며,
    상기 저이동도 영역은 비정질 구조를 가지는 것을 특징으로 하는 반도체 소자.
  11. 제 7 항에 있어서,
    상기 고이동도 영역은 다결정 구조를 가지며,
    상기 저이동도 영역은 마이크로 다결정 구조를 가지는 것을 특징으로 하는 반도체 소자.
  12. 제 7 항에 있어서,
    상기 고이동도 영역은 SiGe 결정 구조를 가지며,
    상기 저이동도 영역은 단결정 구조를 가지는 것을 특징으로 하는 반도체 소자.
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