KR20050066202A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 게이트 전극의 표면에 버퍼 산화막 형성 후 질화막 형성 전에 버퍼 산화막의 표면에 흡착된 불순물을 제거함으로써 질화막의 증착두께를 늘리고, 셀 전압을 높일 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 게이트 전극의 표면에 버퍼 산화막 형성 후 질화막 형성 전에 버퍼 산화막의 표면에 흡착된 불순물을 제거함으로써 질화막의 증착두께를 늘리고, 셀 전압을 높일 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 크기가 작아짐에 따라 소자내에 증착되는 막(Film)들의 두께도 또한 얇아진다. 특히, 게이트 스페이서의 형성시 질화막을 사용하는데, 반도체 기판에 직접 증착된 질화막은 후속 열처리 공정시 반도체 기판에 스트레스를 가하여 소자의 특성을 열화시킨다. 이를 완화하기 위하여 버퍼 산화막을 개재시키는 기술이 제안되었다.
또한, 게이트 채널의 길이도 짧아지기 때문에 단채널 효과(short channel effect)에 의한 셀(Cell) 전압의 강하를 막고자 문턱전압 조절용 이온주입량을 증가시킨다. 그러나, 이러한 이온주입량의 증가를 통한 문턱전압 조절은 저항의 증가를 동반하여 저항성 쿨롱 페일(Coulomb fail)을 유발함은 물론 쓰기시간(tWR)의 증가를 가져오게 되며, 고농도 소스/드레인 접합 영역의 감소 및 공핍영역의 폭 감소에 따라 누설전류량이 증가하게 된다는 문제점이 있다. 또한, 이에 의해 리프레쉬(refresh) 시간이 감소하게 된다는 문제점도 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 게이트 전극의 표면에 버퍼 산화막 형성 후 질화막 형성 전에 버퍼 산화막의 표면에 흡착된 불순물을 제거함으로써 질화막의 증착두께를 늘리고, 셀 전압을 높일 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법의 특징은,
반도체 소자의 제조 방법에 있어서,
반도체 기판상에 소자분리막에 의해 정의된 활성영역을 형성하는 공정과,
상기 활성영역에 문턱전압 조절을 위한 이온주입을 실시하는 공정과,
상기 구조상에 게이트 전극을 형성하는 공정과,
상기 구조의 전표면에 저압 화학기상증착(LP CVD)법으로 TEOS 산화막을 증착하는 공정과,
상기 구조에 세정을 실시하는 공정과,
상기 구조의 전표면에 화학기상증착(CVD)법으로 Si3N4 막을 증착하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 이온주입 공정은 1.55E13 ~ 1.65E13 개 / ㎠ 의 도즈량으로 0 ~ 60°틸트 이온주입인 것과, 상기 세정공정은 황산수용액 및 SC-1 중 하나이상의 것으로 실시하는 것과, 상기 황산수용액은 H2SO4 : H2O 의 비율이 1 : 4 ~ 1 : 50 인 것을 특징으로 한다.
이하 본 발명에 따른 반도체 소자의 제조 방법에 관하여 첨부도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명에 따른 반도체 소자의 박막 형성 공정도이다.
도 1a 를 참조하면, 반도체 기판(10) 상에 소자분리막(12)에 의하여 정의된 활성영역(14)을 형성한다.
그다음, 활성영역(14)에 문턱전압 조절을 위한 이온주입을 실시한다. 여기서, 상기 이온주입 공정은 1.55E13 ~ 1.65E13 개 / ㎠ 의 도즈량으로 0 ~ 60°의 틸트각으로 수행되는 경사 이온주입인 것이 바람직하다. 상기 이온주입 공정은 0 ~ 90°의 방향(orient)을 시작으로 0 ~ 4 회전 방식으로 실시한다. 상기 도즈량은 본 발명의 실시예에 따른 것으로, 통상의 이온주입량보다 5 ~ 10 % 감소된 양으로 진행하는 것이다. 즉, 세정공정의 추가에 따른 질화막 증착계면의 특성 향상으로 상기 감소된 도즈량에 의하더라도 셀 전압을 강하시키지 않는다.
도 1b 를 참조하면, 상기 구조상에 게이트 전극(16)을 형성한다.
도 1c 를 참조하면, 상기 구조의 전표면에 저압 화학기상증착(LP CVD)법으로 TEOS 산화막(18)을 증착한다.
그다음, 상기 구조물을 세정한다. 여기서, 상기 세정공정은 황산수용액 및 SC-1 중 하나이상의 것으로 실시하는 것과, 상기 황산수용액은 H2SO4 : H2O 의 부피 비율이 1 : 4 ~ 1 : 50 인 것이 바람직하다. SC-1은 NH4OH, H2O2 및 DIW(de-ionized water)의 합성 용액이다.
도 1d 를 참조하면, 상기 구조의 전표면에 화학기상증착(CVD)법으로 Si3N4 막(20)을 증착한다. 상기의 세정공정에 의하여 Si3N4 막(20)의 증착두께 및 소자의 전압 특성이 향상된다.
도 2 는 본 발명에 따른 리프레쉬 및 쓰기 시간 실험치 변화도로서, 문턱전압 조절용 이온주입 공정에서의 도즈량의 변화에 따른 리프레쉬 시간 및 쓰기시간의 변화도로서 실험치에 근거한 것이다.
도 2 를 참조하면, 좌측의 리프레쉬 시간은 도즈량이 감소할수록 증가됨을 볼 수 있다. 또한, 우측의 쓰기시간은 도즈량이 감소할수록 감소됨을 볼 수 있다. 즉, 세정공정을 실시한 후 종래 기술에 따른 도즈량보다 감소된 도즈량의 이온주입을 통해서 소자의 특성이 현저히 개선됨을 알 수 있다.
표 1 은 지연시간(delay time) 별 세정공정의 유무에 따른 증착두께의 변화를 나타낸 것이다.
표 1 을 참조하면, 버퍼 산화막인 TEOS 산화막을 100 Å 의 두께로 증착시킨 후 세정공정을 실시한 경우와 실시하지 않은 경우에 각각 10시간과 5일(60시간) 후 질화막을 90 Å 의 두께로 증착시켰을 때의 실제 질화막 두께가 제시되어 있다.
[표 1]
TEOS 100 Å
Delay Time 10 hr 5 day
Cleaning RN RN
NITRIDE 90 Å
NitrideThickness AVG 82.6 76.9 82.7 69.3
MAX 84.1 79.0 84.0 75.1
MIN 81.5 75.2 81.7 67.1
MAX-MIN 2.6 3.8 2.3 8.0
여기서, R 은 황산수용액에 의한 세정을 나타내고, N 은 SC-1에 의한 세정을 나타낸다.
먼저, TEOS 산화막 증착 후 10 시간이 지난 경우, 세정공정을 실시하지 않은 경우는 평균 76.9 Å의 두께로 증착되나, 세정공정을 실시한 경우에는 평균 82.6 Å 의 두께로 증착된다. 세정공정을 실시하지 않은 채 60시간(5일)이 지난 경우에는 평균 69.3 Å의 두께로 증착되나, 세정공정을 실시한 경우에는 평균 82.7 Å 의 두께로 증착된다.
세정공정을 실시하지 않은 경우 10시간 경과후에는 76.9 Å이나 60시간 경과후에는 69.3 Å으로, 증착두께가 현저히 줄어듦을 알 수 있다. 그러나 세정공정을 실시한 경우 10시간과 60시간 경과후에는 각각 82.6 Å과 82.7 Å으로 별 차이가 없다.
표 2 는 세정공정의 적용에 의한 문턱전압 조절용 이온주입량의 하향에 따른 소자의 특성 및 리프레쉬(refresh)와 쓰기시간(tWR)의 개선을 나타낸 것이다.
[표 2]
Cell Vt Imp. 1.70E13 1.60E13
Pre-Cl'n skip ●
RN ● ●
Vtsat(V) 0.741 0.787 0.740
Idsat(㎂) 37.7 36.3 39
BVdss(V) 5.0 5.0 5.1
GIDLBV(V) 4.4 4.4 4.6
refresh(ms) 130 130 150
tWR(ns) 7 7 4.1
표 2 를 참조하면, 같은 이온주입량으로 이온주입을 할 경우 후에 세정공정을 거치느냐에 따른 변화와, 세정공정을 거치되 이온주입량을 낮춘 경우에 따른 변화를 알 수 있다.
여기서, 세정공정 적용시, Idsat는 2.3㎂ 증가하고, BVdss는 0.1V 증가하며, SN GIDL BV는 0.2V 증가한다. 그리고, 리프레쉬 시간은 20ms 향상되고, 쓰기시간은 약 3ns 가 절약된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은, 게이트 전극의 표면에 버퍼 산화막 형성 후 질화막 형성 전에 버퍼 산화막의 표면에 흡착된 불순물을 제거함으로써 질화막의 증착두께를 늘리고, 셀 전압을 높일 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1d 는 본 발명에 따른 반도체 소자의 박막 형성 공정도.
도 2 는 본 발명에 따른 리프레쉬 및 쓰기 시간 실험치 변화도.
< 도면의 주요한 부분에 대한 부호의 설명 >
10 : 반도체 기판 12 : 소자분리막
14 : 활성영역 16 : 게이트 전극
18 : 버퍼 산화막 20 : Si3N4 막

Claims (5)

  1. 반도체 기판상에 소자분리막에 의해 정의된 활성영역을 형성하는 공정과,
    상기 활성영역에 문턱전압 조절을 위한 이온주입을 실시하는 공정과,
    상기 구조상에 게이트 전극을 형성하는 공정과,
    상기 구조의 전표면에 저압 화학기상증착(LP CVD)법으로 TEOS 산화막을 증착하는 공정과,
    상기 구조물을 세정하는 공정과,
    상기 구조의 전표면에 화학기상증착(CVD)법으로 Si3N4 막을 증착하는 공정을 구비하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 이온주입 공정은 1.55E13 ~ 1.65E13 개 / ㎠ 의 도즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 이온주입 공정은 0 ~ 60°의 틸트각으로 수행되는 경사 이온주입인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 세정공정은 황산수용액 및 SC-1 중 하나이상의 것으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 황산수용액은 H2SO4 : H2O 의 부피 비율이 1 : 4 ~ 1 : 50 인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010014446A1 (en) * 2008-07-28 2010-02-04 Zimmer, Inc. Mosaicplasty constructs
KR102307487B1 (ko) 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910003826A (ko) 1989-07-03 1991-02-28 빈센트 죠셉 로너 저 전류 레벨에서 개선된 성능을 갖는 저 잡음 및 고 이득의 mesfet 제조방법
JPH03276718A (ja) 1990-03-27 1991-12-06 Fujitsu Ltd 半導体装置の製造方法
TW333671B (en) * 1996-03-25 1998-06-11 Sanyo Electric Co The semiconductor device and its producing method
KR100239707B1 (ko) * 1996-11-27 2000-01-15 김영환 반도체 소자의 제조방법
US6083795A (en) * 1998-02-09 2000-07-04 Taiwan Semiconductor Manufacturing Company Large angle channel threshold implant for improving reverse narrow width effect
US6037204A (en) * 1998-08-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Silicon and arsenic double implanted pre-amorphization process for salicide technology
US6074919A (en) * 1999-01-20 2000-06-13 Advanced Micro Devices, Inc. Method of forming an ultrathin gate dielectric
US6232164B1 (en) * 1999-05-24 2001-05-15 Taiwan Semiconductor Manufacturing Company Process of making CMOS device structure having an anti-SCE block implant
US6180543B1 (en) * 1999-07-06 2001-01-30 Taiwan Semiconductor Manufacturing Company Method of generating two nitrogen concentration peak profiles in gate oxide
US6294448B1 (en) * 2000-01-18 2001-09-25 Taiwan Semiconductor Manufacturing Company Method to improve TiSix salicide formation
JP3769208B2 (ja) * 2001-06-04 2006-04-19 株式会社東芝 半導体装置の製造方法と半導体装置
JP2003142435A (ja) * 2001-10-31 2003-05-16 Fujimi Inc 研磨用組成物およびそれを用いた研磨方法
KR100470942B1 (ko) * 2003-06-27 2005-03-14 주식회사 하이닉스반도체 반도체 소자의 터널산화막 형성 방법

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