JPH03276718A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03276718A JPH03276718A JP2077952A JP7795290A JPH03276718A JP H03276718 A JPH03276718 A JP H03276718A JP 2077952 A JP2077952 A JP 2077952A JP 7795290 A JP7795290 A JP 7795290A JP H03276718 A JPH03276718 A JP H03276718A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲートもしくはその上に被着された絶縁膜上からチャネ
ルドーズを行ってＦＥＴのしきい値Ｖいを制御するため
のイオン注入方法に関し。
ルドーズを行ってＦＥＴのしきい値Ｖいを制御するため
のイオン注入方法に関し。
チャネルドーズの際に、フィールド酸化膜の直下には注
入されないようにして、素子領域間の耐圧劣化を防止す
ることを目的とし。
入されないようにして、素子領域間の耐圧劣化を防止す
ることを目的とし。
１）半導体基板（１）上の素子領域の周囲にフィールド
酸化膜（２）を形成し、該素子領域上にゲート酸化膜（
３）とゲート（４）を順次形成する工程と、該基板上全
面に、後記平坦化材料膜（１０）に対するエツチングス
トッパ膜（９）と、該平坦化材料膜（１０）を順次被着
する工程と、該平坦化材料膜０ωをエツチングストッパ
膜（９）が露出するまでエッチバックして基板表面を平
坦化する工程と、該基板にチャネルドーズのイオンを注
入する工程とを有するように構成する。
酸化膜（２）を形成し、該素子領域上にゲート酸化膜（
３）とゲート（４）を順次形成する工程と、該基板上全
面に、後記平坦化材料膜（１０）に対するエツチングス
トッパ膜（９）と、該平坦化材料膜（１０）を順次被着
する工程と、該平坦化材料膜０ωをエツチングストッパ
膜（９）が露出するまでエッチバックして基板表面を平
坦化する工程と、該基板にチャネルドーズのイオンを注
入する工程とを有するように構成する。
２）上記の製造方法であって、素子領域を開口した注入
マスクを形成して、該基板にチャネルドーズのイオンを
注入する工程を有するように構成する。
マスクを形成して、該基板にチャネルドーズのイオンを
注入する工程を有するように構成する。
本発明は半導体装置の製造方法に係り、特にゲートもし
くはその上に被着された絶縁膜上からチャネルドーズを
行ってＦＥＴのしきい値Ｖいを制御するためのイオン注
入方法に関する。
くはその上に被着された絶縁膜上からチャネルドーズを
行ってＦＥＴのしきい値Ｖいを制御するためのイオン注
入方法に関する。
近年、半導体デバイス、特にマスクＲＯＭやゲートアレ
イにおいては、製造手番と納期が短いことが要求されて
いる。
イにおいては、製造手番と納期が短いことが要求されて
いる。
そこで、 ＦＥＴをあらかじめ作っておき、最後にチャ
ネルドーズを行ってユーザの要求に合った製品を作るこ
とにより、短手番、短納期に対応する方法が採られてい
る。
ネルドーズを行ってユーザの要求に合った製品を作るこ
とにより、短手番、短納期に対応する方法が採られてい
る。
本発明はこのようなデバイスのしきい値制御のためのイ
オン注入に利用することができる。
オン注入に利用することができる。
第２図（ａ）、 （ｂ）は従来の例による１ゲートもし
くはその上に被着された絶縁膜上からチャネルドーズを
行ってＦＥＴのしきい値電圧Ｖｔｈを制御するためのイ
オン注入方法を説明する断面図である。
くはその上に被着された絶縁膜上からチャネルドーズを
行ってＦＥＴのしきい値電圧Ｖｔｈを制御するためのイ
オン注入方法を説明する断面図である。
第２図（ａ）において、１はｐ型珪素（ｐ−３ｉ）基板
。
。
２はフィールド酸化膜で二酸化珪素（Ｓ ｉ Ｏ２）膜
、３はゲート酸化膜でＳｉＯ□膜、４はゲート、５とソ
ース領域、６はドレイン領域、７は層間絶縁膜でＳｉＯ
□膜、８は層間絶縁膜でＰＳＧ （りん珪酸ガラス）膜
である。
、３はゲート酸化膜でＳｉＯ□膜、４はゲート、５とソ
ース領域、６はドレイン領域、７は層間絶縁膜でＳｉＯ
□膜、８は層間絶縁膜でＰＳＧ （りん珪酸ガラス）膜
である。
ここで、 ＰＳＧ膜８膜上上ゲート４を通して、しきい
値電圧制御のイオンをチャネル領域に打ち込むと、フィ
ールド酸化膜２の縁部の薄くなった部分はイオンが突き
抜けて注入されて、イオン注入領域１２は図示のように
フィールド酸化膜２の下側にも形成されてしまう。
値電圧制御のイオンをチャネル領域に打ち込むと、フィ
ールド酸化膜２の縁部の薄くなった部分はイオンが突き
抜けて注入されて、イオン注入領域１２は図示のように
フィールド酸化膜２の下側にも形成されてしまう。
そこで、第２図（ｂ）のように１注入マスクとしてフィ
ールド酸化膜２に位置合わせして素子領域を開口したレ
ジスト膜１１を形成してイオン注入することが考えられ
る。
ールド酸化膜２に位置合わせして素子領域を開口したレ
ジスト膜１１を形成してイオン注入することが考えられ
る。
この場合もレジスト膜１１の位置合わせずれにより１
イオン注入領域１３は図示のようにフィールド酸化膜２
の下側にも形成されてしまう。
イオン注入領域１３は図示のようにフィールド酸化膜２
の下側にも形成されてしまう。
なお５図示されていないが、フィールド酸化膜２の下側
には基板と同導電型のチャネルカット用不純物が導入さ
れているが、上記のイオン注入により導電型を反転して
しまうようになる。
には基板と同導電型のチャネルカット用不純物が導入さ
れているが、上記のイオン注入により導電型を反転して
しまうようになる。
特に、デバイスの微細化が進み、パターン断面のアスペ
クト比（縦／横）の増加にともない、レジストパターン
の位置合わせ余裕がなくなってきた。また、アスペクト
比の増加にともない、イオン注入のプロファイルの横方
向の拡散も問題となっている。
クト比（縦／横）の増加にともない、レジストパターン
の位置合わせ余裕がなくなってきた。また、アスペクト
比の増加にともない、イオン注入のプロファイルの横方
向の拡散も問題となっている。
これらの現象により、素子領域間の耐圧を保つことが難
しくなってきた。従って、 ＰＳＧ膜８膜上上ゲートを
通してイオン注入する場合、フィールド酸化膜２を突き
抜けないように２選択性のある注入方法が必要となる。
しくなってきた。従って、 ＰＳＧ膜８膜上上ゲートを
通してイオン注入する場合、フィールド酸化膜２を突き
抜けないように２選択性のある注入方法が必要となる。
従来例では、イオン注入の横方向拡散３第２図（ｂ）の
ように注入マスクのシフト等による素子領域間の耐圧劣
化がおき、ひどい場合は完全につながってしまうことが
ある。その結果１回路は動作しなくなる。
ように注入マスクのシフト等による素子領域間の耐圧劣
化がおき、ひどい場合は完全につながってしまうことが
ある。その結果１回路は動作しなくなる。
本発明は、ゲートもしくはその上に被着された絶縁膜上
からチャネルドーズを行っても、フィールド酸化膜の直
下には注入されないようにして。
からチャネルドーズを行っても、フィールド酸化膜の直
下には注入されないようにして。
素子領域間の耐圧劣化を防止することを目的とする。
上記課題の解決は。
１）半導体基板（１）上の素子領域の周囲にフィールド
酸化膜（２）を形成し、該素子領域上にゲート酸化膜（
３）とゲート（４）を順次形成する工程と、該基板上全
面に、後記平坦化材料膜０ωに対するエツチングストッ
パ膜（９）と、該平坦化材料膜（１０）を順次被着する
工程と、該平坦化材料膜０■をエッチングストッパ膜（
９）が露出するまでエッチバックして基板表面を平坦化
する工程と、該基板にチャネルドーズのイオンを注入す
る工程とを有する半導体装置の製造方法、あるいは ２）上記の製造方法であって、素子領域を開口した注入
マスクを形成して、該基板にチャネルドーズのイオンを
注入する工程を半導体装置の製造方法により達成される
。
酸化膜（２）を形成し、該素子領域上にゲート酸化膜（
３）とゲート（４）を順次形成する工程と、該基板上全
面に、後記平坦化材料膜０ωに対するエツチングストッ
パ膜（９）と、該平坦化材料膜（１０）を順次被着する
工程と、該平坦化材料膜０■をエッチングストッパ膜（
９）が露出するまでエッチバックして基板表面を平坦化
する工程と、該基板にチャネルドーズのイオンを注入す
る工程とを有する半導体装置の製造方法、あるいは ２）上記の製造方法であって、素子領域を開口した注入
マスクを形成して、該基板にチャネルドーズのイオンを
注入する工程を半導体装置の製造方法により達成される
。
本発明は、ゲート上、もしくはその上に被着された絶縁
膜上にエツチングストッパ膜を介してレジスト膜等の平
坦化可能な膜を被着し、エッチバックして表面を平坦化
し、 （またはその上にフィールド酸化膜に位置合わせ
して注入マスクのレジストパターンを形成して）チャネ
ルドーズの注入を行うと、チャネル上の被覆層は従来例
と略同じであるためチャネルドーズの条件は大きく変わ
らないが、ソース、ドレイン領域及びフィールド酸化膜
上の被覆層は厚くなることにより、フィールド酸化膜の
下側への注入を阻止するようにしたものである。
膜上にエツチングストッパ膜を介してレジスト膜等の平
坦化可能な膜を被着し、エッチバックして表面を平坦化
し、 （またはその上にフィールド酸化膜に位置合わせ
して注入マスクのレジストパターンを形成して）チャネ
ルドーズの注入を行うと、チャネル上の被覆層は従来例
と略同じであるためチャネルドーズの条件は大きく変わ
らないが、ソース、ドレイン領域及びフィールド酸化膜
上の被覆層は厚くなることにより、フィールド酸化膜の
下側への注入を阻止するようにしたものである。
第１図（ａ）〜（ｅ）は本発明の一実施例による。ゲー
トもしくはその上に被着された絶縁膜上からチャネルド
ーズを行ってＦＥＴのしきい値電圧Ｖｔｈを制御するた
めのイオン注入方法を説明する断面図である。
トもしくはその上に被着された絶縁膜上からチャネルド
ーズを行ってＦＥＴのしきい値電圧Ｖｔｈを制御するた
めのイオン注入方法を説明する断面図である。
第１図（ａ）において、 ｐ−５ｉ基板１上にＬＯＣＯ
３（部分酸化）法を用いてフィールド酸化膜として５４
０ｇ膜を形成し、その内部に素子領域を画定する。
３（部分酸化）法を用いてフィールド酸化膜として５４
０ｇ膜を形成し、その内部に素子領域を画定する。
次に、ゲート酸化膜の５ｉＯ７膜３を介して多結晶珪素
（ポリＳｉ）からなるゲート４を形成し、ゲートに自己
整合してｎ型不純物のイオンを注入してソース領域５．
ドレイン領域６を形成する。
（ポリＳｉ）からなるゲート４を形成し、ゲートに自己
整合してｎ型不純物のイオンを注入してソース領域５．
ドレイン領域６を形成する。
次に、基板上に気相成長（ＣＶＤ）法を用いて３層間絶
縁膜としてＳｉＯ□膜７．ＰＳＧ膜８を順次成長する。
縁膜としてＳｉＯ□膜７．ＰＳＧ膜８を順次成長する。
ここまでは、従来例と同じである。
第１図（ｂ）において、 ＣＶＤ法により、基板上にレ
ジストＳＯＧ等の平坦化材料に対するエツチングストッ
パ膜として厚さ１（１０人程ロー窒化珪素（ＳｉＪａ）
膜９を成長する。
ジストＳＯＧ等の平坦化材料に対するエツチングストッ
パ膜として厚さ１（１０人程ロー窒化珪素（ＳｉＪａ）
膜９を成長する。
次に１基板上全面に、基板表面が平坦化する厚さに平坦
化材料膜としてレジスト膜（またはＳＯＧ膜）１０を被
着する。
化材料膜としてレジスト膜（またはＳＯＧ膜）１０を被
着する。
第１図（Ｃ）において、レジスト膜１０をＳｉ、Ｎａ膜
９が露出するまでエッチバックして基板表面を平坦化す
る。
９が露出するまでエッチバックして基板表面を平坦化す
る。
エツチング条件は、エツチングガスとして酸素ガスを用
い、これを０．５ Ｔｏｒｒに減圧して１周波数１３．
５６ ＭＨｚの電力を基板当たり５（１０−印加する。
い、これを０．５ Ｔｏｒｒに減圧して１周波数１３．
５６ ＭＨｚの電力を基板当たり５（１０−印加する。
第１図（ｄ）において、注入マスクとしてゲート４に位
置合わせして素子領域を開口したレジスト膜１１を形成
して、レジスト膜１１を注入マスクとしてチャネルドー
ズのイオンを注入する。
置合わせして素子領域を開口したレジスト膜１１を形成
して、レジスト膜１１を注入マスクとしてチャネルドー
ズのイオンを注入する。
第１図（ｅ）において、注入マスク用レジスト膜１１・
及び平坦化用レジスト膜１０を剥離する。
及び平坦化用レジスト膜１０を剥離する。
この後は５通常の工程によりソース、ドレイン上の絶縁
膜を開口し、コンタクトをとってＦＥＴを完成する。
膜を開口し、コンタクトをとってＦＥＴを完成する。
実施例では注入マスク用レジスト膜１１を用いたが、こ
れを用いないで、エッチバックして基板表面を平坦化後
、フィールド酸化膜のみの選択性を利用してイオン注入
してもよい。
れを用いないで、エッチバックして基板表面を平坦化後
、フィールド酸化膜のみの選択性を利用してイオン注入
してもよい。
また、実施例では第１図（ｅ）においてレジスト膜を剥
離したが、そのまま次工程を行ってもよい。
離したが、そのまま次工程を行ってもよい。
以上説明したように本発明によれば、ゲートもしくはそ
の上に被着された絶縁膜上からチャネルドーズを行って
も、フィールド酸化膜の直下には注入されることなく、
素子領域間の耐圧劣化を防止することができた。
の上に被着された絶縁膜上からチャネルドーズを行って
も、フィールド酸化膜の直下には注入されることなく、
素子領域間の耐圧劣化を防止することができた。
第１図（ａ）〜（ｅ）は本発明の一実施例による。ゲー
トもしくはその上に被着された絶縁膜上からチャネルド
ーズを行ってＦＥＴのしきい値電圧Ｖｔｈを制御するた
めのイオン注入方法を説明する断面図。 第２図（ａ）、 （ｂ）は従来例による。ゲートもしく
はその上に被着された絶縁膜上からチャネルドーズを行
ってＦＥＴのしきい値電圧Ｖいを制御するためのイオン
注入方法を説明する断面図である。 図において １は半導体基板でｐ−３ｉ基板 ２はフィールド酸化膜でＳｉＯ□膜。 ３はゲート酸化膜でＳｉＯ□膜。 ４はゲート。 ５はソース領域。 ６はドレイン領域。 ７は層間絶縁膜で５ｉＯｚ膜。 ８は眉間絶縁膜でＰＳＧ膜。 ９はエツチングストッパ膜で５ｉＪｎ膜。 １０は平坦化材料膜でレジスト膜（ＳＯＧ膜）。 １１は注入マスクでレジスト膜 １
トもしくはその上に被着された絶縁膜上からチャネルド
ーズを行ってＦＥＴのしきい値電圧Ｖｔｈを制御するた
めのイオン注入方法を説明する断面図。 第２図（ａ）、 （ｂ）は従来例による。ゲートもしく
はその上に被着された絶縁膜上からチャネルドーズを行
ってＦＥＴのしきい値電圧Ｖいを制御するためのイオン
注入方法を説明する断面図である。 図において １は半導体基板でｐ−３ｉ基板 ２はフィールド酸化膜でＳｉＯ□膜。 ３はゲート酸化膜でＳｉＯ□膜。 ４はゲート。 ５はソース領域。 ６はドレイン領域。 ７は層間絶縁膜で５ｉＯｚ膜。 ８は眉間絶縁膜でＰＳＧ膜。 ９はエツチングストッパ膜で５ｉＪｎ膜。 １０は平坦化材料膜でレジスト膜（ＳＯＧ膜）。 １１は注入マスクでレジスト膜 １
Claims (1)
- 【特許請求の範囲】 １）半導体基板（１）上の素子領域の周囲にフィールド
酸化膜（２）を形成し、該素子領域上にゲート酸化膜（
３）とゲート（４）を順次形成する工程と、該基板上全
面に、後記平坦化材料膜（１０）に対するエッチングス
トッパ膜（９）と、該平坦化材料膜（１０）を順次被着
する工程と、 該平坦化材料膜（１０）をエッチングストッパ膜（９）
が露出するまでエッチバックして基板表面を平坦化する
工程と、 該基板にチャネルドーズのイオンを注入する工程とを有
することを特徴とする半導体装置の製造方法。 ２）請求項１記載の製造方法であって、素子領域を開口
した注入マスクを形成して、該基板にチャネルドーズの
イオンを注入する工程を有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077952A JPH03276718A (ja) | 1990-03-27 | 1990-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077952A JPH03276718A (ja) | 1990-03-27 | 1990-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276718A true JPH03276718A (ja) | 1991-12-06 |
Family
ID=13648350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2077952A Pending JPH03276718A (ja) | 1990-03-27 | 1990-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049248B2 (en) | 2003-12-26 | 2006-05-23 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
-
1990
- 1990-03-27 JP JP2077952A patent/JPH03276718A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049248B2 (en) | 2003-12-26 | 2006-05-23 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
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