KR20050059412A - 적층 세라믹 전자부품 - Google Patents

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Abstract

코일용 도체의 패턴 형상이나 코일의 권취수를 변경하지 않고, 적어도 2개의 코일의 인덕턴스를 각각 조정할 수 있는 적층 세라믹 전자부품을 제공한다. 입출력 전극의 위치관계로부터, 코일(La)의 권취수가 코일(Lb)의 권취수보다 적어지는 경우에는 권취수가 적은 코일(La)측의 외층(25a)의 두께(환언하면, 거리(T1))를 크게 하여 외층(25a)의 자로단면적을 크게 한다. 이것에 의해, 권취수가 적은 코일(La)의 인덕턴스를 증가시킨다. 반대로, 권취수가 많은 코일(Lb)측의 외층(25b)의 두께(환언하면, 거리(T2))를 작게 하여, 외층(25b)의 자로단면적을 작게 한다. 이것에 의해, 권취수가 많은 코일(Lb)의 인덕턴스를 감소시킨다.

Description

적층 세라믹 전자부품{LAMINATE-TYPE CERAMIC ELECTRONIC COMPONENT}
본 발명은, 적층 세라믹 전자부품, 특히, 적층 공통모드 초크코일(laminate-type common mode choke coil)이나 적층 트랜스 등과 같이 복수의 코일을 자기결합시키는 적층 세라믹 전자부품에 관한 것이다.
공통모드 초크코일에서는, 공통모드 노이즈에 대해 2개의 코일의 자계가 강하게 합쳐져 자성체 손실을 발생시키는 한편, 정상모드(normal mode)의 신호에 대해서는, 2개의 코일의 자계가 제거되어 자성체 손실이 발생되지 않도록 구성되어 있다. 즉, 2개의 코일의 인덕턴스가 같을 때, 정상모드의 신호에 대해 자계가 최소로 되어 자성체 손실이 최소로 되기 때문에, 2개의 코일의 인덕턴스가 같아지도록 설계한다.
그런데, 일본특허공개 제2002-373809호 공보에 기재된 적층형 공통모드 초크코일과 같이, 2개의 코일의 각각의 코일축의 방향과 세라믹층의 적층방향이 거의 일치한 상태에서, 2개의 코일이 세라믹층의 적층방향으로 배치된 구조의 공통모드 초크코일이 공지되어 있다. 도 7에 도시된 바와 같이, 이 공통모드 초크코일(110)은 코일용 도체(111∼114, 115∼118) 및 층간접속용 비아홀(126)을 각각 형성한 세라믹 시트(132), 미리 도체가 형성되어 있지 않은 중간층용 세라믹 시트(133), 및 외층용 세라믹 시트(134) 등으로 구성되어 있다.
코일용 도체(111∼114)는 세라믹 시트(132)에 각각 형성된 층간접속용 비아홀(126)을 통해 전기적으로 직렬로 접속되고, 나선형상 코일(La)을 구성한다. 코일용 도체(115∼118)는 세라믹 시트(132)에 각각 형성된 층간접속용 비아홀(126)을 통해 전기적으로 직렬로 접속되고, 나선형상 코일(Lb)을 구성한다.
이상의 세라믹 시트(132)는 적층된 후, 일체적으로 소성되어 적층체로 된다. 적층체의 표면에는 입출력 외부전극이 설치되어 있다.
그런데, 이 공통모드 초크코일(110)은 입출력 외부전극의 위치에 의해 2개의 나선형상 코일(La, Lb)의 권취수를 같게 할 수 없는 경우가 있다. 구체적으로는, 나선형상 코일(La)의 권취수와 나선형상 코일(Lb)의 권취수를 비교하면, 적층개수에 관계없이 항상 타원(A1, A2)으로 둘러싼 부분(합계 권취수 약 0.5번)만큼, 나선형상 코일(Lb)의 권취수가 많아진다.
2개의 나선형상 코일(La)과 (Lb)사이에서 권취수가 달라지면, 권취수의 차이가 인덕턴스(임피던스)의 차이로 되어 나타난다. 공통모드 초크코일(110)은 2개의 나선형상 코일(La, Lb)의 인덕턴스(임피던스)의 균형이 무너지면 정상모드의 신호에 대해 인덕턴스가 커지고, 정상모드의 신호에 대해 자성체 손길이 발생된다.
이로 인해, 종래의 공통모드 초크코일(110)에서는, 나선형상 코일(La, Lb)의 직경이나 코일용 도체(111∼114, 115∼118)의 도체폭을 부분적으로 변경하여 2개의 나선형상 코일(La, Lb)의 인덕턴스의 차이를 조정했다.
그러나, 코일용 도체(111∼114, 115∼118)의 패턴형상을 변경하는 경우에는, 코일용 도체(111∼114, 115∼118)의 패턴의 종류가 증가하고, 관리가 복잡해짐과 아울러, 인덕턴스 조정을 위해 여러 종류의 패턴을 준비하여 시작할 필요가 있었다.
또한, 변경하는 패턴에 의해서는, 부분적인 자속의 변화가 가능하기 때문에, 역으로 나선형상 코일(La, Lb)의 자기적 결합을 낮춰버린다. 즉, 공통모드 노이즈에 대해 인덕턴스를 저하시키고, 정상모드의 신호에 대해 인덕턴스를 증가시킬 우려가 있었다.
본 발명의 목적은 코일용 도체의 패턴형상이나 코일의 권취수를 변경하지 않고, 적어도 2개의 코일의 인덕턴스를 각각 조정하거나, 코일의 권취수가 달라지는 경우에, 코일용 도체의 패턴형상을 변경하지 않고 적어도 2개의 코일의 인덕턴스가 같아지도록 조정할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 관한 적층 세라믹 전자부품은, 복수의 세라믹층과 복수의 코일용 도체를 적층하여 구성한 적층체, 복수의 코일용 도체로 구성된 제1코일 및 제2코일을 구비하고, 제1코일 및 제2코일의 각각의 코일축의 방향과 세라믹층의 적층방향이 거의 일치한 상태에서, 제1코일 및 제2코일이 세라믹층의 적층방향으로 배치되고, 세라믹층의 적층방향에 있어서, 제1코일로부터 가장 가까운 외층표면까지의 거리를 T1으로 하고, 제2코일로부터 가장 가까운 외층표면까지의 거리를 T2로 했을 때, 거리(T1)와 거리(T2)가 달라지는 것을 특징으로 한다. 그래서, 제1코일의 직경과 제2코일의 직경은, 통상, 거의 같다.
이상의 구성에 있어서, 제1코일에 가장 가까운 쪽의 외층은 주로 제1코일에 의해 발생하는 자속의 자로(磁路)로 되어 있다. 제2코일에 가까운 쪽의 외측은 주로 제2코일에 의해 발생하는 자속의 자로로 되어 있다. 따라서, 거리 T1과 거리 T2를 다르게 함으로써, 제1코일에 의해 발생하는 자속의 자로가 되는 외층의 단면적과 제2코일에 의해 발생하는 자속의 자로가 되는 외층의 단면적이 조정된다. 즉, 거리 T1 또는 T2를 작게 하여 외층의 단면적을 줄이면, 코일의 인덕턴스는 감소하고, 거리 T1 또는 T2를 크게 하여 외층의 단면적을 늘리면, 코일의 인덕턴스는 증가한다.
따라서, 제1코일의 권취수와 제2코일의 권취수가 다를 때에는, 권취수가 많은 쪽의 코일에 가까운 외층의 단면적을 줄이고, 반대로, 권취수가 적은 쪽의 코일에 가까운 외측의 단면적을 늘림으로써, 제1코일의 인덕턴스와 제2코일의 인덕턴스를 동일하게 할 수 있다.
또한, 본 발명에 관한 적층 세라믹 전자부품은 복수의 세라믹층과 복수의 코일용 도체를 적층하여 구성한 적층체와, 복수의 코일용 도체로 구성된 제1코일, 제2코일, 및 제3코일을 구비하고, 제1코일, 제2코일, 및 제3코일 각각의 코일축의 방향과 세라믹층의 적층방향이 거의 일치한 상태에서, 제1코일, 제2코일, 및 제3코일이 세라믹층의 적층방향으로 순서대로 배치되고, 제1코일, 제2코일, 및 제3코일 중 적어도 하나의 코일이 나머지 코일과 권취수가 다르고, 제1코일, 제2코일, 및 제3코일 각각의 인덕턴스가 서로 거의 같아지도록, 세라믹층의 적층방향에 있어서, 제1코일로부터 가장 가까운 외층표면까지의 거리(T1), 제3코일로부터 가장 가까운 외층표면까지의 거리(T3), 제1코일과 제2코일 사이의 거리(D1), 및 제2코일과 제3코일 사이의 거리(D2)를 설정하고 있는 것을 특징으로 한다. 이것에 의해, 코일 3개를 구비한 트리파일러(tri-filer) 권취의 적층 세라믹 전자부품을 얻을 수 있다.
이하, 본 발명에 관한 적층 세라믹 전자부품의 실시예에 대해 첨부도면을 참조하여 설명한다.
[제1실시예, 도 1∼도 5]
도 1에 도시된 바와 같이, 바이파일러(bi-filer) 형식의 적층형 공통모드 초크코일(10)은, 코일용 도체(11∼14, 15∼18) 및 층간접속용 비아홀(26)을 각각 설치 또는 형성한 세라믹 시트(32), 미리 도체가 형성되어 있지 않은 중간층용 세라믹 시트(33), 및 외층용 세라믹 시트(34) 등으로 구성되어 있다.
세라믹 시트(32)는 자성체 세라믹재료로 이루어지고, 예를 들면, Fe-Ni-Cu계의 페라이트 분말을 결합제 등으로 일체로 혼련한 것을 닥터 블레이드법(doctor blade method) 등의 방법으로 시트형상으로 만든 것이다.
코일용 도체(11∼14, 15∼18)는 각각 스크린인쇄법이나 포토리소그래피법 등의 방법에 의해 세라믹 시트(32) 상에 형성된다. 이들 코일용 도체(11∼14, 15∼18)는 Ag, Pb, Cu, Au나 이것들의 합금 등으로 이루어진다.
층간접속용 비아홀(26)은, 코일용 도체(11∼13, 15∼18)를 형성하기 전의 시트(32)에 레이저빔 등을 이용하여 관통구멍을 형성하고, 이 관통구멍에 Ag, Pd, Cu, Au나 이것들의 합금 등의 도전성 페이스트를 인쇄도포 등의 방법에 의해 충전함으로써 형성된다.
코일용 도체(11∼14)는 세라믹 시트(32)에 각각 형성된 층간접속용 비아홀(26)을 통해 전기적으로 직렬로 접속되고, 권취방향이 시계방향인 나선형상 코일(La)을 구성한다. 코일(La)의 일단부(즉, 코일용 도체(11)의 인출부(11a))는 세라믹 시트(32)의 안쪽 변의 좌측에 노출되고, 타단부(즉, 코일용 돛(14)의 인출부(14a))는 세라믹 시트(32)의 앞쪽 변의 좌측에 노출되어 있다.
또한, 코일용 도체(15∼18)는 세라믹 시트(32)에 각각 형성된 층간 접속용 비아홀(26)을 통해 전기적으로 직렬로 접속되고, 권취방향이 반시계방향인 나선형상 코일(Lb)을 구성한다. 코일(Lb)의 일단부(즉, 코일용 도체(15)의 인출부(15a))는 세라믹 시트(32)의 앞쪽 변위 우측에 노출되고, 타단부(즉, 코일용 도체(18)의 인출부(18a))는 세라믹 시트(32)의 안쪽 변의 우측에 노출되어 있다.
여기서, 나선형상 코일(La, Lb)의 권취수를 비교하면, 도 1에 있어서 타원(A1, A2)으로 둘러싸인 부분(합계 권취수 약 0.5번)만큼, 나선형상 코일(Lb)의 권취수가 많게 되어 있다. 이는, 후술하는 입출력전극(1a∼2b)의 위치관계로부터, 2개의 나선형상 코일(La, Lb)의 권취수를 같게 할 수 없기 때문이다. 또한, 공통모드 초크코일의 경우, 가능한 한 권취수의 차이가 작아지도록 설계하기 위해 권취수의 차이는 통상 0.5번이다. 그러나, 권취수의 차이는 입출력 외부전극과 접속하는 인출부의 배치에 의해 변동되고, 적게는 0번으로부터 많게는 1번보다 작다.
이상의 구성으로 이루어진 각 시트(32)는, 도 1에 도시된 바와 같이 적층되어 압착된 후, 일체적으로 소성되어 도 2에 도시된 바와 같은 직육면체 형상을 가지는 적층체(25)가 된다. 적층체(25)의 안쪽 측면의 좌측 및 우측에는 각각 입력전극(1a, 2a)이 설치된다. 적층체(25)의 앞쪽 측면의 좌측 및 우측에는 각각 출력전극(1b, 2b)이 설치된다.
입력전극(1a)과 출력전극(1b)은 각각 코일(La)의 양단부, 구체적으로는, 코일용 도체(11)의 인출부(11a)와 코일용 도체(14)의 인출부(14a)에 전기적으로 접속되어 있다. 입력전극(2a)과 출력전극(2b)은 각각 코일(Lb)의 양단부, 구체적으로는, 코일용 도체(18)의 인출부(18a)와 코일용 도체(15)의 인출부(15a)에 전기적으로 접속되어 있다. 이것들의 입출력전극(1a∼2b)은 도포소성(coating-baking), 또는, 건식도금 등의 방법에 의해 형성된다.
도 3은 적층형 공통모드 초크코일(10)의 구성을 모식적으로 나타낸 것이다. 코일(La, Lb)은 시트(32)의 적층방향에 상하로 배치되어 있다. 특히, 본 제1실시예의 경우, 코일(La, Lb)의 코일축이 시트(32)의 적층방향에 대해 평행하고, 또한, 각 코일(La, Lb)의 코일축을 가지런하게 함으로써, 코일(La, Lb) 상호간의 자기결합도를 크게 할 수 있다.
이상의 구성으로 이루어지는 공통모드 초크코일(10)은 정상모드 임피던스가 비교적 높고, 정상모드 노이즈와 공통모드 노이즈의 양쪽 노이즈의 제거효과가 있어서, 전송신호 속도가 비교적 더딘 음성신호라인 등에 부착되어 사용된다.
여기서, 이 적층형 공통모드 초크코일(10)은 세라믹 시트(32)의 적층방향에 있어서, 나선형상 코일(La)로부터 가장 가까운 외층표면까지의 거리(T1)와, 나선형상 코일(Lb)로부터 가장 가까운 외층 표면까지의 거리(T2)를 다르게 하고 있다. 환언하면, 나선형상 코일(La)측의 외층(25a)의 두께와 나선형상 코일(Lb)측의 외층(25b)의 두께를 다르게 하고 있다.
코일(La)측의 외층(25a)은 주로 코일(La)에 의해 발생하는 자속(φa)의 자로로 되어 있다. 코일(Lb)측의 외층(25b)은 주로 코일(Lb)에 의해 발생하는 자속(φb)의 자로로 되어 있다. 따라서, 거리(T1)와 거리(T2)를 다르게 함으로써, 코일(La)에 의해 발생하는 자속(φa)의 경로인 외층(25a)의 자로단면적과 코일(Lb)에 의해 발생하는 자속(φb)의 경로인 외층(25b)의 자로단면적이 조정된다. 즉, 외층(25a, 25b)의 자로단면적을 작게 하면 코일(La, Lb)의 인덕턴스는 감소하고, 외층(25a, 25b)의 자로단면적을 크게 하면 코일(La, Lb)의 인덕턴스는 증가한다.
이 결과, 코일(La, Lb)의 권취수나 코일용 도체(11∼14, 15∼18)의 패턴형상을 변경하지 않고, 코일(La, Lb)의 각각의 인덕턴스를 조정할 수 있다. 즉, 2개의 코일(La, Lb)에 권취수를 다르게 설정해도, 거리(T1, T2)를 조정함으로써, 2개의 코일(La, Lb)의 인덕턴스를 같게 할 수 있다. 또한, 권취수를 동일하게 설정해도, 인덕턴스가 다른 코일(La, Lb)을 얻을 수도 있다.
그리고, 본 제1실시예와 같이, 입출력전극(1a∼2b)의 위치관계로부터, 코일(La)의 권취수가 코일(Lb)의 권취수보다 적어지는 경우, 권취수가 적은 코일(La)측의 외층(25a)의 두께(환원하면, 거리(T1))를 크게 하여 외층(25a)의 자로단면적을 크게 한다. 이것에 의해, 권취수가 적은 코일(La)의 인덕턴스를 증가시킨다. 반대로, 권취수가 많은 코일(Lb)측의 외층(25b)의 두께(환언하면, 거리(T2))를 적게 하여, 외층(25b)의 자로단면적을 적게 한다. 이것에 의해, 권취수가 많은 코일(Lb)의 인덕턴스를 감소시킨다.
이와 같이, 코일(La, Lb)의 권취수가 다른 경우에도, 코일용 도체(11∼14, 15∼18)의 패턴형상이나 새로운 코일용 도체를 추가하지 않고, 코일(La, Lb)의 인덕턴스를 같게 할 수 있고, 정상모드의 신호에 대한 인덕턴스(임피던스)를 작게 할 수 있다. 특히, 이 공통모드 초크코일(10)을 각 라인의 임피던스를 같게 하는 것이 요구되는 평형전송라인 방향의 공통모드 초크코일로서 사용하는 경우에 효과적이다.
또한, 외층(25a)과 외층(25b)의 총 두께를 일정(T1+T2=일정)하게 하여, 외층(25a, 25b)의 두께의 배분을 변경할 뿐이기 때문에, 부품크기 및 제조비용도 거의 변하지 않는다. 또한, 인접하는 코일(La, Lb) 사이의 거리(D)도 일정하여 코일용 도체(11∼14, 15∼18)의 변경도 없기 때문에 코일(La, Lb)의 자기적 결합도 내려갈 염려가 없다.
또한, 권취수가 다른 2개의 코일의 인덕턴스를 같게 하는 방법으로서, 코일 직경을 변경하는 것이 고려되지만, 코일 직경을 변경하면, 2개의 코일의 결합계수가 저하된다. 한편, 본 제1실시예에서는 코일(La, Lb)의 코일 직경을 같게 유지하면서 인덕턴스를 같게 할 수 있기 때문에, 높은 결합계수를 유지할 수 있다.
또한, 외층두께비(T1/T2)와 코일(La, Lb)의 인덕턴스차(Lb-La)의 관계를 조사하기 위해, 크기가 1.2㎜(L) ×1.0㎜(W) ×0.5㎜(T)의 적층형 공통모드 초크코일(10)을, 표1에 나타낸 바와 같이 외층두께를 변경하여 시험제작하고 평가했다. 코일(La, Lb)의 각각의 권취수는 4.75번, 5.25번으로 하고, 코일(La, Lb) 사이의 거리(D)는 일정하게 했다.
또한, 코일(La, Lb)의 각각의 권취수를 7.75번, 8.25번으로 하고, 코일(La, Lb) 사이의 거리(D)를 일정하게 한 적층형 공통모드 초크코일(10)도 시험제작하고 평가했다(표2 참조).
도 4는 표1 및 표2의 평가결과를 그래프로 나타낸 것이다. 그래프로부터 권취수가 적은 코일(La)측의 외층(25a)의 두께(거리(T1))를 권취수가 많은 코일(Lb)측의 외층(25b)의 두께(거리(T2))보다 크게 함으로써 코일(La, Lb)의 인덕턴스차(Lb-La)가 0에 가까워진다는 것을 알 수 있다. 이 공통모드 초크코일(10)의 전기등가회로는 도 5에 도시되어 있다.
[제2실시예, 도 6]
제2실시예는 코일을 3개 구비한 트리파일러 형식의 적층형 공통모드 초크코일에 대해 설명한다. 도 6에 도시된 바와 같이, 트리파일러 형식의 공통모드 초크코일(50)은 세라믹 시트의 적층방향으로 3개의 나선형상 코일(La, Lb, Lc)을 배치한 것이다.
나선형상 코일(Lc)은 세라믹 시트의 표면에 설치된 코일용 도체(19∼22)를 층간접속용 비아홀을 통해 전기적으로 직렬로 접속하여 구성되어 있다. 이 나선형상 코일(Lc)은 입력전극(3a)과 출력전극(3b)의 사이에 접속되어 있다. 또한, 코일(Lc)측의 외층(25b)은 주로 코일(Lc)에 의해 발생하는 자속(Φc)의 자로로 되어 있다.
여기서, 코일(La, Lb, Lc)의 권취수는 입출력전극(1a∼3b)의 위치관계로부터, 일반적으로 다르게 되어 있다. 그래서, 우선, 나선형상 코일(La, Lc)의 각각의 권취수를 비교하고, 권취수가 많은 쪽의 코일에 가까운 외층의 두께를 적게 하고, 반대로, 권취수가 적은 쪽의 코일에 가까운 외층의 두께를 크게 한다. 본 제2실시예에서는, 코일(La)의 권취수가 코일(Lc)의 권취수보다 적게 한다. 따라서, 권취수가 적은 코일(La)측의 외층(25a)의 두께(환언하면, 거리(T1))를 크게 하여, 외층(25a)의 자로단면적을 크게 한다. 이것에 의해, 권취수가 적은 코일(La)의 인덕턴스를 증가시킨다. 반대로, 권취수가 많은 코일(Lc)측의 외층(25b)의 두께(환언하면, 거리(T3))를 작게 하여, 외층(25b)의 자로단면적을 작게 한다. 이것에 의해, 권취수가 많은 코일(Lc)의 인덕턴스를 감소시킨다. 이와 같이, 코일(La, Lc)의 인덕턴스가 같아지도록 조정한다.
다음으로, 중앙의 코일(Lb)과 외측의 코일(La, Lc)의 인덕턴스가 같아지도록 조정한다. 즉, 코일(Lb)의 인덕턴스가 코일(La, Lc)의 인덕턴스보다 작은 경우에는 코일(La, Lc)의 위치를 외층(25a, 25b)측에 가깝게(거리(T1, T3)를 작게) 함으로써 코일(La, Lc)의 인덕턴스를 감소시킨다. 이 때, 코일(La, Lb) 사이의 중간층(25c)의 두께(거리(D1))와 코일(Lb, Lc) 사이의 중간층(25d)의 두께(거리(D2))를 같게 할 필요가 없다. 단, 코일(La, Lb, Lc)의 결합계수나 절연성의 관점으로부터, 일정 이상으로 거리(D1, D2)를 크게 하거나 작게 하는 것은 바람직하지 않다.
반대로, 코일(Lb)의 인덕턴스가 코일(La, Lc)의 인덕턴스보다 큰 경우에는, 코일(La, Lc)의 위치를 코일(Lb)측에 가깝게(거리(T1, T3)를 크게)함으로써, 코일(La, Lc)의 인덕턴스를 증가시킨다. 이와 같이, 코일(La∼Lc)의 인덕턴스가 같아지도록 조정한다.
이상의 조정으로, 코일(La∼Lc)의 인덕턴스의 차이가 소망의 수치에 이르지 않으면, 상술의 조정을 반복한다. 이와 같이, 코일(La∼Lc)의 인덕턴스를 같게 할 수 있고, 정상모드의 신호에 대한 인덕턴스(임피던스)가 작은 트리파일러 형식의 공통모드 초크코일(50)이 얻어진다.
[다른 실시예]
또한, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지의 범위내에서 다양하게 변경할 수 있다. 적층 세라믹 전자부품은, 적층 공통모드 초크코일 외에, 적층 트랜스 등이어도 좋고, 4개 이상의 코일을 가지는 적층 세라믹 전자부품에도 본 발명을 적용할 수 있다. 또한, 상기 실시예는 시험제작품의 예로 설명했지만, 양산의 경우에는, 복수의 적층 세라믹 전자부품을 포함한 마더 적층 블록(mother laminated block)의 상태로 제조된다.
또한, 상기 실시예에서는 인접하는 코일의 권취방향이 서로 역방향이지만, 인접하는 코일의 권취방향이 서로 같은 방향으로 권취된 것이어도 좋다.
또한, 적층 세라믹 전자부품을 제조하는 경우, 코일용 도체를 설치한 세라믹 시트 등을 적층한 후, 일체적으로 소성하는 공정에 반드시 한정되는 것은 아니다. 세라믹 시트는 미리 소성된 것을 사용해도 좋다. 또한, 이하에 설명하는 공정에 의해 적층 세라믹 전자부품을 제조해도 좋다. 즉, 인쇄 등의 수단에 의해 페이스트 형상의 세라믹 재료로 세라믹층을 형성한 후, 그 세라믹층의 표면에 페이스트 형상의 도전성 재료를 도포하여 코일용 도체를 형성한다. 다음으로, 페이스트 형상의 세라믹 재료를 상기 코일용 도체의 위에서 도포하여 코일용 도체가 내장된 세라믹층을 만든다. 마찬가지로, 순서대로 중첩을 하면서 코일용 도체의 필요한 개수의 전기적 접속을 행함으로써, 적층구조를 가지는 세라믹 전자부품이 얻어진다.
본 발명의 적층 세라믹 전자부품은 각각의 코일로부터 외층표면까지의 거리를 다르게 함으로써 코일용 도체의 패턴형상이나 코일의 권취수를 변경하지 않고 코일의 인덕턴스를 각각 조정할 수 있다. 또한, 각 코일의 권취수가 다른 경우에도 각각의 코일로부터 외층표면까지의 거리를 다르게 함으로써 코일용 도체의 패턴형상을 변경하지 않고 코일의 인덕턴스가 같아지도록 조정할 수 있다.
도 1은 본 발명에 관한 적층 세라믹 전자부품의 제1실시예를 나타내는 분해사시도;
도 2는 도 1에 도시된 적층 세라믹 전자부품의 외관을 나타내는 사시도;
도 3은 도 2의 III-III의 모식 단면도;
도 4는 외층 두께비와 인덕턴스차의 관계를 나타내는 그래프;
도 5는 도 2에 도시된 적층 세라믹 전자부품의 전기등가회로도;
도 6은 본 발명에 관한 적층 세라믹 전자부품의 제2실시예를 나타내는 모식단면도; 및
도 7은 종래예를 나타내는 분해사시도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 적층형 공통모드 초크코일
11∼22: 코일용 도체
25: 적층체
32: 세라믹 시트
La, Lb, Lc: 코일
T1, T2, T3: 코일로부터 가장 가까운 외층표면까지의 거리
D1, D2: 코일 사이의 거리

Claims (5)

  1. 복수의 세라믹층과 복수의 코일용 도체를 적층하여 구성한 적층체, 및
    상기 복수의 코일용 도체로 구성된 제1코일 및 제2코일을 구비하고,
    상기 제1코일 및 상기 제2코일의 각각의 코일축의 방향과 상기 세라믹층의 적층방향이 대략 일치한 상태에서 상기 제1코일 및 상기 제2코일이 상기 세라믹층의 적층방향으로 배치되고,
    상기 세라믹층의 적층방향에 있어서, 상기 제1코일로부터 가장 가까운 외층표면까지의 거리를 T1으로 하고, 상기 제2코일로부터 가장 가까운 외층표면까지의 거리를 T2로 했을 때, 거리 T1과 T2가 다른 것을 특징으로 하는 적층 세라믹 전자부품.
  2. 제1항에 있어서, 상기 제2코일의 권취수가 상기 제1코일의 권취수보다 많고, 또한, 상기 거리(T1)가 상기 거리(T2)보다 긴 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 제2항에 있어서, 상기 제1코일의 인덕턴스와 상기 제2코일의 인덕턴스가 대략 같아지도록, 상기 제1코일의 권취수, 상기 제2코일의 권취수, 상기 거리(T1), 및 상기 거리(T2)를 설정하는 것을 특징으로 하는 적층 세라믹 전자부품.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1코일의 직경과 상기 제2코일의 직경이 거의 동일한 것을 특징으로 하는 적층 세라믹 전자부품.
  5. 복수의 세라믹층과 복수의 코일용 도체를 적층하여 구성한 적층체; 및
    상기 복수의 코일용 도체로 구성된 제1코일, 제2코일, 및 제3코일을 구비하고,
    상기 제1코일, 상기 제2코일, 및 상기 제3코일의 각각의 코일축의 방향과 상기 세라믹층의 적층방향이 대략 일치한 상태에서, 상기 1코일, 상기 제2코일, 및 상기 제3코일이 상기 세라믹층의 적층방향으로 순서대로 배치되고,
    상기 제1코일, 상기 제2코일, 및 상기 제3코일 중 하나 이상의 코일이 나머지 코일과 권취수가 다르게 되어 있고,
    상기 제1코일, 상기 제2코일, 및 상기 제3코일의 각각의 인덕턴스가 서로 거의 같아지도록, 상기 세라믹층의 적층방향에 있어서, 상기 제1코일로부터 가장 가까운 외층표면까지의 거리(T1), 상기 제3코일로부터 가장 가까운 외층표면까지의 거리(T3), 상기 제1코일과 상기 제2코일 사이의 거리(D1), 및 상기 제2코일과 상기 제3코일 사이의 거리(D2)를 설정하는 것을 특징으로 하는 적층 세라믹 전자부품.
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