KR20050025239A - 플렉서블 금속 기판 상의 실리콘 박막 형성 방법 - Google Patents

플렉서블 금속 기판 상의 실리콘 박막 형성 방법 Download PDF

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Abstract

본 발명은 기판위에 실리콘 박막을 형성하는 방법에 관한 것으로서, 더욱 상세하게는 플렉서블한 금속기판 위에 양질의 다결정 실리콘 박막을 형성하는 방법에 관한 것이다.
본 발명은,
a) 금속기판의 표면을 평탄화하여 준비시키는 기판준비 단계;
b) 상기 금속기판 상에 절연막을 형성하는 절연막 형성 단계;
c) 상기 절연막 상에 비정질 실리콘 층을 형성하는 비정질 실리콘 형성 단계;
d) 상기 비정질 실리콘 상에 금속막을 증착하는 금속막 증착 단계; 및
e) 상기 금속기판상의 시료를 가열하여 결정화하는 결정화 단계;
를 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법을 제공한다.

Description

플렉서블 금속 기판 상의 실리콘 박막 형성 방법{The method of forming Si thin-film on flexible substrate}
본 발명은 기판위에 실리콘 박막을 형성하는 방법에 관한 것으로서, 더욱 상세하게는 플렉서블(flexible)한 금속기판 위에 양질의 다결정 실리콘 박막을 형성하는 방법에 관한 것이다.
대부분의 능동행렬 액정디스플레이(AMLCD: Active Matrix Liquid Crystal Display)의 능동소자와 전기발광(electro-luminecence)소자의 스위칭 소자 및 주변회로에는 다결정 실리콘 박막을 이용한 소자가 사용된다.
종래의 비정질 실리콘막을 다결정 실리콘막으로 전환하는 방법에는 고온 열처리를 이용하는 방법과 레이저를 이용한 방법 등이 있다.
레지저 빔 조사에 의해 비정질 막을 재결정화 시키는 방법은 400℃ 이하에서의 저온 공정이 가능하고 전계효과 이동도(field-effect mobility)가 높은 다결정 실리콘 박막을 제작할 수 있다. 그러나 레이져를 이용한 방법은 대면적 시료 제작에 따른 결정화된 시료의 균일도 확보에 어려움이 있으며, 고가의 레이저 장비가 필요한 문제점도 있어서, 대체 기술이 요구된다.
고온 열처리를 이용하는 방법은 600℃ 이상의 고온에서 장시간 열처리하여 다결정 실리콘 박막을 제작하는 방법이다. 그러나 고온 열처리를 이용하는 방법은 높은 결정화 온도와 긴 열처리 시간이 필수적으로 요구된다. 또한 이 방법에 의하여 결정화된 결정립 내부에 많은 결함이 있어 소자 제작에 어려움이 있으며, 높은 결정화 온도로 인하여 유리기판을 사용할 수 없는 문제점이 있다.
최근에는 금속 매개를 이용한 결정화 방법이 제시되고 있는데, 상기 금속 매개를 이용한 결정화 방법에는 금속유도 결정화(Metal induced crytallization) 방법과 금속유도 측면 결정화(Metal induced laternal crytallization) 방법이 있다. 상기 금속 매개를 이용한 결정화 방법에 의하면 다결정 실리콘 박막트랜지스터가 높은 전계 이동도 특성을 가지는 균일한 박막이 형성되는 장점이 있다. 그러나 상기 금속매개를 이용한 결정화 방법에 의하여 생산된 다결정 실리콘 박막은 소자 제작시 박막내의 구조적인 결함으로 전기적 특성의 한계를 나타내는 문제점이 있다. 따라서 금속매개를 이용한 결정화 방법에서는, 이를 개선하기 위해 800℃ 이상의 고온 열처리 공정 혹은 레이저를 이용한 재결정화 공정이 필요하다.
그러나 종래의 유리기판을 이용하는 경우에는 600℃ 이상의 공정에서 사용이 불가능하므로 고온에서의 재결정화 공정을 수행할 수 없는 문제점이 있다.
본 발명의 목적은 간편한 결정화 방법인 고온 열처리 방법을 이용하면서도, 고온에서의 재결정화 공정이 가능하여 전기적 특성이 좋은 다결정 실리콘 박막 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 저렴한 비용으로도 다결정 실리콘 박막의 생산이 가능한 다결정 실리콘 박막 형성 방법을 제공하는데 있다.
상기 과제를 해결하기 위하여 본 발명은,
a) 금속기판의 표면을 평탄화하여 준비시키는 기판준비 단계;
b) 상기 금속기판 상에 절연막을 형성하는 절연막 형성 단계;
c) 상기 절연막 상에 비정질 실리콘 층을 형성하는 비정질 실리콘 형성 단계;
d) 상기 비정질 실리콘 상에 금속막을 증착하는 금속막 증착 단계; 및
e) 상기 금속기판상의 시료를 가열하여 결정화하는 결정화 단계;
를 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법을 제공한다.
또한 본 발명은,
a) 금속기판의 표면을 평탄화하여 준비시키는 기판준비 단계;
b) 상기 금속기판 상에 하부 절연막을 형성하는 하부 절연막 형성 단계;
c) 상기 하부 절연막 상에 비정질 실리콘을 형성하는 비정질 실리콘 형성 단계;
d) 상기 비정질 실리콘 상에 상부 절연막을 형성하는 상부 절연막 형성 단계;
e) 상기 상부 절연막 상에 금속막을 증착하는 금속막 증착 단계; 및
f) 상기 금속기판상의 시료를 가열하여 결정화하는 결정화 단계;
를 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법을 제공한다.
또한 본 발명은,
a) 금속기판의 표면을 평탄화하여 준비시키는 기판준비 단계;
b) 상기 금속기판 상에 하부 절연막을 형성시키는 하부 절연막 형성 단계;
c) 상기 하부 절연막 상에 금속막을 형성시키는 금속막 증착 단계;
d) 상기 금속막 상에 비정질 실리콘을 형성시키는 비정질 실리콘 형성 단계; 및
e) 상기 금속기판상의 시료를 가열하여 결정화하는 결정화 단계;
를 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법을 제공한다.
이하에서는 본 발명인 금속기판 상의 실리콘 박막을 형성하는 방법의 각 단계를 상세하게 설명한다.
a) 기판 준비 단계
본 단계는 금속 기판을 준비하는 단계이다. 상기 금속 기판으로는 플렉서블(flexible)한 스테인레스 스틸(stainless steel)이 바람직하다. 이때 상기 금속 기판의 표면을 평탄화 시키기 위해서 평탄화 공정을 수행한다. 상기 평탄화 공정에는 화학적 기계적 연마(Chemical Mechanical Polishing) 방법이 있다. 즉, 금속 기판 표면에 형성되어 있는 굴곡을 화학적 기계적 연마 방법에 의하여 연마 함으로써 평탄화시키는 것이다.
또한 스핀 코팅(Spin Coating) 공정을 이용하여 상기 금속 기판의 표면을 절연층으로 피복함으로써 평탄화시키는 방법이 있다. 이 경우에는 절연층을 평탄화되지 아니한 금속 표면에 형성시킴으로써, 다른 부분보다 낮은 부분에는 절연층이 더 두껍게 형성되고, 다른 부분보다 높은 부분에는 절연층이 더 얇게 형성되어 전체적으로 기판 표면이 평탄화되는 것이다. 물론 이 방법을 사용하는 경우에는 후술하는 b) 절연막 형성단계가 평탄화 공정에서 함께 수행되는 것이다.
b) 절연막 형성단계
본 단계는 상기 a) 기판 준비단계에서 준비된 금속기판 상부에 절연막을 형성시키는 단계이다. 상기 절연막은 상기 금속기판 상부에 산화층을 형성시킴으로써 형성된다. 상기 절연막은 절연층으로 기능할 뿐만아니라 완충층으로도 기능한다. 상기 절연막인 산화층을 상기 금속기판에 형성시키는 방법으로는 400℃ 이상의 고온에서 30분 이상 장시간 동안 열처리된 금속 기판위에 플라즈마 화학 기상 즉착 방식(PECVD), 스퍼터링 및 저압화학 기상 증착(LPCVD) 방식을 이용하여 산화층을 형성시키는 방법이 있다. 그러나 금속 기판을 완충층 없이 400℃ 이상에서 열처리 하면 금속표면 거칠기가 증가하는 문제점이 있으므로, 상기 금속 기판에 상기 산화막 증착방법을 이용하여 소정 두께의 제 1 산화막을 먼저 형성시키고, 사전 열처리 공정을 진행하는 것이 바람직하다.
따라서 상기 절연막 형성단계는 상기 금속기판에 제 1 산화막을 형성시키는 과정, 사전 열처리 과정, 제 2 산화막을 형성시키는 과정의 세부 과정으로 구성된다.
이때 금속기판의 양 면중 비정질 실리콘 층이 형성되는 면 뿐만아니라 그 반대편 면에도 절연막을 형성시키는 것이 바람직하다. 금속기판의 반대편 면에 형성된 절연막은 금속기판의 표면을 보호하는 역할을 할 뿐만아니라, 결정화가 마무리된 후 케미컬(chemical) 등을 이용하여 기판에 소정의 처리를 하는 경우 케미컬로부터 금속 기판의 표면을 보호하고, 케미컬에 의하여 금속 물질이 용해되어 케미컬자체가 오염되는 것을 방지하는 역할을 한다.
그리고 상기 절연막이 형성된 후, 그 절연막 상부에 제2 절연막을 더 형성시킬 수도 있다. 즉, 질화막, 산화막 또는 실리케이트(SOG : spin on glass) 등의 물질을 한 층 또는 그 이상의 복수 층으로 형성시킴으로써, 본 발명의 결정화 방법에 의하여 제조되는 소자의 특성을 향상시킬 수 있는 것이다.
c) 비정질 실리콘 박막 형성단계
본 단계는 상기 절연막 상부에 비정질 실리콘을 형성시키는 단계이다. 상기 비정질 실리콘은 증착방법에 의하여 형성되는 것이 바람직하며, 비정질 실리콘 층의 두께를 200 ~ 10000Å로 형성시키는 것이 바람직하다. 이때 상기 비정질 실리콘 층은 한 번의 증착공정으로 형성시킬 수도 있지만, 여러 번의 공정으로 나누어서 복수층으로 적층시켜서 형성시킬 수도 있다. 복수층으로 적층된 비정질 실리콘 층이라 함은 동일한 증착방법에 의하여 비정질 실리콘을 증착하더라도 공정 조건이나 재료의 조성비를 달리하여 서로 다른 층을 복수층 증착하여 이루어지는 복수층일 수도 있고, 각 층을 서로 다른 증착 방법(예를 들어 한 층은 스퍼터(sputter)를 이용하여 얇은 층을 형성시키고, 다른 층은 화학기상증착(PECVD)를 이용하여 두꺼운 층을 형성시키는 것 등)에 의하여 형성시켜서 형성되는 복수층일 수도 있다. 따라서 실리콘이 사용되는 용도에 따라 상기 비정질 실리콘 박막을 다양하게 변화시켜 형성시킬 수 있다.
d) 금속막 형성단계
본 단계는 상기 비정질 실리콘 상부에 얇은 금속막을 형성시키는 단계이다. 상기 금속막은 니켈(Ni), 코발트(Co), 팔라듐(Pd), 백금(Pt), 철(Fe), 구리(Cu), 은(Ag), 금(Au), 인듐(In), 주석(Sn), 비소(As), 안티몬(Sb)에서 선택되는 어느 하나인 것이 바람직하다. 이때, 상기 금속막은 라디오 프리컨시(radio frequency) 전력(power)을 이용한 화학기상 증착(CVD) 방법 또는 플라즈마 스퍼터링(Plasma sputtering) 방법에 의하여 형성된다. 상기 금속막의 금속이 후속되는 결정화 단계에서 비정질 실리콘 박막과 니켈 다이실리사이드(NiSi2)와 같이 메탈다이실리사이드 형태를 이루어 금속유도 결정화되기 위한 핵으로 작용하고, 임계값 이상의 핵으로부터 측면성장하여 그레인을 형성한다.
e) 결정화 단계
본 단계는 상기 비정질 실리콘을 결정화하는 단계이다. 상기 비정질 실리콘을 결정화하는 방법은 저항체를 이용한 고온열처리 법, 할로겐 램프를 이용한 급속 열처리 법, 자외선(UV) 램프, 전자기 유도히터 혹은 레이저를 이용하는 방법이 있다.
본 발명은 상기 5가지 단계로 구성되는 것이 기본적이다.
다만, 본 발명은 상기 5가지 단계 외에, 상기 비정질 실리콘 형성 단계와 금속막 형성 단계 사이에 상부 절연막을 형성시키는 상부 절연막 형성단계를 더 포함할 수 있다. 또한 상기 결정화 단계 후에 재결정화 단계를 더 포함할 수 있다. 또한 금속막을 하부 절연막과 비정질 실리콘 층 사이에 형성시킬 수도 있다.
이때, 상기 상부 절연막 형성 단계는 상기 비정질 실리콘 상부에 상부 절연막을 더 형성시키는 단계이다.
그리고 상기 상부 절연막을 형성시키기 전에 비정질 실리콘 층 표면에 소정의 처리를 실시하는 비정질 실리콘 표면 처리 단계를 더 수행할 수 있다. 비정질 실리콘 표면 처리 단계는 비정질 실리콘 표면에 생성되어 있는 자연 산화막을 제거하는 클리닝(cleaning) 과정 또는 강산(예를 들면 불산(HF))으로 처리하여 비정질 실리콘 표면을 산화시켜서 산화막을 형성시킴으로써 그 산화막이 덮개층으로 기능하도록 할 수도 있다. 또한 오존처리, 화학적 또는 플라즈마 처리를 통해서 비정질 실리콘 표면에 디펙트(defect)를 형성시킴으로써 제조되는 소자의 특성을 향상시킬 수도 있다.
상기 상부 절연막으로는 실리콘 질화막, 산화 질화막 또는 100Å 이하의 두께를 가지는 산화막을 형성시키는 것이 바람직하다. 이때 실리콘 질화막 등 질화막을 절연막으로 사용하는 것은, 절연막의 형성 공정이 용이하고, 그 상부에 형성된 금속 성분이 결정화 단계에서 용이하게 확산되는 장점이 있으나, 고온으로 처리하는 경우 막이 손상되는 문제점이 있다. 또한 산화막의 경우에는 고온으로 처리하여도 막이 손상되지 않지만, 금속 성분의 확산이 어려운 문제점이 있으므로 100Å 이하의 두께로 얇게 형성시키야 한다. 또한 질화 산화막의 경우에는 절연막의 형성과 금속 성분의 확산이 용이하면서도 고온처리시 막이 손상되지 않는 장점이 있으므로 가장 바람직하다.
상기 상부 절연막은 덮개층으로서, 상기 상부 절연막 상부에 형성된 금속막의 금속이 상기 상부 절연막을 통해 확산되고, 확산된 미량의 금속이 비정질 실리콘 박막과 니켈 다이실리사이드(NiSi2)와 같은 메탈다이실리사이드 형태를 이루어 금속유도 결정화되기 위한 핵으로 작용하고, 임계값 이상의 핵으로부터 측면성장하여 그레인이 형성되도록 한다.
또한 재결정화 단계는 상기 결정화 단계에서 결정화된 실리콘의 전기적 특성을 향상시키기 위해서 재결정화하는 단계이다. 이때 상기 재결정화 방법으로는 레이저를 조사하는 방법과 800℃ 이상의 고온에서 소정 시간 동안 열처리 하는 방법이 있다.
이하에서는 첨부된 도면을 참고하여 본 발명의 구체적인 실시예를 상세하게 설명한다.
< 실시예 1 >
먼저 도 1a에 도시된 바와 같이, 금속기판(110)을 준비한다. 상기 금속기판(110)으로는 플렉서블(flexible)한 스테인레스 금속이 바람직하다. 이때, 상기 금속기판(110)의 표면 거칠기를 200Å 이하로 줄이기 위하여 평탄화 공정을 거치는데, 상기 금속 기판의 평탄화 방법으로는 화학적 기계적 연마(Chemical Mechanical Polishing) 방식이 있다. 즉, 화학적 기계적 연마 방법을 이용하여 금속기판(110) 표면의 굴곡을 제거하는 하는 것이다.
그리고 나서 도 1b에 도시된 바와 같이, 상기 금속기판(110) 위에 제 1 산화막(122)을 500 ~ 10000 Å 두께로 형성시킨다.
그 후, 상기 제 1 산화막(122)이 형성되면 상기 금속기판(110)을 400 ~ 1000℃의 온도에서 30분 내지 10시간 동안 열처리하는 사전 열처리 공정을 거치도록 한다. 전술한 사전 열처리는 상기 금속기판(110)의 내부에 존재하는 불순물을 제거하고, 상기 금속기판(110) 표면의 산화를 막으면서, 기판 표면 거칠기를 감소시키기 위한 것이다. 또한, 상기 금속기판(110) 후면에 산화막을 형성시키기 위한 것이기도 하다. 즉, 상기 제 1 산화막(122) 형성과정에서 상기 금속기판(110)의 상, 하부 양면 또는 상부 일면에 제 1 산화막(122)을 형성시킨다.
그리고 도 1c에 도시된 바와 같이, 상기 사전 열처리 공정을 거친 상기 금속기판(110)의 표면을 깨끗하게 크리닝(cleaning) 한 후, 상기 제 1 산화막(122) 상부에 제 2 산화막(124)을 형성시킨다. 상기 제 2 산화막(124)은 500 ~ 20000 Å 의 두께로 형성된다. 이때 상기 제 2 산화막(124)은 완충층으로 기능하며, 절연층으로서도 기능한다. 따라서 상기 제 1 산화막(122)과 제2 산화막(124)를 합하여 절연막(120)이 되는 것이다.
다만, 상기 금속기판(110)의 사전 열처리 공정에서 제 1 산화막(122)이 이미 증착되어 있기 때문에 상기 제 2 산화막(124) 형성공정을 생략할 수 도 있다. 이 경우에는 제 1 산화막(122) 만이 절연막(120)을 이룬다.
다음으로 도 1d에 도시된 바와 같이, 상기 제 2 산화막(124) 상부에 비정질 실리콘 층(130)을 증착방법을 이용하여 형성시킨다. 이때 형성되는 비정질 실리콘 층(130)의 두께는 200 ~ 10000 Å 정도이다. 또한 상기 비정질 실리콘 층(130)은 2층 이상이 적층되어 형성될 수도 있다.
그리고 도 1e에 도시된 바와 같이, 상기 비정질 실리콘 층(130)의 상부 전면에 스퍼터링 방법을 이용하여 니켈(Ni) 금속막(140)을 형성시킨다. 이때 상기 니켈 금속막(140)은 금속면 밀도가 1012 ~ 1015 atoms/cm2가 되도록 매우 얇게 형성시킨다. 상기 금속막(140)의 금속 원자는 상기 비정질 실리콘의 결정화 단계에서 매개로 사용되는 것이다. 상기 금속막(140)은 상기 비정질 실리콘 층(130)의 상부에 형성될 수도 있지만, 상기 제 2 산화막(124)과 비정질 실리콘 층(130) 사이에 형성될 수도 있다.
그리고 상기 금속기판(110) 상에 형성된 제 1, 2 산화막(122, 124), 비정질 실리콘(130) 및 금속막(140)을 열처리하여 상기 비정질실리콘 층(140)을 결정화시킨다. 본 실시예에서는 비정질 실리콘의 결정화 방법으로 고온 열처리 방법을 사용하는데, 이때 450 ~ 900 ℃의 온도에서 열처리 한다. 이때 열을 발생시키는 방법으로는 저항 히터를 이용하는 방법, 할로겐 램프를 이용하는 방법, 자외선 램프를 이용하는 방법, 전자기 유도 히터를 이용하는 방법 등이 있다. 또한 레이저를 이용하는 방법도 가능하다. 그리고 전기장 또는 자기장을 걸어준 상태에서 열처리 공정을 수행할 수도 있다.
마지막으로 상기 결정화 단계를 거쳐서 형성된 실리콘 결정(150a)을 재결정화 하기 위해서 다시 800 ~ 1050℃의 온도에서 열처리를 한다. 물론 재결정화는 레이저를 조사하는 방법에 의해서도 가능하다. 상기 재결정화 단계를 거치면 도 1 g에 도시된 바와 같이, 재결정화된 실리콘 결정(150b)이 형성된다. 본 발명은 기판으로 금속기판을 사용하기 때문에 600℃ 이상의 온도에서 재결정화 공정이 가능한 장점이 있다.
< 실시예 2 >
먼저 도 2 a에 도시된 바와 같이, 금속기판(210)을 준비한다. 상기 금속기판(210)으로는 플렉서블(flexible)한 스테인레스(stainless) 금속이 바람직하다. 이때, 상기 금속기판(210)의 표면 거칠기를 200Å 이하로 줄이기 위하여 평탄화 공정을 거치는데, 본 실시예에서는 상기 금속 기판의 평탄화 방법으로 기계적 연마(Chemical Mechanical Polishing) 방식을 사용한다.
그리고 나서 도 2 b에 도시된 바와 같이, 상기 금속기판(210) 위에 제 1 산화막(222)을 500 ~ 10000 Å의 두께로 형성시킨다. 상기 제 1 산화막(222)이 형성되면 상기 금속기판(210)을 400 ~ 1000℃의 온도에서 30분 내지 10시간 동안 사전 열처리 한다. 상술한 사전 열처리 단계는 상기 금속기판(210)의 표면을 보호하고, 그 내부에 존재하는 불순물을 제거하기 위한 것이다.
그리고 도 2 c에 도시된 바와 같이, 사전 열처리 과정을 거친 상기 금속기판(210)의 표면을 깨끗하게 크리닝(cleaning) 한 후, 증착방법을 이용하여 상기 금속기판 상부에 제 2 산화막(224)을 형성시킨다. 이때 상기 제 2 산화막(224)은 완충층으로 기능하며, 또한 절연층으로서도 기능한다. 상기 제 2 산화막(224)은 그 두께를 500 ~ 20000 Å 이 되도록 형성시킨다. 따라서 제 1 산화막(222)과 제 2 산화막(224)이 합쳐져서 하부 절연막(220)을 이룬다.
또한 상기 실시예 1에서와 마찬가지로 상기 제 1 산화막(222)이 이미 형성되어 있으므로, 상기 제 2 산화막(224) 형성공정은 생략될 수도 있다. 이 경우에는 제1 산화막(222)만이 하부 절연막(220)을 이룬다.
다음으로 도 2 d에 도시된 바와 같이, 상기 산화막(224) 상부에 비정질 실리콘 층(230)을 증착방법을 이용하여 형성시킨다. 이때 형성되는 상기 비정질 실리콘 층(230)의 두께는 200 ~ 10000 Å 인 것이 바람직하다. 물론 상기 비정질 실리콘 층은 2층 이상이 적층된 다층형으로 형성될 수도 있다.
그리고 도 2 e에 도시된 바와 같이, 상기 비정질 실리콘(230)의 상부에 덮개층으로 실리콘 질화막을 형성시킨다. 이때 상기 실리콘 질화막은 상부 절연막(240)으로 기능하며 그 상부에 형성되는 금속막(250)에서 금속 원소가 일정하게 통과하도록 하여 결정화되는 실리콘의 평탄도를 증가시키는 역할을 한다. 또한 상부 절연막(240)으로는 산화 질화막 또는 산화막이 형성될 수도 있다. 다만, 그 두께는 질화막과 달리 0.1 ~ 100Å 정도로 얇게 형성되는 것이 바람직하다.
이어서, 도 2 f에 도시된 바와 같이, 상기 상부 절연막(240)의 상부에는 스퍼터링 방법을 이용하여 니켈(Ni) 금속막(250)을 형성시킨다. 이때 상기 니켈 금속막(250)은 금속면 밀도가 1013 ~ 1017 atoms/cm2이 되도록 형성시킨다. 이는 상기 실시예 1에서의 금속면 밀도 보다 큰 것이다. 그런데 본 실시예에서 금속을 실시예 1보다 더 많이 증착시키는 이유는, 본 실시예에서는 상기 실시예 1과 달리 더 많은 금속원소가 덮개층인 상기 상부 절연막(240)을 통과하여 확산되기 때문에 금속양을 쉽게 조절할 수 있다는 점이 고려된 것이며, 또한 상기 금속막(250)이 차후에 형성되는 다결정 실리콘 박막의 표면을 보호하는 역할도 하기 때문이다. 전술한 바와 같이, 얇은 두께로 형성되는 금속막은 결정화 단계 수행 이후, 소자 제작을 위해 절연막과 금속막을 제거하기 위한 공정에서, 절연막과 동시에 제거될 수 있다. 따라서 결정화 단계 이후에 절연막 및 금속막이 단일 공정에 의하여 동시에 제거되는 장점이 있다.
그리고 도 2 g에 도시된 바와 같이, 상기 금속기판(210) 상에 형성된 제 1, 2 산화막(222, 224), 비정질 실리콘(230), 상부 절연막(240) 및 금속막(250)을 열처리하여 상기 비정질 실리콘(230)을 결정화시킨다. 본 실시예에서는 비정질 실리콘의 결정화 방법으로 고온 열처리 방법을 사용하는데 630 ℃의 온도에서 30분 동안 열처리 한다. 이때 열을 발생시키는 방법으로는 저항 히터를 이용하는 방법, 할로겐 램프를 이용하는 방법, 자외선 램프를 이용하는 방법, 전자기 유도 히터를 이용하는 방법 등이 있다.
마지막으로 도 2 h에 도시된 바와 같이, 상기 결정화 단계를 거쳐서 형성된 실리콘 결정(260a)을 재결정화 하기 위해, 다시 900℃의 온도에서 3시간 동안 열처리를 한다. 물론 상기 실리콘 결정(260a)의 재결정화는 레이저를 조사하는 방법에 의해서도 가능하다. 본 발명은 기판으로 금속기판을 사용하기 때문에 600℃ 이상의 고온 열처리가 가능한 것이다.
도 4은 본 실시예에 의하여 형성시킨 다결정 실리콘 박막(260b)의 광학사진이다. 도 4에서는 상기 금속막에서 유래된 금속원자가 비정질 실리콘과 만나서 니켈 다이실리사이드(NiSi2) 형태를 이루어 금속유도 결정화의 핵으로 작용하고, 상기 핵으로 부터 측면성장하여 그레인을 형성한 모습이 나타난다. 즉, 측면 성장한 그레인이 이웃한 그레인(271)과 만나면서 그레인 경계(272)가 형성됨을 확인할 수 있다.
도 5는 결정화 단계만 거치고, 재결정화 단계는 거치지 않은 플렉서블 금속기판을 이용한 다결정 실리콘 박막 트랜지스터의 전이 특성을 나타내는 그래프이다. 도 5에서 전계효과 이동도와 문턱전압의 특성이 각각 25.7 cm2/Vs, -12 V 임을 알 수 있다. 그러나, 소자 특성에서 문턱 전압이 크고, 트랜지스터의 수위칭 온(switching on) 상태에서 전류가 작다는 것 또한 알 수 있다.
도 6은 결정화 단계를 거치고, 후속 열처리 과정을 수행하여 재결정화 단계까지 거친 플렉서블 금속기판을 이용한 다결정 실리콘 박막 트랜지스터의 전이 특성을 나타내는 그래프이다. 도 6에서 전계효과 이동도와 문턱 전압의 특성은 각각 104 cm2/Vs, -3.6 V 인 것을 알 수 있다. 즉 도 5와 비교해서 박막 트랜지스터에서 전이 특성의 온 전류가 커지고, 게이트 전압 스윙값이 적어짐을 알 수 있다.
이는 고온 열처리 과정 즉, 재결정화 단계를 거치면서 다결정 실리콘 박막의 결정성이 향상된 것을 의미한다. 이때 게이트 전압 스윙 값은 0.48 V/dec.이다.
도 7은 고온 열처리 방법으로 재결정화 단계를 거친 플렉서블 금속기판을 이용한 다결정 실리콘 박막 트랜지스터의 출력 특성을 나타낸 그래프이다. 도 7에서 상기 박막 트랜지스터의 출력 특성에서 오옴의 특성이 좋은 것을 알 수 있다.
< 실시예 3 >
먼저 도 3 a에 도시된 바와 같이, 금속기판(310)을 준비한다. 상기 금속기판(310)으로는 플렉서블(flexible)한 스테인레스(stainless) 금속이 바람직하다. 이때, 상기 금속기판(310)의 표면 거칠기를 200Å 이하로 줄이기 위하여 평탄화 공정을 거치는데, 본 실시예에서는 상기 금속 기판의 평탄화 방법으로 기계적 연마(Chemical Mechanical Polishing) 방식을 사용한다.
그리고 나서 도 3 b에 도시된 바와 같이, 상기 금속기판(310) 위에 제 1 산화막(322)을 500 ~ 10000 Å의 두께로 형성시킨다. 상기 제 1 산화막(322)이 형성되면 상기 금속기판(310)을 400 ~ 1000℃의 온도에서 30분 내지 10시간 동안 사전 열처리 한다. 상술한 사전 열처리 단계는 상기 금속기판(310)의 표면을 보호하고, 그 내부에 존재하는 불순물을 제거하기 위한 것이다.
그리고 도 3 c에 도시된 바와 같이, 사전 열처리 과정을 거친 상기 금속기판(310)의 표면을 깨끗하게 크리닝(cleaning) 한 후, 증착방법을 이용하여 상기 금속기판 상부에 제 2 산화막(324)을 형성시킨다. 이때 상기 제 2 산화막(324)은 완충층으로 기능하며, 또한 절연층으로서도 기능한다. 상기 제 2 산화막(324)은 그 두께를 500 ~ 20000 Å 이 되도록 형성시킨다. 따라서 제 1 산화막(322)과 제 2 산화막(324)이 합쳐져서 하부 절연막(320)을 이룬다.
또한 상기 실시예 1에서와 마찬가지로 상기 제 1 산화막(322)이 이미 형성되어 있으므로, 상기 제 2 산화막(324) 형성공정은 생략될 수도 있다. 이 경우에는 제1 산화막(322)만이 하부 절연막(320)을 이룬다.
이어서, 도 3 d에 도시된 바와 같이, 상기 제2 산화막(324)의 상부에는 스퍼터링 방법을 이용하여 니켈(Ni) 금속막(330)을 형성시킨다. 이때 상기 니켈 금속막(330)은 금속면 밀도가 1013 ~ 1018 atoms/cm2이 되도록 형성시킨다. 이는 상기 실시예 1에서의 금속면 밀도 보다 큰 것이다. 그런데 본 실시예에서 금속을 실시예 1보다 더 많이 증착시키는 이유는, 본 실시예에서는 상기 실시예 1과 달리 더 많은 금속원소가 덮개층인 절연막을 통과하여 확산되기 때문에 금속양을 쉽게 조절할 수 있다는 점이 고려된 것이다.
다음으로 도 3 e에 도시된 바와 같이, 상기 금속막(330) 상부에 비정질 실리콘 층(340)을 증착방법을 이용하여 형성시킨다. 이때 형성되는 상기 비정질 실리콘 층(340)의 두께는 200 ~ 10000 Å 인 것이 바람직하다. 물론 상기 비정질 실리콘 층은 2층 이상이 적층된 다층형으로 형성될 수도 있다.
그리고 도 3 f에 도시된 바와 같이, 상기 비정질 실리콘(340)의 상부에 상부 절연막(350)을 형성시킨다. 이 상부 절연막(350)은 비정질 실리콘 표면의 오염을 방지하고 산화막 형성을 방지하기 위해 형성시키는 것이다. 이러한 상부 절연막(350)으로는 실리콘 질화막이 바람직하다. 또한 상부 절연막(350)으로는 산화 질화막 또는 산화막이 형성될 수도 있다.
그리고 도 3 g에 도시된 바와 같이, 상기 상부 절연막(350) 상부에 제2 금속막(360)을 더 형성시킨다. 이때 상기 금속막(360)은 금속매개 결정화를 위하여 형성되는 것이다. 상기 금속막(360)으로는 니켈 금속막이 바람직하며, 금속면 밀도가 1013 ~ 1018 atoms/cm2이 되도록 형성시킨다.
다음으로 도 3 h에 도시된 바와 같이, 상기 금속기판(310) 상에 형성된 제 1, 2 산화막(322, 324), 비정질 실리콘(340), 상부 절연막(350) 및 제1, 2 금속막(330, 360)을 열처리하여 상기 비정질 실리콘을 결정화시킨다. 본 실시예에서는 비정질 실리콘의 결정화 방법으로 고온 열처리 방법을 사용하는데 630 ℃의 온도에서 30분 동안 열처리 한다. 이때 열을 발생시키는 방법으로는 저항 히터를 이용하는 방법, 할로겐 램프를 이용하는 방법, 자외선 램프를 이용하는 방법, 전자기 유도 히터를 이용하는 방법 등이 있다.
마지막으로 도 3 i에 도시된 바와 같이, 상기 결정화 단계를 거쳐서 형성된 실리콘 결정을 재결정화 하기 위해, 다시 900℃의 온도에서 3시간 동안 열처리를 한다. 물론 상기 실리콘 결정의 재결정화는 레이저를 조사하는 방법에 의해서도 가능하다. 본 발명은 기판으로 금속기판을 사용하기 때문에 600℃ 이상의 고온 열처리가 가능한 것이다.
본 발명은 고온 열처리 방법을 이용하므로 비정질 실리콘의 결정화 공정자체가 단순하고 간편한 장점이 있다.
또한, 고가의 레이저 장비를 사용하지 않아도 되므로 레이저를 이용하는 결정화 방법에 비하여 비용이 저렴한 장점이 있다.
또한, 본 발명은 유리기판 대신에 금속기판을 사용하므로 고온에서의 열처리가 가능하여 재결정화 단계를 통하여 전기적 특성이 더 우수한 양질의 다결정 실리콘 박막을 형성할 수 있는 장점이 있다.
도 1 (a) 내지 도 1 (g)는 본 발명의 제1 실시예를 설명하기 위한 공정 단면도이다.
도 2 (a) 내지 도 2 (h)는 본 발명의 제2 실시예를 설명하기 위한 공정 단면도이다.
도 3 (a) 내지 도 3 (i)는 본 발명의 제3 실시예를 설명하기 위한 공정 단면도이다.
도 4는 플렉서블 금속기판 상에 형성된 다결정 실리콘 박막의 광학사진이다.
도 5는 재결정화 단계를 거치지 않은 본 발명에 의한 다결정 실리콘 박막 트랜지스터의 전이특성을 나타낸 그래프이다.
도 6은 재결정화 단계를 거친 본 발명에 의한 다결정 실리콘 박막 트랜지스터의 전이특성을 나타낸 그래프이다.
도 7은 재결정화 단계를 거친 본 발명에 의한 다결정 실리콘 박막 트랜지스터의 출력특성을 나타낸 그래프이다.
< 도면의 주요부분에 대한 부호의 설명 >
110, 210, 310 : 금속기판 122, 222, 322 : 제1 산화막
124, 224, 324 : 제2 산화막 120 : 절연막
220, 320 : 하부 절연막 130, 230, 340 : 비정질 실리콘 층
240, 350 : 상부 절연막 140, 250, 330, 360 : 금속막

Claims (73)

  1. a) 금속기판의 평탄화하여 준비시키는 기판준비 단계;
    b) 상기 금속기판 상에 절연막을 형성시키는 절연막 형성 단계;
    c) 상기 절연막 상에 비정질 실리콘 층을 형성시키는 비정질 실리콘 형성 단계;
    d) 상기 비정질 실리콘 상에 금속막을 형성시키는 금속막 형성 단계; 및
    e) 상기 금속기판 상의 시료를 가열하여 결정화하는 결정화 단계;
    를 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  2. 제1항에 있어서, 상기 금속기판은,
    플렉서블(flexible)한 금속으로 이루어지는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  3. 제1항에 있어서, 상기 금속기판은,
    스테인리스(stainless) 금속으로 이루어지는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  4. 제1항에 있어서, 상기 a) 기판준비 단계는,
    화학적 기계적 연마(Chemical Mechanical Polishing) 방식을 이용하여 상기 금속기판의 표면을 평탄화시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  5. 제1항에 있어서, 상기 a) 기판준비 단계는,
    스핀 코팅(Spin Coating) 방식을 이용하여 상기 금속기판 상에 절연층을 형성시킴으로써 상기 금속기판의 표면을 평탄화시킴과 동시에 절연막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  6. 제1항에 있어서, 상기 b) 절연막 형성 단계는,
    상기 금속 기판 일면 또는 양면에 증착 공정 또는 스핀 코팅 공정을 이용하여 상기 절연막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  7. 제1항에 있어서, 상기 b) 절연막 형성단계는,
    상기 금속기판 상에 제 1 산화막을 형성시키는 제 1 산화막 형성단계;
    상기 제 1 산화막이 형성된 상기 금속기판을 사전열처리하는 사전 열처리 단계; 및
    사전열처리된 상기 금속기판의 제 1 산화막 상부에 제 2 산화막을 형성시키는 제 2 산화막 형성단계; 의
    소단계로 이루어지는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  8. 제1항에 있어서, 상기 c) 비정질 실리콘 형성 단계는,
    상기 비정질 실리콘 층의 두께를 200 ~ 10000 Å 로 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  9. 제1항에 있어서, 상기 d) 금속막 형성 단계는,
    상기 금속막의 금속면 밀도가 1012 ~ 1015 /cm2 가 되도록 금속막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  10. 제1항에 있어서, 상기 금속막은,
    니켈(Ni) 또는 코발트(Co), 팔라듐(Pd), 백금(Pt), 철(Fe), 구리(Cu), 은(Ag), 금(Au), 인듐(In), 주석(Sn), 비소(As), 안티몬(Sb)으로 이루어지는 군에서 선택되는 어느 하나 또는 두 개의 합금으로 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  11. 제1항에 있어서, 상기 e) 결정화 단계는,
    450℃에서 900℃사이의 온도에서 결정화하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  12. 제1항에 있어서, 상기 e) 결정화 단계는,
    상기 비정질 실리콘을 결정화 시키는 열원으로 저항 히터, 할로겐 램프, 자외선 램프, 전자기 유도 히터 또는 레이저 중에서 선택되는 어느 하나를 사용하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  13. 제1항에 있어서, 상기 e) 결정화 단계는,
    상기 비정질 실리콘에 전기장 또는 자기장을 인가한 상태에서 진행되는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  14. 제1항에 있어서,
    상기 e) 결정화 단계를 수행한 후, 상기 금속기판 상부에 형성된 실리콘 결정을 다시 가열하여 결정화하는 재결정화 단계;를
    더 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  15. 제14항에 있어서, 상기 재결정화 단계는,
    레이저를 조사하는 방법을 이용하여 상기 실리콘 결정을 재결정화하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  16. 제14항에 있어서, 상기 재결정화 단계는,
    800℃ ~ 1050℃ 사이의 온도에서 소정 시간동안 열처리 하는 방법을 이용하여 상기 실리콘 결정을 재결정화하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  17. 제1항에 있어서, 상기 절연막은,
    질화막, 산화막, 실리케이트(SiO2) 중에서 선택되는 어느 한 층이 적어도 2층 적층된 다층형 절연막인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  18. 제1항에 있어서, 상기 비정질 실리콘 층은,
    비정질 실리콘 층이 적어도 2층 적층된 다층형 비정질 실리콘 층인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  19. 제18항에 있어서, 상기 다층형 비정질 실리콘 층은,
    각 층이 서로 다른 공정 조건하에서 공정을 수행하여 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  20. 제18항에 있어서, 상기 다층형 비정질 실리콘 층은,
    각 층이 서로 다른 증착 방법에 의하여 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  21. a) 금속기판의 표면을 평탄화하여 준비시키는 기판준비 단계;
    b) 상기 금속기판 상에 하부 절연막을 형성시키는 하부 절연막 형성 단계;
    c) 상기 하부 절연막 상에 비정질 실리콘을 형성시키는 비정질 실리콘 형성 단계;
    d) 상기 비정질 실리콘 상에 상부 절연막을 형성시키는 상부 절연막 형성 단계;
    e) 상기 상부 절연막 상에 금속막을 형성시키는 금속막 형성 단계; 및
    f) 상기 금속기판상의 시료를 가열하여 결정화하는 결정화 단계;
    를 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  22. 제21항에 있어서, 상기 금속기판은,
    플렉서블(flexible)한 금속으로 이루어지는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  23. 제21항에 있어서, 상기 금속기판은,
    스테인리스(stainless) 금속으로 이루어지는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  24. 제21항에 있어서, 상기 a) 기판준비 단계는,
    화학적 기계적 연마(Chemical Mechanical Polishing) 방식을 이용하여 상기 금속기판의 표면을 평탄화하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  25. 제21항에 있어서, 상기 a) 기판준비 단계는,
    스핀 코팅(Spin Coating) 방식을 이용하여 상기 금속기판 상에 절연층을 형성시킴으로써 상기 금속기판의 표면을 평탄화시킴과 동시에 상기 절연막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  26. 제21항에 있어서, 상기 b) 하부 절연막 형성 단계에서는,
    상기 금속 기판의 일면 또는 양면에 증착 공정 또는 스핀 코팅 공정을 이용하여 상기 하부 절연막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  27. 제21항에 있어서, 상기 b) 하부 절연막 형성단계는,
    상기 금속기판 상에 제 1 산화막을 형성시키는 제 1 산화막 형성단계;
    상기 제 1 산화막이 형성된 상기 금속기판을 사전열처리하는 사전 열처리 단계; 및
    사전열처리된 상기 금속기판의 제 1 산화막 상부에 제 2 산화막을 형성시키는 제 2 산화막 형성단계;의
    소단계로 이루어지는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  28. 제21항에 있어서, 상기 c) 비정질 실리콘 형성 단계는,
    상기 비정질 실리콘 층의 두께를 200 ~ 10000 Å 로 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  29. 제21항에 있어서, 상기 상부 절연막은,
    그 두께가 0.1 ~ 100Å인 실리콘 질화막인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  30. 제29항에 있어서, 상기 상부 절연막은,
    그 두께가 1 ~ 10000Å인 산화 질화막 또는 산화막인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  31. 제21항에 있어서,
    상기 d) 상부 절연막 형성 단계 전에, 상기 비정질 실리콘에 대하여 소정의 표면처리를 실시하는 비정질 실리콘 표면처리 단계를 더 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  32. 제31항에 있어서, 상기 표면 처리는,
    세정(cleaning) 처리, 강산 처리, 오존 처리, 화학적 처리 또는 플라즈마 처리 중에서 선택되는 어느 하나인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  33. 제21항에 있어서, 상기 e) 금속막 형성 단계는,
    상기 금속막의 금속면 밀도가 1013 ~ 1017 /cm2 가 되도록 금속막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  34. 제21항에 있어서, 상기 e) 금속막 형성 단계는,
    상기 금속막의 두께가 0.01 ~ 100Å이 되도록 금속막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  35. 제21항에 있어서, 상기 금속막은,
    니켈(Ni) 또는 코발트(Co), 팔라듐(Pd), 백금(Pt), 철(Fe), 구리(Cu), 은(Ag), 금(Au), 인듐(In), 주석(Sn), 비소(As), 안티몬(Sb)으로 이루어지는 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  36. 제21항에 있어서, 상기 f) 결정화 단계는,
    450℃에서 900℃사이의 온도에서 결정화하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  37. 제21항에 있어서, 상기 f) 결정화 단계는,
    상기 비정질 실리콘을 결정화 시키는 열원으로 저항 히터, 할로겐 램프, 자외선 램프, 전자기 유도 히터 또는 레이저 중에서 선택되는 어느 하나를 사용하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  38. 제21항에 있어서, 상기 f) 결정화 단계는,
    상기 비정질 실리콘에 전기장 또는 자기장을 인가한 상태에서 진행되는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  39. 제21항에 있어서,
    상기 f) 결정화 단계를 수행한 후, 상기 금속기판 상부에 형성된 실리콘 결정을 다시 가열하여 결정화하는 재결정화 단계를 더 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  40. 제39항에 있어서, 상기 g) 재결정화 단계에서는,
    레이저를 조사하는 방법을 이용하여 상기 실리콘 결정을 재결정화하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  41. 제39항에 있어서, 상기 재결정화 단계는,
    800℃ ~ 1050℃ 사이의 온도에서 소정 시간동안 열처리 하는 방법을 이용하여 상기 실리콘 결정을 재결정화하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  42. 제21항에 있어서, 상기 하부 절연막은,
    질화막, 산화막, 실리케이트(SiO2) 중에서 선택되는 어느 한 층이 적어도 2층 적층된 다층형 절연막인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  43. 제21항에 있어서, 상기 비정질 실리콘 층은,
    비정질 실리콘 층이 적어도 2층 적층된 다층형 비정질 실리콘 층인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  44. 제43항에 있어서, 상기 다층형 비정질 실리콘 층은,
    각 층이 서로 다른 공정 조건하에서 공정을 수행하여 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  45. 제43항에 있어서, 상기 다층형 비정질 실리콘 층은,
    각 층이 서로 다른 증착 방법에 의하여 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  46. 제21항에 있어서,
    상기 f) 단계 수행 후에, 상기 금속막 및 상부 절연막을 동시에 제거하는 상부 절연막 제거 단계가 더 수행되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  47. a) 금속기판의 표면을 평탄화하여 준비시키는 기판준비 단계;
    b) 상기 금속기판 상에 하부 절연막을 형성시키는 하부 절연막 형성 단계;
    c) 상기 하부 절연막 상에 금속막을 형성시키는 금속막 증착 단계;
    d) 상기 금속막 상에 비정질 실리콘을 형성시키는 비정질 실리콘 형성 단계; 및
    e) 상기 금속기판상의 시료를 가열하여 결정화하는 결정화 단계;
    를 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  48. 제47항에 있어서,
    상기 비정질 실리콘 상에 상부 절연막을 형성하는 상부 절연막 형성 단계를 더 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  49. 제48항에 있어서,
    상기 상부 절연막 상에 제2 금속막을 형성하는 제2 금속막 형성 단계를 더 포함하는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  50. 제47항에 있어서, 상기 금속기판은,
    플렉서블(flexible)한 금속으로 이루어지는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  51. 제47항에 있어서, 상기 금속기판은,
    스테인리스(stainless) 금속으로 이루어지는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  52. 제47항에 있어서, 상기 a) 기판준비 단계는,
    화학적 기계적 연마(Chemical Mechanical Polishing) 방식을 이용하여 상기 금속기판의 표면을 평탄화시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  53. 제47항에 있어서, 상기 a) 기판준비 단계는,
    스핀 코팅(Spin Coating) 방식을 이용하여 상기 금속기판 상에 절연층을 형성시킴으로써 상기 금속기판의 표면을 평탄화시킴과 동시에 상기 절연막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  54. 제47항에 있어서, 상기 b) 하부 절연막 형성 단계는,
    상기 금속 기판의 일면 또는 양면에 증착 공정 또는 스핀 코팅 공정을 이용하여 상기 하부 절연막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  55. 제47항에 있어서, 상기 b) 하부 절연막 형성단계는,
    상기 금속기판 상에 제 1 산화막을 형성시키는 제 1 산화막 형성단계;
    상기 제 1 산화막이 형성된 상기 금속기판을 사전열처리하는 사전 열처리 단계; 및
    사전열처리된 상기 금속기판의 제 1 산화막 상부에 제 2 산화막을 형성시키는 제 2 산화막 형성단계; 의
    소단계로 이루어지는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  56. 제47항에 있어서, 상기 c) 비정질 실리콘 형성 단계는,
    상기 비정질 실리콘 층의 두께를 200 ~ 10000 Å 로 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  57. 제47항에 있어서, 상기 상부 절연막은,
    실리콘 질화막, 산화 질화막 또는 산화막 중에서 선택되는 어느 하나인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  58. 제57항에 있어서, 상기 산화막은,
    그 두께가 0.1 ~ 100 Å 으로 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  59. 제48항에 있어서,
    상기 상부 절연막 형성 단계 전에, 상기 비정질 실리콘에 대하여 소정의 표면 처리를 실시하는 비정질 실리콘 표면처리 단계가 더 포함되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  60. 제59항에 있어서, 상기 표면 처리는,
    세정(cleaning) 처리, 강산 처리, 오존 처리, 화학적 처리 또는 플라즈마 처리 중에서 선택되는 어느 하나인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  61. 제47항에 있어서, 상기 e) 금속막 형성 단계는,
    상기 금속막의 금속면 밀도가 1013 ~ 1017 /cm2 가 되도록 금속막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  62. 제47항에 있어서, 상기 e) 금속막 형성 단계는,
    상기 금속막의 두께가 0.01 ~ 100Å이 되도록 금속막을 형성시키는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  63. 제47항에 있어서, 상기 금속막은,
    니켈(Ni) 또는 코발트(Co), 팔라듐(Pd), 백금(Pt), 철(Fe), 구리(Cu), 은(Ag), 금(Au), 인듐(In), 주석(Sn), 비소(As), 안티몬(Sb)으로 이루어지는 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  64. 제47항에 있어서, 상기 e) 결정화 단계는,
    450℃에서 900℃사이의 온도에서 결정화하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  65. 제47항에 있어서, 상기 e) 결정화 단계는,
    상기 비정질 실리콘을 결정화 시키는 열원으로 저항 히터, 할로겐 램프, 자외선 램프, 전자기 유도 히터 또는 레이저 중에서 선택되는 어느 하나를 사용하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  66. 제47항에 있어서, 상기 e) 결정화 단계는,
    상기 비정질 실리콘에 전기장 또는 자기장을 인가한 상태에서 진행되는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  67. 제47항에 있어서,
    상기 e) 결정화 단계를 수행한 후, 상기 금속기판 상부에 형성된 실리콘 결정을 다시 가열하여 결정화하는 재결정화 단계가 더 포함되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  68. 제67항에 있어서, 상기 재결정화 단계는,
    레이저를 조사하는 방법을 이용하여 상기 실리콘 결정을 재결정화하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  69. 제67항에 있어서, 상기 재결정화 단계는,
    800℃ ~ 1050℃ 사이의 온도에서 소정 시간동안 열처리 하는 방법을 이용하여 상기 실리콘 결정을 재결정화하는 단계인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  70. 제47항에 있어서, 상기 하부 절연막은,
    질화막, 산화막, 실리케이트(SiO2) 중에서 선택되는 어느 한 층이 적어도 2층 적층된 다층형 절연막인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  71. 제47항에 있어서, 상기 비정질 실리콘 층은,
    비정질 실리콘 층이 적어도 2층 적층된 다층형 비정질 실리콘 층인 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  72. 제71항에 있어서, 상기 다층형 비정질 실리콘 층은,
    각 층이 서로 다른 공정 조건하에서 공정을 수행하여 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
  73. 제71항에 있어서, 상기 다층형 비정질 실리콘 층은,
    각 층이 서로 다른 증착 방법에 의하여 형성되는 것을 특징으로 하는 금속기판 상의 실리콘 박막 형성방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669778B1 (ko) * 2004-11-20 2007-01-16 삼성에스디아이 주식회사 기판 및 박막 트랜지스터를 구비한 기판
US7825476B2 (en) 2007-06-19 2010-11-02 Samsung Mobile Display Co., Ltd. Method of fabricating polycrystalline silicon, TFT fabricated using the same, method of fabricating the TFT, and organic light emitting diode display device including the TFT
US7964250B2 (en) 2006-02-21 2011-06-21 Samsung Electronics Co., Ltd. Flexible display device having enhanced thin film semiconductive layer and method of manufacture
KR101131217B1 (ko) * 2010-10-25 2012-03-28 노코드 주식회사 다결정 실리콘 박막의 제조방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100666564B1 (ko) * 2004-08-04 2007-01-09 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법
US20070026647A1 (en) * 2005-07-29 2007-02-01 Industrial Technology Research Institute Method for forming polycrystalline silicon thin film
KR100901343B1 (ko) * 2007-07-23 2009-06-05 (주)실리콘화일 결정질 반도체 박막 제조 방법
US7943447B2 (en) * 2007-08-08 2011-05-17 Ramesh Kakkad Methods of fabricating crystalline silicon, thin film transistors, and solar cells
KR20100030975A (ko) 2008-09-11 2010-03-19 삼성전자주식회사 비정질실리콘의 결정화방법 및 이를 이용한 박막트랜지스터의 제조방법
KR101097323B1 (ko) 2009-12-21 2011-12-23 삼성모바일디스플레이주식회사 결정화 방법, 박막 트랜지스터 제조 방법 및 표시 장치 제조 방법
CN106030806B (zh) * 2014-03-18 2020-01-21 英特尔公司 具有柔性衬底的半导体组件
US11810785B2 (en) 2017-05-10 2023-11-07 Lux Semiconductors Thin film crystallization process
US11562903B2 (en) 2019-01-17 2023-01-24 Ramesh kumar Harjivan Kakkad Method of fabricating thin, crystalline silicon film and thin film transistors
US11791159B2 (en) 2019-01-17 2023-10-17 Ramesh kumar Harjivan Kakkad Method of fabricating thin, crystalline silicon film and thin film transistors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3657613A (en) * 1970-05-04 1972-04-18 Westinghouse Electric Corp Thin film electronic components on flexible metal substrates
TW280943B (ko) * 1994-07-15 1996-07-11 Sharp Kk
KR100300263B1 (ko) * 1995-08-04 2001-12-17 구사마 사부로 박막트랜지스터의제조방법,액티브매트릭스기판의제조방법및액정표시장치
KR100510438B1 (ko) 1997-09-24 2005-10-21 삼성전자주식회사 비정질 실리콘의 결정화방법
US6558986B1 (en) * 1998-09-03 2003-05-06 Lg.Philips Lcd Co., Ltd Method of crystallizing amorphous silicon thin film and method of fabricating polysilicon thin film transistor using the crystallization method
JP4495805B2 (ja) * 1999-09-29 2010-07-07 株式会社東芝 結晶性半導体薄膜とその製造方法、および薄膜トランジスタとその製造方法
US6830965B1 (en) 2000-10-25 2004-12-14 Sharp Laboratories Of America, Inc. Semiconductor device and a method of creating the same utilizing metal induced crystallization while suppressing partial solid phase crystallization
KR100525434B1 (ko) 2001-05-18 2005-11-02 엘지.필립스 엘시디 주식회사 다결정화 방법과 이를 이용한 액정표시장치 제조방법
KR100473996B1 (ko) 2002-01-09 2005-03-08 장 진 비정질 실리콘의 결정화 방법
TW200302511A (en) * 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6642092B1 (en) * 2002-07-11 2003-11-04 Sharp Laboratories Of America, Inc. Thin-film transistors formed on a metal foil substrate

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669778B1 (ko) * 2004-11-20 2007-01-16 삼성에스디아이 주식회사 기판 및 박막 트랜지스터를 구비한 기판
US7964250B2 (en) 2006-02-21 2011-06-21 Samsung Electronics Co., Ltd. Flexible display device having enhanced thin film semiconductive layer and method of manufacture
US7825476B2 (en) 2007-06-19 2010-11-02 Samsung Mobile Display Co., Ltd. Method of fabricating polycrystalline silicon, TFT fabricated using the same, method of fabricating the TFT, and organic light emitting diode display device including the TFT
US8445336B2 (en) 2007-06-19 2013-05-21 Samsung Display Co., Ltd. Method of fabricating polycrystalline silicon, TFT fabricated using the same, method of fabricating the TFT, and organic light emitting diode display device including the TFT
KR101131217B1 (ko) * 2010-10-25 2012-03-28 노코드 주식회사 다결정 실리콘 박막의 제조방법

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