JP2834928B2 - 半導体素子 - Google Patents
半導体素子Info
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- JP2834928B2 JP2834928B2 JP8368892A JP8368892A JP2834928B2 JP 2834928 B2 JP2834928 B2 JP 2834928B2 JP 8368892 A JP8368892 A JP 8368892A JP 8368892 A JP8368892 A JP 8368892A JP 2834928 B2 JP2834928 B2 JP 2834928B2
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Description
【０００１】
【産業上の利用分野】本発明は、ディスプレイデバイス
やイメージセンサ等に使用できる薄膜トランジスタに関
するものである。
やイメージセンサ等に使用できる薄膜トランジスタに関
するものである。
【０００２】
【従来の技術】液晶ディスプレイデバイスやイメージセ
ンサ等の駆動に用いる薄膜トランジスタは、従来のＩＣ
プロセスと同じプロセスで作製されていた。従来のＩＣ
プロセスは結晶化、絶縁膜の形成及び不純物の活性化を
１０００℃近い高温で行う必要があり、透光性基板を必
要とする時には基板材料が石英基板に限定されてしまい
大面積化が困難であった。
ンサ等の駆動に用いる薄膜トランジスタは、従来のＩＣ
プロセスと同じプロセスで作製されていた。従来のＩＣ
プロセスは結晶化、絶縁膜の形成及び不純物の活性化を
１０００℃近い高温で行う必要があり、透光性基板を必
要とする時には基板材料が石英基板に限定されてしまい
大面積化が困難であった。
【０００３】近年、プロセスの低温化の方法が提案さ
れ、ガラス基板上に形成された非晶質膜あるいは多結晶
膜を出発材料とし、低温固相成長、レーザアニール等で
結晶化させる方法が検討されている。
れ、ガラス基板上に形成された非晶質膜あるいは多結晶
膜を出発材料とし、低温固相成長、レーザアニール等で
結晶化させる方法が検討されている。
【０００４】ガラス基板上に薄膜トランジスタ等の各種
半導体素子を形成する場合、作製プロセス上の洗浄、エ
ッチング、熱処理、イオン注入、プラズマ処理等によ
り、ガラス基板中の不純物イオンが半導体素子中に拡散
されて悪影響を与えてしまう問題があった。例えば薄膜
トランジスタの場合、不純物イオンがチャンネル層に拡
散され、オフ電流が増大してトランジスタ特性を悪化さ
せてしまう問題がある。そこで従来、例えば、特開昭５
８−５２８７４号公報、特開昭５９−１０８３６０号公
報、特開昭５９−８９４３６号公報等に示されるよう
に、ガラス基板上に窒化シリコン（ＳｉＮz）膜を形成
することによって、上述のようなガラス基板中の不純物
イオンの影響を抑制し、トランジスタ特性の悪化を防止
していた。
半導体素子を形成する場合、作製プロセス上の洗浄、エ
ッチング、熱処理、イオン注入、プラズマ処理等によ
り、ガラス基板中の不純物イオンが半導体素子中に拡散
されて悪影響を与えてしまう問題があった。例えば薄膜
トランジスタの場合、不純物イオンがチャンネル層に拡
散され、オフ電流が増大してトランジスタ特性を悪化さ
せてしまう問題がある。そこで従来、例えば、特開昭５
８−５２８７４号公報、特開昭５９−１０８３６０号公
報、特開昭５９−８９４３６号公報等に示されるよう
に、ガラス基板上に窒化シリコン（ＳｉＮz）膜を形成
することによって、上述のようなガラス基板中の不純物
イオンの影響を抑制し、トランジスタ特性の悪化を防止
していた。
【０００５】
【発明が解決しようとする課題】しかし、上述のように
ガラス基板上にＳｉＮzの被膜を形成した場合にはガラ
ス基板中の不純物イオンの拡散が防止されるため、図５
に示したように、オフ電流は石英と同等の良好な特性を
得ることができるが、ガラス基板との十分な密着性を得
ることができずに素子作製に支障をきたしていた。
ガラス基板上にＳｉＮzの被膜を形成した場合にはガラ
ス基板中の不純物イオンの拡散が防止されるため、図５
に示したように、オフ電流は石英と同等の良好な特性を
得ることができるが、ガラス基板との十分な密着性を得
ることができずに素子作製に支障をきたしていた。
【０００６】さらに、ＳｉＮzの上に直接非晶質シリコ
ン（以下ａ−Ｓｉ）を成膜し、これを熱処理することに
より多結晶シリコン（以下ｐ−Ｓｉ）を形成した場合、
ＳｉＮZ上でのシリコンの核生成速度が大きいため良質
のｐ−Ｓｉが得られないという問題が発生していた。
ン（以下ａ−Ｓｉ）を成膜し、これを熱処理することに
より多結晶シリコン（以下ｐ−Ｓｉ）を形成した場合、
ＳｉＮZ上でのシリコンの核生成速度が大きいため良質
のｐ−Ｓｉが得られないという問題が発生していた。
【０００７】また、酸化シリコン（ＳｉＯ2）の被膜の
みを形成した場合には図５に示したようにガラスとの密
着性は十分であるが、オフ電流が大きく被膜処理を行わ
ないガラス基板に比してほとんど改善がみられなかっ
た。
みを形成した場合には図５に示したようにガラスとの密
着性は十分であるが、オフ電流が大きく被膜処理を行わ
ないガラス基板に比してほとんど改善がみられなかっ
た。
【０００８】本発明は上記のような問題点に鑑みてなさ
れたものであり、ガラス基板からの不純物の影響を抑
え、ガラス基板上に形成した被膜が剥がれ落ちることが
なく、移動度の高いトランジスタ特性を得ることを目的
とする。
れたものであり、ガラス基板からの不純物の影響を抑
え、ガラス基板上に形成した被膜が剥がれ落ちることが
なく、移動度の高いトランジスタ特性を得ることを目的
とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明は、絶縁性基板と該基板上に設けた被膜と、該
被膜上に順次形成された半導体層、ゲート絶縁膜、ゲー
ト電極とで構成された薄膜トランジスタとからなる半導
体素子において、前記被膜がＳｉＮ x Ｏ y であって、基板
側からＹの値が０以上２以下に連続的に変化しているこ
とを特徴とする。
に本発明は、絶縁性基板と該基板上に設けた被膜と、該
被膜上に順次形成された半導体層、ゲート絶縁膜、ゲー
ト電極とで構成された薄膜トランジスタとからなる半導
体素子において、前記被膜がＳｉＮ x Ｏ y であって、基板
側からＹの値が０以上２以下に連続的に変化しているこ
とを特徴とする。
【００１０】また本発明は、絶縁性基板と該基板上に設
けた被膜と、該被膜上に順次形成された半導体層、ゲー
ト絶縁膜、ゲート電極で構成される薄膜トランジスタと
からなる半導体素子において、前記被膜が少なくとも、
窒素を含む珪素化合物の膜と酸素を含む珪素化合物の膜
とからなり、前記酸素を含む珪素化合物からなる膜が前
記基板側と前記半導体層側に形成されていることを特徴
とする。
けた被膜と、該被膜上に順次形成された半導体層、ゲー
ト絶縁膜、ゲート電極で構成される薄膜トランジスタと
からなる半導体素子において、前記被膜が少なくとも、
窒素を含む珪素化合物の膜と酸素を含む珪素化合物の膜
とからなり、前記酸素を含む珪素化合物からなる膜が前
記基板側と前記半導体層側に形成されていることを特徴
とする。
【００１１】なお、このとき、前記被膜が基板側に形成
されたＳｉＮ x Ｏ y 膜（ｙ≠０）と該ＳｉＮ x Ｏ y 膜上に形
成されたＳｉＮ z 膜（ｚ≠０）と半導体層側に形成され
たＳｉＯ 2 膜とからなることを特徴とする。
されたＳｉＮ x Ｏ y 膜（ｙ≠０）と該ＳｉＮ x Ｏ y 膜上に形
成されたＳｉＮ z 膜（ｚ≠０）と半導体層側に形成され
たＳｉＯ 2 膜とからなることを特徴とする。
【００１２】
【００１３】
【作用】本発明の半導体装置では、酸素を含む珪素化合
物の被膜が基板側に形成されているため、ガラス基板等
の絶縁性基板との密着性が良く、基板上に設けられた被
膜が、半導体装置の作製プロセスの洗浄、エッチング、
熱処理、イオン注入、プラズマ処理等によっても剥がれ
落ちる等の問題が生じることがない。また、窒素を含む
珪素化合物の被膜が酸素を含む珪素化合物とともに形成
されているため、半導体作製プロセス中に、ガラス基板
中の不純物イオンが半導体素子中へ拡散するのが防止さ
れ、ｐ−Ｓｉ薄膜トランジスタの場合には、オフ電流の
増大が抑制され、良好な特性を得ることができる。
物の被膜が基板側に形成されているため、ガラス基板等
の絶縁性基板との密着性が良く、基板上に設けられた被
膜が、半導体装置の作製プロセスの洗浄、エッチング、
熱処理、イオン注入、プラズマ処理等によっても剥がれ
落ちる等の問題が生じることがない。また、窒素を含む
珪素化合物の被膜が酸素を含む珪素化合物とともに形成
されているため、半導体作製プロセス中に、ガラス基板
中の不純物イオンが半導体素子中へ拡散するのが防止さ
れ、ｐ−Ｓｉ薄膜トランジスタの場合には、オフ電流の
増大が抑制され、良好な特性を得ることができる。
【００１４】さらに、本発明の半導体装置では、前記被
膜の半導体層側に酸素を含む珪素化合物の膜が形成され
ているため半導体層のＳｉ結晶が大きく成長し、移動度
の高い薄膜トランジスタを得ることができる。
膜の半導体層側に酸素を含む珪素化合物の膜が形成され
ているため半導体層のＳｉ結晶が大きく成長し、移動度
の高い薄膜トランジスタを得ることができる。
【００１５】
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１７】＜実施例１＞図１〜図３は本発明の一実施
例を示した図であり、図１はガラス基板の一面に被膜を
形成した状態、図２はガラス基板の全面に被膜を形成し
た状態、図３は被膜を形成したガラス基板上に半導体素
子である薄膜トランジスタを形成した状態を示した図で
ある。
例を示した図であり、図１はガラス基板の一面に被膜を
形成した状態、図２はガラス基板の全面に被膜を形成し
た状態、図３は被膜を形成したガラス基板上に半導体素
子である薄膜トランジスタを形成した状態を示した図で
ある。
【００１８】図においてガラス基板１上にはＳｉＮxＯy
層２、およびＳｉＮz層３からなる被膜がこの順に形成
されている。図１及び図３のガラス基板には一面にのみ
被膜が形成されているが、図２のガラス基板１には全面
に被膜が形成されている。図１及び図３に示したように
一面にのみ被膜２、３を形成した場合には成膜処理が容
易であるが、洗浄やエッチング等のプロセスにおいて被
膜していない面（裏面）からの不純物イオンの流出を考
慮する必要がある。また図２のように全面に被膜２、３
を形成した場合には、上述したような不純物イオンの流
出を防止することはできるが、２度にわけて被膜処理を
行う、ガラス基板１を立てた状態で被膜処理を行う等の
成膜処理時の工夫が必要となる。なおこの実施例ではガ
ラス基板１上にＳｉＮxＯy層２を形成し、その上にＳｉ
Ｎz層３を形成した２層の被膜の例を示しているが、こ
れらの層をさらに何層か積層することによって不純物イ
オンの流出をさらに確実に防止することができる。
層２、およびＳｉＮz層３からなる被膜がこの順に形成
されている。図１及び図３のガラス基板には一面にのみ
被膜が形成されているが、図２のガラス基板１には全面
に被膜が形成されている。図１及び図３に示したように
一面にのみ被膜２、３を形成した場合には成膜処理が容
易であるが、洗浄やエッチング等のプロセスにおいて被
膜していない面（裏面）からの不純物イオンの流出を考
慮する必要がある。また図２のように全面に被膜２、３
を形成した場合には、上述したような不純物イオンの流
出を防止することはできるが、２度にわけて被膜処理を
行う、ガラス基板１を立てた状態で被膜処理を行う等の
成膜処理時の工夫が必要となる。なおこの実施例ではガ
ラス基板１上にＳｉＮxＯy層２を形成し、その上にＳｉ
Ｎz層３を形成した２層の被膜の例を示しているが、こ
れらの層をさらに何層か積層することによって不純物イ
オンの流出をさらに確実に防止することができる。
【００１９】ガラス基板１上に被膜２、３を形成する成
膜方法としては例えば反応性スパッタ法が用いられる。
以下に反応性スパッタ法による成膜方法を説明する。
膜方法としては例えば反応性スパッタ法が用いられる。
以下に反応性スパッタ法による成膜方法を説明する。
【００２０】まず、ガラス基板１上にＳｉＮxＯy膜２を
形成する。ＳｉＮxＯy膜２は、Ｓｉターゲットを用いて
窒素と酸素の混合ガス中でスパッタすることにより形成
する。
形成する。ＳｉＮxＯy膜２は、Ｓｉターゲットを用いて
窒素と酸素の混合ガス中でスパッタすることにより形成
する。
【００２１】酸素の流量割合は０．１〜１０％、トータ
ル圧力は１〜２０ｍＴｏｒｒ、基板温度は１５０〜３０
０℃の条件で良好な成膜が行えた。膜圧は２００〜５０
０Å程度で密着性に関し十分な効果があった。
ル圧力は１〜２０ｍＴｏｒｒ、基板温度は１５０〜３０
０℃の条件で良好な成膜が行えた。膜圧は２００〜５０
０Å程度で密着性に関し十分な効果があった。
【００２２】次にＳｉＮxＯy膜２上にＳｉＮz膜３を形
成する。窒素ガス中において、Ｓｉをターゲットとして
スパッタすることによりＳｉＮxＯy層２上にＳｉＮz膜
３が形成される。ガス圧は１〜２０ｍＴｏｒｒ、基板温
度は１５０〜３００℃の条件で良好な成膜が行えた。膜
厚は、５００〜３０００Å程度で、不純物の抑制に関し
十分な効果があった。
成する。窒素ガス中において、Ｓｉをターゲットとして
スパッタすることによりＳｉＮxＯy層２上にＳｉＮz膜
３が形成される。ガス圧は１〜２０ｍＴｏｒｒ、基板温
度は１５０〜３００℃の条件で良好な成膜が行えた。膜
厚は、５００〜３０００Å程度で、不純物の抑制に関し
十分な効果があった。
【００２３】上記のようにしてＳｉＮxＯy膜２、ＳｉＮ
z膜３が形成されるが、この成膜時において、流入ガス
中にアルゴン等の不活性ガスを混入させてもよく、ま
た、ＳｉＮxＯy膜２、ＳｉＮz膜３は同一装置内で連続
して成膜することにより、より効率良く、良質な成膜を
行うことができる、またこの実施例では反応性スパッタ
法を用いたが、ＣＶＤ法によってもＳｉＮxＯy，ＳｉＮ
z膜を形成することは可能である。
z膜３が形成されるが、この成膜時において、流入ガス
中にアルゴン等の不活性ガスを混入させてもよく、ま
た、ＳｉＮxＯy膜２、ＳｉＮz膜３は同一装置内で連続
して成膜することにより、より効率良く、良質な成膜を
行うことができる、またこの実施例では反応性スパッタ
法を用いたが、ＣＶＤ法によってもＳｉＮxＯy，ＳｉＮ
z膜を形成することは可能である。
【００２４】ＳｉＮxＯy膜２、ＳｉＮz膜３によって被
覆されたガラス基板１上にはトランジスタ素子（半導体
素子）が形成される。トランジスタ素子の形成処理を図
３を参照して説明する。
覆されたガラス基板１上にはトランジスタ素子（半導体
素子）が形成される。トランジスタ素子の形成処理を図
３を参照して説明する。
【００２５】まず、ＳｉＮz膜３上に、トランジスタ素
子のチャンネル層となるｐ−Ｓｉ膜４を形成後、トラン
ジスタサイズにパターニングし、ゲート絶縁膜５を成膜
する。ゲート絶縁膜５には例えばＳｉＯ2が用いられる
が、他の絶縁膜であっても構わない。次にゲート膜を成
膜し、パターニングしてゲート部６を形成する。ゲート
膜としては例えばｐ−Ｓｉ膜が用いられるが、最終的に
導電性膜であれば他の材料であっても構わない。さら
に、ソース、ドレイン部７、８と引き出し電極とのオー
ミック接触をとるためのコンタクトホールを形成後、引
き出し電極１０を形成する。最後に、ｐ−Ｓｉ膜４の結
晶粒界のダングリングボンドをターミネートするため
に、水素化処理を行う。
子のチャンネル層となるｐ−Ｓｉ膜４を形成後、トラン
ジスタサイズにパターニングし、ゲート絶縁膜５を成膜
する。ゲート絶縁膜５には例えばＳｉＯ2が用いられる
が、他の絶縁膜であっても構わない。次にゲート膜を成
膜し、パターニングしてゲート部６を形成する。ゲート
膜としては例えばｐ−Ｓｉ膜が用いられるが、最終的に
導電性膜であれば他の材料であっても構わない。さら
に、ソース、ドレイン部７、８と引き出し電極とのオー
ミック接触をとるためのコンタクトホールを形成後、引
き出し電極１０を形成する。最後に、ｐ−Ｓｉ膜４の結
晶粒界のダングリングボンドをターミネートするため
に、水素化処理を行う。
【００２６】以上のようにして作製したｐ−Ｓｉトラン
ジスタのオフ電流特性は、石英基板やＳｉＮz被覆ガラ
スのオフ電流レベル（〜１０-11Ａ）と同等であり、ガ
ラス基板からの不純物が抑制できたことが分かる。ま
た、ＳｉＮxＯy膜を設けたことにより、ＳｉＮzの単層
膜に比べて密着性は良好になり、トランジスタ素子作製
の全工程に耐え得るガラスとの十分な密着性が得られ
た。また、ＳｉＮz膜により、ガラス基板１中の不純物
イオンが薄膜トランジスタ素子（半導体素子）中に拡散
されるのを防止することができた。
ジスタのオフ電流特性は、石英基板やＳｉＮz被覆ガラ
スのオフ電流レベル（〜１０-11Ａ）と同等であり、ガ
ラス基板からの不純物が抑制できたことが分かる。ま
た、ＳｉＮxＯy膜を設けたことにより、ＳｉＮzの単層
膜に比べて密着性は良好になり、トランジスタ素子作製
の全工程に耐え得るガラスとの十分な密着性が得られ
た。また、ＳｉＮz膜により、ガラス基板１中の不純物
イオンが薄膜トランジスタ素子（半導体素子）中に拡散
されるのを防止することができた。
【００２７】＜実施例２＞図４は本発明の他の実施例で
あり、半導体装置の断面構成図である。この実施例にお
いて、トランジスタ素子部分は図３の構成と同様であ
り、同一番号で示し説明を省略する。
あり、半導体装置の断面構成図である。この実施例にお
いて、トランジスタ素子部分は図３の構成と同様であ
り、同一番号で示し説明を省略する。
【００２８】ガラス基板１上には被膜１２が形成されて
いる。この被膜１２の組成はＳｉＮxＯyであり、ｙの値
がガラス基板との境界部から上方にかけて２から０まで
変化している。被膜１２は例えば反応性スパッタ法によ
り成膜される。以下、その成膜条件を示す。
いる。この被膜１２の組成はＳｉＮxＯyであり、ｙの値
がガラス基板との境界部から上方にかけて２から０まで
変化している。被膜１２は例えば反応性スパッタ法によ
り成膜される。以下、その成膜条件を示す。
【００２９】ＳｉＮxＯy膜はＳｉターゲットを用いて窒
素と酸素の混合ガス中でスパッタすることにより形成す
る。成膜初期時に酸素の流量割合を１００〜１０％で行
い、成膜進行に伴い酸素の流量割合を０％に落とし、酸
素の流量割合０％で一定膜成膜する。このような条件で
成膜することによりｙの値を２から０まで連続的に変化
させたＳｉＮxＯy膜が形成できる。また、トータル圧力
は１〜２０ｍＴｏｒｒ、基板温度は１５０〜３００℃の
条件で良好な成膜が行えた。膜厚は５００〜３０００Å
程度で、密着性及び不純物制御に関し十分な効果があっ
た。なお、本実施例では窒素と酸素の混合ガスで成膜し
たが、アルゴン等の不活性ガスをさらに混合して成膜し
ても構わない。また、本実施例では反応性スパッタ法を
用いたが、ＣＶＤ法により成膜してもよい。なおｙの値
を２から０まで連続的に変化させたＳｉＮxＯy膜は上記
のように同一装置内で連続して成膜することにより、よ
り効率良く良質な膜が成膜できる。
素と酸素の混合ガス中でスパッタすることにより形成す
る。成膜初期時に酸素の流量割合を１００〜１０％で行
い、成膜進行に伴い酸素の流量割合を０％に落とし、酸
素の流量割合０％で一定膜成膜する。このような条件で
成膜することによりｙの値を２から０まで連続的に変化
させたＳｉＮxＯy膜が形成できる。また、トータル圧力
は１〜２０ｍＴｏｒｒ、基板温度は１５０〜３００℃の
条件で良好な成膜が行えた。膜厚は５００〜３０００Å
程度で、密着性及び不純物制御に関し十分な効果があっ
た。なお、本実施例では窒素と酸素の混合ガスで成膜し
たが、アルゴン等の不活性ガスをさらに混合して成膜し
ても構わない。また、本実施例では反応性スパッタ法を
用いたが、ＣＶＤ法により成膜してもよい。なおｙの値
を２から０まで連続的に変化させたＳｉＮxＯy膜は上記
のように同一装置内で連続して成膜することにより、よ
り効率良く良質な膜が成膜できる。
【００３０】このようにして成膜された被膜１２はガラ
ス基板面においては、ｙの値が２程度のＳｉＮxＯyが形
成されているため基板に対して十分な密着性を有し、半
導体装置の形成プロセスにおける洗浄、エッチング、熱
処理、イオン注入、プラズマ処理等によっても剥がれ落
ちることがなかった。また、ｙの値が０のＳｉＮxＯy膜
が一定膜厚形成されているため、ガラス基板１から半導
体素子（トランジスタ素子）への不純物の拡散が抑制さ
れた。なおこの実施例ではＳｉＮxＯy膜をガラス基板の
片面にのみ形成しているが、全面に形成してもよい。
ス基板面においては、ｙの値が２程度のＳｉＮxＯyが形
成されているため基板に対して十分な密着性を有し、半
導体装置の形成プロセスにおける洗浄、エッチング、熱
処理、イオン注入、プラズマ処理等によっても剥がれ落
ちることがなかった。また、ｙの値が０のＳｉＮxＯy膜
が一定膜厚形成されているため、ガラス基板１から半導
体素子（トランジスタ素子）への不純物の拡散が抑制さ
れた。なおこの実施例ではＳｉＮxＯy膜をガラス基板の
片面にのみ形成しているが、全面に形成してもよい。
【００３１】＜実施例３＞図６は本発明のさらに他の実
施例であり、断面構成図である。
施例であり、断面構成図である。
【００３２】ガラス基板１上にはＳｉＮxＯy膜１３、Ｓ
ｉＮ膜１４、ＳｉＯ2膜１５が形成されている。これら
の被膜は例えば反応性スパッタ法により成膜される。以
下、その成膜条件を示す。
ｉＮ膜１４、ＳｉＯ2膜１５が形成されている。これら
の被膜は例えば反応性スパッタ法により成膜される。以
下、その成膜条件を示す。
【００３３】まず、ガラス基板１上に、ＳｉＮxＯy膜１
３を形成する。ＳｉＮxＯy膜１３は、Ｓｉターゲットに
よる反応性スパッタ法において基板温度２００℃、ＲＦ
Ｐｏｗｅｒ７５０Ｗ、ガス圧力１２ｍＴｏｒｒ、Ｎ2
ガス流量５０ｓｃｃｍ、Ｏ2ガス流量５ｓｃｃｍ以下に
て６００Å成膜する。次いで、同一チャンバー内で連続
して、Ｏ2ガスを流さない以外は、成膜条件を変えずに
ＳｉＮz膜１４を２４００Å成膜する。さらに、同一チ
ャンバー内でターゲットをＳｉＯ2に変え、基板温度２
００℃、ＲＦ Ｐｏｗｅｒ７５０Ｗ、ガス圧力５ｍＴｏ
ｒｒ，Ａｒガス流量７０ｓｃｃｍ、Ｏ2ガス流量３０ｓ
ｃｃｍにてＳｉＯ2膜１５を約５００Å成膜する。
３を形成する。ＳｉＮxＯy膜１３は、Ｓｉターゲットに
よる反応性スパッタ法において基板温度２００℃、ＲＦ
Ｐｏｗｅｒ７５０Ｗ、ガス圧力１２ｍＴｏｒｒ、Ｎ2
ガス流量５０ｓｃｃｍ、Ｏ2ガス流量５ｓｃｃｍ以下に
て６００Å成膜する。次いで、同一チャンバー内で連続
して、Ｏ2ガスを流さない以外は、成膜条件を変えずに
ＳｉＮz膜１４を２４００Å成膜する。さらに、同一チ
ャンバー内でターゲットをＳｉＯ2に変え、基板温度２
００℃、ＲＦ Ｐｏｗｅｒ７５０Ｗ、ガス圧力５ｍＴｏ
ｒｒ，Ａｒガス流量７０ｓｃｃｍ、Ｏ2ガス流量３０ｓ
ｃｃｍにてＳｉＯ2膜１５を約５００Å成膜する。
【００３４】次に、プラズマＣＶＤ装置にてａ−Ｓｉ膜
を約１０００Å成膜し、これを炉アニールすることによ
りｐ−Ｓｉ膜とする。この後ｐ−Ｓｉ膜４を所定の形状
とするためのレジストパターンを形成し、エッチングを
行う。この後、ゲート絶縁膜５をスパッタ装置にて約１
０００Å成膜する。次に、ゲート電極６となるｐ−Ｓｉ
膜を減圧ＣＶＤ装置にて約２０００Å成膜し、この上に
ゲート電極６を所定の形状に加工するためのレジストパ
ターンを形成し、反応性イオンエッチャーにてエッチン
グを行う。この後、全面にＰ+をイオン注入し、活性化
アニールを行うことによりゲート電極６の低抵抗化及び
ソース、ドレイン領域７、８の活性化及び低抵抗化を行
う。さらに、常圧ＣＶＤ装置にてＳｉＯ2膜を約５００
０Å成膜し、一部にコンタクトホールを形成し、層間絶
縁膜９とする。このとき、ソース、ドレイン領域７、８
と後に形成するＡｌ電極１０が接続されるように同時に
ゲート絶縁膜５にもホールを開ける。続いて、スパッタ
装置によりＡｌを約１μｍ成膜し、所定の形状に加工し
てＡｌ電極１０を形成した。
を約１０００Å成膜し、これを炉アニールすることによ
りｐ−Ｓｉ膜とする。この後ｐ−Ｓｉ膜４を所定の形状
とするためのレジストパターンを形成し、エッチングを
行う。この後、ゲート絶縁膜５をスパッタ装置にて約１
０００Å成膜する。次に、ゲート電極６となるｐ−Ｓｉ
膜を減圧ＣＶＤ装置にて約２０００Å成膜し、この上に
ゲート電極６を所定の形状に加工するためのレジストパ
ターンを形成し、反応性イオンエッチャーにてエッチン
グを行う。この後、全面にＰ+をイオン注入し、活性化
アニールを行うことによりゲート電極６の低抵抗化及び
ソース、ドレイン領域７、８の活性化及び低抵抗化を行
う。さらに、常圧ＣＶＤ装置にてＳｉＯ2膜を約５００
０Å成膜し、一部にコンタクトホールを形成し、層間絶
縁膜９とする。このとき、ソース、ドレイン領域７、８
と後に形成するＡｌ電極１０が接続されるように同時に
ゲート絶縁膜５にもホールを開ける。続いて、スパッタ
装置によりＡｌを約１μｍ成膜し、所定の形状に加工し
てＡｌ電極１０を形成した。
【００３５】表１は本実施例におけるＳｉＮxＯy膜１３
の成膜条件のうちＯ2ガス流量を変化させた時のトラン
ジスタ作製プロセスにおける膜の剥離の有無を示したも
のである。表１よりＯ2ガス流量が１０ｓｃｃｍを超え
ると膜の組成がＳｉＯ2に近くなり密着性が低下するこ
とが分かる。また、Ｏ2流量が少なすぎると基板との剥
離が発生する。
の成膜条件のうちＯ2ガス流量を変化させた時のトラン
ジスタ作製プロセスにおける膜の剥離の有無を示したも
のである。表１よりＯ2ガス流量が１０ｓｃｃｍを超え
ると膜の組成がＳｉＯ2に近くなり密着性が低下するこ
とが分かる。また、Ｏ2流量が少なすぎると基板との剥
離が発生する。
【００３６】
【表１】
【００３７】また、表２は本実施例におけるＳｉＮxＯy
膜１３の膜厚を変えたときのトランジスタ作製プロセス
における被膜の剥離の有無を示したものである。表２よ
りＳｉＮxＯy膜１３の膜厚が３００Å以下の時に剥離を
起こすことがわかる。
膜１３の膜厚を変えたときのトランジスタ作製プロセス
における被膜の剥離の有無を示したものである。表２よ
りＳｉＮxＯy膜１３の膜厚が３００Å以下の時に剥離を
起こすことがわかる。
【００３８】
【表２】
【００３９】なお、本実施例においては基板と活性層と
の間に積層する３層の膜をスパッタ装置により成膜する
際に、ＳｉＮxＯy膜１３およびＳｉＮz膜１４をＳｉタ
ーゲットにてＳｉＯ2膜１５をＳｉＯ2ターゲットにて成
膜したがこれにこだわるものではない。成膜方法はスパ
ッタ法以外にＣＶＤ法によって成膜を行ってもよい。な
お、成膜条件によってはＳｉＮxＯyが必要でない場合も
ある。
の間に積層する３層の膜をスパッタ装置により成膜する
際に、ＳｉＮxＯy膜１３およびＳｉＮz膜１４をＳｉタ
ーゲットにてＳｉＯ2膜１５をＳｉＯ2ターゲットにて成
膜したがこれにこだわるものではない。成膜方法はスパ
ッタ法以外にＣＶＤ法によって成膜を行ってもよい。な
お、成膜条件によってはＳｉＮxＯyが必要でない場合も
ある。
【００４０】本実施例によると、ガラス基板上に薄膜ト
ランジスタを作製する場合にも素子部への不純物の拡散
が押えられ、尚かつａ−Ｓｉ膜を熱処理することにより
ｐ−Ｓｉ膜を得る方法においても良質のｐ−Ｓｉ膜を得
ることが出来る。また、基板とＳｉＮz膜との間にＳｉ
ＮxＯy膜を積層しているためＳｉＮz膜の剥離の問題も
解決される。さらに、これらの膜を同一チャンバー内で
連続して成膜しているためパーティクル等の不純物の混
入を防止することができる。
ランジスタを作製する場合にも素子部への不純物の拡散
が押えられ、尚かつａ−Ｓｉ膜を熱処理することにより
ｐ−Ｓｉ膜を得る方法においても良質のｐ−Ｓｉ膜を得
ることが出来る。また、基板とＳｉＮz膜との間にＳｉ
ＮxＯy膜を積層しているためＳｉＮz膜の剥離の問題も
解決される。さらに、これらの膜を同一チャンバー内で
連続して成膜しているためパーティクル等の不純物の混
入を防止することができる。
【００４１】
【発明の効果】本発明によれば、酸素を含む珪素化合物
の被膜が基板側に形成されているため、ガラス基板等の
絶縁性基板との密着性が良く、基板上に設けられた被膜
が、半導体装置の作製プロセス中に剥がれ落ちる等の問
題が生じることがない。
の被膜が基板側に形成されているため、ガラス基板等の
絶縁性基板との密着性が良く、基板上に設けられた被膜
が、半導体装置の作製プロセス中に剥がれ落ちる等の問
題が生じることがない。
【００４２】また、窒素を含む珪素化合物の膜が酸素を
含む珪素化合物とともに形成されているため、半導体作
製プロセス中に、ガラス基板中の不純物イオンが半導体
素子中へ拡散するのが防止され、ｐ−Ｓｉ薄膜トランジ
スタの場合には、オフ電流の増大が抑制され、良好な特
性を得ることができる。
含む珪素化合物とともに形成されているため、半導体作
製プロセス中に、ガラス基板中の不純物イオンが半導体
素子中へ拡散するのが防止され、ｐ−Ｓｉ薄膜トランジ
スタの場合には、オフ電流の増大が抑制され、良好な特
性を得ることができる。
【００４３】さらに、本発明によれば、前記被膜の半導
体層側に酸素を含む珪素化合物の被膜が形成されている
ため半導体層のＳｉ結晶が大きく成長し、移動度の高い
薄膜トランジスタを得ることができる。
体層側に酸素を含む珪素化合物の被膜が形成されている
ため半導体層のＳｉ結晶が大きく成長し、移動度の高い
薄膜トランジスタを得ることができる。
【００４４】
【図１】本発明の一実施例であり、一面に絶縁体を形成
したガラス基板の断面図
したガラス基板の断面図
【図２】本発明の一実施例であり、全面に絶縁体を形成
したガラス基板の断面図
したガラス基板の断面図
【図３】図１のガラス基板により形成された、実施例１
に係る半導体装置の構成を示した断面図
に係る半導体装置の構成を示した断面図
【図４】本発明の一実施例であり、実施例２に係る半導
体装置の構成を示した断面図
体装置の構成を示した断面図
【図５】従来の半導体装置の問題点を説明するための説
明図
明図
【図６】本発明の一実施例であり、実施例３に係る半導
体装置の構成を示した断面図
体装置の構成を示した断面図
１ ガラス基板 ２ ＳｉＮxＯy膜 ３ ＳｉＮz膜 １２ ＳｉＮxＯy膜（０≦ｙ≦２） １３ ＳｉＮxＯy膜（ｙ≠０） １４ ＳｉＮz膜（ｚ≠０） １５ ＳｉＯ2膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土本 修平 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平３−179778（ＪＰ，Ａ) 特開 昭63−222046（ＪＰ，Ａ) 特開 昭58−164268（ＪＰ，Ａ) 特開 平５−55581（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 G02F 1/136 500
Claims (3)
- 【請求項１】 絶縁性基板と該基板上に設けた被膜と、
該被膜上に順次形成された半導体層、ゲート絶縁膜、ゲ
ート電極で構成される薄膜トランジスタとからなる半導
体素子において、前記被膜がＳｉＮ x Ｏ y であって、基板側からＹの値が０
以上２以下に連続的に変化していることを特徴とする半
導体素子。 - 【請求項２】 絶縁性基板と該基板上に設けた被膜と、
該被膜上に順次形成された半導体層、ゲート絶縁膜、ゲ
ート電極で構成される薄膜トランジスタとからなる半導
体素子において、 前記被膜が少なくとも、窒素を含む珪素化合物の膜と酸
素を含む珪素化合物の膜とからなり、前記酸素を含む珪
素化合物からなる膜が前記基板側と前記半導体層側に形
成されていることを特徴とする半導体素子。 - 【請求項３】 前記被膜が基板側に形成されたＳｉＮ x
Ｏ y 膜（ｙ≠０）と該ＳｉＮ x Ｏ y 膜上に形成されたＳｉ
Ｎ z 膜（ｚ≠０）と半導体層側に形成されたＳｉＯ 2 膜と
からなることを特徴とする請求項２記載の半導体素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8368892A JP2834928B2 (ja) | 1991-09-10 | 1992-04-06 | 半導体素子 |
| EP92308227A EP0532314B1 (en) | 1991-09-10 | 1992-09-10 | A semiconductor device and a process for fabricating same |
| DE69229314T DE69229314T2 (de) | 1991-09-10 | 1992-09-10 | Halbleiteranordnung und Verfahren zur Herstellung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-230561 | 1991-09-10 | ||
| JP23056191 | 1991-09-10 | ||
| JP8368892A JP2834928B2 (ja) | 1991-09-10 | 1992-04-06 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129609A JPH05129609A (ja) | 1993-05-25 |
| JP2834928B2 true JP2834928B2 (ja) | 1998-12-14 |
Family
ID=26424723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8368892A Expired - Lifetime JP2834928B2 (ja) | 1991-09-10 | 1992-04-06 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2834928B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100291971B1 (ko) | 1993-10-26 | 2001-10-24 | 야마자끼 순페이 | 기판처리장치및방법과박막반도체디바이스제조방법 |
| JP3609314B2 (ja) * | 1994-07-30 | 2005-01-12 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及びアクティブマトリクス回路 |
| JP4754876B2 (ja) * | 2004-06-25 | 2011-08-24 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| JP4489823B2 (ja) * | 2008-10-29 | 2010-06-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4642130B2 (ja) * | 2009-10-30 | 2011-03-02 | 株式会社半導体エネルギー研究所 | ガラス基板上に単結晶シリコン薄膜を形成する方法 |
-
1992
- 1992-04-06 JP JP8368892A patent/JP2834928B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129609A (ja) | 1993-05-25 |
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