KR20050020491A

KR20050020491A - 다상 클록신호 발생회로 및 방법

Info

Publication number: KR20050020491A
Application number: KR1020030058495A
Authority: KR
Inventors: 이수형
Original assignee: 삼성전자주식회사
Priority date: 2003-08-23
Filing date: 2003-08-23
Publication date: 2005-03-04
Also published as: US7034595B2; KR100526350B1; US20050040875A1

Abstract

본 발명은 다상 클록신호 발생회로 및 방법에 관한 것으로, 본 발명의 회로는 클록신호를 버퍼링하여 버퍼링된 클록신호를 발생하는 입력버퍼와, 상기 버퍼링된 클록신호를 인버팅하여 인버팅된 클록신호를 발생하는 제1인버터와, 제1 및 제2 클록신호들의 듀티비의 차가 최소가 되도록, 상기 버퍼링된 클록신호와 상기 인버팅된 클록신호 사이의 지연차를 제거하여 듀티비 보상된 제1보상클록신호 및 제2보상클록신호를 발생하는 듀티비 보상 지연회로와, 상기 제1보상클록신호와 위상이 지연된 동상신호를 조합하여 위상이 지연된 역상신호를 발생하는 제1조합회로와, 상기 제2보상클록신호와 상기 위상이 지연된 역상신호를 조합하여 상기 위상이 지연된 동상신호를 발생하는 제2조합회로와, 상기 위상이 지연된 역상신호의 위상을 반전하여 상기 제1클록신호를 출력하는 제2인버터와, 상기 위상이 지연된 동상신호의 위상을 반전하여 상기 제2클록신호를 출력하는 제3인버터를 포함한다. 따라서, 제1 및 제2클록신호의 듀티비를 동일하게 할 수 있다.

Description

다상 클록신호 발생회로 및 방법{Circuits and Method for generating multi-phase clock signals}

본 발명은 다상클록신호 발생회로 및 방법에 관한 것으로, 특히 하나의 클록신호로부터 서로 위상이 반전된 두 클록신호들 발생하는 다상클록신호 발생회로 및 방법에 관한 것이다.

아날로그 신호를 디지털 데이터신호로 변환하기 위하여 아날로그 신호를 샘플링하고 증폭한 다음에 아날로그 디지털 변환하는 과정을 거치게 된다. 이와 같은 신호처리는 아날로그 프론트 엔드(AFE : Analog Front End) 회로에서 수행된다. AFE 회로는 다양한 크기를 가진 입력신호들에 대하여 적절한 증폭이득을 제어하기 위하여 프로그램어블 게인 증폭기(PGA : Programmable Gain Amplifier)를 사용한다.

PGA는 통상적으로 집적회로 설계 상 저항 어레이 대신에 커패시터 어레이를 스위칭하여 게인을 조절한다. 입력신호를 제1클록신호로 스위칭하여 입력 커패시터에 입력하고 입력된 신호를 제2클록신호로 스위칭하여 출력하는 방식으로 동작한다.

이러한 스위치드 커패시터 회로에서는 외부로부터 하나의 원래 클록신호를 입력하여 서로 오버랩되지 않는 한 쌍의 클록신호들을 생성하여 제1 및 제2클록신호로 사용한다. 제1클록신호와 제2클록신호는 위상이 180도로 반전된 관계를 가진다.

하나의 클록신호로부터 서로 위상이 반전된 클록신호를 생성하기 위하여 통상 인버터를 사용하게 된다. 클록신호와 동상인 제1클록신호와 역상인 제2클록신호는 서로 반대 위상을 유지하기 위해서는 통과하는 인버터 수에 있어서 홀수개, 최소한 1개의 차이를 가지게 된다. 이러한 인버터 통과 수의 차이는 두 클록신호 사이에 인버터 1단의 지연차를 생성한다. 인버터 1단의 신호 지연차를 고려할 정도로 고속동작이 요구되는 시스템에서는 문제를 야기하게 된다.

따라서, 두 클록신호 사이의 인버터 1단의 지연차를 해결하기 위하여 제1클록신호의 패스와 제2클록신호의 패스 중간에서 상호 교차 연결함으로써 인버터 1단의 지연차를 동산신호와 역상신호에 분담시킴으로써 동일한 지연특성을 갖도록 하고 있다.

그러나, 이와 같은 방식에서는 동상패스와 역상패스의 인버터 수의 차이로 인하여 역상클록신호의 듀티비에 비하여 동상클록신호의 듀티비가 상대적으로 작아지는 문제점이 있다. 이러한 듀티비의 차이는 스위치드 커패시터 회로 설계를 곤란하게 하고 회로 동작 상의 신뢰도를 떨어드린다.

본 발명의 목적은 상술한 종래 기술의 문제점을 해결하기 위하여 다상클록신호들 사이의 지연특성 및 듀티비의 차이를 최소화할 수 있는 다상클록신호 발생회로 및 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 회로는 클록신호를 버퍼링하여 버퍼링된 클록신호를 발생하는 입력버퍼와, 상기 버퍼링된 클록신호를 인버팅하여 인버팅된 클록신호를 발생하는 제1인버터와, 제1 및 제2 클록신호들의 듀티비의 차가 최소가 되도록, 상기 버퍼링된 클록신호와 상기 인버팅된 클록신호 사이의 지연차를 제거하여 듀티비 보상된 제1보상클록신호 및 제2보상클록신호를 발생하는 듀티비 보상 지연회로와, 상기 제1보상클록신호와 위상이 지연된 동상신호를 조합하여 위상이 지연된 역상신호를 발생하는 제1조합회로와, 상기 제2보상클록신호와 상기 위상이 지연된 역상신호를 조합하여 상기 위상이 지연된 동상신호를 발생하는 제2조합회로와, 상기 위상이 지연된 역상신호의 위상을 반전하여 상기 제1클록신호를 출력하는 제2인버터와, 상기 위상이 지연된 동상신호의 위상을 반전하여 상기 제2클록신호를 출력하는 제3인버터를 구비하는 것을 특징으로 한다.

본 발명에서 제1클록신호는 입력되는 클록신호와 위상이 동상이고, 제2클록신호는 역상이며 제1클록신호와 제2클록신호는 서로 180도 위상이 반대이고 액티브 구간, 예컨대 하이구간이 서로 오버랩되지 않는다. 본 발명에서 클록신호의 액티브구간은 수 나노초, 예컨대 2 내지 9나노초 정도이다.

본 발명에서 듀티비 보상 지연회로는 입력버퍼의 출력단과 제1조합회로의 입력단 사이에 3단 종속 연결된 제1인버터들과, 상기 3단 종속 연결 제1인버터들의 입력단과 출력단 사이에 병렬 연결된 제4인버터과, 제1인버터의 출력단과 제2조합회로의 입력단 사이에 3단 종속 연결된 제2인버터들과, 상기 3단 종속 연결 제2인버터들의 입력단과 출력단 사이에 병렬 연결된 제5인버터들과, 상기 3단 종속연결 제1인버터들의 입력인버터의 출력단과 상기 3단 종속연결 제2인버터들의 출력인버터의 입력단 사이를 연결하기 위한 제1패스와, 상기 3단 종속연결 제2인버터들의 입력인버터의 출력단과 상기 3단 종속연결 제1인버터들의 출력인버터의 출력단 사이를 연결하기 위한 제2패스를 포함한다.

본 발명에서 입력버퍼의 출력단과 3단 종속연결 제1인버터들의 입력인버터의 출력단 사이에 연결된 제6인버터와, 제1인버터의 출력단과 3단 종속연결 제2인버터들의 입력인버터의 출력단 사이에 연결된 제7인버터를 더 포함한다.

본 발명에서 회로는 제6인버터의 출력신호와 위상이 지연된 동상신호를 조합하여 제1플라임 클록신호를 발생하는 제3조합회로와, 제7인버터의 출력신호와 위상이 지연된 역상신호를 조합하여 제2플라임 클록신호를 발생하는 제4조합회로를 더 포함한다.

본 발명에서 제1 및 제2 조합회로 각각은 제1 또는 제2보상클록신호를 버퍼링하기 위한 제1버퍼와, 제1버퍼의 출력신호와 위상지연된 동상 또는 역상신호를 부정 논리 곱하는 낸드게이트와, 낸드게이트의 출력신호를 버퍼링하여 상기 위상 지연된 역상 또는 동상신호를 발생하는 제2버퍼를 포함한다.

본 발명의 방법은

a) 클록신호를 버퍼링하는 단계;

b) 상기 버퍼링된 클록신호를 인버팅하여 인버팅된 클록신호를 발생하는 단계;

c) 제1 및 제2 클록신호들의 듀티비의 차가 최소가 되도록, 상기 버퍼링된 클록신호와 상기 인버팅된 클록신호 사이의 지연차를 최소화하여 듀티비 보상된 제1보상클록신호 및 제2보상클록신호를 발생하는 단계;

d) 상기 제1보상클록신호와 위상이 지연된 동상신호를 조합하여 위상이 지연된 역상신호를 발생하는 단계;

e) 상기 제2보상클록신호와 상기 위상이 지연된 역상신호를 조합하여 상기 위상이 지연된 동상신호를 발생하는 단계;

f) 상기 위상이 지연된 역상신호의 위상을 반전하여 상기 제1클록신호를 출력하는 단계;

g) 상기 위상이 지연된 동상신호의 위상을 반전하여 상기 제2클록신호를 출력하는 단계를 포함한다.

본 발명에서 c) 듀티비 보상단계는

c-1) 버퍼링된 클록신호를 제1인버팅하여 제1신호를 발생하는 단계;

c-2) 버퍼링된 클록신호를 제2인버팅하여 제2신호를 발생하는 단계;

c-3) 버퍼링된 클록신호를 제3인버팅하여 제3신호를 발생하는 단계;

c-4) 인버팅 클록신호를 제1인버팅하여 제4신호를 발생하는 단계;

c-5) 인버팅 클록신호를 제2인버팅하여 제5신호를 발생하는 단계;

c-6) 인버팅된 클록신호를 제3인버팅하여 제6신호를 발생하는 단계;

c-7) 상기 제1신호, 제3신호 및 제2합성신호가 합성된 제1노드신호를 인버팅하여 제1합성신호를 발생하는 단계;

c-8) 상기 제4신호, 제6신호 및 상기 제1합성신호가 합성된 제2노드신호를 인버팅하여 상기 제2합성신호를 발생하는 단계;

c-9) 상기 제1합성신호를 인버팅하고 인버팅된 제7신호와 상기 제2신호를 합성하여 상기 제1보상클록신호를 발생하는 단계; 및

c-10) 상기 제2합성신호를 인버팅하고 인버팅된 제8신호와 상기 제5신호를 합성하여 상기 제2보상클록신호를 발생하는 단계를 포함한다.

또한, 본 발명의 방법은 제1신호와 상기 위상이 지연된 동상신호를 조합하여 제1플라임 클록신호를 발생하는 단계와, 제6신호와 상기 위상이 지연된 역상신호를 조합하여 제2플라임 클록신호를 발생하는 단계를 더 포함하는 것이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.

도 1은 클록신호 발생회로의 일예를 나타낸다.

도 1에서 클록신호(CLK)는 4단 인버터(INV1~4) 종속연결로 구성된 패스(PASS1)를 통하여 동상인 제1클록신호(CK)로 발생되고, 또한 5단 인버터(INV5~INV9) 종속연결로 구성된 패스(PASS2)를 통하여 역상인 제2클록신호(CKB)로 발생된다. 인버터(INV2)의 출력단은 인버터(INV7)의 입력단에 연결되고, 인버터(INV7)의 출력단은 인버터(INV2)의 입력단에 서로 교차되게 연결된다.

따라서, 도 2에 도시한 바와 같이 인버터(INV2, INV7)의 교차 연결에 의해 인버터(INV2)의 입력단에는 1단 지연된 신호와 3단 지연된 신호가 합성되고, 인버터(INV7)의 입력단에는 2단 지연된 신호와 2단 지연된 신호가 합성된다. 그러므로, 인버터 1단 지연차가 양측 패스(PASS1, PASS2)에 분산되므로 각각 4.5d(d는 인버터 1단의 지연시간)씩 동일한 지연시간특성을 가지게 된다. 그러므로 동상 클록신호(CK)와 역상 클록신호(CKB)의 지연특성이 동일하게 된다.

도 3은 클록신호 발생회로의 다른 예를 나타낸 것으로, 입력버퍼(10), 제1 내지 제4조합회로(12, 14, 16, 18)와 인버터(INV3, INV8, INV13, INV16, INV19)를 포함한다.

입력버퍼(10)는 2단 인버터(INV1, INV2) 종속연결로 클록신호를 버퍼링하여 버퍼링된 클록신호(BCLK)를 발생한다.

인버터(INV3)는 버퍼링된 클록신호(BCLK)를 인버팅하여 인버팅된 클록신호(ICLK)를 발생한다.

제1조합회로(12)는 버퍼(12-1), 낸드 게이트(G1), 버퍼(12-2)를 포함한다. 버퍼(12-1)는 인버터(INV4, INV5)로 구성되어 버퍼링된 클록신호(BCLK)를 버퍼링한다. 낸드 게이트(G1)는 버퍼(12-1)의 출력신호와 위상 지연된 동상신호(P2-1)를 입력하여 부정 논리 곱한다. 부정 논리 곱된 신호는 버퍼(12-2)를 통하여 버퍼링되어 위상 지연된 역상신호(P1-1)로 출력된다.

인버터(INV8)는 위상 지연된 역상신호(P1-1)를 인버팅하여 제1클록신호(P1)를 발생한다.

제2조합회로(12)는 버퍼(14-1), 낸드 게이트(G2), 버퍼(14-2)를 포함한다. 버퍼(14-1)는 인버터(INV9, INV10)로 구성되어 인버팅된 클록신호(ICLK)를 버퍼링한다. 낸드 게이트(G2)는 버퍼(14-1)의 출력신호와 위상 지연된 역상신호(P1-1)를 입력하여 부정 논리 곱한다. 부정 논리 곱된 신호는 버퍼(14-2)를 통하여 버퍼링되어 위상 지연된 동상신호(P2-1)로 출력된다.

인버터(INV13)는 위상 지연된 동상신호(P2-1)를 인버팅하여 제2클록신호(P2)를 발생한다.

제3조합회로(16)는 낸드 게이트(G3), 버퍼(16-1)를 포함한다. 낸드게이트(G3)는 버퍼링된 클록신호(BCLK)와 위상 지연된 동상신호(P2-1)를 부정 논리 곱한다. 부정 논리 곱된 신호는 인버터(INV16)를 통하여 제1프라임 클록신호(P1P)로 발생된다.

제4조합회로(18)는 낸드 게이트(G4), 버퍼(18-1)를 포함한다. 낸드게이트(G4)는 인버팅된 클록신호(ICLK)와 위상 지연된 역상신호(P1-1)를 부정 논리 곱한다. 부정 논리 곱된 신호는 인버터(INV19)를 통하여 제2프라임 클록신호(P2P)로 발생된다.

도 4에 도시한 바와 같이, 제1프라임 클록신호(P1P)의 하강에지가 제1클록신호(P1)의 하강에지 보다 앞선다. 마찬가지로 제2프라임 클록신호(P2P)의 하강에지도 제2클록신호(P2)의 하강에지 보다 앞선다. 제1클록신호(P1)와 제2클록신호(P2)는 서로 오버랩되지 않으면서 지연시간특성이 동일하다.

위상 지연된 역상신호(P1-1)는 입력클록신호(CLK)로부터 7단 지연된 신호이다. 이 7단 지연된 신호와 5단 지연된 신호가 낸드 게이트(G2)에 입력되어 부정 논리 곱된다. 그러므로, 제2클록신호(P2)의 액티브 구간은 입력 클록신호의 액티브 구간에 비해 전후 양측에서 인버터 2단 지연시간(2d)만큼 각각 좁아진 구간(w2)을 가지게 된다.

위상 지연된 동상신호(P2-1)는 입력클록신호(CLK)로부터 8단 지연된 신호이다. 이 8단 지연된 신호와 4단 지연된 신호가 낸드 게이트(G1)에 입력되어 부정 논리 곱된다. 그러므로, 제1클록신호(P1)의 액티브 구간은 입력 클록신호의 액티브 구간에 비해 전후 양측에서 인버터 4단 지연시간(4d)만큼 각각 좁아진 구간(w1)을 가지게 된다.

그러므로 제1클록신호(P1)의 액티브 구간(w1)이 제2클록신호(P2)의 액티브 구간(w2)에 비해 상대적으로 약 4d 정도 더 좁게 형성된다.

도 5는 본 발명에 의한 다상클록발생회로의 바람직한 일 실시예를 나타낸다.

도 5의 본 발명의 회로는 도 3의 회로에 비하여 듀티비 보상 지연회로를 더 구비한 점이 다르고 나머지 회로 구성은 동일하므로 동일 부호로 처리한다.

듀티비 보상 지연회로(20)는 인버터들(INV20~INV29)을 포함한다.

3단 인버터들(INV20, INV21, INV22)은 입력버퍼(10)의 출력단과 제1조합회로(12)의 입력단 사이에 종속 연결된다. 인버터(INV23)는 입력버퍼(10)의 출력단과 제1조합회로(12)의 입력단 사이에 연결된다. 인버터(INV24)는 입력버퍼(10)의 출력단과 인버터(INV21)의 입력단 사이에 연결된다. 인버터(INV24)의 출력단은 제3조합회로(16)의 입력단에 연결된다.

3단 인버터들(INV25, INV26, INV27)은 인버터(INV3)의 출력단과 제2조합회로(14)의 입력단 사이에 종속 연결된다. 인버터(INV28)는 인버터(INV3)의 출력단과 제2조합회로(14)의 입력단 사이에 연결된다. 인버터(INV29)는 인버터(INV3)의 출력단과 인버터(INV26)의 입력단 사이에 연결된다. 인버터(INV29)의 출력단은 제4조합회로(18)의 입력단에 연결된다.

인버터(INV21)의 출력단은 제1패스(PA1)를 통하여 인버터(INV26)의 입력단에 연결되고, 인버터(INV26)의 출력단은 제2패스(PA2)를 통하여 인버터(INV21)의 입력단에 연결된다.

클록신호(CLK)는 입력버퍼(10)에 의해 버퍼링된다. 도 6a에 점선으로 도시한 버퍼링된 클록신호(BCLK)는 인버터(INV3)에 의해 인버팅된다. 도 6a에 실선으로 도시한 인버팅된 클록신호(ICLK)와 버퍼링된 클록신호(BCLK)는 듀티비 보상 지연회로(20)에 각각 인가된다.

듀티비 보상지연회로(20)에서는 제1 및 제2패스(PA1, PA2)에 의해 동일한 위상을 유지하기 위하여 동상패스(IPA)와 역상패스(OPA) 사이의 신호 지연차를 줄인다.

또한, 3단 인버터들(INV20~INV22)과 인버터(INV23)의 병렬 연결과, 3단 인버터들(INV25~INV27)과 인버터(INV28)의 병렬 연결에 의해 동일 패스 내에서 3단 지연과 1단지연이 합성되어 2단 지연으로 되므로 인버터 1단의 지연을 줄일 수 있다.

또한, 1단 인버터(INV24)와 3단 연결 인버터(INV3, INV25, INV26)의 출력단이 서로 합성되고, 2단 인버터(INV20, INV21)와 2단 인버터(INV3, INV29)의 출력단이 서로 합성되어 동상패스(IPA)와 역상 패스(OPA)의 지연차를 줄여서 듀티비의 차이를 줄인다.

이를 구체적으로 설명하면 다음과 같다.

도 6b에 실선으로 도시한 IBCLK 신호에 응답하여 도 6c에 점선으로 도시한 CCLK2 신호의 파형이 얻어진다. 또한, 도 6c에 실선으로 도시한 IICLK 신호에 응답하여 도 6b에 점선으로 도시한 CCLK1 신호가 얻어진다. CCLK1 신호의 상승에지는 초기에는 BCLK 신호에 의해 완만하게 상승하다가 IICLK 신호에 응답하여 급격한 슬로프로 상승한다. 하강에지는 초기에는 완만하게 하강하다가 급격한 슬로프로 하강한다. 그러므로, CCLK1 신호의 하강에지의 2단 변화에 의해 도 6d에 실선으로 도시한 BCCLK1 신호의 하강에지가 그만큼 지연되고 이에 도 6e에 실선으로 도시한 P1-1 신호의 상승에지도 그만큼 지연된다. 따라서, 도 6f에 실선으로 도시한 P1 신호의 하강에지가 지연된다. 도 6d에 점선으로 도시한 P2-1 신호의 상승에지가 초기에 급격하게 상승하다가 완만한 경사로 상승하므로 P1-1 신호의 하강에지가 그만큼 앞으로 당겨지게 되므로 P1 신호의 상승에지도 앞으로 당겨지게 된다.

그러므로 P1 신호의 상승에지는 P2-1 신호에 응답하여 앞으로 당겨지고 하강에지는 지연되므로 P1의 액티브 구간 폭이 넓어지게 된다.

도 6b에 실선으로 도시한 IBCLK 신호에 응답하여 도 6c에 점선으로 도시한 CCLK2 신호가 얻어진다. 그러므로, CCLK2 신호의 하강에지에 의해 도 6e에 점선으로 도시한 BCCLK2 신호가 얻어지고 이에 BCCLK2 신호의 하강에지에 의해 도 6d에 점선으로 도시한 P2-1 신호의 상승에지가 형성된다. 따라서, 도 6g에 실선으로 도시한 P2 신호의 하강에지가 형성된다. 도 6e에 실선으로 도시한 P1-1 신호의 상승에지가 P2-1 신호의 하강에지를 형성하고 이어서 P2-1신호의 하강에지에 의해 P2 신호의 상승에지가 형성된다.

그러므로 P2 신호의 하강에지는 IBCLK 신호에 응답하여 뒤로 늘어지는 것이 방지되므로 P2의 액티브 구간 폭이 넓어지는 것이 방지된다.

이러한 3가지 듀티비 보상 작용에 의해 제1 및 제2 조합회로(12, 14)에 각각 인가되는 제1 및 제2 보상클록신호(CCLK1, CCLK2)는 지연특성이 동일하고 듀티비 특성이 동일한 신호로 형성된다. 도 6d의 실선 파형인 BCCLK1과 도 6e의 점선 파형인 BCCLK2를 대조하면 듀티비 및 지연특성이 동일함을 알 수 있다. 이와 같은 제1 및 제2 보상클록신호(CCLK1, CCLK2)들이 조합회로들(12, 14)에 각각 인가되므로 듀티비 및 지연특성이 동일한 제1 및 제2클록신호(P1, P2)가 발생된다.

상술한 동작과 유사한 동작에 의해 제1 및 제2프라임 클록신호(P1P, P2P)들도 듀티비 및 지연특성이 동일하게 발생된다.

IBCLK 신호는 3단 지연된 신호이고 IICLK 신호는 4단 지연된 신호이다. 그러나 IBCLK 신호에는 IICLK가 반전되어 전체적으로 5단 지연된 신호가 합성되고, IICLK 신호는 IBCLK 신호가 반전되어 전체적으로 4단 지연된 신호가 합성되므로 IBCLK 신호와 IICLK 신호 사이의 지연차가 분담되어 최소화되게 된다.

도 7은 도 3의 회로와 도 5의 회로에서 제1 및 제2클록신호들의 듀티비를 서로 대비한 시뮬레이션 파형도를 나타낸다.

도 7에서 도 3의 회로의 경우 제1클록신호의 액티브 구간 폭이 제2클록신호의 액티브 구간 폭 보다 상대적으로 좁게 나타난다. 그러나, 도 5의 회로의 경우에는 제1클록신호의 액티브 구간 폭이 제2클록신호의 액티브 구간 폭과 거의 동일하게 나타난다.

상술한 바와 같이 본 발명에서는 하나의 클록신호로부터 서로 위상이 반대인 제1 및 제2 클록신호를 생성함에 있어서, 통과하는 인버터 수의 차이로 인한 신호지연차를 제거하면서 두 신호의 듀티비 또한 동작 마진 범위 이내로 동일하게 발생할 수 있어서, 회로설계를 용이하게 하고 동작 신뢰도를 향상시킬 수 있다.

도 1은 본 발명에 관련된 기술 분야의 클록신호 발생회로의 일 예의 회로도.

도 2는 도 1의 동작을 설명하기 위한 타이밍도.

도 3은 본 발명에 관련된 기술 분야의 클록신호 발생회로의 다른 예의 회로도.

도 4는 도 3의 동작을 설명하기 위한 타이밍도.

도 5는 본 발명의 다상 클록신호 발생회로의 바람직한 일 실시예의 회로도.

도 6a 내지 도 6g는 도 5의 동작을 설명하기 위한 각 부 타이밍도.

도 7a 및 도 7b는 도 3과 도 5의 클록신호의 듀티비 관계를 설명하기 위한 타이밍도.

Claims

클록신호를 버퍼링하여 버퍼링된 클록신호를 발생하는 입력버퍼;

상기 버퍼링된 클록신호를 인버팅하여 인버팅된 클록신호를 발생하는 제1인버터;

제1 및 제2 클록신호들의 듀티비의 차가 최소가 되도록, 상기 버퍼링된 클록신호와 상기 인버팅된 클록신호 사이의 지연차를 제거하여 듀티비 보상된 제1보상클록신호 및 제2보상클록신호를 발생하는 듀티비 보상 지연회로;

상기 제1보상클록신호와 위상이 지연된 동상신호를 조합하여 위상이 지연된 역상신호를 발생하는 제1조합회로;

상기 제2보상클록신호와 상기 위상이 지연된 역상신호를 조합하여 상기 위상이 지연된 동상신호를 발생하는 제2조합회로;

상기 위상이 지연된 역상신호의 위상을 반전하여 상기 제1클록신호를 출력하는 제2인버터; 및

상기 위상이 지연된 동상신호의 위상을 반전하여 상기 제2클록신호를 출력하는 제3인버터를 구비하는 것을 특징으로 하는 다상 클록신호 발생회로.
제1항에 있어서, 상기 듀티비 보상 지연회로는

상기 입력버퍼의 출력단과 상기 제1조합회로의 입력단 사이에 3단 종속 연결된 제1인버터들;

상기 3단 종속 연결 제1인버터들의 입력단과 출력단 사이에 병렬 연결된 제4인버터;

상기 제1인버터의 출력단과 상기 제2조합회로의 입력단 사이에 3단 종속 연결된 제2인버터들;

상기 3단 종속 연결 제2인버터들의 입력단과 출력단 사이에 병렬 연결된 제5인버터;

상기 3단 종속연결 제1인버터들의 입력인버터의 출력단과 상기 3단 종속연결 제2인버터들의 출력인버터의 입력단 사이를 연결하기 위한 제1패스; 및

상기 3단 종속연결 제2인버터들의 입력인버터의 출력단과 상기 3단 종속연결 제1인버터들의 출력인버터의 출력단 사이를 연결하기 위한 제2패스를 구비한 것을 특징으로 하는 다상 클록신호 발생회로.
제2항에 있어서, 상기 회로는

상기 입력버퍼의 출력단과 상기 3단 종속 연결 제1인버터들의 입력인버터의 출력단 사이에 연결된 제6인버터; 및

상기 제1인버터의 출력단과 상기 3단종속연결 제2인버터들의 입력인버터의 출력단 사이에 연결된 제7인버터를 더 구비한 것을 특징으로 하는 다상 클록신호 발생회로.
제3항에 있어서, 상기 회로는

상기 제6인버터의 출력신호와 상기 위상이 지연된 동상신호를 조합하여 제1플라임 클록신호를 발생하는 제3조합회로; 및

상기 제7인버터의 출력신호와 상기 위상이 지연된 역상신호를 조합하여 제2플라임 클록신호를 발생하는 제4조합회로를 더 포함하는 것을 특징으로 하는 다상 클록신호 발생회로.
제1항에 있어서, 상기 제1조합회로는

상기 제1보상클록신호를 버퍼링하기 위한 제1버퍼;

상기 제1버퍼의 출력신호와 상기 위상 지연된 동상신호를 부정 논리 곱하는 낸드게이트; 및

상기 낸드게이트의 출력신호를 버퍼링하여 상기 위상 지연된 역상신호를 발생하는 제2버퍼를 구비하는 것을 특징으로 하는 다상 클록신호 발생회로.
제1항에 있어서, 상기 제2조합회로는

상기 제2보상클록신호를 버퍼링하기 위한 제1버퍼;

상기 제3버퍼의 출력신호와 상기 위상 지연된 역상신호를 부정 논리 곱하는 낸드게이트; 및

상기 낸드게이트의 출력신호를 버퍼링하여 상기 위상 지연된 동상신호를 발생하는 제2버퍼를 구비하는 것을 특징으로 하는 다상 클록신호 발생회로.
클록신호를 버퍼링하는 단계;

상기 버퍼링된 클록신호를 인버팅하여 인버팅된 클록신호를 발생하는 단계;

제1 및 제2 클록신호들의 듀티비의 차가 최소가 되도록, 상기 버퍼링된 클록신호와 상기 인버팅된 클록신호 사이의 지연차를 제거하여 듀티비 보상된 제1보상클록신호 및 제2보상클록신호를 발생하는 단계;

상기 제1보상클록신호와 위상이 지연된 동상신호를 조합하여 위상이 지연된 역상신호를 발생하는 단계;

상기 제2보상클록신호와 상기 위상이 지연된 역상신호를 조합하여 상기 위상이 지연된 동상신호를 발생하는 단계;

상기 위상이 지연된 역상신호의 위상을 반전하여 상기 제1클록신호를 출력하는 단계;

상기 위상이 지연된 동상신호의 위상을 반전하여 상기 제2클록신호를 출력하는 단계를 구비하는 것을 특징으로 하는 다상 클록신호 발생방법.
제7항에 있어서, 상기 듀티비 보상단계는

상기 버퍼링된 클록신호를 제1인버팅하여 제1신호를 발생하는 단계;

상기 버퍼링된 클록신호를 제2인버팅하여 제2신호를 발생하는 단계;

상기 버퍼링된 클록신호를 제3인버팅하여 제3신호를 발생하는 단계;

상기 인버팅 클록신호를 제1인버팅하여 제4신호를 발생하는 단계;

상기 인버팅 클록신호를 제2인버팅하여 제5신호를 발생하는 단계;

상기 인버팅된 클록신호를 제3인버팅하여 제6신호를 발생하는 단계;

상기 제1신호, 제3신호 및 제2합성신호가 합성된 제1노드신호를 인버팅하여 제1합성신호를 발생하는 단계;

상기 제4신호, 제6신호 및 상기 제1합성신호가 합성된 제2노드신호를 인버팅하여 상기 제2합성신호를 발생하는 단계;

상기 제1합성신호를 인버팅하고 인버팅된 제7신호와 상기 제2신호를 합성하여 상기 제1보상클록신호를 발생하는 단계; 및

상기 제2합성신호를 인버팅하고 인버팅된 제8신호와 상기 제5신호를 합성하여 상기 제2보상클록신호를 발생하는 단계를 구비한 것을 특징으로 하는 다상 클록신호 발생방법.
제8항에 있어서, 상기 방법은

상기 제1신호와 상기 위상이 지연된 동상신호를 조합하여 제1플라임 클록신호를 발생하는 단계; 및

상기 제6신호와 상기 위상이 지연된 역상신호를 조합하여 제2플라임 클록신호를 발생하는 단계로를 더 포함하는 것을 특징으로 하는 다상 클록신호 발생방법.
제7항에 있어서, 상기 위상 지연된 역상신호를 발생하는 단계는

상기 제1보상클록신호를를 버퍼링하는 단계;

상기 버퍼링된 제1보상클록신호와 상기 위상 지연된 동상신호를 부정 논리 곱하는 단계; 및

상기 부정 논리곱 신호를 버퍼링하여 상기 위상 지연된 역상신호를 발생하는 단계를 구비하는 것을 특징으로 하는 다상 클록신호 발생방법.
제7항에 있어서, 상기 위상이 지연된 동상신호를 발생하는 단계는

상기 제2보상클록신호를 버퍼링하는 단계;

상기 버퍼링된 제2보상클록신호와 상기 위상 지연된 역상신호를 부정 논리 곱하는 단계; 및

상기 부정 논리곱 신호를 버퍼링하여 상기 위상 지연된 동상신호를 발생하는 단계를 구비하는 것을 특징으로 하는 다상 클록신호 발생회로.