KR20040007317A - 반도체 시험 장치 및 반도체 시험 방법 - Google Patents

반도체 시험 장치 및 반도체 시험 방법 Download PDF

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Abstract

저가의 구성을 갖는 장치가 다중-레벨 출력 전압을 출력하는 다수의 출력 단자를 갖는 반도체 집적 회로의 합격 여부 결정 및 측정 시험을, 정밀하게 수행할 수 있게 하는 반도체 시험 장치 및 반도체 시험 방법이 제공된다. 반도체 시험 장치는 출력 전압 시험 수단 및 비교 전압 발생 데이터 입력 수단을 구비한다. 출력 전압 시험 수단은 시험 전압 입력 수단, 비교 전압 발생 수단, 하이 레벨 비교기, 로우 레벨 비교기, 및 비교 결과 출력 수단을 구비한다. 하이 레벨 비교기 및 로우 레벨 비교기는 시험될 전압을 비교 전압과 비교하는 비교 수단을 구성한다.

Description

반도체 시험 장치 및 반도체 시험 방법{SEMICONDUCTOR TESTING APPARATUS AND SEMICONDUCTOR TESTING METHOD}
본 발명은 반도체 시험 장치 및 반도체 시험 방법에 관한 것으로, 특히, 액정 디스플레이 패널등을 구동시키는 다중-레벨 출력 전압 (계조 출력 전압) 을 출력하는 다수의 출력 단자를 각각 갖는 반도체 집적 회로의 계조 출력 전압을 정밀하게 시험할 수 있는 반도체 시험 장치 및 반도체 시험 방법에 관한 것이다.
액정 디스플레이 패널 (TFT 액정 디스플레이 패널) 용 구동 스킴은 액정 구동 전압의 극성 스위칭 스킴에 따라, 도트 반전 스킴 및 라인 반전 스킴인 2개의 유형으로 분류된다. 액정 구동용 반도체 집적 회로 (이하, 액정 구동 장치) 로부터 출력되는 액정 구동 전압에 관하여, 이러한 전압은 5V, 13V 등의 최대 전압을 디스플레이 계조 레벨에 따르는 소정의 다중-레벨 전압으로 분압함으로써 발생되는 DA 변환된 전압으로 출력된다. 예를 들어, 256-계조 레벨 디스플레이의 경우에서, 512-레벨 구동 전압이 도트 반전 스킴에서 출력되지만, 256-레벨 구동 전압이 라인 반전 스킴에서 출력된다.
종래의 기술에 따른 액정 구동 장치는 예를 들어, 각각 128 도트를 갖는 3개의 연속 R, G, 및 B를 구동시키는 384 핀을 갖는 패키지 형상으로 구성된다. SXGA 표준에 따라 수직 1024 도트, 수평 1280 도트를 갖는 액정 디스플레이 패널이 어떠한 액정 구동 장치에 의해 구동될 때, 384 핀을 갖는 패키지 형성으로 구성되는 10개의 이러한 액정 구동 장치를 사용한다. 한편, 이러한 액정 구동 장치의 이러한 액정 구동 장치를 출하할 때, 전체 검사를 실행하고, 그것에 의해 소정의 사양을 충족시키지 못하는 액정 구동 장치를 선택적으로 제거한다.
도 17은 통상의 액정 구동 장치를 개략적으로 도시하는 블록도이다. 계조 디스플레이 입력 데이터 RGB (각 컬러에서6 비트 이상/출력) 가 순차적으로 샘플되고, 그것에 의해 하나의 수평 기간에 대응하는 수의 계조 디스플레이 입력 데이터가 얻어지고 홀드 메모리에 래치된다. 그 이후에, 각 데이터는 레벨 시프터를 통해 DA 변환기 (디지털-아날로그 변환기; 이하, 어떤 경우에는 DAC로 생략하여 사용한다) 로 제공된다. 각 출력에 있어서, DAC는 기준 전압 발생 회로 (래더 저항기) 에 의해 발생된 계조 레벨을 선택하고, 그것에 의해 각 출력을 위해 제공된 출력 연산 증폭기, 및 출력 단자를 통해 계조 레벨 (계조 출력 전압) 을 출력한다.
도 18은 기준 전압 발생 회로를 개략적으로 도시하는 회로도이다. 상기 언급한 기준 전압 발생 회로는 래더 저항기 (R1-Rn) 를 사용하여 DC 전압 (Vdc) 을 저항기-분압함으로써 저항기 접속점으로부터 출력되는 전압 (V0-Vn) 과 같은 소망하는 계조 레벨을 발생시킨다. 상기 언급한 입력 데이터 (비트의 수) 에 따라, 6-비트 DAC는 64-계조 레벨 디스플레이가 가능하고, 8-비트 DAC는 256-계조 레벨 디스플레이가 가능하고, 10-비트 DAC는 1024-계조 레벨 디스플레이가 가능하다. 액정 구동 장치의 계조 레벨의 수의 증가로, 액정 구동 장치의 시험에서 정밀한 전압 측정이 필수적이 되어 품질을 보장한다.
즉, DACs로부터 출력된 계조 출력 전압이 정확한 전압값을 갖는지, 및 계조 출력 전압의 값이 DACs 사이에서 균일한지를 검사하기 위한 시험이 필요하다. 또한, 시험될 장치 (시험을 받는 장치, device under test, 이하, DUT) 로의 공급 전압이 동일할 때, 및 출력의 성능이 64 계조 레벨로부터 256 계조 레벨로 향상될 때, 측정의 정밀도가 4배로 개선될 필요성이 있다.
시험될 DUT가 액정 디스플레이 패널을 구동시키는 n 전압 레벨로부터 하나를 선택 및 출력하는 n-계조 레벨 DACs를 구비하고, 액정 구동용 M 출력 단자를 구비하는 액정 구동 장치 (액정 구동 LSI) 인 경우에 대해 반도체 시험 장치 (반도체 시험 시스템), 반도체 시험 방법등을 아래에 설명한다.
도 19 및 20은 종래의 반도체 시험 시스템을 각각 개략적으로 도시하는 블록도이다. 예를 들어, JP-A2001-99899호에 이러한 종래의 기술이 기재되어 있다. 도 19의 종래의 반도체 시험 시스템은 DUT (181) 를 시험하는 반도체 시험 장치 (반도체 시험기 : 182) 로 이루어져 있다. 반도체 시험 장치 (182) 는 DUT (181) 에 소정의 입력 신호 (도시 생략) 를 제공하고, 그것에 의해 DUT (181) 에 제공된 DACs (183) 에 의해 어떤 방식으로 변환되어 출력 단자 (Y1-YM) 로부터 출력되는 신호가 적합한지 아닌지를 시험 (결정) 한다. 이러한 반도체 시험 시스템에서, 반도체 시험 장치 (182) 는 DUT (액정 구동 장치 : 181) 에 소정의 입력 신호를 제공하고, 그것에 의해, DUT가 n-번째 계조 레벨 신호를 통해 제 1 계조 레벨 신호를 순차적으로 출력하게 한다. 이러한 출력은 반도체 시험 장치 (182) 에 제공된 매트릭스 스위치 (184 : ch1-chM) 에 의해 스위치되고, 다음으로, 아날로그 전압 측정기 (185) 에 입력된다. 아날로그 전압 측정기 (185) 는 각 출력 (출력 단자 Y1-YM) 의 제 1 계조 레벨 출력 전압을 순차적으로 측정한다. 측정의 각 시간에, 그 결과가 반도체 시험 장치 (182) 에 제공된 데이터 메모리 (186) 에 기억된다. 이러한 연산은 n-번째 계조 레벨까지 반복하고, 그것에 의해, 모든 출력에 대한 데이터 및 계조 레벨이 데이터 메모리 (186) 에 결국 기억된다. 그 결과, 출력 m (M 출력 단자) × n (n 계조 레벨) 의 수의 크기를 갖는 데이터가 데이터 메모리 (186) 에 기억된다.
데이터 메모리 (186) 에 기억된 데이터가 반도체 시험 장치 (182) 에 제공된 연산 장치 (187) 에서 소정의 연산에 의해 처리되고, 그것에 의해, 각 출력 단자의 각 계조 레벨 출력 전압 및 출력 단자 사이의 계조 출력 전압의 균일성에 대해 시험이 수행된다. 액정 구동 장치의 출력의 수 및 계조 레벨의 수의 증가로, 고정밀도를 갖는 계조 출력 전압값을 측정할 필요성이 발생한다. 이것은 시험 시간을 증가시키고, 고정밀도 아날로그 전압 측정기 (185) 를 구비하는 고가의 반도체 시험 장치 (182) 를 필요로 한다.
도 20의 종래의 반도체 시험 시스템에서, 각 계조 레벨에 대한 기대치 전압 (기대치 계조 전압) 및 액정 구동 장치의 각각의 출력 단자 (Y1-YM) 로부터의 출력 전압 사이에서 차전압 (difference voltage) 이 측정된다. 비교부 (196) 가 병렬 방식으로 이들 차전압에 대한 결정을 수행한다. 여기서, 기대치 계조 전압 (이하, 기대치 전압) 은 설계에 따른 각 계조 레벨에 따라서 발생될 전압 기대치를 표시한다. 도 20의 종래의 기술의 반도체 시험 시스템은 DUT (191), 반도체 시험 장치 (192), 기대치 전압 발생 수단 (60), 및 차동 증폭기 어레이 모듈 (193) 을 구비한다. DUT (191) 는 DACs (194) 를 구비한다. 차동 증폭기 어레이 모듈 (193) 은 차동 증폭기 (195) 를 구비한다. 반도체 시험 장치 (192) 는 비교부 (196) 를 구비한다. DUT (191) 및 반도체 시험 장치 (192) 의 연산은 도 19의 DUT (181) 및 반도체 시험 장치 (182) 의 연산과 동일하다.
기대치 전압 발생 수단 (60) 은 DUT (191) 로부터 출력될 기대치 계조 전압, 즉, 이상 출력 전압 (기대치 전압) 을 발생시킨다. 차동 증폭기 어레이 모듈 (193) 의 각 차동 증폭기 (195) 는 기대치 전압 발생 수단 (60) 의 출력 및 DUT (191) 의 출력 단자 (Y1-YM) 의 출력을 수신한다. 차동 증폭기 어레이 모듈 (193) (차동 증폭기 (195)) 은 기대치 전압 발생 수단 (60) 의 출력 및 DUT (191) 의 각각의 출력 단자 (Y1-YM) 의 출력 사이의 차전압을 증폭시키고, 다음으로, 반도체 시험 장치 (192 : ch1-chM) 에 차전압을 제공한다.
시험될 DUT (191) 는 액정 구동용 M 출력 단자를 구비하고, n 전압 레벨로부터 하나를 선택하여 출력 단자를 통해 전압 레벨을 출력하는 각 n-계조 레벨 DACs (194) 를 구비하는 액정 구동 장치 (액정 구동 LSI) 이다. 반도체 시험 장치 (192) 는 DUT (191) 에 입력 신호 (도시 생략) 를 제공하고, 이것에 의해, DUT (191) 는 M 출력 단자에서 소정의 계조 출력 전압을 발생시킨다. M 출력 단자로부터의 각각의 계조 출력 전압은 차동 증폭기 어레이 모듈 (193) 에 제공된 각 차동 증폭기 (195) 의 하나의 입력 단자로 동시에 입력된다. 한편, 계조 출력 전압에 대한 기대치 전압은 기대치 전압 발생 수단 (60) 으로부터 각 차동 증폭기(195) 의 다른 입력 단자로 제공된다. 차동 증폭기 어레이 모듈 (193) 은 기대치 전압 발생 수단 (60) 으로부터 출력된 기대치 전압에 관하여 DUT (191) 의 M개의 출력 단자로부터 출력된 계조 출력 전압과의 차전압, 즉, 기대치 전압으로부터의 편차를 얻는다.
차전압의 정밀한 비교 및 결정을 위해, 먼저, 차전압은 차동 증폭기 어레이 모듈 (193) 에 제공된 증폭 수단 (도시 생략, 도 21의 증폭기 (8) 참조) 에 의해 증폭된다. M개의 증폭된 전압 (Y1-YM) 은 차동 증폭기 어레이 모듈 (193) 의 출력 단자를 통해 반도체 시험 장치 (192) 의 시험기 채널 (ch1-chM) 로 출력된다.
반도체 시험 장치 (192) 는 2개의 전압 측정 수단을 구비한다. 이들은 정밀하게 DC 전압 레벨을 측정하는 DC 측정 유닛 (도시 생략) 및 시험기에 제공된 상기 언급한 비교부 (196) 이다. 비교부 (196) 는 기능적 연산 시험을 주로 수행하고, DC 측정 유닛 보다 전압 측정에서 낮은 정밀도를 갖는다. 따라서, 통상의 구성에서, 비교부 (196) 는 차전압의 상기 언급한 정밀한 비교 및 결정을 수행할 수 없다. 그러나, 증폭 수단을 사용하는 차전압의 상기 언급한 증폭 수단은 비교부 (196) 가 정밀한 비교 및 결정을 수행할 수 있게 한다. 이로써, 측정하는데 있어서 차동 증폭기 어레이 모듈 (193) 을 사용하는 것은 종래의 기술과 비교하여 유사하거나 더 높은 정밀도를 갖는 시험을 실현한다.
도 21은 도 20의 반도체 시험 시스템과 유사한 종래의 반도체 시험 시스템을 도시하는 다이어그램이다. 도 21에 도시된 DUT; 감산기 (6) 및 증폭기 (8); 기대치 전압 발생 수단 (60); 및 반도체 시험 장치 (15) 는 도 20의 DUT (191), 차동증폭기 (195) (차동 증폭기 어레이 모듈 (193)), 기대치 전압 발생 수단 (60), 및 반도체 시험 장치 (192) 에 각각 대응한다. 디지털 비교부 (11) 는 비교부 (196) 에 대응한다. 반도체 시험 장치 (15) 는 시험기 제어 수단 (40) 및 주변 블록부 (12) 를 더 구비한다. 시험기 제어 수단 (40) 은 디지털 비교부 (11) 로부터 제공되는 신호 (D1-DM) 에 응답하여 필요한 처리를 수행한다.
도 20 및 21의 장치에 의해 수행된 시험에서, 각 계조 레벨에 대한 기대치 전압이 기대치 전압 발생 수단 (60) 으로부터 출력될 때,-특성 사양등에 따라 사전 설정된 기대치 전압이 프로그램에 의해 계산되고, 그것에 의해, 상기 계산의 결과로서 얻어진 데이터가 기대치 전압 발생 수단 (60) 으로 전달되고, 그것에 의해, 기대치 전압이 순차적으로 출력된다.
도 22는 도 20 및 21의 종래의 기술의 반도체 시험 시스템의 기대치 전압 발생 수단의 회로 블록을 개략적으로 도시하는 블록도이다. 여기서, 기대치 전압 발생 수단 (60) 을 도 20의 기대치 전압 발생 수단 (60) 및 도 21의 기대치 전압 발생 수단 (60) 으로서 설명한다. 기대치 전압 발생 수단 (60) 에서, 반도체 시험 장치 (192) 또는 반도체 시험 장치 (15) 로부터 전달된 데이터가 제어 수단 (65) 에 입력되지만, 일시적으로 기억될 필요성이 있는 데이터는 기억 수단 (66) 에 기억된다. 각 데이터는 DAC (61) 에 의해 각 데이터에 대응하는 기대치 전압으로 변환되고, 다음으로, 기대치 전압 (61a) 으로서 차동 증폭기 어레이 모듈 (193) 또는 감산기 (6) 로 출력된다.
도 23은 계조 출력 전압의 상황을 도시하는 파형도이다. 이 도면은 기대치 전압 발생 수단 (60) 으로부터 차동 증폭기 어레이 모듈 (193 : 차동 증폭기 (195)) 또는 감산기 (6) 로 출력된 기대치 계조 전압 파형 ("a"), 및 액정 구동 장치로서 서비스하는 DUT (191) 로부터 출력된 계조 출력 전압 파형 ("b") 을 도시한다. 액정 구동 장치로부터 출력된 계조 출력 전압은 기대치 전압에 관하여 예를 들어, ΔV1, ΔV2, 및 ΔV3의 편차 전압을 갖는다. 액정 구동 장치 (DUT) 의 시험에서, 이들 편차 전압 (ΔV) 이 소정의 전압 범위내로 강하하는지, 및 이들 편차 전압 (Δi : i = 1 내지 n) 이 출력 단자 사이에서 균일한지를 시험한다.
도 24는 종래의 반도체 시험 장치의 출력 전압 시험 수단의 회로 블록을 개략적으로 도시하는 블록도이다. 출력 전압 시험 수단 (50) 이 도 20의 반도체 시험 장치 (192) 의 비교부 (196) 내에 통합되고, 소위 디지털 결정을 수행한다. 출력 전압 시험 수단 (50) 은 액정 구동 장치 (DUT) 의 출력 단자 (도시 생략) 로부터 출력되는 시험될 전압을 입력하는 시험 전압 입력 수단 (51); 하이 레벨 기준 전압과 시험될 전압을 비교하는 하이 레벨 비교 수단으로서 서비스하는 하이 레벨 비교기 (52); 로우 레벨 기준 전압과 시험될 전압을 비교하는 로우 레벨 비교 수단으로서 서비스하는 로우 레벨 비교기 (53); 하이 레벨 비교기 (52) 에 하이 레벨 비교 전압 (VOH) 을 제공하는 VOH 입력 수단 (54); 로우 레벨 비교기 (53) 에 로우 레벨 비교 전압 (VOL) 을 제공하는 VOL 입력 수단 (55); 및 하이 레벨 비교 결과 데이터 (DMH) 및 로우 레벨 비교 결과 데이터 (DML) 로서 하이 레벨 비교기 (52) 및 로우 레벨 비교기 (53) 에서 비교 결과를 출력하는 비교 결과 출력 수단 (56) 을 구비한다. 각각의 하이 레벨 비교기 (52) 및 로우 레벨 비교기 (53) 는 비교기로 이루어진다.
출력 전압 시험 수단 (50) 외부에 배치되는 시험기 제어 수단 (40) 은 하이 레벨 비교 전압 (VOH) 에 대응하는 하이 레벨 비교 전압 발생 데이터 (IVH) 의 디지털 데이터를 DAC (106) 에 제공한다. DAC (106) 는 디지털 데이터를 하이 레벨 비교 전압 (VOH) 의 아날로그 전압으로 변환시키고, 다음으로, 하이 레벨 비교 전압 (VOH) 을 VOH 입력 수단 (54) 에 제공한다. 유사하게, 시험기 제어 수단 (40) 은 로우 레벨 비교 전압 (VOL) 에 대응하는 로우 레벨 비교 전압 발생 데이터 (IVL) 의 디지털 데이터를 DAC (107) 에 제공한다. DAC (107) 는 디지털 데이터를 로우 레벨 비교 전압 (VOL) 의 아날로그 전압으로 변환시키고, 다음으로, 로우 레벨 비교 전압 (VOL) 을 VOL 입력 수단 (55) 에 제공한다. 시험기 제어 수단 (40) 은 DUT의 출력 단자 (도면에는, 하나의 채널 (chM) 만이 도시됨) 의 수에 대응하는 예를 들어, 200-500개의 채널 수의 복수의 출력 전압 시험 수단 (50) 을 구비한다.
그러나, 도 24에 도시된 종래의 출력 전압 시험 수단 (50) 의 구성에 따르면, 액정 구동 장치 (DUT) 로부터의 계조 출력 전압을 측정하는데 있어서, 계조 출력 전압의 결정은 반도체 시험 장치에 제공된 비교 수단 (비교기) 으로부터의 비교 결과 출력 데이터의 디지털 신호 처리에 의해 수행된다. 따라서, 전압 측정치의 정밀도가 여전히 비교기의 정밀도에 의지한다. 측정 및 결정하는데 있어 정밀도를 개선시키기 위해, 비교기를 고정밀도 (예를 들어, 1 mV 이상) 를 갖는 고가의 비교기로 대체할 수 있다. 그러나, 반도체 시험 장치는 액정 구동 장치(DUT) 의 수에 비례하는 수의 비교기를 필요로 한다. 이것은 반도체 시험 장치 자체가 상당히 고가가 될 수 있다는 문제점을 초래한다.
예를 들어, 384 출력 단자를 갖는 64-계조 레벨 (6-비트 컬러 계조) 액정 구동 장치의 경우에, 20-10 mV 정도의 전압 측정 정밀도가 (예를 들어, 3-5 V가 64 계조 레벨로 제산되고, 값의 1/4 마진 정도가 가정되는) 비교기에서 충분하다. 이와 반대로, 384 출력 단자를 갖는 256-계조 레벨 (8-비트 컬러 계조) 액정 구동 장치의 경우에, 5.0-2.5 mV 정도의 전압 측정 정밀도가 (예를 들어, 3-5 V가 256 계조 레벨로 제산되고, 값의 1/4 마진 정도가 가정되는) 비교기에서 필요하다. 이것은 액정 디스플레이 패널의 디스플레이 품질을 유지시키기 위해, 액정 구동 장치의 계조 출력에 관하여 출력 단자 사이의 변동이 1/4 정도의 전압 당 계조 레벨 내에서 유지될 필요성이 있기 때문이다.
즉, 공급 전압이 5 V인 경우에, 64-계조 레벨 액정 구동 장치에서, 값이-보정에 의지하더라도, 근접한 계조 레벨 사이의 전압차는 대략 80 mV이다. 따라서, 대략 20 mV 이하의 변동이 출력 단자 사이에서 보장될 필요성이 있다. 따라서, 비교기에서 필요한 전압 측정 정밀도는 다음과 같다. 예를 들어, 도 20의 반도체 시험 시스템에서, 계조 출력 전압 및 기대치 전압 사이의 차전압이 차동 증폭기 (195) 에서 10배로 증폭될 때, (보장된 변동 전압에 대응하는) 20 mV의 차전압은 200 mV로 증폭된다. 따라서, 정밀도가 200 mV의 1/10인 20 mV의 정밀한 측정을 허용할 때, 보장된 변동 전압이 실현된다. 즉, 200 mV의 증폭된 전압의 1/10인 20 mV의 정밀한 측정을 허용하는 정밀도가 필요하다. 이러한 측정정밀도는 현재 광범위하게 사용되는 시험기의 비교기 사양과 일치한다.
기대치 전압 발생 수단 (60) 에 제공된 DAC (61) (도 22 참조) 는 2 mV 이상의 분해능을 갖는 디지털-아날로그 변환기로 이루어진다. 그러나, 이러한 분해능에 더하여, DAC는 수 mV 의 오프셋 에러 및 0.01% 정도의 이득 에러를 갖는다. 따라서, 이들 에러가 256, 512개 이상의 계조 레벨을 갖는 액정 구동 장치에 필요한 계조 출력 전압의 고정밀 측정을 방해한다는 문제점이 있다.
상기 언급한 바와 유사하게, 256-계조 레벨 액정 구동 장치는 5 mV 정도의 측정 정밀도를 필요로 한다. 또한, 512-계조 레벨 액정 구동 장치는 2.5 mV 정도의 측정 정밀도를 필요로 한다. 즉, 256 계조를 초과하는 계조 레벨을 갖는 액정 구동 장치에서, 전압 측정에서의 정밀도는 종래 기술의 시험 방법이 사용되는 한은 불충분하게 된다. 이것은 수율 저하 및 출하 품질 저하의 문제점을 초래한다.
또한, 고정밀도 및 수 십 MHz의 응답 속도를 갖는 비교기가 일반적으로 특수 주문 아이템이다. 따라서, 이러한 새로운 특수 구성 부품의 채용은 구성 부품 비용이 증가를 초래하고, 따라서, 바람직하지 않다. 액정 디스플레이 패널에서의 더 높은 이미지 품질에 대한 요구를 충족시키기 위해, 디스플레이 패널에서의 화소의 수가 해마다 증가하는 경향이 있고, 따라서, 액정 구동 장치 당 출력 단자의 수도 증가하는 경향이 있다. 따라서, 각 비교기의 가격이 더욱 감소되는 것이 바람직하다. 따라서, 시험기 가격의 증가를 초래하는 특수한 비교기를 채용하는 상기 언급한 해결 방안은 바람직하지 못하다. 또한, 특수한 비교기의 채용은 특수한 주문에 기초하는 상기 특수한 비교기가 이용 가능성에서 어려움을 갖는다는 문제점을 초래하고, 따라서, 긴급 상황 유지 보수 서비스에서 문제점을 초래한다.
본 발명은 상기 상황을 고려하여 이루어진다. 본 발명의 목적은 저가의 구성 부품을 갖는 장치에 의해 다중-계조 레벨 출력 전압을 출력하는 다수의 출력 단자를 갖는 (액정 구동용 반도체 집적 회로와 같은) 반도체 집적 회로의 합격 또는 불합격 결정 및 측정 테스트를 정밀하게 수행할 수 있는 반도체 시험 장치 및 반도체 시험 방법을 제공하는 것이다.
본 발명에 따른 반도체 시험 장치는 복수의 출력 단자 각각을 통해 계조 출력 전압을 출력하는 반도체 집적 회로의 계조 출력 전압 특성을 시험하고, 상기 출력 단자 각각에 대응하는 복수의 출력 전압 시험 수단을 구비한다. 상기 출력 시험 수단은 계조 출력 전압으로부터 얻어지는 시험될 전압을 입력하는 시험 전압 입력 수단; 비교 전압 발생 데이터 입력 수단으로부터 제공되는 비교 전압 발생 데이터에 기초하여, 시험될 전압과 비교되는 비교 전압을 발생시키는 비교 전압 발생 수단; 및 비교 전압과 시험될 전압을 비교하는 비교 수단을 구비한다. 상기 비교 전압 발생 데이터는 각각의 비교 수단에서의 고유 에러를 보정하기 위해 각각의 출력 전압 시험 수단에 제공된 개별 비교 전압 발생 데이터에 다른 출력 전압 시험 수단과 공유된 공통 비교 전압 발생 데이터를 가산함으로써 발생한다.
본 발명에 따른 반도체 시험 장치에서, 상기 비교 전압 발생 데이터 입력 수단은 공통 전압 발생 데이터를 입력하는 공통 전압 발생 데이터 입력 수단; 개별 비교 전압 발생 데이터를 입력하는 개별 비교 전압 발생 데이터 입력 수단; 및 공통 비교 전압 발생 데이터를 개별 비교 전압 발생 데이터에 가산하는 가산기를 구비하고, 여기서, 상기 가산기에서의 가산의 결과는 상기 비교 전압 발생 데이터로서 비교 전압 발생 수단에 제공된다.
본 발명에 따른 반도체 시험 장치에서, 상기 비교 수단은 시험될 전압이 비교 전압에 대하여 허용 가능한 상한 범위 이하인지를 비교 및 검출하는 하이 레벨 비교기; 및 시험될 전압이 비교 전압에 대하여 허용 가능한 하한 범위 이상인지를 비교 및 검출하는 로우 레벨 비교기를 구비하고, 여기서, 각각의 하이 레벨 비교기 및 로우 레벨 비교기에 대응하는 각각의 비교 전압 발생 데이터 입력 수단 및 각각의 비교 전압 발생 수단이 제공된다.
본 발명에 따른 반도체 시험 장치는 상기 개별 비교 전압 발생 데이터를 설정 및 기억하고, 상기 개별 비교 전압 발생 데이터를 비교 전압 발생 데이터 입력 수단에 출력하는 보정 데이터 발생 수단을 구비한다. 본 발명에 따른 반도체 시험 장치에서, 각각의 출력 전압 시험 수단에 대응하는 상기 각각의 보정 데이터 발생 수단이 제공된다. 본 발명에 따른 반도체 시험 장치는 상기 계조 출력 전압에 대응하는 기대치 계조 전압을 출력하는 기대치 전압 발생 수단; 및 계조 출력 전압 및 기대치 계조 전압 사이의 차이를 포착하여, 시험 전압 입력 수단으로 차이를 출력하는 전압 차이 검출 수단을 구비한다.
본 발명에 따른 반도체 시험 장치에서, 상기 기대치 전압 발생 수단은 기대치 계조 전압에 대한 이상값 입력 데이터를 기억하는 이상값 입력 데이터 기억 수단; 기대치 계조 전압을 보정하는 보정값 입력 데이터를 기억하는 보정값 입력 데이터 기억 수단; 보정값 입력 데이터에 이상값 입력 데이터를 가산하여 기대치 전압을 출력하는 가산기; 및 기대치 전압 데이터에 기초하여 기대치 계조 전압을 발생시키고 기대치 계조 전압을 전압 차이 검출 수단에 제공하는 기대치 전압 출력 수단을 구비한다.
본 발명에 따른 반도체 시험 장치에서, 상기 각각의 비교 전압 발생 수단 및 상기 기대치 전압 출력 수단은 디지털-아날로그 변환기를 구비하고, 여기서, 기대치 전압 출력 수단에 제공된 디지털-아날로그 변환기는 비교 전압 발생 수단에 제공된 디지털-아날로그 변환기 보다 더 높은 분해능을 갖는다. 본 발명에 따른 반도체 시험 장치는 상기 전압 차이 검출 수단의 출력을 증폭시키고 증폭된 출력을 시험 전압 입력 수단에 제공하는 증폭 수단을 구비한다.
본 발명에 따른 반도체 시험 장치는, 상기 증폭 수단 및 상기 시험 전압 입력 수단 사이의 위치에서, 공통 단자가 시험 전압 입력 수단에 접속되고, 제 1 독립 단자가 증폭 수단의 출력 단자에 접속되고, 제 2 독립 단자가 고정 전위 단자에 접속되는 제 1 보정 스위치를 구비하고, 여기서, 상기 제 1 보정 스위치는 상기 계조 출력 전압이 시험될 때 시험 전압 입력 수단을 증폭 수단에 접속시키고, 상기 비교 전압을 보정하기 위해 개별 비교 전압 발생 데이터가 설정 및 보정될 때 시험 전압 입력 수단을 고정 전위 단자에 접속시킨다.
본 발명에 따른 반도체 시험 장치는, 상기 반도체 집적 회로 및 상기 전압차이 검출 수단 사이에서, 공통 단자가 전압 차이 검출 수단에 접속되고, 제 1 독립 단자가 반도체 집적 회로의 출력 단자에 접속되고, 제 2 독립 단자가 정밀도 전압 발생 수단에 접속되는 제 2 보정 스위치를 구비하고, 여기서, 상기 제 2 보정 스위치는 상기 계조 출력 전압이 시험될 때 전압 차이 검출 수단을 반도체 집적 회로에 접속시키고, 상기 기대치 전압 발생 수단이 보정되어야 할 때 전압 차이 검출 수단을 정밀도 전압 발생 수단에 접속시킨다.
본 발명에 따른 반도체 시험 장치에서, 상기 반도체 시험 장치는 모듈로서 구성된다. 본 발명에 따른 반도체 시험 장치에서, 상기 반도체 시험 장치는 상기 반도체 집적 회로를 구동시키는 집적 회로 구동부를 구비한다. 본 발명에 따른 반도체 시험 장치에서, 상기 반도체 집적 회로는 액정 구동용 반도체 집적 회로로 이루어진다.
본 발명에 따른 반도체 시험 방법은 각 출력 단자를 통해 계조 출력 전압을 출력하는 반도체 집적 회로의 계조 출력 전압 특성을 시험하는 반도체 시험 방법으로서, 계조 출력 전압 및 상기 계조 출력 전압에 대한 이상값에 대응하는 기대치 계조 전압 사이의 차이에 기초하여 시험될 전압을 각각의 출력 단자에 대응하여 각각 제공되는 복수의 출력 전압 시험 수단에 제공하는 단계; 및 시험될 전압을 비교 전압과 비교하고 출력 전압 시험 수단에 의해 계조 출력 전압을 시험하는 단계를 포함하고, 여기서, 상기 비교 전압은 각각의 출력 전압 시험 수단에 제공되는 각각의 디지털-아날로그 변환기의 고유 에러를 보정하기 위해 각각의 출력 전압 시험 수단에서 보정된다.
본 발명에 따른 반도체 시험 방법에서, 상기 기대치 계조 전압은 기대치 계조 전압을 발생시키는 기대치 전압 발생 수단에 제공된 디지털-아날로그 변환기의 고유 에러를 보정하기 위해 보정된다.
본 발명에 따른 구성은, 비교 전압 발생 데이터 입력 수단으로부터 제공된 비교 전압 발생 데이터에 기초하여, (다중-계조 레벨 출력 전압 및 기대치 계조 전압 사이의 차전압과 같은) 시험될 전압과 비교되는 (다중-계조 레벨 출력 전압에 대한 허용 가능한 범위를 구체화하는 기준 전압과 같은) 비교 전압을 발생시키는 비교 전압 발생 수단; 및 시험될 전압을 비교 전압과 비교하는 비교 수단을 구비하고, 여기서, 비교 전압 발생 데이터는 각각의 비교 수단에서 고유 에러를 보정하기 위해 각각의 출력 전압 시험 수단에 제공된 개별 비교 전압 발생 데이터에 다른 출력 전압 시험 수단과 공유된 공통 비교 전압 발생 데이터를 가산함으로서 발생된다. 이것은 각각의 비교 수단에서 고유 에러의 개별 보정을 가능하게 하고, 낮은 가격으로도 정밀도를 갖는 반도체 시험 장치 및 반도체 시험 방법을 제공한다.
본 발명에 따라서, 기대치 전압 발생 수단은, 기대치 계조 전압에 대한 이상값 입력 데이터를 기억하는 이상값 입력 데이터 기억 수단; 및 기대치 계조 전압을 보정하는 보정값 입력 데이터를 기억하는 보정값 입력 데이터 기억 수단을 구비한다. 이것은 기대치 전압 발생 수단에서 에러의 보정을 가능하게 하고, 낮은 가격으로도 정밀도를 갖는 반도체 시험 장치 및 반도체 시험 방법을 제공한다.
본 발명의 상기 및 또 다른 목적과 특징을 첨부한 도면을 통해 아래의 상세한 설명에서 더욱 상세히 설명한다.
도 1은 본 발명에 따른 반도체 시험 장치의 주 회로 블록을 도시하는 블록도.
도 2는 도 1의 반도체 시험 장치에 대한 복수의 주 회로 블록을 구비하는 반도체 시험 장치를 도시하는 블록도.
도 3은 보정 데이터 발생 수단의 블록을 개략적으로 도시하는 블록도.
도 4는 본 발명에 따른 반도체 시험 장치의 블록을 개략적으로 도시하는 블록도.
도 5는 본 발명에 따른 반도체 시험 장치의 블록을 개략적으로 도시하는 블록도.
도 6은 본 발명에 따른 출력 전압 시험 수단에서의 비교 수단에 대한 보정 방법을 도시하는 블록도.
도 7은 본 발명에 따른 기대치 전압 발생 수단에서의 보정 방법을 도시하는 블록도.
도 8은 본 발명에 따른 기대치 전압 발생 수단의 블록 구성을 도시하는 블록도.
도 9는 본 발명에 따른 기대치 전압 발생 수단의 블록 구성을 도시하는 블록도.
도 10은 하이 레벨 비교기의 O-V 보정값에 대한 보정 방법의 각 단계의 상황을 나타내는 상황 테이블.
도 11은 로우 레벨 비교기의 O-V 보정값에 대한 보정 방법의 각 단계의 상황을 나타내는 상황 테이블.
도 12는 기대치 전압 발생 수단의 오프셋 에러에 대한 보정 방법의 각 단계의 상황을 나타내는 상황 테이블.
도 13은 DAC의 출력 전압이 100 mV인 경우에 에러 보정값을 얻는 각 단계의 상황을 나타내는 상황 테이블.
도 14는 DAC의 출력 전압이 12900 mV인 경우에 에러 보정값을 얻는 각 단계의 상황을 나타내는 상황 테이블.
도 15는 본 발명에 따라 보정될 회로에 대한 보정 방법을 나타내는 흐름도.
도 16a는 본 발명에 따라 보정될 회로에 대한 보정 방법을 나타내는 흐름도.
도 16b는 본 발명에 따라 보정될 회로에 대한 보정 방법을 나타내는 흐름도.
도 17은 통상의 액정 구동 장치를 개략적으로 도시하는 블록도.
도 18은 기준 전압 발생 회로를 개략적으로 도시하는 회로도.
도 19는 종래의 반도체 시험 시스템을 개략적으로 도시하는 블록도.
도 20은 종래의 반도체 시험 시스템을 개략적으로 도시하는 블록도.
도 21은 도 20에 도시된 반도체 시험 시스템과 유사한 반도체 시험 시스템을도시하는 도면.
도 22는 도 20 및 21에 도시된 종래의 반도체 시험 시스템에서의 기대치 전압 발생 수단의 회로도를 개략적으로 도시하는 블록도.
도 23은 계조 출력 전압의 상황을 도시하는 파형도.
도 24는 종래 반도체 시험 장치에서의 출력 전압 시험 수단의 회로도를 개략적으로 도시하는 블록도.
*도면의 주요 부분에 대한 부호의 설명*
6 : 감산기 8 : 증폭기
50 : 출력 전압 시험 수단 51 : 시험 전압 입력 수단
52, 53 : 비교기 60 : 기대치 전압 발생 수단
61, 106, 107 : DAC 62, 101a, 102a : 가산기
63 : 이상값 데이터 기억 수단 64 : 보정값 데이터 기억 수단
100, 200, 201 : 반도체 시험 장치
101, 102 : 비교 전압 발생 데이터 입력 수단
101b, 102b : 공통 비교 전압 발생 데이터 입력 수단
101c, 102c : 개별 비교 전압 발생 데이터 입력 수단
210 : 보정 데이터 발생 수단 DUT : 시험될 장치
IVHb, IVLb : 공통 비교 전압 발생 데이터
IVHc, IVLc : 개별 비교 전압 발생 데이터
SW1 : 제 1 보정 스위치
SW2 : 제 2 보정 스위치
이하, 본 발명을 본 발명의 실시형태를 설명하는 도면을 참조하여 설명한다.
[실시형태 1]
도 1은 볼 발명에 따른 반도체 시험 장치의 주 회로도를 도시하는 블록도이다. 종래의 기술 (도 24 참조) 과 유사한 블록에는 유사한 참조번호를 부여하고, 따라서, 중복 설명을 생략한다. 도면에서, 참조번호 100은 출력 전압 시험 수단 (50) 및 비교 전압 발생 데이터 입력 수단 (101 및 102) 을 구비하는 반도체 시험 장치를 표시한다. 출력 전압 시험 수단 (50) 은 시험 전압 입력 수단 (51), DAC (106), DAC(107), 하이 레벨 비교기 (52 : 이하, 단순히 비교기 (52)), 로우 레벨 비교기 (53 : 이하, 단순히 비교기 (53)), 및 비교 결과 출력 수단 (56) 을 구비한다. 출력 전압 시험 수단 (50) 은 시험될 전압을 시험하는 전자 회로로 이루어진다. 시험 전압 입력 수단 (51) 은 시험될 전압을 입력하는 전자 회로로 이루어진다. 각각의 비교 전압 발생 데이터 입력 수단 (101 및 102) 은 비교 전압 발생 데이터를 입력하는 전자 회로로 이루어진다. 하이 레벨 비교기 (52) 및 로우 레벨 비교기 (53) 는 비교 전압과, 시험될 전압 (시험 전압) 을 비교하는 비교 수단을 구성한다.
도시되지 않은 시험될 반도체 장치 (이하, DUT) 의 출력 단자로부터 출력되는 계조 출력 전압으로부터 얻어지는 시험될 전압이 시험 전압 입력 수단 (51) 의 입력 단자 (이러한 경우에 시험기 채널 chM) 에 제공된다. 도 20 및 21에 도시한 바와 같이, 시험될 전압은 계조 출력 전압 및 기대치 전압 사이의 차전압으로서얻어진다. 시험될 전압이 시험 전압 입력 수단 (51) 으로부터 하이 레벨 비교 수단으로서 서비스하는 하이 레벨 비교기 (52) 의 네가티브 입력 단자 및 로우 레벨 비교 수단으로서 서비스하는 로우 레벨 비교기 (53) 의 포지티브 입력 단자에 제공된다.
하이 레벨 비교기 (52) 의 포지티브 입력 단자에는 비교 전압 발생 수단을 구성하는 DAC (106) 에 의해 발생되는 하이 레벨 비교 전압 (VOHS) 이 제공되고, 그것에 의해, 비교되어 시험될 전압이 하이 레벨 비교 전압 (VOHS) 과 비교된다. 비교의 결과가 비교 결과 출력 수단 (56) 으로부터의 하이 레벨 비교 결과 출력 데이터 (DMH) 로서 보정 데이터 발생 수단 (210) 에 제공된다. 로우 레벨 비교기 (53) 의 네가티브 입력 단자에는 비교 전압 발생 수단을 구성하는 DAC (107) 에 의해 발생되는 로우 레벨 비교 전압 (VOLS) 이 제공되고, 그것에 의해, 비교되어 시험될 전압이 로우 레벨 비교 전압 (VOLS) 과 비교된다. 비교의 결과가 비교 결과 출력 수단 (56) 으로부터의 로우 레벨 비교 결과 출력 데이터 (DML) 로서 보정 데이터 발생 수단 (210) 에 제공된다. 이러한 구성이 하이 레벨 비교기 (52) 및 로우 레벨 비교기 (53) 모두를 구비하지만, 비교기중의 하나만이 사용될 때에도, 비교기가 반도체 시험 장치 (100) 의 출력 전압 시험 수단 (50) 의 기능을 충족시킨다는 것을 알 수 있다.
하이 레벨 비교기 (52) 는 예를 들어, 시험될 전압이 비교 전압에 대하여 허용 가능한 상한 이하에 있는지를 비교 및 검출한다. 로우 레벨 비교기 (53) 는 예를 들어, 시험될 전압이 비교 전압에 대하여 허용 가능한 하한 이상에 있는지를비교 및 검출한다. 보정 데이터 발생 수단 (210) 이 각 출력 전압 시험 수단 (50) 또는 각 반도체 시험 장치 (100) 에 대응하는 방식으로 개별적으로 제공된다. 이러한 이유로, 예를 들어, 어떤 시험기 채널에 대응하는 출력 전압 시험 수단 (50) 이 고장나서 교체할 필요성이 있을 때에도, 시험기 채널에 대응하는 출력 전압 시험 수단 (50) 및 보정 데이터 발생 수단 (210) 을 교체하는 것으로 충분하다. 이것은 반도체 시험 장치 (100) 의 유지 보수 서비스를 단순화시키고, 그것에 의해, 유지 보수 비용 및 시험 대기 시간을 감소시킨다.
하이-레벨 측 비교에 있어서, DAC (106) 로의 입력 데이터 (비교 전압 발생 데이터) 가 공통 비교 전압 발생 데이터 입력 수단 (101b) 으로 입력되는 하이 레벨 공통 비교 전압 발생 데이터 (IVHb) 를 개별 비교 전압 발생 데이터 입력 수단 (101c) 으로 입력되는 하이 레벨 개별 비교 전압 발생 데이터 (IVHc) 에 가산함으로써 가산기 (101a) 에서 발생한다. 하이 레벨 공통 비교 전압 발생 데이터 (IVHb) 가 도면에 도시된 채널 (chM) 이외의 출력 전압 시험 수단 (50) 의 비교기 (52) 와 공유된 공통 데이터로서, 반도체 시험 장치 (100) 를 제어하는 시험기 제어 수단 (40) 으로부터 공통 비교 전압 발생 데이터 입력 수단 (101b) 으로 제공된다. 하이 레벨 개별 비교 전압 발생 데이터 (IVHc) 가 각 비교기 (52) 의 에러에 대응하는 방식으로, 각 비교기 (52) 의 고유 에러를 보정하기 위한 데이터로서 보정 데이터 발생 수단 (210) 에서 발생되고, 개별 비교 전압 발생 데이터 입력 수단 (101c) 으로 입력된다.
공통 비교 전압 발생 데이터 입력 수단 (101b), 개별 비교 전압 발생 데이터입력 수단 (101c), 및 가산기 (101a) 는 하이 레벨 비교기 (52) 에 대응하는 하이-레벨 측 비교 전압 발생 데이터 입력 수단 (101) 을 구성한다. 하이 레벨 공통 비교 전압 발생 데이터 (IVHb) 는 채널 (chM) 이외의 출력 전압 시험 수단 (50) 의 비교기 (52) 에 공통 입력된 데이터이다. 이와 반대로, 하이 레벨 개별 비교 전압 발생 데이터 (IVHc) 는 각 비교기 (52) 에 고유값으로서 입력되고, 그것에 의해, 각 비교기 (52) 의 에러를 보정함으로써 정밀도 전압 측정을 할 수 있다. 공통 비교 전압 발생 데이터 입력 수단 (101b) 은 공통 비교 전압 발생 데이터를 입력하는 전자 회로로 이루어진다. 개별 비교 전압 발생 데이터 입력 수단 (101c) 은 개별 비교 전압 발생 데이터를 입력하는 전자 회로로 이루어진다.
또한, 이러한 상황은 로우-레벨 측 비교에서 유사하다. DAC (107) 로의 입력 데이터 (비교 전압 발생 데이터) 가 공통 비교 전압 발생 데이터 입력 수단 (102b) 으로 입력되는 로우 레벨 공통 비교 전압 발생 데이터 (IVLb) 를 개별 비교 전압 발생 데이터 입력 수단 (102c) 으로 입력되는 로우 레벨 개별 비교 전압 발생 데이터 (IVLc) 와 가산함으로써 가산기 (102a) 에서 발생한다. 로우 레벨 공통 비교 전압 발생 데이터 (IVLb) 가 도면에 도시된 채널 (chM) 이외의 출력 전압 시험 수단 (50) 의 비교기 (53) 와 공유된 공통 데이터로서, 시험기 제어 수단 (40) 으로부터 공통 비교 전압 발생 데이터 입력 수단 (102b) 으로 제공된다. 로우 레벨 개별 비교 전압 발생 데이터 (IVLc) 가 각 비교기 (53) 의 에러에 대응하는 방식으로, 각 비교기 (53) 의 고유 에러를 보정하기 위한 데이터로서 보정 데이터 발생 수단 (210) 에서 발생되고, 개별 비교 전압 발생 데이터 입력 수단 (102c) 으로 입력된다.
공통 비교 전압 발생 데이터 입력 수단 (102b), 개별 비교 전압 발생 데이터 입력 수단 (102c), 및 가산기 (102a) 는 로우 레벨 비교기 (53) 에 대응하는 로우-레벨 측 비교 전압 발생 데이터 입력 수단 (102) 을 구성한다. 로우 레벨 공통 비교 전압 발생 데이터 (IVLb) 는 채널 (chM) 이외의 출력 전압 시험 수단 (50) 의 비교기 (53) 에 공통으로 입력된 데이터이다. 이와 반대로, 로우 레벨 개별 비교 전압 발생 데이터 (IVLc) 는 각 비교기 (53) 에 고유값으로서 입력되고, 그것에 의해, 각 비교기 (53) 의 에러를 보정함으로써 정밀도 전압 측정을 할 수 있다. 공통 비교 전압 발생 데이터 입력 수단 (102b) 은 공통 비교 전압 발생 데이터를 입력하는 전자 회로로 이루어진다. 개별 비교 전압 발생 데이터 입력 수단 (102c) 은 개별 비교 전압 발생 데이터를 입력하는 전자 회로로 이루어진다.
보정 데이터로서 서비스하는 개별 비교 전압 발생 데이터 (IVHc 및 IVLc) 는 각 경우에 따라 포지티브 또는 네가티브이다. 비교되어 시험될 전압은 DUT의 각 출력 단자의 전압, 또는 선택적으로는, DUT의 소정의 출력 단자를 적절히 스위칭함으로써 선택되는 전압일 수 있다. 반도체 시험 장치 (100) 및 보정 데이터 발생 수단 (210) 이 각 시험기 채널에 대해 단일 유닛으로서 구성될 때, 하이 레벨 개별 비교 전압 발생 데이터 (IVHc) 및 로우 레벨 개별 비교 전압 발생 데이터 (IVLc) 에 대한 피드백 루프가 단축된다. 이것은 잡음의 영향을 감소시킨다. 또한, 이것은 반도체 시험 장치 (100) 등의 고장의 경우에 유닛 교환에 의해 유지 보수 서비스를 할 수 있고, 그것에 의해, 유지 보수 서비스를 단순화시킨다.
[실시형태 2]
도 2는 도 1의 반도체 시험 장치에 대한 복수의 주 회로 블록을 구비하는 반도체 시험 장치를 도시하는 블록도이다. 반도체 시험 장치 (200) 는 도 1에 도시된 복수의 반도체 시험 장치 (100) 를 구비하므로, 중복되는 설명은 생략한다. 시험기 채널 (ch1-chM) 이 DUT의 출력에 대응하는 입력 단자로서 제공되지만, 각 반도체 시험 장치 (100) 가 각 시험기 채널에 제공된다. 반도체 시험 장치 (200) 는 보정 데이터 발생 수단 (210) 을 더 구비하고, 외부의 시험기 제어 수단 (40) 에 접속된다. 각 반도체 시험 장치 (100) 는 비교 전압 발생 데이터 입력 수단 (101 및102) 을 구비한다. 비교 전압 발생 데이터 입력 수단 (101) 에는 시험기 제어 수단 (40) 으로부터의 하이 레벨 공통 비교 전압 발생 데이터 (IVHb) 및 보정 데이터 발생 수단 (210) 으로부터의 하이 레벨 개별 비교 전압 발생 데이터 (IVHc) 가 제공된다. 비교 전압 발생 데이터 입력 수단 (102) 에는 시험기 제어 수단 (40) 으로부터의 로우 레벨 공통 비교 전압 발생 데이터 (IVLb) 및 보정 데이터 발생 수단 (210) 으로부터의 로우 레벨 개별 비교 전압 발생 데이터 (IVLc) 가 제공된다. 보정 데이터 발생 수단 (210) 이 이 실시형태에서 시험기 채널에 대해 집적 블록으로서 구성되지만, 각각의 보정 데이터 발생 수단은 각 시험기 채널에 대해 각 유닛으로서 구성될 수도 있다는 것을 알 수 있다.
도 1의 경우와 유사하게, 각 반도체 시험 장치 (에 제공되는 비교기 (52 및 53)) 의 고유 에러가 하이 레벨 개별 비교 전압 발생 데이터 (IVHc) 및 로우 레벨 개별 비교 전압 발생 데이터 (IVLc) 에 기초하여 보정된다. 각 반도체 시험 장치 (100) 는 보정 데이터 발생 수단 (210) 및 시험기 제어 수단 (40) 에 하이 레벨 비교 결과 출력 데이터 (D1H-DMH) 및 로우 레벨 비교 결과 출력 데이터 (D1L-DML) 를 출력한다. 시험기 제어 수단 (40) 은 비교 결과 출력 데이터 (하이 레벨 비교 결과 출력 데이터 (D1H-DMH) 및 로우 레벨 비교 결과 출력 데이터 (D1L-DML)) 에 기초하여 DUT의 합격 여부를 결정한다.
도 3은 보정 데이터 발생 수단의 블록을 개략적으로 도시하는 블록도이다. 보정 데이터 발생 수단 (210) 은 도 1 및 2에서 블록으로 도시되었다. 비교 결과 입력 수단 (211) 에는 시험될 전압 및 반도체 시험 장치 (100 또는 200) 에서 얻어지는 비교 전압 사이의 비교의 결과인 비교 결과 출력 데이터 (하이 레벨 비교 결과 출력 데이터 (D1H-DMH) 및 로우 레벨 비교 결과 출력 데이터 (D1L-DML)) 가 제공된다. 이러한 도면은 시험기 채널 M (chM) 의 상황 (DMH/DML) 을 도시한다. 하이 레벨 비교기 (52) 의 고유 에러를 보정하는 보정 데이터 (개별 비교 전압 발생 데이터 (IVHc)) 가 하이 레벨 비교 결과 출력 데이터 DMH (D1H-DMH) 에 기초하여 발생한다. 로우 레벨 비교기 (53) 의 고유 에러를 보정하는 보정 데이터 (개별 비교 전압 발생 데이터 (IVLc)) 가 로우 레벨 비교 결과 출력 데이터 DML (D1L-DML) 에 기초하여 발생한다.
이하, 하이 레벨 비교기 (52) 에 대한 보정 데이터 (개별 비교 전압 발생 데이터 (IVHc) ; 이하, 단순히 보정 데이터라 칭함) 의 발생의 경우에 대해 설명한다. 그러나, 상황은 로우 레벨 비교기 (53) 에 대한 보정 데이터 (개별 비교 전압 발생 데이터 (IVLc)) 의 발생과 유사하다. 비교 결과 입력 수단 (비교의결과를 입력하는 전자 회로) 으로 입력되는 데이터 (하이 레벨 비교 결과 출력 데이터 (DMH)) 가 보정 데이터 발생 제어 수단 (보정 데이터의 발생을 제어하는 전자 회로) (213) 에 의해 수신된다. 보정 데이터 발생 제어 수단 (213) 은 전체 보정 데이터 발생 수단 (210) 을 제어한다. 기억 수단 (메모리 장치) (212) 은 계산 결과와 같은 임시적으로 기억된 데이터 및 연산을 제어하기 위한 프로그램을 기억한다. 하이 레벨 비교기 (52) 로 출력된 보정 데이터 (IVHc) 가 보정 데이터 설정 수단 (보정 데이터를 설정하는 전자 회로 ) (216) 에서 설정된다. 보정 데이터 (IVHc) 의 발생시 및 그 이후에, 보정 데이터 (IVHc) 는 보정 데이터 설정 수단 (216) 에 설정된 데이터에 기초하여, 보정 데이터 출력 수단 (보정 데이터를 출력하는 전자 회로) (219), 비교 전압 발생 데이터 입력 수단 (101) 등을 통해 하이 레벨 비교기 (52) 로 출력된다.
검출된 최적의 보정 데이터는 보정 데이터 기억 수단 (보정 데이터 메모리 장치) (215) 에 기억된다. 연속적인 절차에서, 보정 데이터 기억 수단 (215) 에 기억된 최적의 보정 데이터가 보정 데이터 설정 수단 (216) 으로 설정된다. 따라서, 보정 데이터 기억 수단 (215) 은 바람직하게는 반도체 시험 장치 (100 또는 200) 가 파워 오프되는 경우에도 기억된 최적의 보정 데이터를 유지할 수 있는 비-휘발성 메모리로 이루어진다. 또한, 보정 데이터 발생 제어 수단 (213) 은 적절하게 보정 연산의 수를 유지시키는 보정 카운팅 수단 (214) 에 접속된다. 또한, 보정 데이터 발생 제어 수단 (213) 및 보정 데이터 설정 수단 (216) 은 가산 및 감산 수단 (보정 데이터를 가산 및 감산하는 전자 회로) (217) 및 초기 보정값기억 수단 (초기 보정값 메모리 장치) (218) 에 접속된다. 보정의 방법은 후술한다. (실시형태 7등을 참조). 명백히, 보정 데이터 발생 제어 수단 (213) 은 CPU (중앙 처리 유닛) 등을 구비하는 컴퓨터의 형태로 구현될 수 있고, 그것에 의해 연산이 소프트웨어 처리에 의해 실현될 수 있다. 보정 데이터 발생 수단 (210) 은 보정 데이터 (개별 비교 전압 발생 데이터) 를 발생시키는 전자 회로로 이루어진다.
[실시형태 3]
도 4는 본 발명에 따른 반도체 시험 장치의 블록을 개략적으로 도시하는 블록도이다. (도 1의 반도체 시험 장치 (100) 및 도 2의 반도체 시험 장치 (200) 에 대응하고; 용어 "제 2" 는 후술하는 (도 5 참조) 제 1 반도체 시험 장치 (201) 와 구별하기 위한 목적인) 제 2 반도체 시험 장치 (200) 가 예를 들어, 모듈의 형태로 구성되고, 그것에 의해, 종래의 반도체 시험 장치 (반도체 시험기) (15) 의 외부 및 입력측 상에 배열된다. 이것은 변형없이 종래의 반도체 시험 장치 (15) 를 그대로 사용할 수 있게 하고, 반도체 집적 회로의 시험에서 정밀도를 향상시킨다. 또한, 반도체 시험 장치 (100, 200, 및 201) 가 반도체 집적 회로로 구성된 DUT를 구동시키는 집적 회로 구동부 (도시 생략) 를 구비할 때, 반도체 시험 장치 (반도체 시험 시스템) 는 더욱 효율적으로 시험을 수행할 수 있다.
제 2 반도체 시험 장치 (200) 의 입력측 상에서, 반도체 시험 장치는 감산기 (6), 증폭기 (8), 및 기대치 계조 전압을 발생시키는 기대치 전압 발생기 수단 (60) 을 더 구비한다. 감산기 (6) 및 증폭기 (8) 는 도 20에 도시된 종래의 반도체 시험 장치 (15) 에 제공된 것과 동일하므로, 상세한 설명은 생략한다. 기대치 전압 발생 수단 (60) 은 그것의 정밀도가 보정에 의해 개선된 것을 제외하고는, 도 20에 도시된 기대치 전압 발생 수단 (60) 과 동일하다. DUT의 출력 단자 (Y1-YM) 로부터의 계조 출력 전압은 전압차 검출 수단으로서 서비스하는 감산기 (6), 증폭 수단으로서 서비스하는 증폭기 (8), 및 기대치 전압 발생 수단 (60) 에 의해 소정의 방법 (도 20 및 21 참조) 으로 처리되고, 제 1 반도체 시험 장치 (200) 로 입력되어, 그것에 의해, 합격 여부가 결정된다. 도 21과 유사하게, 반도체 시험 장치 (15) 는 그 내부에, 디지털 비교부 (11), 시험기 제어 수단 (40), 및 주변 블록부 (12) 를 구비한다. 하이 레벨 비교 결과 출력 데이터 (D1H-DMH) 및 로우 레벨 비교 결과 출력 데이터 (D1L-DML) 가 신호 라인 (200a) 을 통해 제 2 반도체 시험 장치 (200) 로부터 기대치 전압 발생 수단 (60) 으로 피드백될 때, 반도체 시험 장치 (15) 의 사용은 불필요하다. 기대치 전압 발생 수단 (60) 은 기대치 계조 전압을 발생시키는 전자 회로로 이루어진다.
디지털 비교부 (11) 는 반도체 시험 장치 (200) 로부터 제공된 결정 결과 (논리 신호) 에 기초하여 디지털 비교를 수행하고, 그것에 의해, 결과를 논리 신호 (D1-DM) 로 변환하여, 시험기 제어 수단 (40) 에 신호를 제공한다. 제 2 반도체 시험 장치 (200) 가 모듈의 형태로 구성될 때, 감산기 (6) 및 증폭기 (8) 가 모듈내에 통합될 수 있다. 이러한 모듈식 구조는 시험이 반도체 시험 장치 내부의 비교기 (디지털 비교부 (11)) 를 사용하여 수행되는 경우와 비교하여 DUT로부터 비교기 (52 및53) 까지의 전기 길이를 단축시킨다. 명백히, 이것은 잡음 저항등에 바람직하다. 제 2 반도체 시험 장치 (200) 가 실시형태 3에 따른 반도체 시험 장치 (반도체 시험 시스템) 에서 사용되기 때문에, 공통 비교 전압 발생 데이터 (IVHb 및 IVLb) 가 시험기 제어 수단 (40) 으로부터 제 2 반도체 시험 장치 (200) 로 제공된다. 개별 비교 전압 발생 데이터 (IVHc 및 IVLc) 가 제 2 반도체 시험 장치 (200) 에서 처리된다.
제 2 반도체 시험 장치 (200) 에 제공된 비교기 (52 및 53) 가 디지털 비교부 (11) 에 제공된 비교기 (도시 생략) 와 동일한 정도의 정밀도를 갖는 경우에도, 측정 정밀도는 고유 에러를 보정함으로써 개선될 수 있다. 그러나, 정밀도를 더욱 개선시키기 위해서는, 비교기 (52 및 53) 가 디지털 비교부 (11) 에 제공된 비교기 보다 더 높은 정밀도를 갖는 것이 바람직하다.
[실시형태 4]
도 5는 본 발명에 따른 반도체 시험 장치의 블록을 개략적으로 도시하는 블록도이다. 이 실시형태에서, 제 2 반도체 시험 장치 (200) 와 함께 디지털 비교부 (11) 가 반도체 시험 장치 (15) 내부에 통합되고, 그것에 의해, 제 1 반도체 시험 장치 (201) 를 구성한다. 따라서, 제 1 반도체 시험 장치 (201) 는 제 2 반도체 시험 장치 (200) 의 기능 뿐만 아니라 디지털 비교부 (11) 의 기능을 갖는다. 도 4의 반도체 시험 장치 (반도체 시험 시스템) 와 기본 구성에서의 차이점은 없으므로, 상세한 설명은 생략한다.
[실시형태 5]
도 6은 본 발명에 따른 출력 전압 시험 수단에서의 비교 수단의 보정 방법을나타내는 블록도이다. 기본 구성은 도 4에 도시된 반도체 시험 장치 (반도체 시험 시스템) 의 구성과 유사하므로, 상세한 설명은 생략한다. DUT의 출력 단자 (Y1-YM) 로부터의 계조 출력 전압은 감산기 (6), 증폭기 (8), 및 기대치 전압 발생 수단 (60) 에 의해 소정의 방식 (도 21 참조) 으로 처리되고, 제 2 반도체 시험 장치 (200) 로 입력된다. 반도체 시험 장치 (15) 는 디지털 비교부 (11), 주변 블록부 (12), 및 시험기 제어 수단 (40) 을 구비한다. 제 2 반도체 시험 장치 (200) 로부터의 신호는 디지털 비교부 (11) 로 입력된다. 도 4의 구성과의 차이점은 제 1 보정 스위치 (SW1) 가 각 증폭기 (8) 및 제 2 반도체 시험 장치 (200) 사이에 제공된다는 것이다. 각 제 1 보정 스위치 (SW1) 에서, 공통 단자 (S1c) 가 제 2 반도체 시험 장치 (200) 의 시험 전압 입력 수단 (51) 에 접속되고, 제 1 독립 단자 (S1a) 가 증폭기 (8) 의 출력 단자에 접속되고, 제 2 독립 단자 (S1b) 가 고정 전위 단자 (접지점) 에 접속된다. DUT의 계조 출력 전압이 시험될 때, 공통 단자 (S1c) 가 제 1 독립 단자 (S1a) 에 접속된다. (후술할) 비교기 (52 및 53) 의 0-V (zero-volt) 보정이 수행될 때, 공통 단자 (S1c) 가 제 2 독립 단자 (S1b) 에 접속된다. 제 1 보정 스위치 (SW1) 가 제 2 반도체 시험 장치 (200) 에 근접하게 배치될 때, 고정 전위 단자 (접지점) 가 강고히되어, 잡음 저항이 반도체 시험 장치 (반도체 시험 시스템) 에서 개선된다. 제 1 보정 스위치 (SW1) 가 모듈의 형태로, 감산기 (6), 증폭기 (8), 기대치 전압 발생 수단 (60), 및 제 2 반도체 시험 장치 (200) 와 집적될 때, 종래의 반도체 시험 장치 (15) 가 그대로 사용될 수 있고, 반도체 시험 장치 (반도체 시험 시스템) 에서의정밀도가 용이하게 개선된다.
[실시형태 6]
도 7은 본 발명에 따른 기대치 전압 발생 수단에서의 보정 방법을 나타내는 블록도이다. 기본 구조는 도 6에 도시된 반도체 시험 장치 (반도체 시험 시스템) 의 기본 구조와 유사하므로, 상세한 설명은 생략한다. 도 6의 구조와의 차이점은 제 2 보정 스위치 (SW2) 가 부가된다는 것이다. 제 2 보정 스위치 (SW2) 는 감산기 (6) 로 입력될 신호로서 DUT로부터의 계조 출력 전압 또는 정밀도 전압 발생 수단 (13) 으로부터의 출력을 선택한다. 각 제 2 보정 스위치 (SW2) 에서, 공통 단자 (S2c) 가 감산기 (6) 에 접속되고, 제 1 독립 단자 (S2a) 가 DUT의 출력 단자에 접속되고, 제 2 독립 단자 (S2b) 가 정밀도 전압 발생 수단 (13) 에 접속된다. 이러한 구성에서, DUT의 계조 출력 전압이 시험될 때, 공통 단자 (S2c) 가 제 1 독립 단자 (S2a) 에 접속되고, 기대치 전압 발생 수단 (60) 이 보정될 때 (후술함), 공통 단자 (S2c) 가 제 2 독립 단자 (S2b) 에 접속된다. DUT의 계조 출력 전압이 시험될 때, 제 1 독립 단자 (S2a) 가 공통 단자 (S2c) 에 접속되고, 기대치 전압 발생 수단 (60) 이 보정될 때, 공통 단자 (S2c) 가 제 2 독립 단자 (S2b) 에 접속된다. 이 때, 제 1 보정 스위치 (SW1) 가 증폭기 (8) 를 제 2 반도체 시험 장치 (200) 에 접속시킨다.
증폭기 (8) 의 출력 전압은 정밀도 전압 발생 수단 (13) 의 아날로그 출력 (VKS) 및 (예를 들어, 24배 증폭율 만큼) 증폭된 기대치 전압 발생 수단 (60) 의 출력 (VKD) 사이의 차전압인 ΔVK = 24 ×(VKS-VKD) 의 전압을 갖는 아날로그 신호로 증폭된다. 아날로그 신호는 제 2 반도체 시험 장치 (200) 로 입력되지만, 적어도 하나의 비교 결과 출력 데이터 (D1H-DMH 및 D1L-DML) 는 신호 라인 (200a) 을 통해 기대치 전압 발생 수단 (60) 으로 입력 (피드백) 된다. 입력 (피드백) 이 신호 라인 (40a) 을 통해 시험기 제어 수단 (40) 으로부터 기대치 전압 발생 수단 (40) 으로 수행될 때, 기대치 전압 발생 수단 (60) 의 보정이 더욱 가속된다. 정밀도 전압 발생 수단 (13) 은 규격화된 표준기로서 준비된 표준 전압 발생기로부터 복제된 부표준 전압 발생기등으로 구성된다. 따라서, 정밀도 전압 발생 수단 (13) 에서의 전압 발생의 정밀도는 (에러에 관하여) 실제 0로 고려될 수 있다. 제 2 보정 스위치 (SW2) 가 감산기 (6), 증폭기 (8), 제 1 보정 스위치 (SW1), 기대치 전압 발생 수단 (60), 및 제 2 반도체 시험 장치 (200) 와 모듈의 형태로 집적될 때, 종래 기술의 반도체 시험 장치가 그대로 사용될 수 있고, 반도체 시험 장치 (반도체 시험 시스템) 에서의 정밀도가 매우 용이하게 개선될 수 있다.
도 8 및 9 각각은 본 발명에 따른 기대치 전압 발생 수단의 블록 구성을 도시하는 블록도이다. 기대치 전압 발생 수단 (60) 은 실시형태 7-11에서의 여러 보정을 위한 구성 블록이다. 도 9에서, 연산 수단 (67) 이 도 8의 구성에 부가된다. 기대치 전압 발생 수단 (60) 은 기대치 전압 출력 수단을 구성하는 18-비트 DAC (61); DAC (61) 에 제공될 이상값 입력 데이터 (에러가 없다고 가정할 때 DAC (61) 로 입력될 데이터) 를 기억하는 이상값 입력 데이터 기억 수단 (63); 이상 특성에 대하여 DAC (61) 의 에러를 보정하기 위해 보정 입력값을 기억하는 보정값 입력 데이터 기억 수단 (64); 및 가산기 (62) 에 의해 이상값 입력 데이터 기억수단 (63) 에 기억된 이상값 입력 데이터 (VKID) 를 보정값 입력 데이터 기억 수단 (64) 에 기억된 보정값 입력 데이터 (VKHD) 에 가산하는 연산 수단 (67) 을 구비하고, 그것에 의해, DAC (61) 에 입력 데이터 (VKRD) 를 발생시킨다. 기대치 전압 발생 수단 (60) 은 이러한 수단을 제어하는 제어 수단 (65); 기억 수단 (66); 및 제어 수단 (65) 및 외부 장치 (신호 라인 (40a 및 200a) 등과 같은) 사이에서 데이터를 입/출력하는 데이터 입/출력 수단 (도시 생략) 을 더 구비한다.
연산 수단 (67) 은 이득 보정 계수; 및 DAC (61) 에 제공될 보정값 입력 데이터 (실시형태 1 참조) 를 계산한다. 기대치 전압 발생 수단 (60) 에 제공된 DAC (61) 가 비교 전압 발생 수단에 제공된 DACs (106 및 107) 보다 더 높은 분해능을 가질 때, 시험에서의 정밀도가 개선된다. 기대치 전압 발생 수단 (60) 의 사용은 반도체 시험 장치등의 응용에 제한되지 않고 다른 목적에 응용할 수 있다. 이상값 입력 데이터 기억 수단 (63) 은 이상값 입력 데이터 메모리 장치로 이루어지고, 보정값 입력 데이터 기억 수단 (64) 은 보정값 입력 데이터 메모리 장치로 이루어진다. 보정 데이터 기억 수단 (215) 과 유사하게, 보정값 입력 데이터 기억 수단 (64) 은 바람직하게는 비-휘발성 메모리로 이루어진다. 명백히, 기대치 전압 발생 수단 (60) (제어 수단 (65) 및 연산 수단 (67)) 이 CPU (중앙 처리 유닛) 등을 구비하는 컴퓨터의 형태로 구현될 수 있고, 연산이 소프트웨어 처리에 의해 실현될 수 있다.
기억 수단 (66) 은 보정 처리를 설명하는 보정 프로그램; 및 DAC (61) 에 제공될 보정 데이터 및 복수의 이상값 입력 데이터를 기억한다. 제어 수단 (65)및 기억 수단 (66) 은 반도체 시험 장치 (15) 와 같은 외부 장치에 제공될 수 있다. 그러나, 이들 수단이 내부에 제공되는 경우에, 보정이 고가의 반도체 시험 장치 (15) 없이 수행될 수 있다. 이들 수단이 외부 장치에 제공되는 경우에, 기대치 전압 발생 수단 (60) 은 단순한 구조를 갖는다. 증폭기 (8) 의 증폭율은 비교기 에러 보정의 경우와 유사하게 24배로 설정된다.
기대치 전압 발생 수단 (60) 에 제공된 기대치 전압 출력 수단으로서 서비스하는 DAC (61) 의 출력은 감산기 (6) 에 제공되고 (도 6 및 7 참조), 그것에 의해, 기대치 계조 전압 및 계조 출력 전압 사이의 차전압을 발생시키는 기준 전압 (기대치 계조 전압) 으로서 서비스한다. 따라서, 출력이 가능한한 정밀할 필요성이 있다. 따라서, DAC용 18-비트 사양이 선택된다. 그러나, 필요한 비트의 수는 장치의 사양에 따라 선택된다. 따라서, 본 발명은 18-비트 사양에 한정하지 않는다. DAC (61) 의 최대 출력을 예를 들어, 13 V이다. 따라서, DAC (61) 의 분해능은 13 V/218, 즉, 0.050 mV/bit 이다.
[실시형태 7]
실시형태 7은 본 발명에 따른 반도체 시험 장치에 대한 보정 방법에 관한 것이다. 기본 처리는 다음과 같다.
먼저, 0-V (zero-volt) 보정이 출력 전압 시험 수단 (50) 에 제공된 비교기 (52 및 53) 중의 어느 하나에 대해 수행되고, 다음으로, 0 V 이외의 보정이 적절한 방식으로 수행된다. 그 후, 유사한 보정이 다른 비교기에 대해 수행된다.또한, 0-V 보정이 기대치 전압 발생 수단 (60) 에 대해 수행되고, 다음으로, 0 V 이외의 보정이 적절한 방식으로 수행된다.
기대치 전압 발생 수단 (60) 에 대한 기대치 전압 보정 방법이 다음의 단계로 수행된다.
상기 방법은 보정 기준으로서 서비스하는 보정 기준 전압을 입력하는 보정 기준 전압 입력 단계; 보정 기준 전압에 대응하는 비교 결과에 따라 보정 기준 전압을 증/감하는 보정 기준 전압 증/감 단계; 비교 결과가 변화하는지를 검출하는 비교 결과 검출 단계; 및 비교 결과가 변화하지 않을 때 보정 기준 전압 증/감 단계를 반복하고, 보정 기준 전압 증/감 연산을 중지한 후 비교 결과가 변화할 때 현재의 보정 전압 데이터를 기억하는 보정 데이터 기억 단계를 포함한다.
이하, 도 6,7, 8, 및 1을 참조하여 디지털-아날로그 변환기의 고유 에러를 보정하는 방법을 설명한다.
측정 에러는 제 2 반도체 시험 장치 (200) (반도체 시험 장치 (200)) 에 제공된 비교기 (52 및 53) 에서 20 mV로 가정한다. 비교기 기준 전압 (VOHS 및 VOLS) 발생용 DACs (106 및 107) 는 각각 14-비트의 구성을 갖고 비교기 (52 및 53) 의 사양에 따라 예를 들어, ±2.560 V (VP-P=5.120 V) 의 최대 전압을 갖는다. 기대치 전압 발생 수단 (60) 에 제공된 기준 전압 발생용 DAC (61) 는 18-비트 구성을 갖고 13 V의 최대 발생 전압을 갖는다. 이러한 13 V의 최대 전압은 DUT의 출력 사양의 13 V의 최대 출력 전압에 대응한다. 비교기의 후술할 0-V 보정이수행될 때, 제 1 보정 스위치 (SW1) 는 공통 단자 (S1c) 를 제 2 독립 단자 (S1b) (고정 전위 단자 (접지점)) 에 접속시킨다.
0-V 전위가 보정될 비교기 (52 및 53) 로 입력된다 (고정 전위 단자 (접지점) 가 접속된다). 반도체 시험 장치 (200) 에 통합된 DACs (106 및 107) 가 각각 14 비트이고, 최대 출력 전압의 절대값이 5.120 V 이다는 것을 가정한다. 따라서, DACs (106 및 107) 의 분해능은 5.120 V/214=0.3 mV/비트이다. 보정 연산의 순서에 관하여, 하이 레벨 비교기 (52) 및 로우 레벨 비교기 (53) 중의 어느 하나가 먼저 보정될 수 있다.
비교기 (52) 에 대한 0-V 보정값을 얻는 방법의 개략 단계 (개략 단계 1-6) 가 다음과 같다. 비교기 (53) 에 대한 보정도 유사하다.
개략 단계 1 :
먼저, 기대치 전압 발생 수단 (60) 의 이상값 입력 데이터 기억 수단 (63) 에 대응하는 DAC (61) 가 이상 DAC 이다는 가정 하에 이상 특성에 대응하는 값으로 입력 데이터를 설정한다. 이러한 설정은 시험기 제어 수단 (40) 으로부터 제어 수단 (65) 으로 데이터를 입력하고 이상값 입력 데이터 기억 수단 (63) 에 데이터를 기억하고 거기로부터 데이터를 판독함으로써 수행된다. 보정값 입력 데이터가 보정값 입력 데이터 기억 수단 (64) 에 데이터를 기억하고 거기로부터 데이터를 판독함으로써 유사하게 설정된다.
개략 단계 2 :
보정값에 대한 초기값은 비교기 (52) 와 같은 에러 보정에 영향을 받는 회로부의 사양에 의해 결정되는 최대 에러 범위 보다 더 큰 값으로 설정된다. 예를 들어, 최대 에러 (사양) 가 + 64 mV 일 때, 초기값은 최대 에러의 2배인 + 128 mV 로 설정된다. 비교기 (52) 가 하이-레벨 측 비교용 비교기이기 때문에, 비교기 (52) 의 포지티브 단자 상의 값 (VOHS) 은 VOH 보정 데이터 입력 수단 (개별 비교 전압 발생 데이터 입력 수단 (101c)) 을 통해 설정된다.
개략 단계 3 :
처음에, 설정 조건은 개략 단계 2의 설정 조건이다. 따라서, 보정값이 허용 가능한 에러를 초과한다. 따라서, 비교기 (52) 의 출력 (예를 들어, 최종 출력은 채널 (chM) 에서 DMH 이다) 은 하이 또는 로우 레벨이 된다.
개략 단계 4 :
절대값이 현재 보정값 (+ 128 mV) 의 1/2이고 극성이 반전 (현재 극성이 포지티브일 때 네가티브) 되도록 다음 단계에 대한 보정값이 얻어진다. (그 결과, 다음 보정값은 - 64 mV이다).
개략 단계 5 :
보정값이 개략 단계 4에서 얻어진 - 64 mV의 값으로 설정된다. 그 때 (- 64 mV가 VOH 보정 데이터 입력 수단을 통해 입력될 때), 비교기 (52) 의 출력 상태가 선행 상태로 반전되는 경우에, 즉, 비교기 (52) 의 출력이 하이 레벨로부터 로우 레벨로, 또는 로우 레벨로부터 하이 레벨로 변화될 때, 현재의 보정값 (-64 mV) 이 현재의 보정값이 얻어진 단계의 보정값의 변화량의 1/2 만큼 변화되고, 변화 방향이 선행 변화 방향에 대하여 반전되도록 다음 단계에 대한 보정값이 설정된다. 즉, + 128 mV 로부터 - 64 mV 로의 변화는 - 192 mV 이다 (이것은 현재의 보정값이 얻어진 단계의 보정값의 변화량이다). 따라서, 다음 보정값에 대해 변화되는 양은 192 mV/2 = 96 mV 이고, 보정의 방향은 증가, 즉, 포지티브 방향이다. 그 결과, 다음 보정값은 - 64 mV 인 선행 보정값 + 다음 보정값에 대한 변화량 + 96 mV = + 32 mV 로 설정된다.
비교기 (52) 의 출력 상태가 선행 상태와 동일한 경우에, 즉, 하이 또는 로우 레벨의 상태가 변화되지 않을 때, 현재의 보정값 (- 64 mV) 이 현재의 보정값이 얻어진 단계의 보정값의 변화량의 1/2 만큼 변화되고, 변화 방향이 선행 변화 방향과 동일하도록 다음 단계에 대한 보정 값이 설정된다. 즉, + 128 mV 로부터 - 64 mV 로의 변화는 - 192 mV 이다. 이것은 변화량이 192 mV 이고, 변화 방향이 네가티브이다는 것을 나타낸다. 따라서, 다음 보정값에 대해 변화되는 양은 192 mV/2 = 96 mV 이고, 보정의 방향은 감소, 즉, 네가티브 방향이다. 그 결과, 다음 보정값은 - 64 mV 인 선행 보정값 + 다음 보정값에 대한 변화량 - 96 mV = - 160 mV 로 설정된다.
개략 단계 6 :
변화되는 양이 비교기 (52) 의 분해능의 값 보다 더 작아질 때의 보정값이 최종 보정값으로서 결정된다.
상기 언급한 방법에서, 비교기 및 DAC와 같은 보정될 회로의 고유 에러를 보정하기 위해, 보정값의 설정은 출력 상태 (출력의 논리 상태) 에서의 변화를 결정하는 것과 반복되고, 그것에 의해, 보정값에 대한 설정값이 연속적으로 수렴된다. 이것은 보정될 회로에서의 에러의 보상을 가능하게 한다. 이러한 방법은 에러 보정을 필요로 하는 비교기 및 DACs와 같은 보정될 회로에 응용할 수 있는 고속 보정-값 검색 방법이다.
이하, 보정될 회로에 대한 보정 방법을 더욱 상세히 설명한다.
[실시형태 8]
실시형태 8은 + 20 mV 의 고유 에러를 갖는 하이 레벨 비교기 (52) 에 대한 보정 방법 (보정 절차) 에 관한 것이다. 다음의 실시형태 9는 + 10 mV 의 고유 에러를 갖는 로우 레벨 비교기 (53) 에 대한 보정 방법 (보정 절차) 을 설명한다.
A. 하이 레벨 비교기 (52) 의 0-V 보정값에 대한 보정 방법에서의 초기 설정
0-V 보정값은 0 V의 이상 특성에 대응하는 보정값 (보정 입력값) 을 나타낸다.
도 6에서, 시험기 제어 수단 (40) 으로부터 제 2 반도체 시험 장치 (200) 로 제공된 공통 비교 전압 발생 데이터 (IVHb 및 IVLb) 로부터 얻어지는 전압 (VOH 및 VOL) 이 0.000 V로 설정된다 (이하, 다른 데이터에 대해서도, 전압값이 데이터값에 대신하여 사용된다). 보정 데이터의 초기값이 128 mV 및 - 2.500 V로 각각 설정된다. 하이 레벨 비교기 (52) (이하, 단순히 비교기 (52)) 로 입력되는 전압이 에러 한계 보다 충분히 크고, 비교기 (52) 의 초기 출력값이 비교기의 측정 에러의 값에 관계없이 소정의 값으로 설정될 수 있도록 상기 값들이 선택된다. VOH 초기값은 보정 시간을 감소시키는 관점에서 가능한한 작은 것이 바람직하다.따라서, VOL 보다 더 작은 값이 선택된다. 제 1 접속 스위치 (SW1) 의 공통 단자 (S1c) 및 제 2 독립 단자 (S1b) 가 상호 접속되고, 그것에 의해, 비교기 (52) 로의 (시험될 전압에 대응하는) 입력 전압이 0.000 V 로 설정된다. 비교기 (52) 에 대응하는 DAC (비교 전압 발생 수단 ) (106) 에는 128 mV + 0.000 V, 즉, 128 mV 에 대응하는 디지털 데이터가 제공된다. 로우 레벨 비교기 (53) 에 대응하는 DAC (비교 전압 발생 수단) (107) 에는 - 2.500 V + 0.000 V, 즉, - 2.500 V 에 대응하는 디지털 데이터가 제공된다.
B. 하이 레벨 비교기 (52) 의 0-V 보정값에 대한 보정 방법
아래 설명에서, 비교기 (52) 의 에러가 + 20 mV 인 경우, 즉, 비교기 (52) 의 포지티브 입력 단자에 입력되는 보정 전압 (개별 비교 전압 발생 데이터 (IVHc) 으로부터 변환된 전압) 에 + 20 mV 를 더한 것과 동일한 실효 입력 전압을 초래하는 에러의 경우에서, 달성한 정밀도가 DUT의 장치 사양에서 요구하는 측정 정밀도를 충족시키는 범위까지 보정이 수행된다. 도 10은 하이 레벨 비교기의 0-V 보정값에 대한 보정 방법의 각 단계의 상황을 나타내는 상황 테이블이다. 도면에서, 칼럼 "IVHc 보정값" 은 개별 비교 전압 발생 데이터 (IVHc) 에 대응하지만, 여기서, 간략하게 전압값이 사용된다. 칼럼 "포지티브 단자 입력 전압 (실효 입력 전압)" 은 에러를 포함하는 실효값에 대응한다. 칼럼 "비교기 출력"은 비교기 (52) 의 출력 상태 (논리 하이/로우 레벨) 에 대응한다. 칼럼 "에러"는 보정값을 사용하는 보정에 의해 얻어진 최종 에러에 대응한다. 칼럼 "단계" 는 아래에 사용된 단계 수에 대응한다. 칼럼 "에러"에 나타낸 값들은 DAC에서의양자화 에러를 제거한 값들이다. 비교기 (52) 의 보정에서, 로우 레벨 비교기 (53) 는 언급하지 않았다. 하지만, 그 출력은 항상 로우 레벨이다. 비교기 (52) 의 네가티브 입력 단자로 입력되는 전압이 0.000 V (고정) 이고, VOH가 0.000 V (고정) 이고, VOL이 - 2.500 V (고정) 이다는 것을 가정한다.
단계 1 :
초기 상태에서 비교기 (52) 의 출력이 검사된다 (하이 또는 로우 레벨인지). 초기 상태에서, 포지티브 입력 단자로의 실효 입력 전압은 + 148 mV (즉, + 128 mV + 20 mV) 이다. 따라서, 비교기 (52) 의 출력은 하이 레벨이다. 그 결과, 에러 전압이 - 128 mV 이상이다는 것이 확인된다.
단계 2 :
- 128 mV ×1/2 = - 64 mV에 대응하게 디지털 보정 데이터가 설정된다. 포지티브 입력 단자로의 실효 입력 전압이 - 44 mV (즉, - 64 mV + 20 mV) 이기 때문에, 출력은 로우 레벨이다. 그 결과, 에러 전압이 + 64 mV 이하이다는 것이 확인된다.
단계 3 :
- (148 mV + 44 mV) ×1/2 - 64mV = + 32 mV에 대응하게 디지털 보정 데이터가 설정된다. 포지티브 입력 단자로의 실효 입력 전압이 + 52 mV이기 때문에, 출력은 하이 레벨이다. 그 결과, 에러 전압이 - 32 mV 이상이다는 것이 확인된다.
단계 4 :
- (96 mV) ×1/2 + 32 mV = - 16 mV에 대응하게 디지털 보정 데이터가 설정된다. 포지티브 입력 단자로의 실효 입력 전압이 + 4 mV이기 때문에, 출력은 하이 레벨이고, 이러한 하이 레벨 출력은 선행 단계에 연속이다. 그 결과, 에러 전압이 + 16 mV 이상이다는 것이 확인된다.
단계 5 :
비교기 (52) 의 출력 상태가 변화되지 않을 때, 다음의 보정값은 현재의 보정값 (이러한 경우에, 단계 4에서 얻어진 보정값) + 변화량 (Δn) 으로 설정된다. 변화량 (Δn) 은 보정값에 대해 변화될 선행 보정값의 변화량 (Δ(n-1)) (즉, 단계 4로부터 얻어진 보정값 - 단계 3으로부터 얻어진 보정값) 의 1/2 이다. 변화의 극성은 선행 변화와 동일하다.
Δ(n-1) = + 32 mV - (- 16 mV) = + 48 mV 및 Δn = + 48 mV ×1/2 = + 24 mV
다음의 보정값이 - 16 mV - 24 mV = - 40 mV에 대응하는 디지털 데이터로 설정된다. 포지티브 입력 단자로의 실효 입력 전압이 - 20 mV이기 때문에, 출력은 로우 레벨이다. 그 결과, 에러 전압이 + 40 mV 이하이다는 것이 확인된다.
단계 6 :
비교기 (52) 의 출력 상태가 변화될 때, 다음의 보정값은 현재의 보정값 (이러한 경우에, 단계 5에서 얻어진 보정값) + 변화량 (Δm) 으로 설정된다. 변화량 (Δm) 은 보정값에 대해 변화될 선행 변화량 (Δ(m-1)) (즉, 단계 5에서 얻어진 보정값 - 단계 4에서 얻어진 보정값) 의 1/2 이다. 변화의 극성은 선행 변화극성에 대해 반전된다. 선행 변화량은 24 mV 이고, 변화 방향은 네가티브이다. 따라서, 다음의 변화량은 12 mV 이고, 변화 방향은 포지티브이다. 그 결과, 다음의 보정값은 다음과 같다.
다음의 보정값 = 현재의 보정값 + 12 mV = - 40 mV + 12 mV = - 28 mV.
따라서, 다음의 보정값은 - 28 mV에 대응하는 디지털 보정 데이터로 설정된다. 포지티브 입력 단자로의 실효 입력 전압이 - 8 mV이기 때문에, 출력은 로우 레벨이다. 그 결과, 에러 전압이 + 28 mV 이하이다는 것이 확인된다.
단계 7 :
비교기 (52) 의 출력 상태가 변화되지 않기 때문에, 다음의 보정값이 단계 5와 유사하게 얻어진다. 다음의 변화량은 + 12 mV ×1/2 = + 6 mV이고, 변화 방향은 포지티브이다.
다음의 보정값 = 현재의 보정값 + 6 mV = - 28 mV + 6 mV = - 22 mV.
따라서, 다음의 보정값은 - 22 mV에 대응하는 디지털 보정 데이터로 설정된다. 실효 입력 전압이 - 2 mV이기 때문에, 출력은 로우 레벨이다. 그 결과, 에러 전압이 + 22 mV 이하이다는 것이 확인된다.
단계 8 :
비교기 (52) 의 출력 상태가 변화되지 않기 때문에, 다음의 보정값이 단계 5와 유사하게 얻어진다. 다음의 변화량은 + 6 mV ×1/2 = + 3 mV이고, 변화 방향은 포지티브이다.
다음의 보정값 = 현재의 보정값 + 3 mV = - 22 mV + 3 mV = - 19 mV.
따라서, 다음의 보정값은 - 19 mV에 대응하는 디지털 보정 데이터로 설정된다. 실효 입력 전압이 + 1 mV이기 때문에, 출력은 하이 레벨이다. 그 결과, 에러 전압이 + 19 mV 이상이다는 것이 확인된다.
단계 9 :
비교기 (52) 의 출력 상태가 변화되기 때문에, 다음의 보정값이 단계 6과 유사하게 얻어진다. 다음의 변화량은 3 mV ×1/2 = 1.5 mV이고, 변화 방향은 네가티브이다.
다음의 보정값 = 현재의 보정값 - 1.5 mV = -19 mV - 1.5 mV = - 20.5 mV.
따라서, 다음의 보정값은 - 20.5 mV에 대응하는 디지털 보정값으로 설정된다. 실효 입력 전압이 - 0.5 mV이기 때문에, 출력은 로우 레벨이다. 그 결과, 에러 전압이 + 20.5 mV 이하이다는 것이 확인된다.
단계 10 :
비교기 (52) 의 출력 상태가 변화되기 때문에, 다음의 보정값이 단계 6과 유사하게 얻어진다. 다음의 변화량은 1.5 mV ×1/2 = 0.75 mV이고, 변화 방향은 포지티브이다.
다음의 보정값 = 현재의 보정값 + 0.75 mV = - 20.5 mV + 0.75 mV = - 19.75 mV.
따라서, 다음의 보정값은 - 19.75 mV에 대응하는 디지털 보정 데이터로 설정된다. 실효 입력 전압이 + 0.25 mV이기 때문에, 출력은 하이 레벨이다. 그 결과, 에러 전압이 + 19.75 mV 이상이다는 것이 확인된다.
단계 11 :
비교기 (52) 의 출력 상태가 변화되기 때문에, 다음의 보정값이 단계 6과 유사하게 얻어진다. 변화량은 0.75 mV ×1/2 = 0.375 mV이고, 변화 방향은 네가티브이다.
다음의 보정값 = 현재의 보정값 - 0.375 mV = - 19.75 mV - 0.375 mV = - 20.125 mV.
따라서, 다음의 보정값은 - 20.125 mV에 대응하는 디지털 보정값으로 설정된다. 실효 입력 전압이 - 0.125 mV이기 때문에, 출력은 로우 레벨이다. 그 결과, 에러 전압이 + 20.125 mV 이하이다는 것이 확인된다.
단계 12 :
비교기 (52) 의 출력 상태가 변화되기 때문에, 다음의 보정값이 단계 6과 유사하게 얻어진다. 다음의 변화량은 0.375 mV ×1/2 = 0.1875 mV이고, 변화 방향은 포지티브이다.
다음의 보정값 = 현재의 보정값 + 0.1875 mV = - 20.125 mV + 0.1875 mV = - 19.9375 mV.
따라서, 다음의 보정값은 - 19.9375 mV에 대응하는 디지털 보정 데이터로 설정된다. 실효 입력 전압이 + 0.0625 mV이기 때문에, 출력은 하이 레벨이다. 그 결과, 에러 전압이 + 19.9375 mV 이상이다는 것이 확인된다. 이때, 보정 에러는 + 0.0625 mV이다.
하이 레벨 비교기 (52) 에 대응하는 DAC (106) 의 분해능이 0.03 mV이기 때문에, 또 다른 보정이 수행되지 않는다. 이와 같이, 초기 설정 이후의 11번의 보정 연산은 20 mV의 초기 에러를 0.0625 mV의 에러로 감소시킨다. 비교기 (52) 의 분해능은 0.3 mV이다. 따라서, 0.15 mV의 불확정 에러를 고려하면, 얻어진 에러는 + 0.15625 mV 및 - 0.14375 mV 사이의 범위 내에 있다. 측정될 DUT의 출력 사양은 예를 들어, 13 V의 최대 출력 전압 및 512 계조 레벨의 출력이다. 따라서, 실제 간격은-보정에 따르지만, 동일한 간격을 가정할 때 계조 레벨 당 전압차는 25.39 mV이다. 따라서, 전압 측정에서 요구되는 정밀도는 출력 단자간의 편차 전압에 대하여 25.39 mV/4 = 6.35 mV 정도이다. 따라서, 이 실시형태에 따른 보정은 충분히 정확한 측정을 가능하게 한다. 256-계조 레벨 이상의 액정 디스플레이 구동 장치의 어느 경우에, 출력 단자간의 편차 전압의 사양은 계조 레벨 당 근접 전압 차의 1/2 이고, 이 실시형태가 이들 경우에서도 충분히 정확한 측정을 가능하게 한다는 것을 알 수 있다.
측정될 DUT의 출력 사양이 13 V의 최대 출력 전압 및 1024 계조 레벨의 출력인 경우에, 동일한 간격을 가정할 때 계조 레벨 당 전압차는 12.69 mV이다. 따라서, 전압 측정에서 요구되는 정밀도는 출력 단자간의 편차 전압에 대하여 12.69 mV/4 = 3.174 mV 정도이다. 따라서, 0.15 mV의 에러 영역을 갖는 보정을 달성하는 이 실시형태는 충분히 정확한 측정을 가능하게 한다.
[실시형태 9]
로우 레벨 비교기 (53) 의 0-V 보정값에 대한 보정 방법.
이하, 실시형태 8의 보정 방법과 유사하고 + 10 mV의 고유 에러를 갖는 로우레벨 비교기 (53) 에 적용되는 보정 방법 (보정 절차) 을 설명한다.
로우 레벨 비교기 (53) 도 유사하게 보정할 수 있다. 네가티브 단자 입력 전압 =0.000 V (고정), VOH = 2.500 V (고정), VOL = 0.000 V (고정), 및 IVLb= -128 mV이다는 초기 설정을 가정한다. 도 11은 로우 레벨 비교기의 0-V 보정값에 대한 보정 방법의 각 단계의 상황을 나타내는 상황 테이블이다. 도면에서, 칼럼 "IVLc 보정값"은 개별 비교 전압 발생 데이터 (IVLc) 에 대응하지만, 여기서는 단순함을 위해 전압값이 사용된다. 다른 칼럼은 도 10의 칼럼과 동일하다. 이 실시형태에 따른 방법은 실시형태 8의 방법과 기본적으로 동일하므로, 단계 21-32의 상세한 설명은 생략한다. 칼럼 "에러"에 나타낸 값들은 DAC에서 양자화 에러가 제거된 값들이다. 로우 레벨 비교기 (53) 의 포지티브 입력 단자로 입력된 전압은 0.000 V (고정) 이고, VOL = 0.000 V (고정) 및 VOH = 2.500 V (고정) 이다는 것을 가정한다.
이와 같이, 소정의 채널의 하이 레벨 비교기 (52) 및 로우 레벨 비교기 (53) 에 대한 보정 데이터가 결정되어 보정 데이터 기억 수단 (도면 번호 215; 도 3 참조) 에 기억된다. 이러한 연산은 보정을 필요로 하는 모든 채널에 대해 수행된다. 여기서, 시험 장치가 파워 오프된 이후에도 한번 결정된 보정 데이터가 유지되는 것이 바람직한데, 이것은 다음에 장치가 파워 온된 이후에 보정값을 재결정할 필요성을 피하기 때문이다. 따라서, 기억 수단은 바람직하게는 비-휘발성 메모리로 이루어진다.
[실시형태 10]
도 9의 기대치 전압 발생 수단 (60) 이 에러는 갖는 경우에, 즉, 기대치 전압 발생 수단 (60) 에 제공된 DAC (61) 가 에러를 갖는 경우에, 에러를 보정할 필요성이 있다. 이 실시형태에서, DAC가 에러를 갖지 않는 이상적 DAC이다는 가정하의 데이터인 DAC 입력 데이터 (이상값 입력 데이터 VKID)) 가 에러 보정 데이터 (보정값 입력 데이터 (VKHD)) 에 가산되고, 다음으로, 이러한 가산 데이터 (실입력 데이터 (VKRD; 가산기 (62) 의 출력) 는 DAC (61) 에 디지털 입력 데이터로서 제공되고, 그것에 의해, 에러가 기대치 전압 발생 수단 (60) 으로부터 발생된 전압에서 보정된다. DAC (61) 의 에러는 오프셋 에러 및 증폭율 에러를 포함한다. 오프셋 에러는 이상-특성 DAC가 0 V 출력을 초래하는 디지털 데이터가 DAC (61) 에 입력 데이터로서 제공될 때 DAC (61) 로부터 출력된 전압값을 나타낸다. 실시형태 10은 기대치 전압 발생 수단 (60) 에서의 오프셋 에러에 대한 보정 방법을 설명한다. 다음의 실시형태 11은 증폭율 에러 (이득 에러) 에 대한 보정 방법을 설명한다. DUT의 사양은 실시형태 9 및10의 사양과 동일하다.
A. 기대치 전압 발생 수단 (60) 의 에러에 대한 보정 방법
오프셋 에러가 - 10 mV인 예시적인 경우에서 오프셋 에러가 다음의 보정 절차로 보정된다. - 10 mV의 에러의 경우에, 계조 레벨 당 전압차가 시험될 DUT에서 25.39 mV이기 때문에, 측정 정밀도가 불충분하다. 다음의 설명에서, DAC로의 입력 데이터 (즉, 이상값 입력 데이터 (VKID), 보정값 입력 데이터 (VKHD), 및 실입력 데이터 (VKRD)) 가 각각의 디지털 입력에 대응하는 전압값에 관하여 표현된다. 기대치 전압 발생 수단 (60) 을 보정하는 방법의 개략 단계 (개략 단계 10-15) 가 다음과 같다.
개략 단계 10 :
먼저, 이상값 입력 데이터 기억 수단 (63) 에 기억될 데이터가 정밀도 전압 발생 수단 (13) (도 7 참조) 의 전압에 대응하는 이상 DAC 입력 데이터 (이상값 입력 데이터 (VKID)) 의 값으로 설정된다.
개략 단계 11 :
보정값에 대한 초기값이 DAC (61) 와 같은 에러 보정 하에서 회로부의 사양으로부터 결정된 최대 에러 범위 보다 더 큰 값으로 설정된다. 예를 들어, DAC (61) 의 출력의 최대 에러 (사양) 가 + 64 mV일 때, 초기값은 최대 에러의 2배인 + 128 mV로 설정된다. 이러한 설정 조건 하에서는, 보정값이 허용 가능한 에러 한계를 초과하기 때문이다. 따라서, 비교기 (53) 의 출력 (예를 들어, 최종 출력은 채널 (chM) 에서 DML 이다) 은 하이 또는 로우 레벨이 된다.
개략 단계 12 :
절대값이 현재의 보정값 (+ 128 mV) 의 1/2이고, 극성이 반전되도록 다음의 단계에 대한 보정값이 설정된다. 즉, 다음의 보정값은 - 64 mV로 설정된다.
개략 단계 13 :
이 때, 비교기 (53) 의 출력 상태가 선행 상태로 반전되는 경우에, 즉, 비교기의 출력이 하이 레벨로부터 로우 레벨로, 또는 로우 레벨로부터 하이 레벨로 변화할 때, 현재의 보정값 (- 64 mV) 은 현재의 보정값이 얻어진 단계의 보정값의 변화량의 1/2 만큼 변화되고, 변화 방향은 선행 변화 방향에 대해 반전되도록 다음단계에 대한 보정값이 설정된다. 즉, + 128 mV로부터 - 64 mV 까지의 변화는 - 192 mV이다. 이것은 변화량이 192 mV이고 변화 방향이 네가티브이다는 것을 나타낸다. 따라서, 다음의 보정값에 대한 변화량은 192 mV/2 = 96 mV이고, 보정의 방향은 증가 및 포지티브 방향이다. 그 결과, 다음의 보정값은 - 64 mV 인 선행 보정값 + 다음의 보정값에 대한 변화량 + 96 mV = + 32 mV로 설정된다.
개략 단계 14 :
비교기 (53) 의 출력 상태가 선행 상태와 동일한 경우에, 즉, 하이 또는 로우 레벨의 상태가 변화되지 않을 때, 현재의 보정값 (- 64 mV) 이 현재의 보정값이 얻어진 단계의 보정값의 변화량의 1/2 만큼 변화되고, 변화 방향이 선행 변화 방향과 동일하도록 다음의 단계에 대한 보정값이 설정된다. 즉, + 128 mV로부터 - 64 mV 까지의 변화는 - 192 mV이다. 이것은 변화량이 192 mV이고 변화 방향이 네가티브이다는 것을 나타낸다. 따라서, 다음의 보정값에 대한 변화량은 192 mV/2 = 96 mV이고, 보정의 방향은 감소 및 네가티브 방향이다. 그 결과, 다음의 보정값은 - 64 mV 인 선행 보정값 + 다음의 보정값에 대한 변화량 - 96 mV = - 160 mV로 설정된다.
개략 단계 15 :
보정값은 이러한 방식으로 반복적으로 보정된다. 변화량이 보정될 비교기 및 DAC와 같은 장치의 분해능의 값 보다 더 작아질 때의 보정값이 최종 보정값으로서 결정된다. 이러한 방법은 보정될 회로가 비교기 또는 DAC인지에 관계없이 적용 가능한 고속 보정-값 검색 방법이다.
B. 기대치 전압 발생 수단 (60) 의 오프셋 에러에 대한 보정 방법에서의 초기 설정
이하, 기대치 전압 발생 수단 (60) 의 오프셋 에러에 대한 보정 방법에서의 초기 설정을 도 7-9 및 1을 참조하여 설명한다.
비교기 (52 및 53) 의 초기 설정 상태는 VOH = 0.00 mV 및 VOL = 0.00 mV이다. 비교기 보정 데이터 (IVHc 및 IVLc) 는 비교기 (52 및 53) 의 보정 처리에서 얻어진 값으로 설정된다. 정밀도 전압 발생 수단 (13) 의 출력 전압 (VKS) 은 100 mV로 설정된다. 이상값 입력 데이터 기억 수단 (63) 에 기억된 이상값 입력 데이터 (VKID) 는 (VKS에 대응하는) 100 mV이다. 보정값 입력 데이터 기억 수단 (64) 의 보정값 입력 데이터 (VKHD) 는 128 mV이다. 128 mV의 값은 기대치 에러 보다 더 큰 값으로서 선택되고 보정값의 검출을 가능한한 효율적으로 가능하게 한다. 여기서, 기대치 전압 발생 수단 (60) 의 DAC (61) 의 최대 에러 범위는 ±128 mV이다. 따라서, ±13 V에서 에러가 최대 ±128 mV이기 때문에, 128 mV가 초기 보정값으로서 선택된다.
가산기 (62) 의 출력 (VKRD) 은 228 mV (VKID 100 mV + VKHD 128 mV) 이다. DAC (61) 의 오프셋 에러가 - 10 mV이기 때문에, DAC (61) 의 실효 출력 전압 (VKD) 은 218 mV (228 mV - 10 mV) 이다. 정밀도 전압 발생 수단 (13) 의 출력 전압 (VKS) 및 DAC (61) 의 실효 출력 전압 (VKD) 사이의 차전압 (증폭기 (8) 로의 입력) 은 - 118 mV이고, 증폭기 (8) 의 출력 전압 ( ΔVK) 은 (- 118 mV) ×24 = -2832 mV이다. 그 결과, 제 2 반도체 시험 장치 (200) 에 제공된 2개의 비교기(52 및 53) 의 각각의 기준 전압 (VOH 및 VOL) 은 0.00 mV이고, 비교 결과 출력 (DMH 및 DML) 은 각각 로우 및 하이 레벨이 된다. 보정은 비교 결과 출력 (DMH 및 DML) 의 데이터 중의 어느 하나를 사용하여 수행될 수 있다. 그러나, 도 12에 도시한 보정 처리는 비교 결과 출력 (DML) (비교기 (53)) 의 데이터에 기초하여 수행된다. 정밀도 전압 발생 수단 (13) 의 출력 전압 (VKS) 및 이상값 입력 데이터 (VKID) 는 다른 언급이 없는한은 100 mV로 유지된다.
도 12는 기대치 전압 발생 수단의 오프셋 에러에 대한 보정 방법의 각 단계에서의 상황을 나타내는 상황 테이블이다. 기대치 전압 발생 수단 (60) 의 오프셋 에러는 전술한 바와 같이 - 10 mV이다. 도면에서, 각각의 "DAC" 칼럼에서, "이상 입력 데이터 (VKID)" 는 이상값 입력 데이터 (VKID) 에 대응하고, "보정 입력 데이터 (VKHD)" 는 보정값 입력 데이터 (VKHD) 에 대응하고, "실효 출력 전압 (VKD)" 은 실효 출력 전압 (VKD) 에 대응한다. 각각의 "증폭기" 칼럼에서, "입력 전압"은 정밀도 전압 발생 수단 (13) 의 출력 전압 (VKS) 및 DAC (61) 의 실효 출력 전압 사이의 차전압을 나타내고, "출력 전압"은 증폭기 (8) 의 출력 전압 (ΔVK) 을 나타낸다. 칼럼 " 비교기 출력 전압"은 비교기 (53) 의 비교 결과 출력의 논리 상태 (하이 또는 로우 레벨) 를 나타낸다. 칼럼 "단계"는 아래 사용된 단계 수에 대응한다. "데이터"에 대한 칼럼은 단순화를 위해 대응하는 전압으로 표현한다.
단계 41 :
초기 상태의 비교기 출력이 검사된다. 초기 상태에서, DAC (61) 의 실효출력 전압 (VKD) 은 218 mV이다. 증폭기 (8) 의 출력 전압 (ΔVK) 은 (-118 mV) ×24 = -2832 mV이다. 출력 전압 (VKD) 이 제 2 반도체 시험 장치 (200) 에 제공된 비교기 (53) 로 입력되고, 그것에 의해, 로우 레벨 비교 결과 출력 데이터 (DML) (이하, 출력 데이터 (DML)) 는 로우 레벨이다.
128 mV의 보정을 한 DAC (61) 의 보정값 입력 데이터 (VKHD) 인 기준 전압 (출력 전압 (VKD)) 이 100 mV인 비교될 전압 (정밀도 전압 발생 수단 (13) 의 출력 전압 (VKS); 이상값 입력 데이터 (VKID) 에 대응) 보다 더 높다는 것이 발견된다. 그 결과, 에러 전압이 -128 mV 이상이다는 것이 확인된다.
단계 42 :
(-1) ×128 mV ×1/2 = -64 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다 (단계 41 (이하, S41) 의 보정값 보다 192 mV 더 작은 값이 설정된다). DAC (61) 의 실효 출력 전압 (VKD) 은 26 mV이다.
VKD = 이상값 입력 데이터 설정값 + 보정값 입력 데이터 설정값 + 에러값 = 100 mV + (- 64 mV) + (- 10 mV) = 26 mV.
증폭기 (8) 의 출력 전압 (ΔVK) 은 S41과 유사한 계산에 따라 1776 mV이다.
ΔVK = (정밀도 전압 발생 수단 (13) 의 출력 전압 (VKS) - 기대치 전압 발생 수단 (60) 의 실효 전압 (VKD) (DAC (61) 의 실효 출력 전압)) ×증폭율 = (100 mV -26 mV) ×24 = 1776 mV.
비교기 (53) 의 비교 결과 출력 (DML) 은 하이 레벨이다. 즉, - 64 mV 보정을 한 DAC (61) 의 입력 데이터인 데이터에 의해 발생하는 기준 전압 (출력 전압 (VKD)) 이 100 mV인 비교될 전압 보다 더 낮다. 그 결과, 에러 전압이 64 mV 이하인 것이 확인된다.
단계 43 :
(- 1) ×(- 64 mV) ×1/2 = 32 mV에 대응하는 DAC (61) 보정값이 보정값 이력 데이터 기억 수단 (64) 에 설정된다. (S42의 보정값 보다 96 mV 더 큰 값이 설정된다.)
DAC (61) 의 실효 출력 전압 (VKD) 은 122 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (-22 mV) ×24 = -528 mV이다. 비교기 (53) 의 비교 결과 출력 (DML) 은 로우 레벨이다. 즉, 32 mV의 보정을 한 DAC (61) 의 입력 데이터인 데이터에 의해 발생하는 기준 전압 (출력 전압 (VKD)) 이 100 mV인 비교될 전압 보다 더 높다. 그 결과, 에러 전압이 - 32 mV 이상이다는 것이 확인된다.
단계 44 :
(- 1) ×(32 mV) ×1/2 = - 16 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다. (S43의 보정값 보다 48 mV 더 작은 값이 설정된다.)
DAC (61) 의 실효 출력 전압 (VKD) 은 74 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (26 mV) × 24 = 624 mV이다. 비교기 (53) 의 비교 결과 출력 (DML) 은 하이 레벨이다. 즉, - 16 mV의 보정을 한 DAC (61) 의 입력 데이터인 데이터에 의해 발생하는 기준 전압 (출력 전압 (VKD)) 이 100 mV인 비교될 전압 보다 더 낮다. 그 결과, 에러 전압이 16 mV 이하이다는 것이 확인된다.
단계 45 :
(- 1) ×(- 16 mV) × 1/2 = 8 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다. (S44의 보정값 보다 24 mV 더 큰 값이 설정된다.)
VKD에서의 - 10 mV의 에러 때문에, DAC (61) 의 실효 출력 전압 (VKD) 은 98 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (2 mV) ×24 = 48 mV이다. 비교기 (53) 에 대응하는 출력 (DML) 은 하이 레벨이다. 즉, 8 mV의 보정을 한 DAC (61) 의 입력 데이터인 데이터에 의해 발생하는 기준 전압 (출력 전압 (VKD)) 이 100 mV인 비교될 전압 보다 더 낮다. 그 결과, 에러 전압이 - 8 mV 이하이다는 것이 확인된다.
단계 46 :
비교기 (53) 에 대응하는 출력 (DML) 의 출력 상태가 S45에서 변화되지 않기 때문에, 보정의 변화 방향은 S45의 방향과 동일하게 설정된다. 즉, 변화 방향은 보정값을 증가시키는 방향이다. 증가량은 S45의 증가량의 1/2로 설정된다. 즉, 보정값에 대한 가산 데이터는 (24 mV) ×1/2 = 12 mV이다. 따라서, 8 mV + 12 mV = 20 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다. (S45의 보정값 보다 12 mV 더 큰 값이 설정된다.)
DAC (61) 의 실효 출력 전압 (VKD) 은 110 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (- 10 mV) ×24 = - 240 mV이다. 비교기 (53) 에 대응하는 출력 (DML) 은 로우 레벨이다. 즉, 20 mV의 보정을 한 DAC (61) 의 입력 데이터인데이터에 의해 발생하는 기준 전압 (출력 전압 (VKD)) 이 100 mV인 비교될 전압 보다 더 낮다. 그 결과, 에러 전압이 - 20 mV 이상이다는 것이 확인된다.
단계 47 :
비교기 (53) 에 대응하는 출력 (DML) 의 입력 상태가 S46에서 변화되기 때문에, 보정의 변화 방향은 S46의 방향에 대해 반전된다. 즉, 변화 방향은 S45의 보정값 및 S46의 보정값 사이의 중간의 보정값을 검색하는 방향, 즉, 보정값을 감소시키는 방향이다. 감소량은 S46의 증가량의 1/2로 설정된다. 즉, 보정값에 대한 감산 데이터는 (12 mV) ×1/2 = 6 mV이다. 따라서, - 6 mV + 20 mV = 14 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다.
DAC (61) 의 실효 출력 전압 (VKD) 는 104 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (- 4mV) ×24 = - 96 mV이다. 비교기 (53) 에 대응하는 출력 (DML) 은 로우 레벨이다. 그 결과, DAC (61) 의 에러 전압이 - 14 mV 이상이다는 것이 확인된다.
단계 48 :
비교기 (53) 에 대응하는 출력 (DML) 의 출력 상태가 S47에서 변화되지 않기 때문에, 보정의 변화 방향은 S47의 방향과 동일하게 설정된다. 즉, 변화 방향은 S45의 보정값 및 S47의 보정값 사이의 중간의 보정값을 검색하는 방향, 즉, 보정값을 감소시키는 방향이다. 감소량은 S47의 감소량의 1/2로 설정된다. 즉, 보정값에 대한 감산 데이터는 (6 mV) ×1/2 = 3 mV이다. 따라서, - 3 mV +14 mV = 11 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다.
DAC (61) 의 실효 출력 전압 (VKD) 은 101 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (- 1 mV) ×24 = - 24 mV이다. 비교기 (53) 에 대응하는 출력 (DML) 은 로우 레벨이다. 그 결과, DAC (61) 의 에러 전압이 - 11 mV 이상이다는 것이 확인된다.
단계 49 :
비교기 (53) 에 대응하는 출력 (DML) 의 출력 상태가 S48에서 변화되지 않기 때문에, 보정의 변화 방향은 S48의 방향과 동일하게 설정된다. 즉, 변화 방향은 S45의 보정값 및 S48의 보정값 사이의 중간의 보정값을 검색하는 방향, 즉, 보정값을 감소시키는 방향이다. 감소량은 S48의 감소량의 1/2로 설정된다. 즉, 보정값에 대한 감산 데이터는 (3 mV) ×1/2 = 1.5 mV 이다. 따라서, - 1.5 mV + 11 mV = 9.5 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다.
DAC(61) 의 실효 출력 전압 (VKD) 은 99.5 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (+ 0.5 mV) ×24 = 12 mV이다. 비교기 (53) 에 대응하는 출력 (DML) 은 하이 레벨이다. 그 결과, DAC (61) 의 에러 전압이 - 9.5 mV 이하이다는 것이 확인된다.
단계 50 :
비교기 (53) 에 대응하는 출력 (DML) 의 출력 상태가 S49에서 변화하기 때문에, 보정의 변화 방향은 S49의 방향에 대해 반전된다. 즉, 변화 방향은 S49의 보정값 및 S48의 보정값 사이의 중간의 보정값을 검색하는 방향, 즉, 보정값을 증가시키는 방향이다. 증가량은 S49의 감소량의 1/2로 설정된다. 즉, 보정값에 대한 가산 데이터는 (1.5 mV) ×1/2 = 0.75 mV이다. 따라서, 0.75 mV + 9.5 mV = 10.25 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다.
DAC (61) 의 실효 출력 전압 (VKD) 는 100.25 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (- 0.25 mV) ×24 = - 6mV이다. 비교기 (53) 에 대응하는 출력 (DML) 은 로우 레벨이다. 그 결과, DAC (61) 의 에러값이 - 10.25 mV 이상이다는 것이 확인된다.
단계 51 :
비교기 (53) 에 대응하는 출력 (DML) 의 출력 상태가 S50에서 변화되기 때문에, 보정의 변화 방향은 S50의 방향에 대해 반전된다. 즉, 변화 방향은 S50의 보정값 및 S49의 보정값 사이의 중간의 보정값을 검색하는 방향, 즉, 보정값을 감소시키는 방향이다. 감소량은 S50의 증가량의 1/2로 설정된다. 즉, 보정값에 대한 감산 데이터는 (0.75 mV) ×1/2 = 0.375 mV이다. 따라서, - 0.375 mV + 10.25 mV = 9.875 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다.
DAC (61) 의 실효 출력 전압 (VKD) 은 99.875 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (+ 0.125 mV) ×24 = 3 mV이다. 비교기 (53) 에 대응하는 출력(DML) 은 하이 레벨이다. 그 결과, DAC (61) 의 에러값이 - 9.875 mV 이하이다는 것이 확인된다.
단계 52 :
비교기 (53) 에 대응하는 출력(DML) 의 출력 상태가 S51에서 변화되기 때문에, 보정의 변화 방향은 S51에 대하여 반전된다. 즉, 변화 방향은 보정값을 증가시키는 방향이다. 증가량은 S51의 감소량의 1/2로 설정된다. 즉, 보정값에 대한 가산 데이터는 (0.375 mV) ×1/2 = 0.1875 mV이다. 따라서, + 0.1875 mV + 9.875 mV = 10.0625 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다.
DAC (61) 의 실효 출력 전압 (VKD) 은 100.0625 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (- 0.0625 mV) ×24 = - 1.5 mV이다. 비교기 (53) 에 대응하는 출력 (DML) 은 로우 레벨이다. 그 결과, DAC (61) 의 에러 전압이 - 10.0625 mV 이상이다는 것이 확인된다.
단계 53 :
비교기 (53) 에 대응하는 출력 (DML) 의 출력 상태가 S52에서 변화되기 때문에, 보정의 변화 방향은 S52에 대하여 반전된다. 감소량은 S52의 증가량의 1/2로 설정된다. 즉, 보정값에 대한 가산 데이터는 (0.1875 mV) ×1/2 = 0.09375 mV이다. 따라서, - 0.09375 mV + 10.0625 mV = 9.96875 (9.9688) mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다.
DAC (61) 의 실효 출력 전압 (VKD) 은 99.9688 mV이고, 증폭기 (8) 의 출력전압 (ΔVK) 은 (+ 0.0312 mV) × 24 = 0.7488 mV이다. 비교기 (53) 에 대응하는 출력 (DML) 은 하이 레벨이다. 그 결과, DAC (61) 의 에러값이 - 9.9688 mV 이하이다는 것이 확인된다.
단계 54 :
비교기 (53) 에 대응하는 출력 (DML) 의 출력 상태가 S53에서 변화되기 때문에, 보정의 변화 방향은 S53의 방향에 대하여 반전된다. 증가량은 S53의 감소량의 1/2로 설정된다. 즉, 보정값에 대한 가산 데이터는 (0.09375 mV) ×1/2 = 0.046875 mV이다. 따라서, 9.9688 mV + 0.046875 mV = 10.015675 mV에 대응하는 DAC (61) 보정값이 보정값 입력 데이터 기억 수단 (64) 에 설정된다.
DAC (61) 의 실효 출력 전압 (VKD) 은 100.015675 mV이고, 증폭기 (8) 의 출력 전압 (ΔVK) 은 (- 0.015675 mV) ×24 = - 0.3762 mV이다. 비교기 (53) 에 대응하는 출력 (DML) 은 로우 레벨이다. 그 결과, DAC (61) 의 에러값이 - 10.015675 mV 이상이다는 것이 확인된다. 보정값에 대한 변화량이 보정될 DAC의 분해능 (50 ㎶) 보다 작아지기 때문에, 더이상의 보정이 수행되지 않는다. 이 때의 보정 데이터 (10.015675 mV) 를 보정값으로서 채용한다. 이러한 보정에 따라서, DAC (61) 의 실효 출력 전압에서의 에러는 0.015675 mV이다.
단계 55 :
에러 전압이 - 10.015675 mV 이상이고, - 9.9688 mV 이하이기 때문에, S53 및 S54에서 얻어진 보정값의 평균 (9.992237 mV) 을 보정값으로서 채용한다. 이러한 보정에 따라서, DAC (61) 의 실효 출력 전압 (VKD) 에서의 에러는 -0.00777 mV이다. 이것은 S54에서 얻어진 DAC (61) 의 실효 출력 전압 (VKD) 에서의 에러와 비교하여 더욱 개선된 값이다.
[실시형태 11]
기대치 전압 발생 수단 (60) 의 이득 에러에 대한 보정 방법
이득 에러는 DAC (61) 의 출력 전압 변화 대 입력 데이터 변화의 비로서 정의되는 증폭율(이득)에서의 에러에 의해 초래되는 출력 전압의 에러를 나타낸다. 이득 에러는 이득 에러가 0.01 %이고 오프셋 에러가 0 mV인 예시적인 경우에 대해 아래의 보정 절차에서 보정된다. DAC (61) 의 디지털 입력 데이터의 표현은 실시형태 10과 동일하다. 도 9는 이러한 보정을 구현하는 보정 시스템의 메인부로서 서비스하는 기대치 전압 발생 수단 (60) 의 블록 구성을 도시한다. 전술한 바와 같이, DAC (61) 로의 입력 데이터로서 서비스하는 보정값 입력 데이터 및 이득 보정 계수를 계산하는 연산 유닛 (67) 이 도 8의 구성에 부가된다. 이러한 보정을 위한 시스템은 오프셋 에러 보정값을 얻는 실시형태 10의 시스템과 유사하다.
이득 에러 보정은 DAC (61) 의 출력 전압 상태의 2개의 포인트에 보정을 사용하는 방법에 의해 수행된다. 이 실시형태에서, 에러 보정값은 100 mV (0.1V) 및 12900 mV (12.9 V) 가 2개의 포인트로서 선택되는 경우에 얻어지고 (도 13 및 14), 그것에 의해, 이득 에러를 보정하는 이득 에러 보정 계수가 에러 보정값으로부터 얻어진다. 이러한 절차에서 필요한 연산은 사칙 연산이다. 도 13은 DAC의 출력 전압이 100 mV인 경우에 에러 보정값을 얻는 각 단계의 상황을 도시하는 상황 테이블이다. 에러 보정값이 단계 61-72에서 얻어진다. 도 14는 DAC의 출력 전압이 12900 mV인 경우에 에러 보정값을 얻는 각 단계의 상황을 도시하는 상황 테이블이다. 에러 보정값이 단계 81-92에서 얻어진다. 사용된 방법은 실시형태 10의 방법과 동일하므로, 설명을 생략한다.
2개의 포인트 (출력 전압 0.1 V 및 12.9 V) 에서 얻어진 DAC (61) 의 2개의 최종 실입력 데이터 (VKRD) 사이의 차 및 2개의 이상값 입력 데이터 (VKID) 사이의 차를 사용하여, 이득 보정 계수가 다음과 같이 얻어진다. 이러한 이득 보정 계수는 실제 이득을 1이 되게 하기 위해 이득 에러를 보정하는 계수를 나타낸다.
이득 보정 계수 = ((12.9 V 출력에서 DAC (61) 의 보정된 실입력 데이터) - (0.1 V 출력에서 DAC (61) 의 보정된 실입력 데이터)) ÷ ((12.9 V에 대한 DAC (61) 의 이상값 입력 데이터) - (0.1 V에 대한 DAC (61) 의 이상값 입력 데이터)) = (12898.563 - 99.9375)/128.00 = 99.989 % ···(1)
이것은 이득을 0.011 % 감소시키기 위해 보정이 필요하다는 것을 나타낸다. 따라서, 입력 데이터를 0.99989배 함으로써 발생하는 데이터가 DAC (61) 로의 실입력 데이터로서 사용될 때, 이득 에러 (0.011 %) 가 보정된다. 즉, 이득 에러가 사전에 알려지지 않은 경우에도, DAC (61) 특성의 보정이 전술한 바와 같이 2개의 포인트에서 수행되고, 2개의 포인트에서의 2개의 보정 데이터 사이의 차가 DAC (61) 의 2개의 이상값 입력 데이터 사이의 차로 제산되고, 그것에 의해, 얻어진 값은 이득 에러를 보정하는 보정 이득이다. 보정을 위한 2개의 포인트는 12.900 V 및 0.100 V의 2개의 포인트에 한정하지 않는다.
상기 언급한 방법으로 계산된 입력 데이터는 외부로부터 DAC (61) 로의 실입력 데이터로서 직접 제공될 수도 있다. 다른 방법으로는, 보정값이 식 (1)에 따라 계산될 수도 있고, 보정 데이터가 보정값 입력 데이터 기억 수단 (64) 에 입력될 수도 있고, 그것에 의해, 보정이 수행될 수 있다. 이러한 경우에서, 이상값 입력 데이터로부터 - 0.011 %를 감산함으로써 발생하는 값이 보정 데이터로서 사용된다. 이러한 데이터 (0.011 %) 를 비-휘발성 메모리에 기억시키는 것이 바람직하다.
이러한 방법에 따라서, 기대치 전압 발생 수단 (60) 의 비교될 회로측에 대해 오프셋 전압으로서 기여하는 기대치 전압 발생 수단 (60) 의 오프셋이 보정값으로 흡수될 수 있다. 이 실시형태에서, 오프셋 에러가 0 mV로 가정되었다. 그러나, 오프셋 에러가 0 mV가 아닌 경우에도, 이 실시형태에 따른 2개-포인트 보정이 이득 에러 및 오프셋 에러의 보정을 동시에 할 수 있다는 것이 명백하다. 또한, 기대치 전압 발생 수단 (60) 이외에도, 증폭기 (8) 의 경우에도, 이 실시형태에 따른 절차가 이들 2개의 에러의 보정을 동시에 할 수 있다는 것이 명백하다.
상기 언급한 보정값 설정 절차에서, 제 2 반도체 시험 장치 (200) (반도체 시험 장치 (200)) 의 출력이 기대치 전압 발생 수단 (60) 으로 피드백되었고, 그것에 의해, 제어 수단 (65) 이 피드백된 데이터에 기초하여 보정값 계산을 제어한다. (도 7 및 9 참조). 이것는 고가의 시험 장치를 사용하지 않고 보정을 가능하게 한다. 다른 방법으로는, 시험기제어 수단 (40) 의 출력이 기대치 전압 발생 수단 (60) 으로 피드백될 수 있고, 그것에 의해, 시험기 제어 수단이 피드백된 데이터에 기초하여 보정값 계산을 제어할 수 있다. 이러한 경우에, 제어 수단 (65), 기억 수단 (66), 및 연산 수단 (67) 의 기능이 시험기 제어 수단 (도시 생략), 기억 수단 (도시 생략), 및 연산 수단 (도시 생략) 에 의해 수행된다. 따라서, 기대치 전압 발생 수단 (60) 은 제어 수단 (65), 기억 수단 (66), 및 연산 수단 (67) 을 구비할 필요성이 없다.
정밀도 전압 발생 수단 (13) 이 시험기 장치 (15) 의 전압 출력으로 대체될 수 있다. 이러한 경우에, 보정 정밀도가 시험기 장치 (15) 의 전압 출력의 분해능에 의해 제약된다. 그러나, 정밀도 전압 발생 수단 (13) 으로서 서비스하는 개별 장치가 제거된다는 이점이 있다. 복수의 DUTs 형태가 시험되는 경우에, 예를 들어, 6 V 사양 장치 및 13 V 사양 장치가 시험되는 경우에도, 각 DUT의 출력 진폭에 대응하여 보정값 설정이 수행될 때, 측정된 전압의 정밀도가 최적화되는 것이 명백하다.
도 4 및 5의 반도체 시험 장치 (반도체 시험 시스템) 에서, (시험 장치 모듈이 반도체 시험 장치 (15) 내부에 내장된) 제 1 반도체 시험 장치 (201) 및 (시험 장치 모듈이 반도체 시험 장치 (15) 외부에 제공되는) 제 2 반도체 시험 장치 (200) 에 제공된 비교기 (52 및 53) 의 정밀도, 및 거기에 대응하여 제공된 DACs (61, 106, 및 107) 의 분해능이 개선될 때, 측정 에러가 더욱 감소된다는 것이 명백하다. 제 2 반도체 시험 장치 (200) 가 반도체 시험기 (반도체 시험 장치 (15)) 외부에 제공되는 도 4의 구성에서, 채널 일부만의 비교기의 정밀도 (및 거기에 대응하는 DACs (61) 의 분해능) 가 용이하게 개선될 수 있다. 이것은 각 장치 사양에 대응하는 저가의 시험 장치의 구성을 가능하게 한다.
[실시형태 12]
도 15 및 16은 본 발명에 따라 보정될 회로에 대한 보정 방법을 도시하는 흐름도이다. 실시형태 12는 실시형태 7-11의 보정 방법의 일반 절차에 관한 것이고, 도 15 및 16에 개략적으로 도시된다.
보정될 회로는 특히, 비교기, 디지털-아날로그 변환기, 이들의 결합, 또 다른 회로와의 결합등을 나타낸다. 출력 상태는 출력 전압이 아날로그인 경우에 포지티브 또는 네가티브 극성을 포함하는 전압을 나타내고, 출력 전압이 논리 신호등인 경우에는 논리 하이 또는 로우 레벨 상태를 나타낸다. 다른 기술 용어는 실시형태 7-11에 사용된 기술 용어에 따라 기본적으로 이해할 수 있다. 예를 들어, 최대 에러는 사양 에러, 최대 허용 가능 에러등을 나타낸다.
단계 101 :
보정될 회로의 보정 대상인 이상 특성에 대응하는 입력 데이터가 설정된다. 예를 들어, 실시형태 8에서, 이 단계는 VOH = 0.000 V의 입력에 대응한다. 전술한 바와 같이, 데이터 0.000 V가 실제로는 디지털 데이터의 형태로 제공되지만, 이해를 쉽게하기 위해 아날로그값으로서 표현된다. (이것은 아래의 설명에 적용된다)
단계 102 :
절대값이 최대 에러의 절대값 보다 더 큰 보정 입력 데이터를 초기 보정값으로 설정한다. 예를 들어, 실시형태 8에서, 이 단계는 + 128 mV의 초기 보정 데이터를 입력하는 것에 대응한다.
단계 103 :
보정될 회로의 출력 상태가 검사된다. 출력 상태는 예를 들어, 논리 상태이다. 이 경우에, 논리 상태가 하이 또는 로우 레벨인지가 검사된다. 예를 들어, 실시형태 8에서, 이 단계는 단계 1의 출력 레벨이 하이 레벨인 경우에 대응한다.
단계 104 :
절대값이 현재 보정 입력 데이터의 절대값이 1/2 이고, 극성이 현재 보정 입력 데이터의 극성에 반대인 값으로 보정 입력 데이터가 변화된다. 예를 들어, 실시형태 8에서, 이 단계는 현재 보정 입력 데이터가 + 128 mV의 초기값에 대응하고, 보정 입력 데이터가 + 128 mV의 1/2로서 얻어지는 64 mV의 부호를 반전시킴으로써 발생하는 - 64 mV의 값으로 변화되는 단계 2에 대응한다.
단계 105 :
보정될 회로의 출력 상태가 검사된다. 이 단계는 S103과 유사하다. 예를 들어, 실시형태 8에서, 이 단계는 단계 2의 출력 레벨이 로우인 경우에 대응한다.
단계 106 :
선행 출력 상태가 현재의 출력 상태와 일치한지를 결정한다. 선행 출력 상태는 예를 들어, S103에서 하이 레벨을 나타내고, 현재의 출력 상태는 예를 들어, S105에서 로우 레벨을 나타낸다. 실시형태 8의 예 (단계 1의 출력이 하이레벨이고, 단계 2의 출력이 로우 레벨이다) 는 일치하지 않는 (NO) 경우에 대응한다. 이 경우에서, 절차는 단계 107 (S107) 로 진행한다. 일치 (YES) 의 경우에, 절차는 단계 108 (S108) 로 진행한다.
단계 107 :
절대값이 현재의 보정 입력 데이터의 절대값의 1/2이고, 극성이 현재의 보정 입력 데이터의 극성에 반대인 값으로 보정 입력 데이터가 변화된다. 이어서, 절차는 단계 109로 진행한다. 예를 들어, 실시형태 8에서, 이 단계는 현재의 보정 입력 데이터가 - 64 mV에 대응하고, 보정 입력 데이터가 - 64 mV의 1/2로서 얻어지는 - 32 mV의 부호를 반전시킴으로써 발생하는 + 32 mV의 값으로 변화되는 단계 3에 대응한다. 아래의 설명에서, 실시형태 8에 대응하는 언급은 생략한다.
단계 108 :
절대값이 현재의 보정 입력 데이터의 절대값의 1/2이고, 극성이 현재의 보정 입력 데이터의 극성과 동일한 값으로 보정 입력 데이터가 변화된다.
단계 109 :
보정될 회로의 출력 상태가 검사된다. 이 단계는 S105와 유사하다.
단계 110 :
보정값의 절대값 (보정 입력 데이터의 절대값) 이 보정될 회로의 분해능 이하인지를 결정한다. 이 관계가 충족되는 경우 (YES) 에, 절차는 단계 (111) 로 진행한다. 이 관계가 충족되지 못한 경우 (NO) 에, 절차는 단계 (106) 으로 복귀하고, 다음의 단계가 반복된다.
단계 111:
선행 출력 상태가 현재의 출력 상태와 일치하는지를 결정한다. 일치의 경우에, 보정 절차를 종료한다. 불일치의 경우에, 절차는 단계 (112) 로 진행한다.
단계 112 :
현재의 보정 입력 데이터 및 선행 보정 입력 데이터의 평균값으로 보정 입력 데이터를 변화시킨다. 이어서, 보정 절차를 종료한다.
상기 언급한 보정 절차에서, 보정 동작의 횟수를 한정할 수 있고, 정밀도가 필요에 따라 조정될 수 있어서, 보정의 시간이 단축될 수 있다.
본 발명에 따른 상기 언급한 보정 방법을 구현하는 프로그램이 기록 매체에 컴퓨터 프로그램으로서 기록될 수 있고, 그것에 의해, 컴퓨터가 방법을 실행할 수 있다. 예를 들어, 기억 수단 및 제어 수단으로서 개시된 블록부가 컴퓨터의 형태로 구현될 수 있다. 기록 매체에 기록된 프로그램은 컴퓨터 본체 (시험 장치등) 으로부터 분리되어 반송될 수 있는 형태일 수 있다.
상기 언급한 설명은 본 발명이 TFT 액정 디스플레이 장치용의 액정 구동 장치의 시험 장치에 적용되는 경우에 대해 이루어졌다. 그러나, 본 발명에 따른 반도체 시험 장치 및 반도체 시험 방법은 여러 다중-레벨 전압을 출력하는 다수의 출력 단자를 갖는 반도체 집적 회로에 대한 시험 장치에 응용할 수 있다.
본 발명은 본 발명의 기본 특성의 사상에서 벗어나지 않는 여러 형태로 실시될 수 있고, 따라서, 실시형태는 본 발명을 한정하는게 아니라 예시하는 것이고, 본 발명의 범위는 전술한 상세한 설명 보다는 첨부한 청구범위에 의해 정의되고, 청구범위의 범위내에 있는 모든 변경물, 또는 그러한 범위내의 등가물이 청구범위에 포함되는 것으로 의도된다.
이상, 본 발명에 따르면, 액정 디스플레이 패널등을 구동시키는 다중-레벨 전압을 출력하는 다수의 출력 단자를 갖는 반도체 집적 회로의 합격 여부 결정 및 측정 시험이 비용 증가를 초래하는 정밀도 비교기와 같은 어떤 수단을 사용하지 않고 달성될 수 있다. 또한, 단순한 구조를 갖는 반도체 시험 장치가 모듈의 형태로 구성되어, 반도체 시험 시스템의 외부에 제공될 때, 종래의 반도체 시험 시스템을 그대로 사용할 수 있다. 또한, 반도체 시험 시스템은 간단한 구성이지만 높은 정밀도를 갖는다.

Claims (33)

  1. 복수의 출력 단자 각각을 통해 계조 출력 전압을 출력하는 반도체 집적 회로의 계조 출력 전압 특성을 시험하고, 상기 출력 단자 각각에 대응하는 복수의 출력 전압 시험 수단을 구비하는 반도체 시험 장치로서,
    상기 출력 전압 시험 수단은,
    상기 계조 출력 전압으로부터 얻어지는 시험될 전압을 입력하는 시험 전압 입력 수단;
    비교 전압 발생 데이터 입력 수단으로부터 제공되는 비교 전압 발생 데이터에 기초하여, 시험될 전압과 비교될 비교 전압을 발생시키는 비교 전압 발생 수단; 및
    상기 비교 전압과 시험될 전압을 비교하는 비교 수단을 구비하고;
    상기 비교 전압 발생 데이터는, 상기 각 비교 수단에서의 고유 에러를 보정하기 위해, 다른 출력 전압 시험 수단과 공유된 공통 비교 전압 발생 데이터를 상기 각각의 출력 전압 시험 수단에 대해 제공된 개별 비교 전압 발생 데이터에 가산함으로써 발생하는 것을 특징으로 하는 반도체 시험 장치.
  2. 제 1 항에 있어서,
    상기 비교 전압 발생 데이터 입력 수단은,
    상기 공통 비교 전압 발생 데이터를 입력하는 공통 비교 전압 발생 데이터입력 수단;
    상기 개별 비교 전압 발생 데이터를 입력하는 개별 비교 전압 발생 데이터 입력 수단; 및
    상기 공통 비교 전압 발생 데이터를 상기 개별 비교 전압 발생 데이터에 가산하는 가산기를 구비하고;
    상기 가산기에서의 가산의 결과가 상기 비교 전압 발생 데이터로서 상기 비교 전압 발생 수단에 제공되는 것을 특징으로 하는 반도체 시험 장치.
  3. 제 1 항에 있어서,
    상기 출력 전압 시험 수단은 시험될 전압을 시험하는 전자 회로로 이루어지고;
    상기 시험 전압 입력 수단은 시험될 전압을 입력하는 전자 회로로 이루어지고;
    상기 비교 전압 발생 데이터 입력 수단은 상기 비교 전압 발생 데이터를 입력하는 전자 회로로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  4. 제 2 항에 있어서,
    상기 공통 비교 전압 발생 데이터 입력 수단은 상기 공통 비교 전압 발생 데이터를 입력하는 전자 회로로 이루어지고;
    상기 개별 비교 전압 발생 데이터 입력 수단은 상기 개별 비교 전압 발생 데이터를 입력하는 전자 회로로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  5. 제 2 항에 있어서,
    상기 비교 수단은,
    시험될 전압이 상기 비교 전압에 대하여 허용 가능한 상한 이하에 있는지 여부를 비교 및 검출하는 하이 레벨 비교기; 및
    시험될 전압이 상기 비교 전압에 대하여 허용 가능한 하한 이상에 있는지 여부를 비교 및 검출하는 로우 레벨 비교기를 구비하고;
    상기 하이 레벨 비교기에 대응하는 상기 비교 전압 발생 수단 및 상기 비교 전압 발생 데이터 입력 수단에 의해 발생하는 하이 레벨 비교 전압이 상기 하이 레벨 비교기에 제공되고;
    상기 로우 레벨 비교기에 대응하는 상기 비교 전압 발생 수단 및 상기 비교 전압 발생 데이터 입력 수단에 의해 발생하는 로우 레벨 비교 전압이 상기 로우 레벨 비교기에 제공되는 것을 특징으로 하는 반도체 시험 장치.
  6. 제 5 항에 있어서,
    상기 반도체 집적 회로를 구동시키는 집적 회로 구동부를 더 구비하는 것을 특징으로 하는 반도체 시험 장치.
  7. 제 6 항에 있어서,
    상기 반도체 집적 회로는 액정 구동용 반도체 집적 회로로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  8. 제 1 항에 있어서,
    상기 비교 수단은,
    시험될 전압이 상기 비교 전압에 대하여 허용 가능한 상한 이하에 있는지 여부를 비교 및 검출하는 하이 레벨 비교기; 및
    시험될 전압이 상기 비교 전압에 대하여 허용 가능한 하한 이상에 있는지 여부를 비교 및 검출하는 로우 레벨 비교기를 구비하고;
    상기 하이 레벨 비교기에 대응하는 상기 비교 전압 발생 수단 및 상기 비교 전압 발생 데이터 입력 수단에 의해 발생하는 하이 레벨 비교 전압이 상기 하이 레벨 비교기에 제공되고;
    상기 로우 레벨 비교기에 대응하는 상기 비교 전압 발생 수단 및 상기 비교 전압 발생 데이터 입력 수단에 의해 발생하는 로우 레벨 비교 전압이 상기 로우 레벨 비교기에 제공되는 것을 특징으로 하는 반도체 시험 장치.
  9. 제 8 항에 있어서,
    상기 개별 비교 전압 발생 데이터를 설정 및 기억하고, 상기 개별 비교 전압 발생 데이터를 상기 비교 전압 발생 데이터 입력 수단으로 출력하는 보정 데이터 발생 수단을 더 구비하는 것을 특징으로 하는 반도체 시험 장치.
  10. 제 9 항에 있어서,
    상기 보정 데이터 발생 수단는 상기 개별 비교 전압 발생 데이터를 발생시키는 전자 회로로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  11. 제 1 항에 있어서,
    상기 개별 비교 전압 발생 데이터를 설정 및 기억하고, 상기 개별 비교 전압 발생 데이터를 상기 비교 전압 발생 데이터 입력 수단으로 출력하는 보정 데이터 발생 수단을 더 구비하는 것을 특징으로 하는 반도체 시험 장치.
  12. 제 11 항에 있어서,
    상기 보정 데이터 발생 수단은 각각의 출력 전압 시험 수단에 제공되는 것을 특징으로 하는 반도체 시험 장치.
  13. 제 12 항에 있어서,
    상기 반도체 집적 회로를 구동시키는 집적 회로 구동부를 더 구비하는 것을 특징으로 하는 반도체 시험 장치.
  14. 제 13 항에 있어서,
    상기 반도체 집적 회로는 액정 구동용 반도체 집적 회로로 이루어지는 것을특징으로 하는 반도체 시험 장치.
  15. 제 1 항에 있어서,
    상기 계조 출력 전압에 대응하는 기대치 계조 전압을 출력하는 기대치 전압 발생 수단; 및
    상기 계조 출력 전압 및 상기 기대치 계조 전압 사이의 차이를 포착하고, 상기 차이를 상기 시험 전압 입력 수단으로 출력하는 전압차 검출 수단을 더 구비하는 것을 특징으로 하는 반도체 시험 장치.
  16. 제 15 항에 있어서,
    상기 기대치 전압 발생 수단은,
    상기 기대치 계조 전압에 대한 이상값 입력 데이터를 기억하는 이상값 입력 데이터 기억 수단;
    상기 기대치 계조 전압을 보정하는 보정값 입력 데이터를 기억하는 보정값 입력 데이터 기억 수단;
    상기 이상값 데이터를 상기 보정값 입력 데이터에 가산시키고, 기대치 전압 데이터를 출력하는 가산기; 및
    상기 기대치 전압 데이터에 기초하여 상기 기대치 계조 전압을 발생시키고, 상기 기대치 계조 전압을 상기 전압차 검출 수단에 제공하는 기대치 전압 출력 수단을 구비하는 것을 특징으로 하는 반도체 시험 장치.
  17. 제 16 항에 있어서,
    상기 비교 전압 발생 수단은 디지털-아날로그 변환기를 구비하고, 상기 기대치 전압 출력 수단은 디지털-아날로그 변환기를 구비하고, 상기 기대치 전압 출력 수단에 제공된 상기 디지털-아날로그 변환기는 상기 비교 전압 발생 수단에 제공된 디지털-아날로그 변환기 보다 더 높은 분해능을 갖는 것을 특징으로 하는 반도체 시험 장치.
  18. 제 15 항에 있어서,
    상기 기대치 전압 발생 수단은 상기 기대치 계조 전압을 발생시키는 전자 회로로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  19. 제 16 항에 있어서,
    상기 이상값 입력 데이터 기억 수단은 이상값 입력 데이터 메모리 장치로 이루어지고;
    상기 보정값 입력 데이터 기억 수단은 보정값 입력 데이터 메모리 장치로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  20. 제 17 항에 있어서,
    상기 반도체 집적 회로를 구동시키는 집적 회로 구동부를 더 구비하는 것을특징으로 하는 반도체 시험 장치.
  21. 제 20 항에 있어서,
    상기 반도체 집적 회로는 액정 구동용 반도체 집적 회로로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  22. 제 15 항에 있어서,
    상기 전압차 검출 수단의 출력을 증폭시키고, 증폭된 출력을 상기 시험 전압 입력 수단에 제공하는 증폭 수단을 더 구비하는 것을 특징으로 하는 반도체 시험 장치.
  23. 제 22 항에 있어서,
    상기 전압차 검출 수단은 감산기로 이루어지고, 상기 증폭 수단은 증폭기로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  24. 제 22 항에 있어서,
    공통 단자가 상기 시험 전압 입력 수단에 접속되고, 제 1 독립 단자가 상기 증폭 수단의 출력 단자에 접속되고, 제 2 독립 단자가 고정 전위 단자에 접속되는 제 1 보정 스위치를 더 구비하고;
    상기 제 1 보정 스위치는 상기 계조 출력 전압이 시험될 때 상기 시험 전압입력 수단을 상기 증폭 수단에 접속시키고, 상기 비교 전압을 보정하기 위해 개별 비교 전압 발생 데이터가 설정 및 보정될 때 상기 시험 전압 입력 수단을 고정 전위 단자에 접속시키는 것을 특징으로 하는 반도체 시험 장치.
  25. 제 24 항에 있어서,
    상기 반도체 시험 장치는 모듈로서 구성되는 것을 특징으로 하는 반도체 시험 장치.
  26. 제 25 항에 있어서,
    상기 반도체 집적 회로를 구동시키는 집적 회로 구동부를 더 구비하는 것을 특징으로 하는 반도체 시험 장치.
  27. 제 26 항에 있어서,
    상기 반도체 집적 회로는 액정 구동용 반도체 집적 회로로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  28. 제 22 항에 있어서,
    공통 단자가 상기 전압차 검출 수단에 접속되고, 제 1 독립 단자가 제 2 반도체 집적 회로의 출력 단자에 접속되고, 제 2 독립 단자가 정밀도 전압 발생 수단에 접속되는 제 2 보정 스위치를 더 구비하고;
    상기 제 2 보정 스위치는 상기 계조 출력 전압이 시험될 때 상기 전압차 검출 수단을 반도체 집적 회로에 접속시키고, 상기 기대치 전압 발생 수단이 보정될 때 상기 전압차 검출 수단을 상기 정밀도 전압 발생 수단에 접속시키는 것을 특징으로 하는 반도체 시험 장치.
  29. 제 28 항에 있어서,
    상기 반도체 시험 장치는 모듈로서 구성되는 것을 특징으로 하는 반도체 시험 장치.
  30. 제 29 항에 있어서,
    상기 반도체 집적 회로를 구동시키는 집적 회로 구동부를 더 구비하는 것을 특징으로 하는 반도체 시험 장치.
  31. 제 30 항에 있어서,
    상기 반도체 집적 회로는 액정 구동용 반도체 집적 회로로 이루어지는 것을 특징으로 하는 반도체 시험 장치.
  32. 복수의 출력 단자 각각을 통해 계조 출력 전압을 출력하는 반도체 집적 회로의 계조 출력 전압 특성을 시험하는 반도체 시험 방법으로서,
    상기 계조 출력 전압 및 상기 계조 출력 전압에 대한 이상값에 대응하는 기대치 계조 전압 사이의 차이에 기초하여 시험될 전압을, 상기 출력 단자 각각에 대응하여 제공되는 복수의 출력 전압 시험 수단에 제공하는 단계; 및
    시험될 상기 전압과 비교될 비교 전압을 시험될 상기 전압과 비교하고, 상기 출력 전압 시험 수단에 의해 상기 계조 출력 전압을 시험하는 단계를 포함하고;
    상기 비교 전압은 상기 각각의 출력 전압 시험 수단에 대해 제공된 디지털-아날로그 변환기의 고유 에러를 보정하기 위해 상기 각각의 출력 전압 시험 수단에서 보정되는 것을 특징으로 하는 반도체 시험 방법.
  33. 제 32 항에 있어서,
    상기 기대치 계조 전압은 상기 기대치 계조 전압을 발생시키는 기대치 전압 발생 수단에 제공된 디지털-아날로그 변환기의 고유 에러를 보정하기 위해 보정되는 것을 특징으로 하는 반도체 시험 방법.
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