JP2002107423A - 半導体集積回路の検査方法及びその検査装置 - Google Patents
半導体集積回路の検査方法及びその検査装置Info
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- G—PHYSICS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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Abstract
(57)【要約】
【課題】 判定モジュールの測定精度に関わらず、テス
ト時間の大幅な削減と高精度な試験を実現する半導体集
積回路の検査方法及びその検査装置を提供する。 【解決手段】 基準電源電圧の設定値を液晶ドライバの
駆動電圧仕様の上限値と下限値とする１０［Ｖ］と０
［Ｖ］に振り分ける。基準電源端子のＶ１〜Ｖ２間に１
０［Ｖ］の基準電源電位差を発生することができる。こ
の基準電源端子のＶ１〜Ｖ２間に含まれる階調レベルを
テスト対象とすることで、それぞれの隣接階調出力レベ
ルは相互に約２００［ｍＶ］（基準電源端子間電位差１
００００［ｍＶ］／５１階調レベル）の電位差を保つこ
とができる。その基準電源端子間に含まれる階調レベル
について、一階調レベル毎、入力データとコンパレータ
の判定レベルの設定を順次切り替えながらテストし、そ
の区間に含まれる階調レベルを全てテストする。
ト時間の大幅な削減と高精度な試験を実現する半導体集
積回路の検査方法及びその検査装置を提供する。 【解決手段】 基準電源電圧の設定値を液晶ドライバの
駆動電圧仕様の上限値と下限値とする１０［Ｖ］と０
［Ｖ］に振り分ける。基準電源端子のＶ１〜Ｖ２間に１
０［Ｖ］の基準電源電位差を発生することができる。こ
の基準電源端子のＶ１〜Ｖ２間に含まれる階調レベルを
テスト対象とすることで、それぞれの隣接階調出力レベ
ルは相互に約２００［ｍＶ］（基準電源端子間電位差１
００００［ｍＶ］／５１階調レベル）の電位差を保つこ
とができる。その基準電源端子間に含まれる階調レベル
について、一階調レベル毎、入力データとコンパレータ
の判定レベルの設定を順次切り替えながらテストし、そ
の区間に含まれる階調レベルを全てテストする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のグレースケ
ールレベル（以下、階調レベルとする）を出力する機能
と、複数個のＤＡコンバータ（以下、ＤＡＣとする）を
有する半導体集積回路の階調出力電圧に関する半導体集
積回路の検査方法及びその検査装置に係り、それぞれの
ＤＡＣが出力する階調出力電圧を短時間に、かつ高精度
に実施することができる半導体集積回路の検査方法及び
その検査装置に関する。なお、グレースケールレベルと
は液晶パネル等のドット表示に関する明暗レベルを決定
する出力電圧レベルを意味する。
ールレベル（以下、階調レベルとする）を出力する機能
と、複数個のＤＡコンバータ（以下、ＤＡＣとする）を
有する半導体集積回路の階調出力電圧に関する半導体集
積回路の検査方法及びその検査装置に係り、それぞれの
ＤＡＣが出力する階調出力電圧を短時間に、かつ高精度
に実施することができる半導体集積回路の検査方法及び
その検査装置に関する。なお、グレースケールレベルと
は液晶パネル等のドット表示に関する明暗レベルを決定
する出力電圧レベルを意味する。
【０００２】
【従来の技術】液晶パネルの高精細化に伴い、液晶パネ
ルに搭載される液晶ドライバＬＳＩは、多出力化、多階
調化が進む傾向にある。液晶ドライバＬＳＩは、基準電
圧生成回路として“ガンマ補正抵抗回路”あるいは“ガ
ンマ補正コンデンサ回路”がデバイス内部に内蔵されて
いる。この基準電圧生成回路の基準電源入力端子より電
圧が印加される。液晶ドライバＬＳＩの階調レベル数
は、この印加電圧に対する分割比（ガンマ補正抵抗回路
の場合は抵抗分割比、ガンマ補正コンデンサ回路の場合
は容量分割比）により決定される。この分割比が細分化
されるほど、多階調化が進む。
ルに搭載される液晶ドライバＬＳＩは、多出力化、多階
調化が進む傾向にある。液晶ドライバＬＳＩは、基準電
圧生成回路として“ガンマ補正抵抗回路”あるいは“ガ
ンマ補正コンデンサ回路”がデバイス内部に内蔵されて
いる。この基準電圧生成回路の基準電源入力端子より電
圧が印加される。液晶ドライバＬＳＩの階調レベル数
は、この印加電圧に対する分割比（ガンマ補正抵抗回路
の場合は抵抗分割比、ガンマ補正コンデンサ回路の場合
は容量分割比）により決定される。この分割比が細分化
されるほど、多階調化が進む。
【０００３】そして、この多階調表示を行うため、液晶
ドライバは階調レベル数に対応したＤＡＣ（デジタルの
入力画像データをアナログの階調出力電圧に変換する）
を内蔵し、階調電圧を出力する。例えば、６４階調表示
用液晶ドライバでは、６ビットＤＡＣが内蔵されてお
り、２５６階調表示用液晶ドライバでは、８ビットＤＡ
Ｃが、１０２４階調表示用液晶ドライバでは、１０ビッ
トＤＡＣが内蔵されている。
ドライバは階調レベル数に対応したＤＡＣ（デジタルの
入力画像データをアナログの階調出力電圧に変換する）
を内蔵し、階調電圧を出力する。例えば、６４階調表示
用液晶ドライバでは、６ビットＤＡＣが内蔵されてお
り、２５６階調表示用液晶ドライバでは、８ビットＤＡ
Ｃが、１０２４階調表示用液晶ドライバでは、１０ビッ
トＤＡＣが内蔵されている。
【０００４】このような多階調、多出力液晶ドライバの
テストにおいては、ＤＡＣから出力されるそれぞれの階
調電圧値の全てが、各レベルのデジタル画像データに対
応して正しく変換された電圧値を出力しているかどう
か、また各ＤＡＣ間において出力される階調電圧値がそ
れぞれ互いに均一であるかどうかをテストしている。
テストにおいては、ＤＡＣから出力されるそれぞれの階
調電圧値の全てが、各レベルのデジタル画像データに対
応して正しく変換された電圧値を出力しているかどう
か、また各ＤＡＣ間において出力される階調電圧値がそ
れぞれ互いに均一であるかどうかをテストしている。
【０００５】ｍ出力ｎ階調のＤＡＣを内蔵する液晶ドラ
イバを例に従来のテスト方法を説明する。図７に液晶ド
ライバと高精度電圧測定器による従釆の半導体試験装置
の概略回路構成図を示す。半導体試験装置（以下テスタ
とする）６０より液晶ドライバ５１に、事前に設定して
いる全出力端子数分の階調デジタルデータを、階調レベ
ルごとに基準電源電圧入力端子６−１〜６−ｘに順次入
力する。基準電圧生成回路８において基準電圧が生成さ
れ、各レベルの階調デジタルデータは、デバイスに内蔵
されたＤＡＣ回路２−１〜２−ｍでＤＡ変換（階調デー
タに対応した基準電圧が選択）される。そして、出力ア
ンプを介して階調出力電圧として出力端子３−１〜３−
ｍからアナログ電圧が出力される。
イバを例に従来のテスト方法を説明する。図７に液晶ド
ライバと高精度電圧測定器による従釆の半導体試験装置
の概略回路構成図を示す。半導体試験装置（以下テスタ
とする）６０より液晶ドライバ５１に、事前に設定して
いる全出力端子数分の階調デジタルデータを、階調レベ
ルごとに基準電源電圧入力端子６−１〜６−ｘに順次入
力する。基準電圧生成回路８において基準電圧が生成さ
れ、各レベルの階調デジタルデータは、デバイスに内蔵
されたＤＡＣ回路２−１〜２−ｍでＤＡ変換（階調デー
タに対応した基準電圧が選択）される。そして、出力ア
ンプを介して階調出力電圧として出力端子３−１〜３−
ｍからアナログ電圧が出力される。
【０００６】液晶ドライバ５１を出力したアナログ電圧
は、テスタ６０の入力端子であるテスタチャンネル１１
−１〜１１−ｍに入力され、テスタ６０に内蔵されてい
る高精度の電圧計６２を用いて、１出力ずつｍ出力まで
順次１階調レベル毎の階調電圧値をアナログ測定し、そ
の測定結果を逐次、テスタ６０に内蔵されているメモリ
６３に格納する。
は、テスタ６０の入力端子であるテスタチャンネル１１
−１〜１１−ｍに入力され、テスタ６０に内蔵されてい
る高精度の電圧計６２を用いて、１出力ずつｍ出力まで
順次１階調レベル毎の階調電圧値をアナログ測定し、そ
の測定結果を逐次、テスタ６０に内蔵されているメモリ
６３に格納する。
【０００７】この操作をｎ階調分繰り返していき、最終
的には全出力・全階調のデータをメモリ６３に格納す
る。この結果ｍ×ｎヶ分の電圧値データが格納されるこ
とになる。メモリ６３に格納された全ての電圧値データ
は、テスタ６０に内蔵されている演算装置６４を用いて
演算される。こうして、各出力における各階調電圧値
（後述の“理想の階調出力電圧値に対する階調出力電圧
の最大値差及び最小値差”を示す）や各出力間の階調電
圧値の均一性（後述の“端子間ばらつき”を示す）が演
算で求められる。
的には全出力・全階調のデータをメモリ６３に格納す
る。この結果ｍ×ｎヶ分の電圧値データが格納されるこ
とになる。メモリ６３に格納された全ての電圧値データ
は、テスタ６０に内蔵されている演算装置６４を用いて
演算される。こうして、各出力における各階調電圧値
（後述の“理想の階調出力電圧値に対する階調出力電圧
の最大値差及び最小値差”を示す）や各出力間の階調電
圧値の均一性（後述の“端子間ばらつき”を示す）が演
算で求められる。
【０００８】一般的な階調電圧値の判定基準について
は、全出力端子３−１〜３−ｍを対象に各階調レベル毎
の理想の階調出力電圧値に対する階調出力電圧の最大値
差及び最小値差、各端子間のばらつきの３点である。こ
こでの理想階調出力電圧値に対する階調出力電圧の最大
値差及び最小値差の判定値は例えば±３０［ｍＶ］、各
端子間ばらつきは３５［ｍＶ］程度の基準値について不
良品を選別する必要があることから非常に高精度な測定
精度が要求される。
は、全出力端子３−１〜３−ｍを対象に各階調レベル毎
の理想の階調出力電圧値に対する階調出力電圧の最大値
差及び最小値差、各端子間のばらつきの３点である。こ
こでの理想階調出力電圧値に対する階調出力電圧の最大
値差及び最小値差の判定値は例えば±３０［ｍＶ］、各
端子間ばらつきは３５［ｍＶ］程度の基準値について不
良品を選別する必要があることから非常に高精度な測定
精度が要求される。
【０００９】なお、上述までに現行の階調出力電圧のテ
スト手法を述べてきたが、液晶ドライバのテストは階調
出力電圧テスト以外に、入力リーク、ガンマ補正抵抗
値、ファンクション動作、高速クロック動作、消費電流
などの項目についてもテストを行っている。しかし、こ
れら全テスト項目のテスト実行時間の内、７割〜８割が
階調出力電圧テストで占めている。
スト手法を述べてきたが、液晶ドライバのテストは階調
出力電圧テスト以外に、入力リーク、ガンマ補正抵抗
値、ファンクション動作、高速クロック動作、消費電流
などの項目についてもテストを行っている。しかし、こ
れら全テスト項目のテスト実行時間の内、７割〜８割が
階調出力電圧テストで占めている。
【００１０】テスタに搭載されている判定モジュールに
は高精度電圧測定器以外に、比較判定回路（以下、コン
パレータとする）がある。図８に、液晶ドライバとコン
パレータによる従釆の半導体試験装置との概略回路構成
図を示す。ここでは、液晶ドライバ５１から出力される
階調出力電圧を、テスタ７０に搭載されるコンパレータ
１２−１〜１２−ｍで電圧判定を行う。
は高精度電圧測定器以外に、比較判定回路（以下、コン
パレータとする）がある。図８に、液晶ドライバとコン
パレータによる従釆の半導体試験装置との概略回路構成
図を示す。ここでは、液晶ドライバ５１から出力される
階調出力電圧を、テスタ７０に搭載されるコンパレータ
１２−１〜１２−ｍで電圧判定を行う。
【００１１】高精度電圧測定器による従来のテスタ６０
と同様に、テスタ７０より液晶ドライバ５１に、事前に
設定している全出力端子数分の階調デジタルデータを階
調レベルごとに順次入力する。各レベルの階調デジタル
データはデバイスに内蔵されたＤＡＣ回路２−１〜２−
ｍでＤＡ変換（階調データに対応した基準電圧が選択）
され、出力アンプを介して階調出力電圧として出力端子
３−１〜３−ｍからアナログ電圧が出力される。このア
ナログ電圧はテスタ７０のコンパレータ１２−１〜１２
−ｍに入力され、事前に設定している全出力端子数分の
階調デジタルデータに対応した比較判定電圧レベル値に
より判定を行う。
と同様に、テスタ７０より液晶ドライバ５１に、事前に
設定している全出力端子数分の階調デジタルデータを階
調レベルごとに順次入力する。各レベルの階調デジタル
データはデバイスに内蔵されたＤＡＣ回路２−１〜２−
ｍでＤＡ変換（階調データに対応した基準電圧が選択）
され、出力アンプを介して階調出力電圧として出力端子
３−１〜３−ｍからアナログ電圧が出力される。このア
ナログ電圧はテスタ７０のコンパレータ１２−１〜１２
−ｍに入力され、事前に設定している全出力端子数分の
階調デジタルデータに対応した比較判定電圧レベル値に
より判定を行う。
【００１２】図９に、コンパレータ判定時の判定基準レ
ベルの設定と階調出力電圧の相関図を示す。比較判定電
圧レベルとは、各レベルの階調出力電圧値に対して、そ
の上限、下限を決定する２電圧値を示す。この図におい
ては、上限、下限値によって挟み込まれた電圧領域がＰ
ＡＳＳ判定となり、上限値以上と下限値以下の領域はＦ
ＡＩＬ判定を示しているが、テスト内容（期待値の設
定）によっては、その逆の設定も可能である。
ベルの設定と階調出力電圧の相関図を示す。比較判定電
圧レベルとは、各レベルの階調出力電圧値に対して、そ
の上限、下限を決定する２電圧値を示す。この図におい
ては、上限、下限値によって挟み込まれた電圧領域がＰ
ＡＳＳ判定となり、上限値以上と下限値以下の領域はＦ
ＡＩＬ判定を示しているが、テスト内容（期待値の設
定）によっては、その逆の設定も可能である。
【００１３】また、コンパレータによる検査装置を用い
て検査を可能とする液晶ドライバが、特開２０００−１
６５２４４公報に開示されている。図１０は、この液晶
ドライバを示す回路構成図である。図１０に示す液晶ド
ライバＬＳＩ８１は、階調データがデコーダ８２を介し
てＤＡＣのバスライン８３に与えられる。各階調データ
に応じて、基準電源端子６−１〜６−１０及び抵抗分割
回路１３からの出力電圧を決定する階調電圧選択スイッ
チ８５の一つを選択し、出力アンプ８４を介して各出力
端子３−１〜３−ｍより、それぞれの階調電圧を出力す
る。
て検査を可能とする液晶ドライバが、特開２０００−１
６５２４４公報に開示されている。図１０は、この液晶
ドライバを示す回路構成図である。図１０に示す液晶ド
ライバＬＳＩ８１は、階調データがデコーダ８２を介し
てＤＡＣのバスライン８３に与えられる。各階調データ
に応じて、基準電源端子６−１〜６−１０及び抵抗分割
回路１３からの出力電圧を決定する階調電圧選択スイッ
チ８５の一つを選択し、出力アンプ８４を介して各出力
端子３−１〜３−ｍより、それぞれの階調電圧を出力す
る。
【００１４】各基準電源端子６−１〜６−１０間にリレ
ー８５，８６の直列接続回路を接続し、該リレー８５，
８６の接続点を抵抗分割回路１３の中点に接続する構成
を有している。一方の基準電源端子には、電源電圧（５
Ｖ）を印加し、他方の基準電源端子二は接地電圧（０
Ｖ）を印加する。ここで、上側部分の検査を行う場合に
は、リレー８５をＯＦＦとし、リレー８６をＯＮさせ
る。これにより、抵抗分割回路１３の上側部分の両端に
５Ｖが印加される。
ー８５，８６の直列接続回路を接続し、該リレー８５，
８６の接続点を抵抗分割回路１３の中点に接続する構成
を有している。一方の基準電源端子には、電源電圧（５
Ｖ）を印加し、他方の基準電源端子二は接地電圧（０
Ｖ）を印加する。ここで、上側部分の検査を行う場合に
は、リレー８５をＯＦＦとし、リレー８６をＯＮさせ
る。これにより、抵抗分割回路１３の上側部分の両端に
５Ｖが印加される。
【００１５】次に、デコーダ８２に、所定の階調データ
を与えて、アナログ電圧を出力させる。このときの各出
力電圧間の電位差は、５Ｖ／４＝１．２５と、非常に大
きな値になる。すなわち、第１階調電圧は５Ｖ、階調電
圧は３．７５Ｖ、第３階調電圧は２．５０Ｖ、第４階調
電圧は１．２５Ｖ、第５階調電圧は０Ｖとなる。これに
より、例えば、０．５Ｖ以下の精度を有するコンパレー
タであれば、各階調の電圧を認識することができ、コン
パレータを使用したデジタル判定が可能となるものであ
る。下側部分の検査行う場合には、第１リレー８５をＯ
Ｎさせ、リレー８６をＯＦＦとする。
を与えて、アナログ電圧を出力させる。このときの各出
力電圧間の電位差は、５Ｖ／４＝１．２５と、非常に大
きな値になる。すなわち、第１階調電圧は５Ｖ、階調電
圧は３．７５Ｖ、第３階調電圧は２．５０Ｖ、第４階調
電圧は１．２５Ｖ、第５階調電圧は０Ｖとなる。これに
より、例えば、０．５Ｖ以下の精度を有するコンパレー
タであれば、各階調の電圧を認識することができ、コン
パレータを使用したデジタル判定が可能となるものであ
る。下側部分の検査行う場合には、第１リレー８５をＯ
Ｎさせ、リレー８６をＯＦＦとする。
【００１６】
【発明が解決しようとする課題】従来の半導体試験装置
の問題点を以下にまとめる。
の問題点を以下にまとめる。
【００１７】（１）高精度電圧測定器を用いた検査の問
題点 図７に示した高精度電圧測定器を用いた半導体回路検査
は、液晶ドライバのテストにおいて、多出力化・多階調
化が進むことにより、デバイスの出力判定を縦列的に処
理する必要があることから、階調出力電圧テストはデー
タの取り込み量の増加やデータ処理時間の増加が進み、
テスト時間は大幅に増加する。また、階調出力電圧値を
より高精度に測定する必要があることから、高精度な電
圧測定器を複数台搭載する高価なテスタが必要となる。
題点 図７に示した高精度電圧測定器を用いた半導体回路検査
は、液晶ドライバのテストにおいて、多出力化・多階調
化が進むことにより、デバイスの出力判定を縦列的に処
理する必要があることから、階調出力電圧テストはデー
タの取り込み量の増加やデータ処理時間の増加が進み、
テスト時間は大幅に増加する。また、階調出力電圧値を
より高精度に測定する必要があることから、高精度な電
圧測定器を複数台搭載する高価なテスタが必要となる。
【００１８】さらに、多階調化が進むことにより、テス
ト精度の確保が困難となる。つまり、多階調化が進むこ
とにより、各階調レベル間の出力電位差は大幅に縮小さ
れる。これは、上述した、基準電圧生成回路としてデバ
イス内部に内蔵されたガンマ補正抵抗回路が、基準電源
入力端子より印加された電圧に対する抵抗分割比により
決定され、この分割比が細分化されるほど、多階調化が
進むことによる。つまり、６４階調の６［Ｖ］駆動液晶
ドライバの隣接階調間の出力階調電位差が単純計算によ
り９３．７５［ｍＶ］（６０００［ｍＶ］／６４階調）
であったのに対し、２５６階調の６［Ｖ］駆動液晶ドラ
イバでは、２３．４４［ｍＶ］（６０００［ｍＶ］／２
５６階調）となる。従って、各階調レベル毎の隣接階調
間における出力電位差が出力電圧偏差（端子間ばらつ
き）よりも小さい場合、上述の判定値ではデータの読み
込み不良による１階調レベル化け等、高精度電圧測定器
による検査であっても各階調レベル毎の出力電圧が入力
画像デジタルデータに対応していることに関するテスト
精度の確保は困難となる。なお、各端子間ばらつきテス
トに対する判定値を厳しく設定することは、先に述べた
判定基準例の各端子間ばらつき３５［ｍＶ］からも、液
晶ドライバの仕様上、困難となる。
ト精度の確保が困難となる。つまり、多階調化が進むこ
とにより、各階調レベル間の出力電位差は大幅に縮小さ
れる。これは、上述した、基準電圧生成回路としてデバ
イス内部に内蔵されたガンマ補正抵抗回路が、基準電源
入力端子より印加された電圧に対する抵抗分割比により
決定され、この分割比が細分化されるほど、多階調化が
進むことによる。つまり、６４階調の６［Ｖ］駆動液晶
ドライバの隣接階調間の出力階調電位差が単純計算によ
り９３．７５［ｍＶ］（６０００［ｍＶ］／６４階調）
であったのに対し、２５６階調の６［Ｖ］駆動液晶ドラ
イバでは、２３．４４［ｍＶ］（６０００［ｍＶ］／２
５６階調）となる。従って、各階調レベル毎の隣接階調
間における出力電位差が出力電圧偏差（端子間ばらつ
き）よりも小さい場合、上述の判定値ではデータの読み
込み不良による１階調レベル化け等、高精度電圧測定器
による検査であっても各階調レベル毎の出力電圧が入力
画像デジタルデータに対応していることに関するテスト
精度の確保は困難となる。なお、各端子間ばらつきテス
トに対する判定値を厳しく設定することは、先に述べた
判定基準例の各端子間ばらつき３５［ｍＶ］からも、液
晶ドライバの仕様上、困難となる。
【００１９】（２）コンパレータを用いた検査の問題点 図８に示したコンパレータを用いた半導体回路検査の利
点は、デバイスの全出力を並列的に一括判定でき、大幅
なテスト時間の短縮が図れることである。コンパレータ
は比較的安価であるため、テスタに複数台〜ＬＳＩの出
力数分搭載されている。しかしながら、図９に示すよう
に、コンパレータの精度は約１００［ｍＶ］以下の階調
出力電圧レベル差を識別することは不可能であり、比較
判定電圧レベルの最小幅（基準電圧±１００［ｍＶ］）
間に階調レベルが複数存在する場合、テスト対象となる
階調レベルが不明確となる上、各階調出力電圧レベルの
最大値差及び最小値差や各出力間の端子間ばらつきの正
確な値を求めることができない。そのため、約０．１
［Ｖ］以下の階調出力電圧レベル差を識別することは不
可能であり、液晶ドライバの機能動作精度に関するテス
ト精度を保証することは困難であるため、一般的には、
液晶ドライバの階調出力電圧テストには用いられず、現
行のコンパレータ判定は、液晶ドライバの階調出力電圧
精度に関わらないテスト項目についてのみ採用してい
た。
点は、デバイスの全出力を並列的に一括判定でき、大幅
なテスト時間の短縮が図れることである。コンパレータ
は比較的安価であるため、テスタに複数台〜ＬＳＩの出
力数分搭載されている。しかしながら、図９に示すよう
に、コンパレータの精度は約１００［ｍＶ］以下の階調
出力電圧レベル差を識別することは不可能であり、比較
判定電圧レベルの最小幅（基準電圧±１００［ｍＶ］）
間に階調レベルが複数存在する場合、テスト対象となる
階調レベルが不明確となる上、各階調出力電圧レベルの
最大値差及び最小値差や各出力間の端子間ばらつきの正
確な値を求めることができない。そのため、約０．１
［Ｖ］以下の階調出力電圧レベル差を識別することは不
可能であり、液晶ドライバの機能動作精度に関するテス
ト精度を保証することは困難であるため、一般的には、
液晶ドライバの階調出力電圧テストには用いられず、現
行のコンパレータ判定は、液晶ドライバの階調出力電圧
精度に関わらないテスト項目についてのみ採用してい
た。
【００２０】例えば、液晶ドライバがある特定の階調レ
ベルで３．０［Ｖ］を出力する場合、この階調レベルの
コンパレータ判定の判定上限値はコンパレータの精度よ
り、最大値で３．１［Ｖ］、判定下限値は最小値で２．
９［Ｖ］となる。つまり、この２つの判定レベルの電位
差は０．２［Ｖ］であり、上記の例で示した２５６階調
の６［Ｖ］駆動液晶ドライバでは、一階調当たりの階調
出力電位差が２３．４４［ｍＶ］であるため、この２つ
の判定レベル間には８〜９階調分の階調出力レベルが含
まれてしまい、一階調レベルの入力データに対応する個
別の階調出力電圧に対象を絞ったテストが実施できな
い。
ベルで３．０［Ｖ］を出力する場合、この階調レベルの
コンパレータ判定の判定上限値はコンパレータの精度よ
り、最大値で３．１［Ｖ］、判定下限値は最小値で２．
９［Ｖ］となる。つまり、この２つの判定レベルの電位
差は０．２［Ｖ］であり、上記の例で示した２５６階調
の６［Ｖ］駆動液晶ドライバでは、一階調当たりの階調
出力電位差が２３．４４［ｍＶ］であるため、この２つ
の判定レベル間には８〜９階調分の階調出力レベルが含
まれてしまい、一階調レベルの入力データに対応する個
別の階調出力電圧に対象を絞ったテストが実施できな
い。
【００２１】さらに図１１に、従来の基準電源電圧の投
入設定例の概略図を示す。例えば２５６階調の１０
［Ｖ］駆動液晶ドライバ１で、基準電源入力端子を６本
有する場合、階調出力電圧の高い電圧よりＶ１＝１０
［Ｖ］、Ｖ２＝８［Ｖ］、Ｖ３＝６［Ｖ］、Ｖ４＝４
［Ｖ］、Ｖ５＝２［Ｖ］、Ｖ６＝０［Ｖ］を印加し、そ
れぞれの基準電源入力端子間の階調出力電圧レベルを２
［Ｖ］の電位差でガンマ補正抵抗特性に従った分割比で
１階調レベル毎の出力電圧に分割する。従って、この各
基準電源入力端子間において、２［Ｖ］の電位差により
生成される階調出力電圧レベル数が５１階調（２５６階
調を基準電源入力端子毎に５分割）であれば１階調毎の
階調出力電圧電位差は約４０［ｍＶ］となる。コンパレ
ータ判定を行う場合、図９に示すように、コンパレータ
の精度は約１００［ｍＶ］以下の階調出力電圧レベル差
を識別することは不可能であり、比較判定電圧レベルの
最小幅（基準電圧±１００［ｍＶ］）間に階調レベルが
５階調レベル程度存在するため（コンパレータの判定幅
２００［ｍＶ］／１階調当たりの電位差約４０［ｍＶ］
より算出）、テスト対象となる階調レベルが不明確とな
る。
入設定例の概略図を示す。例えば２５６階調の１０
［Ｖ］駆動液晶ドライバ１で、基準電源入力端子を６本
有する場合、階調出力電圧の高い電圧よりＶ１＝１０
［Ｖ］、Ｖ２＝８［Ｖ］、Ｖ３＝６［Ｖ］、Ｖ４＝４
［Ｖ］、Ｖ５＝２［Ｖ］、Ｖ６＝０［Ｖ］を印加し、そ
れぞれの基準電源入力端子間の階調出力電圧レベルを２
［Ｖ］の電位差でガンマ補正抵抗特性に従った分割比で
１階調レベル毎の出力電圧に分割する。従って、この各
基準電源入力端子間において、２［Ｖ］の電位差により
生成される階調出力電圧レベル数が５１階調（２５６階
調を基準電源入力端子毎に５分割）であれば１階調毎の
階調出力電圧電位差は約４０［ｍＶ］となる。コンパレ
ータ判定を行う場合、図９に示すように、コンパレータ
の精度は約１００［ｍＶ］以下の階調出力電圧レベル差
を識別することは不可能であり、比較判定電圧レベルの
最小幅（基準電圧±１００［ｍＶ］）間に階調レベルが
５階調レベル程度存在するため（コンパレータの判定幅
２００［ｍＶ］／１階調当たりの電位差約４０［ｍＶ］
より算出）、テスト対象となる階調レベルが不明確とな
る。
【００２２】そこで、コンパレータを用いて、階調出力
電圧レベル差を識別できる液晶ドライバが特開２０００
−１６５２４４公報に開示されているが、この液晶ドラ
イバは、リレー回路を液晶ドライバに新たに設けなけれ
ばならず、チップ面積が増大する。デバイスの設計上、
スイッチのＯＮ抵抗=１ＫΩのリレー回路を各基準電源
端子間に設置することで、チップ面積は７％程度増加す
る。スイッチのＯＮ抵抗を小さくするためには、リレー
の回路面積をさらに増加する必要があり、結果的にチッ
プ面積を増大化させてしまう。
電圧レベル差を識別できる液晶ドライバが特開２０００
−１６５２４４公報に開示されているが、この液晶ドラ
イバは、リレー回路を液晶ドライバに新たに設けなけれ
ばならず、チップ面積が増大する。デバイスの設計上、
スイッチのＯＮ抵抗=１ＫΩのリレー回路を各基準電源
端子間に設置することで、チップ面積は７％程度増加す
る。スイッチのＯＮ抵抗を小さくするためには、リレー
の回路面積をさらに増加する必要があり、結果的にチッ
プ面積を増大化させてしまう。
【００２３】また、テスト対象となる階調出力レベルの
抵抗分割回路１３に印加される電圧は、リレー回路の片
方をショートすることで理論的には２倍に拡大されるは
ずだが、実際にはリレー回路のＯＮ抵抗により２倍には
拡大できなかった。これは、抵抗分割回路（ガンマ補正
抵抗）の低抵抗化が進んで、リレー回路のＯＮ抵抗が相
対的に増加することになり、ＯＮ抵抗による電圧降下が
増加して、電圧の拡大効果が期待するほど生じなくなる
からである。
抵抗分割回路１３に印加される電圧は、リレー回路の片
方をショートすることで理論的には２倍に拡大されるは
ずだが、実際にはリレー回路のＯＮ抵抗により２倍には
拡大できなかった。これは、抵抗分割回路（ガンマ補正
抵抗）の低抵抗化が進んで、リレー回路のＯＮ抵抗が相
対的に増加することになり、ＯＮ抵抗による電圧降下が
増加して、電圧の拡大効果が期待するほど生じなくなる
からである。
【００２４】さらに、デバイス機能が多様化する傾向に
ある中で、既存のテスタ（テスタチャンネルが少ない）
でテストを実施する場合、リレーを制御するチャンネル
が必要となり、テスト設計が複雑となる。
ある中で、既存のテスタ（テスタチャンネルが少ない）
でテストを実施する場合、リレーを制御するチャンネル
が必要となり、テスト設計が複雑となる。
【００２５】本発明は、多出力化・多階調化が進む液晶
ドライバのテストにおいて、ＤＡコンバータが出力する
各階調電圧レベルを基準電圧生成回路に印加する基準電
源電圧設定により操作することで、判定モジュールの測
定精度に関わらず、テスト時間の大幅な削減と高精度な
試験を実現する半導体集積回路の検査方法及びその検査
装置を提供することを目的とするものである。
ドライバのテストにおいて、ＤＡコンバータが出力する
各階調電圧レベルを基準電圧生成回路に印加する基準電
源電圧設定により操作することで、判定モジュールの測
定精度に関わらず、テスト時間の大幅な削減と高精度な
試験を実現する半導体集積回路の検査方法及びその検査
装置を提供することを目的とするものである。
【００２６】
【課題を解決するための手段】本発明は、複数個のＤＡ
コンバータと階調出力電圧特性を決定する基準電圧生成
回路とを内蔵する半導体集積回路を、前記階調出力電圧
と基準電圧を比較判定する比較判定回路を有する半導体
試験装置により検査する検査方法である。前記基準電圧
生成回路に印加する基準電源入力端子に異なる電圧を設
定することにより、検査対象となる階調レベル区間を決
定し、前記半導体試験装置から前記基準電源入力端子間
に該電圧を供給して、その区間の階調レベルの入力階調
データ信号と階調出力電圧とを対応付けることにより、
前記半導体試験装置によって階調出力電圧検査をデジタ
ル判定化することを特徴とする。
コンバータと階調出力電圧特性を決定する基準電圧生成
回路とを内蔵する半導体集積回路を、前記階調出力電圧
と基準電圧を比較判定する比較判定回路を有する半導体
試験装置により検査する検査方法である。前記基準電圧
生成回路に印加する基準電源入力端子に異なる電圧を設
定することにより、検査対象となる階調レベル区間を決
定し、前記半導体試験装置から前記基準電源入力端子間
に該電圧を供給して、その区間の階調レベルの入力階調
データ信号と階調出力電圧とを対応付けることにより、
前記半導体試験装置によって階調出力電圧検査をデジタ
ル判定化することを特徴とする。
【００２７】また、本発明は、前記半導体試験装置から
基準電源入力端子間に供給された電圧に応じて、前記基
準電圧生成回路は、前記半導体集積回路の各アナログ電
圧出力の隣接階調出力電位差を拡大、若しくは縮小する
ことを特徴とする半導体集積回路の検査方法である。
基準電源入力端子間に供給された電圧に応じて、前記基
準電圧生成回路は、前記半導体集積回路の各アナログ電
圧出力の隣接階調出力電位差を拡大、若しくは縮小する
ことを特徴とする半導体集積回路の検査方法である。
【００２８】また、本発明は、前記ＤＡコンバータと基
準電圧生成回路が、前記半導体試験装置から供給される
電圧設定と入力データとの対応付けにより、アナログ電
圧出力の出力レベルを選択試験することを特徴とする半
導体集積回路の検査方法である。
準電圧生成回路が、前記半導体試験装置から供給される
電圧設定と入力データとの対応付けにより、アナログ電
圧出力の出力レベルを選択試験することを特徴とする半
導体集積回路の検査方法である。
【００２９】また、本発明は、各出力電圧レベルに対応
した入力データと半導体集積回路仕様における出力電圧
期待値計算とその出力電圧期待値レベルの設定、および
出力電圧の判定を行う前記比較判定回路の電圧判定値レ
ベル、検査番号の時間的設定変化の相互関係を一括に、
アドレスもしくは変数管理としたことにより、試験精度
に関する信頼性を立証することを可能とした半導体集積
回路の検査方法である。
した入力データと半導体集積回路仕様における出力電圧
期待値計算とその出力電圧期待値レベルの設定、および
出力電圧の判定を行う前記比較判定回路の電圧判定値レ
ベル、検査番号の時間的設定変化の相互関係を一括に、
アドレスもしくは変数管理としたことにより、試験精度
に関する信頼性を立証することを可能とした半導体集積
回路の検査方法である。
【００３０】また、本発明は、複数個のＤＡコンバータ
と階調出力電圧特性を決定する基準電圧生成回路とを内
蔵する半導体集積回路を、前記階調出力電圧と基準電圧
を比較判定回路により比較判定する検査装置である。前
記半導体集積回路の検査対象となる階調レベル区間の一
方の端部の基準電源入力端子と、該区間の他方の端部の
基準電源入力端子に、異なる電圧を出力することを特徴
とする。
と階調出力電圧特性を決定する基準電圧生成回路とを内
蔵する半導体集積回路を、前記階調出力電圧と基準電圧
を比較判定回路により比較判定する検査装置である。前
記半導体集積回路の検査対象となる階調レベル区間の一
方の端部の基準電源入力端子と、該区間の他方の端部の
基準電源入力端子に、異なる電圧を出力することを特徴
とする。
【００３１】また、本発明は、半導体集積回路の検査対
象となる階調レベル区間の少なくとも一方の端部の基準
電源入力端子を含む２以上の基準電源入力端子に前記電
圧を出力することを特徴とする半導体集積回路の検査装
置である。
象となる階調レベル区間の少なくとも一方の端部の基準
電源入力端子を含む２以上の基準電源入力端子に前記電
圧を出力することを特徴とする半導体集積回路の検査装
置である。
【００３２】また、本発明は、半導体集積回路の検査対
象となる階調レベル区間に半導体試験装置と接続されな
い基準電源入力端子を有することを特徴とする半導体集
積回路の検査装置である。
象となる階調レベル区間に半導体試験装置と接続されな
い基準電源入力端子を有することを特徴とする半導体集
積回路の検査装置である。
【００３３】また、本発明は、半導体集積回路の検査対
象となる階調レベル区間を２以上有することを特徴とす
る半導体集積回路の検査装置である。
象となる階調レベル区間を２以上有することを特徴とす
る半導体集積回路の検査装置である。
【００３４】本発明において、テスト時における各階調
レベルの階調出力電圧は全て、液晶ドライバの出力電圧
偏差以上の隣接階調電位差が確保できている上、比較的
判定精度の低いコンパレータであっても、一階調レベル
の入力データに対応する個別の階調出力電圧に対象を絞
ったテストが可能となる。そのため、テスト対象とする
１階調レベル毎にＤＡＣ内部のデータ化け等を容易に検
出できる分離テストが可能となり、測定・試験機器の精
度に関わらず、高いテスト精度を保証することが可能と
なる。さらに、コンパレータ回路による検査装置にて全
出力を同時に一括してデジタル判定することが可能とな
ることで、テスト時間の大幅な短縮と、従来の安価なテ
スタを用いて高精度な測定を可能とする。
レベルの階調出力電圧は全て、液晶ドライバの出力電圧
偏差以上の隣接階調電位差が確保できている上、比較的
判定精度の低いコンパレータであっても、一階調レベル
の入力データに対応する個別の階調出力電圧に対象を絞
ったテストが可能となる。そのため、テスト対象とする
１階調レベル毎にＤＡＣ内部のデータ化け等を容易に検
出できる分離テストが可能となり、測定・試験機器の精
度に関わらず、高いテスト精度を保証することが可能と
なる。さらに、コンパレータ回路による検査装置にて全
出力を同時に一括してデジタル判定することが可能とな
ることで、テスト時間の大幅な短縮と、従来の安価なテ
スタを用いて高精度な測定を可能とする。
【００３５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。図１に、基準電源
生成回路がガンマ補正抵抗方式の液晶ドライバについて
基準電源電圧の投入設定例の概略図を示す。液晶ドライ
バ１は、６本の基準電源入力端子Ｖ１〜Ｖ６と、ガンマ
補正抵抗１３からなる基準電圧生成回路８と、ＤＡコン
バータ２−１〜２−ｍを備え、ｍ種類の階調電圧を発生
する。従って、基本構造は図１１の液晶ドライバ１と同
じであり、２５６階調の１０［Ｖ］駆動液晶ドライバ
で、基準電源入力端子を６本有する場合と同様のデバイ
スモデルを示している。
いて、図面を参照しながら説明する。図１に、基準電源
生成回路がガンマ補正抵抗方式の液晶ドライバについて
基準電源電圧の投入設定例の概略図を示す。液晶ドライ
バ１は、６本の基準電源入力端子Ｖ１〜Ｖ６と、ガンマ
補正抵抗１３からなる基準電圧生成回路８と、ＤＡコン
バータ２−１〜２−ｍを備え、ｍ種類の階調電圧を発生
する。従って、基本構造は図１１の液晶ドライバ１と同
じであり、２５６階調の１０［Ｖ］駆動液晶ドライバ
で、基準電源入力端子を６本有する場合と同様のデバイ
スモデルを示している。
【００３６】また、液晶ドライバ１の前段にはテスタ電
源７が配置され、基準電源入力端子Ｖ１〜Ｖ６に電圧を
供給する。この液晶ドライバ１の検査装置であるテスタ
は、図示していないが、図８のテスタ７０と同様の構成
であり、比較判定回路であるコンパレータによって液晶
ドライバ１から出力される階調出力電圧を判定する。図
１Ａにおいては基準電源端子間Ｖ１〜Ｖ２レベルに対応
したＤＡコンバータが、図１Ｂにおいては基準電源端子
間Ｖ２〜Ｖ３レベルに対応したＤＡコンバータがテスト
対象となる。
源７が配置され、基準電源入力端子Ｖ１〜Ｖ６に電圧を
供給する。この液晶ドライバ１の検査装置であるテスタ
は、図示していないが、図８のテスタ７０と同様の構成
であり、比較判定回路であるコンパレータによって液晶
ドライバ１から出力される階調出力電圧を判定する。図
１Ａにおいては基準電源端子間Ｖ１〜Ｖ２レベルに対応
したＤＡコンバータが、図１Ｂにおいては基準電源端子
間Ｖ２〜Ｖ３レベルに対応したＤＡコンバータがテスト
対象となる。
【００３７】図１Ａに示すように、基準電源電圧の設定
値を２値の電圧値（液晶ドライバの駆動電圧仕様の上限
値と下限値）とする１０［Ｖ］と０［Ｖ］に振り分け、
Ｖ１＝１０［Ｖ］、Ｖ２＝０［Ｖ］、Ｖ３＝０［Ｖ］、
Ｖ４＝０［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］の基
準電源電圧設定とする。基準電源端子のＶ１〜Ｖ２間に
１０［Ｖ］の基準電源電位差を発生することができる。
この基準電源端子のＶ１〜Ｖ２間に含まれる階調レベル
をテスト対象とすることで、それぞれの隣接階調出力レ
ベルは相互に約２００［ｍＶ］（基準電源端子間電位差
１００００［ｍＶ］／５１階調レベル）の電位差を保つ
ことができる。
値を２値の電圧値（液晶ドライバの駆動電圧仕様の上限
値と下限値）とする１０［Ｖ］と０［Ｖ］に振り分け、
Ｖ１＝１０［Ｖ］、Ｖ２＝０［Ｖ］、Ｖ３＝０［Ｖ］、
Ｖ４＝０［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］の基
準電源電圧設定とする。基準電源端子のＶ１〜Ｖ２間に
１０［Ｖ］の基準電源電位差を発生することができる。
この基準電源端子のＶ１〜Ｖ２間に含まれる階調レベル
をテスト対象とすることで、それぞれの隣接階調出力レ
ベルは相互に約２００［ｍＶ］（基準電源端子間電位差
１００００［ｍＶ］／５１階調レベル）の電位差を保つ
ことができる。
【００３８】従って、図２に示す、基準電源電圧設定操
作時の判定基準レベルの設定と階調出力電圧の相関図の
ように、１階調出力電圧レベル毎に、コンパレータの判
定レベルを設定することができ、一階調レベルの入力デ
ータに対応する個別の階調出力電圧に対象を絞ったテス
トが可能となる。その基準電源端子間に含まれる階調レ
ベルについて、一階調レベル毎、入力データとコンパレ
ータの判定レベルの設定を順次切り替えながらテスト
し、その区間に含まれる階調レベルを全てテストする。
作時の判定基準レベルの設定と階調出力電圧の相関図の
ように、１階調出力電圧レベル毎に、コンパレータの判
定レベルを設定することができ、一階調レベルの入力デ
ータに対応する個別の階調出力電圧に対象を絞ったテス
トが可能となる。その基準電源端子間に含まれる階調レ
ベルについて、一階調レベル毎、入力データとコンパレ
ータの判定レベルの設定を順次切り替えながらテスト
し、その区間に含まれる階調レベルを全てテストする。
【００３９】続いて、基準電源端子のＶ２〜Ｖ３間に含
まれる階調出力電圧レベルをテストするときは図１Ｂに
示すように、各基準電源電圧の設定をＶ１＝１０
［Ｖ］、Ｖ２＝１０［Ｖ］、Ｖ３＝０［Ｖ］、Ｖ４＝０
［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるように
再度、基準電源端子に印加する電源投入設定を変更し、
同様にその区間に含まれる階調レベルを全てテストす
る。同様に各基準電源電圧の設定を順次変更しながら、
各階調出力電圧レベルをテストすることにより、結果的
に液晶ドライバが有する全階調出力電圧レベルを一階調
レベル毎の入力データに対して、個別の階調出力電圧に
対象を絞ったテストが可能となる。なお、上記の基準電
源入力端子に印加する基準電源電圧値は、計測・判定機
器の判定精度によっては２値に限るものではない。この
詳細については、後述する。
まれる階調出力電圧レベルをテストするときは図１Ｂに
示すように、各基準電源電圧の設定をＶ１＝１０
［Ｖ］、Ｖ２＝１０［Ｖ］、Ｖ３＝０［Ｖ］、Ｖ４＝０
［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるように
再度、基準電源端子に印加する電源投入設定を変更し、
同様にその区間に含まれる階調レベルを全てテストす
る。同様に各基準電源電圧の設定を順次変更しながら、
各階調出力電圧レベルをテストすることにより、結果的
に液晶ドライバが有する全階調出力電圧レベルを一階調
レベル毎の入力データに対して、個別の階調出力電圧に
対象を絞ったテストが可能となる。なお、上記の基準電
源入力端子に印加する基準電源電圧値は、計測・判定機
器の判定精度によっては２値に限るものではない。この
詳細については、後述する。
【００４０】従って、本テスト手法によれば、テスト時
における各階調レベルの階調出力電圧は全て、液晶ドラ
イバの出力電圧偏差（ばらつき）以上の隣接階調電位差
が確保できている上、比較的判定精度の低いコンパレー
タであっても、一階調レベルの入力データに対応する個
別の階調出力電圧に対象を絞ったテストが可能となるこ
とから、テスト対象とする１階調レベル毎にＤＡＣ内部
のデータ化け等を容易に検出できる分離テストが可能と
なり、測定・試験機器の精度に関わらず、高いテスト精
度を保証することが可能となる。
における各階調レベルの階調出力電圧は全て、液晶ドラ
イバの出力電圧偏差（ばらつき）以上の隣接階調電位差
が確保できている上、比較的判定精度の低いコンパレー
タであっても、一階調レベルの入力データに対応する個
別の階調出力電圧に対象を絞ったテストが可能となるこ
とから、テスト対象とする１階調レベル毎にＤＡＣ内部
のデータ化け等を容易に検出できる分離テストが可能と
なり、測定・試験機器の精度に関わらず、高いテスト精
度を保証することが可能となる。
【００４１】さらに、コンパレータ回路等による安価な
検査モジュール（安価であるため半導体試験装置に複数
〜ＬＳＩの全出力数分搭載されている）にて全出力を同
時に一括してデジタル判定することが可能となること
で、テスト時間の大幅な短縮と、従来の安価なテスタを
用いて高精度な測定を可能とする。
検査モジュール（安価であるため半導体試験装置に複数
〜ＬＳＩの全出力数分搭載されている）にて全出力を同
時に一括してデジタル判定することが可能となること
で、テスト時間の大幅な短縮と、従来の安価なテスタを
用いて高精度な測定を可能とする。
【００４２】図３、図４は、本発明の実施形態におい
て、テスタ電源より液晶ドライバの基準電源入力端子に
印加する電圧設定例を示すものである。本発明に係る検
査手法は、基本的な検査手法の原理は、次のようなもの
である。すなわち、上述の内容と同様、半導体集積回路
にある数本の基準電源入力端子間に印加する入力電圧設
定を、テスト対象となる基準電源入力端子間に含まれる
各階調出力電圧レベルのみ、出力電位差を拡大する設定
とし、非テスト対象となる基準電源入力端子間に含まれ
る各階調出力電圧レベルは階調出力電位差を縮小する設
定とする。ここでは、その応用例について説明する。
て、テスタ電源より液晶ドライバの基準電源入力端子に
印加する電圧設定例を示すものである。本発明に係る検
査手法は、基本的な検査手法の原理は、次のようなもの
である。すなわち、上述の内容と同様、半導体集積回路
にある数本の基準電源入力端子間に印加する入力電圧設
定を、テスト対象となる基準電源入力端子間に含まれる
各階調出力電圧レベルのみ、出力電位差を拡大する設定
とし、非テスト対象となる基準電源入力端子間に含まれ
る各階調出力電圧レベルは階調出力電位差を縮小する設
定とする。ここでは、その応用例について説明する。
【００４３】図３に、基準電源生成回路がガンマ補正抵
抗方式の液晶ドライバについて基準電源電圧の投入設定
例の概略図を示す。図３Ａにおいては基準電源端子間Ｖ
１〜Ｖ３レベルに対応したＤＡコンバータが、図３Ｂに
おいては基準電源端子間Ｖ３〜Ｖ５レベルに対応したＤ
Ａコンバータがテスト対象となる。
抗方式の液晶ドライバについて基準電源電圧の投入設定
例の概略図を示す。図３Ａにおいては基準電源端子間Ｖ
１〜Ｖ３レベルに対応したＤＡコンバータが、図３Ｂに
おいては基準電源端子間Ｖ３〜Ｖ５レベルに対応したＤ
Ａコンバータがテスト対象となる。
【００４４】図３では、２５６階調の２０［Ｖ］駆動液
晶ドライバで基準電源入力端子を６本有する場合と同様
のデバイスモデルを示している。図３Ａに示すように、
基準電源電圧の設定値をＶ１＝２０［Ｖ］、Ｖ２＝オー
プン、Ｖ３＝０［Ｖ］、Ｖ４＝０［Ｖ］、Ｖ５＝０
［Ｖ］、Ｖ６＝０［Ｖ］の基準電源電圧設定とすると、
基準電源端子のＶ１〜Ｖ３間に２０［Ｖ］の基準電源電
位差を発生することができる。この基準電源端子のＶ１
〜Ｖ３間に含まれる階調レベルをテスト対象とすること
で、それそれの隣接階調出力レベルは相互に約２００
［ｍＶ］（基準電源端子間電位差２００００［ｍＶ］／
１０２階調レベル）の電位差を保つことができる。
晶ドライバで基準電源入力端子を６本有する場合と同様
のデバイスモデルを示している。図３Ａに示すように、
基準電源電圧の設定値をＶ１＝２０［Ｖ］、Ｖ２＝オー
プン、Ｖ３＝０［Ｖ］、Ｖ４＝０［Ｖ］、Ｖ５＝０
［Ｖ］、Ｖ６＝０［Ｖ］の基準電源電圧設定とすると、
基準電源端子のＶ１〜Ｖ３間に２０［Ｖ］の基準電源電
位差を発生することができる。この基準電源端子のＶ１
〜Ｖ３間に含まれる階調レベルをテスト対象とすること
で、それそれの隣接階調出力レベルは相互に約２００
［ｍＶ］（基準電源端子間電位差２００００［ｍＶ］／
１０２階調レベル）の電位差を保つことができる。
【００４５】従って、図２に示す、基準電源電圧設定操
作時の判定基準レベルの設定と階調出力電圧の相関図の
ように、１階調出力電圧レベル毎に、コンパレータの判
定レベルを設定することができ、一階調レベルの入力デ
ータに対応する個別の階調出力電圧に対象を絞ったテス
トが可能となる。
作時の判定基準レベルの設定と階調出力電圧の相関図の
ように、１階調出力電圧レベル毎に、コンパレータの判
定レベルを設定することができ、一階調レベルの入力デ
ータに対応する個別の階調出力電圧に対象を絞ったテス
トが可能となる。
【００４６】その基準電源端子間に含まれる階調レベル
について、一階調レベル毎、入力データとコンパレータ
の判定レベルの設定を順次切り替えながらテストし、そ
の区間に含まれる階調レベルを全てテストする。
について、一階調レベル毎、入力データとコンパレータ
の判定レベルの設定を順次切り替えながらテストし、そ
の区間に含まれる階調レベルを全てテストする。
【００４７】続いて、基準電源端子のＶ３〜Ｖ５間に含
まれる階調出力電圧レベルをテストするときは図３Ｂに
示すように、各基準電源電圧の設定をＶ１＝２０
［Ｖ］、Ｖ２＝２０［Ｖ］、Ｖ３＝２０［Ｖ］、Ｖ４＝
オープン、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるよう
に再度、基準電源端子に印加する電源投入設定を変更
し、同様にその区間に含まれる階調レベルを全てテスト
する。同様に各基準電源電圧の設定を順次変更しなが
ら、各階調出力電圧レベルをテストすることにより、結
果的に液晶ドライバが有する全階調出力電圧レベルを一
階調レベル毎の入力データに対して、個別の階調出力電
圧に対象を絞ったテストが可能となる。
まれる階調出力電圧レベルをテストするときは図３Ｂに
示すように、各基準電源電圧の設定をＶ１＝２０
［Ｖ］、Ｖ２＝２０［Ｖ］、Ｖ３＝２０［Ｖ］、Ｖ４＝
オープン、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるよう
に再度、基準電源端子に印加する電源投入設定を変更
し、同様にその区間に含まれる階調レベルを全てテスト
する。同様に各基準電源電圧の設定を順次変更しなが
ら、各階調出力電圧レベルをテストすることにより、結
果的に液晶ドライバが有する全階調出力電圧レベルを一
階調レベル毎の入力データに対して、個別の階調出力電
圧に対象を絞ったテストが可能となる。
【００４８】さらに、上記までの基準電源電圧の設定例
では、基準電源電圧の設定値を２値の電圧値（液晶ドラ
イバの駆動電圧仕様の上限値と下限値）で振り分けてい
たが、基準電源端子間に含まれる階調レベル数と液晶ド
ライバの駆動電圧によっては、下記のような基準電源の
設定によるテストも可能となる。
では、基準電源電圧の設定値を２値の電圧値（液晶ドラ
イバの駆動電圧仕様の上限値と下限値）で振り分けてい
たが、基準電源端子間に含まれる階調レベル数と液晶ド
ライバの駆動電圧によっては、下記のような基準電源の
設定によるテストも可能となる。
【００４９】図４に、基準電源生成回路がガンマ補正抵
抗方式の液晶ドライバについて基準電源電圧の投入設定
例の概略図を示す。図４Ａにおいては基準電源端子間Ｖ
１〜Ｖ２レベルとＶ３〜Ｖ４レベルとＶ５〜Ｖ６レベル
に対応したＤＡコンバータが、図４Ｂにおいては基準電
源端子間Ｖ２〜Ｖ３レベルとＶ４〜Ｖ５レベルに対応し
たＤＡコンバータがテスト対象となる。なお、この時Ｖ
３〜Ｖ４レベルに対応したＤＡコンバータもテスト可能
であるが、図４Ａの基準電源電圧の設定状態でテスト完
了しており、冗長テストとなるためテストの必要性はな
い。
抗方式の液晶ドライバについて基準電源電圧の投入設定
例の概略図を示す。図４Ａにおいては基準電源端子間Ｖ
１〜Ｖ２レベルとＶ３〜Ｖ４レベルとＶ５〜Ｖ６レベル
に対応したＤＡコンバータが、図４Ｂにおいては基準電
源端子間Ｖ２〜Ｖ３レベルとＶ４〜Ｖ５レベルに対応し
たＤＡコンバータがテスト対象となる。なお、この時Ｖ
３〜Ｖ４レベルに対応したＤＡコンバータもテスト可能
であるが、図４Ａの基準電源電圧の設定状態でテスト完
了しており、冗長テストとなるためテストの必要性はな
い。
【００５０】図４では、６４階調の６［Ｖ］駆動液晶ド
ライバで基準電源入力端子を６本有する場合と同様のデ
バイスモデルを示している。図４Ａに示すように、基準
電源電圧の設定値をＶ１＝６［Ｖ］、Ｖ２＝４［Ｖ］、
Ｖ３＝４［Ｖ］、Ｖ４＝２［Ｖ］、Ｖ５＝２［Ｖ］、Ｖ
６＝０［Ｖ］の基準電源電圧設定とすると、基準電源端
子のＶ１〜Ｖ２間、Ｖ３〜Ｖ４間、Ｖ５〜Ｖ６間に２
［Ｖ］の基準電源電位差を発生することができる。この
基準電源端子のＶ１〜Ｖ２間、Ｖ３〜Ｖ４間、Ｖ５〜Ｖ
６間に含まれる階調レベルをテスト対象とすることで、
それそれの隣接階調出力レベルは相互に約１５４［ｍ
Ｖ］（基準電源端子間電位差２０００［ｍＶ］／１３階
調レベル）の電位差を保つことができる（１３階調レベ
ル数は、６４階調／５基準電源区間数より算出した）。
従って、図２に示す、基準電源電圧設定操作時の判定基
準レベルの設定と階調出力電圧の相関図のように、１階
調出力電圧レベル毎に、コンパレータの判定レベルを設
定することができ、一階調レベルの入力データに対応す
る個別の階調出力電圧に対象を絞ったテストが可能とな
る。
ライバで基準電源入力端子を６本有する場合と同様のデ
バイスモデルを示している。図４Ａに示すように、基準
電源電圧の設定値をＶ１＝６［Ｖ］、Ｖ２＝４［Ｖ］、
Ｖ３＝４［Ｖ］、Ｖ４＝２［Ｖ］、Ｖ５＝２［Ｖ］、Ｖ
６＝０［Ｖ］の基準電源電圧設定とすると、基準電源端
子のＶ１〜Ｖ２間、Ｖ３〜Ｖ４間、Ｖ５〜Ｖ６間に２
［Ｖ］の基準電源電位差を発生することができる。この
基準電源端子のＶ１〜Ｖ２間、Ｖ３〜Ｖ４間、Ｖ５〜Ｖ
６間に含まれる階調レベルをテスト対象とすることで、
それそれの隣接階調出力レベルは相互に約１５４［ｍ
Ｖ］（基準電源端子間電位差２０００［ｍＶ］／１３階
調レベル）の電位差を保つことができる（１３階調レベ
ル数は、６４階調／５基準電源区間数より算出した）。
従って、図２に示す、基準電源電圧設定操作時の判定基
準レベルの設定と階調出力電圧の相関図のように、１階
調出力電圧レベル毎に、コンパレータの判定レベルを設
定することができ、一階調レベルの入力データに対応す
る個別の階調出力電圧に対象を絞ったテストが可能とな
る。
【００５１】その基準電源端子間に含まれる階調レベル
について、一階調レベル毎、入力データとコンパレータ
の判定レベルの設定を順次切り替えながらテストし、そ
の区間に含まれる階調レベルを全てテストする。
について、一階調レベル毎、入力データとコンパレータ
の判定レベルの設定を順次切り替えながらテストし、そ
の区間に含まれる階調レベルを全てテストする。
【００５２】続いて、基準電源端子のＶ２〜Ｖ３レベル
とＶ４〜Ｖ５レベルに含まれる階調出力電圧レベルをテ
ストするときは図４Ｂに示すように、各基準電源電圧の
設定をＶ１＝６［Ｖ］、Ｖ２＝６［Ｖ］、Ｖ３＝４
［Ｖ］、Ｖ４＝２［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０
［Ｖ］となるように再度、基準電源端子に印加する電源
投入設定を変更し、同様にその区間に含まれる階調レベ
ルを全てテストする。結果的に液晶ドライバが有する全
階調出力電圧レベルは一階調レベル毎の入力データに対
して、個別の階調出力電圧に対象を絞ったテストが可能
となる。
とＶ４〜Ｖ５レベルに含まれる階調出力電圧レベルをテ
ストするときは図４Ｂに示すように、各基準電源電圧の
設定をＶ１＝６［Ｖ］、Ｖ２＝６［Ｖ］、Ｖ３＝４
［Ｖ］、Ｖ４＝２［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０
［Ｖ］となるように再度、基準電源端子に印加する電源
投入設定を変更し、同様にその区間に含まれる階調レベ
ルを全てテストする。結果的に液晶ドライバが有する全
階調出力電圧レベルは一階調レベル毎の入力データに対
して、個別の階調出力電圧に対象を絞ったテストが可能
となる。
【００５３】こうして、半導体集積回路にある数本の基
準電源入力端子間に含まれる階調出力電圧レベル毎にテ
ストを実施することにより、判定モジュールの測定精度
に関わらず、テスト時間の大幅な削減と高精度な試験を
実現する。このとき、数本の基準電源入力端子間に含ま
れる各階調出力電圧レベルのみ、出力電位差を拡大する
設定とし、非テスト対象となる基準電源入力端子間に含
まれる各階調出力電圧レベルは階調出力電位差を縮小す
る設定とする。この設定状態がテスタにおける専用試験
モードである。
準電源入力端子間に含まれる階調出力電圧レベル毎にテ
ストを実施することにより、判定モジュールの測定精度
に関わらず、テスト時間の大幅な削減と高精度な試験を
実現する。このとき、数本の基準電源入力端子間に含ま
れる各階調出力電圧レベルのみ、出力電位差を拡大する
設定とし、非テスト対象となる基準電源入力端子間に含
まれる各階調出力電圧レベルは階調出力電位差を縮小す
る設定とする。この設定状態がテスタにおける専用試験
モードである。
【００５４】以上のことから、本発明によるテスト手法
は、基準電源端子間に含まれる階調レベル数と液晶ドラ
イバの駆動電圧並びに液晶ドライバの基準電源端子数の
相互関係によって、様々な基準電源電圧設定が可能とな
る。つまり、液晶ドライバの設計段階において、本発明
のテスト仕様を考慮し、これらの相互関係を反映するこ
とによって、基準電源電圧設定手法の自由度は高くな
る。基準電源端子間に含まれる階調レベル数は少ないほ
ど基準電源電圧設定の自由度は高くなる。液晶ドライバ
の多階調化に対応するためには、基準電源端子数を増加
することによって対応できる。液晶ドライバの駆動電圧
については、駆動電圧仕様が高いほど基準電源端子間に
印加する電圧の割り振り方が増えるため基準電源電圧設
定の自由度は高くなる。
は、基準電源端子間に含まれる階調レベル数と液晶ドラ
イバの駆動電圧並びに液晶ドライバの基準電源端子数の
相互関係によって、様々な基準電源電圧設定が可能とな
る。つまり、液晶ドライバの設計段階において、本発明
のテスト仕様を考慮し、これらの相互関係を反映するこ
とによって、基準電源電圧設定手法の自由度は高くな
る。基準電源端子間に含まれる階調レベル数は少ないほ
ど基準電源電圧設定の自由度は高くなる。液晶ドライバ
の多階調化に対応するためには、基準電源端子数を増加
することによって対応できる。液晶ドライバの駆動電圧
については、駆動電圧仕様が高いほど基準電源端子間に
印加する電圧の割り振り方が増えるため基準電源電圧設
定の自由度は高くなる。
【００５５】なお、本発明による基準電源電圧設定手法
は、高精度電圧器を用いたテストの場合であっても、テ
スト精度を保証する点に関しては同様の効果が適用され
るものである。
は、高精度電圧器を用いたテストの場合であっても、テ
スト精度を保証する点に関しては同様の効果が適用され
るものである。
【００５６】続いて、本発明によるコンパレータ判定時
の、測定・試験機器の精度に関わらず、短時間でかつ、
高いテスト確度を保証するテストプログラムに係る特徴
と１ビット精度保証を容易に立証することを可能とした
フェイルチェック手法の実施例について述べる。
の、測定・試験機器の精度に関わらず、短時間でかつ、
高いテスト確度を保証するテストプログラムに係る特徴
と１ビット精度保証を容易に立証することを可能とした
フェイルチェック手法の実施例について述べる。
【００５７】先ず、本発明による基準電源電圧設定手法
による階調出力電圧テストに係り、各階調出力電圧をコ
ンパレータ判定にてテストを実施した場合の設定フロー
と問題点を説明する。図５に、従来の階調出力電圧をコ
ンパレータ判定によってテストする場合に必要な過程を
示すフローチャート図を示す。
による階調出力電圧テストに係り、各階調出力電圧をコ
ンパレータ判定にてテストを実施した場合の設定フロー
と問題点を説明する。図５に、従来の階調出力電圧をコ
ンパレータ判定によってテストする場合に必要な過程を
示すフローチャート図を示す。
【００５８】まず、ステップＳ１１にて液晶ドライバの
駆動用電源と上述した基準電源電圧設定法による基準電
源の投入を行う。続いて、ステップＳ１２にて、入力デ
ータパターンプログラムの指定を行う。ここでの入力デ
ータパターンは、液晶ドライバが出力する階調出力電圧
を決定する画像（各ＲＧＢ出力に対応したグレースケー
ルレベル）データを意味している。通常の階調出力電圧
テスト以外の機能試験では１階調レベル検査に１データ
パターンプログラムを用いていた。従って、階調出力電
圧テストをコンパレータ判定にてテスト実施する場合、
全階調出力電圧レベルを検査するために全階調数分のデ
ータパターンプログラムが必要となる。半導体検査装置
に設定可能なパターンプログラムの本数は制限されてい
るため、階調出力電圧テストのコンパレータ判定化は困
難となる。
駆動用電源と上述した基準電源電圧設定法による基準電
源の投入を行う。続いて、ステップＳ１２にて、入力デ
ータパターンプログラムの指定を行う。ここでの入力デ
ータパターンは、液晶ドライバが出力する階調出力電圧
を決定する画像（各ＲＧＢ出力に対応したグレースケー
ルレベル）データを意味している。通常の階調出力電圧
テスト以外の機能試験では１階調レベル検査に１データ
パターンプログラムを用いていた。従って、階調出力電
圧テストをコンパレータ判定にてテスト実施する場合、
全階調出力電圧レベルを検査するために全階調数分のデ
ータパターンプログラムが必要となる。半導体検査装置
に設定可能なパターンプログラムの本数は制限されてい
るため、階調出力電圧テストのコンパレータ判定化は困
難となる。
【００５９】次に、コンパレータ判定に必要となる判定
幅の設定と階調出力電圧期待値レベルの設定を行う。こ
れは、検査対象となる階調出力電圧レベルに対して、そ
の上限レベルと下限レベルを設定し、階調出力電圧レベ
ルを挟み込んだ状態で検査するものである。隣接する上
下の階調電圧レベルとは電位差が大きくなるために実現
可能な手法となる。ここで、上限レベルと下限レベルの
設定電圧値については基準電源の設定状態を考慮した値
に設定する。例えば、テスト対象となる基準電源端子間
に２０階調分の階調レベルが存在し、その基準電源端子
間に４［Ｖ］の基準電源投入電位差を設定すると、隣接
階調出力電位差は４０００［ｍＶ］／２０階調＝２００
［ｍＶ／階調］が得られる。また、コンパレータの判定
幅は液晶ドライバの出力電圧特性による出力端子間ばら
つき電圧（ここでは３０［ｍＶ］とすると）を考慮し、
かつ隣接階調出力電圧レベル領域にかからない値として
±（２００［ｍＶ］−３０［ｍＶ］）と設定する。ただ
し、コンパレータの電圧認識精度は約±１００［ｍＶ］
であることから、コンパレータの判定幅の許容値は±１
００［ｍＶ］〜±１７０［ｍＶ］となる。
幅の設定と階調出力電圧期待値レベルの設定を行う。こ
れは、検査対象となる階調出力電圧レベルに対して、そ
の上限レベルと下限レベルを設定し、階調出力電圧レベ
ルを挟み込んだ状態で検査するものである。隣接する上
下の階調電圧レベルとは電位差が大きくなるために実現
可能な手法となる。ここで、上限レベルと下限レベルの
設定電圧値については基準電源の設定状態を考慮した値
に設定する。例えば、テスト対象となる基準電源端子間
に２０階調分の階調レベルが存在し、その基準電源端子
間に４［Ｖ］の基準電源投入電位差を設定すると、隣接
階調出力電位差は４０００［ｍＶ］／２０階調＝２００
［ｍＶ／階調］が得られる。また、コンパレータの判定
幅は液晶ドライバの出力電圧特性による出力端子間ばら
つき電圧（ここでは３０［ｍＶ］とすると）を考慮し、
かつ隣接階調出力電圧レベル領域にかからない値として
±（２００［ｍＶ］−３０［ｍＶ］）と設定する。ただ
し、コンパレータの電圧認識精度は約±１００［ｍＶ］
であることから、コンパレータの判定幅の許容値は±１
００［ｍＶ］〜±１７０［ｍＶ］となる。
【００６０】なお、このコンパレータの判定幅の許容値
については、テスト精度を決定するものであるため、後
述するフェイルチェック手法により最適なコンパレータ
の判定幅電圧を設定する。また、これは液晶ドライバ仕
様に関して、基準電源入力端子間の各階調出力電圧レベ
ルはガンマ補正抵抗特性に依存しており、均等に等分劃
されていないことに対応するものである。
については、テスト精度を決定するものであるため、後
述するフェイルチェック手法により最適なコンパレータ
の判定幅電圧を設定する。また、これは液晶ドライバ仕
様に関して、基準電源入力端子間の各階調出力電圧レベ
ルはガンマ補正抵抗特性に依存しており、均等に等分劃
されていないことに対応するものである。
【００６１】階調出力電圧期待値レベルの設定は、基準
電源電圧設定値によって計算される該当テスト階調の階
調出力電圧レベル（液晶ドライバ仕様の階調出力電圧理
想値計算式より算出する）と、上記に求めたコンパレー
タの判定幅より上限値と下限値を計算したものである。
電源電圧設定値によって計算される該当テスト階調の階
調出力電圧レベル（液晶ドライバ仕様の階調出力電圧理
想値計算式より算出する）と、上記に求めたコンパレー
タの判定幅より上限値と下限値を計算したものである。
【００６２】最後に、このテスト対象となる階調出力電
圧レベルについて、検査階調番号を設定し、ステップＳ
１３にて、先に設定しているデータパターンプログラム
を実行することで、判定することができる。上記のテス
ト設定ステップＳ１２、Ｓ１３を、テストする液晶ドラ
イバの階調出力電圧レベル数分、繰り返すことにより、
全ての階調出力電圧レベルのテストを実施する。従っ
て、全階調出力電圧レベルのテストを実施するテストプ
ログラムは非常に長大なものとなる上、コンパレータの
判定幅の許容値の最適化やテストプログラムのデバッ
グ、修正等に費やす時間は膨大なものとなる。
圧レベルについて、検査階調番号を設定し、ステップＳ
１３にて、先に設定しているデータパターンプログラム
を実行することで、判定することができる。上記のテス
ト設定ステップＳ１２、Ｓ１３を、テストする液晶ドラ
イバの階調出力電圧レベル数分、繰り返すことにより、
全ての階調出力電圧レベルのテストを実施する。従っ
て、全階調出力電圧レベルのテストを実施するテストプ
ログラムは非常に長大なものとなる上、コンパレータの
判定幅の許容値の最適化やテストプログラムのデバッ
グ、修正等に費やす時間は膨大なものとなる。
【００６３】下記に、上記に示したテスト設定フローに
対する問題点を解決するデータパターンプログラムとテ
ストプログラムに係る特徴を詳細に説明する。図６に、
本発明による基準電源電圧設定手法により、かつ、最適
なコンパレータの判定幅電圧の設定と液晶ドライバの入
力データと階調出力電圧関係の１ビットデータ精度保証
を立証することを可能としたテストフローチャート図を
示す。
対する問題点を解決するデータパターンプログラムとテ
ストプログラムに係る特徴を詳細に説明する。図６に、
本発明による基準電源電圧設定手法により、かつ、最適
なコンパレータの判定幅電圧の設定と液晶ドライバの入
力データと階調出力電圧関係の１ビットデータ精度保証
を立証することを可能としたテストフローチャート図を
示す。
【００６４】図６のフローチャートは図５に示したフロ
ーチャートと基準電源電圧設定のみ共通であり、各階調
出力電圧レベル毎に設定を変更する項目について、工夫
している。
ーチャートと基準電源電圧設定のみ共通であり、各階調
出力電圧レベル毎に設定を変更する項目について、工夫
している。
【００６５】まず、ステップＳ２１にて液晶ドライバの
駆動用電源と上述した基準電源電圧設定法による基準電
源の投入を行う。続いて、入力データパターンプログラ
ムの指定を行う。先に示した半導体検査装置に設定可能
なパターンプログラムの本数は制限されている問題点に
ついて、当手法では入力データパターンプログラムは検
査対象となる階調レベルデータを順次連結し、各階調レ
ベル毎に実行データのスタートアドレス、ストップアド
レスを設定することにより１本化している。
駆動用電源と上述した基準電源電圧設定法による基準電
源の投入を行う。続いて、入力データパターンプログラ
ムの指定を行う。先に示した半導体検査装置に設定可能
なパターンプログラムの本数は制限されている問題点に
ついて、当手法では入力データパターンプログラムは検
査対象となる階調レベルデータを順次連結し、各階調レ
ベル毎に実行データのスタートアドレス、ストップアド
レスを設定することにより１本化している。
【００６６】次に、コンパレータ判定に必要となる判定
幅の設定を行う。これは、検査対象となる階調出力電圧
レベルに対して、その上限レベルと下限レベルを設定
し、階調出力電圧レベルを挟み込んだ状態で検査するも
のである。ここで、上限レベルと下限レベルの設定電圧
値の設定例（方法）については、上記と共通である。
幅の設定を行う。これは、検査対象となる階調出力電圧
レベルに対して、その上限レベルと下限レベルを設定
し、階調出力電圧レベルを挟み込んだ状態で検査するも
のである。ここで、上限レベルと下限レベルの設定電圧
値の設定例（方法）については、上記と共通である。
【００６７】続いて、テストフローのステップＳ２２に
移行する。ここでは、テスト対象となる基準電源端子間
に含まれる全ての階調出力電圧レベルを１階調レベル
毎、順次検査していくため、検査階調番号、階調出力電
圧期待値レベルの設定、入力階調データのスタートアド
レス、ストップアドレスの指定を全て変数設定とする。
階調出力電圧期待値レベルの設定は、基準電源電圧設定
値によって計算される該当テスト階調の階調出力電圧レ
ベル（液晶ドライバ仕様の階調出力電圧理想値計算式よ
り算出する）と、上記に求めたコンパレータの判定幅よ
り上限値と下限値を計算したものであるが、階調出力電
圧レベル毎に出力期待値レベルが読み込まれ、同時にス
テップＳ２１で設定したコンパレータの判定レベルとな
る上限と下限値が自動的に反映される設定としている。
最後にステップＳ２３にて、先に設定しているデータパ
ターンプログラムを実行することで、判定することがで
きる。
移行する。ここでは、テスト対象となる基準電源端子間
に含まれる全ての階調出力電圧レベルを１階調レベル
毎、順次検査していくため、検査階調番号、階調出力電
圧期待値レベルの設定、入力階調データのスタートアド
レス、ストップアドレスの指定を全て変数設定とする。
階調出力電圧期待値レベルの設定は、基準電源電圧設定
値によって計算される該当テスト階調の階調出力電圧レ
ベル（液晶ドライバ仕様の階調出力電圧理想値計算式よ
り算出する）と、上記に求めたコンパレータの判定幅よ
り上限値と下限値を計算したものであるが、階調出力電
圧レベル毎に出力期待値レベルが読み込まれ、同時にス
テップＳ２１で設定したコンパレータの判定レベルとな
る上限と下限値が自動的に反映される設定としている。
最後にステップＳ２３にて、先に設定しているデータパ
ターンプログラムを実行することで、判定することがで
きる。
【００６８】もし、この判定結果がＦＡＩＬであれば即
時にテストエンドとなり、ＰＡＳＳの場合はステップＳ
２２に戻り、次の階調出力電圧レベルを実行し、この時
テスト対象として設定している基準電源電圧端子間に含
まれる全ての階調出力電圧レベルのテストを繰り返す。
時にテストエンドとなり、ＰＡＳＳの場合はステップＳ
２２に戻り、次の階調出力電圧レベルを実行し、この時
テスト対象として設定している基準電源電圧端子間に含
まれる全ての階調出力電圧レベルのテストを繰り返す。
【００６９】以上のことから、検査階調レベル単位で、
入力階調レベルデータと出力電圧期待値レベル（比較判
定回路による判定値レベル）と検査階調番号の時間的設
定の相互関係を一致させることを実現している。なお、
１階調レベル毎に行われる検査は、指定した階調レベル
まで順次繰り返され、検査対象となる階調出力電圧レベ
ルの全てがＰＡＳＳすると、次の基準電源の設定に対応
した階調レベルの検査に移行する。途中の階調レベルで
ＦＡＩＬした場合は、その時点でテストエンドとなる。
高精度電圧計によるテストが全階調、全出力分の階調出
力電圧測定データを一旦メモリに格納し、演算処理にて
判定を行う手法に比べて、同一の不良デバイスの検査に
おいても、テスト時間の短縮効果がある。
入力階調レベルデータと出力電圧期待値レベル（比較判
定回路による判定値レベル）と検査階調番号の時間的設
定の相互関係を一致させることを実現している。なお、
１階調レベル毎に行われる検査は、指定した階調レベル
まで順次繰り返され、検査対象となる階調出力電圧レベ
ルの全てがＰＡＳＳすると、次の基準電源の設定に対応
した階調レベルの検査に移行する。途中の階調レベルで
ＦＡＩＬした場合は、その時点でテストエンドとなる。
高精度電圧計によるテストが全階調、全出力分の階調出
力電圧測定データを一旦メモリに格納し、演算処理にて
判定を行う手法に比べて、同一の不良デバイスの検査に
おいても、テスト時間の短縮効果がある。
【００７０】他方、上記の効果により、１ビット精度保
証を容易に立証する手段として考案したフェイルチェッ
ク手法について述べる。ここで述べるフェイルチェック
とは、所定の階調入力データに対して、入力データの取
り込み不良等により、期待値以外の出力電圧が出力され
ている場合、これを検査で確実に不良として選別できて
いることを立証するものである。例えば、コンパレータ
の判定レベル領域が大きすぎ、入力データの１ビット化
け不良（出力階調電圧が１階調レベル分ずれる）を良品
として選別しないことを確認することによって、ビット
精度保証するものである。
証を容易に立証する手段として考案したフェイルチェッ
ク手法について述べる。ここで述べるフェイルチェック
とは、所定の階調入力データに対して、入力データの取
り込み不良等により、期待値以外の出力電圧が出力され
ている場合、これを検査で確実に不良として選別できて
いることを立証するものである。例えば、コンパレータ
の判定レベル領域が大きすぎ、入力データの１ビット化
け不良（出力階調電圧が１階調レベル分ずれる）を良品
として選別しないことを確認することによって、ビット
精度保証するものである。
【００７１】上述の通り、入力階調データと出力電圧期
待値レベル（比較判定回路による判定値レベル）と検査
階調番号の時間的設定変化の相互関係は検査対象階調レ
ベル単位で、常時一致している。従って、Ｎ階調レベル
をテスト対象となっている場合はＮ階調に対応した階調
データ入力と出力電圧期待値が設定されている。そこ
で、フェイルチェックでは、このＮ階調レベルをテスト
対象となっている場合の出力電圧期待値をＮ＋１階調レ
ベル、Ｎ−１階調レベルの出力電圧期待値に変更し、全
階調レベルについて全フェイルすることを確認する。上
述の通り、出力電圧期待値は変数設定されているため、
プログラムの容易な変更によって実行できる。なお、階
調入力データのアドレスを１階調分変更することによっ
ても、同様の効果が得られる。Ｎ＋１階調レベル、Ｎ−
１階調レベルの期待値は入力データのビット下位１ビッ
トを示していることから、このフェイルチェック手法に
より完成されたテストプログラムによる検査は１ビット
精度保証を実現したものとなる。
待値レベル（比較判定回路による判定値レベル）と検査
階調番号の時間的設定変化の相互関係は検査対象階調レ
ベル単位で、常時一致している。従って、Ｎ階調レベル
をテスト対象となっている場合はＮ階調に対応した階調
データ入力と出力電圧期待値が設定されている。そこ
で、フェイルチェックでは、このＮ階調レベルをテスト
対象となっている場合の出力電圧期待値をＮ＋１階調レ
ベル、Ｎ−１階調レベルの出力電圧期待値に変更し、全
階調レベルについて全フェイルすることを確認する。上
述の通り、出力電圧期待値は変数設定されているため、
プログラムの容易な変更によって実行できる。なお、階
調入力データのアドレスを１階調分変更することによっ
ても、同様の効果が得られる。Ｎ＋１階調レベル、Ｎ−
１階調レベルの期待値は入力データのビット下位１ビッ
トを示していることから、このフェイルチェック手法に
より完成されたテストプログラムによる検査は１ビット
精度保証を実現したものとなる。
【００７２】
【発明の効果】以上詳述したように本発明によれば、階
調出力電圧試験における高いテスト精度の確保と、試験
時間の短時間化を同時に実現することができる。高精度
電圧計によるテスト時間は液晶ドライバの階調出力電圧
を縦列的に１階調レベルを１出力毎測定することに対
し、コンパレータ判定では、液晶ドライバの階調出力電
圧を並列的に全出力同時判定できることから、４８０出
力の２５６階調出力の液晶ドライバモデルでテスト時間
を計算した場合、この液晶ドライバの階調出力電圧駆動
時間（出力遅延時間を含む）を２０［μＳ］とすると、
高精度電圧計による電圧計測時間は４８０＊２５６＊２
０＝２４５７．６［ｍＳ］となる。
調出力電圧試験における高いテスト精度の確保と、試験
時間の短時間化を同時に実現することができる。高精度
電圧計によるテスト時間は液晶ドライバの階調出力電圧
を縦列的に１階調レベルを１出力毎測定することに対
し、コンパレータ判定では、液晶ドライバの階調出力電
圧を並列的に全出力同時判定できることから、４８０出
力の２５６階調出力の液晶ドライバモデルでテスト時間
を計算した場合、この液晶ドライバの階調出力電圧駆動
時間（出力遅延時間を含む）を２０［μＳ］とすると、
高精度電圧計による電圧計測時間は４８０＊２５６＊２
０＝２４５７．６［ｍＳ］となる。
【００７３】なお、この値は電圧計測時間を示すもので
あり、実際の総テスト時間は各電圧データのメモリ格納
と演算処理時間が別途加算されたものとなる。コンパレ
ータ判定によるテスト時間は全出力一括同時判定できる
ことから、１＊２５６＊２０＝５．１２［ｍＳ］となる
ことから、従来までの高精度電圧計によるテスト時間に
対して、テスト時間は４８０分の１（液晶ドライバの出
力端子数分の１）に時間短縮できる。
あり、実際の総テスト時間は各電圧データのメモリ格納
と演算処理時間が別途加算されたものとなる。コンパレ
ータ判定によるテスト時間は全出力一括同時判定できる
ことから、１＊２５６＊２０＝５．１２［ｍＳ］となる
ことから、従来までの高精度電圧計によるテスト時間に
対して、テスト時間は４８０分の１（液晶ドライバの出
力端子数分の１）に時間短縮できる。
【００７４】また、本発明は従来の安価な半導体試験装
置に特別な検査回路を付加することなく、今後の多出力
化、多階調化する液晶ドライバのテストに対しても対応
が可能であり、試験コストの低減に大きく寄与でき、ま
た既存設備の活用を実現することができる。
置に特別な検査回路を付加することなく、今後の多出力
化、多階調化する液晶ドライバのテストに対しても対応
が可能であり、試験コストの低減に大きく寄与でき、ま
た既存設備の活用を実現することができる。
【図１】本発明の一実施形態である、基準電源生成回路
がガンマ補正抵抗方式の液晶ドライバＬＳＩについて基
準電源電圧の投入設定の回路構成図である。
がガンマ補正抵抗方式の液晶ドライバＬＳＩについて基
準電源電圧の投入設定の回路構成図である。
【図２】同実施形態の動作説明に供する階調出力電圧波
形図である。
形図である。
【図３】本発明の他の実施形態である、基準電源生成回
路がガンマ補正抵抗方式の液晶ドライバについて基準電
源電圧の投入設定の回路構成図である。
路がガンマ補正抵抗方式の液晶ドライバについて基準電
源電圧の投入設定の回路構成図である。
【図４】本発明の他の実施形態である、基準電源生成回
路がガンマ補正抵抗方式の液晶ドライバについて基準電
源電圧の投入設定の回路構成図である。
路がガンマ補正抵抗方式の液晶ドライバについて基準電
源電圧の投入設定の回路構成図である。
【図５】従来のコンパレータ判定に供するテストフロー
チャート図である。
チャート図である。
【図６】本発明の実施形態に供するテストフローチャー
ト図である。
ト図である。
【図７】従来の液晶ドライバＬＳＩ検査装置の高精度電
圧測定器判定に供するブロック構成を示す構成図であ
る。
圧測定器判定に供するブロック構成を示す構成図であ
る。
【図８】従来の液晶ドライバＬＳＩ検査装置のコンパレ
ータ判定に供するブロック構成を示す構成図である。
ータ判定に供するブロック構成を示す構成図である。
【図９】従来の基準電源電圧の投入設定時の動作説明に
供する階調出力電圧波形図である。
供する階調出力電圧波形図である。
【図１０】特開２０００−１６５２４４公報に開示され
ている液晶ドライバを示す回路構成図である。
ている液晶ドライバを示す回路構成図である。
【図１１】従来の基準電源電圧の投入設定に供する回路
構成図である。
構成図である。
１ 液晶ドライバＬＳＩ ２−１、２−２、…２−ｍ ＤＡコンバータ ３−１、３−２、…３−ｍ 液晶ドライバの出力端子 ４ データメモリ ５ 高精度アナログ電圧測定器 ６−１、６−２、…６−ｘ 液晶ドライバの基準電源電
圧入力端子 ７ テスタ電源 ８ 液晶ドライバの基準電圧生成回路 ９ 演算装置 １０ 半導体試験装置テスタ １１−１、１１−２、…１１−ｍ テスタチャンネル １２−１、１２−２、…１２−ｍ コンパレータ １３ ガンマ補正抵抗 Ｖ１、Ｖ２、…Ｖ６ 液晶ドライバの基準電源電圧入力
端子
圧入力端子 ７ テスタ電源 ８ 液晶ドライバの基準電圧生成回路 ９ 演算装置 １０ 半導体試験装置テスタ １１−１、１１−２、…１１−ｍ テスタチャンネル １２−１、１２−２、…１２−ｍ コンパレータ １３ ガンマ補正抵抗 Ｖ１、Ｖ２、…Ｖ６ 液晶ドライバの基準電源電圧入力
端子
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 1/76 Ｈ０１Ｌ 27/04 Ｔ // Ｇ０２Ｆ 1/133 ５７５ Ｆターム(参考） 2G032 AA09 AC03 AE14 AG01 AG10 AL16 2H093 NA53 NC03 NC24 NC25 NC58 NC90 ND56 NE07 5F038 BB04 BB08 BE09 DF01 DF03 DT09 EZ20 5J022 AB05 AC05 BA01 BA05 CB01 CB02 CF01 CG01
Claims (8)
- 【請求項１】 複数個のＤＡコンバータと階調出力電圧
特性を決定する基準電圧生成回路とを内蔵する半導体集
積回路を、前記階調出力電圧と基準電圧を比較判定する
比較判定回路を有する半導体試験装置により検査する検
査方法において、 前記基準電圧生成回路に印加する基準電源入力端子に異
なる電圧を設定することにより、検査対象となる階調レ
ベル区間を決定し、前記半導体試験装置から前記基準電
源入力端子間に該電圧を供給して、その区間の階調レベ
ルの入力階調データ信号と階調出力電圧とを対応付ける
ことにより、前記半導体試験装置によって階調出力電圧
検査をデジタル判定化することを特徴とする半導体集積
回路の検査方法。 - 【請求項２】 前記半導体試験装置から基準電源入力端
子間に供給された電圧に応じて、前記基準電圧生成回路
は、前記半導体集積回路の各アナログ電圧出力の隣接階
調出力電位差を拡大、若しくは縮小することを特徴とす
る請求項１に記載の半導体集積回路の検査方法。 - 【請求項３】 前記ＤＡコンバータと基準電圧生成回路
は、前記半導体試験装置から供給される電圧設定と入力
データとの対応付けにより、アナログ電圧出力の出力レ
ベルを選択試験することを特徴とする請求項１に記載の
半導体集積回路の検査方法。 - 【請求項４】 各出力電圧レベルに対応した入力データ
と半導体集積回路仕様における出力電圧期待値計算とそ
の出力電圧期待値レベルの設定、および出力電圧の判定
を行う前記比較判定回路の電圧判定値レベル、検査番号
の時間的設定変化の相互関係を一括に、アドレスもしく
は変数管理としたことにより、試験精度に関する信頼性
を立証することを可能とした請求項１に記載の半導体集
積回路の検査方法。 - 【請求項５】 複数個のＤＡコンバータと階調出力電圧
特性を決定する基準電圧生成回路とを内蔵する半導体集
積回路を、前記階調出力電圧と基準電圧を比較判定回路
により比較判定する検査装置において、 前記半導体集積回路の検査対象となる階調レベル区間の
一方の端部の基準電源入力端子と、該区間の他方の端部
の基準電源入力端子に、異なる電圧を出力することを特
徴とする半導体集積回路の検査装置。 - 【請求項６】 半導体集積回路の検査対象となる階調レ
ベル区間の少なくとも一方の端部の基準電源入力端子を
含む２以上の基準電源入力端子に前記電圧を出力するこ
とを特徴とする請求項５記載の半導体集積回路の検査装
置。 - 【請求項７】 半導体集積回路の検査対象となる階調レ
ベル区間に半導体試験装置と接続されない基準電源入力
端子を有することを特徴とする請求項５記載の半導体集
積回路の検査装置。 - 【請求項８】 半導体集積回路の検査対象となる階調レ
ベル区間を２以上有することを特徴とする請求項５記載
の半導体集積回路の検査装置。
Priority Applications (5)
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|---|---|---|---|
| JP2000299844A JP3617621B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体集積回路の検査装置及びその検査方法 |
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| US09/941,683 US6879174B2 (en) | 2000-09-29 | 2001-08-30 | Testing method and testing device for semiconductor integrated circuits |
| CNB011411724A CN1201160C (zh) | 2000-09-29 | 2001-09-29 | 用于测试液晶驱动器的半导体集成电路的测试方法和装置 |
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| JP2000299844A JP3617621B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体集積回路の検査装置及びその検査方法 |
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|---|---|
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ID=18781597
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| JP2006317398A (ja) * | 2005-05-16 | 2006-11-24 | Sharp Corp | 半導体集積回路および半導体集積回路を搭載した製品のテスト方法 |
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| JP2007278714A (ja) * | 2006-04-03 | 2007-10-25 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP2008216442A (ja) * | 2007-03-01 | 2008-09-18 | Nec Electronics Corp | 表示パネルのデータ側駆動回路、及びそのテスト方法 |
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| CN1323432C (zh) * | 2004-08-18 | 2007-06-27 | 华为技术有限公司 | 一种用于互连可靠性评估的测试装置 |
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