JPS60259018A - コンパレ−タのキヤリブレ−シヨン方式 - Google Patents
コンパレ−タのキヤリブレ−シヨン方式Info
- Publication number
- JPS60259018A JPS60259018A JP11570184A JP11570184A JPS60259018A JP S60259018 A JPS60259018 A JP S60259018A JP 11570184 A JP11570184 A JP 11570184A JP 11570184 A JP11570184 A JP 11570184A JP S60259018 A JPS60259018 A JP S60259018A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- output
- time
- comparators
- variance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はコン・ぐレータのキャリブレーション方式（入
力に対する出力の遅れ時間と直流判定点の複数コンパレ
ータ間のばらつきを較正すること）に関する。
力に対する出力の遅れ時間と直流判定点の複数コンパレ
ータ間のばらつきを較正すること）に関する。
従来、複数のコンパレータ間のキャリブレーションはそ
の遅れ時間のばらつきのみを較正してお夛、キャリブレ
ーションの直流判定点のばらつきについては配慮がはら
れれていなかった。
の遅れ時間のばらつきのみを較正してお夛、キャリブレ
ーションの直流判定点のばらつきについては配慮がはら
れれていなかった。
しかしながらキャリブレーションの直流判定点のばらつ
きがあった場合、コンパレータ間の測定値のばらつきが
多くなるケースがある。そのケースというのは、入力レ
ベルの変動が非常に低速（例えば０．００１Ｖ／μＩＡ
）である場合で、この場合コン・デレータ間で直流判定
点がずれていると、測定時間に大きなばらつき（誤差）
が生じてしまうものである。
きがあった場合、コンパレータ間の測定値のばらつきが
多くなるケースがある。そのケースというのは、入力レ
ベルの変動が非常に低速（例えば０．００１Ｖ／μＩＡ
）である場合で、この場合コン・デレータ間で直流判定
点がずれていると、測定時間に大きなばらつき（誤差）
が生じてしまうものである。
本発明は上記実情に鑑みてなされたもので、コン・９レ
ータの判定直流電圧のばらつきをキャリブレーションで
きるようにしたコンパレータのキャリブレーション方式
を提供しようとするものである。
ータの判定直流電圧のばらつきをキャリブレーションで
きるようにしたコンパレータのキャリブレーション方式
を提供しようとするものである。
本発明は、変化が非常に低速の入力波形をつかって、直
流判′定点のばらつきを測定時間の差として高感度５求
められるようにしたものである。
流判′定点のばらつきを測定時間の差として高感度５求
められるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図において１は基準コンパレータ、２ｔｄ被＃ヤリフレ
ージヨン・コンパレータ、３゜４はオペアンプ、ｒｌ
＋ｒ２ 、ｒ３は抵抗、５はコンパレータのｖＴＨ（ス
レッショルドを圧）を可変にするためのキャリブレーシ
ョンＤＡＣ（デシタル−アナログ、変換器）、６は低速
スローフ波形（例えばＯ，０ＯＩＶ／μｓ ） Ｖ−の
発生器、７はコン・、ＯＬ／−タ１，２間の入力Ｖ、に
対する応答ｎ 時間差ｔ′ｔ−求める時間差測定部、８は上記時間差ｔ
と入力ｖｉｎの傾斜からコンパレータ間の応答の時間差
ｔが零になるようにコンパレータのスレッショルド電圧
を再設定する等の制御を行なう２ンビーータである。
図において１は基準コンパレータ、２ｔｄ被＃ヤリフレ
ージヨン・コンパレータ、３゜４はオペアンプ、ｒｌ
＋ｒ２ 、ｒ３は抵抗、５はコンパレータのｖＴＨ（ス
レッショルドを圧）を可変にするためのキャリブレーシ
ョンＤＡＣ（デシタル−アナログ、変換器）、６は低速
スローフ波形（例えばＯ，０ＯＩＶ／μｓ ） Ｖ−の
発生器、７はコン・、ＯＬ／−タ１，２間の入力Ｖ、に
対する応答ｎ 時間差ｔ′ｔ−求める時間差測定部、８は上記時間差ｔ
と入力ｖｉｎの傾斜からコンパレータ間の応答の時間差
ｔが零になるようにコンパレータのスレッショルド電圧
を再設定する等の制御を行なう２ンビーータである。
第２図は上記構成の動作を説明するための波形図である
。１ずコンピュータ８でキャリブレーションＤＡＣ５の
出力ａ’５零にして全コン・ぐレータに同じスレッショ
ルド電圧が入力されるようにする。この時Ｎ１点の電圧
ｖＮ１は２ Ｎ１ ・・・・・・・（１） “ −−］丁ｖＴ”１ またＮ２点の電圧ｖＮ２は ｙ −ＶＴＲ’ ・・・・・・・（２）Ｎ２ ｒ、 ｒ
３ 上記したように（２）式でａの値は零にされているカラ
、コンパレータ１，２のスレッショルド電圧として、同
じ（１）式の電圧が入力される。このようにしてから、
全コン・ぞレータに同じ低速ス’ ７’ （例エバ０．
００１Ｖ／μｓ ）の入力ｖｉｎ ｆ加える。この時コ
ンパレータ２は未キャリブレーションであるため、コン
ツヤレータ出力Ｖ。ｕｔｉに対してＶ。ｕｔ２ はばら
つくから、このばらつきの時間ｔ（第２図径間）の値を
時間差測定部７でめ、このｔの値と入力ｖｉｎの傾斜か
ら補正値をコンピュータ８でめ、この補正値でキャリブ
レーションＤＡＣの出力ａｔ、時間差ｔが零になるよう
に設定する。このようにしてＮ２点の電圧（スレ１．シ
ョルド電圧）が較正され、直流判定点のキャリブレーシ
ョンが可能となるものである。
。１ずコンピュータ８でキャリブレーションＤＡＣ５の
出力ａ’５零にして全コン・ぐレータに同じスレッショ
ルド電圧が入力されるようにする。この時Ｎ１点の電圧
ｖＮ１は２ Ｎ１ ・・・・・・・（１） “ −−］丁ｖＴ”１ またＮ２点の電圧ｖＮ２は ｙ −ＶＴＲ’ ・・・・・・・（２）Ｎ２ ｒ、 ｒ
３ 上記したように（２）式でａの値は零にされているカラ
、コンパレータ１，２のスレッショルド電圧として、同
じ（１）式の電圧が入力される。このようにしてから、
全コン・ぞレータに同じ低速ス’ ７’ （例エバ０．
００１Ｖ／μｓ ）の入力ｖｉｎ ｆ加える。この時コ
ンパレータ２は未キャリブレーションであるため、コン
ツヤレータ出力Ｖ。ｕｔｉに対してＶ。ｕｔ２ はばら
つくから、このばらつきの時間ｔ（第２図径間）の値を
時間差測定部７でめ、このｔの値と入力ｖｉｎの傾斜か
ら補正値をコンピュータ８でめ、この補正値でキャリブ
レーションＤＡＣの出力ａｔ、時間差ｔが零になるよう
に設定する。このようにしてＮ２点の電圧（スレ１．シ
ョルド電圧）が較正され、直流判定点のキャリブレーシ
ョンが可能となるものである。
このようにしてコン・ぐレータ２の直流判定点のばらつ
きを自動的にキャリブレーションできる。また入力ｖｉ
ｎは低スローグなので、コン７やレータ出力量時間差ｔ
が犬とな９、つまシ直流判定点のばらつき’４ｔが高感
度にめられ、結果として直流判定点を高精度にキャリブ
レーションできる。ちなみに入力Ｖｉｎとして０．００
１Ｖ／ｉｔ ｓ程度の波形を入力した際、１ｍＶの判定
直流電圧の差があると、１μＳのＶ。ｕｔｌとＶ。ｕｔ
２との差となシ、容易に検出できる。また上記のように
キャリブレーションされた第１．第２のコンパレータを
用い、それぞれに第３図のような入力が供給されたとき
の測定時間Ｔｉ測定する場合、本方式によシ直流判定点
がキャリブレーションされるから、高精度な測定が可能
となるものである。
きを自動的にキャリブレーションできる。また入力ｖｉ
ｎは低スローグなので、コン７やレータ出力量時間差ｔ
が犬とな９、つまシ直流判定点のばらつき’４ｔが高感
度にめられ、結果として直流判定点を高精度にキャリブ
レーションできる。ちなみに入力Ｖｉｎとして０．００
１Ｖ／ｉｔ ｓ程度の波形を入力した際、１ｍＶの判定
直流電圧の差があると、１μＳのＶ。ｕｔｌとＶ。ｕｔ
２との差となシ、容易に検出できる。また上記のように
キャリブレーションされた第１．第２のコンパレータを
用い、それぞれに第３図のような入力が供給されたとき
の測定時間Ｔｉ測定する場合、本方式によシ直流判定点
がキャリブレーションされるから、高精度な測定が可能
となるものである。
以上説明した如く本発明によれば、コン・ぐレータの直
流判定点のばらつきを自や的にキャリブレーションでき
、また高精度の測定時間が得られるなどの利点を有した
コンパレータのキャリブレーション方式が提供できるも
のである。 ′
流判定点のばらつきを自や的にキャリブレーションでき
、また高精度の測定時間が得られるなどの利点を有した
コンパレータのキャリブレーション方式が提供できるも
のである。 ′
第１図は本発明の一実施例を示す構成図、第２図は同構
成の動作を説明するための波得図、第３図は本発明の詳
細な説明するための波形図である。 １．２・・・コン・ぐレータ、３，４・・・オペアンプ
、５・・・キャリブレーションＤｋＣ，６・・・■１ｎ
発生器、７・・・時間差測定部、８・・・コンバータ、
ｒ１〜ｒ３・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 Ｖｏｕｔ２ −一一一一計一
成の動作を説明するための波得図、第３図は本発明の詳
細な説明するための波形図である。 １．２・・・コン・ぐレータ、３，４・・・オペアンプ
、５・・・キャリブレーションＤｋＣ，６・・・■１ｎ
発生器、７・・・時間差測定部、８・・・コンバータ、
ｒ１〜ｒ３・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 Ｖｏｕｔ２ −一一一一計一
Claims (1)
- 複数のコンパレータト、該コンパレータのスレッショル
ド電圧を独かく４設定する手段と、前記各コン・ぞレー
タに、直線的に傾斜する入力電圧を印加する手段と、前
記コンパレータ間の前記入力電圧に対する応答の時間差
をめこの時間差と前記入力電圧の傾斜から前記各コン７
やレークの出力間の応答の時間差がなくなるようにコア
ノ４レータのスレッショルド電圧ｆ再設定する手段と
を具備したことを特徴とするコンパレータのキャリブレ
ーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11570184A JPS60259018A (ja) | 1984-06-06 | 1984-06-06 | コンパレ−タのキヤリブレ−シヨン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11570184A JPS60259018A (ja) | 1984-06-06 | 1984-06-06 | コンパレ−タのキヤリブレ−シヨン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60259018A true JPS60259018A (ja) | 1985-12-21 |
Family
ID=14669085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11570184A Pending JPS60259018A (ja) | 1984-06-06 | 1984-06-06 | コンパレ−タのキヤリブレ−シヨン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60259018A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024370A2 (en) * | 1999-01-29 | 2000-08-02 | Texas Instruments Deutschland Gmbh | Procedure for measuring the threshold voltage of a comparator and an application of this procedure |
| US6822485B2 (en) * | 2002-08-14 | 2004-11-23 | Guide Technology | Method for calibrating threshold levels on comparators with dithered DC signals |
| US6833715B2 (en) | 2002-07-11 | 2004-12-21 | Sharp Kabushiki Kaisha | Semiconductor testing apparatus and semiconductor testing method |
| US7466259B2 (en) * | 2006-10-27 | 2008-12-16 | Texas Instruments Incorporated | Methods and apparatus to measure a voltage on an integrated circuit |
-
1984
- 1984-06-06 JP JP11570184A patent/JPS60259018A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024370A2 (en) * | 1999-01-29 | 2000-08-02 | Texas Instruments Deutschland Gmbh | Procedure for measuring the threshold voltage of a comparator and an application of this procedure |
| EP1024370A3 (en) * | 1999-01-29 | 2006-07-26 | Texas Instruments Deutschland Gmbh | Procedure for measuring the threshold voltage of a comparator and an application of this procedure |
| US6833715B2 (en) | 2002-07-11 | 2004-12-21 | Sharp Kabushiki Kaisha | Semiconductor testing apparatus and semiconductor testing method |
| US6822485B2 (en) * | 2002-08-14 | 2004-11-23 | Guide Technology | Method for calibrating threshold levels on comparators with dithered DC signals |
| US7466259B2 (en) * | 2006-10-27 | 2008-12-16 | Texas Instruments Incorporated | Methods and apparatus to measure a voltage on an integrated circuit |
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