JPS60259018A - コンパレ−タのキヤリブレ−シヨン方式 - Google Patents
コンパレ−タのキヤリブレ−シヨン方式Info
- Publication number
- JPS60259018A JPS60259018A JP11570184A JP11570184A JPS60259018A JP S60259018 A JPS60259018 A JP S60259018A JP 11570184 A JP11570184 A JP 11570184A JP 11570184 A JP11570184 A JP 11570184A JP S60259018 A JPS60259018 A JP S60259018A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- output
- time
- comparators
- variance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はコン・ぐレータのキャリブレーション方式(入
力に対する出力の遅れ時間と直流判定点の複数コンパレ
ータ間のばらつきを較正すること)に関する。
力に対する出力の遅れ時間と直流判定点の複数コンパレ
ータ間のばらつきを較正すること)に関する。
従来、複数のコンパレータ間のキャリブレーションはそ
の遅れ時間のばらつきのみを較正してお夛、キャリブレ
ーションの直流判定点のばらつきについては配慮がはら
れれていなかった。
の遅れ時間のばらつきのみを較正してお夛、キャリブレ
ーションの直流判定点のばらつきについては配慮がはら
れれていなかった。
しかしながらキャリブレーションの直流判定点のばらつ
きがあった場合、コンパレータ間の測定値のばらつきが
多くなるケースがある。そのケースというのは、入力レ
ベルの変動が非常に低速(例えば0.001V/μIA
)である場合で、この場合コン・デレータ間で直流判定
点がずれていると、測定時間に大きなばらつき(誤差)
が生じてしまうものである。
きがあった場合、コンパレータ間の測定値のばらつきが
多くなるケースがある。そのケースというのは、入力レ
ベルの変動が非常に低速(例えば0.001V/μIA
)である場合で、この場合コン・デレータ間で直流判定
点がずれていると、測定時間に大きなばらつき(誤差)
が生じてしまうものである。
本発明は上記実情に鑑みてなされたもので、コン・9レ
ータの判定直流電圧のばらつきをキャリブレーションで
きるようにしたコンパレータのキャリブレーション方式
を提供しようとするものである。
ータの判定直流電圧のばらつきをキャリブレーションで
きるようにしたコンパレータのキャリブレーション方式
を提供しようとするものである。
本発明は、変化が非常に低速の入力波形をつかって、直
流判′定点のばらつきを測定時間の差として高感度5求
められるようにしたものである。
流判′定点のばらつきを測定時間の差として高感度5求
められるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第1
図において1は基準コンパレータ、2td被#ヤリフレ
ージヨン・コンパレータ、3゜4はオペアンプ、rl
+r2 、r3は抵抗、5はコンパレータのvTH(ス
レッショルドを圧)を可変にするためのキャリブレーシ
ョンDAC(デシタル−アナログ、変換器)、6は低速
スローフ波形(例えばO,0OIV/μs ) V−の
発生器、7はコン・、OL/−タ1,2間の入力V、に
対する応答n 時間差t′t−求める時間差測定部、8は上記時間差t
と入力vinの傾斜からコンパレータ間の応答の時間差
tが零になるようにコンパレータのスレッショルド電圧
を再設定する等の制御を行なう2ンビーータである。
図において1は基準コンパレータ、2td被#ヤリフレ
ージヨン・コンパレータ、3゜4はオペアンプ、rl
+r2 、r3は抵抗、5はコンパレータのvTH(ス
レッショルドを圧)を可変にするためのキャリブレーシ
ョンDAC(デシタル−アナログ、変換器)、6は低速
スローフ波形(例えばO,0OIV/μs ) V−の
発生器、7はコン・、OL/−タ1,2間の入力V、に
対する応答n 時間差t′t−求める時間差測定部、8は上記時間差t
と入力vinの傾斜からコンパレータ間の応答の時間差
tが零になるようにコンパレータのスレッショルド電圧
を再設定する等の制御を行なう2ンビーータである。
第2図は上記構成の動作を説明するための波形図である
。1ずコンピュータ8でキャリブレーションDAC5の
出力a’5零にして全コン・ぐレータに同じスレッショ
ルド電圧が入力されるようにする。この時N1点の電圧
vN1は2 N1 ・・・・・・・(1) “ −−]丁vT”1 またN2点の電圧vN2は y −VTR’ ・・・・・・・(2)N2 r、 r
3 上記したように(2)式でaの値は零にされているカラ
、コンパレータ1,2のスレッショルド電圧として、同
じ(1)式の電圧が入力される。このようにしてから、
全コン・ぞレータに同じ低速ス’ 7’ (例エバ0.
001V/μs )の入力vin f加える。この時コ
ンパレータ2は未キャリブレーションであるため、コン
ツヤレータ出力V。utiに対してV。ut2 はばら
つくから、このばらつきの時間t(第2図径間)の値を
時間差測定部7でめ、このtの値と入力vinの傾斜か
ら補正値をコンピュータ8でめ、この補正値でキャリブ
レーションDACの出力at、時間差tが零になるよう
に設定する。このようにしてN2点の電圧(スレ1.シ
ョルド電圧)が較正され、直流判定点のキャリブレーシ
ョンが可能となるものである。
。1ずコンピュータ8でキャリブレーションDAC5の
出力a’5零にして全コン・ぐレータに同じスレッショ
ルド電圧が入力されるようにする。この時N1点の電圧
vN1は2 N1 ・・・・・・・(1) “ −−]丁vT”1 またN2点の電圧vN2は y −VTR’ ・・・・・・・(2)N2 r、 r
3 上記したように(2)式でaの値は零にされているカラ
、コンパレータ1,2のスレッショルド電圧として、同
じ(1)式の電圧が入力される。このようにしてから、
全コン・ぞレータに同じ低速ス’ 7’ (例エバ0.
001V/μs )の入力vin f加える。この時コ
ンパレータ2は未キャリブレーションであるため、コン
ツヤレータ出力V。utiに対してV。ut2 はばら
つくから、このばらつきの時間t(第2図径間)の値を
時間差測定部7でめ、このtの値と入力vinの傾斜か
ら補正値をコンピュータ8でめ、この補正値でキャリブ
レーションDACの出力at、時間差tが零になるよう
に設定する。このようにしてN2点の電圧(スレ1.シ
ョルド電圧)が較正され、直流判定点のキャリブレーシ
ョンが可能となるものである。
このようにしてコン・ぐレータ2の直流判定点のばらつ
きを自動的にキャリブレーションできる。また入力vi
nは低スローグなので、コン7やレータ出力量時間差t
が犬とな9、つまシ直流判定点のばらつき’4tが高感
度にめられ、結果として直流判定点を高精度にキャリブ
レーションできる。ちなみに入力Vinとして0.00
1V/it s程度の波形を入力した際、1mVの判定
直流電圧の差があると、1μSのV。utlとV。ut
2との差となシ、容易に検出できる。また上記のように
キャリブレーションされた第1.第2のコンパレータを
用い、それぞれに第3図のような入力が供給されたとき
の測定時間Ti測定する場合、本方式によシ直流判定点
がキャリブレーションされるから、高精度な測定が可能
となるものである。
きを自動的にキャリブレーションできる。また入力vi
nは低スローグなので、コン7やレータ出力量時間差t
が犬とな9、つまシ直流判定点のばらつき’4tが高感
度にめられ、結果として直流判定点を高精度にキャリブ
レーションできる。ちなみに入力Vinとして0.00
1V/it s程度の波形を入力した際、1mVの判定
直流電圧の差があると、1μSのV。utlとV。ut
2との差となシ、容易に検出できる。また上記のように
キャリブレーションされた第1.第2のコンパレータを
用い、それぞれに第3図のような入力が供給されたとき
の測定時間Ti測定する場合、本方式によシ直流判定点
がキャリブレーションされるから、高精度な測定が可能
となるものである。
以上説明した如く本発明によれば、コン・ぐレータの直
流判定点のばらつきを自や的にキャリブレーションでき
、また高精度の測定時間が得られるなどの利点を有した
コンパレータのキャリブレーション方式が提供できるも
のである。 ′
流判定点のばらつきを自や的にキャリブレーションでき
、また高精度の測定時間が得られるなどの利点を有した
コンパレータのキャリブレーション方式が提供できるも
のである。 ′
第1図は本発明の一実施例を示す構成図、第2図は同構
成の動作を説明するための波得図、第3図は本発明の詳
細な説明するための波形図である。 1.2・・・コン・ぐレータ、3,4・・・オペアンプ
、5・・・キャリブレーションDkC,6・・・■1n
発生器、7・・・時間差測定部、8・・・コンバータ、
r1〜r3・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 Vout2 −一一一一計一
成の動作を説明するための波得図、第3図は本発明の詳
細な説明するための波形図である。 1.2・・・コン・ぐレータ、3,4・・・オペアンプ
、5・・・キャリブレーションDkC,6・・・■1n
発生器、7・・・時間差測定部、8・・・コンバータ、
r1〜r3・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 Vout2 −一一一一計一
Claims (1)
- 複数のコンパレータト、該コンパレータのスレッショル
ド電圧を独かく4設定する手段と、前記各コン・ぞレー
タに、直線的に傾斜する入力電圧を印加する手段と、前
記コンパレータ間の前記入力電圧に対する応答の時間差
をめこの時間差と前記入力電圧の傾斜から前記各コン7
やレークの出力間の応答の時間差がなくなるようにコア
ノ4レータのスレッショルド電圧f再設定する手段と
を具備したことを特徴とするコンパレータのキャリブレ
ーション方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11570184A JPS60259018A (ja) | 1984-06-06 | 1984-06-06 | コンパレ−タのキヤリブレ−シヨン方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11570184A JPS60259018A (ja) | 1984-06-06 | 1984-06-06 | コンパレ−タのキヤリブレ−シヨン方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60259018A true JPS60259018A (ja) | 1985-12-21 |
Family
ID=14669085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11570184A Pending JPS60259018A (ja) | 1984-06-06 | 1984-06-06 | コンパレ−タのキヤリブレ−シヨン方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60259018A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1024370A2 (en) * | 1999-01-29 | 2000-08-02 | Texas Instruments Deutschland Gmbh | Procedure for measuring the threshold voltage of a comparator and an application of this procedure |
US6822485B2 (en) * | 2002-08-14 | 2004-11-23 | Guide Technology | Method for calibrating threshold levels on comparators with dithered DC signals |
US6833715B2 (en) | 2002-07-11 | 2004-12-21 | Sharp Kabushiki Kaisha | Semiconductor testing apparatus and semiconductor testing method |
US7466259B2 (en) * | 2006-10-27 | 2008-12-16 | Texas Instruments Incorporated | Methods and apparatus to measure a voltage on an integrated circuit |
-
1984
- 1984-06-06 JP JP11570184A patent/JPS60259018A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1024370A2 (en) * | 1999-01-29 | 2000-08-02 | Texas Instruments Deutschland Gmbh | Procedure for measuring the threshold voltage of a comparator and an application of this procedure |
EP1024370A3 (en) * | 1999-01-29 | 2006-07-26 | Texas Instruments Deutschland Gmbh | Procedure for measuring the threshold voltage of a comparator and an application of this procedure |
US6833715B2 (en) | 2002-07-11 | 2004-12-21 | Sharp Kabushiki Kaisha | Semiconductor testing apparatus and semiconductor testing method |
US6822485B2 (en) * | 2002-08-14 | 2004-11-23 | Guide Technology | Method for calibrating threshold levels on comparators with dithered DC signals |
US7466259B2 (en) * | 2006-10-27 | 2008-12-16 | Texas Instruments Incorporated | Methods and apparatus to measure a voltage on an integrated circuit |
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