KR20230170901A

KR20230170901A - 고차 전압 출력 부품의 연속 보정에 기반한 자기 센서출력의 선형화

Info

Publication number: KR20230170901A
Application number: KR1020237025981A
Authority: KR
Inventors: 귀산 산티아고 세라노; 구르칸 하칸 에이츠; 알리 알라우이; 아누락 모한
Original assignee: 크로커스 테크놀로지 인코포레이티드; 크로커스 테크놀러지 에스에이
Priority date: 2020-12-30
Filing date: 2021-11-19
Publication date: 2023-12-19
Also published as: JP2024503359A; WO2022144621A1; EP4272009A1

Abstract

본 발명은 외부 자기장의 존재시 자기 저항 센서에 의해 제공되는 출력 신호를 보정하는 보정 방법으로서, 출력 전압의 고차 성분 신호의 진폭에 의한 선형 응답으로부터 출력 신호)의 편차를 결정하는 단계; 및 보정된 출력 신호가 출력 신호의 선형 오차보다 작은 선형 오차를 갖도록 고차 성분 신호에 대한 출력 신호를 보상하여 보정된 출력 신호를 결정하는 단계를 포함하는 보정 방법에 관한 것이다. 본 발명은 또한 복수의 자기 저항 센서에 대해 상기 보정 방법을 수행할 때 사용되는 공통 파라미터를 도출하기 위한 방법 및 특성화 방법을 수행하도록 구성된 집적 회로(IC)에 관한 것이다.

Description

고차 전압 출력 부품의 연속 보정에 기반한 자기 센서 출력의 선형화

본 발명은 외부 자기장의 존재시 터널 자기 저항 센서에 의해 제공되는 출력 전압 신호를 보정하는 보정 방법 및 이를 수행하도록 구성된 집적 회로(IC)에 관한 것이다. 본 발명은 또한 복수의 자기 저항 센서에 대한 보정 방법을 수행할 때 사용되는 공통 파라미터를 도출하기 위한 특성화 방법에 관한 것이다.

선형 자기 센서는 많은 소비자, 산업 및 자동차 응용 분야를 가지고 있다. 전류 감지, 포지셔닝, 근접 감지, 생체 인식 감지가 몇 가지 예이다. TMR(Tunnel Magneto-Resistance) 효과 기반 MTJ(Magnetic Tunnel Junctions)를 사용한 센서 기술(이하 TMR 센서)은 더 높은 감도와 SNR(Signal-to-Noise Ratio), 더 낮은 온도 의존성, 더 나은 장기 안정성 및 일반적으로 더 작은 다이 크기로 인해 AMR(Anisotropic Magneto-Resistance) 효과, GMR(Giant Magneto-Resistance) 효과 및 Hall 효과 기반의 경쟁 기술보다 뛰어나다.

TMR 센서는 하나 또는 복수의 자기 저항 소자를 포함할 수 있으며, 각각의 자기 저항 소자는 MTJ를 포함한다. MTJ는 대역폭, 전력 소비 및 잡음과 같은 특정 애플리케이션 요구 사항을 충족하기 위해 다양한 직렬 및 병렬 조합으로 연결된다. 일반적으로, 이러한 TMR 센서는 휘트스톤 브리지 배열로 구성되며 외부 인가 자기장에 대략적으로 비례하는 출력 전압(V_out)을 제공한다. 그러나, 자기장이 클수록 완벽한 선형 응답에서 V_out의 편차가 커진다.

그러한 자기 저항 센서의 선형성은 일반적으로 더 큰 작동 자기장 범위를 가능하게 하는 새로운 자기 스택의 개발에 의해 개선될 수 있다. 그러나, 일반적으로 선형성의 개선은 센서 감도의 감소를 희생한다.

외부 자기장(H) 하에서 TMR 센서의 일반적인 응답 V_out은 다음 수식으로 근사될 수 있다:

V _out = a ₀ + a ₁ ·H - a ₃ ·H ³ (식 1)

여기서, a₀는 센서 오프셋이고, a₁ 및 a₃는 각각 1차 및 3차 성분에 대한 계수이다. 일반적으로 a₁ >> a₃이며, 이는 고차 성분(5차, 7차, 9차, …)도 무시될 수 있음을 의미하며 여기서는 고려되지 않는다. 식 1에 주어진 근사치는 상이한 자기 스택을 갖는 많은 TMR 센서의 측정에 기초하고, 본 개시의 목적을 위해 센서의 거동을 정확하게 반영하는 것으로 밝혀졌다.

도 1은 상이한 자기장 범위에 대한 선형 TMR 센서로부터 유도된 선형 오차를 도시한다. V_out이 선형 함수에 적합할 때, 자기장 범위가 40mT 보다 큰 경우 값이 고려되는 자기장 범위(도 1의 파선 참조)가 1%보다 큰 값에 도달함에 따라 선형 오차가 급격히 증가한다. V_out에 추가 고차 구성 요소가 있기 때문에, 이러한 선형 오차의 급격한 증가는 이러한 센서의 작동 자기장 범위를 제한한다. 따라서, 3차 계수와 선형 계수(a₃/a₁) 간의 비율은 고정된 자기장 범위 또는 작동 자기장 범위에서 센서의 선형 오차를 결정하여 특정 값 미만의 선형 오차를 얻는다(도 2a 및 2b 참조). 도 1에서, 검정색 점은 V_out ~ c₀ + c₁·H (Linear Fit)를 고려하여 도출된 선형 오차를 나타내는 반면, 흰색 점은 V_out ~ a₀ + a₁·H - a₃· H₃을 고려하여 도출된 선형 오차를 나타낸다.

도 2a는 100mT의 자기장 범위에 대한 선형 오차 대 a₃/a₁ 비율의 시뮬레이션을 도시하고, 도 2b는 0.5% 미만의 선형 오차 대 a₃/a₁ 비율을 갖기 위한 최대 자기장 범위를 도시한다. .

상업용 선형 TMR 센서는 일반적으로 최대 40mT까지 작동하지만, (예를 들어, 수술 또는 항공 우주 응용 분야의 정밀한 위치 지정과 같이) (0.1% 미만의) 높은 정확도의 선형 응답이 요구되거나 (최대 100mT까지의) 더 큰 자기장이 포함될 수 있다.

따라서, 높은 선형 V_out 응답을 보장하는 MTJ 스택의 개발은 센서의 선형성을 개선할 수 있지만 센서 감도를 희생한다. 룩업 테이블 기반 방안 또는 ADC, DAC, 메모리 및 마이크로컨트롤러가 필요하고 V_corr의 전체 디지털 재구성을 포함하는 보정 다항식 계산을 기반으로 하는 방안으로 인해, 전력 소비가 높고, 속도가 낮으며 및 다이 영역이 커지게 된다.

고선형 TMR 센서를 개발하기 위해 두 가지 다른 전략이 고려될 수 있다. 하나는 다른 자기 스택 구성을 개발하는 것이다. 다른 하나는 TMR 센서의 출력 전압의 선형 오차를 줄이기 위한 보정 전략을 개발하는 것이다. 각 전략에는 표 1에 요약된 대로 장단점이 있다.

본 개시에서, 출력 전압을 보정하고 감도의 감소 없이 TMR 센서의 선형성을 개선하는 방법이 논의된다. 출력 전압 응답의 비선형성의 주요 소스인 출력 전압의 고차 항을 대략적으로 결정하고 보상하기 위한 몇 가지 접근 방식이 제안된다.

	이점	단점
자기 스택 개발	작동 자기장 범위의 증가 간단한 아키텍처 저잡음 저전력 소비 빠른 응답 교정 불필요	감도 감소
ASIC 개발	작동 자기장 범위 증가 감도 감소 없음 선형성에 대한 큰 개선 모든 선형 TMR 센서에서 구현될 가능성이 있음	전력 소비 증가 속도에 미치는 영향 잡음 증가 가능성 잠재적 교정 필요 비용/유닛 증가 추가 아키텍처

표 1. 두 가지 주요 비선형성 수정 접근 방식의 비교

여기서, 제안된 방법은 감도의 손실 없이 선형 오차를 실질적으로 개선할 수 있게 (그 결과 더 큰 자기장 범위가 달성될 수 있게) 한다. 또한, 보정 방법은 현재 존재하는 장치의 선형 오차를 실질적으로 개선하는 모든 선형 자기 저항 센서에서 구현될 가능성이 있다.

본 명세서에 제시된 보정 방법의 목표는 샘플 간, 온도 및 작동 전압 변동에 비교적 둔감한 안정적인 출력 전압 응답을 달성하는 것이다. 이는 제조 비용과 신뢰성 성능에 영향을 미칠 수 있는 각 센서 장치에 대해 시간 소모적인 개별 캘리브레이션 절차를 피하면서 웨이퍼 상의 모든 장치에 대해 동일한 파라미터 세트를 적용하여 이러한 수정을 달성할 수 있음을 의미한다.

특히, 본 발명은 외부 자기장의 존재시 자기 저항 센서에 의해 제공되는 출력 신호를 보정하기 위한 보정 방법에 관한 것으로, 출력 신호의 고차 성분 신호의 진폭에 의한 선형 응답으로부터 출력 신호의 편차를 결정하는 단계; 및 최대 100mT까지의 자기장 범위에 대해 보정된 출력 신호가 2% 미만, 바람직하게는 1% 미만, 보다 바람직하게는 0.5% 미만의 선형 오차를 갖도록 고차 성분 신호에 대한 출력 신호를 보상함으로써 보정된 출력 신호를 결정하는 단계를 포함한다.

본 발명은 또한 복수의 자기 저항 센서에 대해 보정 방법을 수행할 때 사용되는 공통 파라미터를 도출하기 위한 방법 및 특성화 방법을 수행하도록 구성된 IC에 관한 것이다.

본 발명의 내용에 포함됨.

본 발명의 예시적인 실시예가 상세한 설명에 개시되고 도면에 의해 예시된다:
도 1은 보정되지 않은 선형 오차와 3차 비선형성 보정 후의 선형 오차를 도시한다.
도 2a 및 도 2b는 100 mT의 자기장 범위에 대한 선형 오차 대 1차 계수/3차 계수 비율(a₁/a₃)(도 2a)과 0.5% 미만의 선형 오차를 갖기 위한 최대 자기장 범위 대 a₁/a₃(도 2b)의 시뮬레이션을 도시한다.
도 3a 내지 도 3d는 제1 보정 방법의 잠재적인 구현을 도시한 것으로, 도 3a는 선형 보정을 위한 ASIC 회로의 예를 도시하고, 도 3b는 센서의 로우 출력 전압과 보정된 출력 전압의 자기장 의존성의 비교를 도시하며, 도 3c는 선형 오차의 비교를 도시하고, 도 3d는 선형 보정을 위한 대안저인 ASIC 회로를 예시한다.
도 4는 불연속성이 없는 피스별 선형 보정의 구현 회로를 도시한다.
도 5는 일 실시예에 따른 피스별 선형 비선형성 보정 방법 및 3-세그먼트 회로를 도시한다.
도 6a 및 도 6b는 3-세그먼트 피스별 선형 보정 방법을 사용하여 자기 저항 센서의 비선형성 감소를 나타낸 것으로, 보정이 있거나 없는 센서 비선형성(도 6a)과 보정이 있거나 없는 센서 출력 전압( 도 6b)을 도시한다.
도 7은 동일한 회로 파라미터를 사용하는 동일한 웨이퍼로부터의 4개의 다른 자기 저항 센서의 비선형성 보정을 도시한다.
도 8은 실시예에 따른 피스별 선형 비선형성 보정 방법 및 5-세그먼트 회로를 도시한다.
도 9a 및 도 9b는 5-세그먼트 피스별 선형 보정 방법을 사용하여 실제 센서의 비선형성 감소를 나타낸 것으로, 보정 유무에 따른 센서 비선형성(도 9a) 및 보정 유무에 따른 센서 출력 전압(도 9b)을 도시한다.
도 10은 동일한 회로 파라미터를 사용하여 동일한 웨이퍼로부터의 4개의 다른 자기 저항 센서의 비선형성 보정을 도시한다.
도 11은 비율계량 시스템에서 -50℃ ~ 150℃ 온도 및 4.5V ~ 5.5V 공급 전압 범위에 걸친 비선형성 보정의 안정성을 도시한다.
도 12는 피스별 선형 비선형성 보정 방법 및 3-세그먼트 회로의 단순화된 바람직한 실시예를 도시한다.
도 13은 실제 센서의 3-세그먼트의 단순화된 피스별 선형 비선형성 보정을 나타낸 것으로, 비선형성(도 13a)과 출력 전압(도 13b)을 외부 인가 자기장의 함수로 도시한다.
도 14는 동일한 웨이퍼에 있는 4개의 서로 다른 자기 저항 센서에 대한 3-세그먼트의 단순화된 피스별 선형 비선형성 보정을 도시한다.
도 15는 온도 및 공급 전압에 따른 비선형성 보정의 변화를 도시한다.
도 16a 내지 도 16d는 선형 자기 저항 센서의 자기장의 함수로서 전압 응답을 나타낸 것으로, 도 16a는 출력 전압의 리니어 핏을 나타내고, 도 16b는 선형 오차 자기장을 나타내며, 도 16c는 2개의 상이한 보정 파라미터에 대한 보정 전후의 출력 전압 간의 비교를 나타내고, 도 6d는 2개의 상이한 보정 파라미터에 대한 보정 후의 출력 전압의 선형 오차를 도시한다;
도 17은 "리니어 핏(Linear-Fit)" 선형 오차 수정 방식에 기반한 선형 오차의 성능을 도시한다.
도 18a 내지 도 18c는 선형 TMR 센서에 대한 이러한 선형 오차 보정의 검증을 도시한 것으로, 도 18a는 자기장의 함수로서 로우 출력 전압을 도시하고, 도 18b는 선형 MTJ 센서에 대한 자기장의 함수로서 선형 오차를 도시하며. 도 18c는 3차 다항식 함수에 의해 피팅된 출력 전압을 고려한 선형 오차 및 "리니어 핏(Linear-Fit)" 보정 방식에 의한 출력 전압 보정 후의 선형 오차를 도시한다.
도 19는 보정이 식 110 및 식 107b에 기초한 4-사분면 곱셈기를 사용하는 "리니어 핏" 선형 오차 보정의 가능한 실시예를 도시한 것이다.
도 20은 보정이 식 110 및 식 107b에 기초한 1-사분면 곱셈기를 사용하는 "리니어 핏" 선형 오차 보정의 또 다른 실시예를 도시한다.
도 21은 보정이 식 110 및 &식 107b를 기반으로 한 1-사분면 곱셈기를 사용하는 "리니어 핏" 선형 오차 수정의 또 다른 실시예를 도시한다.
도 22a 및 도 22b는 LOG RATIO, LOG & ANTILOG 연산 증폭기(도 22a) 및 AMU(Analog Multipurpose Unit)로서의 아날로그 IC 유닛의 조합을 기반으로 하는 아날로그 IC 유닛을 도시한다.
도 23a 및 도 23b는 AMU 및 "리니어 핏(Linear Fit)" 선형 오차 보정 방식(도 23b)을 사용하는 MTJ 기반 센서(도 23a)의 출력 전압 및 보정된 출력 전압을 도시한다.
도 24는 실시예에 따른 IC를 도시한다.
도 25는 IC의 입력 전압 중 하나의 함수로서 도 24의 IC에 의해 구현된 선형 오차 보정 후 선형 TMR 센서로부터 도출된 선형 오차를 나타낸다.
도 26은 실시예에 따른 풀 아날로그 MTJ 센서 및 ASIC 시스템을 도시한다.
도 27은 다른 실시예에 따른 풀 아날로그 MTJ 센서 및 ASIC 시스템을 도시한다.
도 28a 내지 도 28c는 선형 오차 보정(도 28a), 최대 67mT의 자기장을 받는 MTJ 센서에 대한 12비트 및 8비트 ADC로 "리니어 핏(Linear Fit)" 선형 보정의 시뮬레이션(28b) 및 선형 오차 대 ADC의 비트 수(도 28c)의 디지털 구현을 위한 다이어그램을 도시한다.
도 29는 실시예에 따른 웨이퍼의 센서 장치에 대한 선형 오차 보정의 구현 및 특성화의 흐름도를 도시한다.
도 30은 식 103a와 식 103a의 근사치를 사용하여 얻은 출력 전압을 비교한다.

선형 TMR 센서의 전압 응답dl 식 1로 기술될 수 있고 다음과 같이 다시 쓸 수 있다:

V _out = a ₀ + a ₁ · H + V _ho (식 2a)

V _ho = a ₃ · H ³ - a ₅ · H ⁵ (식 2b)

여기서, V_ho는 모든 비선형 구성 요소의 출력 전압(V_out)에 대한 기여도를 나타내는 고차 성분 전압이다. 계수(a₁, a₃ 및 a₅)는 각각 1차, 3차 및 5차 성분에 대한 계수이다. 완벽한 선형 응답에서 V_out의 편차(소위 "선형 오차" 또는 "비선형성")는 V_ho의 진폭에 의해 결정되며, V_ho의 진폭은 인가된 자기장에 따라 급격히 증가하여 선형 오차가 증가한다(도 1 참조).

아래에 설명된 제안된 비선형성 보정 방법은 V_out의 고차 성분의 보상에 따른다. 즉, 보정된 출력 전압(V_corr)이 더 큰 자기장 범위 내에서 외부 자기장(H)의 변화에 따라 선형적으로 변하도록 출력 전압(V_out)을 고차 성분 전압(V_ho)으로 보상하여 보정된 출력 전압(V_corr)이 결정된다. 이 보상은 피스별 선형 또는 연속 방식으로 수행될 수 있다.

이 보상 방법은 하드웨어(아날로그), 소프트웨어(디지털) 또는 하이브리드 하드웨어 및 소프트웨어(아날로그 및 디지털) 회로에서 구현될 수 있다.

첫 번째 보정 방법: 피스별 선형 보정

설명할 첫 번째 보정 방법은 피스별 선형 보정 방법이다. 이 접근 방식을 설명하기 위해, 센서의 출력 전압(V_out)은 겹치지 않는 출력 전압 세그먼트(V_out,i)로 나뉜다. 이 방법은 가능한 한 많은 출력 전압 세그먼트로 확장될 수 있다. 본 설명에서는 먼저 단순히 하기 위해 세 부분으로 구성된 경우:

V_out< V₁인 경우 출력 전압 세그먼트 I(V_out,1);

V_out > V₂인 경우 출력 전압 세그먼트 II(V_out,2); 및

V₁ ≤ V_out≤ V₂인 경우 출력 전압 세그먼트 III(V_out,3)

를 고려하고, 각각의 세그먼트 전이 임계값(V₁ 및 V₂)이 출력 전압 세그먼트(V_out,1, V_out,2 and V_out,3)를 세그먼트화하고, 여기서 V₁ < V₂이다.

각각의 출력 전압 세그먼트(V_{out, i})는 선형 방정식으로 근사된다:

V _{out, i} ~ d _0i + d _1i · H (식 100)

여기서, i는 출력 전압 세그먼트 I, II 또는 III을 나타내는 인덱스이고, d_0i 및 d_1i는 각각 출력 전압 세그먼트의 센서 오프셋 및 선형 성분에 대한 계수이다. 식 100으로부터, H는 다음과 같이 쓸 수 있다:

H ~ (V _{out i} - d _0i ) / d _1i (식 101)

센서의 이전 특성화에 의해 실제 a₀ 및 a₁ 계수(식 2a)를 알면, 각각의 출력 전압 세그먼트(V_out,i)에서 보정된 전압 출력(V_corr,i)은 다음과 같이 쓰여질 수 있다:

V_{corr, i} = a₀ + a₁ ·((V _{out i} - d _0i ) / d _1i ) = A _i + B _i ·V _{out i} (식 102a)

여기서,

A_i　= a₀　- (d_0i / d_li); 및 B_i　= (a₁ / d_1i)이다. (식 102b)

도 3a 내지 도 3d는 제1 보정 방법의 잠재적인 고수준 구현을 도시한다. 이러한 간단한 보정을 통해 선형 오차를 4-5배까지 줄일 수 있다(도 3c 참조).

도 3a는 식 102a, 102b에 기초한 선형 보정을 위한 회로의 예를 도시한다. 도 3a에서, 회로는 적어도 2개의 비교기(10)를 포함하며, 각각의 비교기는 출력 신호(V_out) 및 세그먼트 전이 임계값(Vi) 중 하나에 의해 입력된다. 도 3b는 이러한 선형 보정 방식을 고려한 센서 출력 전압(V_out)과 보정된 출력 전압(V_coor)의 자기장 의존성의 비교를 도시한한 것이다. 이 예에서, a₀ = 1mV/V, a₁ = 1.1mV/V/mT 및 a₃ = 1.5·10^-5mV/V/mT³이다. 도 3c는 V_out과 V_corr의 선형 오차를 비교한 것이다. 도 3d는 식 102a, 102b에 기반한 선형 보정을 위한 대체 ASIC 회로를 도시한다.

도 3a의 예에서, 한 쌍의 비교기는 세그먼트 전이 임계값(V₁ 및 V₂)에 기초하여 동작하는 출력 전압 세그먼트(V_out,i)를 결정하고, 그에 따라 대응하는 보정된 신호(V_corr,i)를 출력으로 보낸다. 보정 함수(A_i + B_i * V_out)는 연산 증폭기 및 수동 부품과 같은 일반적인 아날로그 회로로 쉽게 구현할 수 있다. 도 3d의 예는 동작의 출력 전압 세그먼트(V_out,i)에 기초하여 한 쌍의 A_i, B_i 계수를 선택하기 위해 비교기가 사용되는 대안적인 구현이다. 3-세그먼트 시나리오에서 예시된 이 개념은 당연히 더 많은 출력 전압 세그먼트(V_out,i)로 확장될 수 있으며, 이는 센서 비선형성을 보다 정확하게 보정할 수 있게 한다. 도 3a에 도시된 회로는 (예를 들어, 단극 애플리케이션에서와 같이 센서 출력의 절반만이 이용될 때) 단지 하나의 비교기(10)를 포함할 수 있다는 점에 유의해야 한다.

식 102a의 특히 유용한 구현이 도 4의 회로에 도시되어 있으며 다음을 고려한다: V_out의 작은 값에 대해 보정이 필요하지 않으며, A₃ = 0 및 B₃ = 1고, 따라서, V_corr,3 = V_{out , 3}이다. 도 4의 회로는 단지 하나의 비교기(10)를 포함할 수 있다.

불연속성이 애플리케이션에서 매우 바람직하지 않기 때문에 보정된 출력 전압(V_corr)은 세그먼트 전이에서 불연속성을 갖지 않아야 한다. V₁ 및 V₂는 세그먼트 전이 전압이며, 이는 아래에 주어진 바와 같이 B_i와 A_i 간의 관계를 유지함으로써 달성될 수 있다. 즉, B₁ = 1 + e₁, A₁ = -e₁·V₂ 및 B₂ = 1 + e₂, A₂ = - e₂·V₂.

도 4에 도시된 피스별 선형 보정 방법의 바람직한 실시예는 도 5의 회로에 도시된 바와 같은 연산 증폭기, 트랜지스터 및 저항과 같은 전통적인 회로 소자를 포함한다. 이 바람직한 실시예에서, 비교기 및 도 4의 전압 소스의 기능들이 연산 증폭기, MOS 트랜지스터 및 저항으로 구성된 전압-전류(V-to-I) 컨버터에 결합된다. 합산 연산은 출력 전류가 R₀에 적용되는 전류 미러를 통해 전류 영역에서 수행되어 보정된 출력 전압(V_corr)을 생성한다. 세그먼트 전이 임계 전압(V₁ 및 V₂)과 R₁ 및 R₂는 바람직하게는 비선형성 보정을 최적화하기 위해 센서의 특성에 따라 수정될 수 있는 프로그래밍 가능한 파라미터로 구현된다. 회로는 출력 신호 세그먼트(V_out,i)가 세그먼트 전이 임계값(V_i)보다 클 때 출력 신호 세그먼트(V_out,i)를 출력하고 출력 신호 세그먼트(V_out,i)가 세그먼트 전이 임계값(Vi)보다 클 때 출력 신호 세그먼트(V_out,i)에 추가된 보정된 출력 신호 세그먼트(V_corr,i)를 출력하도록 구성된다

계속해서 도 5를 참조하면, 일 양태에서, 제1 전압-전류 컨버터 회로(15a)는 제1 저항(R1)을 포함할 수 있고 전압 신호(V_out,i)와 임계값 신호(V_i) 사이의 차이의 함수로서 제1 전류(i₁)를 생성하도록 구성될 수 있다. 제2 전압-전류 컨버터 회로(15b)는 제2 저항(R₂)을 포함할 수 있고 제1 전류(i₁)의 함수로서 제2 전류(i₂)를 생성하도록 구성될 수 있다. 보정 저항(R₀)에 제2 전류(i₂)가 공급되면 보정 저항(R₀)은 보정 출력 신호 세그먼트(V_corr,i)를 생성한다. 회로는 출력 신호 세그먼트(V_out,i)가 세그먼트 전이 임계값(V_i)보다 작을 때 출력 신호 세그먼트(V_out,i)를 출력하고 출력 신호 세그먼트(V_out,i)가 세그먼트 전환 임계값(V_i)보다 클 때 출력 신호 세그먼트(V_out,i)에 추가된 보정된 출력 신호 세그먼트(V_corr,i)를 출력하도록 구성된다. 제1 전류(i₁)는 출력 신호 세그먼트(V_out,i)와 세그먼트 전이 임계값(V_i) 간의 차의 선형 함수로서 생성될 수 있다. 도 5의 회로는 단극 애플리케이션을 위한 단 하나의 전압-전류 컨버터 회로(예를 들어, 15b)를 포함할 수 있다.

도 6a 및 도 6b는 -45 mT에서 +45 mT의 자기장 범위 내에서 3-세그먼트 피스별 선형 보정 방법을 사용하여 실제 자기 저항 센서의 비선형성 감소를 나타낸다. 도 6a는 보정이 있거나 없는 센서 비선형성을 도시한다. 도 6b는 보정이 있거나 없는 센서 출력 전압을 도시한다. 도면에서 볼 수 있듯이, 3-세그먼트 피스별 선형 보정 방법을 사용하면 비선형성이 (전체 범위의 ~1.3%에서 0.25%까지) 약 5배 감소한다. 이 경우, V₁ = 1.2V, V₂ = 3.8V, R₀ = 15kΩ, R₁ = R₂ = 120kΩ 및 k₁ = k₂ = 1과 같은 회로 파라미터를 사용하였다.

전형적으로, 동일한 웨이퍼로부터 나오는 자기 저항 센서는 유사한 비선형 특성을 나타낸다. 따라서, 보정 회로 파라미터는 웨이퍼당 한 번 결정될 수 있으며 동일한 웨이퍼의 모든 센서 다이에 적용될 수 있다. 도 7은 동일한 회로 파라미터를 사용하여 동일한 웨이퍼에서 4개의 서로 다른 센서의 비선형성 보정을 도시한다. 도면에서 볼 수 있듯이, 비선형성 제거는 제시된 모든 센서에 대해 효과적이다. 도 7에서, 동일한 웨이퍼의 4개 자기 저항 센서의 3-세그먼트 비선형성 보정은 도 6에서와 같이 동일한 회로 파라미터 세트(V₁ = 1.2V, V₂=3.8V, R₀ = 15kΩ, R₁ = R₂ = 120kΩ, k₁ = k₂ = 1)를 사용했다.

도 4에 도시된 피스별 선형 비선형 보정 방법은 더 높은 수준의 비선형 보정을 달성하기 위해 더 많은 수의 출력 전압 세그먼트로 쉽게 확장될 수 있다. 도 8은 5-세그먼트를 갖는 바람직한 실시예를 도시한다.

도 9a 및 도 9b는 -45 mT에서 +45 mT의 자기장 범위 내에서 5-세그먼트 피스별 선형 보정 방법을 사용하여 실제 자기 저항 센서의 비선형성 감소를 나타낸다. 도 9a는 보정이 있거나 없는 센서 비선형성을 도시한다. 도 9b는 보정이 있거나 없는 센서 출력 전압을 도시한다. 도면에서 볼 수 있듯이, 5-세그먼트 피스별 선형 보정 방법을 사용하면 비선형성이 (전체 범위의 ~1.3%에서 아래로 ~0.14%까지) 약 9배 감소한다. 이 경우, 다음 회로 파라미터(V₁ = 1.5V, V₂ = 3.4V, V₃ = 1.0V, V₄ = 4.1V, R₀ = 15 kΩ, R₁ = R₂ = 200 kΩ, R₃ = 225 kΩ, R₄ = 150 kΩ, k₁ = k₂ = k₃ = k₄ = 1)를 사용하였다.

도 9 및 도 8에서 고려된 센서는 도 6에서 고려된 동일한 센서임에 유의하라.

도 10은 동일한 회로 파라미터를 사용하여 동일한 웨이퍼로부터의 4개의 상이한 자기 저항 센서의 비선형성 보정을 나타낸다. 도면에서 볼 수 있듯이, 비선형성 제거는 제시된 모든 센서에 대해 효과적이다. 도 10에서, 5-세그먼트 비선형성 보정은 도 9a 및 도 9b에서와 동일한 회로 파라미터 세트(V₁ = 1.5V, V₂ = 3.4V, V₃ = 1.0V, V₄ = 4.1V, R₀ = 15kΩ, R₁ = R₂ = 200 kΩ, R₃ = 225 kΩ, R₄ = 150 kΩ, k₁ = k₂ = k₃ = k₄ = 1)를 사용했다.

도 5 및 도 8에 도시된 실시예는 (센서의 고유한 비선형 특성이 온도 및 전압 범위에 걸쳐 변하지 않고 유지된다고 가정하에) 온도 및 공급 전압 범위에 걸쳐 안정적으로 유지되는 비선형성 보정을 제공한다. 도 11은 비율계량 시스템에서 -50℃ 내지 150℃ 온도 및 4.5V 내지 5.5V 공급 전압 범위에 걸친 비선형 보정(5-세그먼트 고려)의 안정성을 도시한다. 비율계량 시스템에서, 세그먼트 임계 전압(V₁, V₂, V₃ 및 V₄)도 전압 분배기를 통해 쉽게 구현되는 공급 전압에 따라 비율계량적으로 변경되어야 한다. 비율계량이 아닌 시스템에서, 세그먼트 임계 전압(V₁, V₂, V₃ 및 V₄)은 온도에 둔감한 기준 전압에 의해 생성될 수 있는 온도 독립적인 정전압 레벨이어야 한다.

도 11에서, 비율계량 시스템에서 -50℃ 내지 150℃ 온도 및 4.5V 내지 5.5V 공급 전압 범위에 대한 5-세그먼트 비선형성 보정 안정성은 파라미터(V₁ = 1.5V, V₂= 3.4V, V₃ = 1.0V, V₄ = 4.1V, R₀ = 15kΩ, R₁ = R₂ = 200kΩ, R₃ = 225kΩ, R₄ = 150kΩ, k₁ = k₂ = k₃ = k₄= 1)를 사용하였다. 주의: 임계 전압(V₁, V₂, V₃ 및 V₄)은 5V에 대해 주어지며 VDD에 비례하여 변경된다.

도 5 및 도 8의 바람직한 실시예에서, 연속적인 실시간 비선형성 보정을 가능하게 하기 위해, 전압-전류 컨버터는 바람직하게는 오버슈트를 피하기 위해 위상 마진이 충분히 큰 메인 신호 체인보다 높은 슬루율(slew rate) 및 더 넓은 대역폭을 갖도록 설계되어야 한다. 그러나, 게인 및 입력 오프셋 요구 사항이 반드시 엄격하지는 않으므로 상대적으로 쉽게 설계할 수 있다.

도 4에 도시된 피스별 선형 보정 방법의 또 다른 더 단순한 바람직한 실시예는 도 12에 도시된 바와 같은 트랜지스터 및 저항과 같은 전통적인 회로 소자를 포함한다. 도 12는 3-세그먼트 피스별 선형 비선형성 보정 방법의 단순화된 실시예를 도시한다. 이 바람직한 실시예에서, 도 4의 비교기 및 전압 소스의 기능들이 MOS 트랜지스터 및 저항으로 구성된 단순화된 전압-전류(V-to-I) 컨버터에 결합된다(각각의 전압-전류 컨버터 회로(15a, 15b)가 MOS 트랜지스터를 포함할 수 있다). 합산 작업은 출력 전류가 R₀에 적용되는 전류 미러를 통해 전류 영역에서 수행되어 보정된 출력 전압(V_corr)을 생성한다.

도 12에 도시된 바람직한 실시예는 바이어스 전압(V₁ 및 V₂) 및 PMOS/NMOS 트랜지스터 임계 전압(V_TP 및 V_TN)에 의해 각각 결정되는 V_out 범위에서 V_out에 비례하는 전류를 생성하기 위해 전류 미러 구성으로 배열된 저항 및 트랜지스터를 사용한다. 도 12는 MOS 트랜지스터를 기반으로 하는 간단한 전류 미러를 보여주지만, 바이폴라 접합 트랜지스터(BJT)를 사용하고 다른 전류 미러 배열을 사용하여 동일한 기능을 달성할 수 있다.

단순히 하기 위해, 도 12에 나열된 방정식은 i₁ 및 i₂가 각각 (V₁+V_TP) 및 (V₂+V_TN)의 정확한 V_out 레벨에서 흐르기 시작하지만, MOS 트랜지스터의 턴온이 전적으로 감소되는 것을 의미한다. MOS 트랜지스터의 이러한 거동은 출력 전압 세그먼트 사이의 전환을 부드럽게 하는 이점이 있다. 한편, MOS 트랜지스터 임계값에 대한 세그먼트 임계값 전압의 의존성은 프로세스, 온도 및 공급 변동에 따라 보정을 한다. 더욱이, 이 단순화된 실시예에서, 진정한 비율계량 보정이 확립될 수 없다. 그럼에도 불구하고, 이 간단한 회로를 통해 상당한 수준의 선형 개선을 달성할 수 있다. 3-세그먼트 배열의 도 12에 도시된 회로는 당연히 더 많은 출력 전압 세그먼트로 확장될 수 있으므로 더 높은 수준의 비선형성 보정이 가능해진다. 도 13a 및 도 13b는 회로 파라미터(V₁ = 3.1 V, V₂= 2.2 V, R₀ = 15 kΩ, R₁ = R₂ = 70 kΩ, k_1A = k_1B = k_2A = k_2B = 1)를 사용하여 실제 자기 저항 센서에 적용된 3-세그먼트의 단순화된 피스별 선형 보정을 나타낸 것으로, 외부 인가 자기장의 함수로 비선형성(도 13a) 및 V_out(도 13b)을 도시한다.

이전 실시예와 마찬가지로, 도 13a, 13b에서와 같이 동일한 보정 회로 파라미터 세트(V₁ = 3.1 V, V₂ = 2.2 V, R₀ = 15 kΩ, R₁ = R₂ = 70 kΩ, k_1A = k_1B = k_2A = k_2B = 1)가 동일한 웨이퍼에서 나오는 모든 자기 저항 센서에 사용할 수 있다. 도 14는 동일한 파라미터 세트로 보정된 4개의 서로 다른 센서 비선형성을 도시한다.

(MOS 트랜지스터 특성의 변화에 기인한) 온도 및 (정확한 비율 측정의 결여에 기인한) 공급 전압에 따른 비선형성 보정의 변화가 도 15에 도시되어 있다. 27℃, 5V에서 전체 범위의 0.2% 미만을 유지하도록 최적화된 보정은 -50℃ 내지 150℃ 온도 및 4.5V 내지 5.5V 공급 전압 범위에서 거의 두 배임에 유의하라. 이는 동일한 온도 및 전압 범위에 걸쳐 거의 변하지 않은 상태로 남아 있는 이전에 설명된 실시예와 대조적이다. 도 15에서 비율계량 시스템에서 -50℃ 내지 150℃ 온도 및 4.5V 내지 5.5V 공급 전압 범위에 걸친 3-세그먼트의 단순 비선형성 보정 안정성은 파라미터 세트(V₁ = 3.1V, V₂ = 2.2 V, R₀ = 15 kΩ, R₁ = R₂ = 70 kΩ, k_1A = k_1B = k_2A = k_2B = 1)를 사용했다. 주의: V₁ 및 V₂는 5V에 대해 제공되며 VDD에 따라 비례적으로 변경된다.

두 번째 보정 방법: 리니어 핏 보정

또 다른 가능한 방법은 출력 신호(V_out)로부터 -V_ho에 충분히 근접한(즉, 고차 성분 신호(V_ho)의 음의 값에 해당하는) 추가 전압 신호(V_sub)의 결정에 의존한다. 따라서, V_out에 V_sub를 추가함으로써, 매우 선형적으로 보정된 출력 전압(V_corr)을 도출할 수 있다. 즉, 출력 신호(V_out)에 (출력 신호(V_out)로부터 유도된) 추가 신호(V_sub)를 더함으로써 출력 신호(V_out)를 고차 성분 신호(V_ho)에 대해 보상함으로써 보정된 출력 신호(V_corr)를 결정할 수 있다. 예를 들어, V_out이 식 1 및 a₁ >> a₃ 및 a₅ ~ 0(일반적인 경우)로 기술될 수 있는 경우:

V _out = a ₀ + a ₁ ·H - a ₃ · H ³ (식 103a)

따라서, V_sub는 가능한 한 a3·H3에 가까워야 한다.

V _corr = V _out + V _sub = a ₀ + a ₁ · H - a ₃ · H ³ + V _sub ~ a ₀ + a ₁ · H (식 103b)

이를 달성하기 위해서는, 측정된 자기장(H)을 가능한 한 정확하게 "추정"하는 것이 필수적이다. 3차 방정식(식 103a)을 풀어 H를 결정하는 것은 센서의 시간 응답 및 전력 소비에 악영향을 끼친다는 점에 유의하라. 이 보정 방법의 기본 개념은 측정된 자기장(H)에 대한 근사 해(解)를 이용함으로써 V_sub가 a₃·H₃에 충분히 가까워지므로 전력 소비와 센서의 시간 응답에 대한 영향을 최소화하면서 선형 오차를 크게 줄일 수 있다는 것이다. ax <<1에 대한 근사 (1-ax) ∼ 1/(1+ax)를 사용하여 식 103a를 다음과 같이 근사할 수 있다:

(식 104)

이 경우, 센서 오프셋 항(a₀)은 명확히 하기 위해 생략했음에 유의하라. 따라서, 식 104는 자기 저항 센서의 V_out의 자기장 의존성을 대략적으로 설명하는 것으로 간주할 수 있다. 이 근사는 식 103a에서 해를 도출하는 것보다 H에 대한 훨씬 간단한 분석 해를 찾을 수 있음을 의미한다는 것에 주목하라. 결과적으로, V_out에서 도출된 V_sub를 결정할 수 있고 선형 오차를 크게 줄일 수 있다. 식 104에 대한 해는 다음과 같이 근사할 수 있다(전체 분석은 부록 참조):

(식 105a)

여기서, (식 105b)

이는 V_sub가 다음과 같이 기술될 수 있음을 의미한다:

(식 106a)

보정된 출력 전압(V_corr)은 다음과 같이 기술될 수 있다:

(식 106b)

이 보정 방법은 다음을 고려하여 다소 일반화할 수 있다:

(식 107a)

여기서,

k = C·a₃ 및 0.5 < C < 4 (식 107b).

도 16a 내지 도 16d는 이 보정 방법의 성능을 나타낸다.

도 16a는 1차 계수 a₁ ~ 1.5 mV/V/mT 및 3차 계수 a₃ ~ 3·10^-5 mV/V/mT³인 선형 자기 저항 센서의 자기장에 따른 전압 응답을 도시한다. 회색 선은 V_out의 리니어 핏(LinFit)을 도시한다. 도 16b는 자기장의 함수로서 선형 오차(100 x ABS[LinFit - Vout]/[VoutMax - VoutMin]로 정의됨)를 도시한다. V_out을 완전 선형 함수로 간주할 때 발생하는 오차는 5% 정도로 높다. 작은 자기장(< 20 mT)의 경우에도 V_out은 1% 보다 큰 선형 오차를 나타낸다(도 16b 참조). 도 16c 및 16d는 식 105 및 식 107에 기초한 보정 방식의 성능을 도시한다. 도 16c는 V_out(검은색 곡선)과 파라미터(k)의 두 가지 다른 값(어두운 회색 곡선과 밝은 회색 곡선)에 대한 보정 후 V_out(V_corr) 사이의 비교를 도시한다. 이러한 방식을 통해 선형 오차를 값 0.5% 미만으로 줄일 수 있다(따라서 10배 감소할 수 있다). 두 V_corr 신호에서 감도는 V_out의 선형 계수(a₁)와 동일한 약 1.5mV/V/mT임에 주목하라. 이러한 결과는 감도의 손실이 전혀 없기 때문에 이러한 보정 계획의 가능성을 확인한다. 도 16d는 두 V_corr(파라미터(k)의 두 가지 다른 값에 대한)의 선형 오차를 도시한다.

그러나, 식 105 및 식 107에 의한 V_sub의 결정에는 많은 양의 계산 능력이 필요할 수 있다. 이 문제를 극복하기 위해, 식 105a에 대한 낮은 차수의 해도 고려할 수 있다:

(식 108a)

(식 108b)

그럼에도 불구하고, 차수 해가 작을수록 H₀와 측정된 필드 H 사이의 불일치가 커져 더 큰 선형 오차로 이어질 것이다. 다음을 고려할 때 낮은 계산 요건과 높은 선형 오차 보정 간의 최적 절충안을 얻을 수 있다:

(식 109)

여기서, c₁은 로우 V_out의 선형 피팅에 의해 결정된 선형 계수를 나타낸다. 이는 다음을 의미한다:

(식 110).

실제로, 보정 방식으로서 식 110 및 107b을 고려해, 최대 94mT의 자기장에 대해 V_corr < 0.5%의 선형 오차를 얻을 수 있다(도 17 참조). 이 선형 오차 수정 방법을 "리니어 핏(Linear Fit)" 선형 보정이라고 한다.

(청구항 8) 일 양태에서, 보정된 신호(V_corr)를 도출하기 위해 출력 신호(V_out)에 추가되는 추가 신호(V_sub)는 출력 신호(V_out)의 3승(V_out ³)에 비례한다.

(청구항 9) 일 양태에서, 추가 신호(V_sub)는 다음과 같이 출력 전압 신호(V_out)의 3차 성분보다 더 높은 차수 성분에 비례하는 추가 항을 더 포함한다:

(식 110a).

(청구항 10) 또 다른 양태에서, 추가 신호(V_sub)는 다음과 같이 더 정의될 수 있다:

, 여기서 (식 110b)

, 0.5 < C < 4이고, c₁은 인가된 자기장(H)에 대한 출력 신호(V_out)의 선형 피팅에 의해 결정되는 선형 계수이며, a₃은 출력 전압의 3차 계수이다.

(청구항 11) 또 다른 양태에서, 추가 신호(V_sub)는 다음과 같이 더 정의될 수 있다:

(식 110c)

여기서, 및 , 0.5 < C < 4이고, a₁ 및 a₃은 각각 출력 신호(V_out)의 선형 및 3차 계수이다.

(청구항 12) 또 다른 양태에서, 추가 신호(V_sub)는 다음과 같이 더 정의될 수 있다:

(식 110d),

도 17은 k = a₃(어두운 회색 곡선), k = (3/2) a₃(밝은 회색 곡선), 및 k = (5/3) a₃(검은색 곡선)일 때, 선형 계수 a₁ ~ 1.55 mV/V/mT 및 3차 계수 a₃ ~ 3×10^-5 mV/V/mT3인 선형 MTJ 센서의 경우 (식 110 및 107b를 고려한) "리니어 핏(Linear Fit)" 선형 오차 보정 방식의 성능을 도시한다.

도 18a 내지 도 18c는 다른 선형 TMR 센서에 대한 이러한 "리니어 핏(Linear Fit)" 선형 오차 보정 접근법의 검증을 도시한다. 도 18은 최대 67mT 자기장에 대한 자기장의 함수로서 V_out과 선형 오차를 도시한다. 이 경우, V_out ~ c₀ + c₁ H, c₀ ~ 1.122 mV/V 및 c1 ~ 1.37 mV/V/mT 및 선형 오차 ~ 0.7%이다. 도 18c는 V_out이 식 103a에서와 같이 3차 다항식 함수로 피팅될 경우, V_out과 피팅 함수 사이의 피팅 오차가 값이 0.1% 이하로 감소한다. 이 피팅 오차 대 자기장의 프로파일(도 18c의 밝은 회색 곡선)이 V_out의 5차 성분의 기여도의 시그니처이다. 그러나, "리니어 핏" 보정을 사용하는 경우, V_corr의 선형 오차도 유사한 자기장 의존성으로 0.1% 이하다(도 18c의 어두운 회색 곡선 참조). 이 결과는 V_out의 3차 성분이 "리니어 핏" 보정에 의해 완전히 보상됨을 도시한다.

이 TMR 센서의 경우, 최대 67mT의 자기장에 대해 0.7%의 초기 선형 오차가 얻어진다(도 18b 참조). 이러한 리니어 핏에서 도출된 선형 계수는 c₀ ~ 1.122 mV/V 및 c₁ ~ 1.37 mV/V/mT이다. 그러나, 식 109 및 식 107의 선형 보정 방식을 고려하면 선형 오차는 0.09%로 떨어진다(도 18c의 어두운 회색 곡선 참조).

더욱이, 이 "리니어 핏" 선형 보정은 장치에서 장치로의 전형적인 파라미터 가변성에 대해 매우 강건하다. 표 2는 최대 47mT의 자기장을 받는 8개의 자기 저항 센서의 결과를 요약한 것이다. 초기 선형 오차는 모두 1.35% 이하며 "리니어 핏" 수정 후 선형 오차는 0.15% 이하로 떨어진다. 장치에서 장치로 c₁ 및 a₃ 파라미터의 초기 분산(10% 이하)에도 불구하고, 보정을 위해 동일한 c₁ 및 a₃ 계수를 사용하여 선형 오차에 대한 개선(약 9배)이 이루어졌다.

표 2에서, 47mT까지의 자기장에 노출될 때 8개의 상이한 선형 TMR 센서에서의 "리니어 핏" 선형 오차 보정. 계수(c₀ 및 c₁)는 V_out의 리니어 핏, 즉 V_out = c₀ + c₁·H로 얻은 계수를 의미한다. 계수(a₀, a₁ 및 a₃)는 V_out ~ a₀ + a1·H - a₃·H₃을 피팅하여 얻어진다. 모든 장치에 대해 (V_out의 리니어 핏으로부터 도출된) 초기 선형 오차는 1.35% 이하다. 식 109 및 식 107에서 모든 장치의 c₁ 및 a₃ 계수의 중앙값(c_{1_median} = 3.54893 mV/V/mT 및 a_{3_median} = 1.09E^-4 mV/V/mT³)을 고려하여 보정된 전압 출력(V_corr)을 얻는다. 모든 장치에 대해 V_corr(보정된 선형 오차)는 0.15%이하다.

도 19는 "리니어 핏" 선형 보정 구현의 실시예를 도시한다. IC는 두 개의 계단식 전압 곱셈기(12)로 구성된다. 신호 출력(V_MULT)이 두 개의 입력 신호 V₁ 및 V₂의 곱인 여러 LOG 및 ANTILOG 연산 증폭기의 조합으로 구성된 아날로그 IC 유닛으로서 곱셈기(12)를 고려하므로, V_MULT = V₁ ·V₂ 이다. 2개의 곱셈기(12)를 직렬로 결합하면 V_sub의 주요 성분인 신호 ~V_out ³을 결정할 수 있다. 이 실시예에서 곱셈기(12)는 V₁ 및 V₂(4-사분면 곱셈기)의 임의의 가능한 극성에서 동작할 수 있다. 회로는 또한 게인(G = k/c₁ ³)을 갖는 연산 증폭기(13)를 포함한다. V_MULT = β·V₁·V₂(β는 전압 곱셈기 고유의 파라미터임)이면 연산 증폭기(13)는 게인(G = (k/c₁ ³)·(1/β²))을 가져야 한다는 점에 유의하라. 그런 다음, 비반전 합산 증폭기에 의해 V_out 및 V_sub 신호 모두가 추가되어 보정된 출력 신호(V_corr = V_out + (k/c₁ ³)·V_out ³)가 된다. 1-사분면 곱셈기를 포함하는 도 19에 도시된 동일한 실시예가 단극 애플리케이션, 즉 선형 오차 보정이 V_out의 특정 극성에서만 요구되는 경우에 사용될 수 있음에 유의하라.

곱셈기가 V₁ 및 V₂(1사분면 곱셈기)의 하나의 특정 극성에서만 동작할 수 있고 V_out의 두 극성에서 선형성 보정이 필요한 경우, 대안적인 실시예가 도 20에 도시되어 있다. 실시예는 V > 0에 대해서만 작동하는 곱셈기(12)를 도시한다. 이 실시예에서, IC는 2개의 곱셈기(12), 게인(G = k/c₁ ³)을 갖는 연산 증폭기(13), 2개의 반전 증폭기(14), 비교기(10) 및 멀티플렉서(11)(MUX) 및/또는 디멀티플렉서 (11)(DMUX)를 포함한다. 비교기, 반전 증폭기 및 MUX 및/또는 DMUX의 역할은 전압 곱셈기(12)가 출력 전압(Vout)의 두 극성에서 작동하고 V_out의 극성 중 하나에 대한 V_sub의 결정을 보장하는 것이다. 출력 신호(V_out)에 의해 입력된 비교기(10)는 두 MUX(11)를 트리거하므로 비교기 출력 값에 따라 MUX는 두 입력 신호 중 하나를 선택할 것이다. 따라서, 출력 신호가 항상 포지티브가 되도록 제1 MUX를 구성하여 신호(~V_out ³)를 계산하기 위해 적어도 두 개의 캐스케이드 곱셈기의 작동을 가능하게 할 수 있다. 연산 증폭기(13)에 의해 이 신호를 증폭한 후에, 신호(V_sub = (k/c₁ ³)·V_out ³ > 0)가 얻어진다. 반전 증폭기(14)로 V_sub의 극성을 반전시킨 후, 제2 MUX는 V_sub의 오른쪽 극성을 선택할 것이다. 그런 다음, 비반전 합산 증폭기에 의해 V_out 및 V_sub 신호 모두가 추가되어 수정된 출력 신호(V_corr = V_out + (k/c₁ ³)·V_out ³)가 된다. 이 특정 실시예에서, 2개의 MUX가 고려되었지만 일반성의 손실 없이 2개의 DMUX가 대신에 또는 MUX와 DMUX 모두의 조합으로 사용될 수 있음에 유의하라.

이러한 캐스케이드 구조에 추가적인 곱셈기를 추가하면 V_out(5차, 7차, …)의 다른 고차 기여도를 보정할 수 있음에 유의하라.

1사분면 곱셈기에 관한 V_out의 두 극성에서 선형 보정을 위한 다른 실시예가 도 21에 도시되어 있다. 여기서, 전압 신호 오프셋(V₀)이 출력 전압 신호(V_out)에 더해지고 전압 신호 오프셋(V₀) 및 출력 전압 신호(V_out)의 합에 해당하는 입력 전압(V_in)이 상기 2개의 캐스케이드 전압 곱셈기(12)에 입력된다. 이 경우의 기본 아이디어는 전압 오프셋(V₀)이 V_sub를 결정하기 전에 출력 전압(V_out)에 추가되어 모든 자기장에 대해 입력 전압(V_in = V₀ + V_out)이 0보다 크다는 것이다. 정전압만 V_out에 추가되기 때문에, 동일한 보정 방법을 계속 적용할 수 있다. 그러나, 이 경우 식 110은 다음과 같이 된다:

(식 111)

이 구성은 도 20의 이전 실시예에서 고려된 MUX 및 DMUX뿐만 아니라 비교기를 제거할 수 있게 한다. 도 20과 같은 수의 승수를 유지하려면, 식 111에 따라, V₀, V₀ ² 및 V₀ ³은 세 가지 다른 참조 전압이어야 한다. 그러나, 이 실시예의 특수한 경우는 도 21에 도시된 바와 같이 V₀ = 1V(따라서, V₀, V₀ ² 및 V₀ ³)인 경우이다. 또한 이 경우 게인(G, -G, 3G 및 -3G)(여기서 G = k/c₁ ³)을 갖는 일부 추가 전압 증폭기가 필요하다.

이전의 모든 실시예에서, 이러한 캐스케이드 구조에 추가적인 곱셈기를 추가하면 V_out(5차, 7차, …)의 다른 고차 기여도를 보정할 수 있다.

이전의 모든 실시예에서, V_sub ~ V_out ³을 얻기 위해 캐스케이드 곱셈기가 사용되었다. 그러나, 이 목적을 위해 다른 아날로그 IC 장치도 고려할 수 있다. 도 22a에 도시된 바와 같이 LOG RATIO, LOG 및 ANTILOG 연산 증폭기의 조합을 기반으로 하는 일부 아날로그 IC 장치는 다음 연산을 수행할 수 있다:

V_{out, AMU}= V_in,3 · (V_in,1 /V_in,2)ⁿ (식 112)

여기서, V_in,1, V_in,2 및 V_in,3은 3개의 입력 신호이고, n은 회로의 서로 다른 두 저항 사이의 비율에 따라 달라지는 파라미터이며, V_out,AMU는 IC 장치의 출력 신호이다.

잠재적으로 수행할 수 있는 다양한 유형의 연산(곱셈, 나눗셈, 거듭제곱 및 근)을 고려하여, 이 아날로그 IC 장치를 AMU(Analog Multipurpose Unit)로 정의하고 도 22b에 도시한다. 입력 신호(V_in,1 = V_out, V_in,3/V_in,2 ³ = k/c₁ ³ 및 n = 3)를 고려할 때 AMU의 출력 신호(V_AMU)는 다음과 같이 표현할 수 있다:

V_out,AMU = k·(V_out/c₁)³ (식 113)

따라서, V_out,AMU가 센서 V_out의 출력 신호에 추가되어 선형화된 보정된 출력 신호(V_corr = V_out + (k/c₁ ³)·V_out ³)를 얻을 수 있다.

도 23a는 0 mT에서 140 mT까지의 자기장에 노출될 때 도 24의 실시예를 고려한 AMU에 의해 얻어진 MTJ 기반 센서의 출력 전압(V_out) 및 보정된 출력 전압(V_corr)을 도시한다. 이 특별한 경우에, V_{in, 1}= V_out, V_{in, 2} = V_{in, 3} = 2V 및 V_dd = 3V이다. 도 23b는 이 보정 방식에 의해 선형 오차가 ~1.5%에서 0.12%로 떨어지는 것을 도시한다. 이 센서의 경우 c1 ~ 1.45 mV/V/mT 및 a₃ ~ 5.97·10-6 mV/V/mT³여서 V_in,3/V_in,2 ³ = 0.25 V^-2로 얻은 값에 매우 가까운 a₃/c₁ ³ ~ 0.2156 V^-2가 된다.

도 24는 4개의 자기 저항 소자(2)를 포함하는 풀 브리지 자기 저항 센서(20), 차동 증폭기(13a), AMU(14) 및 비반전 합산 증폭기(13b)를 포함하는 실시예에 따른 IC를 도시한다.

더욱이, 도 25는 입력 전압(V_in,3)의 함수로서 도 24에 설명된 선형 TMR 센서 및 IC에서 파생된 선형 오차를 나타낸다. 도 25는 V_in,3을 1.7V와 2.4V 사이에서 미세 조정함으로써 여전히 0.45% 미만의 선형 오차를 얻을 수 있음을 도시한다. V_in,3/V_in,2 ³ = k/c₁ ³이므로, 이 결과는 TMR 센서의 c₁ 및 a₃ 계수의 가능한 변동에 대한 이 체계의 견고성을 도시한다.

이러한 모든 결과는 적어도 다음을 기반으로 하는 풀 아날로그 MTJ 센서 + ASIC 시스템에서 이 선형 보정 방식을 구현할 가능성을 도시한다: 외부 자기장에 따라 출력 전압(V_out)을 나타내는 MTJ 기반 자기 센서(식 103), 출력 전압(V_out,AMU)이 V_out ³(식 113에 기술됨)에 비례하도록 구성된 AMU 및 출력 전압이 V_corr = V_out + V_{out, AMU} = V_out + k·(V_out /c₁)³이도록 전합 합산 증폭기.

1-사분면 AMU를 사용하는 경우에, 도 24의 실시예는 V_out의 한 극성에 대해서만 작동하므로 자기장의 한 방향에 대해서만 작동한다는 점에 유의하라. 그런 다음 포지티브 및 자기장 진폭에 대한 이 선형 보정 방식을 구현하기 위해 몇 가지 다른 실시예(도 26, 27)를 고려할 수 있다. 이를 위해, (이전에 도 20 및 도 21에서 설명한 것과 유사한) 두 가지 옵션을 고려할 수 있다.

예를 들어, 일 실시예에서 풀 아날로그 MTJ 센서 + ASIC 시스템(도 26 참조)은 MTJ 기반 자기장 센서, (센서의 출력 전압(V_out)의 극성을 결정하기 위한) 비교기, (하나는 V_out의 반전 극성 및 다른 하나는 V_out,AMU의 반전 극성에 대한) 2개의 인버터, V_out,AMU ~ V_out ³를 계산할 수 있게 하는 AMU, V_sub를 결정하기 위해 V_out 및 V_AMU 신호를 선택하기 위한 MUXs 및/또는 DMUXs 및 출력 전압이 V_corr = V_out + V_out,AMU = V_out + k·(V_out/c₁)³이게 하는 전압 합산 증폭기로 구성된다.

다른 실시예에서, 풀 아날로그 MTJ 센서 + ASIC 시스템(도 27)은 자기 저항 센서, 모든 자기장에 대해 V_in = V₀ + V_out > 0이 되도록 V_out에 추가되는 기준 오프셋 전압(V₀), V_in ³을 계산할 수 있는 제1 AMU(14a), V_in ²을 계산할 수 있는 제2 AMU(14b)(또는 또 다른 아날로그 IC 회로), V_in을 계수 3G(여기서 G = k/c₁ ³)배만큼 증폭할 수 있게 하는 제1 전압 증폭기(13a), 전압(V₀)을 계수 -G배만큼 증폭할 수 있게 하는 제2 전압 증폭기(13b) 및 V_corr이 식 111에 의해 결정될 수 있도록 하는 전압 합산 증폭기로 구성된다. 본 실시예에서, 오프셋 신호(V₀)와 출력 신호(V_out)의 합이 상기 적어도 하나의 AMU(14a, 14b) 및 제1 전압 증폭기(13a)에 입력된다. 보정된 출력 신호(V_corr)는 AMU(14a, 14b)의 출력 전압과 제1 및 제2 전압 증폭기(13a, 13b)의 출력 전압의 합이다. 이 실시예의 특수한 경우는 도 27에 도시된 바와 같이 V₀ = 1V(따라서 V₀ = V₀ ² = V₀ ³)인 경우이다.

위에서 언급한 모든 실시예에서 n = 5, 7...인 추가 AMU를 추가함으로써 고차 보정 항(5차, 7차, ...)도 구현될 수 있음에 유의하라.

일 양태에서, 추가 신호(V_sub)는 출력 신호(V_out)의 3차 성분보다 고차 성분에 비례하는 추가 항을 더 포함할 수 있어 그 결과 다음과 같다:

(식 114)

초기 a₃/a₁ 비율에 따라 다른 접근 방식을 고려할 수도 있으며 표 3에 요약되어 있지만, 대부분의 아날로그 구현의 경우 첫 번째 접근 방식("리니어 핏")만 관련이 있으며 다른 접근 방식(예를 들어, "2D 핏" 또는 "3D 핏")은 더 복잡한 아날로그 IC 시스템을 의미할 수 있다. 특히, 표 3은 최대 100mT의 자기장 범위에 대해 선형 오차가 0.5% 미만인 V_corr을 얻기 위한 a₁ 및 a₃ 계수에 대한 조건을 나타내다.

보정	H	k	a₃/a₁(100mT 자기장 범위)
리니어 핏(Linear Fit)	V_out/c1	C·a3	≤ 1.7·10^-7
2D Fit		C·a3	≤ 1.75·10^-7
3D fit		C·a3	≤ 2.0·10^-7

그럼에도 불구하고, V_sub의 디지털 분석을 고려할 때 "2D Fit" 또는 "3D Fit" 보정 방법도 고려될 수 있다. 도 28a 내지 28c는 V_sub가 기본적으로 디지털 방식으로 결정된 다음 DAC에 의해 이 신호가 로우 V_out에서 감산될 수 있으므로 순수한 아날로그 V_corr 신호가 얻어지는 접근 방식을 도시한다. 이 경우, 보정 방법의 주요 특성은 (도 28a에 나타낸 바와 같이) 1) ADC(Analog-to-Digital Converter), 2) V_sub를 결정하는 DS(Digital System), 및 3) DAC(Digital-to-Analog converter)에 기반한다. 이러한 DS는 마이크로컨트롤러(MCU), 룩업 테이블(LUT) 또는 마이크로프로세서, 메모리 장치 및 MCU의 다른 종류의 조합으로 구성될 수 있다.

도 28a는 선형 오차 보정의 디지털 구현을 위한 실시예의 다이어그램을 도시한다. V_out이 ADC에 의해 디지털 신호로 변환된다. V_sub의 결정은 DS에 의해 이루어진다. V_sub가 디지털 방식으로 결정되면, 아날로그 신호로 변환되고 V_out에 추가되어 V_corr을 얻는다. 도 28b는 최대 67mT의 자기장에 노출된 자기 저항 센서에 대해 12비트 및 8비트 ADC를 사용한 "리니어 핏" 선형 보정의 시뮬레이션을 도시한다. 도 28c는 선형 오차 대 ADC의 비트 수를 도시한다.

도 28a에서, ADC 및 DAC는 V_sub의 계산을 위해서만 사용되는 한편, V_out으로부터의 감산은 아날로그적으로 이루어진다. 따라서, 더 적은 비트 수를 가진 더 단순한 설계가 합리적인 전력 소비로 더 빠르게 작동하도록 만들 수 있다. 더욱이, 이 접근 방식은 특히 큰 자기장이 가해질 때 더 간단한 설계와 낮은 비트 수를 요구하는 제안된 아날로그 선형화 방법 중 어느 하나와 결합할 수 있는 이점이 있다. V_corr의 전체 디지털 재구성에 의존하는 이전에 개발된 디지털 선형화 접근 방식과 달리 이 제안된 방법은 추가 신호(V_sub)의 디지털 결정과 (디지털-아날로그 변환 후) V_out 및 V_sub를 추가하여 아날로그 보정을 기반으로 한다.

마지막으로, 생산 레벨에서 이러한 수정 방법을 구현하기 위해서는, (표 2에 나타낸 바와 같이) 장치에서 장치로의 파라미터 가변성에 대한 견고성을 보여줄 필요가 있을 뿐만 아니라 웨이퍼의 각 개별 장치에 대한 완전한 특성화 없이 이러한 공통 파라미터 c₁ 및 a₃을 유도하는 것도 필수적이다. 이러한 파라미터가 결정되면 동일한 웨이퍼의 모든 장치에 대해 선형 보정을 수행할 공통 ASIC 시스템을 구현할 수 있다.

일 실시예에서, 컴퓨터로 하여금 상기 방법을 실행하게 하는 프로그램을 저장하는 비일시적 컴퓨터 판독 가능 매체가 개시된다.

일 실시예에서, 보정 방법을 수행할 때 공통 파라미터가 사용되는 복수의 TMR 센서에 대한 공통 파라미터를 도출하기 위한 특성화 방법이 개시된다.

일 양태에서, 특성화 방법은:

복수의 자기 저항 센서를 제공하고 각각의 자기 저항 센서에 대한 출력 신호(V_out)를 측정하는 단계;

측정된 출력 신호(V_out)를 V_out = a₀ + a₁·H - a₃·H³로 피팅하여 오프셋 계수(a₀), 1차 계수(a₁) 및 적어도 3차 계수(a₃)를 결정하는 단계;

측정된 출력 신호(V_out)를 V_out = c₀ + c₁·H로 피팅하여 근사된 오프셋 계수(c₀)및 근사된 1차 계수(c₁)를 결정하는 단계; 및

결정된 오프셋 계수(a₀), 1차 계수(a₁), 적어도 3차 계수(a₃), 근사된 오프셋 계수(c₀) 및 근사된 1차 계수(c₁)에 대한 중앙값을 결정하는 단계를 포함한다.

출력 신호(V_out)의 측정은 자기 저항 센서의 최대 작동 자기장 범위(H₂)에 대응하는 외부 자기장(H)에 자기 저항 센서를 가할 때 수행될 수 있다.

복수의 자기 저항 센서는 웨이퍼에 포함된 자기 저항 센서의 서브세트를 포함할 수 있다. 예를 들어, 자기 저항 센서의 서브세트는 10과 N 사이를 포함할 수 있으며, 여기서 N은 웨이퍼 상의 자기 저항 센서의 총 개수이다.

일 양태에서, 출력 신호(V_out)의 측정은 자기 저항 센서가 적어도 5개의 상이한 자기장 크기에 대응하는 외부 자기장(H)에 노출될 때 수행될 수 있다. 외부 자기장(H)은 자기 저항 센서의 최대 작동 자기장 범위(H₂)에 해당하는 높은 크기와 출력 신호(V_out)가 자기장(H)과의 선형 의존성을 따르는 낮은 진폭 자기장 범위(H₁) 사이로 구성될 수 있다:

V_out= a₀ + a₁· H (식 114)

따라서, 오프셋(a₀)과 1차 계수(a₁)는 낮은 자기장 범위에서 V_out의 리니어 핏으로 얻을 수 있다. 3차 계수(a₃)는 다음과 같이 유도될 수 있다:

(식 115)

여기서, V_{out_H2}는 최대 작동 자기장 범위(H₂)에서 측정된 출력 전압이다. 마지막으로, 전체 자기장 범위를 통한 V_out의 재구성 후, 계수(c₀ 및 c₁)는 최대 자기장 범위(H₂)에서 선형 피팅(V_out)에 의해 유도된다.

도 29는 단지 5개의 자기장 포인트/디바이스를 갖는 웨이퍼의 특정 수의 센서 디바이스 N(10 < N)만을 특성화함으로써 공통 파라미터를 얻을 수 있게 하는 특성화 방법을 예시하는 흐름도를 도시한다. H₂는 일반적으로 센서의 최대 작동 자기장 범위이고 H₁은 자기장의 작은 값(일반적으로 1 -6mT 사이)이다.

위에서 언급한 출력 신호(V_out), 고차 성분 신호(V_ho), 보정 출력 신호(V_corr), 출력 신호 세그먼트(V_out,i), 보정 출력 신호 세그먼트(V_corr,i), 추가 신호(V_sub), 신호 오프셋(V0), 임계값 신호(Vi), 입력 신호(V_in)는 전압 또는 전류의 형태를 취할 수 있다..

부록 A

식 104의 해는 다음과 같이 기술될 수 있다:

(식 A01a)

여기서,

(식 A01b)

또한, V_out이 식 103a에 근접할 수 있는 최대 자기장 범위는 V_out이 로컬 최대 또는 최소인 자기장으로 구분된다(도 A1 참조). 이 자기장(H_c)은 식 103a를 최소화하여 얻을 수 있다.

(식 A02)

이는 -H_c에서 H_c까지의 자기장에 대해,

(식 A03)

따라서, 관심 자기장 범위에 대해 D < 1이므로, 식 A01은 대략 다음과 같다:

(식 A04a)

(식 A04b)

H₊는 자기장에 대한 해|H| > |H_c|이고, 그러한 근사는 더 이상 효과적이지 않다. 따라서, 식 103b에 대한 가능한 해로 H-만 고려할 것이다.

공개된 기술의 장점

본 명세서에 제시된 보정 방법은 높은 자기장에서 선형성을 개선함으로써 자기 저항 센서의 작동 자기장 범위를 증가시키거나 민감도 저하 없이 더 높은 선형성으로 동일한 자기장 범위에서 작동하도록 할 수 있다.

또한, 제시된 보정 방법은 아날로그 수단에 의한 비선형성의 실시간 보정에 적합하므로 고대역폭 동작을 허용한다.

아날로그 비선형 보정(도 3, 5, 8 및 12에 도시된 실시예를 갖는 제1 보정) 방법은 마이크로컨트롤러, ADC 또는 DAC 필요 없이 실시간으로 연속 보정하고, 온도 및 공급 전압에 대해 안정적이며, 전체 웨이퍼에 적용 가능하고, 자기 저항 센서의 풋프린트를 작게 할 수 있다.

식 110에 기초한 비선형 보정 방식 및 표 2(제2 보정 방법, 도 19, 20, 21, 24, 26 및 27에 도시된 아날로그 구현 실시예 참조)는 마이크로컨트롤러, ADC 또는 DAC가 필요 없는 실시간 연속 보정; 장치 간 파라미터 변동에 대한 견고성; V_out의 고차 성분 계산을 위해 이 접근 방식을 디지털 방식으로 구현할 가능성(도 29 참조)을 가능하게 한다. 비선형성 보정 방식은 "리니어 핏" 보정 방법의 두 가지 주요 파라미터를 웨이퍼 레벨에서 빠르게 결정하는 방법을 사용할 수 있게 해준다(도 30의 흐름도).

본 명세서에 개시된 기술은 새로운 MTJ 스택을 개발할 필요 없이 현재 선형 자기 센서의 성능(선형 오차 또는 자기장 범위)을 개선하고; 선형 오차 보정 방식을 기반으로 새로운 선형 자기 센서 제품을 개발하게 할 수 있다.

외부 자기장(H)의 존재 시 자기 저항 센서에 의해 제공되는 출력 신호(V_out)를 보정하기 위해 본 명세서에 기술된 보정 방법은 최대 100mT의 자기장 범위에 대해 2% 미만, 바람직하게는 1% 미만, 보다 바람직하게는 0.5% 미만의 선형 오차를 갖는 보정된 출력 신호(V_corr)를 얻을 수 있게 한다. 여기서 선형 오차는 외부 자기장의 함수로서 측정된 출력 전압 신호와 상기 출력 전압 신호 및 외부 자기장 사이의 이상적인 선형 관계 사이의 차이로 정의된다.

10 비교기
11 멀티플렉서, 디멀티플렉서
12 곱셈기, 전압 곱셈기
13 연산 증폭기, 전압 증폭기
13a 제1 전압 증폭기, 차동 증폭기
13b 제2 전압 증폭기, 비반전 합산 증폭기
14, 14a, 14b 아날로그 다목적 장치(AMU)
15a 제1 전압-전류 컨버터 회로
15b 제2 전압-전류 컨버터 회로
16 트랜지스터
2 자기 저항 소자
20 자기 저항 센서
a₀ 오프셋 계수
a₁ 1차 계수
a₃ 3차 성분
c₀ 근사 오프셋 계수
c₁ 근사 1차 계수
H 외부 자기장
H₂ 최대 작동 자기장 범위
i₁ 제1 전류
i₂ 제2 전류
R₀ 보정 저항
R₁ 제1 저항
R₂ 제2 저항
V_corr 보정 출력 전압
V_ho 고차 성분 신호
V_in, V_{in, i} 입력 신호
V₀ 신호 오프셋
V_out 출력 신호
V_{out, i} 출력 신호 세그먼트
V_i 전이 임계값 신호
V_sub 추가 신호

Claims

외부 자기장(H)의 존재시 자기 저항 센서에 의해 제공되는 출력 신호(V_out)를 보정하는 보정 방법으로서,
출력 전압(V_out)의 고차 성분 신호(V_ho)의 진폭에 의한 선형 응답으로부터 출력 신호(V_out)의 편차를 결정하는 단계; 및
보정된 출력 신호(V_corr)가 출력 신호(V_out)의 선형 오차보다 작은 선형 오차를 갖도록 고차 성분 신호(V_ho)에 대한 출력 신호(V_out)를 보상하여 보정된 출력 신호(V_corr)를 결정하는 단계를 포함하는 보정 방법.
제1항에 있어서,
출력 신호(V_out)는:
V _out = a ₀ + a ₁ ·H + V _ho 로 기술되고,
a₀은 오프셋 계수이며, a₁은 1차 계수이고,
고차 성분 신호(V_ho)는 적어도 3차 계수(a₃)로 기술되는 보정 방법.
제1항 또는 제2항에 있어서,
출력 신호(V_out)를 복수의 비중첩 출력 신호 세그먼트(V_{out, i})로 분할하는 단계를 포함하고,
각각의 출력 신호 세그먼트(V_{out, i})는 세그먼트 전이 임계값(V_i)에 의해 분할되며,
각각의 출력 신호 세그먼트(V_{out, i})는 대응하는 보정된 출력 신호 세그먼트(V_corr,i)를 얻기 위해 선형 방정식에 의해 근사되는 보정 방법.
제3항에 있어서,
각각의 출력 신호 세그먼트(V_corr,i)의 보정된 출력 신호(V_corr)는 V_{corr, i} = A _i + B _i _· V _{out i} 에 의해 결정되며,
A_i 및 B_i는 세그먼트 계수인 보정 방법.
제4항에 있어서,
각각의 출력 신호 세그먼트(V_{out, i})는 V _{out, i} ~ d _0i + d _1i· H 에 의해 근사되고, 여기서, i는 i번째 세그먼트를 참조하는 인덱스이고, d_0i는 오프셋 계수이며, d_1i는 1차 계수이고,
A _i = a ₀ - (d _0i / d _1i ) 및 B _i = (a ₁ / d _1i )인 보정 방법.
제1항에 있어서,
고차 성분 신호(V_ho)의 음의 값에 가깝거나 같은 추가 신호(V_sub)를 결정하는 단계를 포함하고,
상기 보정된 출력 신호(V_corr)를 결정하는 단계는 출력 신호(V_out)에 추가 신호(V_sub)를 더함으로써 고차 성분 신호(V_ho)에 대한 출력 신호(V_out)를 보상하는 단계를 포함하는 보정 방법.
제6항에 있어서,
추가 신호(V_sub)는 V_out ³에 비례하는 보정 방법.
청구항 6에 있어서,
추가 신호(V_sub)는 출력 신호(V_out)의 3차 성분보다 더 높은 고차 성분에 비례하는 추가 항을 더 포함하여,
이 되고,
여기서, 은 V_out의 각 2j+1차 성분에 대한 비례 계수를 결정하는 계수인 보정 방법.
제6항에 있어서,
추가 신호(V_sub)는 으로 정의되고, H₀는 하기 식:

에 의해 정의되며,
여기서, , , 0.5 < C < 4이고,
a₁ 및 a₃은 각각 출력 전압의 선형 계수 및 3차 계수이며, 따라서, 보정된 출력 신호(V_corr)가 으로 정의되는 보정 방법.
제9항에 있어서,
H₀는 하기 식:

과 같이 정의되고,
여기서, 이고, a₁ 및 a₃은 각각 출력 신호(V_out)의 선형 계수 및 3차 계수인 보정 방법.
제6항에 있어서,
추가 신호(V_sub)는 하기 식:

과 같이 정의되고,
여기서 k= C·a₃, 0.5 < C < 4이며, c₁은 인가된 자기장(H)에 대한 출력 신호(V_out)의 선형 피팅에 의해 결정되는 선형 계수이고, a₃은 출력 전압의 3차 계수이므로, 보정된 출력 신호(V_corr)는 하기 식:

과 같이 정의되는 보정 방법.
제8항 내지 제11항 중 어느 한 항에 있어서,
추가 신호(V_sub)를 결정할 때 신호 오프셋(V₀)이 출력 신호(V_out)에 추가되는 보정 방법.
컴퓨터가 제1항 내지 제12항 중 어느 한 항에 따른 방법을 실행하게 하는 프로그램을 저장하는 비일시적 컴퓨터 판독 가능 매체.
제3항 내지 제13항 중 어느 한 항에 따른 방법을 수행하도록 구성된 집적 회로(IC).
제14항에 있어서,
출력 신호 세그먼트(V_out,i), 보정된 출력 신호 세그먼트(V_corr,i) 및 세그먼트 전이 임계값(V_i)은 전압을 포함하고;
IC는 적어도 하나의 비교기(10)를 포함하며, 비교기(10)는 출력 신호(V_out) 및 세그먼트 전이 임계값(V_i) 중 하나에 의해 입력되는 집적 회로(IC).
제15항에 있어서,
적어도 하나의 비교기(10)의 출력에 기초하여 복수의 보정된 출력 신호 세그먼트(V_corr,i) 중 하나를 선택하도록 구성된 멀티플렉서(11)를 포함하는 집적 회로(IC).
제14항에 있어서,
각각의 출력 신호 세그먼트(V_corr,i)에서 보정된 전압 출력은 V_{corr, i} = A_i + B_i·V_{out i}에 의해 결정되고, 여기서 A_i 및 B_i는 세그먼트 계수이며,
비교기(10)는 세그먼트 계수(A_i 및 B_i)를 선택하도록 구성되는 집적 회로(IC).
제14항에 있어서,
적어도 하나의 비교기(10)의 출력은 보정 전압 생성기에 연결되어 보정 전압을 생성하고;
IC는 센서 출력 전압(V_out)이 세그먼트 전이 임계값(V_i)보다 작을 때 센서 출력 전압(V_out)을 출력하고, 센서 출력 전압(V_out)이 세그먼트 전이 임계값(V_i)보다 클 때 센서 출력 전압(V_out)과 보정 전압의 합을 출력하도록 구성되는 집적 회로(IC).
제14항에 있어서,
제1 전압-전류 컨버터 회로(15b)는 제1 전류(i_corr2)를 생성하도록 구성되고,
제1 전류(i_corr2)는 센서 출력 전압 신호(V_out)가 임계 신호(V₂)보다 클 때 센서 출력 전압 신호(V_out)와 임계 신호(V₂) 사이의 차이의 함수이고,
제1 전류(i_corr2)는 센서 출력 전압 신호(V_out)가 임계값 신호(V₂)보다 낮을 때 0이며,
보정 저항(R₀)이 센서 출력 전압 신호(V_out)와 보정 출력 신호(V_corr) 사이에 구성되어 보정 저항(R₀)에 제1 전류(i_corr2)가 공급되면 보정 출력 신호(V_corr)를 생성하는 집적 회로(IC).
제19항에 있어서,
제1 전류(i_corr2)는 센서 출력 전압 신호(V_out)가 임계 신호(V₂)보다 클 때 센서 출력 전압 신호(V_out)와 임계 신호(V₂) 사이의 차이의 선형 함수인 집적 회로(IC).
제20항에 있어서,
전압-전류 컨버터 회로(15b)는 제1 입력 전압 단자가 임계 신호에 연결되고 제2 입력 단자가 트랜지스터(16)의 제1 단자에 연결되는 연산 증폭기(13)를 포함하고, 연산 증폭기(13)의 출력이 트랜지스터(16)의 제2 단자를 직접 구동하고 트랜지스터(16)의 제3 단자가 전압-전류 컨버터 회로의 전류 출력 단자로서 동작하는 집적 회로(IC).
제20항에 있어서,
전압-전류 컨버터 회로(15b)는 MOS 트랜지스터를 포함하는 집적 회로(IC).
출력 신호(V_out)에 따라 추가 신호(V_sub)를 제공하도록 구성되고 제6항 내지 제12항 중 어느 한 항에 따른 보정 방법을 수행하도록 구성되는 집적 회로(IC).
제23항에 있어서,
추가 신호(V_sub)가 적어도 하나의 전압 곱셈기(12)에 의해 결정되는 집적 회로(IC).
제24항에 있어서,
보정된 출력 신호(V_corr)가 V_corr = V_out + (k/c₁ ³)·V_out ³이 되도록 적어도 전압 증폭기(13)를 더 포함하는 집적 회로(IC).
제24항 또는 제25항에 있어서,
적어도:
출력 신호(V_out)에 의해 입력되고 출력이 적어도 하나의 멀티플렉서(11) 및/또는 디멀티플렉서(11) 또는 멀티플렉서와 디멀티플렉서의 임의의 조합을 트리거하는 데 사용되는 비교기(10); 및
출력 신호(V_out)의 각 극성에 대해 적어도 하나의 전압 곱셈기(12)에 의해 결정된 추가 신호(V_sub)를 결정하도록 구성된 적어도 하나의 반전 증폭기(13)를 더 포함하는 집적 회로(IC).
제24항 내지 제26항 중 어느 한 항에 있어서,
출력 신호(V_out)에 신호 오프셋(V₀)이 더해지고, 상기 신호 오프셋(V₀)과 출력 신호(V_out)의 합에 해당하는 입력 신호(V_in)가 상기 적어도 하나의 전압 곱셈기(12)에 입력되는 집적 회로(IC).
제23항에 있어서,
추가 신호(V_sub)를 결정하도록 구성된 적어도 하나의 AMU(Analog Multipurpose Unit)(14a 또는 14b)를 포함하는 집적 회로(IC).
제28항에 있어서,
상기 적어도 하나의 AMU(14a 또는 14b)는 입력 전압(V_in)을 n의 거듭제곱으로 계산하도록 구성된 LOG RATIO, LOG 및 ANTILOG 연산 증폭기(13)에 적어도 기초하고, n은 AMU 시스템의 내부 구성요소에 의해 정의된 파라미터인 집적 회로(IC).
제28항 또는 제29항에 있어서,
상기 적어도 하나의 AMU(14a, 14b)가 출력 신호(V_out)의 극성과 무관하게 추가 신호(V_sub)를 결정하도록 적어도 비교기(10), 멀티플렉서(11) 및/또는 디멀티플렉서(11) 또는 멀티플렉서(11) 및/또는 디멀티플렉서(11)의 임의의 조합, 및 적어도 하나의 반전 증폭기(13)를 더 포함하는 집적 회로(IC).
제28항 또는 제29항에 있어서,
게인(G1)을 갖는 제1 전압 증폭기(13a) 및 게인(G2)를 갖는 제2 전압 증폭기(13b)를 더 포함하고;
출력 신호(V_out)에 오프셋 신호(V₀)를 더하여 오프셋 신호(V₀)와 출력 신호(V_out)의 합에 해당하는 입력 신호(V_in)가 상기 적어도 두 개의 AMU(14a, 14b) 및 제1 전압 증폭기(13a)에 입력되며;
AMU(14a, 14b)의 출력 전압과 제1 및 제2 전압 증폭기(13a, 13b)의 출력 전압의 합이 보정된 출력 신호(V_corr)가 되는 집적 회로(IC).
제31항에 있어서,
AMU(14a) 중 하나는 입력 신호(V_in)를 2의 거듭제곱으로 계산하도록 구성되고 다른 AMU(14b)는 입력 신호(V_in)를 3의 거듭제곱으로 계산하도록 구성되는 집적 회로(IC).
제23항에 있어서,
출력 신호(V_out)로부터 추가 신호(V_sub)를 디지털 방식으로 결정하도록 구성된 디지털 시스템(DS)을 포함하는 집적 회로(IC).
제33항에 있어서,
디지털 보정된 출력 신호(V_corr)가 최종 출력으로서 얻어지도록 DS에 의해 보정 방법이 수행되는 집적 회로(IC).
제33항에 있어서,
디지털 방식으로 결정된 추가 신호(V_sub)로부터 아날로그 추가 신호(V_sub)를 얻도록 구성된 디지털-아날로그 컨버터(DAC)를 더 포함하여, 출력 신호(V_out) 및 아날로그 추가 신호(V_sub)를 더해 보정된 출력 신호(V_corr)가 얻어지는 집적 회로(IC).
복수의 자기 저항 센서에 대한 공통 파라미터를 도출하기 위한 특성화 방법으로서,
제6항 내지 제12항 중 어느 한 항에 따른 보정 방법을 수행할 때 공통 파라미터가 사용되는 특성화 방법.
제36항에 있어서,
출력 신호(V_out)는 V_out = a₀ + a₁·H + V_ho로 기술되고, 여기서 a₀은 오프셋 계수이며, a₁은 1차 계수이고, 고차 성분 신호(V_ho)는 적어도 하나의 3차 계수(a₃)이며;
보정 방법은 고차 성분 전압 신호(V_ho)의 음의 값에 해당하는 추가 전압 신호(V_sub)를 결정하는 단계를 포함하고, 보정된 출력 신호(V_corr)를 결정하는 단계는 출력 신호 전압(V_out)에 추가 전압 신호(V_sub)를 더함으로써 고차 성분 신호 전압(V_ho)에 대해 보상되는 출력 전압 신호(V_out)를 보상하는 단계를 포함하며,
상기 특성화 방법은:
복수의 자기저항 센서를 제공하고 각각의 자기저항 센서에 대한 출력 신호(V_out)를 측정하는 단계;
측정된 출력 신호(V_out)를 V_out = a₀ + a₁·H - a₃·H³에 피팅하여 오프셋 계수(a₀), 1차 계수(a₁) 및 적어도 3차 계수(a₃)를 결정하는 단계;
측정된 출력 신호(V_out)를 V_out = c₀ + c₁·H에 피팅하여 근사된 오프셋 계수(c₀) 및 근사된 1차 계수(c₁)를 결정하는 단계; 및
결정된 오프셋 계수(a₀), 1차 계수(a₁), 적어도 3차 계수(a₃), 근사된 오프셋 계수(c₀) 및 근사된 1차 계수(c₁)에 대한 중앙값을 결정하는 단계를 포함하는 특성화 방법.
제37항에 있어서,
상기 출력 신호(V_out)를 측정하는 단계는 자기 저항 센서의 최대 작동 자기장 범위(H₂)에 해당하는 외부 자기장(H)에 자기 저항 센서를 제기할 때 수행되는 특성화 방법.
제37항 또는 제38항에 있어서,
상기 복수의 자기 저항 센서는 웨이퍼에 포함된 자기 저항 센서의 서브셋을 포함하는 특성화 방법.
제37항에 있어서,
자기 저항 센서가:
자기 저항 센서의 최대 작동 자기장 범위(-H₂, H₂)에 해당하는 높은 크기의 자기장; 및
출력 신호(V_out)가 V_out = a₀ + a₁·H으로 기술된 자기장 범위(-H₁, H₁) 내에서 선형 종속성을 따르고, 이에 따라 V_out의 리니어 핏(linear fit)에 의해 오프셋 계수(a₀) 및 선형 계수(a₁)를 결정할 수 있는 낮은 크기의 자기장(H₁) 사이에 포함된 적어도 5개의 다른 자기장 크기들에 해당하는 외부 자기장(H)을 받을 때,
상기 출력 신호(V_out)를 측정하는 단계가 수행되고,
임의의 원하는 자기장 단계에서 -H₂에서 H₂까지 범위의 자기장에 대해 이전에 결정된 a₀, a₁ 및 a₃ 계수로부터 측정된 출력 신호 V_out = a₀ + a₁·H - a₃·H³를 재구성하는 단계;
측정된 출력 신호(V_out)를 최대 작동 자기장 범위(-H2, H2)에 대해 V_out = c₀ + c₁·H에 피팅하여 근사 오프셋 계수(c₀₎ 및 근사 1차 계수(c₁)를 결정하는 단계; 및
결정된 오프셋 계수(a₀), 1차 계수(a₁), 적어도 3차 계수(a₃), 근사된 오프셋 계수(c₀) 및 근사된 1차 계수(c₁)에 대한 중앙값을 결정하는 단계를 포함하며,
여기서, 적어도 3차 계수(a₃)는 에 의해 유도되며, 는 최대 작동 자기장 범위(H₂)에서 측정된 출력 전압인 특성화 방법.