JP2004045223A - 半導体検査装置及び半導体検査方法 - Google Patents

Abstract

【課題】多数の出力端子を有し多階調の階調出力電圧を出力する半導体集積回路の合否判定測定テストが、安価な装置構成で高精度に行える半導体検査装置及び半導体検査方法を提供する。
【解決手段】１００は半導体検査装置を示し、出力電圧検査手段５０、比較電圧生成用データ入力手段１０１、１０２を備える。出力電圧検査手段５０は、被検査電圧入力手段５１、ＤＡＣ１０６、ＤＡＣ１０７、ハイレベル比較器５２、ローレベル比較器５３、比較結果出力手段５６を備える。ハイレベル比較器５２、ローレベル比較器５３は、被検査電圧と比較電圧とを比較する比較手段を構成するものとする。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体検査装置及び半導体検査方法に関し、詳しくは、例えば液晶表示パネルを駆動するために多段階の電圧（階調出力電圧）を出力するように構成された多数の出力端子を有する半導体集積回路の階調出力電圧の検査を高精度化した半導体検査装置及び半導体検査方法に関する。
【０００２】
【従来の技術】
液晶表示パネル（ＴＦＴ液晶表示パネル）の駆動方式には、液晶駆動電圧の極性切換によってドット反転とライン反転の２種がある。ここで、液晶駆動用半導体集積回路（以下液晶駆動装置という）から出力される液晶駆動電圧に着目すると、最大電圧５Ｖ、１３Ｖなどを表示階調度に応じて多段階の所定電圧に分圧したＤＡ変換電圧として出力する。例えば２５６階調表示の場合、ドット反転方式では５１２段階の駆動電圧が出力され、ライン反転方式では２５６段階の駆動電圧が出力される。
【０００３】
現行の液晶駆動装置は、例えばＲＧＢの３系統を１２８ドットずつ駆動するように１パッケージ３８４ピンとして構成される。例えば縦１０２４ドット×横１２８０ドットのＳＸＧＡ規格の液晶表示パネルを液晶駆動装置により駆動する場合には、このような１パッケージ３８４ピンの液晶駆動装置を１０個用いることになる。ところでこのような液晶駆動装置の出荷にあたっては、全数テストを行って所定の仕様を満たさないものを選別除去している。
【０００４】
図１７は一般的な液晶駆動装置の概略を示すブロック図である。階調表示用入力データＲＧＢ（各６ビット以上／１出力）を順次サンプリングして、１水平期間に相当する階調表示用入力データ数を取り込みホールドメモリにラッチし、その後、レベルシフタを介してＤＡコンバータ（デジタルアナログ変換器、以下ＤＡＣともいう）へ入力する。ＤＡＣでは各出力毎に基準電圧発生回路（ラダ−抵抗）にて生成した階調レベルを選択して、各々の出力毎に有している出力オペアンプを介して、出力端子から各階調レベル（階調出力電圧）を出力する。
【０００５】
図１８は基準電圧発生回路の概略を示す回路図である。上述の基準電圧発生回路は、一般的には直流電圧Ｖｄｃに接続したラダ−抵抗を抵抗分割（Ｒ１〜Ｒｎ）することで各抵抗接続点から出力する電圧（Ｖ０〜Ｖｎ）により各階調毎の所望の階調レベルを生成する。上述の入力データ（ビット数）により、６ビットＤＡＣの場合では６４階調表示、８ビットＤＡＣの場合は２５６階調、１０ビットＤＡＣの場合では１０２４階調の表示が可能となる。液晶駆動装置の多階調化に伴い、この品質を確保するための液晶駆動装置のテスト（検査、試験）は、高精度電圧の測定が不可欠となる。
【０００６】
つまり、ＤＡＣから出力される各々の階調出力電圧値がすべて正しい電圧値を出力しているかどうか、また各ＤＡＣ間において、出力される階調出力電圧値が各々互いに均一であるかどうか等をテストする必要がある。また、テストの対象である被テストデバイス（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ。　以下ＤＵＴという）の電源電圧が同一の場合に、出力端子の性能を６４階調から２５６階調に向上すると、測定精度は４倍高精度化する必要がある。
【０００７】
テストの対象となるＤＵＴとして、液晶表示パネルを駆動するためにｎ通りの電圧レベルを選択して出力するｎ階調ＤＡＣが内蔵され、液晶駆動用出力端子数がＭ個の液晶駆動装置（液晶駆動用ＬＳＩ）を例に半導体検査装置、半導体検査システム、半導体検査方法等について説明する。
【０００８】
図１９及び図２０は従来の半導体検査システムの概略を示すブロック図である。この従来技術は例えば、特開２００１−９９８９９号公報に開示されている。図１９における従来の半導体検査システムは、ＤＵＴ１８１の試験を行う半導体試験装置（半導体テスタ）１８２で構成されている。半導体試験装置１８２はＤＵＴ１８１に所定の入力信号を入力し（不図示）、ＤＵＴ１８１に内蔵されたＤＡＣ１８３により適宜変換され出力端子Ｙ１乃至ＹＭから出力される信号の良否を試験（判定）する。この半導体検査システムでは、半導体試験装置１８２を用いて所定の入力信号をＤＵＴ１８１（液晶駆動装置）へ供給し、１階調目のレベルから順次ｎ階調目のレベルまでの信号を出力させる。この出力を半導体試験装置１８２に内蔵されているマトリックススイッチ１８４（ｃｈ１〜ｃｈＭ）により切り替えてアナログ電圧測定器１８５に入力する。アナログ電圧測定器１８５により、１出力ずつ（出力端子Ｙ１〜ＹＭ）順次１階調目の階調出力電圧値を測定し、その測定結果を逐次、半導体試験装置１８２に内蔵されているデータメモリ１８６に格納する。この操作をｎ階調分繰り返し、最終的には全出力・全階調分のデータをデータメモリ１８６に格納する。この結果、出力数ｍ（出力端子Ｍ個）×ｎ（ｎ階調）のデータがデータメモリ１８６に格納されることになる。
【０００９】
データメモリ１８６に格納されたデータを、半導体試験装置１８２に内蔵されている演算装置１８７を用いて所定の演算を行ない、各出力端子における各階調出力電圧値や各出力端子間の階調出力電圧値の均一性の試験を行う。このような液晶駆動装置（ＤＵＴ１８１）の試験において、液晶駆動装置の多出力化・多階調化が進むにつれ、階調出力電圧値をより高精度に測定する必要が生じており、テスト時間の増加と、高精度なアナログ電圧測定器（１８５）を搭載する高価な半導体試験装置（１８２）が必要となる。
【００１０】
図２０における従来の半導体検査システムでは各階調毎の期待値電圧（階調期待値電圧）と液晶駆動装置の各出力端子（Ｙ１〜ＹＭ）より出力される出力電圧との差電圧を取り、この差電圧を比較部１９６を用いてパラレルに判定する。なお、階調期待値電圧（以下期待値電圧ともいう）とは各階調に対応して設計上発生することが期待されている電圧をいう。図２０における従来の半導体検査システムは、ＤＵＴ１９１と半導体試験装置１９２と、期待値電圧発生手段６０と、差動増幅器アレイモジュール１９３とで構成されている。ＤＵＴ１９１にはＤＡＣ１９４が内蔵されている。差動増幅器アレイモジュール１９３は差動増幅器１９５により構成される。半導体試験装置１９２には比較部１９６が内蔵されている。ＤＵＴ１９１と半導体試験装置１９２の動作は図１９で説明したＤＵＴ１８１と半導体試験装置１８２の動作と同様である。期待値電圧発生手段６０は、ＤＵＴ１９１が出力すべき階調期待値電圧、即ち、理想出力電圧（期待値電圧）を発生する。差動増幅器アレイモジュール１９３の各差動増幅器１９５には、期待値電圧発生手段６０からの出力とＤＵＴ１９１の出力端子（Ｙ１〜ＹＭ）からの出力が入力される。差動増幅器アレイモジュール１９３（各差動増幅器１９５）は期待値電圧発生手段６０の出力とＤＵＴ１９１の出力端子（Ｙ１〜ＹＭ）の出力との差電圧を増幅して半導体試験装置１９２に入力（ｃｈ１〜ｃｈＭ）する。
【００１１】
試験の対象となるＤＵＴ１９１は、例えば、液晶駆動用出力端子数がＭ個であり、各出力端子にｎ通りの電圧レベルを選択して出力するためのｎ階調ＤＡＣ１９４を内蔵する液晶駆動装置（液晶駆動装置用ＬＳＩ）である。半導体試験装置１９２からＤＵＴ１９１に入力信号（不図示）を与えてＭ個の出力からは所定の階調出力電圧を発生させるようにＤＵＴ１９１を動作させる。Ｍ個の出力端子から出力された階調出力電圧を、差動増幅器アレイモジュール１９３に搭載される差動増幅器１９５の一方の入力端子に各々同時に入力する。一方、階調出力電圧の期待値電圧である電圧が期待値電圧発生手段６０から出力され、差動増幅器１９５の他方の入力端子に入力する。差動増幅器アレイモジュール１９３はＤＵＴ１９１が出力したＭ個の階調出力電圧と期待値電圧発生手段６０が発生した期待値電圧の差電圧、即ち期待値電圧とのズレ量を求める。
【００１２】
差電圧の比較判定を高精度で行うため、まず差電圧は差動増幅器アレイモジュール１９３に備えられた増幅手段（不図示、図２１の増幅器８参照）で増幅される。Ｍ個（Ｙ１〜ＹＭ）の増幅された電圧は差動増幅器アレイモジュール１９３の出力端子より出力され、半導体試験装置１９２のテスタチャンネル（ｃｈ１〜ｃｈＭ）に入力される。
【００１３】
半導体試験装置１９２には、電圧測定手段として２つの手段がある。即ち、高精度にＤＣ電圧レベルを測定するためのＤＣ測定ユニット（不図示）と上述のテスタチャンネルに備えられた比較部１９６である。比較部１９６は、主に機能動作テストを行う為のものであるのでその電圧測定精度はＤＣ測定ユニットに比べ低く、通常は、上述のような高精度電圧測定および比較判定をおこなうことはできない。しかし、上述のように増幅手段で差電圧を増幅する手法を施している為、比較部１９６での比較判定が可能となる。このように差動増幅器アレイモジュール１９３を用いて測定を行うことで従来と同等もしくはそれ以上の測定精度でのテストを実現している。
【００１４】
図２１は図２０と同様の従来の半導体検査システムを説明する説明図である。図２１におけるＤＵＴ、減算器６・増幅器８、期待値電圧発生手段６０、半導体試験装置１５は、図２０におけるＤＵＴ１９１、差動増幅器１９５（差動増幅器アレイモジュール１９３）、期待値電圧発生手段６０、半導体試験装置１９２に各々対応する。デジタル比較部１１はデジタル比較部１９６に対応する。半導体試験装置１５はさらにテスタ制御手段４０、周辺ブロック部１２を備える。テスタ制御手段４０は、デジタル比較部１１からの信号（Ｄ１〜ＤＭ）に基づいて必要な処理を行う。
【００１５】
図２０、図２１によるテストにおいては、各階調毎の期待値電圧を期待値電圧発生手段６０から出力させる際、γ特性仕様などであらかじめ設定された期待値電圧をプログラムを用いて演算し、この演算結果で得られたデータを期待値電圧発生手段６０に転送して、順次、期待値電圧を出力している。
【００１６】
図２２は図２０及び図２１の従来の半導体検査システムにおける期待値電圧発生手段の概略回路ブロックを示すブロック図である。なお、期待値電圧発生手段６０は、図２０において期待値電圧発生手段６０、図２１において期待値電圧発生手段６０として記載している。期待値電圧発生手段６０において、半導体試験装置１９２又は半導体試験装置１５から転送されたデータは制御手段６５に入力され、一時記憶が必要なデータは記憶手段６６に記憶される。各データはＤＡＣ６１を介して、該データに応じた期待値電圧に変換され、差動増幅器アレイモジュール１９３又は減算器６へ期待値電圧（６１ａ）として出力される。
【００１７】
図２３は階調出力電圧の状況を示す波形図である。つまり、期待値電圧発生手段６０から出力され、差動増幅器アレイモジュール１９３（差動増幅器１９５）又は減算器６へ入力される階調期待値電圧波形ａと、液晶駆動装置であるＤＵＴ（１９１）から出力される階調出力電圧波形ｂを示している。液晶駆動装置から出力される階調出力電圧は期待値電圧に対して、例えば、ずれ電圧ΔＶ１、ΔＶ２、ΔＶ３を有する。液晶駆動装置（ＤＵＴ）のテストにおいては、これらずれ電圧ΔＶが規定された電圧範囲に入っているかどうか、また各出力間においてこれらのずれ電圧ΔＶｉ（ｉ＝１〜ｎ）が均一性を有しているかどうかをテストする。
【００１８】
図２４は従来の半導体試験装置における出力電圧検出手段の概略回路ブロックを示すブロック図である。出力電圧検出手段５０は、図２０における半導体検査装置１９２の比較部１９６に含まれるものであり、いわゆるデジタル判定を行うものである。出力電圧検出手段５０は、液晶駆動装置（ＤＵＴ）の出力端子（不図示）から出力される被測定電圧を入力する測定電圧入力手段５１、被測定電圧をハイレベル基準値と比較するためのハイレベル比較手段であるハイレベル比較器５２、被測定電圧をローレベル基準値と比較するためのローレベル比較手段であるローレベル比較器５３、ハイレベル比較器５２へハイレベル比較電圧ＶＯＨを入力する為のＶＯＨ入力手段５４、ローレベル比較器５３へローレベル比較電圧ＶＯＬを入力する為のＶＯＬ入力手段５５、ハイレベル比較器５２とローレベル比較器５３における比較結果を各々ハイレベル比較結果出力データＤＭＨ、ローレベル比較結果出力データＤＭＬとして出力する比較結果出力手段５６により構成されている。ハイレベル比較器５２、ローレベル比較器５３は各々比較器により構成される。
【００１９】
出力電圧検出手段５０の外部に構成されたテスタ制御手段４０からハイレベル比較電圧ＶＯＨに対応するハイレベル比較電圧生成用データＩＶＨがデジタルデータとしてＤＡＣ１０６へ入力され、ＤＡＣ１０６によりアナログ電圧であるハイレベル比較電圧ＶＯＨに変換され、ハイレベル比較電圧ＶＯＨがＶＯＨ入力手段５４に入力される。同様にテスタ制御手段４０からローレベル比較電圧ＶＯＬに対応するローレベル比較電圧生成用データＩＶＬがデジタルデータとしてＤＡＣ１０７へ入力され、ＤＡＣ１０７によりアナログ電圧であるローレベル比較電圧ＶＯＬに変換され、ローレベル比較電圧ＶＯＬがＶＯＬ入力手段５５に入力される。テスタ制御手段４０にＤＵＴの出力端子数に応じた数、例えば、２００チャンネル乃至５００チャンネル程度（図ではｃｈＭとして１チャンネルのみ示す）の出力電圧検出手段５０が備えられている。
【００２０】
【発明が解決しようとする課題】
しかし、図２４で示すような従来の出力電圧検出手段５０の構成によれば、液晶駆動装置（ＤＵＴ）の階調出力電圧の測定にあたり、階調出力電圧の判定は半導体試験装置に備えられた比較手段（比較器）の比較結果出力データをデジタル信号処理して行っているので、電圧測定精度は依然として比較器の精度に依存している。測定・判定精度を向上するには比較器を高価な高精度（例えば１ｍＶ以内）の比較器に置き換えればよいが、半導体試験装置には液晶駆動装置（ＤＵＴ）の出力端子数に比例して比較器を備えていることから、半導体試験装置自体がきわめて高価になってしまうという問題がある。
【００２１】
例えば、３８４出力端子構造で６４階調（色階調６ビット）の液晶駆動装置の場合には、比較器の電圧測定精度は２０ｍＶ乃至１０ｍＶ程度（例えば、３〜５Ｖを６４階調で除算し、それに対し４分の１程度の値のマージンを考慮した場合）で良いが、３８４出力端子構造で２５６階調（色階調８ビット）の場合には比較器の電圧測定精度は５．０ｍＶ乃至２．５ｍＶ程度（例えば、３〜５Ｖを２５６階調で除算し、それに対し４分の１の値のマージンを考慮した場合）が必要である。これは液晶表示パネルの表示品位を保つため、液晶駆動装置の階調出力における出力端子間ばらつきを、１階調あたりの電圧の約４分の１程度の電圧以内に抑制する必要があることによる。
【００２２】
即ち、電源電圧が５Ｖの場合、６４階調仕様の液晶駆動装置では隣接階調間の電圧はγ補正に依存するものの約８０ｍＶとなり、出力端子間当りのバラツキとして約２０ｍＶ程度以下を保証する必要がある。従って、比較器の電圧測定精度は次のようになる。例えば、図２０の半導体検査システムにおいて、階調出力電圧と期待値電圧の差電圧を差動増幅器１９３により１０倍に増幅する場合、差電圧が２０ｍＶ（バラツキ保証電圧に相当）であれば、増幅後は２００ｍＶとなる。この２００ｍＶの十分の１の２０ｍＶを正確に測定できる精度があれば、バラツキ保証電圧を確実に保証することが可能となる。つまり、増幅後の電圧２００ｍＶの十分の１である２０ｍＶを正確に測定できる精度が必要である。この測定精度は、現在主流のテスタに用いられている比較器の仕様と一致する。
【００２３】
尚、期待値電圧発生手段（６０。図２２参照）に備えられたＤＡＣ６１は、２ｍＶ以上の分解能を有するデジタルアナログ変換器を使用しているが、この分解能とは別に数ｍＶのオフセット誤差や０．０１％程度のゲイン誤差があることから、２５６階調、５１２階調、さらには、それ以上の階調に対応する液晶駆動装置の階調出力電圧を試験する高精度測定は、上述の誤差に起因してできないという問題があった。
【００２４】
２５６階調仕様の液晶駆動装置では、上述と同様の考え方から、５ｍＶの測定精度が必要である。また、５１２階調の液晶駆動装置の場合、２．５ｍＶ程度の測定精度が必要である。つまり、２５６階調を越える仕様の液晶駆動装置においては、従来のテスト手法では電圧測定精度が不十分となり、歩留まり低下、出荷品質劣化などの問題がある。
【００２５】
また、高精度かつ数十ＭＨｚの応答速度を有する特殊な比較器を新たに導入することは、特注部品となり、部品のコストが高くなり好ましくない。液晶表示パネルに対する高画質の要望に対応して表示パネルの画素数が増加する傾向にあり、液晶駆動装置１個当りの出力端子数は年々増大傾向にあるため、むしろ比較器１個あたりのコストを低減する対応が望まれている状況にあり、テスタの価格を高騰化させる特殊な比較器を用いるという対応は好ましくない。また、特殊な比較器は特殊部品であるため入手が困難となり、修繕などで緊急を要する場合にも問題がある。
【００２６】
本発明は斯かる事情に鑑みなされたものであり、その目的は、多数の出力端子を有し多階調の階調出力電圧を出力する半導体集積回路（例えば液晶駆動用半導体集積回路）の合否判定測定テストが、安価な装置構成で高精度に行える半導体検査装置及び半導体検査方法を提供することにある。
【００２７】
【課題を解決するための手段】
本発明に係る半導体検査装置は、複数の出力端子の各々から階調出力電圧を出力する半導体集積回路の階調出力電圧特性を検査するために各出力端子に対応して出力電圧検査手段を備える半導体検査装置において、前記出力電圧検査手段は、階調出力電圧から得られる被検査電圧を入力する被検査電圧入力手段と、被検査電圧と比較すべき比較電圧を比較電圧生成用データ入力手段から入力される比較電圧生成用データに基づいて生成する比較電圧生成手段と、被検査電圧と比較電圧とを比較する比較手段とを備え、前記比較電圧生成用データは、他の出力電圧検査手段と共通に与えられる共通比較電圧生成用データ及び各比較手段が有する固有の誤差を補正するために個別に与えられる個別比較電圧生成用データを加算して生成される構成としてあることを特徴とする。
【００２８】
本発明に係る半導体検査装置においては、前記比較電圧生成用データ入力手段は、共通比較電圧生成用データを入力する共通比較電圧生成用データ入力手段と、個別比較電圧生成用データを入力する個別比較電圧生成用データ入力手段と、共通比較電圧生成用データ及び個別比較電圧生成用データを加算する加算器とを備え、該加算器における加算結果を前記比較電圧生成用データとして比較電圧生成手段へ入力する構成としてあることを特徴とする。
【００２９】
本発明に係る半導体検査装置においては、前記比較手段は、被検査電圧が比較電圧の上限許容範囲か否かを比較検出するハイレベル比較器及び被検査電圧が比較電圧の下限許容範囲か否かを比較検出するローレベル比較器を備え、ハイレベル比較器及びローレベル比較器各々に対応して比較電圧生成用データ入力手段及び比較電圧生成手段を備えることを特徴とする。
【００３０】
本発明に係る半導体検査装置においては、前記個別比較電圧生成用データを設定記憶し、個別比較電圧生成用データを比較電圧生成用データ入力手段へ出力する補正データ生成手段を備えることを特徴とする。
【００３１】
本発明に係る半導体検査装置においては、前記補正データ生成手段は出力電圧検査手段毎に個別に設けられることを特徴とする。
【００３２】
本発明に係る半導体検査装置においては、前記階調出力電圧に対応する階調期待値電圧を出力する期待値電圧発生手段と、階調出力電圧と階調期待値電圧との差を求めて被検査電圧入力手段へ出力する電圧差検出手段とを備えることを特徴とする。
【００３３】
本発明に係る半導体検査装置においては、前記期待値電圧発生手段は、階調期待値電圧の理想値入力データを記憶する理想値入力データ記憶手段と、階調期待値電圧の補正をするための補正値入力データを記憶する補正値入力データ記憶手段と、理想値入力データと補正値入力データとを加算して期待値電圧データを出力する加算器と、期待値電圧データに基づいて階調期待値電圧を生成して電圧差検出手段に入力する期待値電圧出力手段とを備えることを特徴とする。
【００３４】
本発明に係る半導体検査装置においては、前記比較電圧生成手段及び期待値電圧出力手段は、各々デジタルアナログ変換器を備え、期待値電圧出力手段におけるデジタルアナログ変換器の分解能は比較電圧生成手段におけるデジタルアナログ変換器の分解能より精度が高くしてあることを特徴とする。
【００３５】
本発明に係る半導体検査装置においては、前記電圧差検出手段の出力を増幅して被検査電圧入力手段へ入力する増幅手段を備えることを特徴とする。
【００３６】
本発明に係る半導体検査装置においては、前記増幅手段と被検査電圧入力手段との間に、共通端子は被検査電圧入力手段へ、独立第１端子は増幅手段の出力端子へ、独立第２端子は固定電位端子へ各々接続される第１補正用切替スイッチを備え、該第１補正用切替スイッチは、前記階調出力電圧を検査する時は被検査電圧入力手段と増幅手段とを接続し、前記比較電圧を補正するために個別比較電圧生成用データを設定補正する時は被検査電圧入力手段と固定電位端子とを接続する構成としてあることを特徴とする。
【００３７】
本発明に係る半導体検査装置においては、前記半導体集積回路と電圧差検出手段との間に、共通端子は電圧差検出手段へ、独立第１端子は半導体集積回路の出力端子へ、独立第２端子は高精度電圧発生手段へ各々接続される第２補正用切替スイッチを備え、該第２補正用切替スイッチは、前記階調出力電圧を検査する時は電圧差検出手段と半導体集積回路とを接続し、前記期待値電圧発生手段を補正する時は電圧差検出手段と高精度電圧発生手段とを接続する構成としてあることを特徴とする。
【００３８】
本発明に係る半導体検査装置においては、前記半導体検査装置をモジュールとしたことを特徴とする。
【００３９】
本発明に係る半導体検査装置においては、前記半導体検査装置は、前記半導体集積回路を駆動するための集積回路駆動部を備えることを特徴とする。
【００４０】
本発明に係る半導体検査装置においては、前記半導体集積回路は液晶駆動用半導体集積回路であることを特徴とする。
【００４１】
本発明に係る半導体検査方法は、各出力端子から階調出力電圧を出力する半導体集積回路の階調出力電圧特性を検査するために出力端子毎に、階調出力電圧と階調出力電圧の理想値に対応する階調期待値電圧との差に基づく被検査電圧を出力電圧検査手段に入力し、出力電圧検査手段により被検査電圧と比較電圧とを比較して階調出力電圧の検査を行う半導体検査方法において、前記比較電圧は、各出力電圧検査手段が備えるデジタルアナログ変換器に固有の誤差を補正するために出力電圧検査手段毎に補正されることを特徴とする。
【００４２】
本発明に係る半導体検査方法においては、前記階調期待値電圧は、階調期待値電圧を発生する期待値電圧発生手段が備えるデジタルアナログ変換器に固有の誤差を補正するために補正されることを特徴とする。
【００４３】
本発明においては、被検査電圧（例えば多階調出力電圧と期待値電圧との差電圧）と比較すべき比較電圧（例えば多階調出力電圧の許容範囲を定めた基準電圧）を比較電圧生成用データ入力手段から入力される比較電圧生成用データに基づいて生成する比較電圧生成手段と、被検査電圧と比較電圧とを比較する比較手段とを備え、比較電圧生成用データは、他の出力電圧検査手段と共通に与えられる共通比較電圧生成用データ及び各比較手段が有する固有の誤差を補正するために個別に与えられる個別比較電圧生成用データを加算して生成される構成としたので、各比較手段が有する固有の誤差を個別に補正することができるので、高精度の半導体検査装置（半導体試験装置）及び半導体検査方法（半導体試験方法）を安価に提供することが可能となる。
【００４４】
本発明においては、期待値電圧発生手段は、階調期待値電圧の理想値入力データを記憶する理想値入力データ記憶手段と、階調期待値電圧の補正をするための補正値入力データを記憶する補正値入力データ記憶手段とを備えることとしたので、期待値電圧発生手段が有する誤差を補正することができるので、高精度の半導体検査装置（半導体試験装置）及び半導体検査方法（半導体試験方法）を安価に提供することが可能となる。
【００４５】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
＜実施の形態１＞
図１は本発明に係る半導体検査装置の要部回路ブロックを示すブロック図である。従来技術（図２４参照）と同じブロック等は同一の番号を付して重複する説明は省略する。図において、１００は半導体検査装置を示し、出力電圧検査手段５０、比較電圧生成用データ入力手段１０１、１０２を備える。出力電圧検査手段５０は、被検査電圧入力手段５１、ＤＡＣ１０６、ＤＡＣ１０７、ハイレベル比較器５２（以下単に比較器５２と表すこともある）、ローレベル比較器５３（以下単に比較器５３と表すこともある）、比較結果出力手段５６を備える。ハイレベル比較器５２、ローレベル比較器５３は、被検査電圧と比較電圧とを比較する比較手段を構成する。
【００４６】
図示しない被検査半導体装置（以下ＤＵＴ）の出力端子から出力される階調出力電圧から得られる被検査電圧が被検査電圧入力手段５１の入力端子（例としてテスタチャンネルｃｈＭで示す）へ入力される。被検査電圧は、図２０、図２１において示したように、階調出力電圧と期待値電圧との差電圧として求められる。被検査電圧は、被検査電圧入力手段５１からハイレベル比較手段であるハイレベル比較器５２の−入力端子とローレベル比較手段であるローレベル比較器５３の＋入力端子に入力される。
【００４７】
ハイレベル比較器５２の＋入力端子には比較電圧生成手段を構成するＤＡＣ１０６より発生したハイレベル比較電圧ＶＯＨＳが入力され、比較対象となる被検査電圧とハイレベル比較電圧ＶＯＨＳが比較されて、比較結果は比較結果出力手段５６よりハイレベル比較結果出力データＤＭＨとして補正データ生成手段２１０へ出力される。ローレベル比較器５３の−入力端子には比較電圧生成手段を構成するＤＡＣ１０７より発生したローレベル比較電圧ＶＯＬＳが入力され、比較対象となる被検査電圧とローレベル比較電圧ＶＯＬＳが比較されて、比較結果は比較結果出力手段５６よりローレベル比較結果出力データＤＭＬとして補正データ生成手段２１０へ出力される。なお、ハイレベル比較器５２とローレベル比較器５３を備えた構成としているが、何れか一方だけであっても半導体検査装置１００における出力電圧検出手段５０として機能する。ハイレベル比較器５２は、例えば被検査電圧が比較電圧の上限許容範囲か否かを比較検出し、ローレベル比較器５３は、例えば被検査電圧が比較電圧の下限許容範囲か否かを比較検出する。また、補正データ生成手段２１０は各出力電圧検査手段５０又は半導体検査装置１００に対応させて個別に設けることにより、例えばいずれかのテスタチャンネルに対応する出力電圧検査手段５０が故障して取替えが必要になった場合等に、当該テスタチャンネルに対応する出力電圧検査手段５０及び補正データ生成手段２１０を取り替えるだけでよく、半導体検査装置１００の修理が容易になり、メンテナンスコストを低減できる。
【００４８】
ハイ側比較の場合、ＤＡＣ１０６への入力データ（比較電圧生成用データ）は、共通比較電圧生成用データ入力手段１０１ｂへ入力されるハイレベル共通比較電圧生成用データＩＶＨｂと個別比較電圧生成用データ入力手段１０１ｃへ入力されるハイレベル個別比較電圧生成用データＩＶＨｃとを加算器１０１ａにおいて加算して生成される。ハイレベル共通比較電圧生成用データＩＶＨｂは、半導体検査装置１００を制御するテスタ制御手段４０から、例示しているｃｈＭ以外の他の出力電圧検出手段（５０）における比較器（５２）と共通するデータとして共通比較電圧生成用データ入力手段１０１ｂへ入力される。また、ハイレベル個別比較電圧生成用データＩＶＨｃは、各比較器（５２）個々の固有の誤差を補正する為のデータとして補正データ生成手段２１０において各比較器（５２）が有する誤差に対応して生成され、個別比較電圧生成用データ入力手段１０１ｃへ入力される。共通比較電圧生成用データ入力手段１０１ｂ、個別比較電圧生成用データ入力手段１０１ｃ、加算器１０１ａは比較電圧生成用データ入力手段１０１を構成する。ハイレベル共通比較電圧生成用データＩＶＨｂはｃｈＭ以外の他の出力電圧検出手段（５０）における比較器（５２）と共通して入力されるデータであるが、ハイレベル個別比較電圧生成用データＩＶＨｃは各比較器（５２）に固有の値として入力されることから各比較器（５２）の誤差を補正して高精度な電圧測定を可能としている。
【００４９】
ロー側比較の場合も同様であり、ＤＡＣ１０７への入力データ（比較電圧生成用データ）は、共通比較電圧生成用データ入力手段１０２ｂへ入力されるローレベル共通比較電圧生成用データＩＶＬｂと個別比較電圧生成用データ入力手段１０２ｃへ入力されるローレベル個別比較電圧生成用データＩＶＬｃとを加算器１０２ａにおいて加算して生成される。ローレベル共通比較電圧生成用データＩＶＬｂは、テスタ制御手段４０から、例示しているｃｈＭ以外の他の出力電圧検出手段（５０）における比較器（５３）と共通するデータとして共通比較電圧生成用データ入力手段１０２ｂへ入力される。また、ローレベル個別比較電圧生成用データＩＶＬｃは、各比較器（５３）個々の固有の誤差を補正する為のデータとして補正データ生成手段２１０において各比較器（５３）が有する誤差に対応して生成され、個別比較電圧生成用データ入力手段１０２ｃへ入力される。共通比較電圧生成用データ入力手段１０２ｂ、個別比較電圧生成用データ入力手段１０２ｃ、加算器１０２ａは比較電圧生成用データ入力手段１０２を構成する。ローレベル共通比較電圧生成用データＩＶＬｂはｃｈＭ以外の他の出力電圧検出手段（５０）における比較器（５３）と共通して入力されるデータであるが、ローレベル個別比較電圧生成用データＩＶＬｃは各比較器（５３）に固有の値として入力されることから各比較器（５３）の誤差を補正して高精度な電圧測定を可能としている。
【００５０】
なお、補正用データである個別比較電圧生成用データＩＶＨｃ、ＩＶＬｃは正の場合と、負の場合がある。また比較対象となる被検査電圧はＤＵＴの各出力端子毎の電圧でもよく、またＤＵＴの所定の出力端子を適宜切り換えて選択された電圧であっても良い。また、半導体検査装置１００と補正データ生成手段２１０とを各テスタチャンネル毎に１つのユニットにすることにより、ハイレベル個別比較電圧生成用データＩＶＨｃ及びローレベル個別比較電圧生成用データＩＶＬｃの帰還ループを短縮できるのでノイズによる影響を低減でき、さらに、半導体検査装置１００等の故障時においてユニット交換による修理が可能となりメンテナンスが容易になる。
【００５１】
＜実施の形態２＞
図２は図１の半導体検査装置の要部回路ブロックを複数備えた半導体検査装置の要部を示すブロック図である。半導体検査装置２００は図１において述べた半導体検査装置１００を複数備えたものであり、重複する部分については説明を省略する。ＤＵＴの出力に対応する入力端子としてテスタチャンネルｃｈ１〜ｃｈＭを備え、各テスタチャンネルに対応して半導体検査装置１００が設けてある。半導体検査装置２００は、さらに補正データ生成手段２１０を備え、外部にはテスタ制御手段４０が接続されている。各半導体検査装置１００は比較電圧生成用データ入力手段１０１、１０２を備え、比較電圧生成用データ入力手段１０１にはハイレベル共通比較電圧生成用データＩＶＨｂがテスタ制御手段４０から、ハイレベル個別比較電圧生成用データＩＶＨｃが補正データ生成手段２１０から入力される。比較電圧生成用データ入力手段１０２にはローレベル共通比較電圧生成用データＩＶＬｂがテスタ制御手段４０から、ローレベル個別比較電圧生成用データＩＶＬｃが補正データ生成手段２１０から入力される。なお、補正データ生成手段２１０は全テスタチャンネル分をまとめてブロックとしているが、上述したとおり各テスタチャンネルに応じてユニット化しても良い。
【００５２】
図１において述べたとおり、ハイレベル個別比較電圧生成用データＩＶＨｃ及びローレベル個別比較電圧生成用データＩＶＬｃに基づいて各半導体検査装置１００（に内蔵する比較器（５２、５３））の固有の誤差が補正される。各半導体検査装置１００はハイレベル比較結果出力データをＤ１Ｈ〜ＤＭＨとして、ローレベル比較結果出力データをＤ１Ｌ〜ＤＭＬとして、補正データ生成手段２１０、テスタ制御手段４０へ出力する。テスタ制御手段４０は、比較結果出力データ（ハイレベル比較結果出力データＤ１Ｈ〜ＤＭＨ及びローレベル比較結果出力データＤ１Ｌ〜ＤＭＬ）に基づいてＤＵＴの良否判定を行う。
【００５３】
図３は補正データ生成手段の概略ブロックを示すブロック図である。補正データ生成手段２１０は図１、図２においてブロックで示したものである。比較結果入力手段２１１には、半導体検査装置（１００、２００）における被検査電圧と比較電圧の比較結果である比較結果出力データ（ハイレベル比較結果出力データＤ１Ｈ〜ＤＭＨ及びローレベル比較結果出力データＤ１Ｌ〜ＤＭＬ）が入力される。図においては、テスタチャンネルＭ（ｃｈＭ）の場合（ＤＭＨ／ＤＭＬ）を示す。ハイレベル比較器５２の固有の誤差を補正するための補正データ（個別比較電圧生成用データＩＶＨｃ）は、ハイレベル比較結果出力データＤＭＨ（Ｄ１Ｈ〜ＤＭＨ）をもとに生成される。またローレベル比較器５３の固有の誤差を補正するための補正データ（個別比較電圧生成用データＩＶＬｃ）は、ローレベル比較結果出力データＤＭＬ（Ｄ１Ｌ〜ＤＭＬ）をもとに生成される。
【００５４】
ハイレベル比較器５２の補正データ（個別比較電圧生成用データＩＶＨｃ。以下補正データＩＶＨｃという）を生成する場合について説明するが、ローレベル比較器５３の補正データ（個別比較電圧生成用データＩＶＬｃ）を生成する場合も同様である。比較結果入力手段２１１に入力されたデータ（ハイレベル比較結果出力データＤＭＨ）は補正データ生成制御手段２１３に取り込まれる。補正データ生成制御手段２１３は補正データ生成手段２１０全体を制御するものである。記憶手段２１２は制御動作を行わせるプログラムや演算結果等の一時記憶データを記憶するものである。補正データ設定手段２１６にはハイレベル比較器５２へ出力する補正データＩＶＨｃが設定されている。補正データＩＶＨｃの生成時あるいは補正データＩＶＨｃ生成後のいずれの場合も、補正データＩＶＨｃが補正データ設定手段２１６に設定されたデータをもとに補正データ出力手段２１９、比較電圧生成用データ入力手段１０１等を介してハイレベル比較器５２へ出力される。また、検出された最適補正データは補正データ記憶手段２１５に記憶され、それ以降、補正データ設定手段２１６には補正データ記憶手段２１５に記憶された最適補正データが設定される。したがって、補正データ記憶手段２１５は、半導体検査装置（１００、２００）の電源が遮断された場合でも記憶された最適補正データを保持することができる不揮発性メモリであることが望ましい。補正データ生成制御手段２１３にはさらに補正回数カウント手段２１４が接続され、補正回数の適正化を図る。補正データ生成制御手段２１３及び補正データ設定手段２１６にはさらに補正データ加減手段２１７、補正初期値記憶手段２１８が接続される。なお、補正方法については後述する（実施の形態７等参照）。
【００５５】
＜実施の形態３＞
図４は本発明に係る半導体検査システムの概略ブロックを示すブロック図である。なお、本発明に係る半導体検査装置（図１の半導体検査装置１００及び図２の半導体検査装置２００）において半導体検査装置との用語を用いることから半導体検査システムと表記するが、半導体検査システムも半導体検査装置として把握できるものであることは言うまでも無い。第２半導体検査装置２００（図１における半導体検査装置１００、図２における半導体検査装置２００に相当するものであり、「第２」半導体検査装置としたのは、後述する「第１」半導体検査装置２０１（図５参照）と区別するために過ぎない）は、例えば、その部分をモジュールとすることにより、従来の半導体試験装置（半導体テスタ）１５の入力側外部に配備して、従来の半導体試験装置１５を改変せずにそのまま利用してより高精度の半導体集積回路の検査をすることができる。また、半導体検査装置（１００、２００、２０１）は、半導体集積回路であるＤＵＴを駆動するための集積回路駆動部（不図示）を備える構成とすることにより、より効率的な検査が可能な半導体検査装置、半導体検査システムとすることができる。
【００５６】
半導体検査システムはさらに第２半導体検査装置２００の入力側に減算器６、増幅器８、階調期待値電圧を発生する期待値電圧発生手段６０を備える。減算器６、増幅器８は図２０の説明において述べた従来の半導体試験装置１５において用いられるものと同一であり、詳細な説明は省略する。期待値電圧発生手段６０は補正により高精度のものになっている点を除いて、図２０の説明において述べた期待値電圧発生手段６０と同一である。ＤＵＴの出力端子Ｙ１〜ＹＭからの階調出力電圧は、電圧差検出手段としての減算器６、増幅手段としての増幅器８、期待値電圧発生手段６０による所定の処理（図２０、図２１参照）をされ、第２半導体検査装置２００へ入力され良否判定がなされる。半導体試験装置１５は内部にデジタル比較部１１、テスタ制御手段４０、周辺ブロック部１２を備える点も図２１の説明において述べたとおりである。なお、第２半導体検査装置２００から期待値電圧発生手段６０へ信号線２００ａを介して、ハイレベル比較結果出力データ（Ｄ１Ｈ〜ＤＭＨ）、ローレベル比較結果出力データ（Ｄ１Ｌ〜ＤＭＬ）を帰還させた場合には、半導体試験装置１５を特に用いる必要がなくなる。
【００５７】
デジタル比較部１１は第２半導体検査装置２００から入力される判定結果（論理信号）に基づいてデジタル比較を行い、論理信号（Ｄ１〜ＤＭ）に変換してテスタ制御手段４０へ入力する。第２半導体検査装置２００をモジュールとする場合に、減算器６、増幅器８を含めてモジュール化することが可能である。また、このようなモジュール化によりＤＵＴから比較器（５２、５３）までの電気長は半導体試験装置１５内部の比較器（デジタル比較部１１）を用いて検査する場合と比較して短縮できることになり、耐雑音性等を考慮すれば好ましいことは言うまでも無い。半導体検査システムにおいては、第２半導体検査装置２００を用いることから、テスタ制御手段４０から第２半導体検査装置２００へ共通比較電圧生成用データＩＶＨｂ、ＩＶＬｂが入力される。個別比較電圧生成用データ（ＩＶＨｃ、ＩＶＬｃ）は、第２半導体検査装置２００の内部において処理される。
【００５８】
なお、第２半導体検査装置２００に含まれる比較器５２、５３の電圧測定精度は、デジタル比較部１１において用いられる比較器（不図示）と同程度の精度であっても、固有の誤差を補正することにより測定精度を向上できる。一層高精度化を実現するためには、比較器５２、５３の精度をデジタル比較部１１において用いられる比較器より高精度のものとすることが望ましい。
【００５９】
＜実施の形態４＞
図５は本発明に係る半導体検査システムの概略ブロックを示すブロック図である。第２半導体検査装置２００をデジタル比較部１１と共に半導体試験装置１５の内部に組み込んで第１半導体検査装置２０１としたものであり、第１半導体検査装置２０１は第２半導体検査装置２００の機能とともにデジタル比較部１１の機能を併せ持つものである。図４における半導体検査システムと基本構成に差はないので、詳細な説明は省略する。
【００６０】
＜実施の形態５＞
図６は本発明に係る出力電圧検査手段における比較手段の補正方法を説明するブロック図である。基本構成は図４において示した半導体検査システムと同様であり、詳細な説明は省略する。ＤＵＴの出力端子Ｙ１〜ＹＭから出力される階調出力電圧は、減算器６、増幅器８、期待値電圧発生手段６０による所定の処理（図２１参照）をされ、第２半導体検査装置２００へ入力される。半導体試験装置１５は、デジタル比較部１１、周辺ブロック部１２、テスタ制御手段４０を備え、第２半導体検査装置２００からの信号はデジタル比較部１１へ入力される。図４との違いは、増幅器８と第２半導体検査装置２００との間に第１補正用切替スイッチＳＷ１を備える点である。第１補正用切替スイッチＳＷ１は、その共通端子Ｓ１ｃを第２半導体検査装置２００の被検査電圧入力手段（５１）へ、独立第１端子Ｓ１ａを増幅器８の出力端子へ、独立第２端子Ｓ１ｂを固定電位端子（接地点）へ各々接続される。ＤＵＴの階調出力電圧検査時には共通端子Ｓ１ｃは独立第１端子Ｓ１ａへ接続され、比較器（５２、５３）の０Ｖ補正時（後述）には共通端子Ｓ１ｃは独立第２端子Ｓ１ｂへ接続される構成とする。第１補正用切替スイッチＳＷ１は、第２半導体検査装置２００の近くに配置することにより固定電位端子（接地点）を強固にでき、耐雑音性に優れた試験装置にすることができる。第１補正用切替スイッチＳＷ１は、減算器６、増幅器８、期待値電圧発生手段６０、第２半導体検査装置２００と共にモジュール化することにより、従来の半導体試験装置１５をそのまま活用でき、極めて簡単に半導体試験システムの高精度化が可能となる。
【００６１】
＜実施の形態６＞
図７は本発明に係る期待値電圧発生手段における補正方法を説明するブロック図である。基本構成は図６において示した半導体検査システムと同様であり、詳細な説明は省略する。図６の構成に、第２補正切替用スイッチＳＷ２がさらに付加されている点が異なる。第２補正切替用スイッチＳＷ２は減算器６に入力する信号をＤＵＴからの階調出力電圧か、高精度電圧発生手段１３からの出力かを選択するものである。第２補正用切替スイッチＳＷ２は、その共通端子Ｓ２ｃを減算器６へ、独立第１端子Ｓ２ａをＤＵＴの出力端子へ、独立第２端子Ｓ２ｂを高精度電圧発生手段１３へ各々接続される。ＤＵＴの階調出力電圧検査時には共通端子Ｓ２ｃは独立第１端子Ｓ２ａへ接続され、期待値電圧発生手段６０の補正時（後述）には共通端子Ｓ２ｃは独立第２端子Ｓ２ｂへ接続される構成とする。ＤＵＴの階調出力電圧検査時は、独立第１端子Ｓ２ａと共通端子Ｓ２ｃが接続され、期待値電圧発生手段６０の補正時は共通端子Ｓ２ｃと独立第２端子Ｓ２ｂが接続される。この際、第１補正用切替スイッチＳＷ１は増幅器８と第２半導体検査装置２００とを接続している。増幅器８の出力電圧は、高精度電圧発生手段１３のアナログ出力（ＶＫＳ）と期待値電圧発生手段６０の出力（ＶＫＤ）の差電圧を増幅（増幅率を例えば２４倍とする）した電圧ΔＶＫ＝２４×（ＶＫＳ−ＶＫＤ）のアナログ信号となる。アナログ信号は第２半導体装置２００に入力され、第２半導体装置２００の比較結果出力データ（Ｄ１Ｈ〜ＤＭＨ、Ｄ１Ｌ〜ＤＭＬ）の少なくとも１つは信号線２００ａを介して期待値電圧発生手段６０に入力（フィードバック）されている。また、テスタ制御手段４０から信号線４０ａを介して期待値電圧発生手段６０に入力（フィードバック）する場合は、期待値電圧発生手段６０の補正を更に高速にすることができる。高精度電圧発生手段１３は、標準器として規格化された標準電圧発生器をトレースした副標準電圧発生器等を用いるので、高精度電圧発生手段１３の電圧発生精度は実質的に０と見なすことができる。第２補正切替用スイッチＳＷ２は、減算器６、増幅器８、第１補正用切替スイッチＳＷ１、期待値電圧発生手段６０、第２半導体検査装置２００と共にモジュール化することにより、従来の半導体試験装置１５をそのまま活用でき、極めて簡単に半導体試験システムの高精度化が可能となる。
【００６２】
図８、図９は本発明に係る期待値電圧発生手段のブロック構成を示すブロック図である。期待値電圧発生手段６０は、実施の形態７乃至１１における各種補正のための構成ブロックである。図９は図８の構成に対し演算手段６７をさらに付加したものである。期待値電圧発生手段６０は、期待値電圧出力手段を構成する１８ビットのＤＡＣ６１、ＤＡＣ６１へ入力する理想値入力データ（誤差が無いとした場合にＤＡＣ６１へ入力されるべきデータ）を記憶する理想値入力データ記憶手段６３と、ＤＡＣ６１の理想特性からの誤差を補正するための補正入力値を記憶する補正値入力データ記憶手段６４と、理想値入力データ記憶手段６３に記憶されている理想値入力データＶＫＩＤと補正値入力データ記憶手段６４に記憶されている補正値入力データＶＫＨＤを加算器６２により加算し、ＤＡＣ６１への入力データＶＫＲＤを生成する演算手段６７とを備えている。さらに、これらを制御する制御手段６５と、記憶手段６６と、制御手段６５と外部（例えば信号線４０ａ又は信号線２００ａ等）との間でデータを入出力するデータ入出力手段（不図示）を備えている。演算手段６７はゲイン補正係数、ＤＡＣ６１への入力データとなる補正値入力データを算出する（実施の形態１１参照）。なお、期待値電圧出力手段６０におけるＤＡＣ６１の分解能を、比較電圧生成手段におけるＤＡＣ１０６、ＤＡＣ１０７の分解能より高精度にすることにより、より高精度の検査ができる。また、期待値電圧発生手段６０は半導体検査装置等への適用に限らず、その他の用途への適用も可能である。
【００６３】
記憶手段６６には補正過程を記述した補正プログラム、ＤＡＣ６１に入力する複数の理想値入力データ、補正データなどが記憶されている。制御手段６５と記憶手段６６は、半導体試験装置１５等の外部装置に備えていてもよい。内部に備えている場合は、高価な半導体試験装置１５が無くても補正が可能となる。また、外部装置に備えている場合は、期待値電圧発生手段６０の構成が簡略化できる。増幅器８の増幅率は、比較器誤差補正時と同様に２４倍である。
【００６４】
期待値電圧発生手段６０に備えられた期待値電圧出力手段であるＤＡＣ６１の出力は減算器６に入力され（図６、図７参照）、階調期待値電圧と階調出力電圧との差電圧を生成するための基準電圧（階調期待値電圧）であるため極力高精度である必要があり、１８ビット仕様のものを選択した。なお、必要なビット数はデバイスの仕様により相対的に決定されるものであり、１８ビット仕様に限定されるものではない。ＤＡＣ６１の最大出力は、例えば１３Ｖである。したがってこの場合のＤＡＣ６１の分解能は、１３Ｖ／２^１　８　、即ち、０．０５０ｍＶ／ビットである。
【００６５】
＜実施の形態７＞
実施の形態７は本発明に係る半導体検査装置の補正方法である。基本的な流れは、次のとおりである。
出力電圧検査手段５０に備えられた比較器５２、５３のいずれか一方の比較器について、まず０Ｖ補正を行い、次に０Ｖ以外の補正を適宜行う。次に他方の比較器５２、５３についても同様に補正を行う。さらに、期待値電圧発生手段６０についても０Ｖ補正を行い、次に０Ｖ以外の補正を適宜行う。
【００６６】
期待値電圧発生手段６０における期待値電圧補正方法はさらに、次のようなステップにより行う。
補正基準となる補正基準電圧入力ステップと、前記補正基準電圧に対応した比較結果に応じて補正基準電圧を増加または減少させる補正基準電圧増減ステップと、比較結果が変化するか否かを検出する比較結果検出ステップと、比較結果が変化しないときは補正基準電圧増減ステップを繰り返し行い、比較結果が変化したときは補正基準電圧増減を停止し、且つ、該タイミングの補正電圧データを記憶する補正データ記憶ステップとを備える。
【００６７】
図６、図７、図８、図１を参照して比較器、デジタルアナログ変換器等が有する固有の誤差を補正する補正方法を説明する。
第２半導体検査装置２００に備えられている比較器５２、５３の測定誤差は例えば２０ｍＶであるとする。比較器用基準電圧（ＶＯＨＳ、ＶＯＨＬ）発生用ＤＡＣ１０６、１０７は１４ビット構成であり、発生する最大電圧は比較器５２、５３の仕様により、例えば±２．５６０Ｖ（Ｖｐ−ｐ＝５．１２０Ｖ）である。また、期待値電圧発生手段６０に備えられている基準電圧発生用ＤＡＣ６１は１８ビット構成であり、発生する最大電圧は１３Ｖである。この最大電圧１３Ｖは、ＤＵＴの出力仕様の最大出力電圧１３Ｖに対応づけている。第１補正用切替スイッチＳＷ１は、後述する比較器の０Ｖ補正時は共通端子Ｓ１ｃと第２独立端子Ｓ１ｂ（固定電位端子（接地点））を接続する。
【００６８】
補正対象の比較器５２、５３には０Ｖ（固定電位端子（接地点）に接続）を入力する。半導体検査装置２００に内蔵されているＤＡＣ１０６、１０７は１４ビットであり、最大出力電圧の絶対値は５．１２０Ｖであるとする。つまり、ＤＡＣ１０６、１０７の分解能は５．１２０Ｖ／２^１４＝０．３ｍＶ／ビットである。補正順序は、図１内のハイレベル比較器５２、ローレベル比較器５３のうちいずれから行ってもよい。
【００６９】
比較器５２の０Ｖ補正値を求める方法の概略ステップ（１〜６）は以下のとおりである。比較器５３についても同様に補正することができる。
概略ステップ１：
まず、期待値電圧発生手段６０の理想値入力データ記憶手段６３に対応するＤＡＣ６１が理想ＤＡＣであるときの理想特性に対応する入力データの値を設定する。設定はテスタ制御手段４０からデータを制御手段６５へ入力し、理想値入力データ記憶手段６３に記憶、読出して設定する。補正値入力データについても同様に補正値入力データ記憶手段６４に記憶、読出して設定する。
概略ステップ２：
次に、比較器５２等の誤差補正対象回路部の仕様から決まる最大誤差範囲よりも大きな値を補正値の初期値として設定する。最大誤差（仕様）が例えば＋６４ｍＶの場合、例えばその２倍の＋１２８ｍＶを設定する。比較器５２はハイレベル側の比較を行う比較器であるから、ＶＯＨ補正データ入力手段（比較電圧生成用データ入力手段１０１ｃ）を介して比較器５２の＋端子の値ＶＯＨＳを設定する。
【００７０】
概略ステップ３：
最初は概略ステップ２の設定条件であるから、補正値が許容誤差の範囲を超えるので、比較器５２の出力（例えばｃｈＭでは、最終的にはＤＭＨ）はハイまたはローのいずれかの値になる。
概略ステップ４：
次の補正値は、絶対値が現在の補正値（＋１２８ｍＶ）の１／２倍で、極性は反対の値（＋に対し−）として求める（つまり−６４ｍＶ）。
【００７１】
概略ステップ５：
補正値として概略ステップ４により求めた−６４ｍＶを設定する。このとき（ＶＯＨ補正データ入力手段を介して−６４ｍＶを入力したとき）、比較器５２の出力状態が直前と反対の状態に変化する場合、つまり、比較器５２の出力がハイからローに変化、あるいは、ローからハイに変化した場合は、現在の補正値（−６４ｍＶ）に対し、新たに設定する補正値として現在の補正値を求めた際の補正値の変化幅の１／２の値だけ変化させ、且つ、変化方向は直前の変化方向の反対側に変化させる。つまり、＋１２８ｍＶから−６４ｍＶへの変化は−１９２ｍＶ（現在の補正値を求めた際の補正値の変化幅）であり、変化幅は１９２、変化方向はマイナスである。従って、次の補正値を求めるための変化幅は１９２ｍＶ／２＝９６ｍＶ、補正は増加する方向、つまりプラス方向となる。したがって、直前の補正値−６４ｍＶに補正値の変化幅＋９６ｍＶを加えた値＋３２ｍＶを次の補正値とする。
また、比較器５２の出力が直前の状態と同じ場合、つまり、ハイ又はロー状態を維持した場合は、現在の補正値（−６４ｍＶ）に対し、新たに設定する補正値として現在の補正値を求めた際の補正値の変化幅の１／２倍の値だけ変化させ、且つ、変化方向は直前の変化方向と同じ側に変化させる。つまり、＋１２８ｍＶから−６４ｍＶへの変化は−１９２ｍＶであり、変化幅は１９２、変化方向はマイナスである。従って、次の補正値を求めるための変化幅は１９２ｍＶ／２＝９６ｍＶ、補正は減少する方向、つまりマイナス方向となる。したがって、直前の補正値−６４ｍＶに補正値の変化幅−９６ｍＶを加えた値−１６０ｍＶを次の補正値とする。この様な方法で、補正値の再補正を行う。
概略ステップ６：
変化幅が、比較器５２の分解能の値より小さくなった時点の補正値を最終補正値として確定する。
【００７２】
以上の方法は、比較器、ＤＡＣのような補正対象回路が有する固有の誤差を補正するために、補正値の設定を出力状態（出力の論理状態）の変化を判定しながら繰り返し、設定する補正値を徐々に収束させていくものであり、これにより補正対象回路が有する誤差を絞り込むことができる。比較器、ＤＡＣのような誤差補正が必要な補正対象回路に適用可能な高速補正値探索方法である。
【００７３】
さらに詳細に補正対象回路の補正方法を説明する。
＜実施の形態８＞
実施の形態８は＋２０ｍＶの誤差が内蔵されているハイレベル比較器５２の補正方法（補正手順）である。さらに、実施の形態９において、＋１０ｍＶの誤差が内蔵されているローレベル比較器５３の場合の補正方法（補正手順）を説明する。
【００７４】
（Ａ．ハイレベル比較器５２の０Ｖ補正値の補正方法における初期設定）
ここで、０Ｖ補正値とは、理想特性０Ｖに対する補正値（補正入力データ）をいう。
図６において、第２半導体検査装置２００へ入力されるテスタ制御手段４０からの共通比較電圧生成用データ（ＩＶＨｂ、ＩＶＬｂ）から得られる電圧ＶＯＨ、ＶＯＬは０．０００Ｖ（以下他のデータ部分を含め全て、データの数値ではなく対応する電圧値で示す）に設定する。補正用データ初期値は、各々１２８ｍＶ、−２．５００Ｖに設定する。この値はハイレベル比較器５２（以下比較器５２ともいう）に入力される電圧が誤差の範囲よりも十分に大きな値になるように選択し、比較器５２の初期出力値は比較器の測定誤差の大小に拘わらず所定の値に設定できるようにしている。ＶＯＨの初期値は、補正時間を短くする観点からは極力小さい値が望まれるためＶＯＬよりも小さい値を選択している。第１補正用切替スイッチＳＷ１の共通端子Ｓ１ｃと独立第２端子Ｓ１ｂとを接続し、比較器５２への入力電圧（被検査電圧に対応）を０．０００Ｖとする。比較器５２に対応するＤＡＣ（比較電圧生成手段）１０６には１２８ｍＶ＋０．０００Ｖ即ち１２８ｍＶに対応するデジタルデータが入力されている。ローレベル比較器５３に対応するＤＡＣ（比較電圧生成手段）１０７には−２．５００Ｖ＋０．０００Ｖ即ち２．５００Ｖに対応するデジタルデータが入力されている。
【００７５】
（Ｂ．ハイレベル比較器５２の０Ｖ補正値の補正方法）
比較器５２の誤差が＋２０ｍＶの場合、即ち、比較器５２の＋入力端子に入力される補正電圧（個別比較電圧生成用データＩＶＨｃから変換される電圧）に＋２０ｍＶを加えた値が、実効入力電圧となるような誤差を含む場合、これを、ＤＵＴのデバイス仕様から要求される測定精度を満たす精度まで以下の方法で補正する場合について説明する。図１０はハイレベル比較器の０Ｖ補正値の補正方法における各ステップでの状況を示す状況一覧図表である。図において、ＩＶＨｃ補正値欄は個別比較電圧生成用データＩＶＨｃに対応するが、ここでは簡単化するために電圧値で示す。＋端子入力電圧（実効入力電圧）欄は誤差を含む実効的な値を示す。比較器出力欄は比較器５２の出力状態（論理ハイ／ロー）を示す。誤差欄は補正値による補正の結果得られる最終的な誤差をあらわす。ステップ欄の番号は以下のステップ番号と一致する。誤差欄の数値はＤＡＣ６１での量子化誤差分を除いて示す。なお、比較器５２の補正においては、ローレベル比較器５３については言及しないが、出力は常時ローレベルである。比較器５２の−入力端子に入力される電圧は０．０００Ｖ（固定）、ＶＯＨは０．０００Ｖ（固定）、ＶＯＬは−２．５００Ｖ（固定）とする。
【００７６】
ステップ１：
初期状態の比較器５２の出力（ハイ又はローのいずれの状態にあるか）を確認する。初期状態では＋入力端子の実効入力電圧は＋１４８ｍＶ（＋１２８ｍＶ＋２０ｍＶ）であるので、比較器５２の出力はハイレベルとなる。これにより誤差電圧が−１２８ｍＶ以上であることを確認する
ステップ２：
−１２８ｍＶ×１／２＝−６４ｍＶに対応するデジタル補正データを設定する。＋入力端子の実効入力電圧は−４４ｍＶ（−６４ｍＶ＋２０ｍＶ）であるので、出力はローレベルとなる。これにより、誤差は＋６４ｍＶ以下であることが確認できる。
ステップ３：
−（１４８ｍＶ＋４４ｍＶ）×１／２−６４ｍＶ＝＋３２ｍＶに対応するデジタル補正データを設定する。＋入力端子の実効入力電圧は＋５２ｍＶであるので、出力はハイレベルとなる。これにより、＋誤差電圧は３２ｍＶ以上であることが確認できる。
【００７７】
ステップ４：
−（９６ｍＶ）×１／２＋３２ｍＶ＝−１６ｍＶに対応するデジタル補正データを設定する。＋入力端子の実効入力電圧は＋４ｍＶであるので、出力はハイレベルとなり、ハイレベル出力が連続する。誤差電圧は−１６ｍＶ以上であることが確認できる。
ステップ５：
比較器５２の出力状態が変化しない場合は、次の補正値として、現補正値（ここではステップ４で得た補正値）に変化幅Δｎを加算した値を設定する。該変化幅Δｎは、直前の補正値の変化幅Δ（ｎ−１）（ステップ４で得た補正値からステップ３で得た補正値を差し引いた値）の１／２である。変化させる極性は直前の変化と同方向に変化させる。
Δ（ｎ−１）＝＋３２ｍＶ−（−１６ｍＶ）＝＋４８ｍＶ、Δｎ＝＋４８ｍＶ×１／２＝＋２４ｍＶ
次の補正値は、−１６ｍＶ−２４ｍＶ＝−４０ｍＶに対応するデジタル補正データを設定する。＋入力端子の実効入力電圧は−２０ｍＶであるので出力はローレベルとなる。誤差電圧は＋４０ｍＶ以下であることが確認できる。
ステップ６：
比較器５２の出力状態が変化した場合は、次の補正値として、現補正値（ここではステップ５で得た補正値）に変化幅Δｍを加算する。変化幅Δｍは、直前の補正値の変化幅Δ（ｍ−１）（ステップ５で得た補正値からステップ４で得た補正値を差し引いた値）の１／２である。変化させる極性は直前の変化とは逆方向に変化させる。前回の変化幅は２４ｍＶであり、変化方向は負である。したがって、変化幅は１２ｍＶ、変化方向は正である。その結果、次の補正値は、以下のようになる。
次の補正値＝現在の補正値＋１２ｍＶ＝−４０ｍＶ＋１２ｍＶ＝−２８ｍＶ
次の補正値として−２８ｍＶに対応するデジタル補正データを設定する。＋入力端子の実効入力電圧は−８ｍＶであるので出力はローレベルとなる。誤差電圧は＋２８ｍＶ以下であることが確認できる。
【００７８】
ステップ７：
比較器５２の出力状態が変化しない場合であるので、ステップ５と同様の方法で次の補正値を求める。変化幅は１２ｍＶ×１／２＝６ｍＶ、変化方向は正である。
次の補正値＝現在の補正値＋６ｍＶ＝−２８ｍＶ＋６ｍＶ＝−２２ｍＶ
次の補正値は、−２２ｍＶに対応するデジタル補正データを設定する。実効入力電圧は−２ｍＶであるので、出力はローレベルとなる。誤差電圧は＋２２ｍＶ以下であることが確認できる。
ステップ８：
比較器５２の出力状態が変化しない場合であるので、ステップ５と同様の方法で次の補正値を求める。変化幅は＋６ｍＶ×１／２＝＋３ｍＶ、変化方向は正である。
次の補正値＝現在の補正値＋３ｍＶ＝−２２ｍＶ＋３ｍＶ＝−１９ｍＶ
次の補正値は、−１９ｍＶに対応するデジタル補正データを設定する。実効入力電圧は＋１ｍＶであるので、出力はハイレベルとなる。誤差電圧は＋１９ｍＶ以上であることが確認できる。
ステップ９：
比較器５２の出力状態が変化する場合であるので、ステップ５と同様の方法で次の補正値を求める。変化幅は３ｍＶ×１／２＝１．５ｍＶ、変化方向は負である。
次の補正値＝現在の補正値−０．７５ｍＶ＝−１９ｍＶ−１．５ｍＶ＝−２０．５ｍＶ
次の補正値は、−２０．５ｍＶに対応するデジタル補正データを設定する。実効入力電圧は−０．５ｍＶであるので、出力はローレベルとなる。誤差電圧は＋２０．５ｍＶ以下であることが確認できる。
【００７９】
ステップ１０：
比較器５２の出力状態が変化する場合であるので、ステップ５と同様の方法で次の補正値を求める。変化幅は１．５ｍＶ×１／２＝０．７５ｍＶ、変化方向は正である。
次の補正値＝現在の補正値＋０．７５ｍＶ＝−２０．５ｍＶ＋０．７５ｍＶ＝−１９．７５ｍＶ
次の補正値は、−１９．７５ｍＶに対応するデジタル補正データを設定する。実効入力電圧は＋０．２５ｍＶであるので、出力はハイレベルとなる。誤差電圧は＋１９．７５ｍＶ以上であることが確認できる。
ステップ１１：
比較器５２の出力状態が変化する場合であるので、ステップ５と同様の方法で次の補正値を求める。変化幅は０．７５ｍＶ×１／２＝０．３７５ｍＶ、変化方向は負である。
次の補正値＝現在の補正値−０．３７５ｍＶ＝−１９．７５ｍＶ−０．３７５ｍＶ＝−２０．１２５ｍＶ
次の補正値は、−２０．１２５ｍＶに対応するデジタル補正データを設定する。実効入力電圧は−０．１２５ｍＶであるので、出力はローレベルとなる。誤差電圧は＋２０．１２５ｍＶ以下であることが確認できる。
ステップ１２：
比較器５２の出力状態が変化する場合であるので、ステップ５と同様の方法で次の補正値を求める。変化幅は０．３７５ｍＶ×１／２＝０．１８７５ｍＶ、変化方向は正である。
次の補正値＝現在の補正値＋０．１８７５ｍＶ＝−２０．１２５ｍＶ＋０．１８７５ｍＶ＝−１９．９３７５ｍＶ
次の補正値は、−１９．９３７５ｍＶに対応するデジタル補正データを設定する。実効入力電圧は＋０．０６２５ｍＶであるので、出力はハイレベルとなる。誤差電圧は＋１９．９３７５ｍＶ以上であることが確認できる。この時点での補正誤差は＋０．０６２５ｍＶである。
【００８０】
ハイレベル比較器５２に対応するＤＡＣ１０６の分解能が０．０３ｍＶであるので、これ以上の補正は行わない。初期設定から１１回の補正を行うことで、誤差２０ｍＶを誤差０．０６２５ｍＶまで補正できた。比較器５２の分解能が０．３ｍＶであるので、不確定誤差０．１５ｍＶを考慮すると、誤差は＋０．１５６２５ｍＶ乃至−０．１４３７５ｍＶの範囲となる。測定対象のＤＵＴの出力仕様は、例えば、最大出力電圧１３Ｖ、５１２階調出力であるので、１階調間あたりの電圧はγ補正に依存するものの、均等に分割すると２５．３９ｍＶである。出力端子間偏差電圧としては２５．３９ｍＶ／４＝６．３５ｍＶ程度の電圧測定精度が必要であるが、今回の補正で十分に正確な測定が行える。なお、出力端子間偏差電圧仕様は、２５６階調以上の仕様の液晶駆動装置においては、隣接階調電圧の１／２である場合も多く、当然ながらこのような場合にも正確な測定が行える。
【００８１】
測定対象のＤＵＴの出力仕様が、最大出力電圧１３Ｖ、１０２４階調出力である場合は、１階調間あたりの電圧は均等に分割すると６．３５ｍＶである。出力端子間偏差電圧は６．３５ｍＶ／４＝１．５８７ｍＶ程度の電圧測定が必要であるが、今回の補正で０．１５ｍＶの誤差範囲で測定が可能なため十分に正確な測定が行える。
【００８２】
＜実施の形態９＞
（ローレベル比較器５３の０Ｖ補正値の補正方法）
実施の形態８と同様の方法により、＋１０ｍＶの誤差が内蔵されているローレベル比較器５３の補正方法（補正手順）を説明する。
ローレベル比較器５３についても同様の方法で補正を行うことができる。このときの初期設定としては、−端子入力電圧＝０．０００Ｖ（固定）、ＶＯＨ＝２．５００Ｖ（固定）、ＶＯＬ＝０．０００Ｖ（固定）、ＩＶＬｂ＝−１２８ｍＶである。図１１はローレベル比較器の０Ｖ補正値の補正方法における各ステップでの状況を示す状況一覧図表である。図において、ＩＶＬｃ補正値欄は個別比較電圧生成用データＩＶＬｃに対応するが、ここでは簡単化するために電圧値で示す。その他の項目等は図１０と同一ある。基本的には実施の形態８における方法と同一であり、ステップ２１からステップ３２についての詳細な説明は省略する。ローレベル比較器５３の＋入力端子に入力される電圧は０．０００Ｖ（固定）、ＶＯＬ＝０．０００Ｖ（固定）、ＶＯＨ＝２．５００Ｖ（固定）とする。
【００８３】
以上により、所定のチャンネルのハイレベル比較器５２、ローレベル比較器５３の補正データが確定され、補正データ記憶手段（２１５。図３参照）に記憶される。この動作を補正が必要なすべてのチャンネルに対して行う。なお、一度設定された補正データはテスト装置の電源が遮断されても記憶されている事が望ましい。電源再投入時に再度補正値を求める必要がないからである。したがって、この記憶手段は不揮発性メモリであることが望ましい。
【００８４】
＜実施の形態１０＞
図９における期待値電圧発生手段６０に誤差がある場合、即ち、期待値電圧発生手段６０が備えるＤＡＣ６１に誤差がある場合は、この誤差を補正する必要がある。誤差がない理想的ＤＡＣとした場合のＤＡＣ入力データ（理想値入力データＶＫＩＤ）に、誤差補正用データ（補正値入力データＶＫＨＤ）を加え、加算後のデータ（実入力データＶＫＲＤ。加算器６２の出力）をＤＡＣ６１の入力デジタルデータとして与えることで期待値電圧発生手段６０からの発生電圧の誤差を補正する。ＤＡＣ６１の誤差には、オフセット誤差と増幅率誤差とがある。オフセット誤差とは、理想特性のＤＡＣであれば０Ｖ電圧を出力することになるデジタルデータをＤＡＣ６１の入力データとして与えたときに、ＤＡＣ６１から出力される電圧値のことをいう。実施の形態１０においては期待値電圧発生手段６０におけるオフセット誤差の補正方法を説明する。増幅率誤差（ゲイン誤差）の補正方法については実施の形態１１において説明する。ＤＵＴの仕様は実施の形態９、１０の場合と同様である。
【００８５】
（Ａ．期待値電圧発生手段６０のオフセット誤差の補正方法）
オフセット誤差が−１０ｍＶの場合を例として、以下の補正過程によりオフセット誤差を補正する。なお、−１０ｍＶの誤差がある場合、検査対象のＤＵＴは１階調間あたりの電圧が２５．３９ｍＶであり、測定精度として不十分である。以下、ＤＡＣの各入力データ（理想値入力データＶＫＩＤ、補正値入力データＶＫＨＤ、実入力データＶＫＲＤ）は、各デジタル入力に対応する電圧値で表現することとする。期待値電圧発生手段６０の補正をする方法の概略ステップ（１０〜１５）は以下のとおりである。
【００８６】
概略ステップ１０：
まず、理想値入力データ記憶手段６３に記憶するデータは、高精度電圧発生手段１３（図７参照）の電圧に対応する理想ＤＡＣ入力データ（理想値入力データＶＫＩＤ）の値を設定する。
概略ステップ１１：
次に、ＤＡＣ６１等の誤差補正対象回路部の仕様から決まる最大誤差範囲よりも大きな値を補正値の初期値として設定する。例えば、ＤＡＣ６１の出力の最大誤差（仕様）が例えば＋６４ｍＶの場合、例えばその２倍の＋１２８ｍＶを設定する。この設定条件では、補正値が許容誤差の範囲を超えているので、比較器５３の出力（例えばｃｈＭでは、最終的にはＤＭＬ）はハイ又はローのいずれかの値になる。
概略ステップ１２：
次の補正値は、絶対値が現在の補正値（＋１２８ｍＶ）の１／２倍で、極性は反対の値、つまり−６４ｍＶを次の補正値として設定する。
【００８７】
概略ステップ１３：
このとき、比較器５３の出力状態が直前の状態と反対の状態、つまり、ハイからローに変化、又はローからハイに変化する場合は、現在の補正値（−６４ｍＶ）に対し、新たに設定する補正値として現在の補正値を求めた際の補正値の変化幅の１／２の値だけ変化させ、且つ、変化方向は直前の変化方向の反対側に変化させる。つまり、１２８ｍＶから−６４ｍＶへの変化は−１９２ｍＶであり、変化幅は１９２、変化方向はマイナスである。従って、次の補正値を求めるための変化幅は１９２ｍＶ／２＝９６ｍＶ、補正は増加する方向、つまりプラス方向となる。したがって、直前の補正値−６４ｍＶに補正値の変化幅＋９６ｍＶを加えた値＋３２ｍＶを次の補正値とする。
概略ステップ１４：
また、比較器５３の出力状態が直前の状態と同じ場合、つまり、ハイ又はロー状態を維持した場合は、現在の補正値（−６４ｍＶ）に対し、新たに設定する補正値として現在の補正値を求めた際の補正値の変化幅の１／２の値だけ変化させ、且つ、変化方向は直前の変化方向と同じ側に変化させる。つまり、１２８ｍＶから−６４ｍＶへの変化は−１９２ｍＶであり、変化幅は１９２、変化方向はマイナスである。従って、次の補正値を求めるための変化幅は１９２ｍＶ／２＝９６ｍＶ、補正は減少する方向、つまりマイナス方向となる。したがって、−６４ｍＶに補正値の変化幅−９６ｍＶを加えた値−１６４ｍＶを次の補正値とする。
【００８８】
概略ステップ１５：
この様な方法で、補正値の再補正を行う。この変化幅が、補正対象デバイス、例えば、比較器あるいはＤＡＣの分解能の値より小さくなった時点の補正値を最終補正とする。この方法は、誤差補正対象が比較器、ＤＡＣのいずれにも適用できる高速補正値探索方法である。
【００８９】
（Ｂ．期待値電圧発生手段６０のオフセット誤差の補正方法における初期設定）図７乃至図９、図１を参照して期待値電圧発生手段６０が有するオフセット誤差の補正方法における初期設定について説明する。
比較器５２、５３の初期設定状態は、ＶＯＨ＝０．００ｍＶ、ＶＯＬ＝０．００ｍＶ、比較器補正データ（ＩＶＨｃ、ＩＶＬｃ）は比較器５２、５３の補正過程で得られた値が設定されている。高精度電圧発生手段１３の出力電圧ＶＫＳは１００ｍＶに設定されている。理想値入力データ記憶手段６３に記憶される理想値入力データＶＫＩＤは１００ｍＶ（ＶＫＳに対応させる）、補正値入力データ記憶手段６４の補正値入力データＶＫＨＤは１２８ｍＶである。この１２８ｍＶという値は、予想誤差よりも大きい値であり、且つ、補正値を極力効率よく検出できる値であることが必要である。ここで、期待値電圧発生手段６０のＤＡＣ６１の最大誤差範囲は±１２８ｍＶである。即ち、±１３Ｖ出力時の誤差は最大でも±１２８ｍＶの範囲内にあるので、初期補正値として１２８ｍＶを設定する。加算器６２の出力ＶＫＲＤは、２２８ｍＶ（ＶＫＩＤ１００ｍＶ＋ＶＫＨＤ１２８ｍＶ）である。ＤＡＣ６１のオフセット誤差は−１０ｍＶであるので、ＤＡＣ６１の実効出力電圧ＶＫＤは２１８ｍＶ（２２８ｍＶ−１０ｍＶ）となる。高精度電圧発生手段１３の出力電圧ＶＫＳとＤＡＣ６１の実効出力電圧ＶＫＤとの差電圧（増幅器８の入力）は−１１８ｍＶであるので、増幅器８の出力電圧ΔＶＫは（−１１８ｍＶ）×２４＝−２８３２ｍＶとなる。その結果、第２半導体検査装置２００に備えられた２つの比較器５２、５３の基準電圧（ＶＯＨ、ＶＯＬ）いずれも０．００ｍＶであるので、比較結果出力ＤＭＨはロー、ＤＭＬはハイとなる。補正は、比較結果出力ＤＭＨ、ＤＭＬのいずれか一方のデータを用いて行うことができるが、図１２に示す各補正過程では比較結果出力ＤＭＬ（比較器５３）のデータを用いて補正を行う。高精度電圧発生手段１３の出力電圧ＶＫＳ、理想値入力データＶＫＩＤは、特に言及しない限り１００ｍＶの状態を保持する。
【００９０】
図１２は期待値電圧発生手段のオフセット誤差の補正方法における各ステップでの状況を示す状況一覧図表である。期待値電圧発生手段６０のオフセット誤差は上述のとおり、−１０ｍＶである。図において、ＤＡＣ各欄の理想値入力データＶＫＩＤは理想値入力データＶＫＩＤに、補正入力データＶＫＨＤは補正値入力データＶＫＨＤに、出力電圧はＶＫＤに各々対応する。増幅器各欄の入力電圧は高精度電圧発生手段１３の出力電圧ＶＫＳとＤＡＣ６１の実効出力電圧ＶＫＤとの差電圧を、出力電圧は増幅器８からの出力電圧ΔＶＫを示す。比較器出力電圧欄は比較器５３の比較結果出力の論理状態状況（ハイ、ロー）を示す。ステップ欄の番号は以下のステップ番号と一致する。誤差欄の数値はＤＡＣ６１での量子化誤差分を除いて示す。なお、データの欄は簡単化するために対応する電圧で示す。
【００９１】
ステップ４１：
初期状態の比較器出力を確認する。初期状態ではＤＡＣ６１の実効出力電圧ＶＫＤは２１８ｍＶである。増幅器８の出力電圧ΔＶＫは（−１１８ｍＶ）×２４＝−２８３２ｍＶである。出力電圧ΔＶＫが第２半導体検査装置２００に備えられた比較器５３に入力され、ローレベル比較結果出力データＤＭＬ（以下出力データＤＭＬともいう）はローとなる。
ＤＡＣ６１の補正値入力データＶＫＨＤに１２８ｍＶの補正を行った基準電圧（出力電圧ＶＫＤ）が被比較電圧（高精度電圧発生手段１３の出力電圧ＶＫＳ、理想値入力データＶＫＩＤに対応）１００ｍＶより高い電圧であることが判り、誤差電圧が−１２８ｍＶ以上であることが確認できる。
【００９２】
ステップ４２：
（−１）×１２８ｍＶ×１／２＝−６４ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。（ステップ４１（以下Ｓ４１のように示す）の補正値より１９２ｍＶ小さな値を設定する。）ＤＡＣ６１の実効出力電圧ＶＫＤは、２６ｍＶである。
ＶＫＤ＝理想値入力データ設定値＋補正値入力データ設定値＋誤差値＝１００ｍＶ＋（−６４ｍＶ）＋（−１０ｍＶ）＝２６ｍＶ
増幅器８の出力電圧ΔＶＫは、Ｓ４１と同様の算出方法で１７７６ｍＶとなる。
ΔＶＫ＝（高精度電圧発生手段１３の出力電圧ＶＫＳ−期待値電圧発生手段６０の実効電圧ＶＫＤ（ＤＡＣ６１の実効出力電圧））×増幅率＝（１００−２６ｍＶ）×２４＝１７７６ｍＶ
比較器５３の比較結果出力ＤＭＬはハイレベルとなる。即ち、−６４ｍＶの補正を行ったＤＡＣ６１の入力データにて発生した基準電圧（出力電圧ＶＫＤ）が被比較電圧１００ｍＶより低い電圧であるので、誤差電圧が６４ｍＶ以下であることが確認できる。
【００９３】
ステップ４３：
（−１）×（−６４ｍＶ）×１／２＝３２ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。（Ｓ４２の補正値より９６ｍＶ大きな値を設定する。）
ＤＡＣ６１の実効出力電圧ＶＫＤは１２２ｍＶ、増幅器８の出力電圧ΔＶＫは（−２２ｍＶ）×２４＝−５２８ｍＶとなる。比較器５３の比較結果出力ＤＭＬはハイレベルである。即ち、３２ｍＶの補正を行ったＤＡＣ６１の入力データにて発生した基準電圧（出力電圧ＶＫＤ）が被比較電圧１００ｍＶより高い電圧であるので、誤差電圧が−３２ｍＶ以上であることが確認できる。
【００９４】
ステップ４４：
（−１）×（３２ｍＶ）×１／２＝−１６ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。（Ｓ４３の補正値より４８ｍＶ小さな値を設定する。）
ＤＡＣ６１の実効出力電圧ＶＫＤは７４ｍＶ、増幅器８の出力電圧ΔＶＫは（２６ｍＶ）×２４＝６２４ｍＶである。比較器５３の比較結果出力ＤＭＬはハイレベルである。即ち、−１６ｍＶの補正を行ったＤＡＣ６１の入力データにて発生した基準電圧（出力電圧ＶＫＤ）が被比較電圧１００ｍＶより低い電圧であるので、誤差電圧が１６ｍＶ以下であることが確認できる。
【００９５】
ステップ４５：
（−１）×（−１６ｍＶ）×１／２＝８ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。（Ｓ４４の補正値より２４ｍＶ大きな値を設定する。）
ＤＡＣ６１の実効出力電圧ＶＫＤ−１０ｍＶの誤差があるのでＶＫＤは９８ｍＶ、増幅器８の出力電圧ΔＶＫは（２ｍＶ）×２４＝４８ｍＶである。比較器５３対応出力ＤＭＬはハイレベルである。即ち、８ｍＶの補正を行ったＤＡＣ６１の入力データにて発生した基準電圧（出力電圧ＶＫＤ）が被比較電圧１００ｍＶより低い電圧であるので、誤差電圧が−８ｍＶ以下であることが確認できる。
【００９６】
ステップ４６：
Ｓ４５では比較器５３対応出力ＤＭＬの出力状態が変化しなかったことを考慮して、補正値の変化方向はＳ４５の場合と同じ方向とする。つまり補正値を増加する方向に変化させる。増加する値はＳ４５で増加した値の１／２倍とする。つまり、補正値の加算データは（２４ｍＶ）×１／２＝１２ｍＶ、補正値は８ｍＶ＋１２ｍＶ＝２０ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。（Ｓ４５の補正値より１２ｍＶ大きな値を設定する。）
ＤＡＣ６１の実効出力電圧ＶＫＤは１１０ｍＶ、増幅器８の出力電圧ΔＶＫは（−１０ｍＶ）×２４＝−２４０ｍＶである。比較器５３対応出力ＤＭＬはローレベルである。即ち、２０ｍＶの補正を行ったＤＡＣ６１の入力データにて発生した基準電圧（出力電圧ＶＫＤ）が被比較電圧１００ｍＶより低い電圧であるので、誤差電圧が−２０ｍＶ以上であることが確認できる。
【００９７】
ステップ４７：
Ｓ４６では比較器５３対応出力ＤＭＬの出力状態が変化したことを考慮して、補正値の変化方向はＳ４６の場合と反対方向とする。つまり、誤差値はＳ４５の補正値とＳ４６の補正値の中間にある補正値を検索する方向、即ち、減少させる方向に変化させる。減少する値はＳ４６のステップで増加した値の１／２倍とする。補正値の減算データは（１２ｍＶ）×１／２＝６ｍＶ、補正値は−６ｍＶ＋２０ｍＶ＝１４ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。
ＤＡＣ６１の実効出力電圧ＶＫＤは１０４ｍＶ、増幅器８の出力電圧ΔＶＫは（−４ｍＶ）×２４＝−９６ｍＶである。比較器５３対応出力ＤＭＬはローレベルである。これによりＤＡＣ６１の誤差電圧が−１４ｍＶ以上であることを確認する。
【００９８】
ステップ４８：
Ｓ４７では比較器５３対応出力ＤＭＬの出力状態が変化しなかったことを考慮して、補正値の変化はＳ４７の場合と同じ方向とする。つまり、誤差値はＳ４５の補正値とＳ４７の補正値の中間にある補正値を検索する方向、即ち、減少させる方向に変化させる。減少する値はＳ４７で減少した値の１／２倍とする。補正値の減少データは（６ｍＶ）×１／２＝３ｍＶ、補正値は−３ｍＶ＋１４ｍＶ＝１１ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。
ＤＡＣ６１の実効出力電圧ＶＫＤは１０１ｍＶ、増幅器８の出力電圧ΔＶＫは（−１ｍＶ）×２４＝−２４ｍＶである。比較器５３対応出力ＤＭＬはローレベルである。これによりＤＡＣ６１の誤差電圧が−１１ｍＶ以上であることを確認する。
【００９９】
ステップ４９：
Ｓ４８では比較器５３対応出力ＤＭＬの出力状態が変化しなかったことを考慮して、補正値の変化はＳ４８の場合と同じ方向とする。つまり、誤差値はＳ４５の補正値とＳ４８の補正値の中間にある補正値を検索する方向、即ち、減少させる方向に変化させる。減少する値はＳ４８で減少した値の１／２倍とする。補正値の減少データは（３ｍＶ）×１／２＝１．５ｍＶ、補正値は−１．５ｍＶ＋１１ｍＶ＝９．５ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。
ＤＡＣ６１の実効出力電圧ＶＫＤは９９．５ｍＶ、増幅器８の出力電圧ΔＶＫは（＋０．５ｍＶ）×２４＝１２ｍＶである。比較器５３対応出力ＤＭＬはハイレベルである。これによりＤＡＣ６１の誤差電圧が−９．５ｍＶ以下であることを確認する。
【０１００】
ステップ５０：
Ｓ４９では比較器５３対応出力ＤＭＬの出力状態が変化したことを考慮して、補正値の変化はＳ４９の場合と反対方向とする。つまり、誤差値はＳ４９の補正値とＳ４８の補正値の中間にある補正値を検索する方向、即ち、増加させる方向に変化させる。増加する値はＳ４９で減少した値の１／２倍とする。補正値の増加データは（１．５ｍＶ）×１／２＝０．７５ｍＶ、補正値は０．７５ｍＶ＋９．５ｍＶ＝１０．２５ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。
ＤＡＣ６１の実効出力電圧ＶＫＤは１００．２５ｍＶ、増幅器８の出力電圧ΔＶＫは（−０．２５ｍＶ）×２４＝−６ｍＶである。比較器５３対応出力ＤＭＬはローレベルである。これによりＤＡＣ６１の誤差電圧が−１０．２５ｍＶ以上であることを確認する。
【０１０１】
ステップ５１：
Ｓ５０では比較器５３対応出力ＤＭＬの出力状態が変化したことを考慮して、補正値の変化はＳ５０の場合と反対方向とする。つまり、誤差値はＳ５０の補正値とＳ４９の補正値の中間にある補正値を検索する方向、即ち、減少させる方向に変化させる。減少する値はＳ５０で増加した値の１／２倍とする。補正値の減少データは（０．７５ｍＶ）×１／２＝０．３７５ｍＶ、補正値は−０．３７５ｍＶ＋１０．２５ｍＶ＝９．８７５ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。
ＤＡＣ６１の実効出力電圧ＶＫＤは９９．８７５ｍＶ、増幅器８の出力電圧ΔＶＫは（＋０．１２５ｍＶ）×２４＝３ｍＶである。比較器５３対応出力ＤＭＬはハイレベルである。これによりＤＡＣ６１の誤差電圧が−９．８７５ｍＶ以下であることを確認する。
【０１０２】
ステップ５２：
Ｓ５１では比較器５３対応出力ＤＭＬの出力状態が変化したことを考慮して、補正値の変化はＳ５１の場合と反対方向とする。即ち、増加させる方向に変化させる。増加させる値はＳ５１で増加した値の１／２倍とする。補正値の増加データは（０．３７５ｍＶ）×１／２＝０．１８７５ｍＶ、補正値は＋０．１８７５ｍＶ＋９．８７５ｍＶ＝１０．０６２５ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。
ＤＡＣ６１の実効出力電圧ＶＫＤは１００．０６２５ｍＶ、増幅器８の出力電圧ΔＶＫは（−０．０３７５ｍＶ）×２４＝−０．９ｍＶである。比較器５３対応出力ＤＭＬはローレベルである。これによりＤＡＣ６１の誤差電圧が−１０．０６２５ｍＶ以上であることを確認する。
【０１０３】
ステップ５３：
Ｓ５２では比較器５３対応出力ＤＭＬの出力状態が変化したことを考慮して、補正値の変化はＳ５２の場合と反対方向とする。減少させる値はＳ５２で増加した値の１／２倍とする。補正値の増加データは（０．１８７５ｍＶ）×１／２＝０．０９３７５ｍＶ、補正値は−０．０９３７５ｍＶ＋１０．０６２５ｍＶ＝９．９６８７５ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。
ＤＡＣ６１の実効出力電圧ＶＫＤは９９．９６８８ｍＶ、増幅器８の出力電圧ΔＶＫは（＋０．０３１２ｍＶ）×２４＝０．７４８８ｍＶである。比較器５３対応出力ＤＭＬはハイレベルである。これによりＤＡＣ６１の誤差電圧が−９．９６８８ｍＶ以下であることを確認する。
【０１０４】
ステップ５４：
Ｓ５３では比較器５３対応出力ＤＭＬの出力状態が変化したことを考慮して、補正値の変化はＳ５３の場合と反対方向とする。増加させる値はＳ５３で減少した値の１／２倍とする。補正値の増加データは（０．０９３７５ｍＶ）×１／２＝０．０４６８７５ｍＶ、補正値は９．９６８８ｍＶ＋０．０４６８７５ｍＶ＝１０．０１５６７５ｍＶに対応するＤＡＣ６１の補正値を補正値入力データ記憶手段６４に設定する。
ＤＡＣ６１の実効出力電圧ＶＫＤは１００．０１５６７５ｍＶ、増幅器８の出力電圧ΔＶＫは（−０．０１５６７５ｍＶ）×２４＝−０．３７６２ｍＶである。比較器５３対応出力ＤＭＬはローレベルである。これによりＤＡＣ６１の誤差電圧が−１０．０１５６７５ｍＶ以上であることを確認する。補正データ値の変化幅が、補正対象ＤＡＣ６１の分解能５０μＶ以下になったので、これ以上の補正は行わない。この時点の補正データ１０．０１５６７５ｍＶを補正値として採用する。この補正によるＤＡＣ６１の実効出力電圧ＶＫＤの誤差は０．０１５６７５ｍＶとなる。
【０１０５】
ステップ５５：
誤差電圧が−１０．０１５６７５ｍＶ以上で、且つ、−９．９６８８ｍＶ以下であることがわかるので、Ｓ５３とＳ５４の補正値のそれそれの補正値の平均値９．９９２３７５ｍＶを補正値としてもよい。この補正によるＤＡＣ６１の実効出力電圧ＶＫＤの誤差は−０．００７６２５ｍＶとなり、Ｓ５４におけるＤＡＣ６１の実効出力電圧ＶＫＤの誤差に比べ一層高精度化される。
【０１０６】
＜実施の形態１１＞
（期待値電圧発生手段６０のゲイン誤差の補正方法）
ゲイン誤差とは、ＤＡＣ６１の入力データ変化に対応する出力電圧変化の比率、即ち、増幅率（ゲイン）に誤差があることから出力電圧に発生する誤差のことをいう。ゲイン誤差が０．０１％、オフセット誤差が０ｍＶの場合を例として、以下の補正過程によりゲイン誤差を補正する。なお、ＤＡＣ６１のデジタル入力データの表現は、実施の形態１０と同様である。この補正を実現する補正用システムの主要部である期待値電圧発生手段６０のブロック構成は図９のとおりである。既述のとおり図８に対し、ゲイン補正係数やＤＡＣ６１の入力データとしての補正値入力データを算出するための演算器６７が更に付加されている。補正のためのシステムは、オフセット誤差補正値を求めた実施の形態１０の場合と同様である。
【０１０７】
ゲイン誤差の補正は、ＤＡＣ６１の出力電圧状態の２ポイントについて補正をすることにより行う。ここでは、１００ｍＶ（０．１Ｖ）及び１２９００ｍＶ（１２．９Ｖ）を選択した場合の誤差補正値を求めて（図１３、図１４）、その値からゲイン誤差を補正するゲイン誤差補正係数を求める。この時に必要となる演算は、四則演算のみである。図１３はＤＡＣの出力電圧が１００ｍＶの時の誤差補正値を求める各ステップでの状況を示す状況一覧図表である。ステップ６１乃至ステップ７２により誤差補正値を求めている。図１４はＤＡＣの出力電圧が１２９００ｍＶの時の誤差補正値を求める各ステップでの状況を示す状況一覧図表である。ステップ８１乃至ステップ９２により誤差補正値を求めている。求め方は実施の形態１０等と同様であり、説明は省略する。
【０１０８】
以上の補正で求めたＤＡＣ６１における２点（出力電圧０．１Ｖ及び１２．９Ｖ）での最終の実入力データ（ＶＫＲＤ）の差と、理想値入力データ（ＶＫＩＤ）の差を用いて以下のようにゲイン補正係数を求めることができる。ここでいうゲイン補正係数とは、ゲイン誤差を補正し、実質ゲインを１に補正するための係数である。
ゲイン補正係数＝（（１２．９Ｖ出力時のＤＡＣ６１の補正後実入力データ）−（０．１Ｖ出力時のＤＡＣ６１の補正後実入力データ））÷（ＤＡＣ６１の理想値入力データ（１２．９Ｖ用）−ＤＡＣ６１の理想値入力データ（０．１０Ｖ用））＝（１２８９８．５６２−９９．９７３５）／１２．８００＝９９．９８９％・・・（１）
【０１０９】
即ちゲインを０．０１１％下げる方向の補正が必要であることがわかる。入力データを０．９９９８９倍したデータをＤＡＣ６１の実入力データとして用いることで、０．０１％のゲイン誤差を補正することが出来る。即ち、事前に、ゲイン誤差が不明な場合でも、上述のように、ＤＡＣ６１の特性２点の補正を行い、２点の補正データの差をＤＡＣ６１の理想値入力データの差で除算した値が、ゲイン誤差を補正する補正用ゲインであることがわかる。なお、補正ポイント２点は、上述１２．９００Ｖと０．１００Ｖの２点に限定されない。
【０１１０】
上述の様にして算出した入力データを外部より直接ＤＡＣ６１の実入力データとしてもよいが、式（１）を元に補正値を計算し補正値入力データ記憶手段６４に補正データを入力して補正を行ってもよい。この場合は、理想値入力データの−０．０１１％減じた値を補正データとして採用する。この０．０１１％は不揮発性メモリに記憶しておくことが望ましい。
【０１１１】
以上により、期待値電圧発生手段６０の比較対象側のオフセット電圧として寄与する期待値電圧発生手段６０のオフセットについても、補正値に反映させて吸収することができる。なお、オフセット誤差は０ｍＶとしたが、０ｍＶでなくても２点補正法をもちいることで、ゲイン誤差補正及びオフセット誤差の両方を同時に補正することができることはいうまでもない。また、本過程により期待値電圧発生手段６０のみならず増幅器８の誤差がある場合も、前記２種類の誤差を併せて補正できることは明らかである。
【０１１２】
以上の補正値設定過程では、第２半導体装置２００の出力を期待値電圧発生手段６０にフィードバックし、その入力されるデータを基に制御手段６５が補正値算出制御を行った（図７参照）。この場合、高価なテスト装置を用いなくても補正を行うことができる。また、テスタ制御手段４０の出力を期待値電圧発生手段６０にフィードバックし、その入力されるデータを基にテスタ制御手段により補正値算出制御を行うことも可能である。この場合、制御手段６５、記憶手段６６、演算手段６７は、テスタ装置１５に備えられているテスタ制御手段４０、記憶手段（図示せず）、演算手段（図示せず）を用いるので、期待値電圧発生手段６０には、制御手段６５、記憶手段６６、演算手段６７を備える必要がない。
【０１１３】
また、高精度電圧発生手段１３としてテスタ装置１５の電圧出力を用いることも可能である。この場合、補正精度はテスタ装置１６の電圧出力の分解能に制約されるが、高精度電圧発生手段１３としての新たな装置が不用となるメリットがある。テスト対象となるＤＵＴが複数種類、例えば、６Ｖ仕様と１３Ｖ仕様の２種類がある場合、各ＤＵＴの出力振幅に合わせて補正値設定を実施することで測定電圧精度を最適化できることはいうまでもない。
【０１１４】
図４、図５の検査システムに示す検査システムでは、第１半導体検査装置２０１（検査装置モジュールを半導体試験装置１５に内蔵）および第２半導体検査装置２００（検査装置モジュールを半導体試験装置１５に外付け）に備えられている比較器（５２、５３）精度及びそれに対応して設けられているＤＡＣ（６１、１０６、１０７）の分解能を向上することで測定誤差を更に少なくできることはいうまでも無いが、図４の構成では、第２半導体検査装置２００は半導体テスタ（半導体試験装置１５）の外部に設けられているので、一部のチャンネルだけ比較器精度及びそれに対応して設けられているＤＡＣ６１の分解能を向上することが容易に行えるため、デバイス仕様に応じた低価格な検査装置を容易に実現できる。
【０１１５】
＜実施の形態１２＞
図１５、図１６は本発明に係る補正対象回路の補正方法をしめすフローチャートである。実施の形態１２は本発明に係る実施の形態７乃至１１における補正方法のフローをまとめたものであり、概要を図１５、図１６に示す。
なお、補正対象回路とは、具体的には比較器、デジタルアナログ変換器、さらにはこれらの組み合わせ、その他の回路との組み合わせ等をいう。出力状態とは、出力電圧をアナログ出力する場合には、プラスマイナスの極性を含む電圧値をいい、出力電圧が論理信号等の場合には論理状態のハイ、ロー等を示す。その他の用語は、基本的には実施の形態７乃至１１における用語を適用して理解すべきものである。例えば、最大誤差とは、仕様誤差、最大許容誤差等を意味するものである。
【０１１６】
ステップ１０１：
補正対象回路の補正しようとする理想特性に対応する入力データを設定する。例えば、実施の形態８において、ＶＯＨ＝０．０００Ｖとして入力したことが対応する。なお、上述したとおり、０．０００Ｖはデジタルデータとして与えられるが、理解を容易にするためにアナログ値として示す（以下においても同様である）。
ステップ１０２：
絶対値が最大誤差の絶対値以上である補正入力データを補正初期値として設定する。例えば、実施の形態８において、ＶＯＨに対して補正用データ初期値＝＋１２８ｍＶとして入力したことが対応する。
ステップ１０３：
補正対象回路の出力状態を確認する。出力状態は例えば論理状態を意味し、論理状態を意味する場合にはハイまたはローいずれであるかを確認する。例えば、実施の形態８におけるステップ１の出力がハイレベルとなることが対応する。
【０１１７】
ステップ１０４：
絶対値が現補正入力データの絶対値の１／２で、正負極性が現補正入力データの反対極性である値に補正入力データを設定変更する。例えば、実施の形態８におけるステップ２に対応し、現補正入力データは初期値の＋１２８ｍＶが対応するから、補正入力データを、＋１２８ｍＶの１／２の６４ｍＶを負にした−６４ｍＶに設定変更することが対応する。
ステップ１０５：
補正対象回路の出力状態を確認する。Ｓ１０３と同様である。例えば、実施の形態８におけるステップ２の出力がローレベルとなることが対応する。
ステップ１０６：
直前の出力状態と現出力状態が一致するか否かを判定確認する。直前の出力状態とは例えばＳ１０３のハイレベルを示し、現出力状態とは例えばＳ１０５のローレベルを示す。実施の形態８の例（ステップ１の出力がハイレベル、ステップ２の出力がローレベル）では一致しない（ＮＯ）場合に対応するので、ステップ１０７（Ｓ１０７）へ進む。なお、一致する（ＹＥＳ）場合はステップ１０８（Ｓ１０８）へ進む。
【０１１８】
ステップ１０７：
絶対値が現補正入力データの絶対値の１／２で、正負極性が現補正入力データの反対極性である値に補正入力データを設定変更して、ステップ１０９へ進む。例えば、実施の形態８におけるステップ３が対応し、現補正入力データは−６４ｍＶが対応するから、補正入力データを、−６４ｍＶの１／２の−３２ｍＶを正にした＋３２ｍＶに設定変更する。以下実施の形態８との照合は省略する。
ステップ１０８：
絶対値が現補正入力データの絶対値の１／２で、正負極性が現補正入力データと同極性である値に補正入力データを設定変更する。
ステップ１０９：
補正対象回路の出力状態を確認する。Ｓ１０５と同様である。
【０１１９】
ステップ１１０：
補正値の絶対値（補正入力データの絶対値）が補正対象回路の分解能以下か否かを判断する。分解能以下の（ＹＥＳ）場合にはステップ１１１へ、分解能以下でない（ＮＯ）場合にはステップ１０６へ戻り、以降のステップを繰り返す。
ステップ１１１：
直前の出力状態と現出力状態が一致するか否かを判断する。一致する場合には補正フローを終了する。一致しない場合にはステップ１１２へ進む。
ステップ１１２：
現補正入力データと直前の補正入力データの平均値に補正入力データを設定変更して、補正フローを終了する。
【０１２０】
上述の補正フローにおいては、補正回数の制限を設け、必要に応じて精度を調整し、補正時間を短縮するようにしても良い。
【０１２１】
上述した本発明に係る補正方法は、補正方法を実行するプログラムをコンピュータプログラムとして記録媒体に記録して、コンピュータにより実行させるようにしても良い。例えば、記憶手段、制御手段として開示したブロック部分を適用することができる。また、記録媒体に記録したプログラムはコンピュータ本体（検査装置等）から分離して搬送可能な形態にすることもできる。
【０１２２】
上述の説明では例えばＴＦＴ液晶を駆動する液晶駆動装置のテスト装置に適用する例を示したが、本発明に係る半導体検査装置、半導体検査方法は、各種の多段階の電圧を出力するように構成された多数の出力端子を有する半導体集積回路のテスト装置にも適用できることは言うまでも無い。
【０１２３】
【発明の効果】
以上説明したように、本発明によれば、液晶表示パネルなどを駆動するために多数の出力端子を有し多段階の電圧を出力するように構成された半導体集積回路の合否判定測定テストが、コスト高要因となる高精度比較器などの手段を用いずに可能となる。また、簡易な構造の半導体検査装置をモジュール化することにより、半導体試験装置の外部に取り付けて用いる場合には、従来の半導体試験装置をそのまま活用でき簡易な構造で高精度に行える半導体試験システムを提供できる。
【図面の簡単な説明】
【図１】本発明に係る半導体検査装置の要部回路ブロックを示すブロック図である。
【図２】図１の半導体検査装置の要部回路ブロックを複数備えた半導体検査装置の要部を示すブロック図である。
【図３】補正データ生成手段の概略ブロックを示すブロック図である。
【図４】本発明に係る半導体検査システムの概略ブロックを示すブロック図である。
【図５】本発明に係る半導体検査システムの概略ブロックを示すブロック図である。
【図６】本発明に係る出力電圧検査手段における比較手段の補正方法を説明するブロック図である。
【図７】本発明に係る期待値電圧発生手段における補正方法を説明するブロック図である。
【図８】本発明に係る期待値電圧発生手段のブロック構成を示すブロック図である。
【図９】本発明に係る期待値電圧発生手段のブロック構成を示すブロック図である。
【図１０】ハイレベル比較器の０Ｖ補正値の補正方法における各ステップでの状況を示す状況一覧図表である。
【図１１】ローレベル比較器の０Ｖ補正値の補正方法における各ステップでの状況を示す状況一覧図表である。
【図１２】期待値電圧発生手段のオフセット誤差の補正方法における各ステップでの状況を示す状況一覧図表である。
【図１３】ＤＡＣの出力電圧が１００ｍＶの時の誤差補正値を求める各ステップでの状況を示す状況一覧図表である。
【図１４】ＤＡＣの出力電圧が１２９００ｍＶの時の誤差補正値を求める各ステップでの状況を示す状況一覧図表である。
【図１５】本発明に係る補正対象回路の補正方法をしめすフローチャートである。
【図１６】本発明に係る補正対象回路の補正方法をしめすフローチャートである。
【図１７】一般的な液晶駆動装置の概略を示すブロック図である。
【図１８】基準電圧発生回路の概略を示す回路図である。
【図１９】従来の半導体検査システムの概略を示すブロック図である。
【図２０】従来の半導体検査システムの概略を示すブロック図である。
【図２１】図２０と同様の従来の半導体検査システムを説明する説明図である。
【図２２】図２０及び図２１の従来の半導体検査システムにおける期待値電圧発生手段の概略回路ブロックを示すブロック図である。
【図２３】階調出力電圧の状況を示す波形図である。
【図２４】従来の半導体試験装置における出力電圧検出手段の概略回路ブロックを示すブロック図である。
【符号の説明】
６　減算器
８　増幅器
５０　出力電圧検査手段
５１　被検査電圧入力手段
５２、５３　比較器
６０　期待値電圧発生手段
６１、１０６、１０７、　ＤＡＣ
６２、１０１ａ、１０２ａ　加算器
６３　理想値入力データ記憶手段
６４　補正値入力データ記憶手段
１００、２００、２０１　半導体検査装置
１０１、１０２　比較電圧生成用データ入力手段
１０１ｂ、１０２ｂ　共通比較電圧生成用データ入力手段
１０１ｃ、１０２ｃ　個別比較電圧生成用データ入力手段
２１０　補正データ生成手段
ＤＵＴ　被テストデバイス
ＩＶＨｂ、ＩＶＬｂ　共通比較電圧生成用データ
ＩＶＨｃ、ＩＶＬｃ　個別比較電圧生成用データ
ＳＷ１　第１補正用切替スイッチ
ＳＷ２　第２補正用切替スイッチ

Claims (16)

1. 複数の出力端子の各々から階調出力電圧を出力する半導体集積回路の階調出力電圧特性を検査するために各出力端子に対応する出力電圧検査手段を備える半導体検査装置において、
   前記出力電圧検査手段は、階調出力電圧から得られる被検査電圧を入力する被検査電圧入力手段と、被検査電圧と比較すべき比較電圧を比較電圧生成用データ入力手段から入力される比較電圧生成用データに基づいて生成する比較電圧生成手段と、被検査電圧と比較電圧とを比較する比較手段とを備え、
   前記比較電圧生成用データは、他の出力電圧検査手段と共通に与えられる共通比較電圧生成用データ及び各比較手段が有する固有の誤差を補正するために個別に与えられる個別比較電圧生成用データを加算して生成される構成としてあることを特徴とする半導体検査装置。
2. 前記比較電圧生成用データ入力手段は、共通比較電圧生成用データを入力する共通比較電圧生成用データ入力手段と、個別比較電圧生成用データを入力する個別比較電圧生成用データ入力手段と、共通比較電圧生成用データ及び個別比較電圧生成用データを加算する加算器とを備え、
   該加算器における加算結果を前記比較電圧生成用データとして比較電圧生成手段へ入力する構成としてあることを特徴とする請求項１記載の半導体検査装置。
3. 前記比較手段は、被検査電圧が比較電圧の上限許容範囲か否かを比較検出するハイレベル比較器及び被検査電圧が比較電圧の下限許容範囲か否かを比較検出するローレベル比較器を備え、ハイレベル比較器及びローレベル比較器各々に対応して比較電圧生成用データ入力手段及び比較電圧生成手段を備えることを特徴とする請求項１又は２記載の半導体検査装置。
4. 前記個別比較電圧生成用データを設定記憶し、個別比較電圧生成用データを比較電圧生成用データ入力手段へ出力する補正データ生成手段を備えることを特徴とする請求項１乃至３のいずれかに記載の半導体検査装置。
5. 前記補正データ生成手段は出力電圧検査手段毎に個別に設けられることを特徴とする請求項４記載の半導体検査装置。
6. 前記階調出力電圧に対応する階調期待値電圧を出力する期待値電圧発生手段と、階調出力電圧と階調期待値電圧との差を求めて被検査電圧入力手段へ出力する電圧差検出手段とを備えることを特徴とする請求項１乃至５のいずれかに記載の半導体検査装置。
7. 前記期待値電圧発生手段は、階調期待値電圧の理想値入力データを記憶する理想値入力データ記憶手段と、階調期待値電圧の補正をするための補正値入力データを記憶する補正値入力データ記憶手段と、理想値入力データと補正値入力データとを加算して期待値電圧データを出力する加算器と、期待値電圧データに基づいて階調期待値電圧を生成して電圧差検出手段に入力する期待値電圧出力手段とを備えることを特徴とする請求項６記載の半導体検査装置。
8. 前記比較電圧生成手段及び期待値電圧出力手段は、各々デジタルアナログ変換器を備え、期待値電圧出力手段におけるデジタルアナログ変換器の分解能は比較電圧生成手段におけるデジタルアナログ変換器の分解能より精度が高くしてあることを特徴とする請求項７記載の半導体検査装置。
9. 前記電圧差検出手段の出力を増幅して被検査電圧入力手段へ入力する増幅手段を備えることを特徴とする請求項６乃至８のいずれかに記載の半導体検査装置。
10. 前記増幅手段と被検査電圧入力手段との間に、共通端子は被検査電圧入力手段へ、独立第１端子は増幅手段の出力端子へ、独立第２端子は固定電位端子へ各々接続される第１補正用切替スイッチを備え、
    該第１補正用切替スイッチは、前記階調出力電圧を検査する時は被検査電圧入力手段と増幅手段とを接続し、前記比較電圧を補正するために個別比較電圧生成用データを設定補正する時は被検査電圧入力手段と固定電位端子とを接続する構成としてあることを特徴とする請求項９記載の半導体検査装置。
11. 前記半導体集積回路と電圧差検出手段との間に、共通端子は電圧差検出手段へ、独立第１端子は半導体集積回路の出力端子へ、独立第２端子は高精度電圧発生手段へ各々接続される第２補正用切替スイッチを備え、
    該第２補正用切替スイッチは、前記階調出力電圧を検査する時は電圧差検出手段と半導体集積回路とを接続し、前記期待値電圧発生手段を補正する時は電圧差検出手段と高精度電圧発生手段とを接続する構成としてあることを特徴とする請求項９又は１０記載の半導体検査装置。
12. 前記半導体検査装置をモジュールとしたことを特徴とする請求項１乃至１１のいずれかに記載の半導体検査装置。
13. 前記半導体検査装置は、前記半導体集積回路を駆動するための集積回路駆動部を備えることを特徴とする請求項１乃至１２のいずれかに記載の半導体検査装置。
14. 前記半導体集積回路は液晶駆動用半導体集積回路であることを特徴とする請求項１乃至１３のいずれかに記載の半導体検査装置。
15. 各出力端子から階調出力電圧を出力する半導体集積回路の階調出力電圧特性を検査するために出力端子毎に、階調出力電圧と階調出力電圧の理想値に対応する階調期待値電圧との差に基づく被検査電圧を出力電圧検査手段に入力し、出力電圧検査手段により被検査電圧と比較電圧とを比較して階調出力電圧の検査を行う半導体検査方法において、
    前記比較電圧は、各出力電圧検査手段が備えるデジタルアナログ変換器に固有の誤差を補正するために出力電圧検査手段毎に補正されることを特徴とする半導体検査方法。
16. 前記階調期待値電圧は、階調期待値電圧を発生する期待値電圧発生手段が備えるデジタルアナログ変換器に固有の誤差を補正するために補正されることを特徴とする請求項１５記載の半導体検査方法。

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