KR20030083235A - 분할된 디커플링 커패시터를 이용한 전원선 잡음 제거회로 및 이를 구비하는 반도체 장치 - Google Patents

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Abstract

분할된 디커플링 커패시터를 이용한 전원선 잡음 제거 회로 및 이를 구비하는 반도체 장치가 개시된다. 본 발명의 전원선 잡음 제거 회로는 디커플링 커패시터 그룹, 리페어 회로부, 모니터링 패드 및 테스트부를 구비한다. 디커플링 커패시터 그룹은 내부 전원선에 유입되는 잡음을 저장하는 다수개의 디커플링 커패시터들을 포함한다. 디커플링 커패시터들 각각은 디램 메모리셀 커패시터 형태의 커패시터이다. 리페어 회로부는 디커플링 커패시터 그룹의 각 커패시터와 외부 입력 전원선과의 연결을 제어한다. 모니터링 패드는 디커플링 커패시터 그룹의 누설 전류 측정을 위한 수단이다. 그리고, 테스트부는 디커플링 커패시터 그룹과 모니터링 패드의 연결을 제어한다. 테스트에 의하여 디커플링 커패시터 그룹이 불량으로 판정되면, 불량인 디커플링 커패시터 그룹은 상기 외부 입력 전원선으로부터 분리되어, 디커플링 커패시터로서의 정상 기능을 할 수 없게 된다. 본 발명에 의하면, 적은 면적을 차지하면서 고용량의 디커플링 커패시터를 이용하여 효율적으로 전원 잡음을 제거할 수 있다. 또한 디커플링 커패시터의 정상 여부를 테스트하고 불량 디커플링 커패시터의 기능을 중단시켜 불량 디커플링 커패시터로 인한 오동작을 방지함으로써, 반도체 장치의 동작의 신뢰성을 향상시킬 수 있다.

Description

분할된 디커플링 커패시터를 이용한 전원선 잡음 제거 회로 및 이를 구비하는 반도체 장치{Circuit for power noise reduction using partitioned decoupling capacitors, and Semiconductor device having the same}
본 발명은 반도체 장치에 관한 것으로, 특히, 반도체 장치의 내부 전원선에 유입되는 잡음(fluctuation noise)을 제거하여 내부 전압의 요동(fluctuation)을 최소화하는 회로에 관한 것이다.
반도체 메모리 설계기술 및 공정기술의 발달에 따라 점차 낮은 동작전압에서 동작이 가능한 반도체 집적 회로가 개발되고 있다. 특히 휴대용 전자 또는/및 통신기기에 탑재되는 디램(DRAM)의 경우에 최근 동작전압이 1.0V이하의 영역까지 연구되고 있다.
디램에서 정보가 저장되는 공간인 메모리 셀은 스위칭 작용을 하는 하나의 억세스 트랜지스터(access transistor)와 이에 연결된 캐패시터(이하 셀 커패시터라 함)로 구성된다. 디램은 셀 캐패시터에 전하를 저장하는 방법으로 독출 및 기입 동작을 수행한다. 따라서, 셀 캐패시터에 저장된 전하량에 따라 1 또는 0의 정보를 나타내게 된다. 한편, 셀 캐패시터에 저장되는 전하량이 외부의 영향에 의해 변화가 발생하게 되면 디램은 오동작을 일으키게 된다. 즉, 디램의 내부 전원선에 유입되는 잡음에 의해 전원 전압레벨이 영향을 받게 되면 디램 셀 캐패시터에 저장되는 전하량에 변화가 생기게 되어 디램이 오동작을 일으키게 되는 것이다.
일반적으로, 전원 선에 유입되는 외부 잡음의 영향을 방지하기 위해 내부 전원선에 디커플링 커패시터(decoupling capacitor)가 사용된다. 종래에 일반적으로 사용되는 디커플링 커패시터는 내부 전원선에 게이트 전극부가 연결되고 그 소오스와 드레인은 접지전원에 공통으로 연결되는 모오스 트랜지스터(MOS transistor)형의 커패시터이다.
도 1은 종래 기술에 따른 전원 잡음 제거 회로를 가지는 반도체 메모리 장치의 블록도이다. 도 1을 참조하면, 종래 기술에 따른 전원 잡음 제거 회로를 가지는 반도체 메모리 장치는 다수의 메모리 셀이 형성되는 메모리 셀 어레이 영역(110a, 110b, 110c, 110d), 칩의 중앙 부위에 배치되는 내부 전원 발생기(120), 내부전원선(130) 및 내부 전원선(130)에 연결되는 다수의 디커플링 커패시터들(MCi, i=1, 2, 3, ...)을 포함한다.
칩의 전 영역은 크게 4개의 메모리 셀 어레이 영역(110a, 110b, 110c, 110d)으로 나뉘어지고, 각 메모리 셀 어레이 영역(110a, 110b, 110c, 110d)에는 서브 어레이(SUB ARRAY)들이 형성되며, 메모리셀 어레이 영역 사이에는 주변 회로들이 배치된다.
내부 전원 발생기(120)에서 발생된 내부 전원 전압을 서브 어레이(SUB ARRAY)로 공급하기 위해 그물망(mesh) 형태의 내부 전원선(130)이 배선된다. 이렇게 배선 배치된 내부 전원선(130)과 모오스 트랜지스터 형태의 디커플링 커패시터들(MCi, i= 1 이상의 정수)의 게이트 전극들이 연결된다. 도 1에서 참조번호 140은 디커플링 커패시터들(MCi, i= 1 이상의 정수)이 배치되는 영역을 나타내며, 참조번호 140a는 상기 디커플링 커패시터들(MCi, i= 1 이상의 정수)이 배치되는 영역의 일부를 확대한 부분을 나타낸다.
디커플링 커패시터(MCi, i= 1 이상의 정수)는 그 게이트는 내부 전원선(130)에 접속되고 그 드레인과 소오스는 공통으로 접지 전압에 접속되는 모스 트랜지스터형의 커패시터이다.
외부로부터 내부 전원선(130)에 잡음 성분이 유입되면 잡음 성분에 해당되는 전하들은 모오스형의 디커플링 캐패시터(MCi, i= 1 이상의 정수)에 저장됨으로써, 디램의 안정적인 동작이 가능하게 된다.
모오스 트랜지스터를 이용한 디커플링 커패시터는 설계자가 사용하기에 편리한 점은 있으나, 모오스 캐패시터의 정전용량이 작기 때문에 전원 잡음 성분을 제거할 만큼의 정전용량을 확보하기 위해서는 여러 개의 커패시터가 필요하게 된다. 따라서, 디커플링 커패시터가 칩 사이즈를 증가시키는 오버헤드로 작용하는 문제점이 있다.
또한, 종래의 전원 잡음 회로에서는 모오스 캐패시터의 절연 산화막의 불량으로 인하여 디커플링 커패시터를 통하여 누설전류가 흐르는 경우에, 불량 디커플링 캐패시터를 전원선으로부터 완전하게 차단을 하지 못해 디램이 오동작을 할 수 있는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 적은 면적을 차지하면서 고용량의 디커플링 커패시터를 이용하여 효율적으로 전원 잡음을 제거하고, 또한 불량 디커플링 커패시터의 동작을 중단시킴으로써 반도체 장치의 신뢰성을 향상시킬 수 있는 전원선 잡음 제거 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 디커플링 커패시터의 정상 동작 여부를 테스트하고 불량 디커플링 커패시터의 동작을 중단시켜 불량 디커플링 커패시터로 인한 오동작을 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있는 전원선 잡음 제거 회로를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 전원선 잡음 제거 회로를 구비하는 반도체 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래 기술에 따른 전원 잡음 제거 회로를 가지는 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 전원선 잡음 제거 회로를 구비하는 반도체 메모리 장치의 레이아웃을 보여주는 도면이다.
도 3은 도 2에 도시된 로컬 전원선 잡음 제거 회로의 상세한 구성을 나타내는 도면이다.
도 4는 도 3에 도시된 로컬 리페어 회로부의 일 구현예를 상세히 도시하는 회로도이다.
도 5는 도 2에 도시된 전원선 잡음 제거 회로에 포함되는 테스트부를 상세히 도시하는 도면이다.
도 6은 도 5에 도시된 테스트부의 신호 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명은 반도체 메모리 장치의 내부에서 메모리셀 어레이에 전원을 공급하는 내부 전원선의 잡음을 제거하기 위한 회로에 관한 것이다. 본 발명에 따른 전원선 잡음 제거 회로는 상기 내부 전원선의 잡음을 제거하기 위한 다수의 디커플링 커패시터 그룹들로서, 각각이 하나 이상의 디램 메모리 셀 커패시터 형태의 디커플링 커패시터들을 포함하는 상기 디커플링 커패시터 그룹들; 및 상기 다수의 디커플링 커패시터 그룹들의 각각과 외부 입력 전원선과의 연결을 제어하는 리페어 회로부를 구비하며, 상기 리페어 회로부는 다수의 디커플링 커패시터 그룹들 중에서 불량인 디커플링 커패시터를 포함하는 디커플링 커패시터 그룹을 상기 외부 입력 전원선으로부터 분리시키는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명은 반도체 메모리 장치의 내부에서 메모리셀 어레이에 전원을 공급하는 내부 전원선의 잡음을 제거하기 위한 회로에 관한 것이다. 본 발명에 따른 전원선 잡음 제거 회로는 상기 내부 전원선에 유입되는 잡음을 저장하는 다수개의 디커플링 커패시터들을 포함하는 디커플링 커패시터 그룹; 상기 디커플링 커패시터 그룹의 각 커패시터와 외부 입력 전원선과의 연결을 제어하는 리페어 회로부; 상기 디커플링 커패시터 그룹의 누설 전류 측정을 위한 모니터링 패드; 및 상기 디커플링 커패시터 그룹과 상기 모니터링 패드의 연결을 제어하는 테스트부를 구비하는 것을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치는 다수의 서브 어레이 블록을 포함하는 메모리셀 어레이; 상기 서브 어레이 블록에 전원을 공급하는 전원 전압선으로서, 메쉬 형태로 배선되는 상기 전원 전압선; 및 상기 전원 전압선에 유입되는 잡음 성분을 제거하는 전원선 잡음 제거 회로를 구비하며, 상기 전원선 잡음 제거 회로는 상기 내부 전원선의 잡음을 제거하기 위한 다수의 디커플링 커패시터 그룹들로서, 각각이 하나 이상의 디램 메모리 셀 커패시터 형태의 디커플링 커패시터들을 포함하는 상기 디커플링 커패시터 그룹들; 및 상기 다수의 디커플링 커패시터 그룹들의 각각과 외부 입력 전원선과의 연결을 제어하는 리페어 회로부를 구비하며, 상기 리페어 회로부는 다수의 디커플링 커패시터 그룹들 중에서 불량인 디커플링 커패시터를 포함하는 디커플링 커패시터 그룹을 상기 외부 입력 전원선으로부터 분리시키는 것을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 반도체 메모리 장치에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 메모리 장치는 다수의 서브 어레이 블록을 포함하는 메모리셀 어레이; 상기 서브 어레이 블록에 전원을 공급하는 전원 전압선으로서, 메쉬 형태로 배선되는 상기 전원 전압선; 및 상기 전원 전압선에 유입되는 잡음 성분을 제거하는 전원선 잡음 제거 회로를 구비하며, 상기 전원선 잡음 제거 회로는 상기 내부 전원선에 유입되는 잡음을 저장하는 다수개의 디커플링 커패시터들을 포함하는 디커플링 커패시터 그룹; 상기 디커플링 커패시터 그룹의 각 커패시터와 외부 입력 전원선과의 연결을 제어하는 리페어 회로부; 상기 디커플링 커패시터 그룹의 누설 전류 측정을 위한 모니터링 패드; 및 상기 디커플링 커패시터 그룹과 상기 모니터링 패드의 연결을 제어하는 테스트부를 구비하는 것을 특징으로 한다.
도면을 참조하여 본 발명의 바람직한 실시예를 설명하기 이전에 본 발명의 개념을 간략하게 기술한다.
종래 기술에서 상술한 바와 같이, 종래의 모오스 트랜지스터 형태의 디커플링 커패시터는 정전 용량이 작아 많은 수를 필요로 하고, 따라서 많은 면적을 차지한다. 본 발명은 상기 문제점을 개선하기 위해 내부 전원선에 유입되는 잡음을 제거하기 위한 디커플링 커패시터로서 디램 메모리 셀용 커패시터, 즉 셀 커패시터를 사용한다. 디램 메모리 셀용 커패시터를 사용하면 모오스 커패시터를 사용할 때 보다 훨씬 적은 면적을 차지할 뿐만 아니라 고용량의 커패시턴스를 얻을 수 있게 된다.
또한, 본 발명은 디커플링 커패시터들을 둘 이상의 그룹으로 분할(partition)하고 그룹별로 디커플링 커패시터들의 정상 여부를 테스트하여 불량 디커플링 커패시터 그룹을 분리시킴으로써, 디램 셀 커패시터의 제조시 발생 할 수 있는 유전막의 불량으로 인해 발생하는 오동작을 방지한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 전원선 잡음 제거 회로를 구비하는 반도체 메모리 장치(200)의 레이아웃을 보여주는 도면이다.
이를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(200)는 메모리셀 어레이(210a, 210b, 210c, 210d), 내부 전원 발생기(220), 내부 전원선(230), 전원선 잡음 제거 회로(240)를 구비한다. 메모리 셀 어레이는 크게 네 개의 영역(210a, 210b, 210c, 210d)으로 나뉘어져 형성되는데, 각 영역에는 다수의 서브 어레이(SUB ARRAY)들이 형성된다. 네 개의 메모리 셀 어레이 영역(210a, 210b, 210c, 210d) 사이에는 주변 회로들이 배치된다.
내부 전원 발생기(220)는 외부 전원 전압을 입력받아, 내부 전원 전압(VCCA)을 발생한다. 내부 전원 발생기(220)에서 발생된 내부 전원 전압(VCCA)을 서브 어레이(SUB ARRAY)로 이루어지는 메모리셀 어레이(210)에 공급하기 위해 그물망(mesh) 형태의 내부 전원선(230)이 배선된다.
전원선 잡음 제거 회로(240)는 내부 전원선(230)에 유입되는 잡음 성분을 제거하는 역할을 하는데, 다수개의 로컬 전원선 잡음 제거 회로를 포함한다. 도 2에서 참조번호 '240a'로 표시되어 있는 부분이 다수개의 로컬 전원선 잡음 제거 회로 중의 하나이다.
전원선 잡음 제거 회로(240)는 후술하겠지만, 다수의 디커플링 커패시터 그룹, 각 디커플링 커패시터 그룹들과 외부 입력 전원선과의 연결을 제어하는 리페어 회로부, 디커플링 커패시터 그룹들의 누설 전류 측정을 위한 모니터링 패드 및 디커플링 커패시터 그룹들 각각과 모니터링 패드의 연결을 제어하는 테스트부를 포함한다.
하나의 디커플링 커패시터 그룹, 상기 하나의 디커플링 커패시터 그룹을 외부 입력 전원선에 연결시킬지 여부를 제어하는 리페어 회로부의 일부(이하 로컬 리페어 회로부라 함) 및 상기 하나의 디커플링 커패시터 그룹을 모니터링 패드에 연결시킬지 여부를 제어하는 테스트부의 일부(이하 로컬 테스트부)를 묶어, 설명의 편의상 로컬 전원선 잡음 제거 회로라 한다. 따라서, 전원선 잡음 제거 회로(240)에는 상기와 같은 로컬 전원선 잡음 제거 회로가 다수 개 포함된다.
도 3은 로컬 전원선 잡음 제거 회로(240a)의 상세한 구성을 나타내는 도면이다. 도 3을 참조하면, 로컬 전원선 잡음 제거 회로(240a)는 디커플링 커패시터 그룹(311), 로컬 리페어 회로부(320), 로컬 테스트부(340)를 포함한다.
디커플링 커패시터 그룹(311)은 내부 전원선(230)과 스토리지 노드(NDC) 사이에 형성되는 다수의 디커플링 커패시터들(CPi, i=1~n)을 포함한다. 각 디커플링 커패시터(CPi, i=1~n)의 일측은 내부 전원선(230)에 다른 일측은 스토리지 노드(NDC)에 접속된다. 각 디커플링 커패시터(CPi, i=1~n)는 디램 메모리 셀 커패시터 형태의 커패시터이다. 디램 메모리 셀 커패시터는 상술한 바와 같이 디램의 메모리셀을 구성하는데 사용되는 커패시터로서, 당업자에게는 그 구조 및 구현 방법이 널리 알려져 있으므로, 여기서 상세한 기술은 생략된다.
로컬 리페어 회로부(320)는 디커플링 커패시터 그룹(311)의 각 커패시터와 외부 입력 전원선(270)과의 연결을 제어한다. 외부 입력 전원선(270)은 외부로부터 입력되는 전원 전압(EVCCA) 또는 접지 전압(EVSSA)을 제공하는 전원선이다. 로컬 리페어 회로부(320)는 스토리지 노드(NDC)와 외부 입력 전원선(270) 사이에 위치하는 리페어 스위치(331)와 리페어 스위치(331)를 개폐하기 위한 리페어 스위치 제어 신호(RSC)를 발생하는 리페어 스위치 제어 신호 발생부(321)를 포함한다.
리페어 스위치(331)가 턴온되면, 스토리지 노드(NDC)는 외부 입력 전원선(270)에 연결된다. 이 때에는, 디커플링 커패시터 그룹(311)은 내부 전원선(230)과 외부 입력 전원선(270) 사이에서 정상적으로 동작하여 내부 전원선(230)에 유입되는 잡음을 저장함으로써, 내부 전원의 레벨 변동을 억제한다. 반면, 리페어 스위치(331)가 턴오프되면, 스토리지 노드(NDC)는 외부 입력 전원선(270)에 연결되지 않는다. 따라서, 디커플링 커패시터 그룹(311)은 외부 입력 전원선(270)으로부터 분리되어, 내부 전원선(230)에 유입되는 잡음을 저장하는 정상 기능을 하지 못한다.
로컬 테스트부(340)는 디커플링 커패시터 그룹(311)과 누설 전류 측정을 위한 모니터링 패드(260)와의 연결을 제어한다. 로컬 테스트부(340)는 스토리지 노드(NDC)와 모니터링 패드(260) 사이에 위치하는 테스트 스위치(351)와 테스트 스위치(351)를 개폐하기 위한 테스트 스위치 제어 신호(A1E)를 발생하는 테스트 스위치 제어 신호 발생부(341)를 포함한다.
테스트 스위치(351)가 턴온되면, 스토리지 노드(NDC)는 모니터링 패드(260)를 통하여 테스트 그라운드(T_GND)에 연결된다. 디커플링 커패시터 그룹(311)에 불량 커패시터가 있으면, 내부 전원선(230)으로부터 테스트 그라운드(T_GND)로 누설 전류가 발생한다. 누설 전류는 모니터링 패드(260)를 통하여 검출될 수 있다. 모니터링 패드(260)에 나타나는 누설 전류가 소정의 규정값 이상이면, 디커플링 커패시터 그룹(311)은 불량으로 판정된다. 디커플링 커패시터 그룹(311)의 테스트가 진행되는 동안에는 스토리지 노드(NDC)는 외부 입력 전원선(270)에서 분리되는 것이 바람직하다.
상기와 같은 디커플링 커패시터 그룹(311)의 테스트를 통하여 디커플링 커패시터 그룹(311)이 불량이라고 판정되면, 로컬 리페어 회로부(320)에 의하여 상기 디커플링 커패시터 그룹(311)은 외부 입력 전원선(270)으로부터 분리된다.
도 4는 도 3에 도시된 로컬 리페어 회로부(320)의 일 구현예를 상세히 도시하는 회로도이다.
로컬 리페어 회로부(320)는 리페어 스위치(331), 마스터 퓨즈(FS), 엔모스(NMOS) 트랜지스터(NM1, NM2), 피모스(PMOS) 트랜지스터(PM1), 인버터 및 낸드 게이트를 포함한다. 리페어 스위치(331)는 리페어 스위치 제어 신호(RSC)가 소정의 제1 레벨(여기서는 하이레벨)일 때 턴온된다. 마스터 퓨즈(FS)는 레이저 또는 전기적으로 절단 가능한 퓨즈이다. 리페어 스위치(331)를 제외한 나머지 회로부분이 리페어 스위치 제어 신호 발생부(도 3의 321)에 해당된다.
로컬 리페어 회로부(320)로 파워업 신호(PURS)와 테스트 인에이블 신호(LCT_EN)가 입력된다. 파워업 신호(PURS)는 반도체 메모리 장치에 전원(POWER)이 인가되면, 초기에는 로우레벨이다가, 전원 레벨이 일정 레벨 이상이 되면 하이레벨이 되는 신호이다. 그리고, 테스트 인에이블 신호(LCT_EN)는 테스트부(도 5의 400)에서 발생되는 신호로서 디커플링 커패시터 그룹의 불량 여부를 테스트하기 위한 모드로 진입시 인에이블되는 신호이다.
로컬 리페어 회로부(320)의 제어를 받는 디커플링 커패시터 그룹(311)을 설명의 편의상 제1 디커플링 커패시터 그룹(311)이라 하자. 제1 디커플링 커패시터 그룹(311)이 불량으로 판정되어, 제1 디커플링 커패시터 그룹(311)을 외부 입력 전원선(270)에서 분리시키기 위해서는 마스터 퓨즈(FS)를 절단한다.
마스터 퓨즈(FS)가 절단된 상태에서, 파워업 신호(PURS)와 테스트 인에이블 신호(LCT_EN)가 입력되는 경우를 가정한다. 전원이 인가되는 초기에 로우레벨의 파워업 신호(PURS)가 인가되면, 제1 엔모스 트랜지스터(NM1)는 턴온되고, 마스터 퓨즈(FS)는 절단된 상태이므로 제1 노드(N1)는 로우레벨이 된다. 따라서, 리페어 스위치 제어 신호(RSC)는 로우레벨이 된다. 그리고, 리페어 스위치 제어 신호(RSC)의 반전 신호는 하이레벨이 된다.
그러므로, 리페어 스위치(311)는 턴오프되어, 제1 디커플링 커패시터 그룹(311)을 외부 입력 전원선(270)으로부터 분리시킨다.
즉, 마스터 퓨즈(FS)의 절단에 응답하여 리페어 스위치(331)를 오프시키는리페어 스위치 제어 신호(RSC)가 발생됨으로써, 제1 디커플링 커패시터 그룹(311)이 외부 입력 전원선(270)으로부터 분리된다.
마스터 퓨즈(FS)가 절단되지 않은 상태에서, 파워업 신호(PURS)와 테스트 인에이블 신호(LCT_EN)가 입력되는 경우를 살펴본다.
먼저, 테스트 인에이블 신호(LCT_EN)가 로우레벨로 비활성 상태인 경우를 보면, 전원이 인가되는 초기에 로우레벨의 파워업 신호(PURS)가 인가되면, 제1 엔모스 트랜지스터(NM1)는 턴온되고 제1 노드(N1)는 로우레벨이 된다. 그러다, 파워업 신호(PURS)가 하이레벨이 되면, 제1 엔모스 트랜지스터(NM1)가 턴오프되고 제1 노드(N1)는 하이레벨이 된다. 결국, 리페어 스위치 제어 신호(RSC)는 하이레벨이 되고, 하이레벨의 리페어 스위치 제어 신호(RSC)에 응답하여 리페어 스위치(311)가 턴온되어, 제1 디커플링 커패시터 그룹(311)이 외부 입력 전원선(270)에 연결된다.
테스트 인에이블 신호(LCT_EN)가 하이레벨로 활성화된 경우에는 파워업 신호(PURS)의 레벨에 관계없이 제1 엔모스 트랜지스터(NM1)의 게이트가 하이레벨이 되어, 제1 엔모스 트랜지스터(NM1)는 턴온된다. 이 때, 피모스 트랜지스터(PM1)도 턴온 상태이지만, 제1 엔모스 트랜지스터(NM1)의 드라이빙 세기가 피모스 트랜지스터(PM1)에 비해 크므로 제1 노드(N1)는 로우레벨이 된다. 따라서, 리페어 스위치 제어 신호(RSC)는 로우레벨이 되고 이에 따라 리페어 스위치(311)가 턴오프됨으로써 제1 디커플링 커패시터 그룹(311)은 외부 입력 전원선(270)으로부터 분리된다.
결국, 테스트 인에이블 신호(LCT_EN)의 활성화에 응답하여 리페어 스위치(331)를 오프시키는 리페어 스위치 제어 신호(RSC)가 발생됨으로써, 제1 디커플링 커패시터 그룹(311)이 외부 입력 전원선(270)으로부터 분리된다.
따라서, 제1 디커플링 커패시터 그룹(311)을 테스트하는 경우에는 테스트 인에이블 신호(LCT_EN)를 하이레벨로 활성화시켜 제1 디커플링 커패시터 그룹(311)을 일시적으로 외부 입력 전원선(270)으로부터 분리시킨다. 이 때, 제1 디커플링 커패시터 그룹(311)은 모니터링 패드(260)에 연결된다.
상기와 같은 테스트를 통하여 제1 디커플링 커패시터 그룹(311)이 불량이라고 판정되는 경우에는, 마스터 퓨즈(FS)를 절단시킴으로써, 제1 디커플링 커패시터 그룹(311)을 외부 입력 전원선(270)으로부터 분리시킨다. 마스터 퓨즈(FS)의 절단은 반도체 장치의 웨이퍼 상태에서 이루어질 수도 있고, 패키징 후에도 이루어질 수 있다. 웨이퍼 단계에서 마스터 퓨즈(FS)의 절단이 필요하다면, 마스터 퓨즈(FS)는 레이저로 절단 가능한 퓨즈인 것이 바람직하다. 패키징 후에 마스터 퓨즈(FS)의 절단이 필요하다면, 마스터 퓨즈(FS)는 전기적으로 절단 가능한 퓨즈인 것이 바람직하다.
도 5는 도 2에 도시된 전원선 잡음 제거 회로(240)에 포함되는 테스트부를 상세히 도시하는 도면이다. 이를 참조하면, 테스트부(400)는 테스트 모드 제어 신호 발생부(410), 펄스 발생기(420), 다수의 테스트 스위치들(351~354) 및 다수의 테스트 스위치 제어 신호 발생부(341~345)를 포함한다. 다수의 테스트 스위치(351~354)를 각각 구분하기 위하여 설명의 편의상, 제1 내지 제4 테스트 스위치(351~354)라 한다.
테스트 모드 제어 신호 발생부(250)는 모드 인에이블 명령(MODE_ENABLE)이인가되면, 테스트 인에이블 신호(LCT_EN)를 활성화하고, 테스트에 필요한 테스트 클럭(TCLK)을 발생한다. 모드 인에이블 명령(MODE_ENABLE)은 테스트 패드 또는 모드 레지스터 셋(Mode Register Set)을 이용하여 테스트 모드 제어 신호 발생부(410)에 인가될 수 있다. 테스트 인에이블 신호(LCT_EN)는 상술한 바와 같이, 디커플링 커패시터 그룹의 불량 여부를 테스트하기 위한 모드로 진입시 인에이블되는 신호이다.
펄스 발생기(420)는 테스트 인에이블 신호(LCT_EN)의 활성화에 응답하여 소정시간 동안 하이레벨이 되는 펄스 신호(PUL)를 발생한다. 펄스 신호(PUL)의 하이레벨 구간은 테스트 클럭(TCLK)의 한 주기보다 짧은 것이 바람직하다.
도 5에서 다수의 테스트 스위치 제어 신호 발생부(341~345)는 각각 플립플롭(flip-flop)으로 구현되는데, 설명의 편의상 제1 내지 제5 플립플롭(341~345)이라 한다. 제1 내지 제5 플립플롭은 직렬로 연결된다. 즉, 제1 플립플롭의 출력이 제2 플립플롭의 입력으로, 제2 플립플롭의 출력은 제3 플립플롭의 입력이 되는 식이다. 테스트 모드 제어 신호 발생부(410)에서 발생되는 소정의 주기를 가지는 테스트 클럭(TCLK)이 제1 내지 제5 플립플롭(341~345)의 클럭 단자로 공통적으로 입력된다. 또한, 테스트 모드 제어 신호 발생부(410)에서 발생되는 리셋 신호(RESET)가 제1 내지 제5 플립플롭(341~345)의 리셋 단자로 공통적으로 입력된다.
펄스 발생기(420)에서 발생된 펄스 신호(PUL)가 제1 플립플롭(341)의 입력 단자(D)에 입력된다. 제1 플립플롭(341)의 출력은 제1 테스트 스위치 제어신호(A1E)가 되며, 동시에 제2 플립플롭의 입력 단자(D)에 입력된다. 제2 내지 제4 플립플롭(342~344)의 출력이 각각 제2 내지 제4 테스트 스위치 제어 신호(A2E, A3E, A4E)가 된다.
제1 내지 제4 테스트 스위치(351~354)는 각각 해당 테스트 스위치 제어 신호(A1E, A2E, A3E, A4E)에 응답하여 개폐된다.
상기와 같이, 하나의 테스트 스위치와 그 테스트 스위치로 입력되는 테스트 스위치 제어 신호를 발생하는 하나의 플립플롭이 도 3에 도시된 하나의 로컬 테스트부가 된다.
제1 테스트 스위치 제어 신호(A1E)에 응답하여 제1 테스트 스위치(351)가 턴온되면, 제1 디커플링 커패시터 그룹(311)이 모니터링 패드(260)에 연결된다. 그러면, 모니터링 패드(260)에 흐르는 전류를 측정함으로써, 제1 디커플링 커패시터 그룹(311)의 불량 여부를 판정할 수 있다.
제2 테스트 스위치 제어 신호(A2E)에 응답하여 제2 테스트 스위치(352)가 턴온되면, 제2 디커플링 커패시터 그룹(312)이 모니터링 패드(260)에 연결된다. 제3 테스트 스위치 제어 신호(A3E)에 응답하여 제3 테스트 스위치(353)가 턴온되면, 제3 디커플링 커패시터 그룹(313)이 모니터링 패드(260)에 연결된다. 그리고, 제4 테스트 스위치 제어 신호(A4E)에 응답하여 제4 테스트 스위치(354)가 턴온되면, 제4 디커플링 커패시터 그룹(314)이 모니터링 패드(260)에 연결된다.
상기와 같이, 각 디커플링 커패시터 그룹(311~314)별로 모니터링 패드(260)에 연결하여 연결된 디커플링 커패시터 그룹(311~314)의 불량 여부를 판정한다.
각 디커플링 커패시터 그룹별 불량 여부를 판정하기 위한 테스트는 웨이퍼 레벨 테스트 단계에서 이루어질 수 있다. 이 때, 모니터링 패드(260)를 통해 흐르는 전류의 양을 확인하여 규정 값 이상이 흐를 경우, 해당 디커플링 커패시터 그룹은 불량으로 판정된다. 그러면, 불량으로 판정된 디커플링 커패시터 그룹을 제어하는 로컬 리페어 회로부의 마스터 퓨즈를 절단함으로써, 리페어 스위치를 턴오프시킨다. 예를 들어, 제1 디커플링 커패시터 그룹(311)의 테스트시 모니터링 패드(260)에 나타나는 전류가 규정 값 이상이라고 하자. 그러면, 제1 디커플링 커패시터 그룹(311)을 제어하는 로컬 리페어 회로부(도3의 320)의 마스터 퓨즈를 절단하여 제1 리페어 스위치(331)를 오프시킴으로써, 제1 디커플링 커패시터 그룹(311)을 외부 입력 전원선(도 3의 270)으로부터 분리시킨다.
상기와 같이 함으로써, 불량 셀 커패시터가 포함된 디커플링 커패시터 그룹을 외부 입력 전원선으로부터 용이하게 차단 할 수 있게 된다. 디커플링 커패시터 그룹이 외부 입력 전원선으로부터 차단되면, 디커플링 커패시터 역할을 수행하지 못하게 되고, 따라서, 불량 디커플링 커패시터에 의해 누설 전류가 흐르는 것이 방지된다.
반면, 디커플링 커패시터 그룹이 정상일 때는 해당 로컬 리페어 회로부의 마스터 퓨즈를 절단하지 않는다. 따라서, 해당 로컬 리페어 회로부의 리페어 스위치는 온(ON) 상태를 유지하여 디커플링 커패시터 그룹을 외부 입력 전원선에 연결시킴으로써, 디커플링 커패시터 역할을 수행할 수 있도록 한다.
모니터링 패드(260)로 인한 칩의 면적 증가를 방지하기 위해서는 모니터링패드(260)는 다른 용도로 사용되는 기존의 패드를 이용하는 것이 바람직하다. 즉, 모니터링 패드(260)는 웨이퍼 단계에서의 기존의 테스트에 사용되는 임의의 패드일 수도 있다. 경우에 따라서는 데이터 입출력 패드 또는 어드레스 패드가 모니터링 패드(260)로 이용될 수도 있다.
도 6은 도 5에 도시된 테스트부(400)의 신호 타이밍도이다. 도 5 및 도 6을 함께 참조하여, 디커플링 커패시터 그룹의 불량 여부를 판정하는 과정의 일 예를 기술하면, 다음과 같다.
먼저, 디커플링 커패시터 그룹의 불량 여부를 판정하는 테스트 모드로 진입되기 위해서는 모드 인에이블 명령(MODE_ENABLE)이 테스트 모드 제어 신호 발생기(410)에 인가된다. 그러면, 테스트 모드 제어 신호 발생기(410)로부터 테스트 인에이블 신호(LCT_EN)가 활성하되고 테스트 클럭(TCLK)이 발생된다.
테스트 인에이블 신호(LCT_EN)의 활성화에 응답하여 펄스 발생기(420)로부터 소정의 활성화 구간을 가지는 펄스 신호(PUL)가 발생된다.
제1 내지 제5 플립플롭(341~345)은 테스트 클럭(TCLK)의 상승 에지(rising edge)에 응답하여 입력(D)을 출력(Q)으로 내보낸다. 따라서, 제1 플립플롭(341)은 테스트 클럭(TCLK)의 첫 번째 상승 에지에 응답하여 하이레벨의 펄스 신호(PUL)를 제1 테스트 스위치 제어 신호(A1E)로 출력한다. 테스트 클럭(TCLK)의 두 번째 상승 에지에서는 펄스 신호(PUL)가 로우레벨이므로, 제1 테스트 스위치 제어 신호(A1E)는 테스트 클럭(TCLK)의 두 번째 상승 에지에 응답하여 로우레벨로 떨어진다. 따라서, 제1 테스트 스위치 제어 신호(A1E)는 테스트 클럭(TCLK)의 첫 번째 상승에지로부터 한 주기 정도 하이레벨을 유지하다 로우레벨이 되는 신호이다.
제2 플립플롭(342)은 제1 테스트 스위치 제어 신호(A1E)를 수신하므로, 테스트 클럭(TCLK)의 두 번째 상승 에지로부터 하이레벨로 활성화되었다가, 한 주기 정도 후에 로우레벨이 되는 제2 테스트 스위치 제어 신호(A2E)를 출력한다.
상기와 같은 방식으로, 제3 플립플롭(343)은 테스트 클럭(TCLK)의 세 번째 상승 에지로부터 한 주기 정도 하이레벨이 되는 제3 테스트 스위치 제어 신호(A3E)를 발생하며, 제4 플립플롭(344)은 테스트 클럭(TCLK)의 네 번째 상승 에지로부터 한 주기 정도 하이레벨이 되는 제4 테스트 스위치 제어 신호(A4E)를 발생한다.
상기 테스트 스위치 제어 신호들(A1E, A2E, A3E, A4E)의 제어를 받는 테스트 스위치들(351~154)은 해당 테스트 스위치 제어 신호가 하이레벨이 되는 구간에서 온(ON)되어, 해당 디커플링 커패시터 그룹을 모니터링 패드(260)에 연결시킨다. 모니터링 패드(260)에는 전류 측정 장치가 연결되어 모니터링 패드(260)에 흐르는 전류가 측정된다.
도 6은 제1, 제3 및 제4 테스트 스위치 제어 신호(A1E, A3E, A4E)가 하이레벨인 구간에서는 모니터링 패드(260)에 흐르는 전류량(I_PAD)이 '0'이고, 제2 테스트 스위치 제어 신호(A2E)가 하이레벨인 구간에서는 모니터링 패드(260)에 흐르는 전류량(I_PAD)이 규정값 이상임을 보여준다(610). 따라서, 제2 디커플링 커패시터 그룹(도 5의 312)에 불량 디커플링 커패시터가 있다고 판단될 수 있다. 이 경우에는 제2 디커플링 커패시터 그룹(312)을 제어하는 로컬 리페어 회로부의 마스터 퓨즈를 절단함으로써, 제2 디커플링 커패시터 그룹(312)을 외부 입력 전원선(270)으로부터 분리시킨다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 적은 면적을 차지하면서 고용량의 디커플링 커패시터를 이용하여 효율적으로 전원 잡음을 제거할 수 있다. 또한 디커플링 커패시터의 정상 여부를 테스트하고 불량 디커플링 커패시터의 기능을 중단시켜 불량 디커플링 커패시터로 인한 오동작을 방지함으로써, 반도체 장치의 동작의 신뢰성을 향상시킬 수 있다.

Claims (16)

  1. 반도체 메모리 장치의 내부에서 메모리셀 어레이에 전원을 공급하는 내부 전원선의 잡음을 제거하기 위한 회로에 있어서,
    상기 내부 전원선의 잡음을 제거하기 위한 다수의 디커플링 커패시터 그룹들로서, 각각이 하나 이상의 디램 메모리 셀 커패시터 형태의 디커플링 커패시터들을 포함하는 상기 디커플링 커패시터 그룹들; 및
    상기 다수의 디커플링 커패시터 그룹들의 각각과 외부 입력 전원선과의 연결을 제어하는 리페어 회로부를 구비하며,
    상기 리페어 회로부는 다수의 디커플링 커패시터 그룹들 중에서 불량인 디커플링 커패시터를 포함하는 디커플링 커패시터 그룹을 상기 외부 입력 전원선으로부터 분리시키는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  2. 제 1항에 있어서, 상기 전원선 잡음 제거 회로는
    상기 디커플링 커패시터 그룹들의 누설 전류 측정을 위한 모니터링 패드; 및
    상기 디커플링 커패시터 그룹들 각각과 상기 모니터링 패드의 연결을 제어하는 테스트부를 더 구비하는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  3. 제 2항에 있어서, 상기 리페어 회로부는
    상기 디커플링 커패시터 그룹들 각각과 상기 외부 입력 전원선 사이에 위치하며, 리페어 스위치 제어 신호들에 응답하여 개폐되는 리페어 스위치들; 및
    상기 리페어 스위치 제어 신호들을 발생하는 리페어 스위치 제어 신호 발생부를 포함하는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  4. 제 3항에 있어서, 상기 리페어 스위치 제어 신호 발생부는
    마스터 퓨즈의 절단에 응답하여 상기 리페어 스위치들 중 해당 리페어 스위치를 오프시키는 상기 리페어 스위치 제어 신호를 발생하는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  5. 제 2항에 있어서, 상기 테스트부는
    상기 디커플링 커패시터 그룹들 각각과 상기 외부 입력 전원선 사이에 위치하며, 테스트 스위치 제어 신호들에 응답하여 개폐되는 테스트 스위치들; 및
    상기 테스트 스위치 제어 신호들을 발생하는 테스트 스위치 제어 신호 발생부를 포함하는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  6. 제 5항에 있어서, 상기 테스트 스위치 제어 신호 발생부는
    소정의 테스트 클럭에 응답하여 상기 테스트 스위치 제어 신호들을 발생하는 다수의 직렬 연결된 플립플롭들을 포함하는 곳을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로,
  7. 반도체 메모리 장치의 내부에서 메모리셀 어레이에 전원을 공급하는 내부 전원선의 잡음을 제거하기 위한 회로에 있어서,
    상기 내부 전원선에 유입되는 잡음을 저장하는 다수개의 디커플링 커패시터들을 포함하는 디커플링 커패시터 그룹;
    상기 디커플링 커패시터 그룹의 각 커패시터와 외부 입력 전원선과의 연결을 제어하는 리페어 회로부;
    상기 디커플링 커패시터 그룹의 누설 전류 측정을 위한 모니터링 패드; 및
    상기 디커플링 커패시터 그룹과 상기 모니터링 패드의 연결을 제어하는 테스트부를 구비하는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  8. 제 7항에 있어서, 상기 디커플링 커패시터들 각각은
    일측이 상기 내부 전원선에 전기적으로 접속되고, 다른 일측은 소정의 스토리지 노드에 전기적으로 접속되는 디램 메모리 셀 커패시터 형태의 커패시터인 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  9. 제 8항에 있어서, 상기 리페어 회로부는
    상기 스토리지 노드와 상기 외부 입력 전원선 사이에 위치하며, 리페어 스위치 제어 신호에 응답하여 개폐되는 리페어 스위치; 및
    상기 리페어 스위치 제어 신호를 발생하는 리페어 스위치 제어 신호 발생부를 포함하는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  10. 제 9항에 있어서, 상기 리페어 스위치 제어 신호 발생부는
    마스터 퓨즈의 절단에 응답하여 상기 리페어 스위치를 오프시키는 상기 리페어 스위치 제어 신호를 발생하는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  11. 제 9항에 있어서, 상기 리페어 스위치 제어 신호 발생부는
    소정의 테스트 인에이블 신호에 응답하여 상기 리페어 스위치를 오프시키는 상기 리페어 스위치 제어 신호를 발생하는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  12. 제 8항에 있어서, 상기 테스트부는
    상기 스토리지 노드와 상기 외부 입력 전원선 사이에 위치하며, 테스트 스위치 제어 신호에 응답하여 개폐되는 테스트 스위치; 및
    상기 테스트 스위치 제어 신호를 발생하는 테스트 스위치 제어 신호 발생부를 포함하는 것을 특징으로 하는 반도체 장치의 전원선 잡음 제거 회로.
  13. 반도체 메모리 장치에 있어서,
    다수의 서브 어레이 블록을 포함하는 메모리셀 어레이;
    상기 서브 어레이 블록에 전원을 공급하는 전원 전압선으로서, 메쉬 형태로 배선되는 상기 전원 전압선; 및
    상기 전원 전압선에 유입되는 잡음 성분을 제거하는 전원선 잡음 제거 회로를 구비하며,
    상기 전원선 잡음 제거 회로는
    상기 내부 전원선의 잡음을 제거하기 위한 다수의 디커플링 커패시터 그룹들로서, 각각이 하나 이상의 디램 메모리 셀 커패시터 형태의 디커플링 커패시터들을 포함하는 상기 디커플링 커패시터 그룹들; 및
    상기 다수의 디커플링 커패시터 그룹들의 각각과 외부 입력 전원선과의 연결을 제어하는 리페어 회로부를 구비하며,
    상기 리페어 회로부는 다수의 디커플링 커패시터 그룹들 중에서 불량인 디커플링 커패시터를 포함하는 디커플링 커패시터 그룹을 상기 외부 입력 전원선으로부터 분리시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 전원선 잡음 제거 회로는
    상기 디커플링 커패시터 그룹들의 누설 전류 측정을 위한 모니터링 패드; 및
    상기 디커플링 커패시터 그룹들 각각과 상기 모니터링 패드의 연결을 제어하는 테스트부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 반도체 메모리 장치에 있어서,
    다수의 서브 어레이 블록을 포함하는 메모리셀 어레이;
    상기 서브 어레이 블록에 전원을 공급하는 전원 전압선으로서, 메쉬 형태로 배선되는 상기 전원 전압선; 및
    상기 전원 전압선에 유입되는 잡음 성분을 제거하는 전원선 잡음 제거 회로를 구비하며,
    상기 전원선 잡음 제거 회로는
    상기 내부 전원선에 유입되는 잡음을 저장하는 다수개의 디커플링 커패시터들을 포함하는 디커플링 커패시터 그룹;
    상기 디커플링 커패시터 그룹의 각 커패시터와 외부 입력 전원선과의 연결을 제어하는 리페어 회로부;
    상기 디커플링 커패시터 그룹의 누설 전류 측정을 위한 모니터링 패드; 및
    상기 디커플링 커패시터 그룹과 상기 모니터링 패드의 연결을 제어하는 테스트부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15항에 있어서, 상기 디커플링 커패시터들 각각은
    일측이 상기 내부 전원선에 전기적으로 접속되고, 다른 일측은 소정의 스토리지 노드에 전기적으로 접속되는 디램 메모리 셀 커패시터 형태의 커패시터인 것을 특징으로 하는 반도체 메모리 장치.
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