KR20030047682A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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덴메이히로유끼
호우조우지히로시
간다나오야
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

WLCSP의 재배선 형성 공정에서, 반도체 칩의 본딩 패드(1)와 범프 패드(2)를 접속하는 재배선(3) 중 적어도 일부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성한다. 이러한 재배선 형성 공정에서, 표준 부분은 포토마스크 노광 이후 현상에 의해 형성하고, 고객의 사양에 대응하여 설계되는 부분은 최종 단계에서, 추가적인 무마스크 노광 이후 추가 현상 처리한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 발명은 플립 칩 접속을 목적으로 하는 반도체 장치 및 그 제조 기술에 관한 것이다. 특히, 본 발명은 웨이퍼 프로세스를 거쳐 반도체 웨이퍼에 형성된 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 수행하는 웨이퍼 레벨 패키징(Wafer Level Packaging)이라는 공지 기술을 이용한 반도체 장치 및 그 제조 방법에 적용하기에 유효한 기술에 관한 것이다.
본 발명자가 검토한 바에 따르면, 반도체 장치 및 그 제조 방법에 관해서는, 이하와 같은 기술을 생각할 수 있다. 일반적으로, 반도체 장치의 대부분은 적층 구조로 되고 있고, 대부분의 경우에 이러한 반도체 장치의 각 층 사이에는 절연층이 배치되어 있다. 이 절연층에는 개구부가 형성되어 있고, 그 개구부를 통해 하층의 단자와 상층의 단자를 접속하는 배선이 형성되어 있다.
상기와 같은 절연층의 형성 방법으로서는, 이하의 방법이 이용되고 있다. 특히, 감광성 절연 재료를 반도체 장치 상에 스핀 코팅법에 의해 도포하고, 노광 및 현상을 수행함으로써 절연층에 개구부를 형성한다. 또한, 하층의 단자와 상층의 단자를 접속하는 금속 배선은, 제2 감광성 재료를 각 절연층의 표면에 도포하고, 이러한 재료에 노광 및 현상을 행함으로써 마스크를 형성하고, 이것과 도금, 스퍼터링, CVD, 진공 증착 등의 프로세스를 병용함으로써 절연층 하층의 단자와 상층의 단자를 연결하는 금속 배선을 형성한다. 마스크로서 사용한 감광성 절연 재료는, 불필요해지면 제거된다. 이상의 공정에 의해, 절연층의 하층에 있는 단자와 상층에 있는 단자를 접속하는 배선이 형성될 수 있다.
예를 들면, 웨이퍼 레벨 패키징 기술을 이용한 반도체 장치에서는, 알루미늄 등으로 이루어지는 본딩 패드가 절연층의 하층의 단자를 형성하고, 범프 패드는 절연층의 상층의 단자를 형성한다. 그리고, 반도체 칩이 형성된 반도체 웨이퍼 상에 절연층을 형성하고, 이 절연층에는 본딩 패드 상에 개구부가 형성되어 있다. 또한, 본딩 패드로부터 절연층의 상층의 범프 패드까지 금속 배선이 형성되어 있다. 범프 패드에는 범프가 형성되어 있다. 또한, 이와 같이 본딩 패드로부터 범프 패드까지의 배선을 형성하는 것을 재배선이라고 한다. 또한, 이 때의 절연층의 두께는 금속 배선의 두께와 거의 동일하다.
전술된 공정은, 웨이퍼 상태로 복수의 반도체 칩에 대하여 일괄적으로 처리되기 때문에, 이러한 기술은 조립 공정의 비용을 저감할 수 있다는 특징이 있다. 또한, 조립 공정 종료 후에 개별 유닛으로 분할된 후의 각 반도체 장치의 크기는 칩 사이즈와 동일(칩 사이즈 패키징: CSP)하게 된다. 이들 2가지의 특징으로부터, 상기한 바와 같은 공정은 웨이퍼 "레벨 칩 사이즈 패키징"이라 하며, 상기 공정에 의해 형성된 반도체 장치는 "웨이퍼 레벨 칩 사이즈 패키지"라고 한다. 또한, 때때로 웨이퍼 레벨 칩 사이즈 패키지를 제공하는 기술을 "웨이퍼 칩 사이즈 패키징 기술"이라 한다. 또한, "웨이퍼 레벨 칩 사이즈 패키징", "웨이퍼 레벨 칩 사이즈 패키징 기술" 및 "웨이퍼 레벨 칩 사이즈 패키지" 모두 "WLCSP"로 약기되는 경우가 있다.
이러한 공정에 의해 제조된 반도체 장치를 프린트 배선판과 같은 회로 기판 상에 실장하여 접속하는 구성의 하나로 플립 칩 접속이 있다. 반도체 장치와 회로 기판의 접속은, 반도체 장치의 범프 패드 상에 형성된 범프가 회로 기판 상에서 용융된 후에 재차 고체화됨으로써 실현된다. 반도체 장치와 회로 기판간의 간극은 고강성의 수지로 충전되어 있다. 또한, 이러한 고강성의 수지로 이루어지는 충전재는 "언더필"이라고 하며, 접속부를 보강하는 효과가 있다. 이 언더필을 사용하는 플립 칩 접속의 반도체 장치의 예가, 일본 특개평11-111768호 공보 등에 기재되어 있다.
상기와 같은 반도체 장치 및 그 제조 방법에 대하여, 본 발명자가 검토한 결과, 이하와 같은 사실이 분명해졌다. 일반적으로, 반도체 장치는, 그 워드-비트 구성을 변경하거나, 혹은 입출력의 버스 폭을 변경하거나, 또는 반도체 소자의 동작 속도에 따라 선별하는 등의 처리를 실시한 후에 출하하는 것이 종종 행해진다. 예를 들면, DRAM 등의 메모리 소자의 경우에는, 비트 폭이 넓은 반도체 기억 장치를 구성하기 위해, 본딩 와이어와 접속하는 외부 접속 단자의 위치를 변경하는, 소위 본딩 옵션 등의 방법이 채용되는 경우가 있다.
그러나, 상기한 타입의 WLCSP에서는, 와이어 본딩 기술을 사용하고 있지 않기 때문에, 상기한 바와 같은 방법에 의해 개개의 재배선과 접속하는 패드 위치를 변경하는 것은 곤란하였다. 예를 들면, 도 18은 WLCSP에서의 재배선 구조의 일례를 도시한 주요부의 개략도이다. 여기서, 본딩 패드(1)와 범프 패드(2)를 전기적으로 연결하는 복수의 재배선(3)이 포토리소그래피 기술에 의해 일괄적으로 형성된다. 따라서, 본딩 패드(1)와 범프 패드(2)의 접속 회로를 변경하기 위해서는, 재배선(3)을 형성하는 포토리소그래피 공정에서 사용하는 포토마스크를 변경할 필요가 있어, 시간이나 비용면에서 문제가 발생하여, 유연하게 대응할 수 없다.
또한, 상기한 타입의 WLCSP에서는, 본딩 패드와 범프 패드간의 접속을 변경 가능하게 하기 위해, 사전에 본딩 패드와 범프 패드간의 접속 부분에 퓨즈 회로를 내장해 놓고, 이 퓨즈 회로의 퓨즈를 레이저 등으로 절단함으로써, 고객이 요구하는 성능을 제공하는 것도 가능하다. 그러나, 이 방법에서는, 레이저에 의해 퓨즈를 절단할 때에 예를 들어 열이 발생하고, 여분의 절단 공정이 필요하다는 등, 신뢰성과 시간면에서 문제가 발생하여, 양호하게 적용할 수 없다.
따라서, 본 발명의 목적은, WLCSP에서, 재배선의 접속 변경에 대하여 유연하게 대응할 수 있는 기술을 제공하는 것에 있다. 더욱이, 본 발명의 목적은 재배선의 접속 변경을 간편하고 또한 유연하게 달성함으로써, 고객이 요구하는 성능을 갖는 반도체 장치를 단기간에 제공하기 위한 기술을 제공하는 것이다.
도 1의 (a) 및 도 1의 (b)는 본 발명의 일 실시예의 반도체 장치에서의 재배선의 결선 구조를 도시하는 결선도.
도 2의 (a) 및 도 2의 (b)는 본 발명의 일 실시예에서, 각각 도 1의 (a) 및 도 1의 (b)에 대응한 재배선의 결선 구조를 도시하는 사시도.
도 3의 (a) 및 도 3의 (b)는 본 발명의 일 실시예에서, 다른 재배선의 결선 구조를 도시하는 사시도.
도 4의 (a) 및 도 4의 (b)는 본 발명의 일 실시예에서, 반도체 장치에서의 워드·비트 구성 변경의 개념을 도시하는 결선도.
도 5의 (a)∼도 5의 (e)는 본 발명의 일 실시예에서, 반도체 장치의 제조 공정의 개략을 도시하는 설명도.
도 6은 본 발명의 일 실시예에서, 센터 패드 배치 구조의 반도체 장치를 도시하는 평면도.
도 7은 본 발명의 일 실시예에서, 4변 패드 배치 구조의 반도체 장치의 각 부를 도시하는 평면도.
도 8은 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 제1 공정을 도시하는 반도체 장치의 주요부 단면도.
도 9는 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 제2 공정을 도시하는 반도체 장치의 주요부 단면도.
도 10의 (a)∼도 10의 (c)는 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 제3 공정을 도시하는 반도체 장치의 주요부 단면도.
도 11의 (a) 및 도 11의 (b)는 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 포토마스크의 패턴을 도시하는 설명도.
도 12의 (a) 및 도 12의 (b)는 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 무마스크 노광을 도시하는 설명도.
도 13의 (a) 및 도 13의 (b)는 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 무마스크 노광을 도시하는 설명도.
도 14의 (a)∼도 14의 (c)는 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 다른 제3 공정을 도시하는 반도체 장치의 주요부 단면도.
도 15의 (a)∼도 15의 (d)는 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 또 다른 제3 공정을 도시하는 반도체 장치의 주요부 단면도.
도 16은 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 제4 공정을 도시하는 반도체 장치의 주요부 단면도.
도 17은 본 발명의 일 실시예의 반도체 장치의 제조 공정에서, 제5 공정을 도시하는 반도체 장치의 주요부 단면도.
도 18은 본 발명의 전제로서 검토한 반도체 장치에서, 재배선의 결선 구조를도시하는 사시도.
도 19는 본 발명의 일 실시예에서, 멀티 칩 모듈 구조의 반도체 장치의 다른 예를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 본딩 패드
2 : 범프 패드
3 : 재배선
10 : 반도체 웨이퍼
11, 11a, 11b, 11c : 반도체 칩
12 : 범프
13 : 회로 기판
14 : 충전재
15 : 응력 완화층
16 : 접착제
17 : 와이어
21, 25, 26 : 절연층
22 : 보호막
22a, 22b : 절연막
23a, 23b : 도전막
24e, 24p : 레지스트
본원에서 개시되는 발명의 전형적인 필수 구성요소는 다음과 같다. 즉, 본 발명에 따른 반도체 장치 및 그 제조 방법은, WLCSP에서, 재배선과 같은 배선층을 형성하며, 이러한 배선층의 적어도 일부를 포토마스크를 사용하지 않는(포토마스크를 필요로 하지 않는) 포토리소그래피 기술을 이용하여 형성하고, 배선층의 일부는 본딩 패드와 같은 제1 접속 단자에 접속되고, 배선층의 다른 일부는 범프 패드와같은 제2 접속 단자에 접속되는 공정을 포함하는 것이다. 그 결과, 재배선과 같은 배선층에 의해 서로 접속되어 있는, 본딩 패드와 같은 제1 접속 단자와, 범프 패드와 같은 제2 접속 단자와의 접속 조합을 간편하고 또한 신속하게 재조립할 수 있고, 따라서, 고객이 요구하는 성능을 갖는 반도체 장치를 단기간에 제공할 수 있다.
<실시예>
이하, 본 발명의 실시예를, 첨부 도면을 참조하여 상세히 설명하기로 한다. 또한, 실시예를 설명하기 위한 모든 도면에서, 동일 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 설명을 간략화하기 위해, 각 부재의 수량이나 치수비 등은 각 도면 간에서 다른 경우가 있으며, 또한 실제 부재의 것과는 다를 수도 있다.
우선, 도 1∼도 4를 참조하여, 본 발명의 일 실시예의 반도체 장치의 제조 방법에 의해 실현되는 재배선의 결선 구조의 개념의 일례를 설명한다. 도 1의 (a) 및 도 1의 (b)는 반도체 장치에서의 재배선의 결선 구조를 나타내는 결선도이며, 도 2의 (a) 및 도 2의 (b)는 각각 도 1의 (a) 및 도 1의 (b)에 대응한 재배선의 결선 구조를 나타내는 사시도이며, 도 3의 (a) 및 도 3의 (b)는 다른 재배선의 결선 구조를 나타내는 사시도이며, 도 4의 (a) 및 도 4의 (b)는 반도체 장치에서의 워드·비트 구성 변경의 개념을 나타내는 결선도이다.
본 실시예의 기술에 의해 실현되는 반도체 장치에서는, 재배선의 결선을 도 1의 (a)와 도 1의 (b)와 같이 용이하게 구별하여 제작하는 것이 가능하다. 즉, 반도체 칩의 주면 상에 배치되는 본딩 패드(1)(제1 접속 단자)와 범프 패드(2)(제2 접속 단자)는 재배선(3)(배선층)에 의해 전기적으로 접속된다. 도 1의 (a)에서는, 본딩 패드(1)(1a)와 범프 패드(2)(2d)가 재배선(3)(3d)에 의해 결선되고, 마찬가지로, 참조 부호 1b와 참조 부호 2c가 참조 부호 3c에 의해 접속되고, 참조 부호 1c와 참조 부호 2b가 참조 부호 3b에 의해 접속되고, 참조 부호 1d와 참조 부호 2a가 참조 부호 3a에 의해 각각 접속되어 있다. 한편, 도 1의 (b)에서는, 본딩 패드(1)중 참조 부호 1a, 1b와 범프 패드(2)중 참조 부호 2c, 2d는, 참조 부호 1a와 참조 부호 2c가 참조 부호 3d'에 의해 접속되고, 참조 부호 1b와 참조 부호 2d가 참조 부호 3c'에 의해 접속되어 있다.
구체적으로는, 도 2의 (a)와 같이, 도 1의 (a)에 대응하는 패턴으로 본딩 패드(1)와 범프 패드(2) 사이를 재배선(3)으로 결선하고 있는 배선 패턴을 레이아웃하고 있는 경우에, 도 2의 (b)와 같이, 도 1의 (b)에 대응하는 방식으로 재배선(3)의 배치 경로를 변화시킴으로써 본딩 패드(1)와 범프 패드(2)간의 접속을 변경하여 배선 패턴을 레이아웃할 수 있다.
또한, 도 3의 (a) 및 도 3의 (b)는, 본딩 패드(1)가 범프 패드(2)보다 많이 형성되어 있고, 여분의 본딩 패드(1)가 재배선(3)에 의해 범프 패드(2)와 접속되어 있지 않은 경우의 배선 패턴의 레이아웃의 예이다. 이 예에서도, 도 3의 (a)에서, 본딩 패드(1) 중 참조 부호 1a, 1b와 범프 패드(2) 중 참조 부호 2d, 2c 사이가 각각 재배선(3)인 참조 부호 3d, 3c에 의해 결선되고, 도 3의 (b)와 같이, 미배선되었던 본딩 패드(1c)를 재배선(3c')에 의해 범프 패드(2c)에 접속하고, 참조 부호1b는 미배선으로 남기어, 배선 패턴의 레이아웃을 변경할 수 있다.
이러한 재배선(3)의 결선 구조는, 후술하는 재배선 형성 공정의 최종 단계에서, 본딩 옵션으로서 형성될 수 있다. 예를 들면, 도 4의 예에서는, 본딩 패드(1a, 1c 및 1e)가 고전위(H)측의 전원 배선에 전기적으로 접속되고, 본딩 패드(1b, 1d)가 저전위(L)측의 전원 배선에 전기적으로 접속되어 있는 경우에, 본딩 옵션에 의해, 도 4의 (a)에 도시된 바와 같이, 범프 패드(2a)를 재배선(3a)에 의해 본딩 패드(1d)에 접속하여 저전위(L)로 고정하고, 도 4의 (b)에 도시된 바와 같이 범프 패드(2a)를 재배선(3a')에 의해 본딩 패드(1e)에 접속하여 고전위(H)로 고정할 수 있다.
이와 같이, 본딩 옵션에 의해 범프 패드(2)를 고전위 또는 저전위 중 어느 하나로 고정함으로써, 예를 들면 DRAM 등의 경우에는 그 워드-비트 구성을 변경할 수 있다. 이상과 같은 재배선(3)의 결선 구조의 변경은, 상기한 바와 같이 반도체 장치의 워드-비트 구성을 변경하거나, 또는 입출력의 버스 폭을 변경하거나, 또는 반도체 소자의 동작 속도에 따라 (이들 값을) 선별하는 등의 처리가 필요한 경우에 양호하게 이용할 수 있다.
다음으로, 도 5∼도 7을 참조하여, 본 실시예의 WLCSP 기술을 이용한 반도체 장치의 제조 방법의 일례를 설명한다. 도 5의 (a)∼도 5의 (e)는 WLCSP 기술을 이용한 반도체 장치의 제조 공정의 개략을 나타내는 설명도이며, 도 6은 센터 패드 배치 구조의 반도체 장치를 나타내는 평면도이며, 도 7은 주변 패드 배치 구조를 갖는 반도체 장치의 코너부를 나타내는 평면도이며, 도 19는 멀티 칩 모듈 구조를갖는 반도체 장치의 다른 예를 나타내는 단면도이다.
도 5의 (a)는 웨이퍼 프로세스 공정 후의 반도체 웨이퍼(10)의 평면도를 모식적으로 도시하고 있다. 여기서 웨이퍼 프로세스는, 이전 공정(pre-process)이라고도 하며, 미러면 연마를 실시한 웨이퍼의 주면 상에 반도체 소자를 형성하고, 배선층을 형성하며, 표면 보호층을 형성한 후, 반도체 웨이퍼(10)에 형성된 복수의 반도체 칩(11)에 대해 각각의 전기적 시험을 프로브 등에 의해 수행할 수 있는 상태로 될 때까지의 공정을 말한다.
반도체 웨이퍼(10)는, 예를 들면, 평면도에서 보았을 때 대략 원 형상의 p형의 실리콘 단결정 등으로 이루어지고, 더욱이, 예를 들면 장방형의 복수의 반도체 칩(11)이 도 5의 (a)에 도시된 바와 같이 상하 좌우 방향으로 규칙적으로 열을 지어 배치되어 있다. 각 반도체 칩(11)의 폭 방향에 대하여 중앙에는, 복수의 본딩 패드(1)가 반도체 칩(11)의 길이 방향을 따라 열을 지어 배치되어 있다(센터 패드 배치의 예). 이 본딩 패드(1)는, 외부 단자라고도 하며, 반도체 칩(11)에 형성된 반도체 소자나 회로 등의 전극을 외부로 인출하는 데 사용되는 전극이다. 상술된 프로브 등을 본딩 패드(1)에 접촉시켜 각 반도체 칩(11)에 대한 전기적 시험이 행해진다.
그 후, 도 5의 (b)는, 재배선 형성 공정 후의 반도체 웨이퍼(10)의 평면도를 모식적으로 도시하고 있다. 재배선(3)은 반도체 칩(11)의 본딩 패드(1)와, 반도체 칩(11)을 소정 회로 기판 상에 실장하는 데 사용되는 범프 등이 탑재되는 범프 패드(2)를 전기적으로 접속하는 배선으로, 웨이퍼 프로세스의 치수에 따라 좌우되는본딩 패드(1)와, 패키지 프로세스의 치수에 따라 좌우되는 범프 패드(2)와의 치수 상의 정합을 취하기 위한 배선이다.
특히, 범프 패드(2)의 치수(범프 패드 자체의 치수 및 인접 범프 패드의 간격 등)는, 회로 기판측의 치수에 따라 좌우되기 때문에, 본딩 패드(1)의 치수(본딩 패드 자체의 치수 및 인접 본딩 패드의 간격 등)보다 상대적으로 큰 치수가 필요하다. 그 결과, 웨이퍼 프로세스에 따라 좌우되는 작은 본딩 패드(1)를 그대로 범프 패드(2)로서 사용할 수 없다. 따라서, 상대적으로 큰 치수의 범프 패드(2)는 반도체 칩(11)의 비교적 넓은 빈 영역에 배치되고, 그 범프 패드(2)와 본딩 패드(1)가 재배선(3)에 의해 전기적으로 접속되는 구조로 되어 있다.
이러한 재배선 형성 공정에서는, 상세한 설명은 후술하지만, 고객이 요구하는 성능을 갖는 반도체 장치를 제조하기 위해, 반도체 칩(11)의 본딩 패드(1)와 범프 패드(2)를 접속하는 재배선(3) 중 적어도 일부를 포토마스크가 불필요한 포토리소그래피 기술을 이용한 본딩 옵션에 의해 형성하는 것이 가능하다. 특히, 표준 부분(제1 부분)의 재배선(3)은 사전에 형성해 놓고, 고객의 사양에 대응하는 부분(제2 부분)에 대해서는, 재배선 형성 공정의 최종 단계에서, 본딩 패드(1)와 범프 패드(2)간의 접속의 조합을 변경하여 배선 패턴을 형성한다.
그 후, 도 5의 (c)는, 범프 형성 공정 후의 반도체 웨이퍼(10)의 평면도를 모식적으로 도시하고 있다. 범프(12)는 범프 패드(2) 상에 탑재되고, 예를 들면 Sn-Ag-Cu계 땜납, Sn-Ag계 땜납, Sn-Cu계 땜납 등으로 이루어진다. 이러한 범프들 중 고접속 신뢰성의 관점에서 Sn-(3중량%)Ag-(0.5중량%)Cu계 땜납으로 이루어지는단면 돌출 형상의 전극이 특히 바람직하다. 이러한 범프(12)는 상술한 재배선(3)을 피복하는 절연막 상에 형성되고, 그 절연막에 형성된 개구부를 통해 재배선(3)과 전기적으로 접속되며, 또한 본딩 패드(1)와 전기적으로 접속되어 있다.
그 후, 도 5의 (d)는, 다이싱 공정 후의 반도체 칩(11)의 평면도를 도시하고 있다. 다이싱 공정은, 반도체 웨이퍼(10)로부터 반도체 칩(11)을 개별적으로 절단하는 공정이다. 반도체 칩(11)이, 반도체 웨이퍼(10)로부터 절단되는 단계에서, 반도체 칩(11)은 이미 CSP 구조로 되어 있다. 예를 들면, 도 6에 도시한 바와 같은 센터 패드 배치 구조의 반도체 장치에서는, 본딩 패드(1)가 반도체 칩(11)의 중앙에 직선상으로 열을 지어 배치되고, 재배선(3)을 통해 범프 패드(2), 이 범프 패드(2) 상에 탑재된 범프(12)와 전기적으로 접속되어 있다.
또한, 예를 들면 도 7에 도시된 형태의 주변 패드 배치 구조의 반도체 장치의 경우에는, 복수의 본딩 패드(1)가, 반도체 칩(11)의 4변 근방에 그 4변을 따라 열을 지어 배치되어 있다. 각 본딩 패드(1)는 반도체 칩(11)의 주면 상에 배치된 범프 패드(2), 및 이 범프 패드(2) 상에 탑재된 범프(12)와, 재배선(3)을 통해 전기적으로 접속되어 있다.
그 후, 도 5의 (e)는, 반도체 칩 실장 공정 이후의 반도체 장치의 단면도를 도시하고 있다. 도면은, 예를 들면 멀티 칩 모듈 구조의 반도체 장치를 도시한다. 이러한 특정한 구조로 특별히 한정되는 것은 아니지만, 회로 기판(13)의 주면 상에는, 반도체 칩(11)의 주면과 회로 기판(13)의 주면 사이에 충전재(언더필)(14)를 개재시켜, 반도체 칩(11)의 범프(12)를 회로 기판(13)의 배선에 접속시킨 상태로복수의 반도체 칩(11)(CSP)이 실장되어 있다. 충전재(14)는, 예를 들면 저온 가열 경화형 에폭시계 수지로 이루어진다.
또한, 멀티 칩 모듈 구조의 반도체 장치에는, 충전재(14)를 개재시키지 않는 구조 또는, (도 5의 (e)와 같이 동일 종류의 반도체 장치를 복수개 탑재하는 경우 이외에) 복수 종류의 반도체 장치를 탑재한 구조가 사용될 수도 있다. 예를 들면 도 19는, 3종류의 반도체 칩(11a, 11b, 11c)을 회로 기판(13) 상에 실장한 예이다. 반도체 칩(11a)은 상기와 마찬가지로 충전재(14)를 개재시킨 플립 칩 본딩 방식으로, 반도체 칩(11b)은 응력 완화층(15)이 형성되고, 충전재(14)가 없는 플립 칩 본딩 방식으로, 반도체 칩(11c)은 접착제(16)(은 페이스트)를 통해 다이 본딩과, 와이어(17)를 사용한 와이어 본딩 방식을 조합하여 장착된다.
그 후, 도 8∼도 18을 참조하여, 본 실시예의 반도체 장치의 제조 공정을 상세히 설명한다. 도 8은 제1 공정, 도 9는 제2 공정, 도 10의 (a)∼도 10의 (c)는 제3 공정을 각각 나타내는 반도체 장치의 주요부 단면도이며, 도 11의 (a) 및 도 11의 (b)는 포토마스크의 패턴을 나타내는 설명도이며, 도 12의 (a) 및 도 12의 (b) 및 도 13의 (a) 및 도 13의 (b)는 무마스크 노광을 나타내는 설명도이며, 도 14의 (a)∼도 14의 (c)는 다른 제3 공정을 나타내는 반도체 장치의 주요부 단면도이며, 도 15의 (a)∼도 15의 (d)는 또 다른 제3 공정을 나타내는 반도체 장치의 주요부 단면도이며, 도 16은 제4 공정, 도 17은 제5 공정을 각각 나타내는 반도체 장치의 주요부 단면도이다.
도 8은 제1 공정을 나타내며, 웨이퍼 프로세스 공정 후의 반도체 장치의 부분 단면 구조의 일례를 나타내고 있다. 제1 공정에서, 외부 접속용의 본딩 패드(1)가 형성된 반도체 칩(11)이 형성된 반도체 웨이퍼(10)를 종래의 반도체 장치와 마찬가지로, 소위 이전 공정으로 제조한다.
특히, 이전 공정에서는, 반도체 웨이퍼(10)의 주면에 소정의 반도체 소자가 형성되어 있다. 또한, 반도체 웨이퍼(10)의 주면 상에는, 배선층과 층간 절연층이 교대로 중첩되어 각 층이 형성되어 있다. 도 8에서는, 절연층(21)의 표면 상에 형성된 최상의 배선층의 본딩 패드(1)만을 도시하고 있다. 이 본딩 패드(1)는, 예를 들면 알루미늄 등으로 형성된다. 또한, 절연층(21) 상에는 절연막(22a)으로 이루어지는 표면 보호막이 형성되며, 이에 대해서는 제2 공정에서의 보호막(22)(제1 절연층)의 형성과 함께 설명하기로 한다. 이 본딩 패드(1)는 절연층(21) 상에 형성되는 절연막(22a)에 개구가 형성되어 본딩 패드(1)의 상면의 일부가 노출되어 있다.
그 후, 도 9는 제2 공정을 나타내며, 보호막 형성 후의 반도체 장치의 부분 단면 구조의 일례를 나타내고 있다. 제2 공정에서, 상기 반도체 웨이퍼(10) 상에 보호막(22)을 형성한다. 또한, 이 보호막(22)은, 소위 이전 공정인 제1 공정에서 이미 형성될 수도 있으며, 그 경우에는 본 공정은 생략될 수도 있으므로, 보호막(22)의 형성은 제1 공정에서 행해질 수도 있다.
본 실시예에서는, 보호막(22)은 소위 이전 공정에서 형성된 무기 재료로 이루어지는 절연막(22a), 예를 들면 CVD법 등으로 형성된 실리콘 질화물, 테트라에톡시 실란 등으로 형성된 실리콘 이산화물, 혹은 이들 복합막으로 이루어지는절연막(22a)의 표면은, 유기 재료로 이루어지는 절연막(22b)을 구성하는 감광성 폴리이미드 등으로 도포되고, 이것을 노광, 현상, 경화함으로써 두께가 6㎛ 정도인 보호막(22)을 형성한다. 그러나, 본 발명은 이에 한정되지 않고, 공지 관용의 보호막(22)을 사용하는 것에 특별한 문제는 없다.
이 보호막(22)은 상기와 같이 절연막이므로, 이하, 본 실시예에서는 제1 절연층으로 표현하는 경우도 있다. 또한, 제1 절연층에는 복수의 개구부가 형성되어 있고, 이들 개구부 중 적어도 그 일부는 반도체 칩(11)의 본딩 패드(1) 상에 위치하고 있다.
그 후, 제3 공정은 재배선(3)(배선층)을 형성하는 공정이다. 제3 공정으로서 적합한 실시예는 몇 가지의 변형이 존재한다. 여기서는, 제1, 제2, 제3의 3개의 실시예에 대하여 순서대로 설명한다. 이 재배선(3)은 배선 패턴으로 이루어지는 것이므로, 본 실시예에서는 배선층으로 표현하는 경우도 있다.
도 10의 (a)∼도 10의 (c)는, 제3 공정의 제1 실시예를 나타내며, 이들 도면은 재배선(3)의 형성이 종료될 때까지의 각 공정의 반도체 장치의 부분 단면 구조의 일례를 나타내고 있다. 제3 공정에서 재배선(3)이 형성된다. 우선, 도 10의 (a)에 도시한 바와 같이, 상술한 제2 공정을 거친 반도체 웨이퍼(10)의 표면에 도전막(23a)을 형성한다. 이 도전막(23a)은 WLCSP의 재배선(3)용으로 사용되는 공지 관용의 도체이면 특별한 문제는 없으므로, 구리 등으로 이루어진 막이 특히 적합하다. 또한, 제3 공정에서 형성되는 재배선(3)의 접속 신뢰성이나 밀착 신뢰성의 관점에서, 도전막(23a)의 형성에는 스퍼터링법을 이용하는 것이 유리하다.
보다 구체적으로 기재하면, 스퍼터링 에칭 후에, 재배선(3)과 제1 절연층의 보호막(22)(22b)과의 밀착성을 확보하기 위한 층과 배선의 도체를 형성하는 층을 연속 형성한다. 상기 밀착을 확보하기 위한 층으로서, 크롬, 티탄, 텅스텐 등을 사용할 수 있지만, 본 실시예에서는 막 두께가 약 75㎚인 크롬층이 사용되었고, 그 밀착층 상부에, 배선을 형성하는 도체, 구체적으로는 구리, 구리-니켈 합금 등을 연속 형성한다. 본 실시예에서는, 도체 금속으로서 구리를 이용하고, 또한 도체 금속 상부에 상층과의 밀착성과 배리어 특성이 있는 크롬을 형성한 3층 구조로 이루어지는 도전막(23a)이 형성된다.
그 후, 도 10의 (b)에 도시한 바와 같이, 상기 도전막(23a) 상에 에칭 레지스트(24e)를 형성하고, 포토마스크를 이용한 포토리소그래피 기술에 의해 레지스트(24e)를 패터닝한다. 이 경우, 범프 패드(2)가 2개 이상의 본딩 패드(1)와 접속하도록 패터닝된 적어도 1개소 이상을 갖는 포토마스크를 사용한다. 도 11은, 범프 패드(2)가 2개의 본딩 패드(1)와 접속하는 포토마스크의 일례를 도시한다. 이들 도면은, 상술한 레지스트(24e)가 포지티브형 레지스트인 경우에 사용하는 포토마스크 상에 형성되어 있는 화상의 일부를 확대하여 나타내고 있다. 도 11의 (a)의 마스크 패턴 예에서는, 본딩 패드(1a)가 범프 패드(2c)를 통해 본딩 패드(1b)에 접속되어 있고, 도 11의 (b)의 마스크 패턴 예에서는 범프 패드(2c)로부터 연장된 재배선(3)이 2개의 선으로 분기되어, 각각 본딩 패드(1a, 1b)에 접속된다. 포지티브형 레지스트를 사용하면 마스크로 차광되어 있지 않은 부분의 레지스트(24e)가 광 분해되기 때문에, 예를 들어, 도 11에 예시한 포토마스크를 통해노광했을 때에 형성되는 레지스트 패턴은 에칭 레지스트를 형성한다.
따라서, 제3 공정의 제1 실시예에서는, (도 11에 부분 구조를 예시한) 포토마스크를 통해 노광하고, 그러한 후에 현상함으로써 레지스트(24e)를 패터닝한다. 따라서, 에칭에 앞서서, 도 12의 (a) 및 도 12의 (b)의 1a-X부 혹은 1b-X부에서 무마스크 노광기를 이용하여 추가 노광하여, 재차 현상을 행함으로써, 레지스트(24e)는 예를 들면 도 13의 (a) 및 도 13의 (b)에 예시하는 형상을 갖는다. 예를 들면, 배선 구제를 행하는 경우에는, 검사를 행하여 불량이 나온 배선(배선 패드) 등을 검출하고, 그 후, 무마스크 노광을 행함으로써 배선 패턴을 변경시킨다. 따라서, 무마스크 노광 이전에 검사하는 공정이 삽입될 수도 있다. 마찬가지로, 반도체 소자의 동작 속도를 변경하는 경우에도, 무마스크 노광을 행하기 전에 동작 속도 등을 평가하는 검사 공정을 수행한 후, 무마스크 노광에 의해 배선을 형성한다. 또한, 도 13의 (a)는 도 12의 (a)의 1a-X부를 추가 노광했을 때에 얻어지는 형상을 도시하며, 도 13의 (b)는 도 12의 (a)의 1b-X부를 추가 노광했을 때에 얻어지는 형상을 도시하고 있다.
이러한 추가 노광 처리를 수행함으로써, WLCSP로도 본딩 옵션을 달성할 수 있으면, 본 실시예의 특징은 이 추가 노광의 단계에서 무마스크 노광기를 사용하는 점에 있다. 이 무마스크 노광기를 사용한 추가 노광에 의해 포토마스크를 사용할 필요가 없고, 따라서, 본딩 옵션에 대하여 유연하게 대응할 수 있다.
또한, 상술한 무마스크의 노광기의 개요는, DMD(Digital Micro-mirror Device) 프로젝터를 이용하여 노광을 행하는 장치이다. 이 DMD 프로젝터의 DMD는,예를 들면 약 10∼20㎛ 각(角)의 마이크로 미러를 포함하는 디바이스이며, 각 마이크로 미러의 ON/OFF 기능은 디지털 제어될 수 있다. 이들 각 마이크로 미러의 ON/OFF 기능에 의해 화상을 형성한 디바이스에 광을 쏘아, 그 화상을 반사 또는 투영함으로써, 무마스크 노광을 행할 수 있다. 이 무마스크 노광에서도, 포토마스크를 이용한 노광과 마찬가지로 축소 투영 노광 등이 수행될 수도 있다.
또한, 상기 공정에서는 포토마스크 노광→현상→무마스크 추가 노광→추가 현상의 순서로 처리하고 있지만, 포토마스크 노광→무마스크 추가 노광→현상으로 처리가 수행될 수도 있다. 이러한 공정으로 함으로써, 현상 공정을 1회 생략할 수 있기 때문에, 본딩 옵션을 더욱 단기간에 달성할 수 있다.
여기까지 설명한 바와 같은 공정에 의해, 에칭 레지스트(24e)를 패터닝한 후, 그 패턴을 마스크로 이용하여 상술한 도전막(23a)을 에칭한다. 이 후, 이 에칭 레지스트(24e)를 제거함으로써, (도 10의 (c)에 도시한 바와 같은) 원하는 회로 패턴을 갖는 재배선(3)을 얻을 수 있다.
상술한 제3 공정의 제1 실시예에서는, 포지티브형 레지스트를 이용한 공정 예를 기술하였지만, 투명 영역과 비투명 영역을 반전시킨 포토마스크를 사용하면 네가티브형 레지스트를 이용하는 것도 가능하다. 그 경우, 추가 노광되는 영역도 적절하게 조정하면 된다.
다음으로, 제3 공정의 제2 실시예에 대하여 설명한다. 도 14의 (a)∼도 14의 (c)는, 제3 공정의 제2 실시예를 나타내고, 재배선(3)의 형성이 종료될 때까지의 각 공정의 반도체 장치의 부분 단면 구조의 일례를 나타내고 있다. 제2 실시예에서의 최초의 처리는, 도 14의 (a)에 도시한 바와 같이, 상기 제2 공정을 거친 반도체 웨이퍼(10)의 표면 상에 도전막(23b)을 형성하는 처리이다. 또한, 제2 실시예에서는 재배선(3)을 도금에 의해 형성하기 때문에, 반도체 웨이퍼(10)의 표면에 형성하는 도전막(23b)은 도금의 시드층으로서 사용 가능한 층 구성 및 막 두께를 갖는 것이 바람직하다. 여기서는, 공지 관용의 시드층을 사용할 수 있으며, 본 실시예에서는 막 두께가 75㎚ 정도인 크롬층과 막 두께가 500㎚ 정도인 구리로 이루어지는 시드층을 사용한다.
그 후, 도 14의 (b)에 도시한 바와 같이, 상술한 도전막(23b) 상에 재배선(3)의 역 패턴을 형성하는 도금 레지스트(24p)를 형성하고, 이 도금 레지스트(24p)를 패터닝한 후에, 도금에 의해 배선을 형성한다. 이 후, 이 도금 레지스트(24p)를 제거하여, 패턴을 분리함으로써, 도 14의 (c)에 도시한 바와 같은 원하는 회로 패턴을 갖는 재배선(3)을 형성할 수 있다.
이 경우에, 상기 제1 실시예와 마찬가지로, 포토마스크를 이용한 포토리소그래피 기술과 무마스크 노광 기술을 적절하게 조합함으로써 원하는 회로 패턴을 갖는 레지스트 패터닝을 달성할 수 있다. 또한, 이 때, 도 11에 예시한 포토마스크를 이용하여, 도 12의 (a)에 예시한 1a-X부 혹은 1b-X부를 추가 노광하는 경우에는, 네가티브형 레지스트를 이용함으로써, 각각 도 13의 (a)의 배선 형상 또는 도 13의 (b)의 배선 형상이 얻어진다.
다음으로, 제3 공정의 제3 실시예에 대하여 설명한다. 도 15의 (a)∼도 15의 (d)는 제3 공정의 제3 실시예를 나타내고, 이들 도면은 재배선(3)의 형성이 종료될 때까지의 각 공정의 반도체 장치의 부분 단면 구조의 일례를 나타내고 있다. 제3 실시예에서는, 상기 제2 실시예와 마찬가지로, 재배선(3)은 도금에 의해 형성하지만, 도 15의 (a)에 도시한 바와 같이, 재배선(3)과 제1 절연층의 보호막(22)(22b) 사이에 절연층(25)(응력 완화층)을 형성한다. 또한, 이 절연층(25)이 재배선(3)에 작용하는 응력을 완화하는 기능을 갖기 때문에, 이 절연층(6)을 응력 완화층이라고 하는 경우도 있다. 보다 구체적으로는, 상기 제1 실시예나 제2 실시예에서 최초로 행한 도전막(23b)의 형성 처리에 앞서서, 응력 완화층을 반도체 웨이퍼(10) 상에 형성한다. 이 응력 완화층의 절연층(25)은, 제1 절연층의 보호막(22)에 형성된 개구부 중 적어도 일부를 피하여 형성하는 것이 바람직하다.
그 후, 응력 완화층의 절연층(25)을 형성한 후에는, 상기 제2 실시예와 마찬가지로, 도 15의 (b)의 도전막(23b)의 형성, 도 15의 (c)의 도금 레지스트(24p)의 형성 및 레지스트 패터닝 공정 이후에, 도금, 레지스트 박리, 패턴 분리를 행함으로써, 도 15의 (d)에 도시한 바와 같은 원하는 회로 패턴을 갖는 재배선(3)을 형성할 수 있다. 이러한 공정 순서로 처리함으로써, 본딩 옵션에 대하여 유연하게 대응할 수 있다.
따라서, 제1, 제2, 제3 실시예를 수행함으로써, 제3 공정에서의 재배선(3)의 형성 공정이 완료된다. 제3 공정에서 레지스트 패터닝 시에 포토마스크를 사용하지 않는 무마스크 노광 기술을 이용함으로써, CSP를 저비용으로 제조할 수 있는 WLCSP에서, 본딩 옵션에 대응한 제조 기술을 제공할 수 있다. 그 결과, 시장의 수요에 따라 생산 품종 변경이 가능해지고, 또한 고객으로부터의 저비용 및 급배송 요구에 대해서도 유연하게 대응할 수 있게 된다.
또한, 상술된 제3 공정에서의 재배선 형성 공정에서는, 추가 노광의 본딩 옵션에 무마스크 노광 기술을 적용하는 경우를 설명하였다. 한편, 본딩 옵션을 포함한 모든 재배선(3)을 무마스크 노광→현상의 순서로 처리하는 것도 가능하다. 특히, 재배선 형성 공정에서, 본딩 옵션의 배선 패턴은 무마스크 노광 기술을 이용하지만, 본딩 옵션을 제외한 다른 재배선(3)의 배선 패턴의 형성시에, 포토마스크를 이용하여 노광을 행하거나, 포토마스크를 이용하지 않고 무마스크 노광을 행하거나, 포토마스크를 이용하는 경우와 무마스크로 노광하는 경우를 조합하여 노광을 행할 수도 있다.
(1) 본딩 옵션을 제외한 배선 패턴의 형성을 마스크 노광으로 형성하는 경우에는, 본딩 옵션으로 되지 않는 부분을 마스크 노광으로 일괄하여 형성함으로써, 본딩 옵션으로 되지 않는 부분의 형성을 간편하고 또한 효율적으로 달성할 수 있다.
(2) 본딩 옵션을 제외한 배선 패턴의 형성도 무마스크 노광으로 형성하는 경우에는, 2종류의 노광 광학 설비를 준비할 필요가 없기 때문에, 양산을 위한 설비 투자가 저감된다. 또한, 일반적으로, 무마스크 노광 설비는 마스크 노광 설비보다 작아지기 때문에, 설비를 설치하는 건물의 부지 면적을 작게 할 수 있고, 따라서 이 점에서도 설비 투자·설비 운용 비용을 저감할 수 있다.
(3) 본딩 옵션을 제외한 배선 패턴을 또한 무마스크 노광으로 형성하는 부분과 마스크 노광으로 형성하는 부분으로 나누는 경우에는, 마스크 노광과 무마스크 노광을 병용함으로써, 반도체 장치의 공통 부분에 대해 마스크 노광을 이용하고, 반도체 장치의 종류 및 사용자 요구사항에 따라 배선 패턴의 변경이 많은 개소, 또는 마스크를 이용하여 배선 패턴을 노광(배선을 형성)하는 것이 곤란한 개소에 대해서는 무마스크 노광을 이용함으로써, 소량 다품종의 반도체 장치를 효율적으로 생산할 수 있다.
그 후, 도 16은 제4 공정을 나타내며, 상기 제3 실시예에서 제4 공정이 종료된 상태의 반도체 장치의 부분 단면 구조의 일례를 나타내고 있다. 본 제4 공정으로서, 절연막으로 이루어지는 제2 절연층(26)을 형성한다. 이 제2 절연층(26)은, 범프 패드(2)의 상부 영역 중 적어도 일부를 개구하도록 형성되어 있고, 적어도 상기 제1 절연층(22), 본딩 패드(1), 응력 완화층(25) 및 재배선(3)의 상부를 피복하도록 형성한다. 이 제2 절연층(26)은, 통상, 포토마스크를 사용하여 형성된다. 따라서, 반도체 장치의 최외측 표면 보호층을 구성하는 층은, 더미 범프용 등을 고려하여, 패터닝 시에 포토마스크를 사용하지 않는 무마스크 노광 기술을 이용하는 것도 가능하다.
또한, 상술한 제3 공정의 제1 실시예 또는 제2 실시예에서는, 응력 완화층(25)의 형성은 생략되었다. 따라서, 이러한 실시예에서, 제4 공정이 종료된 후의 반도체 장치는 도 16에 도시된 타입의 응력 완화층(25)이 없는 부분 단면 구조로 된다. 제1 실시예 혹은 제2 실시예에서도, 제2 절연층(26)을 형성할 때에, 제3 실시예와 마찬가지로 무마스크 노광 기술을 이용할 수 있음은 물론이다.
그 후, 도 17은 제 5공정을 나타내며, 범프 형성 후의 반도체 장치의 부분 단면 구조의 일례를 나타내고 있다(상술한 제3 실시예의 예). 제5 공정으로서, 범프 패드(2)에 땜납 볼을 접속하여, 외부 단자로서 작용하는 범프(12)를 형성한다.
마지막으로, 반도체 장치가 형성된 반도체 웨이퍼(10)를 웨이퍼 다이싱 기술에 의해 개개의 반도체 장치로 절단한다. 그 결과, 플립 칩 접속을 목적으로 하는 WLCSP의 반도체 장치를 완성할 수 있다.
따라서, 본 실시예의 반도체 장치 및 그 제조 방법이 사용되면, 본딩 패드(1)와 범프 패드(2)를 전기적으로 접속하기 위한 재배선(3) 중 적어도 일부를, 포토마스크가 불필요한 포토리소그래피 기술을 이용하여 형성함으로써, 재배선(3)에 의해 서로 접속되어 있는 본딩 패드(1)와 범프 패드(2)와의 접속의 조합을 간편하고 또한 신속하게 재조립할 수 있고, 그 결과로서, 고객이 요구하는 성능을 갖는 반도체 장치를 단기간에 제공할 수 있다.
또한, 제3 실시예와 같이, 두꺼운 절연층으로 구성되는 응력 완화층(완충층)을 갖는 반도체 장치를, 마스크를 이용하지 않고 DMD를 이용하여 노광함으로써, 다음과 같은 장점을 얻을 수 있다. 특히, 응력 완화층의 경사부에 배선을 형성하기 때문에, 사면부를 노광하는 경우, 사면부가 경사진 각도로부터의 광에 의해 조사되기 때문에, 단위 면적당 조사량은 평면부를 조사하는 노광량보다 작아진다. 따라서, 도금 혹은 에칭에 사용되는 레지스트를 패터닝할 때, 다음의 문제점이 발생될 수도 있다. 즉, 평면부에 적정한 노광량을 조사하면 사면부에서는 노광량이 부족하고, 사면부가 적정한 노광량을 받도록 조사되면 평면부에는 과잉 노광되는 문제가 발생하는 경우가 있다. 이러한 문제를 해결하는 수단으로서 응력 완화층의 사면부만을 추가 노광하는 방법이 있지만, 포토마스크를 이용한 포토리소그래피 기술에서는, 사면부의 형상에 합치되도록 노광량을 조정하는 것이 항상 간편하게 달성할 수 있는 것은 아니다. 예를 들면, 사면부의 맨윗 부분과 맨아랫 부분에서 경사가 변하는 경우, 맨윗 부분과 맨아랫 부분에서의 조사 조건을 변경할 필요가 있고, 따라서, 복수회의 추가 노광이 필요할 수도 있으며, 그 경우에는 추가 노광용의 포토마스크도 복수매 준비해야 한다. 한편, 본원 발명의 포토 마스크를 이용하지 않는 포토리소그래피 기술이 사용되면, 경사부의 형상에 따라 유연하게 노광량을 변화시킬 수 있어, 추가 노광의 공정이나 그러한 추가 노광을 위한 포토마스크는 불필요해진다.
경사부의 형상에 따라 노광량을 변화시키기 위해서는, 예를 들면, 상기 마이크로 미러의 ON/OFF의 시간 비율을 변화시키는 등의 방법을 사용할 수 있다. 이러한 이유는, 마이크로 미러의 ON/OFF의 시간 비율을 조정함으로써, 대략적으로 「하프톤 마스크 패턴」과 동등한 광학 효과가 얻어지기 때문이다.
마이크로 미러를 채용하는 변조 광학 소자를 이용한 포토리소그래피 기술에서는, 상기한 바와 같은 대략적 하프톤 마스크 패턴 발생 기술을 활용함으로써, 입체적 패턴 형상뿐만 아니라, 여러 종류의 다양한 패턴의 포토리소그래피를 간편하고 또한 신속하게 달성할 수 있다. 이러한 특징으로부터, 고객 필요성에 따른 소량 다품종, 변량 생산에 대응할 수 있는 전자 기기의 제조 라인을 구축할 수 있다.
이상, 본 발명의 실시예를 구체적으로 설명하였지다. 그러나, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다. 예를 들면, DRAM 등과 같은 반도체 장치에 한정되지 않고, 메모리 회로와 논리 회로가 동일 반도체 기판 상에 형성되어 있는 혼재형의 반도체 장치 등에도 적용할 수 있다.
본원에서 개시되는 실시예의 개요를 정리하면, 다음과 같다.
본 발명은, (a) 반도체 웨이퍼에 복수의 반도체 칩을 형성하는 공정, (b) 상기 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시하는 공정을 포함하며,
상기 (a) 공정은, (a1) 상기 반도체 웨이퍼의 복수의 반도체 칩에 반도체 소자를 형성하는 공정, (a2) 상기 복수의 반도체 칩 상에 배선층을 형성하는 공정, (a3) 상기 복수의 반도체 칩 상에, 상기 배선층 중 최상부 배선층에 형성된 제1 접속 단자의 상면을 개구하여 제1 절연층을 형성하는 공정을 포함하고,
상기(b) 공정은, (b1) 상기 제1 절연층의 표면 상에, 적어도 일부를 포토마스크를 사용하지 않는(즉, 포토마스크를 필요로 하지 않는) 포토리소그래피 기술을 이용하여, 배선층의 제1 배선부가 상기 제1 접속 단자에 접속되고, 배선층의 제2 배선부가 제2 접속 단자에 접속되도록 배선층을 형성하는 공정, (b2) 상기 배선층 의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 제2 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명은 (a) 반도체 웨이퍼에 복수의 반도체 칩을 형성하는 공정, (b) 상기 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를실시하는 공정을 포함하며,
상기 (a) 공정은, (a1) 상기 반도체 웨이퍼의 복수의 반도체 칩상에 반도체 소자를 형성하는 공정, (a2) 상기 복수의 반도체 칩 상에 배선층을 형성하는 공정, (a3) 상기 복수의 반도체 칩 상에, 상기 배선층 중 최상부 배선층에 형성된 제1 접속 단자의 상면을 개구하여 제1 절연층을 형성하는 공정을 포함하고,
상기 (b) 공정은, (b1) 상기 제1 절연층의 표면 상에, 상기 제1 접속 단자의 상면을 개구하여 응력 완화층을 형성하는 공정, (b2) 상기 응력 완화층의 표면 상에, 배선층의 적어도 일부를 포토마스크를 사용하지 않는(포토마스크를 필요로 하지 않는) 포토리소그래피 기술을 이용하여, 배선층의 제1 배선부가 상기 제1 접속 단자에 접속하고, 배선층의 제2 배선부가 제2 접속 단자에 접속되도록 배선층을 형성하는 공정, (b3) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 제2 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명은, 반도체 웨이퍼에 형성된 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시한 후, 상기 복수의 반도체 칩을 개별적으로 절단함으로써 형성된 반도체 장치에 있어서,
(a) 상기 복수의 반도체 칩의 최상부의 배선층에 형성된 제1 접속 단자와,
(b) 상기 복수의 반도체 칩의 표면 상에, 상기 제1 접속 단자의 상면을 개구하여 형성된 제1 절연층과,
(c) 상기 제1 절연층의 표면 상에, 배선층의 적어도 일부를 포토마스크를 사용하지 않는(즉, 포토마스크를 필요로 하지 않는) 포토리소그래피 기술을 이용하여 형성되며, 배선층의 일부가 상기 제1 접속 단자에 접속하는 배선층과,
(d) 상기 배선층의 다른 일부로 이루어지는 제2 접속 단자와,
(e) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 형성된 제2 절연층을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은, 반도체 웨이퍼에 형성된 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시한 후, 상기 복수의 반도체 칩을 상기 웨이퍼로부터 개별적으로 절단함으로써 형성된 반도체 장치에 있어서,
(a) 상기 복수의 반도체 칩의 최상부 배선층에 형성된 제1 접속 단자와,
(b) 상기 복수의 반도체 칩 상에, 상기 제1 접속 단자의 상면을 개구하여 형성된 제1 절연층과,
(c) 상기 제1 절연층의 표면 상에, 상기 제1 접속 단자의 상면을 개구하여 형성된 응력 완화층과,
(d) 상기 응력 완화층의 표면 상에, 배선층의 적어도 일부를 포토마스크를 사용하지 않는(포토마스크를 필요로 하지 않는) 포토리소그래피 기술을 이용하여 형성되며, 배선층의 일부가 상기 제1 접속 단자에 접속하는 배선층과,
(e) 상기 배선층의 다른 일부로 이루어지는 제2 접속 단자와,
(f) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 형성된 제2 절연층을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은, (a) 반도체 웨이퍼에 복수의 반도체 칩을 형성하는 공정,(b) 상기 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시하는 공정을 포함하며,
상기 (a) 공정은, (a1) 상기 반도체 웨이퍼의 복수의 반도체 칩에 반도체 소자를 형성하는 공정, (a2) 상기 복수의 반도체 칩 상에 배선층을 형성하는 공정, (a3) 상기 복수의 반도체 칩 상에, 상기 배선층 중 최상부 배선층에 형성된 제1 접속 단자의 상면을 개구하여 제1 절연층을 형성하는 공정을 포함하고,
상기 (b) 공정은, (b1) 상기 제1 절연층의 표면 상에, 배선층의 적어도 일부를, 광원으로부터의 광을 미세 이동가능한 미러를 복수개 갖는 장치에 조사하고, 이 장치의 미러를 사전에 설정된 패턴에 따라 조작함으로써, 반사시킨 광을 이용하여 배선을 노광시켜, 배선층의 제1 배선부가 상기 제1 접속 단자에 접속되고, 배선층의 제2 배선부가 제2 접속 단자에 접속되도록 배선층을 형성하는 공정, (b2) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 제2 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명은 (a) 반도체 웨이퍼에 복수의 반도체 칩을 형성하는 공정, (b) 상기 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시하는 공정을 포함하며,
상기 (a) 공정은, (a1) 상기 반도체 웨이퍼의 복수의 반도체 칩에 반도체 소자를 형성하는 공정, (a2) 상기 복수의 반도체 칩 상에 배선층을 형성하는 공정, (a3) 상기 복수의 반도체 칩 상에, 상기 배선층 중 최상부 배선층에 형성된 제1 접속 단자의 상면을 개구하여 제1 절연층을 형성하는 공정을 포함하고,
상기 (b) 공정은, (b1) 상기 제1 절연층의 표면 상에, 상기 제1 접속 단자의 상면을 개구하여 응력 완화층을 형성하는 공정, (b2) 상기 응력 완화층의 표면 상에, 배선층의 적어도 일부를, 광원으로부터의 광을 미세 이동가능한 미러를 복수개 갖는 장치에 조사하고, 이 장치의 미러를 사전에 설정된 패턴에 따라 조작함으로써, 반사시킨 광을 이용하여 배선을 노광시켜, 배선층의 제1 배선부가 상기 제1 접속 단자에 접속하고, 배선층의 제2 배선부가 제2 접속 단자에 접속되는 배선층을 형성하는 공정, (b3) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 제2 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명은 반도체 웨이퍼에 형성된 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시한 후, 상기 복수의 반도체 칩을 상기 웨이퍼로부터 개별적으로 절단함으로써 형성된 반도체 장치에 있어서,
(a) 상기 복수의 반도체 칩의 최상부 배선층에 형성된 제1 접속 단자와,
(b) 상기 복수의 반도체 칩 상에, 상기 제1 접속 단자의 상면을 개구하여 형성된 제1 절연층과,
(c) 상기 제1 절연층의 표면 상에, 배선층의 적어도 일부를, 광원으로부터의 광을 미세 이동가능한 미러를 복수개 갖는 장치에 조사하고, 이 장치의 미러를 사전에 설정된 패턴에 따라 조작함으로써, 반사시킨 광을 이용하여 배선을 노광시켜 형성되며, 배선층의 일부가 상기 제1 접속 단자에 접속하는 배선층과,
(d) 상기 배선층의 다른 일부로 이루어지는 제2 접속 단자와,
(e) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 형성된 제2 절연층을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은 반도체 웨이퍼에 형성된 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시한 후, 상기 복수의 반도체 칩을 상기 웨이퍼로부터 개별적으로 절단함으로써 형성된 반도체 장치에 있어서,
(a) 상기 복수의 반도체 칩의 최상부 배선층에 형성된 제1 접속 단자와,
(b) 상기 복수의 반도체 칩 상에, 상기 제1 접속 단자의 상면을 개구하여 형성된 제1 절연층과,
(c) 상기 제1 절연층의 표면 상에, 상기 제1 접속 단자의 상면을 개구하여 형성된 응력 완화층과,
(d) 상기 응력 완화층의 표면 상에, 배선층의 적어도 일부를, 광원으로부터의 광을 미세 이동가능한 미러를 복수개 갖는 장치에 조사하고, 이 장치의 미러를 사전에 설정된 패턴에 따라 조작함으로써, 반사시킨 광을 이용하여 배선을 노광시켜 형성되며, 배선층의 일부가 상기 제1 접속 단자에 접속하는 배선층과,
(e) 상기 배선층의 다른 일부로 이루어지는 제2 접속 단자와,
(f) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 형성된 제2 절연층을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
이상 설명한 바와 같이, 본 발명은 접속 신뢰성이 향상된 반도체 장치에서 본딩 옵션을 제공할 수 있다. 그 결과, 재배선의 접속 변경에 대하여 유연하게 대응할 수 있기 때문에, 고객이 요구하는 성능을 갖는 반도체 장치를 단기간에 제공할 수 있다.

Claims (16)

  1. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼 상에 복수의 반도체 칩을 형성하는 공정, 및
    (b) 상기 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시하는 공정을 포함하며,
    상기 (a) 공정은, (a1) 상기 반도체 웨이퍼의 상기 복수의 반도체 칩 상에 반도체 소자를 형성하는 공정, (a2) 상기 복수의 반도체 칩 상에 배선층을 형성하는 공정, 및 (a3) 상기 복수의 반도체 칩 상에, 상기 배선층 중 최상부 배선층에 형성된 제1 접속 단자의 상면을 개구하여 제1 절연층을 형성하는 공정을 포함하고,
    상기 (b) 공정은, (b1) 상기 제1 절연층의 표면 상에, 상기 배선층의 적어도 일부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여, 상기 배선층의 제1 배선부가 상기 제1 접속 단자에 접속되고, 상기 배선층의 제2 배선부가 제2 접속 단자에 접속되도록 배선층을 형성하는 공정, 및 (b2) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 제2 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (b1) 공정에서, 상기 배선층의 상기 제1 배선부를 포토마스크를 사용하는 포토리소그래피 기술을 이용하여 형성하고, 상기 제2 배선부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (b1) 공정에서, 상기 배선층의 상기 제1 배선부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하고, 상기 제2 배선부도 또한 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (b1) 공정에서, 상기 배선층의 상기 제1 배선부를 포토마스크를 사용하는 포토리소그래피 기술과 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하고, 상기 제2 배선부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (b2) 공정에서, 상기 제2 절연층의 상기 제1 배선부의 개구를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼 상에 복수의 반도체 칩을 형성하는 공정, 및
    (b) 상기 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시하는 공정을 포함하며,
    상기 (a) 공정은, (a1) 상기 반도체 웨이퍼의 상기 복수의 반도체 칩 상에 반도체 소자를 형성하는 공정, (a2) 상기 복수의 반도체 칩 상에 배선층을 형성하는 공정, (a3) 상기 복수의 반도체 칩 상에, 상기 배선층 중 최상부 배선층에 형성된 제1 접속 단자의 상면을 개구하여 제1 절연층을 형성하는 공정을 포함하고,
    상기 (b) 공정은, (b1) 상기 제1 절연층의 표면 상에, 상기 제1 접속 단자의 상면을 개구하여 응력 완화층을 형성하는 공정, (b2) 상기 응력 완화층의 표면 상에, 상기 배선층의 적어도 일부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여, 상기 배선층의 제1 배선부가 상기 제1 접속 단자에 접속되고, 상기 배선층의 제2 배선부가 제2 접속 단자에 접속되도록 배선층을 형성하는 공정, (b3) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 제2 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 (b2) 공정에서, 상기 배선층의 상기 제1 배선부를 포토마스크를 사용하는 포토리소그래피 기술을 이용하여 형성하고, 상기 제2 배선부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 제6항에 있어서,
    상기 (b2) 공정에서, 상기 배선층의 상기 제1 배선부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하고, 상기 제2 배선부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 (b2) 공정에서, 상기 배선층의 상기 제1 배선부를 포토마스크를 사용하는 포토리소그래피 기술과 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하고, 상기 제2 배선부를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 (b3) 공정에서, 상기 제2 절연층의 제1 배선부의 개구를 포토마스크를 사용하지 않는 포토리소그래피 기술을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 (b) 공정 후,
    (c) 상기 제2 접속 단자 상에 외부 접속 단자를 형성하는 공정, 및
    (d) 상기 반도체 웨이퍼로부터 복수의 반도체 칩을 개별적으로 절단하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 (d) 공정 후,
    (e) 상기 반도체 칩 상의 상기 외부 접속 단자와 회로 기판 사이에 충전재를 개재시킨 상태에서, 상기 반도체 칩을 상기 외부 접속 단자를 거쳐 상기 회로 기판 상에 실장하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제6항에 있어서, 상기 (b) 공정 후,
    (c) 상기 제2 접속 단자 상에 외부 접속 단자를 형성하는 공정, 및
    (d) 상기 반도체 웨이퍼로부터 복수의 반도체 칩을 개별적으로 절단하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (d) 공정 후,
    (e) 상기 반도체 칩 상의 상기 외부 접속 단자와 회로 기판 사이에 충전재를 개재시킨 상태에서, 상기 반도체 칩을 상기 외부 접속 단자를 거쳐 상기 회로 기판상에 실장하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼 상에 복수의 반도체 칩을 형성하는 공정, (b) 상기 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시하는 공정을 포함하며,
    상기 (a) 공정은, (a1) 상기 반도체 웨이퍼의 복수의 반도체 칩 상에 반도체 소자를 형성하는 공정, (a2) 상기 복수의 반도체 칩 상에 배선층을 형성하는 공정, 및 (a3) 상기 복수의 반도체 칩 상에, 상기 배선층 중 최상부 배선층에 형성된 제1 접속 단자의 상면을 개구하여 제1 절연층을 형성하는 공정을 포함하고,
    상기 (b) 공정은, (b1) 상기 제1 절연층의 표면 상에, 상기 배선층의 적어도 일부를, 광원으로부터의 광을 미세 이동가능한 복수의 미러를 갖는 장치에 조사하고, 이 장치의 미러를 사전에 설정된 패턴에 따라 조작함으로써, 반사된 광으로 배선을 노광시켜, 상기 배선층의 제1 배선부가 상기 제1 접속 단자에 접속되고, 상기 배선층의 제2 배선부가 제2 접속 단자에 접속되도록 배선층을 형성하는 공정, 및 (b2) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 제2 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼 상에 복수의 반도체 칩을 형성하는 공정, (b) 상기 복수의 반도체 칩에 대하여, 웨이퍼 상태로 일괄하여 패키지 프로세스를 실시하는 공정을 포함하고,
    상기 (a) 공정은, (a1) 상기 반도체 웨이퍼의 복수의 반도체 칩 상에 반도체 소자를 형성하는 공정, (a2) 상기 복수의 반도체 칩 상에 배선층을 형성하는 공정, 및 (a3) 상기 복수의 반도체 칩 상에, 상기 배선층 중 최상부 배선층에 형성된 제1 접속 단자의 상면을 개구하여 제1 절연층을 형성하는 공정을 포함하고,
    상기 (b) 공정은, (b1) 상기 제1 절연층의 표면 상에, 상기 제1 접속 단자의 상면을 개구하여 응력 완화층을 형성하는 공정, (b2) 상기 응력 완화층의 표면 상에, 상기 배선층의 적어도 일부를, 광원으로부터의 광을 미세 이동가능한 복수의 미러를 갖는 장치에 조사하고, 이 장치의 미러를 사전에 설정된 패턴에 따라 조작함으로써, 반사된 광으로 배선을 노광시켜, 상기 배선층의 제1 배선부가 상기 제1 접속 단자에 접속되고, 상기 배선층의 제2 배선부가 제2 접속 단자에 접속되도록 배선층을 형성하는 공정, 및 (b3) 상기 배선층의 표면 상에, 상기 제2 접속 단자의 상면을 개구하여 제2 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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