KR20030028445A

KR20030028445A - 위상 동기 루프, 및 이것에 이용하는 차지펌프 회로와전압 제어 발진기

Info

Publication number: KR20030028445A
Application number: KR1020020086951A
Authority: KR
Inventors: 기요세마사시
Original assignee: 산요 덴키 가부시키가이샤
Priority date: 1998-12-22
Filing date: 2002-12-30
Publication date: 2003-04-08
Also published as: KR100418009B1; US20020041215A1; US6515520B2; KR100388875B1; US6222421B1; KR20000052532A; TW476192B

Abstract

회로를 형성한 후라도, 발진 클럭의 주파수의 변동 대역을 용이하게 변경할 수 있고, 제조 변동에 대응할 수 있으며, 발진 회로의 게인의 변경도 가능한 전압 제어 발진기를 이용한 위상 동기 루프를 제공하는 것을 목적으로 한다.

본 발명은 제어 전압의 변화에 응답하여 발진 클럭의 주파수를 변동시키는 전압 제어 발진기, 상기 발진 클럭을 소정의 주기를 갖는 기준 클럭과 위상 비교하는 위상 비교기, 상기 위상 비교기의 비교 출력에 따라 제1 전위 또는 제2 전위를 선택적으로 출력하는 제1 차지펌프, 상기 제1 차지펌프의 출력을 평활화하여 상기 제어 전압을 생성하는 제1 저역 통과 필터, 소정의 주기에서 제1 전위 또는 제2 전위를 선택적으로 출력하는 제2 차지펌프, 상기 제2 차지펌프의 출력을 평활화하여 보상 전압을 생성하는 제2 저역 통과 필터, 및 상기 보상 전압에 응답하여, 상기 제1 및 제2 저역 통과 필터로부터 추출되는 상기 제1 및 제2 전위를 제어하는 제어부를 포함하는 위상 동기 제어기를 제공한다.

Description

위상 동기 루프, 및 이것에 이용하는 차지펌프 회로와 전압 제어 발진기{PHASE LOCKED LOOP, AND CHARGE PUMP CIRCUIT AND VOLTAGE CONTROL OSCILLATOR USED THEREIN}

본 발명은 기준 클럭에 대해 발진 클럭을 동기시키는 위상 동기 루프 및 그 위상 동기 루프에 이용되는 차지펌프 회로 및 전압 제어 발진기에 관한 것이다.

도 1은 위상 동기 루프의 구성을 나타내는 블럭도이고, 도 2는 위상 비교기의 동작을 설명하는 타이밍도이다.

위상 동기 루프는 위상 비교기(1), 차지펌프(2), 저역 통과 필터(3) 및 전압제어 발진기(4)에 의해 구성된다. 위상 비교기(1)는 기준 클럭 RK와 전압 제어 발진기(4)로부터 출력되는 발진 클럭 CK를 위상 비교하고, 기준 클럭 RK와 발진 클럭 CK와의 위상차에 따라 변화하는 비교 출력 PP, PN을 출력한다. 예를 들면, 도 2에 도시된 바와 같이, 기준 클럭 RK에 대해 발진 클럭 CK가 선행됐을 때, 한쪽 비교 출력 PN이 상승되고, 반대로 기준 클럭 RK에 대해 발진 클럭 CK가 지연됐을 때에 다른 비교 출력 PP가 하강된다. 차지펌프(2)는 비교 출력 PP, PN에 응답하여 온/오프하는 트랜지스터로 이루어지고, 비교 출력 PP, PN에 응답하여 변화하는 출력 PD를 출력한다. 예를 들면, 비교 출력 PN이 상승됐을 때에 출력측의 전위를 접지 전위로 인하하고, 비교 출력 PP가 하강됐을 때에 출력측의 전위를 전원 전위까지 인상하도록 구성된다. 또한, 비교 출력 PP가 하이 레벨이고, 비교 출력 PN이 로우 레벨인 경우에는 트랜지스터가 전부 오프 상태가 되어, 출력측은 하이임피던스가 된다.

저역 통과 필터(LPF : 3)는 차지펌프(2)의 출력 PD의 교류 성분을 제거하고, 출력 PD의 펄스 폭에 따라 변동하는 제어 전압 Vc를 출력한다. 따라서, 제어 전압 Vc는 비교 출력 PN이 상승되어 출력 PD가 접지 전위가 됐을 때에 저하하고, 비교 출력 PP가 하강되어 출력 PD가 전원 전위가 됐을 때에 상승한다. 전압 제어 발진기(VCO : 4)는 예를 들면 링오실레이터에 의해 구성되고, 그 귀환 루프의 지연량을 제어 전압 Vc에 응답하여 증감시킴으로써, 발진 클럭 CK의 주파수를 변동시키도록 구성된다.

이상의 동기 루프에서는 기준 클럭 RK에 대해 발진 클럭 CK의 위상이 시프트되면, 그 시프팅의 역방향으로 VCO(14)의 발진이 제어되기 때문에, 발진 클럭 CK가 기준 클럭 RK에 동기하게 된다.

위상 비교기(1)의 출력 PP, PN을 받아 동작하는 차지펌프(2)에서는 비교 출력 PP의 하강에 응답하여 출력측으로부터 유입되는 전류와, 비교 출력 PN에 응답하여 출력측으로 흘러나가는 전류를 동일하게 하는 것이 바람직하다. 즉, 차지펌프(2)에서, 출력측으로부터 유입되는 전류와 출력측으로 흘러나가는 전류와의 밸런스가 일치하지 않게 되면, 기준 클럭 RK와 발진 클럭 CK의 위상차에 기울기가 발생하여, 안정된 동작을 유지할 수 없게 된다. 이 결과, 외래 노이즈등의 영향에 의해 동작이 불안정해지고, 동기가 어긋날 우려가 있다.

위상 동기 루프에 이용되는 전류 구동형의 차지펌프 회로는 출력 단자에 접속되는 부하를 구동할 수 있는 충분한 전류 용량을 갖는 CMOS 트랜지스터로 이루어지고, 입력 신호에 응답하여 부하 용량을 충/방전하도록 구성된다. 이 때, 충전시에 부하로 흘러나가는 전류와, 방전시에 부하로부터 유입되는 전류를 같게 하는 것이 바람직하고, CMOS 트랜지스터의 P 채널측과 N 채널형으로 동작 특성을 갖추도록 하고 있다.

도 3은 CMOS 트랜지스터로 구성되는 전류 구동형의 차지펌프 회로의 구성을 나타내는 블럭도이고, 도 4는 CMOS 트랜지스터의 동작 특성도이다.

P 채널형 MOS 트랜지스터(11)와 N 채널형 MOS 트랜지스터(12)가, 전원과 접지 사이에 직렬로 접속되고, 각 트랜지스터(11, 12)의 게이트에 제1 및 제2 입력 신호 DP, DN이 인가된다. 이들의 트랜지스터(11, 12)사이의 접속점으로부터 출력CH가 추출된다. 제1 및 제2 입력 신호 DP, DN은 예를 들면 위상 비교기의 출력으로부터 얻어지는 것으로, 위상 동기 루프에서, 기준 클럭에 대한 발진 클럭의 지연에 따라 제1 입력 신호 DP가 상승하고, 기준 클럭에 대한 발진 클럭의 선행에 따라 제2 입력 신호 DN이 상승된다. 이러한 제1 입력 신호 DP에 응답하여 트랜지스터(11)가 온하면, 트랜지스터(11)에 충전 전류 Ip가 흘러, 출력 단자에 접속되는 부하 용량을 충전한다. 그리고, 제2 입력 신호 DN에 응답하여 트랜지스터(12)가 온하면, 트랜지스터(12)에 방전 전류 In이 흘러, 출력 단자에 접속되는 부하 용량을 방전한다.

트랜지스터(11)와 전원 사이에는 전류 제어용의 부하가 되는 P 채널형 MOS 트랜지스터(13)가 접속되고, 마찬가지로 트랜지스터(12)와 접지 사이에는 N 채널형 MOS 트랜지스터(14)가 접속된다. 이들의 트랜지스터(13, 14)의 게이트에는 후술된 바이어스 회로로부터 추출되는 제어 전위 Vcp, Vcn이 인가된다.

바이어스 회로는 저항(15) 및 트랜지스터(16∼18)에 의해 구성된다. 저항(15)과 N 채널형 MOS 트랜지스터(16)가 전원 접지간에 직렬로 접속되고, 그 사이의 접속점 A에 트랜지스터(16)의 게이트가 접속된다. 그리고, P 채널형 MOS 트랜지스터(17)와 N 채널형 MOS 트랜지스터(18)가 전원과 접지 사이에 직렬로 접속되고, 그 사이의 접속점 B에 트랜지스터(17)의 게이트가 접속되며, 트랜지스터(18)의 게이트가 접속점 A에 접속된다. 이것에 의해, 저항(15) 및 트랜지스터(16)에 대해 트랜지스터(17, 18)로 전류 미러 회로가 구성되고, 접속점 A로부터 N 채널측의 제어 전위 Vcn이 추출됨과 함께, 접속점 B로부터 P 채널측의 제어 전위 Vcp가 추출된다. 이러한 바이어스 회로에서는 전류 미러 동작에 따라, 이상적으로는 트랜지스터(11, 12)에 흐르는 전류 Ip, In이 일정하게 유지된다.

트랜지스터(11, 12)에 흐르는 전류 Ip, In에 대해서는 게이트에 인가되어 있는 전위가 일정해도, 출력측의 전위에 따라 변화하게 된다. 예를 들면, 게이트가 온한 상태에서도, 소스·드레인간에 전위차가 없으면 전류가 흐르지 않기 때문에, 출력측의 부하가 충전된 상태에서 트랜지스터(11)가 온했을 때, 또는 부하가 방전된 상태에서 트랜지스터(12)가 오프했을 때에는 전류 Ip, In은 흐르지 않는다. 따라서, 출력측의 전위에 대한 전류 Ip, In의 변화는 도 4에 도시된 바와 같다. 즉, 트랜지스터(11)를 흐르는 전류 Ip는 출력측의 전위가 전원 전위 Vdd보다 낮아진 시점에서 상승하고, 소정의 값 Io에 달한다. 그리고, 전류 Ip가 전류 Io에 달한 후에는 트랜지스터(13)의 채널 길이 변조의 영향에 따라, 출력측의 전위의 저하에 따라 조금씩 상승한다. 또한, 트랜지스터(12)를 흐르는 전류 In은 출력측의 전위가 전원 전위 Vss를 넘은 시점에서 상승하고, 소정의 값 Io에 달한다. 그리고, 전류 In이 전류 Io에 달한 후에는 트랜지스터(14)의 채널 길이 변조의 영향에 따라, 출력측의 전위의 상승에 따라 조금씩 상승한다.

이러한 차지펌프 회로에서는 전류 Ip와 전류 In과의 차가 소정의 범위내가 되도록 하여 출력측의 전위의 변동 범위를 선택할 수 있다. 바꾸어 말하면, 차지펌프 회로의 출력측에서 다루어지는 전위의 변동 범위에 따라 각 트랜지스터(11, 12)의 동작 특성을 설정하고, 그 동작 범위에서 각 전류 Ip, In의 차를 소정의 범위에 들어가도록 하고 있다.

차지펌프 회로를 구성하는 트랜지스터(11, 12)는 전원 전위 및 접지 전위에 대한 입력 신호 DP, DN의 변동에 따라 온/오프를 반복하고, 출력측의 부하 용량을 충/방전한다. 여기서, 트랜지스터(11)와 전원사이에 전류 제어용의 트랜지스터(13)가 접속되면, 트랜지스터(11)의 소스측 전위가 트랜지스터(13)의 온저항에 의한 강하분만큼 전원 전위보다 낮게 된다. 마찬가지로, 트랜지스터(12)와 접지사이에 전류 제어용의 트랜지스터(14)가 접속되면, 트랜지스터(12)의 소스측 전위가 트랜지스터(14)의 온저항에 의한 강하분만큼 접지 전위보다 높게 된다. 따라서, 동작중에 각 트랜지스터(11, 12)의 게이트·소스사이의 전위차가 작아지고, 게이트 전위의 변동에 대한 온/오프의 응답이 지연되기 때문에, 입력 신호 DP, DN의 주기가 짧아졌을 때에는 회로 동작을 추종할 수 없게 될 우려가 있다.

또한, 차지펌프 회로를 집적 회로에 의해 구성하는 경우, 일단 집적화한 트랜지스터의 동작 특성을 변경하는 것은 곤란하기 때문에, 그 동작 범위는 실질적으로 고정되어 버린다. 그러나, 제조 변동 등에 의한 동작 특성의 변화를 고려하면, 어느 정도의 동작 특성의 보정이 필요해진다. 특히, 전류 미러 동작을 하는 트랜지스터를 부가하는 경우에는 각 트랜지스터의 동작 특성이 변화하기 쉽기 때문에, 회로적으로 받는 영향이 커서, 특성을 보정할 수 있도록 할 필요가 있다.

도 5는 상술된 바와 같은 위상 동기 루프에 이용되는 링오실레이터형의 전압 제어 발진기의 구성을 나타내는 회로도이다.

입력에 대해 반전 출력을 얻을 수 있는 논리 게이트로서, 예를 들면 CMOS 인버터(21)가 홀수단 직렬로 접속되고, 최종단의 인버터(21)의 출력이 초단의인버터(21)의 입력으로 귀환된다. 이에 따라, 링오실레이터가 구성되고, 발진 클럭 CK가 출력된다. 그리고, 각 인버터(21)의 접지측에는 N 채널형의 MOS 트랜지스터(22)가 각각 접속되고, 각 게이트에 발진 주파수를 제어하기 위한 제어 전압 Vc가 주어진다.

이러한 전압 제어 발진기에서는 각 인버터(21)에 접속된 MOS 트랜지스터(22)의 온저항치가 제어 전압 Vc에 따라 변화하면, 각 인버터(21)에 흐르는 전류량이 변하기 때문에, 그에 따라 각 인버터(21)의 지연량이 변화한다. 따라서, 발진 클럭 CK의 주기는 제어 전압 Vc에 응답하여 변화하게 된다. 예를 들면, 제어 전압 Vc를 높히면, 각 MOS 트랜지스터(22)의 온저항치가 낮아지고 각 인버터(21)에 흐르는 전류가 증대하고, 각 인버터(21)의 지연량이 작아져 발진 클럭 CK의 주파수가 높아진다.

상술된 전압 제어 발진기에서는 제어 전압 Vc의 변화에 비례하여 발진 클럭 CK의 주파수가 변화한다. 통상의 발진 동작은 발진 클럭 CK의 주파수가 제어 전압 Vc의 변화에 대해 선형성을 보존할 수 있는 범위로 설정된다. 즉, 발진 클럭 CK의 발진 주파수는 도 6에 도시된 바와 같이, 제어 전압 Vc가 MOS 트랜지스터(22)의 임계치를 넘은 시점에서 상승을 시작하여, MOS 트랜지스터(22)가 완전하게 온한 시점인 값에 끝난다. 이 때문에, 제어 전압 Vc의 변동 범위는 선형성을 유지할 수 있는 Vl 내지 Vh의 범위로 설정되고, 그 제어 전압 Vc에 대응하는 발진 클럭 CK의 발진 주파수는 fl로부터 fh 사이에서 변화한다.

전압 제어 발진기를 위상 동기 루프에 이용할 때, 발진 클럭의 주파수가 원하는 대역이 되도록 하여 인버터(21)의 단수나 각 트랜지스터의 동작 특성이 설정된다. 그러나, 제조 변동에 기인하는 트랜지스터의 동작 특성의 변화나, 동작 환경의 온도 변화에 따른 동작 특성의 변동이 생겼을 때에는 발진 클럭의 주파수가 원하는 대역으로부터 벗어나는 경우가 있다. 이러한 발진 주파수 대역의 변화를 방지하도록, 보상 회로를 설치하는 것을 생각할 수 있지만, 이러한 보상 회로는 그 동작 특성을 미리 결정하게 되어 있으므로, 제조 변동에 대해서는 충분히 대응할 수 없다.

본 발명의 제1 특징은 제어 전압의 변화에 응답하여 발진 클럭의 주파수를 변동시키는 전압 제어 발진기와, 상기 발진 클럭을 소정의 주기를 갖는 기준 클럭과 위상 비교하는 위상 비교기와, 상기 위상 비교기의 비교 출력에 따라 제1 전위 또는 제2 전위를 선택적으로 출력하는 제1 차지펌프와, 상기 제1 차지펌프의 출력을 평활화하여 상기 제어 전압을 생성하는 제1 저역 통과 필터와, 소정의 주기로 제1 전위 또는 제2 전위를 선택적으로 출력하는 제2 차지펌프와, 상기 제2 차지펌프의 출력을 평활화하여 보상 전압을 생성하는 제2 저역 통과 필터와, 상기 보상 전압에 응답하여, 상기 제1 및 제2 저역 펄스 필터로부터 추출되는 상기 제1 및 제2 전위를 제어하는 제어부를 구비한 것이다.

이에 따라, 기준용의 제2 차지펌프에서, 충전시에 흐르는 전류와 방전시에 흐르는 전류가 동일하게 하도록 피드백 제어가 이루어짐과 동시에, 그 피드백 정보가 위상 동기 루프를 구성하는 제1 차지펌프에 대해서도 공급된다. 제1 차지펌프와 제2 차지펌프를 동등한 동작 특성으로 설정함으로써, 제1 차지펌프에서도 충전시에 흐르는 전류와 방전시에 흐르는 전류가 동일해지도록 제어된다.

본 발명의 제2 특징은 P 채널형 구동 트랜지스터와 N 채널형 구동 트랜지스터가 전원과 접지 사이에 직렬로 접속되고, 양 구동 트랜지스터의 게이트에 인가되는 입력 신호에 대해, 양 구동 트랜지스터사이의 접속점으로부터 출력을 얻는 차지펌프 회로로서, 상기 P 채널형 구동 트랜지스터와 상기 접속점 사이에 P 채널형 부하 트랜지스터를 접속함과 함께, 상기 N 채널형 구동 트랜지스터와 상기 접속점사이에 N 채널형 부하 트랜지스터를 접속하고, 양 부하 트랜지스터의 게이트에, 상기 각 트랜지스터의 특성의 변동 또는 전원 전위의 변동에 응답하여 변경되는 보상 전위를 인가하는 것에 있다.

이에 따라, 제1 및 제2 구동 트랜지스터의 소스가 전원 및 접지에 직접 접속되기 때문에, 각 구동 트랜지스터의 게이트에 인가되는 입력 신호에 대해 게이트·소스사이의 전위차가 충분한 크기로 확보된다. 따라서, 입력 신호가 짧은 주기에서 변화할 때라도 각 트랜지스터의 동작을 추종시킬 수 있다.

본 발명의 제3 특징은 제1 및 제2 제어 전압에 응답하여 발진 주파수를 변동시키는 발진 회로와, 외부로부터 공급되는 조정 정보를 유지하고, 이 조정 정보에 따라 원제어 전압을 시프트하여 상기 제1 제어 전압으로서 상기 발진 회로에 공급하는 레벨 시프트 회로와, 동작 환경의 변화에 응답하여 변동하는 보상 전압을 상기 제2 제어 전압으로서 상기 발진 회로에 공급하는 보상 회로를 구비하고, 상기 조정 정보에 따라 상기 발진 회로의 발진 대역을 가변 설정 가능하게 하는 것에 있다.

이에 따라, 제1 전압을 외부로부터의 제어 정보에 의해 레벨 시프트할 수 있도록 함으로써 회로를 집적화한 후라도 동작 특성, 자세하게는 발진 클럭의 주파수 대역을 보정할 수 있다.

도 1은 종래의 위상 동기 루프를 도시한 도면.

도 2는 종래의 위상 동기 루프의 동작을 설명하는 타이밍도.

도 3은 종래의 차지펌프 회로를 도시하는 회로도.

도 4는 차지펌프를 구성하는 트랜지스터의 동작 특성도.

도 5는 종래의 전압 제어 발진기의 구성을 나타내는 블럭도.

도 6은 종래의 전압 제어 발진기의 동작 특성을 나타내는 도면.

도 7은 본 발명의 위상 동기 루프의 하나의 실시예의 블럭도.

도 8은 차지펌프의 회로도.

도 9는 바이어스 회로의 회로도.

도 10은 본 발명의 위상 동기 루프의 다른 실시예의 블럭도.

도 11은 본 발명의 차지펌프 회로의 하나의 실시예의 회로도.

도 12는 차지펌프 회로의 하나의 실시예의 트랜지스터의 동작 특성의 변화를 나타내는 도면.

도 13은 본 발명의 차지펌프 회로의 다른 실시예의 회로도.

도 14는 차지펌프 회로의 다른 실시예의 트랜지스터의 동작 특성의 변화를 나타내는 도면.

도 15는 본 발명의 전압 제어 발진기의 블럭도.

도 16은 본 발명의 전압 제어 발진기의 동작 특성도.

도 17은 본 발명의 전압 제어 발진기의 구체적인 회로도.

<도면의 주요 부분에 대한 부호의 설명>

41 : 위상 비교기

42, 45 : 차지펌프

43, 46 : LPF

44 : VCO(전압 제어 발진기)

47 : A/D 컨버터

48 : 바이어스 회로

〔제1 실시예〕

도 7은 본 발명의 위상 동기 루프의 하나의 실시예를 나타내는 블럭도이다.

본 발명의 위상 동기 루프는 위상 비교기(41), 제1 차지펌프(42), 제1 저역 통과 필터(43) 및 전압 제어 발진기(44)에 더해, 제2 차지펌프(45), 제2 저역 통과 필터(46), A/D 변환기(47) 및 바이어스 회로(48)에 의해 구성된다.

위상 비교기(41)는 기준 클럭 RK와 전압 제어 발진기(44)로부터 출력되는 발진 클럭 CK를 위상 비교하고, 기준 클럭 RK와 발진 클럭 CK와의 위상차에 따라 변화하는 비교 출력 PP, PN을 출력한다. 이 위상 비교기(41)에서는 기준 클럭 RK와 발진 클럭 CK가 일정한 위상차를 갖을 때에 양클럭이 동기한 것으로 취급한다. 제1 차지펌프(42)는 비교 출력 PP, PN에 응답하여 온/오프하는 트랜지스터와, 이들의 트랜지스터에 흐르는 전류를 바이어스 회로(48)로부터 주어지는 제어 전위 Vcp, Vcn에 응답하여 제어하는 트랜지스터를 포함하고, 비교 출력 PP, PN에 응답하여 변화하는 출력 PD를 출력한다.

제1 저역 통과 필터(LPF : 43)는 차지펌프(42)의 출력 PD의 교류 성분을 제거하고, 출력 PD의 펄스 폭에 따라 변동하는 제어 전압 Vc를 출력한다. 전압 제어발진기(VCO : 44)는 예를 들면 링오실레이터에 의해 구성되고, 제어 전압 Vc에 응답하여 발진 클럭 CK의 주파수를 변동시키도록 구성된다. 이상의 위상 비교기(41)로부터 VCO(44)까지의 동작은 도 1에 도시된 위상 동기 루프에 일치한다.

제2 차지펌프(45)는 제1 차지펌프(42)와 동일 구성을 지니고, 각각 일정한 주기를 갖는 한 세트의 클럭 RP, RN에 응답하여, 클럭 RP, RN에 응답하여 변화하는 출력 RD를 출력한다. 여기서, 클럭 RP, RN은 제2 차지펌프를 구성하는 P 채널형의 트랜지스터와 N 채널형의 트랜지스터를 상호 중복되지 않고 같은 시간만큼 온시키도록 하여 생성된다. 예를 들면, 클럭 RP를 듀티비 3/4로 설정하고, 클럭 RN의 듀티비를 4/4로 설정함과 동시에, 클럭 RP의 하강에 대해 클럭 RN의 상승을 42주기만큼 변위되도록 생성된다.

제2 저역 통과 필터(LPF : 46)는 제2 차지펌프(45)의 출력 RD의 교류 성분을 제거하고, 초기 설정되는 전위 Vr0을 출력 RD의 펄스 폭에 따라 변동시키는 전위 Vr을 출력한다. 이 제2 LPF(46)로부터 추출되는 전위 Vr은 제2 차지펌프(45)에서 충전시에 흐르는 전류와 방전시에 흐르는 전류가 동일하게 유지되는 동안, 일정한 값으로 유지된다. 즉, 제2 차지펌프(45)에서는 클럭 RP, RN에 의해 충전 시간과 방전 시간이 똑같이 설정되기 때문에, 제2 LPF(46)에 대한 충전 전류와 방전 전류가 같은 동안은 출력 전위 Vr이 초기 설정된 전위 Vr0 대로 유지된다. 여기서, 제2 LPF(46)에서의 초기 설정의 전위 Vr0에 대해서는 제1 LPF(43)으로부터 얻을 수 있는 제어 전압 Vc와 일치하도록 설정된다.

A/D 변환기(47)는 제2 LPF(46)로부터 입력되는 전압 Vr을 디지털 값으로 변환하여, 제어 정보 SC를 생성한다. 그리고, 바이어스 회로(48)는 A/D 변환기(47)로부터 입력되는 제어 정보 SC에 기초하여, 제어 전위 Vcp, Vcn을 생성하고, 제1 및 제2 차지펌프(42, 45)로 공급한다. 이 제어 전위 Vcp, Vcn은 각 차지펌프(42, 45)에서 충전 전류와 방전 전류를 제어하는 것으로, 제2 LPF(46)으로부터 얻어지는 전위 Vr을 소정의 전위로 유지함으로써, 각 차지펌프(42, 45)의 충전 전류와 방전 전류를 같아지도록 제어한다.

제1 및 제2 차지펌프(42, 45)에서 충전 전류와 방전 전류와의 밸런스가 깨지면, 제2 LPF(46)의 출력 전위 Vr이 변동하게 된다. 이 출력 전위 Vr의 변동은 제어 정보 SC의 변화가 되어 바이어스 회로(48)로 전해지고, 각 차지펌프 회로(42, 45)의 충전 전류와 방전 전류를 일치시키는 방향으로 제어 전위 Vcp, Vcn이 변동한다. 이 결과, 각 차지펌프(42, 45)에서, 충전 전류와 방전 전류와의 밸런스가 항상 일정하게 유지된다.

도 8은 제1 및 제2 차지펌프(42, 45)의 구성의 일례를 나타내는 회로도이다. 이들 차지펌프(42, 45)의 구성은 동일하다.

차지펌프(42, 45)는 각각 구동용의 트랜지스터(51, 52) 및 전류 제어용의 트랜지스터(53, 54)에 의해 구성된다. 구동용이 되는 P 채널형 MOS 트랜지스터(51)와 N 채널형 MOS 트랜지스터(52)가, 전원 및 접지에 각각 접속된다. 그리고, 전류 제어용이 되는 P 채널형 MOS 트랜지스터(53)와 N 채널형 MOS 트랜지스터(54)가, 트랜지스터(51, 52)사이에 직렬로 접속되고, 이들의 트랜지스터(53, 54) 사이의 접속점으로부터, 출력 PD/RD가 추출된다. 트랜지스터(51, 52)의 게이트에는 위상 비교기(41)로부터의 비교 출력 PP, PN 또는 상술한 클럭 RP, RN이 각각 인가된다. 또한, 트랜지스터(53, 54)의 게이트에는 바이어스 회로(48)에 의해 생성되는 제어 전위 Vcp, Vcn이 각각 인가된다. 따라서, 비교 출력 PP 및 클럭 RP에 응답하여 트랜지스터(51)가 온하면, 전원측으로부터 트랜지스터(51)에 충전 전류 Ip가 흐르고, 제1 및 제2 LPF(43, 46)에 포함되는 용량을 충전한다. 동시에, 비교 출력 PN 및 클럭 RN에 응답하여 트랜지스터(52)가 온하면, 트랜지스터(52)로부터 접지측에 방전 전류 In이 흐르고, 제1 및 제2 LPF(43, 46)에 포함되는 용량을 방전한다. 이 때, 트랜지스터(51)와 출력 단자사이에는 전류 제어용의 트랜지스터(53)가 접속되기 때문에, 제어 전위 Vcp에 응답하여 충전 전류가 제어된다. 마찬가지로, 트랜지스터(52)와 출력 단자사이에는 전류 제어용의 트랜지스터(54)가 접속되기 때문에, Vcn에 응답하여 방전 전류가 제어된다.

도 9는 바이어스 회로(48)의 구성의 일례를 나타내는 회로도이다.

바이어스 회로(48)는 저항(61), 트랜지스터(62∼65), 디코더(66), 스위치군(67) 및 저항열(68)에 의해 구성된다. P 채널형 트랜지스터(63)와 N 채널형 트랜지스터(64)가 전원과 접지 사이에 직렬로 접속된다. 트랜지스터(63)의 게이트에는 스위치군(67)으로부터 추출되는 전위가 인가되고, 트랜지스터(64)의 게이트는 저항(61) 및 트랜지스터(62) 사이의 접속점에 접속된다. 전류 보상용의 P 채널형 트랜지스터(65)가, 트랜지스터(63)와 병렬로 접속되고, 그 게이트가, 트랜지스터(63, 64)사이의 접속점에 접속된다. 그리고, 트랜지스터(63, 64) 사이의 접속점으로부터 제1 제어 전위 Vcp가 추출된다. 또한, 저항(61)과 N 채널형 트랜지스터(62)가 전원과 접지 사이에 직렬로 접속되고, 그 사이의 접속점에 트랜지스터(62)의 게이트가 접속된다. 그리고, 트랜지스터(63, 64) 사이의 접속점으로부터 제1 제어 전위 Vcp가 추출된다.

저항열(68)은 전원과 접지 사이에 접속되고, 전원 전위와 접지 전위사이를 분압하여 복수의 분압 전위를 추출한다. 스위치군(67)은 각 스위치가 저항열(68)의 각 저항간에 접속되고, 복수의 분압 전위를 선택적으로 추출한다. 디코더(66)는 제어 정보 SC에 응답하고, 스위치군(67)의 특정한 하나를 온함으로써, 분압 전위의 선택을 행한다. 이 선택된 분압 전위는 트랜지스터(61)의 게이트에 인가된다.

이상의 바이어스 회로(48)에 따르면, 디코더(66)의 선택 동작에 따라 트랜지스터(61)의 게이트의 전위가 변화하면, 그 변화에 따라 제2 제어 전위 Vcp가 변화한다. 이 때, 제1 제어 전위 Vcn은 고정되기 때문에, 제2 제어 전위 Vcp의 변화에 따라, 트랜지스터(51, 53)에 흐르는 전류 Ip가, 트랜지스터(52, 54)에 흐르는 전류 In에 대응하여 변화한다. 이 결과, 차지펌프(42, 45)에 흐르는 충전 전류와 방전 전류가 상호 같아지도록 제어된다.

〔제2 실시예〕

도 10은 본 발명의 위상 동기 루프의 다른 실시예를 나타내는 블럭도이다. 이 도면에서, 위상 비교기(41)로부터 VCO(44)까지의 구성은 도 7과 동일하므로, 설명은 생략한다.

제2 차지펌프(71), 제2 저역 통과 필터(LPF : 72) 및 바이어스 회로(75)는도 1에 도시된 차지펌프(45), 제2 LPF(46) 및 바이어스 회로(48)와 동일한 것이다. 즉, 제2 차지펌프(71)에 의해, 일정한 주기를 갖는 클럭 RP, RN에 응답하여 변화하는 출력 RD가 생성되고, 제2 LPF(72)에 의해, 제2 차지펌프(71)의 출력 RD의 펄스 폭에 따라 변동하는 전위 Vr이 생성된다. 그리고, 제어 정보 SC에 응답하여, 제1 및 제2 차지펌프(42, 71)의 충전 전류와 방전 전류를 제어하기 위한 제어 전위 Vcp, Vcn이 생성된다.

비교기(73)는 제2 LPF(72)로부터 입력되는 전위 Vr을 소정의 기준치와 비교하고, 기준치를 넘을 때에는 카운트업 신호 UP를 상승하고, 기준치에 달하지 않을 때에는 카운트 다운 신호 DW를 상승한다. 또한, 기준치를 상한치와 하한치와의 2종류로 설정하고, 전위 Vr이 상한치와 하한치 사이에 있을 때에는 카운트업 신호 UP 및 카운트 다운 신호 DW의 모두 상승하지 않도록 해도 좋다.

업다운 카운터(74)는 비교기(73)로부터 입력되는 카운트업 신호 UP에 응답하여 카운트업함과 동시에, 카운트 다운 신호 DW에 응답하여 카운트 다운한다. 이에 따라, 제2 LPF(72)로부터 출력되는 전위 Vr의 변화에 따라 증감하는 제어 정보 SC가 생성된다. 여기서 생성되는 제어 정보 SC는 도 7에서, A/D 변환기(47)로 생성되는 제어 정보 SC에 일치하는 것이다.

이상과 같이, 비교기(73) 및 업다운 카운터(74)를 이용한 경우라도, A/D 변환기(47)를 이용한 경우와 마찬가지로, 제2 LPF(72)로부터 출력되는 전위 Vr을 소정의 값으로 유지하도록 함으로써 차지펌프(42, 71)가 제어된다. 따라서, 위상 동기 루프를 구성하는 차지펌프에서, 저역 통과 필터측으로 흘러나가는 충전 전류와저역 통과 필터측으로부터 유입되는 방전 전류가 항상 같아지도록 유지된다. 이 때문에, 전압 제어 발진기의 발진 동작을 안정시킬 수 있어, 위상 동기 루프의 동기의 지연을 방지할 수가 있다.

〔제3 실시예〕

도 11은 본 발명의 차지펌프 회로의 하나의 실시예를 나타내는 회로도이고, 도 12는 그 동작을 설명하기 위한 각 트랜지스터의 동작 특성도이다.

P 채널형 MOS 트랜지스터(111) 및 N 채널형 MOS 트랜지스터(112)는 구동 트랜지스터이고, 각각 전원 및 접지에 접속된다. P 채널형 MOS 트랜지스터(113) 및 N 채널형 MOS 트랜지스터(114)는 전류 제어용의 부하 트랜지스터인, 트랜지스터(111, 112) 사이에 직렬로 접속된다. 이들 트랜지스터(113, 114)사이의 접속점이 출력 단자가 되고, 출력 CH가 추출된다. 트랜지스터(111, 112)의 게이트에는 제1 및 제2 입력 신호 DP, DN이 각각 인가되고, 트랜지스터(113, 114)의 게이트에는 후술된 바이어스 회로(110)로부터 추출되는 제어 전위 Vcp, Vcn이 각각 인가된다.

제1 및 제2 입력 신호 DP, DN은 도 3과 동일한 것으로, 각각 트랜지스터(111, 112)를 온시켜 충전 전류 Ip 및 방전 전류 In을 흘리고, 출력 단자에 접속되는 부하 용량을 충전 및 방전한다. 여기서, 트랜지스터(113, 114)는 제어 전위 Vcp, Vcn에 따라 온저항치를 변화시키고, 트랜지스터(111)를 통해 출력측으로 흘러나가는 전류 Ip 및 트랜지스터(12)를 통해 출력측으로부터 유입되는 전류 In을 제한하는 것이고, 그 자체의 기능은 도 3에 도시된 트랜지스터(13, 14)와동일하다.

이러한 차지펌프 회로는 입력 신호 DP, DN에 응답하여 출력측의 부하를 구동하는 트랜지스터(111, 112)의 소스가, 전원 및 접지에 직접 접속되기 때문에, 트랜지스터(113, 114)에 의한 전류 제한의 영향을 받지 않고, 트랜지스터(111, 112)의 게이트·소스사이의 전위차가 확보된다. 즉, 각각의 게이트에 인가되는 입력 신호 DP, DN의 전위와 전원 전위 및 접지 전위와의 전위차가, 그대로 각 트랜지스터(111, 112)의 게이트·소스사이에 인가되도록 된다. 이 때문에, 입력 신호 DP, DN의 주기가 짧아진 경우라도, 각 트랜지스터(111, 112)의 동작은 입력 신호 DP, DN의 변동에 충분히 추종할 수 있다.

바이어스 회로(110)는 저항(115) 및 트랜지스터(116∼119)에 의해 구성되고, 제어 정보 SC에 응답하여 출력 전위 Vs가 선택되는 전위 전환 회로(120)가 접속된다. 저항(115)과 N 채널형 MOS 트랜지스터(116)가 전원과 접지 사이에 직렬로 접속되고, 그 사이의 접속점 A에 트랜지스터(116)의 게이트가 접속된다. 그리고, P 채널형 MOS 트랜지스터(117)와 N 채널형 MOS 트랜지스터(118)가 전원과 접지 사이에 직렬로 접속되고, 그 사이의 접속점 B에 트랜지스터(117)의 게이트가 접속됨과 함께, 트랜지스터(118)의 게이트가 접속점 A에 접속된다. 또한, 트랜지스터(117)와 병렬로 P 채널형 MOS 트랜지스터(119)가 접속되고, 이 트랜지스터(119)의 게이트에 전위 전환 회로(120)로부터의 출력 전위 Vs가 인가된다. 이 바이어스 회로(110)는 접속점 A로부터 N 채널측의 제어 전위 Vcn을 출력하고, 접속점 B로부터 P 채널측의 제어 전위 Vcp를 출력한다.

전위 선택 회로(120)는 저항열(121) 및 셀렉터(122)에 의해 구성된다. 저항열(121)은 전원 전위와 접지 전위사이를 분압하고, 복수가 다른 분압 전위를 출력한다. 셀렉터(122)는 저항열(121)로부터 추출되는 복수가 다른 분압 전위 내의 하나를 제어 정보 SC에 따라 추출하고, 출력 전위 Vs로서 바이어스 회로(10)로 공급한다. 이에 따라, 트랜지스터(119)의 게이트에는 제어 정보 SC에 따라 전환 가능한 전위 Vs가 인가된다.

여기서, 트랜지스터(113, 114)에 흐르는 전류 Ip, In에 대해서는 게이트에 인가되는 전위가 일정해도, 출력측의 전위에 따라 변화하게 된다. 이 변화의 모습은 도 3에 도시된 차지펌프 회로와 동일하다.

이상의 바이어스 회로(110)에서는 전류 미러 동작에 따라, 트랜지스터(11, 12)에 흐르는 전류 Ip, In이 어느 정도 일정하게 유지된다. 이것과 동시에, 트랜지스터(119)의 게이트에 인가되는 선택 전위 Vs에 따라 접속점 B의 전위, 즉 제어 전위 Vcp가 변동하기 때문에, 차지펌프 회로의 P 채널측의 동작 특성이 변동한다. 예를 들면, 전위 선택 회로(120)의 출력 전위 Vs를 높히면, 트랜지스터(119)가 오프하는 경향으로 작동하여 접속점 B의 전위가 낮아지기 때문에, 제어 전위 Vcp가 저하하여 트랜지스터(113)가 온하는 경향으로 작동한다. 따라서, 트랜지스터(113)의 전류 용량이 커져 출력측으로 흘러나가는 전류 Ip가 증가하고, 출력측의 전위에 대한 전류 Ip의 전류 특성은 도 12의 파선 a로 나타낸 바와 같이, 상측 방향으로 시프트한다. 반대로, 출력 전위 Vs를 낮추면, 트랜지스터(119)가 온하는 경향으로 작동하여 접속점 B의 전위가 높아지기 때문에, 제어 전위 Vcp가 높아지고, 트랜지스터(113)가 오프하는 경향으로 작동한다. 따라서, 트랜지스터(113)의 전류 용량이 작아져 출력측으로 흘러나가는 전류 Ip가 감소하고, 출력측의 전위에 대한 전류 Ip의 전류 특성은 도 12의 파선 b에 나타낸 바와 같이, 하측 방향으로 시프트한다. 이와 같이 P 채널측의 전류 특성의 변동을 가능하게 한 것으로, N 채널측과의 전류 특성의 어긋남을 보정할 수 있도록 이루어지고, 차지펌프 회로의 동작 범위의 변경이 가능해진다. 따라서, P 채널측에 흐르는 전류 Ip와 N 채널측에 흐르는 전류 In을 동일하게 하는 이상적인 특성을 실현하기 쉬워진다.

〔제4 실시예〕

도 13은 본 발명의 차지펌프 회로의 다른 실시예를 나타내는 회로도이고, 도 14는 그 동작을 설명하기 위한 각 트랜지스터의 동작 특성도이다.

P 채널형 MOS 트랜지스터(131)와 N 채널형 MOS 트랜지스터(132)가, 전원 및 접지에 각각 접속되고, 양 트랜지스터(131, 132) 사이에 P 채널형 MOS 트랜지스터(133)와 N 채널형 MOS 트랜지스터(134)가 직렬로 접속된다. 이 트랜지스터(131∼134)는 도 11에 도시된 트랜지스터(111∼114)와 동일한 것이고, 트랜지스터(131, 132)의 게이트에 제1 및 제2 입력 신호 DP, DN이 인가되고, 트랜지스터(133, 134)의 게이트에 제어 전위 Vcp, Vcn이 각각 인가된다. 그리고, 트랜지스터(113, 114) 사이의 접속점으로부터, 출력 CH가 추출된다.

바이어스 회로(130)는 저항(135) 및 트랜지스터(136∼139)에 의해 구성되고, 제어 정보 SC에 응답하여 전위가 전환되는 전위 전환 회로(140)가 접속된다. P 채널형 MOS 트랜지스터(136)와 저항(135)이 전원 접지간에 직렬로 접속되고, 그 사이의 접속점 A에 트랜지스터(136)의 게이트가 접속된다. 그리고, P 채널형 MOS 트랜지스터(137)와 N 채널형 MOS 트랜지스터(138)가 전원과 접지 사이에 접속되고, 그 사이의 접속점 B에 트랜지스터(138)의 게이트가 접속됨과 함께, 접속점 A에 트랜지스터(137)의 게이트가 접속된다. 또한, 접속점 B와 접지사이에, 트랜지스터(138)와 병렬로 N 채널형 MOS 트랜지스터(139)가 접속되고, 이 트랜지스터(139)의 게이트에 전위 전환 회로(140)로부터의 선택 전위 Vs가 인가된다. 이 바이어스 회로(130)는 접속점 A로부터 N 채널측의 제어 전위 Vcn을 출력하고, 접속점 B로부터 P 채널측의 제어 전위 Vcp를 출력한다.

전위 선택 회로(140)는 도 11에 도시된 전위 선택 회로(120)와 마찬가지로, 저항열(141) 및 셀렉터(142)에 의해 구성되고, 저항열(141)에서 추출되는 복수의 다른 전위 중 하나를 셀렉터(142)에서 선택하여 선택 전위 Vs로서 출력한다. 이에 따라, 트랜지스터(139)의 게이트에는 제어 정보 SC에 따라 전환 가능한 선택 전위 Vs가 인가된다.

이상의 바이어스 회로(130)에서는 도 11에 도시된 바이어스 회로(110)와 마찬가지로, 전류 미러 동작에 따라, 트랜지스터(131, 132)에 흐르는 전류 Ip, In이 일정하게 유지된다. 그리고, 트랜지스터(139)의 게이트에 인가되는 선택 전위 Vs에 따라 접속점 B의 전위인 제어 전위 Vcn이 변동하기 때문에, 차지펌프 회로의 N 채널측의 동작 특성이 변동한다. 예를 들면, 선택 전위 Vs를 높히면, 트랜지스터(139)가 온하는 경향으로 작동하여 접속점 B의 전위가 낮아지기 때문에, 제어 전위 Vcn이 낮아지고, 트랜지스터(134)를 온하는 경향으로 작동시킨다. 따라서, 트랜지스터(134)의 전류 용량이 커져 출력측으로부터 유입되는 전류 In이 증가하고, 출력측의 전위에 대한 전류 In의 전류 특성은 도 14의 파선 a로 나타낸 바와 같이, 상측 방향으로 시프트한다. 반대로, 선택 전위 Vs를 낮추면, 트랜지스터(139)가 오프하는 경향으로 작동하여 접속점 B의 전위가 높아지기 때문에, 제어 전위 Vcn이 높아지고, 트랜지스터(134)를 오프하는 경향으로 작동시킨다. 따라서, 트랜지스터(134)의 전류 용량이 작아져 출력측으로부터 유입되는 전류 In이 감소하고, 출력측의 전위에 대한 전류 In의 전류 특성은 도 14의 파선 b로 나타낸 바와 같이, 하측 방향으로 시프트한다. 이와 같이 N 채널측의 전류 특성의 변동을 가능하게 함으로써, P 채널측과의 전류 특성의 어긋남을 보정할 수 있도록 이루어지고, 차지펌프 회로의 동작 범위의 변경이 가능해진다.

본 발명에 따르면, 출력측의 부하를 구동시키는 트랜지스터의 게이트·소스사이의 전위차가, 전류 제어용의 트랜지스터에 의해 제한되는 것이 없어지고, 항상 입력 신호의 파고치의 분만큼 인가되도록 이루어진다. 따라서, 짧은 주기의 입력 신호에 대해 각 트랜지스터의 응답이 지연되는 것을 방지할 수 있고, 고속 동작으로 추종할 수 있도록 이루어진다.

또한, 회로를 집적화한 후라도, 셀렉터의 선택에 의해 트랜지스터의 전류 특성을 용이하게 변경할 수 있기 때문에, 제조 공정에서 생기는 변동에 따라 어긋난 전류 특성을 보정하고, 이상적인 특성에 근접할 수 있다.

〔제5 실시예〕

도 15는 본 발명의 전압 제어 발진기의 구성을 나타내는 블럭도이고, 도 16은 그 동작 특성을 나타낸 도면이다. 본 발명의 전압 제어 발진기는 발진 회로(160), 보상 회로(170) 및 레벨 시프트 회로(180)에 의해 구성된다.

발진 회로(160)는 링오실레이터에 의해 구성되고, 제1 제어 전압 Vc1 및 제2 제어 전압 Vp에 의해 발진 클럭 CK의 주파수가 가변 설정된다. 제1 제어 전압 Vc1은 레벨 시프트 회로(180)로부터 입력되는 것으로, 발진 회로(160)의 발진 클럭 CK의 주파수를 직접적으로 결정한다. 제2 제어 전압 Vp는 보상 회로(170)로부터 입력되는 것으로, 주로 온도 변화 및 전원 전위의 변화에 따라 발진 회로(160)의 발진 클럭 CK의 주파수가 변동하는 것을 없애도록 작용한다.

보상 회로(170)는 주변 온도의 변화에 따라 포화 전류량이 변동하는 트랜지스터를 이용한 전류 미러 회로에 의해 구성되고, 제2 제어 전압을 생성하여 발진 회로(160)에 공급한다. 레벨 시프트 회로(180)는 제어 정보 SC를 기억하는 레지스터를 포함하고, 발진 클럭 CK의 주파수를 제어하기 위해 주어지는 원제어 전압 Vc0을 취득함과 함께, 그 원제어 전압 Vc0을 제어 정보 SC에 따라, 선형성을 유지하면서, 레벨 시프트한 후, 제1 제어 전압 Vc1로서 발진 회로(160)에 공급한다.

여기서, 제어 정보 SC를 2비트로 구성한 경우, 발진 클럭 CK의 주파수의 변화는 도 16의 곡선 a∼d로 나타낸 바와 같이, 4단계의 특성으로 설정 가능하다. 예를 들면, 레벨 시프트 회로(180)의 시프트량이「0」일 때에는 곡선 a로 나타낸 바와 같이, 도 6의 경우와 동등한 발진 특성을 얻을 수 있다. 그리고, 레벨 시프트 회로(180)의 시프트량을 바꿔 제1 제어 전압 Vc1을 3단계로 변경하면, 발진 특성에 대해서도, 곡선 b∼d로 나타낸 바와 같이 3단계로 변화한다. 이에 따라, 발진 클럭 CK의 주파수의 최대치(Vc=Vh일 때)는 fh1로부터 fh2까지 단계적으로 낮아진다.

이상의 전압 제어 발진기에서는 레벨 시프트 회로(180)에 기억되는 제어 정보에 따라 발진 클럭 CK의 주파수 변동의 대역을 변경할 수 있다. 이 제어 정보는 발진기를 집적화하여 형성한 후라도 용이하게 변경 가능한 것이기 때문에, 제조 변동 등에 따라 발진 클럭의 주파수 대역이 원하는 범위로부터 벗어나도 용이하게 수정을 할 수 있다.

도 17은 본 발명의 전압 제어 발진기의 구체적인 회로 구성을 나타내는 회로도이다.

발진 회로(160)는 홀수단의 CMOS 인버터(161), 각 인버터(161)의 접지측에 접속되는 N 채널형의 MOS 트랜지스터(162) 및 각 인버터(161)의 전원측에 접속되는 P 채널형의 MOS 트랜지스터(163)에 의해 구성된다. 인버터(161)는 직렬로 접속되고, 최종단의 출력이 초단의 입력으로 귀환되어 링오실레이터를 구성한다. 트랜지스터(162)의 게이트에는 레벨 시프트 회로(180)로부터 입력되는 제1 제어 전압 Vc1이 각각 접속되고, 제어 전압 Vc1에 응답하여, 각 인버터(161)로부터 접지측으로 흐르는 전류를 제어한다. 트랜지스터(163)의 게이트에는 보상 회로(170)로부터 입력되는 제2 제어 전압 Vp가 각각 접속되고, 제어 전압 Vp에 응답하여, 전원으로부터 각 인버터(161)에 흘러 들어오는 전류를 제어한다. 여기서, 제1 제어 전압 Vc1이 높아지면, 각 트랜지스터(162)의 저항치가 낮아지고, 각 인버터로부터 접지측으로 흘러나가는 전류가 증가하기 때문에, 각 인버터(161)의 응답이 빨라지고, 발진클럭 CK의 주파수는 높아진다. 반대로, 제1 제어 전압 Vc1이 낮아지면, 각 트랜지스터(162)의 저항치가 높아지고, 각 인버터로부터 접지측에 흘러나가는 전류가 감소하기 때문에, 각 인버터(161)의 응답이 늦어지고, 발진 클럭 CK의 주파수는 낮아진다. 또한, 제2 제어 전압 Vp에 대해서는 제1 제어 전압 Vc1과는 반대의 작용을 나타내고, 전압이 높아지면 발진 클럭 CK의 주파수를 낮추고, 전압이 낮아지면 발진 클럭 CK의 주파수를 높인다.

보상 회로(170)는 저항(171) 및 트랜지스터(172∼175)로 구성된다. 저항(171)과 N 채널형의 MOS 트랜지스터(172)가 전원과 접지 사이에 직렬로 접속되고, 그 사이의 접속점에 트랜지스터(172)의 게이트가 접속된다. 또한, P 채널형의 MOS 트랜지스터(173)와 N 채널형의 MOS 트랜지스터(174)가 전원과 접지 사이에 직렬로 접속되고, 저항(171)과 트랜지스터(172) 사이의 접속점에 각 트랜지스터(173, 174)의 게이트가 접속된다. 그리고, P 채널형의 MOS 트랜지스터(175)가, 트랜지스터(173)와 병렬로 접속되고, 그 게이트가 트랜지스터(173)와 트랜지스터(174)사이의 접속점에 접속된다.

트랜지스터(174, 175)는 저항(171) 및 트랜지스터(172)에 대해 전류 미러 회로를 형성하고, 저항(171) 및 트랜지스터(172)를 흐르는 전류의 변화에 따라, 트랜지스터(175)와 트랜지스터(174)사이의 접속점의 전위를 변화시킨다. 또한, 트랜지스터(173)는 게이트에 인가되는 전위, 즉 저항(171) 및 트랜지스터(172) 사이의 전위의 변화에 따라 전류량을 변화시키고, 트랜지스터(175)에 흐르는 전류를 보상한다. 그리고, 트랜지스터(174)와 트랜지스터(175)사이의 접속점의 전위와 접지 전위사이의 전위차가 제2 전압 Vp로서 발진 회로(160)에 공급된다. 따라서, 주변 온도의 변화에 따라 트랜지스터(163)의 저항치가 변화했을 때라도, 그 변화를 없애도록 하여 제어 전압 Vp가 변화하기 때문에, 각 인버터(161)로 흐르는 전류의 변동이 방지되어, 발진 클럭 CK의 주파수의 변동이 방지된다.

레벨 시프트 회로(180)는 디코더(181), 스위치군(182), 저항(183, 184), 디플리션형 트랜지스터(185) 및 저항열(186)로 구성된다. 저항(183, 184)은 전원과 접지 사이에 직렬로 접속되고, 전원 전위와 접지 전위사이로부터 분압 전위 Vd를 추출한다. 디플리션형 트랜지스터(185) 및 저항열(186)은 전원과 저항(183, 184)의 접속점사이에 접속되고, 트랜지스터(185)의 게이트에 제어 전압 Vc0이 인가된다. 이에 따라, 소스 팔로워 회로가 구성되고, 저항열(186)의 각 저항사이로부터 제어 전압 Vc0을 단계적으로 레벨 시프트한 복수의 전위가 추출된다. 디코더(181)는 제어 정보 SC를 기억하고, 그 기억한 내용에 따라, 스위치군(182)에 대해 선택 지시를 부여한다. 스위치군(182)은 각 스위치가 저항 열(186)의 각 저항간에 각각 접속되고, 디코더(181)로부터의 선택 지시에 응답하여, 특정한 전위를 추출한다. 여기서 추출되는 전위와 접지 전위사이의 전위차가 제1 제어 전압 Vc1로서 발진 회로(160)에 공급된다.

레벨 시프트 회로(181)에서는 디코더(181)에 불휘발성의 기억 소자를 내장시킴으로써, 임의로 설정 가능한 제어 정보를 기억하고, 제어 전압 Vc0에 대한 제1 제어 전압 Vc1의 시프트량을 임의로 설정 가능하도록 하고 있다.

본 발명에 따르면, 회로를 형성한 후라도, 발진 클럭의 주파수의 변동 대역을 용이하게 변경할 수 있고, 제조 변동에 대응할 수 있다. 이와 동시에, 발진 회로의 게인의 변경도 가능해진다. 따라서, 전압 제어 발진기를 이용하는 위상 동기 루프에서는 발진 주파수의 변동의 감소에 따라 회로 동작을 안정화하고, 신뢰성을 향상시킬 수 있다. 또한, 자기 발진 주파수의 대역을 용이하게 변경할 수 있기 때문에, 회로의 이용 범위를 확대할 수 있다.

Claims

전압 제어 발진기에 있어서,

제1 및 제2 제어 전압에 응답하여 발진 주파수를 변동시키는 발진 회로;

외부로부터 공급되는 조정 정보를 유지하고, 이 조정 정보에 따라서 원제어 전압을 시프트하여 상기 제1 제어 전압으로서 상기 발진 회로에 공급하는 레벨 시프트 회로; 및

동작 환경의 변화에 응답하여 변동하는 보상 전압을 상기 제2 제어 전압으로서 상기 발진 회로에 공급하는 보상 회로

를 포함하고,

상기 조정 정보에 따라 상기 발진 회로의 발진 대역을 가변 설정 가능하게 한 것을 특징으로 하는 전압 제어 발진기.
제1항에 있어서, 상기 발진 회로는 홀수단의 CMOS 인버터가 직렬로 접속되고, 최종단의 인버터의 출력이 초단의 인버터의 입력으로 귀환됨과 함께, 상기 CMOS 인버터의 전원측 및 접지측에 전류 제어 트랜지스터가 각각 직렬로 접속되어, 상기 전류 제어 트랜지스터의 게이트 사이에, 상기 제1 및 제2 제어 전위가 각각 인가되는 것을 특징으로 하는 전압 제어 발진기.
제2항에 있어서, 상기 레벨 시프트 회로는,

게이트에 원제어 전위가 인가되어 전원 또는 접지에 접속되는 디플리션형 트랜지스터;

상기 디플리션형 트랜지스터와 직렬 접속되고, 전원 접지 사이의 전압을 분압하여 상기 원제어 전압에 응답하여 변동하는 복수의 분압 전압을 발생시키는 저항열; 및

상기 조정 정보를 유지하고, 상기 조정 정보의 내용에 따라 상기 복수의 분압 전압의 하나를 선택하는 디코더

를 포함하고,

상기 디코더의 선택 출력으로부터 상기 제1 제어 전압을 얻음과 함께,

상기 보상 회로는 전원과 접지 사이에 직렬로 접속되는 저항 및 제1 트랜지스터와, 전원과 접지 사이에 직렬로 접속되는 제2 및 제3 트랜지스터와, 상기 제2 트랜지스터와 병렬로 접속되는 제4 트랜지스터를 구비하고, 상기 제1 트랜지스터의 게이트가 상기 저항 및 상기 제1 트랜지스터의 사이의 접속점에 접속되며, 상기 제2 및 상기 제3 트랜지스터의 게이트가 상기 저항 및 상기 제12 트랜지스터 사이의 접속점에 접속되고, 상기 제4 트랜지스터의 게이트가 상기 제2 및 제3 트랜지스터 사이의 접속점에 접속되며, 상기 접속점으로부터 제2 제어 전압을 얻는 것을 특징으로 하는 전압 제어 발진기.