JPH05152935A - 制御回路及びその制御回路により制御される集積回路 - Google Patents
制御回路及びその制御回路により制御される集積回路Info
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- JPH05152935A JPH05152935A JP3059947A JP5994791A JPH05152935A JP H05152935 A JPH05152935 A JP H05152935A JP 3059947 A JP3059947 A JP 3059947A JP 5994791 A JP5994791 A JP 5994791A JP H05152935 A JPH05152935 A JP H05152935A
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Abstract
(57)【要約】
【目的】集積回路のしきい電圧を安定に設定し、所望の
伝搬遅延時間ｔpdで動作させる制御回路を提供する。 【構成】ＦＥＴを構成要素とする被制御回路６のＦＥＴ
の伝搬遅延時間ｔpdを反映する発振周波数ｆを有するリ
ングオシレータ４を設け、基準周波数ｆrefとｆを比較
する比較回路１の出力により電圧発生回路２での制御電
圧Ｖｂを発生し、これを被制御回路６の基板電極６ａに
加える。 【効果】集積回路における伝搬遅延時間ｔpdのバラツキ
を抑え、歩留まりを向上できる。低しきい電圧の集積回
路に適用すれば伝搬遅延時間ｔpdを小さく設定して回路
の高速動作を実現できる。
伝搬遅延時間ｔpdで動作させる制御回路を提供する。 【構成】ＦＥＴを構成要素とする被制御回路６のＦＥＴ
の伝搬遅延時間ｔpdを反映する発振周波数ｆを有するリ
ングオシレータ４を設け、基準周波数ｆrefとｆを比較
する比較回路１の出力により電圧発生回路２での制御電
圧Ｖｂを発生し、これを被制御回路６の基板電極６ａに
加える。 【効果】集積回路における伝搬遅延時間ｔpdのバラツキ
を抑え、歩留まりを向上できる。低しきい電圧の集積回
路に適用すれば伝搬遅延時間ｔpdを小さく設定して回路
の高速動作を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、制御回路及びその制御
回路により制御される集積回路、特に電界効果トランジ
スタを構成要素とする制御回路及び集積回路に関する。
回路により制御される集積回路、特に電界効果トランジ
スタを構成要素とする制御回路及び集積回路に関する。
【０００２】
【従来の技術】電界効果トランジスタ（以下、ＦＥＴと
書く。）を構成素子とする回路を高速動作させるために
はにＦＥＴの伝搬遅延時間ｔpdを小さくする必要が有
る。ＦＥＴのしきい電圧の絶対値を下げると伝搬遅延時
間ｔpdは小さくなる。従って集積回路を高速に動作させ
るためにはできるだけしきい電圧を低くするのがよい。
しかし一般に、集積回路の製造時におけるチップ間の加
工バラツキによってしきい電圧バラツキが発生する。伝
搬遅延時間ｔpdを小さくするためにしきい電圧を低くす
ると、上記のしきい電圧バラツキによるチップ間の回路
特性バラツキが顕著になってしまう。そのため、しきい
電圧を調整して所望の値に設定するための制御が必要で
ある。ＦＥＴのしきい電圧制御の一方法として、基板電
位制御によるしきい電圧の制御方法が特許公開公報（特
開昭５１−８１５５３号）に記載されている。
書く。）を構成素子とする回路を高速動作させるために
はにＦＥＴの伝搬遅延時間ｔpdを小さくする必要が有
る。ＦＥＴのしきい電圧の絶対値を下げると伝搬遅延時
間ｔpdは小さくなる。従って集積回路を高速に動作させ
るためにはできるだけしきい電圧を低くするのがよい。
しかし一般に、集積回路の製造時におけるチップ間の加
工バラツキによってしきい電圧バラツキが発生する。伝
搬遅延時間ｔpdを小さくするためにしきい電圧を低くす
ると、上記のしきい電圧バラツキによるチップ間の回路
特性バラツキが顕著になってしまう。そのため、しきい
電圧を調整して所望の値に設定するための制御が必要で
ある。ＦＥＴのしきい電圧制御の一方法として、基板電
位制御によるしきい電圧の制御方法が特許公開公報（特
開昭５１−８１５５３号）に記載されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では伝搬遅延時間ｔpdを所望の値に設定すること
については触れられていない。前述のように、しきい電
圧を低く設定するだけでは伝搬遅延時間ｔpdはバラツ
き、必ずしも所望の値にならないため、動作クロックに
信号が追随できない動作不良のチップが多く存在するこ
とになる。この伝搬遅延時間ｔpdのバラツキは歩留まり
を低下させ、製品コストを高める原因の一つになる。本
発明の目的は、ＦＥＴのしきい電圧を安定に設定し、か
つ所望の伝搬遅延時間ｔpdで動作させるための制御回路
及び集積回路を実現することである。
来技術では伝搬遅延時間ｔpdを所望の値に設定すること
については触れられていない。前述のように、しきい電
圧を低く設定するだけでは伝搬遅延時間ｔpdはバラツ
き、必ずしも所望の値にならないため、動作クロックに
信号が追随できない動作不良のチップが多く存在するこ
とになる。この伝搬遅延時間ｔpdのバラツキは歩留まり
を低下させ、製品コストを高める原因の一つになる。本
発明の目的は、ＦＥＴのしきい電圧を安定に設定し、か
つ所望の伝搬遅延時間ｔpdで動作させるための制御回路
及び集積回路を実現することである。
【０００４】
【課題を解決するための手段】本発明では、上記目的を
達成するため、ＦＥＴを構成素子として含む被制御回路
の制御回路の構成を、上記被制御回路のＦＥＴの伝搬遅
延時間を反映する発振周波数を発生する発振回路と、上
記発振回路の出力周波数と固定の周波数とを比較する比
較回路と、上記比較回路の出力によって可変の電位を発
生する電圧発生回路とで構成し、上記電圧発生回路の出
力を上記被制御回路の基板電圧を制御する信号とする。
上記固定の周波数は被制御回路の設定すべき伝搬遅延時
間ｔpdを反映する上記上記発振回路の出力周波数に設定
する。本発明の好ましい実施形態は、被制御回路と制御
回路部が同一基板内に構成される集積回路の場合であ
る。
達成するため、ＦＥＴを構成素子として含む被制御回路
の制御回路の構成を、上記被制御回路のＦＥＴの伝搬遅
延時間を反映する発振周波数を発生する発振回路と、上
記発振回路の出力周波数と固定の周波数とを比較する比
較回路と、上記比較回路の出力によって可変の電位を発
生する電圧発生回路とで構成し、上記電圧発生回路の出
力を上記被制御回路の基板電圧を制御する信号とする。
上記固定の周波数は被制御回路の設定すべき伝搬遅延時
間ｔpdを反映する上記上記発振回路の出力周波数に設定
する。本発明の好ましい実施形態は、被制御回路と制御
回路部が同一基板内に構成される集積回路の場合であ
る。
【０００５】
【作用】本発明の制御回路は、基板電位によりＦＥＴの
しきい電圧が変わることを利用し、集積回路等の被制御
回路の構成素子であるＦＥＴのしきい電圧を制御するこ
とによって、その伝搬遅延時間ｔpdを制御するものであ
る。被制御回路の伝搬遅延時間を反映する発振周波数ｆ
を発生する発振回路が固定周波数の基準周波数ｆrefと
一致するような制御電圧を発生するため、その制御電圧
で被制御回路を制御すると、被制御回路の伝搬遅延時間
ｔpdが固定されることになる。特に被制御回路が集積回
路で、上記集積回路と制御回路を同一集積回路基板内に
構成する場合は、両回路を構成するＦＥＴのしきい電
圧、伝搬遅延時間はほぼ同一のものとみなせる。そのた
め、発振回路の伝搬遅延時間ｔpdを制御する基板電位を
用いて被制御回路の伝搬遅延時間ｔpdを制御することが
できる。本発明によれば、集積回路の基板電位を制御す
ることによってその集積回路の伝搬遅延時間ｔpd自体を
バラツキの少ない値に設定することができるため、製造
段階のＦＥＴのしきい電圧のバラツキが有っても、制御
路回路による基板電位によって伝搬遅延時間ｔpdが揃え
られることになり、基準周波数ｆrefを設定することに
より所望の動作速度で集積回路を動作させることができ
る。そのため、ＦＥＴのしきい電圧のバラツキの許容範
囲が広がり、歩留まりが向上する。
しきい電圧が変わることを利用し、集積回路等の被制御
回路の構成素子であるＦＥＴのしきい電圧を制御するこ
とによって、その伝搬遅延時間ｔpdを制御するものであ
る。被制御回路の伝搬遅延時間を反映する発振周波数ｆ
を発生する発振回路が固定周波数の基準周波数ｆrefと
一致するような制御電圧を発生するため、その制御電圧
で被制御回路を制御すると、被制御回路の伝搬遅延時間
ｔpdが固定されることになる。特に被制御回路が集積回
路で、上記集積回路と制御回路を同一集積回路基板内に
構成する場合は、両回路を構成するＦＥＴのしきい電
圧、伝搬遅延時間はほぼ同一のものとみなせる。そのた
め、発振回路の伝搬遅延時間ｔpdを制御する基板電位を
用いて被制御回路の伝搬遅延時間ｔpdを制御することが
できる。本発明によれば、集積回路の基板電位を制御す
ることによってその集積回路の伝搬遅延時間ｔpd自体を
バラツキの少ない値に設定することができるため、製造
段階のＦＥＴのしきい電圧のバラツキが有っても、制御
路回路による基板電位によって伝搬遅延時間ｔpdが揃え
られることになり、基準周波数ｆrefを設定することに
より所望の動作速度で集積回路を動作させることができ
る。そのため、ＦＥＴのしきい電圧のバラツキの許容範
囲が広がり、歩留まりが向上する。
【０００６】
【実施例】図１は本発明による集積回路の１実施例の構
成図である。図示のように、単一の集積回路基板０内に
被制御回路６と制御回路５が形成されている。被制御回
路６はＦＥＴを構成素子とする集積回路である。制御回
路５は上記ＦＥＴと同特性のＦＥＴで構成されるリング
オシレータ４と、リングオシレータ４の発振周波数ｆと
基準周波数ｆrefを比較する比較回路１と、比較回路１
の出力を制御電圧Ｖｂとして発生する電圧発生回路２
と、電圧発生回路２の出力を制限し、リングオシレータ
４及び被制御回路６の基板電極６ａ及び４ａに加えるリ
ミッタ３で構成されている。
成図である。図示のように、単一の集積回路基板０内に
被制御回路６と制御回路５が形成されている。被制御回
路６はＦＥＴを構成素子とする集積回路である。制御回
路５は上記ＦＥＴと同特性のＦＥＴで構成されるリング
オシレータ４と、リングオシレータ４の発振周波数ｆと
基準周波数ｆrefを比較する比較回路１と、比較回路１
の出力を制御電圧Ｖｂとして発生する電圧発生回路２
と、電圧発生回路２の出力を制限し、リングオシレータ
４及び被制御回路６の基板電極６ａ及び４ａに加えるリ
ミッタ３で構成されている。
【０００７】本実施例のリミッタ３は、電圧発生回路２
の出力である制御電圧Ｖｂが一定の許容値内に収まるよ
うに調整する。例えばｎチャネルＦＥＴでは、ソース電
位に対し基板電位が０．７（Ｖ）以上になると基板とソ
ースのｐｎ接合が導通してしまい、回路の正常動作を妨
げる。リミッタ３は、正常動作を維持するために、入力
であるＶｂが０．７（Ｖ）以上になったとき０．７
（Ｖ）より低い或る一定電圧をリングオシレータ４に対
して出力する。被制御回路６の基板電極６ａに印加され
るのはこのリミッタ３の出力であるため、回路の異常動
作は防止することができる。ここで、図１では制御電圧
ＶｂをｎチャネルＦＥＴのｐ基板電極またはｐウェル電
極に印加する場合について示している。
の出力である制御電圧Ｖｂが一定の許容値内に収まるよ
うに調整する。例えばｎチャネルＦＥＴでは、ソース電
位に対し基板電位が０．７（Ｖ）以上になると基板とソ
ースのｐｎ接合が導通してしまい、回路の正常動作を妨
げる。リミッタ３は、正常動作を維持するために、入力
であるＶｂが０．７（Ｖ）以上になったとき０．７
（Ｖ）より低い或る一定電圧をリングオシレータ４に対
して出力する。被制御回路６の基板電極６ａに印加され
るのはこのリミッタ３の出力であるため、回路の異常動
作は防止することができる。ここで、図１では制御電圧
ＶｂをｎチャネルＦＥＴのｐ基板電極またはｐウェル電
極に印加する場合について示している。
【０００８】リングオシレータ４は、インバータ回路を
（２ｎ＋１）段（ただし、ｎ＝１、２、３、・・・）接
続して構成される。このリングオシレータ４の発振周波
数ｆ（Ｈｚ）は、インバータ４の伝搬遅延時間をｔpd
（ｓ）とした場合、 ｆ＝１／｛２（２ｎ＋１）ｔpd｝・・・・・・・・・（１） で表される。即ち、発振周波数ｆは伝搬遅延時間ｔpdと
反比例の関係にある。この関係より、発振周波数ｆを調
整することにより伝搬遅延時間ｔpdが調整されることが
わかる。以上の比較回路１、電圧発生回路２、リミッタ
３、リングオシレータ４よりなる制御回路５はフィード
バックループを構成しており自動的に制御電圧Ｖｂを調
整することができる。また、上記制御回路５により得ら
れる制御電圧Ｖｂ（Ｖ）をＶdd−０．７＜Ｖｂ≦Ｖddの
範囲で発生させ、ｐチャネルＦＥＴのｎ基板電極または
ｎウェル電極に印加することによって上記同様に伝搬遅
延時間ｔpdを調整することも可能である。この場合も、
上記同様リミッタ３を通してＶｂを許容値内に収めるこ
とが重要である。
（２ｎ＋１）段（ただし、ｎ＝１、２、３、・・・）接
続して構成される。このリングオシレータ４の発振周波
数ｆ（Ｈｚ）は、インバータ４の伝搬遅延時間をｔpd
（ｓ）とした場合、 ｆ＝１／｛２（２ｎ＋１）ｔpd｝・・・・・・・・・（１） で表される。即ち、発振周波数ｆは伝搬遅延時間ｔpdと
反比例の関係にある。この関係より、発振周波数ｆを調
整することにより伝搬遅延時間ｔpdが調整されることが
わかる。以上の比較回路１、電圧発生回路２、リミッタ
３、リングオシレータ４よりなる制御回路５はフィード
バックループを構成しており自動的に制御電圧Ｖｂを調
整することができる。また、上記制御回路５により得ら
れる制御電圧Ｖｂ（Ｖ）をＶdd−０．７＜Ｖｂ≦Ｖddの
範囲で発生させ、ｐチャネルＦＥＴのｎ基板電極または
ｎウェル電極に印加することによって上記同様に伝搬遅
延時間ｔpdを調整することも可能である。この場合も、
上記同様リミッタ３を通してＶｂを許容値内に収めるこ
とが重要である。
【０００９】本発明の第２の実施例を図２に示す。図２
は、図１における比較回路１、電圧発生回路２に相当す
る部分を、位相比較回路７、電圧発生回路１０として構
成したものである。本実施例は、リングオシレータ４の
発振周波数ｆと基準周波数ｆrefの比較を、位相のずれ
を比較することにより行うものである。位相比較回路７
では、発振周波数ｆの位相が基準周波数ｆrefの位相に
対して進んでいるときは信号ａ、遅れているときは、信
号ｂを位相差に比例した時間だけ“１”にする。チャー
ジポンプ回路８では、位相比較回路７からの入力をもと
に制御電圧Ｖｂを調整する。すなわち、信号ａが”１”
のときはＶｂを上げ、信号ｂが”１”のときは反対にＶ
ｂを下げるように動作する。
は、図１における比較回路１、電圧発生回路２に相当す
る部分を、位相比較回路７、電圧発生回路１０として構
成したものである。本実施例は、リングオシレータ４の
発振周波数ｆと基準周波数ｆrefの比較を、位相のずれ
を比較することにより行うものである。位相比較回路７
では、発振周波数ｆの位相が基準周波数ｆrefの位相に
対して進んでいるときは信号ａ、遅れているときは、信
号ｂを位相差に比例した時間だけ“１”にする。チャー
ジポンプ回路８では、位相比較回路７からの入力をもと
に制御電圧Ｖｂを調整する。すなわち、信号ａが”１”
のときはＶｂを上げ、信号ｂが”１”のときは反対にＶ
ｂを下げるように動作する。
【００１０】本実施例によれば、０≦Ｖｂ≦Ｖdd の範
囲で基板電位を発生することができる。そのため、ｎチ
ャネルＦＥＴのｐ形基板またはｐウェルに印加する電位
として０≦Ｖｂ＜０．７（Ｖ）の電位を発生する場合、
あるいはｐチャネルＦＥＴのｎ形基板またはｎウェルの
電位としてＶdd−０．７＜Ｖｂ≦Ｖddを発生する場合に
有効である。また、位相比較回路７をディジタル回路で
構成するため雑音に対して強い回路を実現できる。
囲で基板電位を発生することができる。そのため、ｎチ
ャネルＦＥＴのｐ形基板またはｐウェルに印加する電位
として０≦Ｖｂ＜０．７（Ｖ）の電位を発生する場合、
あるいはｐチャネルＦＥＴのｎ形基板またはｎウェルの
電位としてＶdd−０．７＜Ｖｂ≦Ｖddを発生する場合に
有効である。また、位相比較回路７をディジタル回路で
構成するため雑音に対して強い回路を実現できる。
【００１１】本発明の第３の実施例を図３に示す。図３
は、図１における電圧発生回路２を電圧発生回路１５と
して構成したものである。この実施例では、ダイオード
接続したＦＥＴ１３、１４を２個用いて整流回路を構成
し、負の電位を発生させている。クロック振幅変調回路
１１は、同回路１１に入力されるクロックの振幅を比較
回路１の出力Ｖｃにより変調させる。コンデンサ１２の
両極間の電位差がクロック振幅変調回路１１の出力クロ
ックに同期してシフトされ、出力Ｖｂを発生する。例え
ば、ＦＥＴ１３、１４のしきい電圧をＶth’とし、クロ
ック振幅変調回路１１の出力クロック振幅をＶclkとす
る。このとき、Ｖｂ発生回路１５の出力をＶｂとする
と、 Ｖｂ＝−（Ｖｃｌｋ−２Ｖｔｈ’）・・・・・（２） となる。上式（２）において２Ｖth’≦ＶclkのときＶ
ｂ≦０となり、Ｖｂを負値で設定することができる。本
実施例では、０≦Ｖｂ＜０．７の範囲しか調整範囲のな
かった前記第２の実施例に比べ調整範囲を大幅に広げる
ことができる。
は、図１における電圧発生回路２を電圧発生回路１５と
して構成したものである。この実施例では、ダイオード
接続したＦＥＴ１３、１４を２個用いて整流回路を構成
し、負の電位を発生させている。クロック振幅変調回路
１１は、同回路１１に入力されるクロックの振幅を比較
回路１の出力Ｖｃにより変調させる。コンデンサ１２の
両極間の電位差がクロック振幅変調回路１１の出力クロ
ックに同期してシフトされ、出力Ｖｂを発生する。例え
ば、ＦＥＴ１３、１４のしきい電圧をＶth’とし、クロ
ック振幅変調回路１１の出力クロック振幅をＶclkとす
る。このとき、Ｖｂ発生回路１５の出力をＶｂとする
と、 Ｖｂ＝−（Ｖｃｌｋ−２Ｖｔｈ’）・・・・・（２） となる。上式（２）において２Ｖth’≦ＶclkのときＶ
ｂ≦０となり、Ｖｂを負値で設定することができる。本
実施例では、０≦Ｖｂ＜０．７の範囲しか調整範囲のな
かった前記第２の実施例に比べ調整範囲を大幅に広げる
ことができる。
【００１２】図４はｎチャネルＦＥＴのｎ形基板電位
（またはｎウェル電位）Ｖｂとしきい電圧Ｖthの関係を
示す特性図である。図３の電圧発生回路１５では、Ｖｂ
＞０にできないため図４に示した従来の特性１６におい
てＶth＝０近傍に調整できない問題がある。そこで、イ
オンインプラ技術によりｎチャネルＦＥＴの基板電位に
対するしきい電圧の曲線をシフトしてインプラ調整後の
特性１７を得ることにより、Ｖｂ＜０の範囲でもＶth＝
０近傍に調整できるようにする。
（またはｎウェル電位）Ｖｂとしきい電圧Ｖthの関係を
示す特性図である。図３の電圧発生回路１５では、Ｖｂ
＞０にできないため図４に示した従来の特性１６におい
てＶth＝０近傍に調整できない問題がある。そこで、イ
オンインプラ技術によりｎチャネルＦＥＴの基板電位に
対するしきい電圧の曲線をシフトしてインプラ調整後の
特性１７を得ることにより、Ｖｂ＜０の範囲でもＶth＝
０近傍に調整できるようにする。
【００１３】また、図５に示すように、図３におけるＦ
ＥＴ１３、１４をＦＥＴ１８、１９に変えて電圧発生回
路２０を構成すれば、上記と同様の理由から今度はＶｂ
≧Ｖddに設定することが可能である。この場合は、ｐチ
ャネルＦＥＴのｎ形基板またはｎウェルに印加する電位
としてＶｂ≧Ｖddを用いる場合に有効となる。
ＥＴ１３、１４をＦＥＴ１８、１９に変えて電圧発生回
路２０を構成すれば、上記と同様の理由から今度はＶｂ
≧Ｖddに設定することが可能である。この場合は、ｐチ
ャネルＦＥＴのｎ形基板またはｎウェルに印加する電位
としてＶｂ≧Ｖddを用いる場合に有効となる。
【００１４】本発明の第４の実施例を図６に示す。本実
施例は、所望の伝搬遅延時間ｔpdを実現する制御電圧Ｖ
ｂを保持する手段２１を備え、その手段２１より被制御
回路６の基板電極６ａに制御電圧Ｖｂを供給するもので
ある。すなわち、リングオシレータ４の発振周波数ｆが
基準周波数ｆrefに等しくなるまではリミッタ３の出力
をリングオシレータ４の基板電極４ａにのみ印加し続
け、ｆ＝ｆrefになればその時の制御電圧Ｖｂの値をＶ
ｂ保持手段２１により保持する。次に電源２４の接続を
制御回路２５から被制御回路６に切り替え、Ｖｂ保持手
段２１より被制御回路６に制御電圧Ｖｂを供給する。リ
ミッタ３の出力先を切り換えるスイッチ２３と電源２４
の供給先を切り替えるスイッチ２２の制御は、比較回路
１から出力される制御信号ｃによって行われる。この場
合、Ｖｂ＜０のときには負電位を供給する電源、０≦Ｖ
dd＜ＶｂのときにはＶdd以上の電位を供給する電源をそ
れぞれＶｂ保持手段に接続する必要がある。
施例は、所望の伝搬遅延時間ｔpdを実現する制御電圧Ｖ
ｂを保持する手段２１を備え、その手段２１より被制御
回路６の基板電極６ａに制御電圧Ｖｂを供給するもので
ある。すなわち、リングオシレータ４の発振周波数ｆが
基準周波数ｆrefに等しくなるまではリミッタ３の出力
をリングオシレータ４の基板電極４ａにのみ印加し続
け、ｆ＝ｆrefになればその時の制御電圧Ｖｂの値をＶ
ｂ保持手段２１により保持する。次に電源２４の接続を
制御回路２５から被制御回路６に切り替え、Ｖｂ保持手
段２１より被制御回路６に制御電圧Ｖｂを供給する。リ
ミッタ３の出力先を切り換えるスイッチ２３と電源２４
の供給先を切り替えるスイッチ２２の制御は、比較回路
１から出力される制御信号ｃによって行われる。この場
合、Ｖｂ＜０のときには負電位を供給する電源、０≦Ｖ
dd＜ＶｂのときにはＶdd以上の電位を供給する電源をそ
れぞれＶｂ保持手段に接続する必要がある。
【００１５】Ｖｂ保持手段２１としてアナログ値のまま
保持する方法を取る場合には、リークによる保持値の変
化が問題となるので、上記スイッチ２３、２４の切り替
えを周期的に行うことにより、Ｖｂ保持手段２１によっ
て保持する制御電圧Ｖｂの値を周期的に更新して対応す
る。本実施例によれば、被制御回路６が発生する雑音の
影響を除いた状態で制御電圧Ｖｂを生成でき、さらに制
御回路２５が発生する雑音の影響を受けずに被制御回路
６に一定の制御電圧Ｖｂを供給できるため、より安定に
被制御回路６を動作させることができる。
保持する方法を取る場合には、リークによる保持値の変
化が問題となるので、上記スイッチ２３、２４の切り替
えを周期的に行うことにより、Ｖｂ保持手段２１によっ
て保持する制御電圧Ｖｂの値を周期的に更新して対応す
る。本実施例によれば、被制御回路６が発生する雑音の
影響を除いた状態で制御電圧Ｖｂを生成でき、さらに制
御回路２５が発生する雑音の影響を受けずに被制御回路
６に一定の制御電圧Ｖｂを供給できるため、より安定に
被制御回路６を動作させることができる。
【００１６】本発明の第５の実施例のブロック図を図７
に示す。本実施例は、比較回路１と電圧発生回路２の間
にＶｃ保持手段２７を設けるものである。すなわち上記
第４の実施例と同様、まず制御回路２６のみを動作さ
せ、ｆ＝ｆrefになった時点のＶｃの値をＶｃ保持手段
２７により保持する。次にスイッチ２８、２９により制
御回路２６のフィードバックループを切断し、Ｖｃ保持
手段２７、電圧発生回路２、リミッタ３のみを動作状態
にし、リミッタ３の出力を被制御回路６の基板電極６ａ
に接続する。Ｖｃ保持手段２７としては（１）アナログ
値のまま保持する方法、（２）ディジタル値に変換して
保持する方法の２通りの方法が考えられる。（１）は、
容量を用いたサンプルホールド回路によってアナログ電
圧を保持することにより実現できる。（２）は、たとえ
ばＡＤ変換器によりディジタル値に変換したＶｃの値を
メモリに記憶して保持し、メモリから読み出した値をＤ
Ａ変換器を用いて再びアナログ値に変換することで実現
できる。また、（１）、（２）ともにＶｃ保持手段２７
は必ずしも制御回路、被制御回路と同一集積回路内にあ
る必要はない。本実施例によれば、０≦Ｖｃ≦Ｖddであ
るから、別電源を設けることなく、上記第５の実施例と
同様に被制御回路を安定に動作させることができる。
に示す。本実施例は、比較回路１と電圧発生回路２の間
にＶｃ保持手段２７を設けるものである。すなわち上記
第４の実施例と同様、まず制御回路２６のみを動作さ
せ、ｆ＝ｆrefになった時点のＶｃの値をＶｃ保持手段
２７により保持する。次にスイッチ２８、２９により制
御回路２６のフィードバックループを切断し、Ｖｃ保持
手段２７、電圧発生回路２、リミッタ３のみを動作状態
にし、リミッタ３の出力を被制御回路６の基板電極６ａ
に接続する。Ｖｃ保持手段２７としては（１）アナログ
値のまま保持する方法、（２）ディジタル値に変換して
保持する方法の２通りの方法が考えられる。（１）は、
容量を用いたサンプルホールド回路によってアナログ電
圧を保持することにより実現できる。（２）は、たとえ
ばＡＤ変換器によりディジタル値に変換したＶｃの値を
メモリに記憶して保持し、メモリから読み出した値をＤ
Ａ変換器を用いて再びアナログ値に変換することで実現
できる。また、（１）、（２）ともにＶｃ保持手段２７
は必ずしも制御回路、被制御回路と同一集積回路内にあ
る必要はない。本実施例によれば、０≦Ｖｃ≦Ｖddであ
るから、別電源を設けることなく、上記第５の実施例と
同様に被制御回路を安定に動作させることができる。
【００１７】
【発明の効果】本発明により、集積回路における伝搬遅
延時間ｔpdのバラツキを抑え、チップの歩留まりを向上
できる。この効果は、低しきい電圧の集積回路を製造す
るときに特に大きい。さらに本発明によれば、伝搬遅延
時間ｔpdを小さく設定して回路の高速動作を実現でき
る。
延時間ｔpdのバラツキを抑え、チップの歩留まりを向上
できる。この効果は、低しきい電圧の集積回路を製造す
るときに特に大きい。さらに本発明によれば、伝搬遅延
時間ｔpdを小さく設定して回路の高速動作を実現でき
る。
【図１】本発明による集積回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２】本発明による制御回路の一実施例に使用される
比較回路と電圧発生回路の構成図である。
比較回路と電圧発生回路の構成図である。
【図３】本発明による制御回路の一実施例に使用される
比較回路と電圧発生回路の構成図である。
比較回路と電圧発生回路の構成図である。
【図４】本発明の実施例の動作説明のための特性図であ
る。
る。
【図５】本発明による制御回路の一実施例に使用される
比較回路と電圧発生回路の構成図である。
比較回路と電圧発生回路の構成図である。
【図６】本発明による集積回路の他の実施例を示すブロ
ック図である。
ック図である。
【図７】本発明による集積回路の更に他の実施例を示す
ブロック図である。
ブロック図である。
０…集積回路基板 １…比較回路、 ２、１０、１５、２０…電圧発生回路、 ３…リミッタ、 ４…リングオシレータ、 ４ａ…リングオシレータの基板電極、 ５、２５、２６…制御回路、 ６…被制御回路、 ６ａ…ｐ基板電極(ｐウェル電極)、 ７…位相比較回路、 ８…チャージポンプ回路、 ９…低域フィルタ、 １１…クロック振幅変調回路、 １２…コンデンサ、 １３、１４、１８、１９…ＦＥＴ、 １６…従来の特性、 １７…インプラ調整後の特性、 ２１…Ｖｂ保持手段、 ２２…電源の供給先を切り換えるスイッチ、 ２３、２９…リミッタの出力先を切り換えるスイッチ、 ２４…電源、 ２７…Ｖｃ保持手段、 ２８…比較回路とＶｃ保持手段を接続するスイッチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 聡 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】 ＦＥＴを構成素子として含む被制御回路
の上記ＦＥＴの伝搬遅延時間を反映する発振周波数を発
生する発振回路と、上記発振回路の出力周波数と固定の
周波数とを比較する比較回路と、上記比較回路の出力に
よって可変の電位を発生する電圧発生回路から構成さ
れ、上記電圧発生回路の出力を上記ＦＥＴの基板電極に
加える制御信号とすることを特徴とする制御回路。 - 【請求項２】 請求項１記載の制御回路において、上記
比較回路が位相比較回路で構成され、上記電圧発生回路
が上記位相比較回路の出力で制御されるチャージポンプ
回路と、上記チャージポンプ回路の出力を入力とする低
域フィルタとで構成されたことを特徴とする制御回路。 - 【請求項３】 請求項１記載の制御回路において、上記
電圧発生回路がクロックの振幅を上記比較回路の出力に
より変調する変調回路と、出力端と接地間に直列接続さ
れた２つのダイオード接続されたトランジスタと、上記
２つのダイオード接続されたトランジスタの接続点と上
記変調回路出力端との間に接続されたコンデンサとで構
成されたことを特徴とする制御回路。 - 【請求項４】 請求項１記載の制御回路において、更に
上記電圧発生回路の出力保持手段と、上記電圧発生回路
の出力を上記発振回路と上記出力保持手段に切り替える
第１のスイッチと、電源を上記制御回路と上記被制御回
路に切り替える第２のスイッチと、上記発振回路の出力
周波数と上記固定の周波数が等しくないときは上記第１
のスイッチを上記発振回路に、上記第２のスイッチを上
記制御回路に切り替え、上記発振回路の出力周波数と上
記固定の周波数が等し区なったときに上記第１のスイッ
チを上記出力保持手段に、上記第２のスイッチを上記被
制御回路に切り替えるスイッチ駆動手段とを付加して構
成されたことを特徴とする制御回路。 - 【請求項５】 請求項１記載の制御回路において、更に
上記比較回路の出力を開閉する第１のスイッチと、上記
第１のスイッチと上記電圧発生回路との間に接続された
出力保持回路と、上記電圧発生回路の出力を上記発振回
路と上記被制御路回路に切り替える第２のスイッチと、
上記発振回路の出力周波数と上記固定の周波数が等しく
ないときは上記第１のスイッチを閉じ、上記第２のスイ
ッチを上記発振回路に切り替え上記発振回路の出力周波
数と上記固定の周波数が等しくなったときに上記第１の
スイッチを開き、上記第２のスイッチを上記被制御回路
に切り替えるスイッチ駆動手段とを付加して構成された
ことを特徴とする制御回路。 - 【請求項６】請求項１乃至５のいずれかに記載の上記被
制御回路が集積回路であって、上記制御回路の出力を上
記集積回路の基板電極に印加することにより上記集積回
路の伝搬遅延時間が制御されることを特徴とする集積回
路。 - 【請求項７】請求項６記載の集積回路において、上記制
御回路と上記集積回路が同一集積回路基板上に構成され
たことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03059947A JP3092630B2 (ja) | 1991-03-25 | 1991-03-25 | 制御回路及びその制御回路により制御される集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03059947A JP3092630B2 (ja) | 1991-03-25 | 1991-03-25 | 制御回路及びその制御回路により制御される集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH05152935A true JPH05152935A (ja) | 1993-06-18 |
| JP3092630B2 JP3092630B2 (ja) | 2000-09-25 |
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ID=13127853
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|---|---|---|---|
| JP03059947A Expired - Fee Related JP3092630B2 (ja) | 1991-03-25 | 1991-03-25 | 制御回路及びその制御回路により制御される集積回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3092630B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999012263A1 (fr) * | 1996-03-27 | 1999-03-11 | Hitachi, Ltd. | Dispositif de circuit integre a semi-conducteurs |
| US6166577A (en) * | 1995-03-29 | 2000-12-26 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| US6489833B1 (en) | 1995-03-29 | 2002-12-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6810497B2 (en) | 2000-01-24 | 2004-10-26 | Nec Electronics Corporation | Semiconductor integrated circuit compensating variations of delay time |
| KR100480326B1 (ko) * | 1995-03-29 | 2005-04-06 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치 및 마이크로컴퓨터 |
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| JP2009260612A (ja) * | 2008-04-16 | 2009-11-05 | Denso Corp | 非同期回路の処理速度一定化装置及びそれを搭載した車載用電子装置 |
-
1991
- 1991-03-25 JP JP03059947A patent/JP3092630B2/ja not_active Expired - Fee Related
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| JP2009260612A (ja) * | 2008-04-16 | 2009-11-05 | Denso Corp | 非同期回路の処理速度一定化装置及びそれを搭載した車載用電子装置 |
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| JP3092630B2 (ja) | 2000-09-25 |
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