KR20030011233A - 고주파전력 증폭회로 - Google Patents

고주파전력 증폭회로 Download PDF

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KR20030011233A
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마츠나가요시쿠니
시미즈토시히코
후루야토미오
마츠시타코우이치
마츠다이라노부히로
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가부시키가이샤 히타치세이사쿠쇼
히타치 쯔우신 시스템 가부시키가이샤
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Abstract

파원 컨트롤신호와 같은 제어전압에 의한 출력전력의 제어성이 우수하고 저출력시의 효율이 높은 고주파전력 증폭회로를 실현한다.
복수의 반도체 증폭소자를 종속 접속한 다단 구성의 고주파전력 증폭회로에 있어서, 반도체 증폭소자의 문턱치 전압 근방의 영역에서, 파워 컨트롤 신호전압(Vapc)에 대한 출력전압(Pout)의 변동이 작게 되도록 각단의 출력용 반도체 증폭소자의 바이어스 전압 혹은 바이어스 전류를 제어하는 바이어스 제어회로(10)를 설치하도록 하였다.

Description

고주파전력 증폭회로{High frequency power amplifier circuit device}
본 발명은 복수의 반도체 증폭소자를 종속 접속한 다단 구성의 고주파전력 증폭회로 및 이 고주파전력 증폭회로를 조립한 휴대전화기 등의 무선 통신장치에 적용하는 유효한 기술에 관한 것으로서, 특히 고주파전력 증폭회로의 파워 컨트롤 신호전압에 의한 출력전력(이득)의 제어성을 향상시킴과 동시에 저출력시의 효율을 향상시키는 기술에 관한 것이다.
자동차 전화기, 휴대전화기 등의 무선 통신장치(이동체 통신장치)의 송신측 출력단에는, MOSFET(Metal Oxide Semiconductor Field-Effect-Transistor)이나 GaAs-MESFET 등의 반도체 증폭소자를 종속 접속한 다단 구성의 고주파전력 증폭회로가 조립되어 있다. 또한, 고주파전력 증폭회로는, 최종단의 반도체 증폭소자가 디스크리트(discrete)의 부품(출력파워 MOSFET 등)으로 구성되고, 전단(前段)의 반도체 증폭소자 및 바이어스 회로는 1개의 반도체 칩상에 반도체 집적회로로서 구성되는 일이 많다. 이하, 이 반도체 증폭소자 부품이나 바이어스 회로를 포함한 반도체 집적회로, 용량 소자 등을 조립한 것을 고주파 전력증폭기 모듈 혹은 간단히 모듈이라 부른다.
또, 일반적으로, 휴대전화기에서는 사용 환경에 맞추어 기지국으로 부터의 파워레벨 지시신호에 따라 주위 환경에 적응하도록 출력(송신파워)을 바꾸어 통화를 행하고, 다른 휴대전화기와의 사이에서 혼신을 생기게 하지 않도록 시스템이 구성되어 있다. 예컨대 북미의 900㎒대의 표준방식이나 유럽의 GSM(Global System for Mobile Communication)방식 등 셀룰러방식의 휴대전화기에서 송신측 출력단의 고주파 전력증폭기 모듈은, APC(Automatic Power Control)회로의 출력전압(Vapc)에 따라 통화에 필요한 출력전압이 되도록 출력 파워소자의 게이트 바이어스 전압이 제어되는 구성으로 되어 있다.
또, 휴대전화기에서는 통화 시간, 대기시간 즉 전지 수명을 결정하는 요인인 고주파 전력증폭기 모듈의 고효율화가 중요하게 되어 있고, 모듈을 구성하는 반도체 증폭소자의 상호 컨덕턴스 등의 성능 향상에 의해 고효율화가 이루어지고 있다.
일본특허출원 평 11-275465호에는, 복수의 MOSFET를 종속 접속한 다단 구성의 고주파전력 증폭모듈을 조립한 무선 통신장치가 개시되어 있다. 이 무선 통신장치는, 무선 통신장치 본체의 파워 컨트롤 신호를 기본으로 생성되는 파워 컨트롤 신호전압(Vapc)에 따른 게이트 바이어스 전압(Vg)을, 증폭용 각단 MOSFET의 문턱치 전압(Vth)부근의 영역에서, Vapc에 대한 출력파워(Pout) 변동이 작게 되도록 생성하는 바이어스 수단을 설치함으로써, 출력파워(Pout)의 제어성의 향상(Vapc의 증가에 대한 Pout의 증가량 즉 ΔPout/ΔVapc의 저감)을 도모하고 있다.
도 23은 상기 선원 공보에 개시되어 있는 3단 구성의 고주파 전력증폭기 모듈에서 각단의 게이트 바이어스 전압을 파워 컨트롤 신호전압(Vapc)에 대해서 비선형으로 제어하는 바이어스 회로를 나타낸다. 도 23에 나타나 있는 바와 같이, 상기 선원의 고주파전력 증폭모듈의 바이어스 수단(바이어스 회로)은, 직렬 접속된 복수의 저항(R01~R04)과 다이오드 접속된 트랜지스터(Q01)로 구성되어 있고, Vapc가 큰 2V 부근에서는 최대의 출력전압이 얻어지도록 저항의 분압비를 설정하는 것에 의해 각단의 게이트 바이어스가 결정되고 있다. 또한, 다이오드 접속되는 트랜지스터는 증폭용의 MOSFET와 같은 반도체 프로세스 기술을 적용하여, MMIC(Microwave Monolithic IC)화 하는 것이 일반적이다.
도 24 및 도 25는, 도 23의 바이어스 수단에서 파워 컨트롤 신호전압(Vapc)과 각단의 게이트 바이어스 전압(Vg)과의 관계와, 본 발명자가 도 23과 같은 구성의 모듈을 시험하는 것에 의해 얻어진 파워 컨트롤 신호전압(Vapc)과 출력전력(Pout)과의 관계를 그래프로 나타내는 것이다. 또한, 상기 시험에서는, 증폭용 MOSFET와 문턱치 전압(Vth)이 약 0.8V인 것을 이용하였다.
상기 선원의 바이어스 회로에 있어서는, 이 회로의 제어전압(Vapc)과 각단의 게이트 바이어스 전압(Vg)과의 관계를 나타내는 도 24의 그래프로부터 알 수 있는 바와 같이, 각단의 게이트 바이어스 전압(Vg)은, 제어전압(Vapc)이 다이오드 접속의 트랜지스터(Q01)의 문턱치 전압(Vth)에 도달할 때까지는 Q01이 오프하고 있기 때문에 제어전압(Vapc)이 그대로 Vg1~Vg3로서 출력되므로 리니어(Vg=Vapc)로 변화하고, 그 이후 비선형으로 변화한다.
그러나, 도 23의 모듈에 있어서는, 증폭용 MOSFET의 문턱치 전압(Vth)이 동일한 프로세스에서 형성되는 다이오드 접속의 트랜지스터의 문턱치와 거의 동일한 값이 되기 때문에, 각단의 증폭용 MOSFET가 거의 동시에 동작하고, 급격히 출력전력(Pout)이 변화해 버린다. 즉, 도 25의 그래프로부터 알 수 있는 바와 같이, 출력전력이 0dBm 부근에서 출력전력의 특성을 나타내는 곡선의 기울기가 급격하게 되어 있고, 전압(Vapc)의 사소한 변화로 출력전력(Pout)이 크게 변화해 버리므로 출력전력의 제어성이 충분히 개선되어 있지 않은 것을 알았다. 또, 증폭용 MOSFET의 문턱치 전압(Vth)의 변동에 따라서는 한층 급격히 출력전력(Pout)이 변화해 버리는 일도 있다.
또, 본 발명자는, 본 발명에 앞서 3단 구성의 고주파 전력증폭기 모듈에 있어서 각 단의 게이트 바이어스 전압을 파워 컨트롤 신호전압(Vapc)에 대해서 선형으로 제어하는 도 20에 나타낸 직렬 저항(R01~R04)으로 이루어지는 바이어스 회로에 대해서도 검토하였다. 도 21 및 도 22는, 도 20의 바이어스 회로에서 파워 컨트롤 신호전압(Vapc)과 각단의 게이트 바이어스 전압(Vg)과의 관계 및 본 발명자가 도 20과 같은 구성의 모듈을 시험하는 것에 의해 얻어진 파워 컨트롤 신호전압(Vapc)과 출력전력(Pout)과의 관계를 각각 그래프로 나타낸 것이다. 또한, 이 시험에서는, 증폭용 MOSFET로서 문턱치(Vth)가 약 0.8V인 것을 이용하였다.
도 20에 나타나 있는 바와 같이, 선형으로 제어하는 바이어스 회로에는 일반적으로 저항 래더(ladder)회로가 이용되고, 저항 분압의 비에 따라 게이트 바이어스 전압(Vg)의 기울기가 결정된다. 도 22의 그래프로부터 알 수 있는 바와 같이, 출력전력이 0dBm 부근에서 출력전력의 특성을 나타내는 곡선의 기울기가 급격하게되고 있고, 도 20과 같은 바이어스 회로를 사용하여도 전압(Vapc)의 약간의 변화로 출력전력(Pout)이 크게 변화해 버려 출력 제어성이 좋지 않은 것을 알았다.
본 발명의 목적은, 파워 컨트롤 신호전압에 의한 출력전력의 제어성이 우수한 고주파전력 증폭회로를 제공하는데 있다.
본 발명의 다른 목적은, 파워 컨트롤 신호전압에 의한 출력전력의 제어성이 우수하고 저출력시의 효율이 높은 고주파전력 증폭회로를 제공하는데 있다.
본 발명의 다른 목적은, 무선 통신장치의 통화시간 및 전지 수명을 길게 할 수 있는 고주파전력 증폭회로를 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
도 1은 본 발명의 제1 실시형태인 고주파 전력증폭기 모듈의 회로도,
도 2는 제1 실시형태의 고주파 전력증폭기 모듈에서 파워 컨트롤 신호전압과 각단의 게이트 바이어스 전압과의 관계를 나타내는 그래프,
도 3은 제1 실시형태의 고주파 전력증폭기 모듈에서 파워 컨트롤 신호전압과 출력전압과의 관계를 나타내는 그래프,
도 4는 제1 실시형태의 고주파 전력증폭기 모듈에서 출력전압과 효율과의 관계를 나타내는 그래프,
도 5는 제1 실시형태의 고주파 전력증폭기 모듈에서 출력전압과 동작전류와의 관계를 나타내는 그래프,
도 6은 제1 실시형태의 고주파 전력증폭기 모듈을 조립한 무선 통신장치의 일부를 나타내는 회로 블록도,
도 7은 제1 실시형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로의 구체적인 회로 예를 나타내는 회로도,
도 8a 및 8b는 도 7의 바이어스 제어회로의 동작특성을 나타내는 그래프,
도 9는 제2 실시형태의 고주파 전력증폭기 모듈에서 파워 컨트롤 신호전압과 각단의 게이트 바이어스 전압과의 관계를 나타내는 그래프,
도 10은 제2 실시형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로의 주요부(전압-전류 변환회로)의 구체적인 회로 예를 나타내는 회로도,
도 11은 제3 실시형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로의 구체적인 회로 예를 나타내는 회로도,
도 12a 및 12b는 도 11의 바이어스 제어회로의 동작특성을 나타내는 그래프,
도 13은 제4 실시형태의 고주파 전력증폭기 모듈의 회로 구성예를 나타내는 회로도,
도 14는 제4 실시형태의 고주파 전력증폭기 모듈에서 파워 컨트롤 신호전압과 각단의 게이트 바이어스 전류와의 관계를 나타내는 그래프,
도 15는 도 14의 일부를 확대한 그래프,
도 16은 제5 실시형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로의 구체적인 회로 예를 나타내는 회로도,
도 17a 및 17b는 도 16의 바이어스 제어회로의 동작특성을 나타내는 그래프,
도 18은 제6 실시형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로의 구체적인 회로 예를 나타내는 회로도,
도 19는 문턱치 전압이 0.5V와 0.8V인 MOSFET의 게이트 전압과 gm(상호 컨덕턴스)와의 관계를 나타내는 그래프,
도 20은 본 발명에 앞서 검토한 3단 구성의 고주파 전력증폭기 모듈에서 각단의 게이트 바이어스 전압을 파워 컨트롤 신호전압에 대해서 선형으로 제어하는 바이어스 회로의 예를 나타내는 회로도,
도 21은 도 20의 바이어스 회로에 의한 파워 컨트롤 신호전압과 각단의 게이트 바이어스 전압과의 관계를 나타내는 그래프,
도 22는 도 20의 바이어스 회로를 조립한 3단 구성의 고주파 전력증폭기 모듈에서 파워 컨트롤 신호전압과 출력전압과의 관계를 나타내는그래프,
도 23은 본 발명에 앞서 검토한 3단 구성의 고주파 전력증폭기 모듈에서 각단의 게이트 바이어스 전압을 파워 컨트롤 신호전압에 대해서 비선형으로 제어하는 다른 바이어스 회로의 예를 나타내는 회로도,
도 24는 도 23의 바이어스 회로에 의한 파워 컨트롤 신호전압과 각단의 게이트 바이어스 전압과의 관계를 나타내는 그래프,
도 25는 도 23의 바이어스 회로를 조립한 3단 구성의 고주파 전력증폭기 모듈에서 파워 컨트롤 신호전압과 출력전압과의 관계를 나타내는그래프,
도 26은 실시예의 고주파전력 증폭회로를 응용한 휴대전화기의 전체 구성을 나타내는 블록도이다.
[도면의 주요 부분에 대한 부호의 설명]
100고주파 전력증폭기 모듈,10바이어스 제어회로,
11전압-전류 변환회로,12전류 변환회로,
13전류 버퍼회로,70발진기,
71전력 검출회로,72송신 필터,
73안테나,74APC 회로,
80수신회로,81A/D 변환회로,
82컨트롤 로직,
83출력파워 레벨 제어회로,84컨트롤 로직,
85D/A 변환기,90전지.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
즉, 복수의 제1 반도체 증폭소자(Q1, Q2, Q3)가 종속 접속된 다단 구성의 출력단과, 상기 제1 반도체 증폭소자를 제어전압에 따라서 구동하는 바이어스 제어회로(10)를 구비한 고주파전력 증폭회로에 있어서, 상기 바이어스 제어회로는, 입력되는 제어전압이 실질적으로「0」인 경우에 있어서도 상기 복수의 제1 반도체 증폭소자의 제어단자에 소정의 초기 바이어스 전압을 인가하여 각 반도체 증폭소자에 각각 전류를 흘리도록 구성되고, 상기 복수의 제1 반도체 증폭소자에 인가되는 초기 바이어스 전압은, 초단(初段)보다도 종단(終段)측의 제1 반도체 증폭소자만큼크게 되도록 설정하였다.
상기한 수단에 의하면, 예컨대 무선 통신장치에 있어서, 파워레벨 지시신호에 의거해서 자동전력 제어회로(APC 회로)에서 출력되는 제어전압(파워 컨트롤 신호전압(Vapc))이 바이어스 제어회로를 경유해서 각단의 제1 반도체 증폭소자의 바이어스를 제어할 때, 제어전압이 낮은 영역 특히 반도체 증폭소자 게인 변화가 큰 문턱치 전압 근방의 영역에서 각 제1 반도체 증폭소자의 바이어스 전압의 변화율을 작게 할 수 있고, 각 제1 반도체 증폭소자의 게인 변화가 작은 문턱치 전압에서 떨어진 영역에서는 각 바이어스 전압의 변화율이 크게 되도록 제어할 수 있게 되기 때문에, 제어전압에 의한 출력전력의 급격한 변화가 완화되어, 출력전력의 제어성이 향상한다.
또, 각단의 제1 반도체 증폭소자의 바이어스 조건(바이어스 개시 및 바이어스 전압의 변화율)을 소망의 밸런스로 설정하는 것이 가능해지고, 최종단의 제1 반도체 증폭소자를 효율이 높은 상태로 구동할 수 있기 때문에, 동작 전류를 저감함과 동시에, 이 고주파전력 증폭회로를 사용한 휴대전화기에 있어서는 통화시간 및 전지 수명이 길어지게 된다.
바람직하게는, 상기 복수의 출력 반도체 증폭소자의 제어단자에 인가되는 바이어스 전압의 변화율은, 반도체 증폭소자의 문턱치 전압보다도 높은 제1 전압까지는 초단보다도 종단측의 제1 반도체 증폭소자의 바이어스 전압변화율만큼 작고, 상기 제1 전압을 초과한 영역에서는 초단보다도 종단측의 제1 반도체 증폭소자의 바이어스 전압변화율만큼 크게 되도록 제어한다. 이것에 의해, 제어전압이 낮은 저출력시의 효율을 향상시킬수 있음과 동시에, 제어전압이 높을 때는 큰 출력전력이 얻어지도록 구동할 수 있게 된다. 또한, 상기 제1 전압으로는, 상기 제1 반도체 증폭소자의 문턱치 전압보다도 0.1~0.5V 높은 전압으로 하는 것이 바람직하다.
또, 상기 복수의 제1 반도체 증폭소자의 제어단자에 인가되는 각 바이어스 전압의 변화율은, 상기 제1 전압보다도 높은 제2 전압 이상에서는 더 크게 되도록 제어한다. 이것에 의해, 보다 효율이 좋은 상태에서 소망의 출력전력이 얻어지도록 구동할 수 있게 된다.
또한, 상기 바이어스 제어회로는, 입력되는 제어전압이 상기 제1 전압보다도 낮은 제3 전압에 도달할 때까지는, 상기 제1 반도체 증폭소자의 바이어스 전압을 실질적으로「0」으로 하고, 상기 제어전압이 상기 제3 전압에 도달한 후에, 소정의 초기 바이어스 전압을 인가하여 각 제1 반도체 증폭소자에 각각 전류를 흘리도록 구성한다. 이것에 의해, 제어전압이「0」에 가까울 때 고주파전력 증폭회로를 오프상태로 하여 출력전력(누설 전력, 아이솔레이션)을 매우 작게 할 수 있음과 동시에, 제어전압이 0V일 때 고주파전력 증폭회로에 흐르는 전류(누설전류)도 작게하는 데드 밴드를 형성할 수 있다.
또한, 상기 바이어스 제어회로는, 상기 제어전압을 전류로 변환하는 전압-전류 변환회로(11)와, 그 전압-전류 변환회로에서 공급되는 전류를 전압으로 변환하는 제1 저항(R12)과, 제1 정전류원(Ic) 및 이것과 직렬로 접속된 제2 반도체 증폭소자(Q12)를 갖고 그 제2 반도체 증폭소자의 문턱치 전압에 상당하는 전압을 발생하는 제어전압 생성회로(12)와, 그 제어전압 생성회로에서 생성된 전압과 상기 제1저항에서 변환된 전압과의 합성전압에 따른 전류를 생성하는 제3 반도체 증폭소자(Q16)와, 그 제3 반도체 증폭소자의 제어단자에 접속되어 상기 전압-전류 변환회로에서 공급되는 전류를 인입하는 제2 정전류원(Ir)과, 상기 제3 반도체 증폭소자에 흐르는 전류와 동일한 특성의 전류를 흘리는 전류 버퍼회로(13)와, 그 전류 버퍼회로에 흐르는 전류를 전압으로 변환하여 상기 제1 반도체 증폭소자를 구동하는 전류-전압 변환수단(R13)을 구비하도록 구성되고, 상기 제2 정전류원의 전류치가 상기 제1 반도체 증폭소자마다 다르게 되도록 설정됨으로써 각 제1 반도체 증폭소자에 전류가 흐르기 시작하는 제어전압의 레벨이 다르게 되도록 구성한다. 이것에 의해, 제어전압이 낮은 영역 특히 반도체 증폭소자 게인 변화가 큰 문턱치 전압근방의 영역에서 각 제1 반도체 증폭소자의 바이어스 전압의 변화율을 작게 할 수 있기 때문에, 출력전력의 제어성이 향상함과 동시에, 제2 정전류원(Ir)의 전류치를 바꾸는 것만으로 각 제1 반도체 증폭소자에 전류가 흐르기 시작하는 제어전압의 레벨을 다르게 할 수 있고, 사용하는 제1 반도체 소자에 따른 출력 특성을 용이하게 얻을 수 있다.
또한, 상기 복수의 제1 반도체 증폭소자와 각각 전류 미러회로를 구성하도록 접속된 반도체 증폭소자(Q10, Q20, Q30)를 구비하고, 상기 바이어스 제어회로는, 상기 제어전압을 전류로 변환하는 전압-전류 변환회로와, 그 전압-전류 변환회로에서 공급되는 전류를 전압으로 변환하는 제1 저항과, 제1 정전류원 및 이것과 직렬로 접속된 제2 반도체 증폭소자를 갖고 그 제2 반도체 증폭소자의 문턱치 전압에 상당하는 전압을 발생하는 제어전압 생성회로와, 그 제어전압 생성회로에서 생성된전압과 상기 제1 저항에서 변환된 전압과의 합성전압에 따른 전류를 생성하는 제3 반도체 증폭소자와, 그 제3 반도체 증폭소자의 제어단자에 접속되어 상기 전압-전류 변환회로에서 공급되는 전류를 인입하는 제2 정전류원을 포함하고, 상기 제3 반도체 증폭소자에 흐르는 전류와 동일한 특성의 전류를, 상기 전류 미러회로를 구성하도록 접속된 반도체 증폭소자에 각각 흘리고, 상기 제1 반도체 증폭소자를 구동하도록 구성되며, 상기 제2 정전류원의 전류치가 상기 제1 반도체 증폭소자마다 다르게 되도록 설정됨으로써 각 제1 반도체 증폭소자에 전류가 흐르기 시작하는 제어전압의 레벨이 다르게 되도록 구성한다.
이것에 의해, 제2 정전류원(Ir)의 전류치를 바꾸는 것만으로 각 제1 반도체 증폭소자에 흐르기 시작하는 제어전압의 레벨을 다르게 할 수 있고, 사용하는 제1 반도체 소자에 따른 출력 특성을 용이하게 얻을 수 있음과 동시에, 제1 반도체 증폭소자가 소정의 특성을 가지는 전류로 구동되기 때문에, 제1 반도체 증폭소자의 문턱치 전압 등의 특성이 변동하여도 그것에 의존하지 않는 출력 특성을 가지는 고주파전력 증폭회로를 얻을 수 있게 된다.
또, 상기 바이어스 제어회로는, 각각 상기 제어전압에 비례한 전류를 흘리는 복수의 제1 전류원(Q42, Q43, Q44)과, 상기 제어전압에 관계없이 각각 다른 크기의 전류를 흘리는 복수의 제2 정전류원(Q46, Q49, Q52)을 포함하고, 상기 복수의 제1 전류원의 전류에서 각각 대응하는 제2 정전류원의 전류를 뺀 전류를 합성하여 제어전류(Ia1)를 생성하고, 그 제어전류를 전압으로 변환하여 상기 제1 반도체 증폭소자를 구동 혹은 상기 제어전류와 동일한 특성의 전류를 상기 제1 반도체 증폭소자에 흘려서 구동함으로써, 상기 제어전압에 따라 바이어스 전압변화율이 변경되도록 구성한다. 이렇게 하여도, 각 제1 반도체 증폭소자에 전류가 흐르기 시작하는 제어전압의 레벨이 다른 회로를 실현할 수 있다.
또한, 상기 바이어스 제어회로는, 한쪽의 입력단자에 각각 제어전압이 공통으로 인가되고, 다른쪽의 입력단자에는 상기 제1 전압과 제2 전압이 각각 비교전압으로서 인가된 복수의 차동 증폭회로(GM-AMP1~GM-AMP4)와, 이들 차동 증폭회로의 출력에 따라 각각 전류를 흘리는 복수의 전류회로(Q31~Q38)를 포함하고, 상기 복수의 전류회로에서 공급되는 전류를 합성한 전류를 전압으로 변환하여 상기 제1 반도체 증폭소자를 구동 혹은 상기 합성전류와 동일한 특성의 전류를 상기 제1 반도체 증폭소자에 흘려 구동함으로써, 상기 제어전압에 따라 바이어스 전압변화율이 변경되도록 구성한다. 이렇게 하여도 각 제1 반도체 증폭소자에 전류가 흐르기 시작하는 제어전압의 레벨이 다른 회로를 실현할 수 있다.
또, 상기 전압-전류 변환회로는, 상기 제어전압(Vapc)이 한쪽의 입력단자에 인가된 차동 증폭회로(114)와, 상기 제어전압이 상기 소정의 전압에 도달해 있는가 아닌가를 검출하는 비교회로(113)를 포함하고, 상기 차동 증폭회로의 부하소자와 병렬로 스위치 소자(Q26)가 설치되고, 그 스위치 소자가 상기 비교회로의 출력에 따라 온, 오프 제어되는 것에 의해, 상기 제어전압이 소정의 전압에 도달할 때까지는 상기 제1 반도체 증폭소자에 전류를 흐르지 않도록 하고, 상기 제어전압이 상기 소정의 전압에 도달한 후에, 소정의 초기 바이어스 전압을 인가하여 각 제1 반도체 증폭소자에 각각 전류를 흘리도록 구성한다. 이것에 의해, 제어전압이「0」에 가까울 때, 고주파전력 증폭회로를 오프상태로 하여 출력전력을 매우 작게 할 수 있음과 동시에, 제어전압이 0V일때 고주파전력 증폭회로에 흐르는 누설전류가 작게 되는 데드 밴드를 형성하는 회로를 비교적 간단히 실현할 수 있다.
(발명의 실시형태)
이하, 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다. 또한, 본 발명의 실시형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 가지는 것은 동일한 부호를 붙이고, 중복한 설명은 생략한다.
또, 이하의 실시예에 있어서는, 반도체 증폭소자의 예로서 전계효과 트랜지스터(FET)를 개시하지만, 반도체 증폭소자는 전계효과 트랜지스터에 한정되는 것은 아니고, 바이폴라 트랜지스터, 헤테로접합 바이폴라 트랜지스터(HBT), HEMT(high-electron-mobility transistor) 등을 포함하고, 또 반도체 증폭소자를 형성하는 반도체 기판에 대해서도 실리콘 기판에 한정되는 것은 아니며, 실리콘-게르마늄 기판이나 갈륨-비소 기판 등을 포함하는 것이다.
도 1은 전계효과 트랜지스터를 3단으로 종속 접속한 본 발명의 제1 실시형태에 관한 고주파전력 증폭회로(고주파 전력증폭기 모듈)의 회로 구성을 나타낸다.
본 실시형태의 고주파 전력증폭기 모듈(100)은, 능동소자로서 복수의 전계효과 트랜지스터(이하, 간단히 트랜지스터라고도 호칭한다)를 순차 종속 접속하여 회로적으로 다단 구성으로 한 구조로 되어 있다. 즉, 초단(初段) 트랜지스터(Q1)의 드레인 단자에 중단(中段) 트랜지스터(Q2)의 게이트 단자를 접속하고, 이 중단 트랜지스터(Q2)의 드레인 단자에 종단(終段) 트랜지스터(Q3)의 게이트 단자를 접속한3단 구성으로 되어 있다.
본 실시형태의 고주파 전력증폭기 모듈(100)은, 무선 통신장치로서 휴대전화기용의 고주파 전력증폭기 모듈로서 사용하는 경우에 유효하다. 특히 제한되는 것은 아니지만, 본 실시형태에서는 종단 트랜지스터(Q3)가 디스크리트의 부품(출력파워 MOSFET 등)으로 구성되고, 초단 및 중단의 트랜지스터(Q1, Q2) 및 바이어스 제어회로(10)는 1개의 반도체 칩상에 반도체 집적회로로서 구성된다. 또, 컨덴서(C1, C2, C3, C4)는 외부 소자로서 접속된다.
본 실시형태의 고주파 전력증폭기 모듈(100)은, 초단 트랜지스터(Q1)의 게이트 단자에 용량소자(C1)를 통해서 고주파신호(Pin)가 입력되고, 종단 트랜지스터(Q3)의 드레인 단자가 용량소자(C4)를 통해서 출력단자(Pout)에 접속되어 있고, 고주파신호(RFin)의 직류성분을 컷트하고 교류성분을 증폭하여 출력한다. 그리고, 이때의 출력전력이 바이어스 제어회로(10)에 의해 제어된다.
또한, 도 1에 있어서, 부호 MS1~MS6은 각각 각단 사이의 임피던스 정합을 취하기 위한 인덕턴스 소자로서 작용하는 마이크로 스트립 선로이고, 이들은 예컨대 바이어스 제어회로(10)를 포함하는 반도체 칩이 탑재되는 세라믹 기판상에 소망의 인덕턴스 값이 되도록 형성된 동(銅) 등의 도전층 패턴으로 구성된다. 마이크로 스트립 선로(MS1~MS6)와 직렬로 접속된 컨덴서(C1, C2, C3, C4)는 전원전압(Vdd1, Vdd2, Vdd3)과 게이트 바이어스 전압(Vg1, Vg2, Vg3)의 직류전압을 차단하는 기능이 있다.
바이어스 제어회로(10)에는, GSM 방식의 무선 통신장치에서는 자동전력 제어회로에서 출력되는 파워 컨트롤 신호전압(Vapc)이 입력되는 컨트롤 단자와, 출력용 트랜지스터(Q1, Q2, Q3)의 게이트 바이어스 전압(Vg1, Vg2, Vg3)을 출력하는 단자가 설치되어 있다. 또한, 바이어스 제어회로(10)의 출력단자와 출력용 트랜지스터(Q1, Q2, Q3)의 게이트 단자와의 사이에 설치되어 있는 저항(R1, R2, R3)은, 고주파신호가 바이어스 제어회로(10)로 누설되는 것을 방지하기 위한 것이다.
이 실시형태의 바이어스 제어회로(10)는, 예컨대 각단의 출력용 트랜지스터(Q1, Q2, Q3)(이하, 1stFET, 2ndFET, 3rdFET로도 불린다)의 문턱치 전압(Vth)이 예컨대 0.5V일때, 파워 컨트롤 신호전압(Vapc)과 각단의 게이트 바이어스 전압(Vg1, Vg2, Vg3)이 도 2에 나타내는 관계가 되도록 한 바이어스 전압을 발생하도록 구성된다.
구체적으로는, 도 2에 나타내는 바와 같이, 파워 컨트롤 신호전압(Vapc)이 0V일때 1stFET, 2ndFET, 3rdFET의 게이트 바이어스 전압(Vg1, Vg2, Vg3) 즉 Vg1, Vg2, Vg3의 초기치를 VB1, VB2, VB3로 하면, VB1〈 VB2〈 VB3(예컨대, 0.27V〈 0.34V〈 0.47V)의 관계가 되도록 설정되어 있다. 또한, 1stFET, 2ndFET, 3rdFET의 게이트 바이어스 전압(Vg1, Vg2, Vg3)의 변화율(Vapc의 증가에 대한 Vg의 증가 비율)을, ΔVg1/ΔVapc, ΔVg2/ΔVapc, ΔVg3/ΔVapc로 하면, Vapc가 1.7V까지는 ΔVg1/ΔVapc 〉ΔVg2/ΔVapc 〉ΔVg3/ΔVapc(예컨대, 0.26 〉0.22 〉0.16)이고, Vapc가 1.7V 이상에서는 ΔVg1/ΔVapc〈 ΔVg2/ΔVapc〈 ΔVg3/ΔVapc의 관계가 되도록 설정되어 있다. 또, Vapc가 1.7V 이상이라도 Vapc가 2.0V까지는 각 변화율ΔVg1/ΔVapc, ΔVg2/ΔVapc, ΔVg3/ΔVapc가, 예컨대 0.49〈 0.88〈 1.16의 관계가 되고, Vapc가 2.0V 이상에서는 각 변화율은 더 크게 되어 예컨대 0.82〈 0.96〈 2.99의 관계가 되도록 설정되어 있다.
또한, 파워 컨트롤 신호전압(Vapc)의 최대치 2.2V일때 최대 출력전력이 얻어지고 또 비교적 효율이 높은 구동을 행할 수 있도록 하기 위해, 1stFET, 2ndFET, 3rdFET의 게이트 바이어스 전압(Vg1, Vg2, Vg3)이 각각 Vapc의 약 45%, 55%, 75%가 되도록 설정되어 있다. 또한, 효율은, 전단(前段)의 FET의 게이트 바이어스 전압을 높게 하여 종단(終段)의 FET의 게인을 억제한 쪽이 높게 된다. 또, 본 실시형태에있어서는, 각 게이트 바이어스 전압(Vg1, Vg2, Vg3)의 변화율의 대소관계가 역전하는 파워 컨트롤 신호전압(Vapc)의 값은 특별히 한정하는 것은 아니지만, 도 19에 나타내는 바와 같이, 1stFET의 게인 변화가 작게 되는 게이트 바이어스 전압(Vg1)이 문턱치 전압(0.5V)보다 0.2V 정도 높고 또 Vg1〈 Vg2〈 Vg3의 관계에 있는 0.7V에 대응한 값인 1.7V로 하였다.
또한, 도 19는 MOSFET의 게이트 전압(Vgs)과 단위 게이트 폭당의 상호 컨덕턴스(gm)의 관계를 나타내는 특성도이다. 도 19의 그래프에 있어서는, 문턱치 전압(Vth)을 단위 게이트 폭당의 드레인 전류(Ids)가 0.1㎃가 될 때의 게이트 전압(Vth)으로 정의하고 있다. 예컨대, 게이트 폭(Wg)이 20㎜인 경우 문턱치 전압(Vth)은, Ids = 0.2㎃가 되는 Vgs의 값이다. MOSFET에 있어서는 디바이스의 성능 향상을 도모하기 위해, 게이트 길이(Lg)의 미세화가 행해진다. 일반적으로 Lg의 미세화를 행하면 Vth는 높게 되는 방향이다. 도 19에는 Vth = 0.8V의 칩의 MOSFET의 게이트 전압(Vgs)과 단위 게이트 폭당의 상호 컨덕턴스(gm)의 관계도 나타내고 있다. 여기서, Vth = 0.8V 칩은 Vth = 0.5V 칩을 미세화한 것이고, 도 19의 그래프로부터 gm의 최대치가 약 1.7배로 향상하고 있는 것을 안다. 또, Vth = 0.5V 칩의 gm의 변화율(gm의 상승)은 Vgs = 1V 부근에서 가장 크게 되는 것을 안다. 이 gm의 변화량은 고주파 전력증폭기 모듈의 게인 변화에 크게 영향을 미친다. 특히 Vgs가 Vth보다 0.2V 정도 높게 되는 gm의 상승 시작부분의 영향이 현저하다. 그래서, 이 실시형태에서는, 전술한 바와 같이, 각 게이트 바이어스 전압(Vg1, Vg2, Vg3)의 변화율의 대소관계가 역전하는 파워 컨트롤 신호전압(Vapc)의 값을 1.7V 근방으로 하였다.
도 2에 나타나 있는 본 실시형태의 고주파 전력증폭기 모듈에서 1stFET, 2ndFET, 3rdFET의 게이트 바이어스 전압(Vg1, Vg2, Vg3)의 변화 특성의 특징은 도 20이나 도 23의 종래의 바이어스 회로를 이용한 경우 게이트 바이어스 전압(Vg1, Vg2, Vg3)의 변화를 나타내는 도 21이나 도 24와 도 2를 비교하면 명백해지는 것과 같이, 종래의 바이어스 회로를 이용한 모듈에서는 파워 컨트롤 신호전압(Vapc)이 0V일때는 게이트 바이어스 전압(Vg1, Vg2, Vg3)이 0V에 있어서「0」부터 변화를 개시하고 있는 것에 비해서, 본 실시형태에서는 파워 컨트롤 신호전압(Vapc)가 0V일때 게이트 바이어스 전압(Vg1, Vg2, Vg3)은 각각 약 0.3V, 0.4V, 0.5V이고, 초기치가 오프셋을 가지는 점에 있다.
도 3은 본 실시형태의 고주파 전력증폭기 모듈에서 파워 컨트롤 신호전압(Vapc)과 출력전력(Pout)과의 관계를 나타내는 그래프이다. 도 3의 그래프와 도 20이나 도 23의 종래의 바이어스 회로를 이용한 모듈의 Vapc와 출력전력(Pout)의 관계를 나타내는 도 22이나 도 25의 그래프를 비교하면, 본 실시형태의 모듈에서는 출력전력(Pout)은 0dBm 부근에서의 기울기 즉 변화율이 작게 되어 있고, 파워 컨트롤 신호전압(Vapc)에 의한 출력전력(Pout)의 제어성이 양호하게 되는 것을 안다.
또, 본 실시형태의 고주파 전력증폭기 모듈의 효율은, 도 4의 그래프에 나타나 있는 바와 같이, 도 20이나 도 23의 종래의 바이어스 회로를 이용한 모듈에 비해 높게 되고, 출력전력(Pout)이 30dBm일때의 효율(Eff)은 종래기술보다도 약 5% 향상하는 것을 안다. 또한, 여기서 모듈의 효율(Eff)은 1stFET, 2ndFET, 3rdFET의 동작전류의 총합을 Id, 동작전류를 Vdd라 하면, Eff = (Pout - Pin)/VddㆍId로 정의된다. 또, 동작전류(Id) 자신도, 도 5의 그래프와 같이, 도 20이나 도 23의 바이어스 회로를 이용한 경우에 비해서 대폭 감소하고, 출력전력(Pout)이 0dBm일때의 동작전류는 종래의 약 4분의 1로 감소하는 것을 안다.
도 6은, 도 1의 고주파 전력증폭기 모듈을 조립한 무선 통신장치(휴대전화기나 자동차 전화기 등의 이동전화기)의 일부를 나타내는 회로 블록도이다.
휴대전화기는, 도 6에 나타나 있는 바와 같이, 변조용의 발진기(VCO)(70)의 발진동작으로 생성된 RF 송신신호가, 고주파 전력증폭기 모듈(100)의 입력단자(Pin)로 입력된다. RF 송신신호는, 고주파 전력증폭기 모듈(100)에서 증폭되고 출력단자(Pout)에서 출력되며, 전력 검출회로(71), 송신필터(72)를 경유하여 안테나(73)에 도달하고, 안테나(73)에서 전파로 되어 송신된다.
한편, 안테나(73)에 의해 수신된 RF 수신신호는 수신회로(80)에서 신호 처리된다. 또, 수신회로(80)에서는 수신 강도신호(SRI)가 출력되고, A/D 변환기(81)에서 디지털신호로 변환되어 컨트롤 로직(82)으로 공급된다. 컨트롤 로직(82)은 파워레벨 지시신호(SPL)를 출력하고, 출력레벨 제어회로(83)의 로직(84)으로 공급된다. 이 로직(84)은 송신되어 온 파워레벨 지시신호(SPL)를 처리하여 제어코드를 생성하고, 생성된 제어코드는 D/A 변환기(85)에서 아날로그 신호로 변환되며, 파워레벨 지시전압(VPL)으로서 자동전력제어(APC)회로(74)로 공급된다. APC 회로(74)는 파워레벨 지시전압(VPL)에 따른 파워 컨트롤 신호(Vapc)를 형성하여 고주파 전력증폭기 모듈(100)로 공급하고, 고주파 전력증폭기 모듈(100)은 이 신호에 따라서 출력 트랜지스터를 구동한다. 또한, 90은 고주파 전력증폭기 모듈(100)에 전원전압(Vdd)을 공급하는 전지이다.
이상과 같이, 도 1의 실시형태의 고주파 전력증폭기 모듈(100)을 사용한 휴대전화기에 있어서는, 파워레벨 지시신호(VPL)에 의거해서 자동전력 제어회로(APC회로)에서 출력되는 파워 컨트롤 신호전압(Vapc)에 따라 바이어스 제어회로(10)가 각 출력 트랜지스터(Q1, Q2, Q3)의 게이트 전압을 제어할 때, 파워 컨트롤 신호전압(Vapc)이 낮은 동안은 각 게이트의 바이어스 전압(Vg)의 변화율(ΔVg/ΔVapc)을 작게 하고, 각 출력 트랜지스터의 게인 변화가 작게 된 후에는 ΔVg/ΔVapc를 크게 하고 있다. 그 때문에, FET의 문턱치 전압의 근방에 있어서 파워 컨트롤 신호전압(Vapc)의 약간의 변화로 모듈의 출력전력(Pout)이 크게 변화하는 것이 방지되고, 출력전력의 제어성이 향상한다.
또, 각 출력 트랜지스터(Q1, Q2, Q3)의 게이트 바이어스 전압(Vg1, Vg2, Vg3)을 도 2와 같은 관계가 되도록 설정하고 있기 때문에, 최종단의 출력 트랜지스터(Q3)를 매우 효율이 높은 상태로 동작시킬수 있어, 이것에 의해 특히 저출력시의 효율이 향상하고, 소비전류가 저감하므로, 휴대전화기의 통화시간 및 전지 수명이 길어진다.
도 7은 본 실시형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로(10)의 구체예를 나타낸다. 또한, 도 7은 3단의 출력용 트랜지스터(Q1, Q2, Q3)중 초단의 출력용 트랜지스터(Q1)의 게이트 바이어스 전압(Vg1)을 발생하는 부분을 나타낸다. 다른 출력용 트랜지스터(Q2, Q3)의 게이트 바이어스 전압(Vg2, Vg3)도 같은 구성의 회로에 의해 생성된다.
도 7의 바이어스 제어회로(10)는 APC회로에서 공급되는 파워 컨트롤 신호전압(Vapc)이 비반전 입력단자로 인가된 OP앰프(AMP1), 그 OP앰프의 부상측 출력전압이 게이트 단자로 인가된 전계효과 트랜지스터(Q11), 그 전계효과 트랜지스터(Q11)와 직렬로 접속된 저항(R11)으로 이루어지는 V/I 변환회로(11)와, 정전류원(Ic), 그 정전류원(Ic)과 직렬로 접속되어 다이오드로서 작용하는 전계효과 트랜지스터(Q12), 그 트랜지스터(Q12)의 드레인 전압이 비반전 입력단자로 입력되어 전압 폴로워로서 동작하는 OP앰프(AMP2), 상기 OP앰프(AMP1)의 부상측에 출력전압이 게이트 단자로 인가된 전계효과 트랜지스터(Q13), 그 트랜지스터(Q13)와 직렬로 접속된 정전류원(Ir), 상기 OP앰프(AMP2)의 출력단자와 트랜지스터(Q13)의 드레인 단자와의 사이에 접속된 저항(R12)으로 이루어지는 전류(2승) 변환회로(12)와, 상기 저항(R12)과 트랜지스터(Q13)의 접속노드에 게이트 단자가 접속된 전압-전류변환 트랜지스터(Q16), 그 트랜지스터(Q16)와 직렬로 접속된 트랜지스터(Q14), 그 트랜지스터(Q14)와 게이트 공통 접속된 트랜지스터(Q15)로 이루어지는 전류 버퍼회로(13)와, 상기 트랜지스터(Q15)와 직렬로 접속되어 전류를 전압으로 변환하는 저항(R13)으로 구성되어 있다. 또한, 트랜지스터(Q11과 Q13, Q14와 Q15)는 각각 컨류 미러회로를 구성하고 있다.
다음에, 도 7의 바이어스 제어회로(10)의 동작을 설명한다.
도 7의 바이어스 제어회로(10)는 V/I 변환회로(11)에 의해, 도 8a에 나타내는 바와 같이, 파워 컨트롤 신호전압(Vapc)에 비례한 전류(Io)가 트랜지스터(Q11, Q13)에 흐른다. 또, 전류(2승) 변환회로(12)의 트랜지스터(Q12)가 게이트와 드레인이 결합된 다이오드 접속으로 되어 있는 것에 의해, 그 문턱치 전압(Vgs1)에 상당하는 전압(Va11)을 드레인 단자에서 앰프(AMP2)로 출력하고, 앰프(AMP2)는 입력전압과 동일한 레벨 즉 트랜지스터(Q12)의 문턱치 전압(Vgs1)과 동일한 레벨의 전압(Va12)을 출력한다.
여기서, 정전류원(Ir)이 없는 것으로 생각하면, 트랜지스터(Q13)에서의 전류(Io)는 저항(R12)을 통해서 앰프(AMP2)의 출력단자에서 앰프 내부로 유입한다. 그 때문에, 트랜지스터(Q16)의 게이트 전압(Vr1)은, 앰프(AMP2)의 출력전압 즉 MOSFET(Q12)의 문턱치 전압(Vgs1)보다도 R12ㆍIo만큼 높은 전압(Vgs1 + R12ㆍIo)이된다.
상기 수식에서 전류(Io)는 제어전압(Vapc)에 비례하고 있다. 그 때문에, 트랜지스터(Q16)의 게이트 전압(Vr1)은 제어전압(Vapc)에 비례하여 거의 직선적으로 변화하게 된다. 여기서, 통상의 전계효과 트랜지스터의 드레인 전류는, 게이트 전압의 2승에 비례해서 변화하므로, 트랜지스터(Q16)의 드레인 전류(Id1)는 Vr1의 2승에 비례하여 변화하고, 도 8b와 같은 곡선 a에 따라 변화하게 된다. 그리고, 이 실시예에서는, 상기 트랜지스터(Q12, Q16)는, 1개의 반도체 칩상에 형성되어 있기 때문에 문턱치 전압의 변동은 같다. 결국, Q12의 문턱치 전압이 높아지게 되면 Q16의 문턱치 전압과 동일한 만큼 높아지게 되고, Q16의 문턱치 전압이 낮아지게 되면 Q12의 문턱치 전압도 동일한 만큼 낮아지게 된다.
그 결과, 트랜지스터(Q16)에 흐르는 전류(Id1)는 문턱치 전압의 변동에 관계없이 일정한 특성으로 변화하게 된다. 그리고, 이 전류(Id1)가 트랜지스터(Q14, Q15)로 이루어지는 전류 미러회로를 통해서 저항(R13)에 흘러 전압으로 변환되어 출력 트랜지스터(Q1)(또는 Q2, Q3)의 게이트 단자에 인가되게 된다. 그 때문에, 출력 트랜지스터(Q1)(또는 Q2, Q3)에는 Q12의 드레인 전류특성과 동일한 전류특성을 가지는 전류가 흐르게 된다. 결국, 프로세스의 변동이나 온도 변화에 기인하여 출력 트랜지스터(Q1)(또는 Q2, Q3)의 문턱치 전압이 소망의 값에서 벗어나도, 프로세스나 온도 변화에 의존하지 않는 출력 특성이 얻어진다.
또한, 정전류원(Ir)에 흐르는 전류를 고려한 경우에는, 이 전류에 의해 트랜지스터(Q13)에서 저항(R12)을 통해서 앰프(AMP2)의 내부로 유입하는 전류가 감소되기 때문에, 트랜지스터(Q16)의 게이트 전압(Vr1)은, Vgs1 + R12ㆍIo - R12ㆍIr이 된다. 결국, 정전류원(Ir)이 있을 때의 트랜지스터(Q16)의 게이트 전압(Vr1)은 정전류원(Ir)이 없을 때의 트랜지스터(Q16)의 게이트 전압보다도 R12ㆍIr만큼 낮은 전압이 된다. 그 때문에, Q16의 전류(Id1)는 Io가 Ir에 일치한 시점에서 제어전압(Vapc)의 2승에 비례하여 변화하게 된다. 따라서, 이 정전류(Ir)의 크기를 각 출력용 트랜지스터(Q1, Q2, Q3)마다 다르게 함으로써, 도 8b에 부호 a, b, c로 나타나 있는 바와 같이, 드레인 전류(Id1)의 변화의 개시점을 어긋나게 하고, 게이트 바이어스 전압(Vg)의 초기치에 도 2에 나타내는 것과 같은 오프셋을 부여함과 동시에, 정전류(Ir)의 크기를 적절히 설정함으로써 Vapc = 1.7V인 곳에서 Vg의 변화율의 대소 관계를 역전시킬수 있다.
또, 도 7의 바이어스 제어회로(10)는, 저항(R12)의 값이나 정전류원(Ir)의 전류치, 전류 미러회로를 이루는 전계효과 트랜지스터(Q14, Q15)의 크기의 비를 적절히 선택함으로써, 게이트 바이어스 전압(Vg1, Vg2, Vg3)의 초기치나 변화율을 임의로 조정할 수 있다. 또한, 제1 실시형태에 있어서는, Vapc가 1.7V 이상인 영역에서 도 2에 나타내는 게이트 바이어스 전압(Vg)의 변화 특성을, MOSFET의 게이트 전압-드레인 전류 특성으로 주고 있지만, 이것에 한정되는 것은 아니고, 이하의 실시형태에서 설명하는 방식에 의해서도 유사한 특성을 실현할 수 있다.
도 9는, 본 발명의 제2 실시형태의 고주파 전력증폭기 모듈에서 파워 컨트롤 신호전압(Vapc)과 각단의 게이트 바이어스 전압(Vg1, Vg2, Vg3)과의 관계를 나타내는 그래프이다. 제2 실시형태의 고주파 전력증폭기 모듈에서 다른 것은, 도 2의 그래프와 비교하여 명백해지는 바와 같이, 파워 컨트롤 신호전압(Vapc)이 2.0V 이하일 때 각단의 게이트 바이어스 전압(Vg1, Vg2, Vg3)이 0V가 되는 데드 밴드(제어 금지영역)(DB)를 설치한 점이다. 이 데드 밴드(DB)는, 파워 컨트롤 신호전압(Vapc)이 0.2V 이하일 때, 고주파 전력증폭기 모듈을 오프상태로 하여 출력전력(누설전력, 아이솔레이션)을 매우 작게 할 수 있다는 효과가 있다. 또, 파워 컨트롤 신호전압(Vapc)이 0V일때 고주파 전력증폭기 모듈에 흐르는 전류(누설 전류)도 작게 하는 효과가 있다.
도 10은, 상기 게이트 바이어스 전압(Vg1, Vg2, Vg3)이 도 9에 나타낸 데드 밴드(DB)를 갖도록 생성하는 바이어스 제어회로의 주요부를 나타낸다. 또한, 도 10의 회로는 도 7에 나타나 있는 바이어스 제어회로(10)에서의 전압-전류 변환회로(11) 대신 이용하는 것으로 도 9에 나타낸 데드 밴드(DB)를 가지는 게이트 바이어스 전압(Vg1, Vg2, Vg3)을 생성할 수 있다. 도 10에 나타나 있는 바와 같이, 이 실시예의 회로는, 밴드 갭 레퍼런스 회로와 같은 정전압(Vref)을 발생하는 정전압회로(111)와, 이 정전압(Vref)을 분압하여 0.2V와 같은 비교전압(Vc)을 발생하는 저항 분압회로(112)와, 발생된 비교전압(Vc)과 파워 컨트롤 신호전압(Vapc)을 비교하는 비교기(113)와, 차동앰프(114)로 구성된다.
이 실시예에서의 차동앰프(114)는, 차동입력 트랜지스터(Q21, Q22)와 액티브 부하 트랜지스터(Q23, Q24)와 정전류원(I25)으로 이루어지는 통상의 차동앰프에 부가하여 한쪽의 부하 트랜지스터(Q23)와 병렬로 트랜지스터(Q26)가 설치되고, 이 트랜지스터(Q26)의 베이스 단자에 상기 비교기(113)의 출력전압이 인가되고 있다. 이것에 의해, 파워 컨트롤 신호전압(Vapc)이 비교전압(Vrc)(0.2V)보다도 낮을 때는 비교기(113)의 출력이 로레벨로 되어 트랜지스터(Q26)을 온시켜, 차동앰프(114)의 출력노드의 전위를 Vdd로 인상하는 것으로 도 7의 전류 변환회로(12)의 트랜지스터(Q13)를 오프시켜 전류(Io)를「0」으로 하는 데드 밴드(DB)가 생성된다. 한편, 파워 컨트롤 신호전압(Vapc)이 비교전압(Vrc)(0.2V)보다도 높을 때는 비교기(113)의 출력이 하이레벨로 되어 트랜지스터(Q26)를 오프시키기 때문에, 차동앰프(114)는 통상의 앰프로서 동작하고, 입력전압인 파워 컨트롤 신호전압(Vapc)에 따른 전압을 출력한다. 그 때문에, 도 7의 전류 변환회로(12)의 트랜지스터(Q13)는 파워 컨트롤 신호전압(Vapc)에 비례한 전류(Io)를 흘리게 된다.
도 11은 본 발명의 제3 실실형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로(1단분 주요부만)의 구체적인 회로 구성예를, 또한 도 12a 및 12b는 그 바이어스 제어회로의 특성도를 나타낸다. 도 11의 바이어스 제어회로는 도 7의 바이어스 제어회로와 거의 동일한 구성을 가진다. 다른 것은 전류 버퍼회로(13)를 구성하는 전계효과 트랜지스터(Q12, Q16) 대신에 바이폴라 트랜지스터(Q22, Q26)를 사용하고 있는 점이다.
일반적으로 바이폴라 트랜지스터의 콜렉터 전류는, 베이스 전압의 지수함수로 나타내므로, 이 실시예에 있어서 전류 버퍼회로(13)내의 트랜지스터(Q26)에 흐르는 콜렉터 전류(Id2)는 베이스 전위(Vr2)의 변화에 대해서 지수함수적으로 변화하고, 도 12b에 나타낸 곡선이 된다. 그리고, 이 전류(Id2)와 동일한 특성의 전류가 출력용 트랜지스터(Q1, Q2, Q3)에 흐르는 것으로 된다. 이와 같이 출력용 트랜지스터(Q1, Q2, Q3)의 바이어스 전류를 지수함수로 함으로써, 제1 실시형태의 바이어스 제어회로와 같이, 파워 컨트롤 신호전압(Vapc)이 작을 때 게이트 바이어스 전압의 변화율을 작게 하고, Vapc가 클때의 게이트 바이어스 전압의 변화율을 크게 할 수 있고, FET의 문턱치 전압 근방에서 출력전력의 제어성을 높일 수 있다.
도 13은 본 발명의 제4 실시형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로의 구체적인 회로 구성예를, 또한 도 14는 그 바이어스 제어회로의 동작 특성도를 나타낸다. 또, 도 15에는, 도 14 그래프의 일부분(Vapc가 0~1V인 부분)을 확대해서 나타낸다.
본 실시형태는, 바이어스 제어회로(10)를 전류 출력회로로 함과 동시에, 출력용 트랜지스터(Q1, Q2, Q3)와 각각 전류 미러 접속된 전계효과 트랜지스터(Q10, Q20, Q30)를 설치하고, 바이어스 제어회로(10)에서 FET의 게이트 드레인 전류특성에 따른 전류(Ig1, Ig2, Ig3)를 흘려 출력용 트랜지스터(Q1, Q2, Q3)를 전류로 바이어스 하도록 한 것이다.
본 실시형태의 바이어스 제어회로(10)는, 예컨대 각단의 출력용 트랜지스터(1stFET, 2ndFET, 3rdFET)의 문턱치 전압(Vth)이 0.5V일때, 파워 컨트롤 신호전압(Vapc)에 대해서 각단의 게이트 바이어스 전류(Ig1, Ig2, Ig3)가 도 14 및 도 15에 나타낸 관계를 갖고 변화하는 바이어스 전류를 발생하는 회로로서 구성된다. 구체적으로는, 본 실시형태의 파워 컨트롤 신호전압(Vapc)과 각단의 게이트 바이어스 전류(Ig1, Ig2, Ig3)의 관계는, 도 14에 나타내는 바와 같이 Ig1〈 Ig2〈 Ig3이고, 1stFET, 2ndFET, 3rdFET의 게이트 바이어스 전류가 0㎃가 되는 Vapc를VI1, VI2, VI3라 하면, VI1 〉VI2 〉VI3(예컨대, 0.8V 〉0.5 〉0.2V)의 관계가 되도록 설정된다.
본 실시예의 고주파 전력증폭기 모듈에서 파워 컨트롤 신호전압(Vapc)과 출력전력(Pout)과의 관계는, 제1 실시형태의 고주파 전력증폭기 모듈과 같고, 출력전력이 30dBm일때의 효율과 출력전력이 0dBm일때의 동작전류도 제1 실시형태의 고주파 전력증폭기 모듈과 같이 향상한다.
도 16은, 본 발명의 제4 실시형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로(1단분 주요부만)의 구체적인 회로예를, 또 도 17a 및 17b는 그 바이어스 제어회로의 동작 특성도를 나타낸다.
본 실시형태의 고주파 전력증폭기 모듈에서 바이어스 제어회로는, 도 16에 나타내는 바와 같이, 파워 컨트롤 신호전압(Vapc)과 기준전압(Vref1, Vref2, Vref3, Vref4)을 입력으로 하는 전압입력 전류출력형의 차동 증폭회로(이하, gm앰프라 한다)(GM-AMP1, GM-AMP2, GM-AMP3, GM-AMP4)와, 그 gm 앰프에 의해 입력전압(Vapc)에 대응한 전류(Ia1, Ia2, Ia3, Ia4)를 흘려 전류 미러회로를 이루는 전계효과 트랜지스터의 쌍(Q31과 Q32, Q33과 Q34, Q35와 Q36, Q37과 Q38)에서 전류출력형 바이어스 제어회로로서 구성되어 있다.
상기 기준전압은, Vref1〈 Vref2〈 Vref3〈 Vref4의 관계가 되도록 설정된다. 또, 각 gm 앰프(GM-AMP1, GM-AMP2, GM-AMP3, GM-AMP4)는, 그들의 게인(전류증부율)(G1, G2, G3, G4)이 G1〈 G2〈 G3〈 G4의 관계가 되도록 구성되어 있다.
본 실시예의 바이어스 제어회로는, 도 17a에 나타내는 바와 같이, 각 기준전압(Vref1, Vref2, Vref3, Vref4)에 도달할 때까지는, 각 전류 미러회로의 전류(Ia1, Ia2, Ia3, Ia4)가 Vapc에 비례하여 증가하고 그 후는 앰프의 gm 특성에 따라 출력이 급속히 증가하도록 gm 앰프가 동작하고, 이들 전류(Ia1, Ia2, Ia3, Ia4)를 가산하여 게이트 바이어스 전류(Ig1)로서 출력한다. 이것에 의해, 게이트 바이어스 전류(Ig1)는 도 17b에 나타내는 바와 같이 파워 컨트롤 신호전압(Vapc)에 따라서 도 17b와 같이 전류변화율이 단계적으로 변화하게 된다.
그리고, 이 게이트 바이어스 전류(Ig1)가, 도 13에 나타나 있는 실시형태와 같이 출력용 트랜지스터(Q1)와 전류 미러 접속되어 있는 트랜지스터(Q10)에 드레인 전류로서 흐르고, 출력용 트랜지스터(Q1)가 소망의 동작 특성으로 구동된다. 다른 출력용 트랜지스터(Q2, Q3)의 바이어스 제어회로도 같고, 각 출력용 트랜지스터(Q1, Q2, Q3)마다 앰프로 입력되는 기준전압(Vref1, Vref2, Vref3, Vref4)을 다르게 하여 각각의 동작 특성을 조정함으로써 가장 효율 좋게 소망의 출력이 얻어지도록 구동시킬수 있다.
도 18은 본 발명의 고주파 전력증폭기 모듈에서 다른 바이어스 제어회로(1단분 주요부만)의 구체적인 회로 예를 나타낸다. 본 실시예의 바이어스 제어회로는 도 7에 나타나 있는 제1 실시형태의 바이어스 제어회로에서의 전류 변환회로(12)를, 도 18에 나타나 있는 바와 같이 복수의 전류 미러회로로 구성된 전류 합성회로(12')로 치환한 것이다.
구체적으로는, 전압-전류 변환회로(11)의 출력전압으로 전류(Io)를 흘려 트랜지스터(Q11)와 전류 미러회로를 구성하는 트랜지스터(Q42, Q43, Q44)와, 이들의각 트랜지스터(Q42, Q43, Q44)와 직렬로 접속됨과 동시에 정전류원(Ic)과 직렬의 다이오드 접속의 트랜지스터(Q12)와 전류 미러회로를 구성하도록 접속된 트랜지스터(Q46, Q49, Q52)와, 이들의 각 트랜지스터(Q46, Q49, Q52)와 병렬로 접속됨과 동시에 상기 각 트랜지스터(Q42, Q43, Q44)와 직렬로 접속된 트랜지스터(Q47, Q50, Q53)와, 이들의 각 트랜지스터(Q47, Q50, Q53)와 전류 미러회로를 구성하도록 접속된 트랜지스터(Q48, Q51, Q54)로 구성되어 있다.
그리고, 상기 트랜지스터(Q48, Q51, Q54)의 드레인 전류를 가산한 전류(Ia1)가 전류 버퍼회로(13)의 트랜지스터(Q14)에 흐르고, 트랜지스터(Q15)로 전사되며, Q15의 드레인 전류가 바이어스 전류(Ig1)로서 출력되도록 되어 있다. 또한, 트랜지스터(Q48, Q51, Q54)의 드레인 전류는, 제어전압(Vapc)에 비례한 전류를 흘리는 트랜지스터(Q42, Q43, Q44)의 드레인 전류(Ib1, Ib2, Ib3)로부터, 트랜지스터(Q46, Q49, Q52)의 드레인 전류(Ioffset1, Ioffset2, Ioffset3)를 뺀 전류가 된다.
본 실시예의 바이어스 제어회로에서는, 예컨대 전계효과 트랜지스터(Q47, Q48, Q50, Q53)를 동일한 크기로 하고, 전계효과 트랜지스터(Q51)를 Q47의 대개 20배, 전계효과 트랜지스터(Q54)를 Q47의 대개 27배로 한다. 이것에 의해, 본 실시예의 바이어스 제어회로는, 전류 미러회로인 전계효과 트랜지스터(Q42, Q43, Q44)의 전류(Ib1, Ib2, Ib3)가 각각 소정의 오프셋 전류(Ioffset1, Ioffset2, Ioffset3)에 도달하면 전계효과 트랜지스터(Q48, Q51, Q54)에 전류가 흘러, 이들이 가산된 전류(Ia1)가 전계효과 트랜지스터(Q55, Q56)의 전류 미러회로에서, Q55와 Q56의 크기의 비예 따라 증폭되고, 소망의 게이트 바이어스 전류(Ig1)로서 출력된다. 이렇게 구성하여도, 파워 컨트롤 신호전압(Vapc)에 따라서 도 17b와 같이 전류변화율이 단계적으로 변화하는 게이트 바이어스 전류(Ig1~Ig3)를 생성할 수 있다.
도 26은, 상기 실시예의 고주파전력 증폭회로를 응용한 휴대전화기의 전체 구성을 나타내는 블록도이다.
이 실시예의 휴대전화기는, 표시부로서의 액정패널(200), 송수신용의 안테나(321), 음성출력용의 스피커(322), 음성입력용의 마이크로폰(323), 상기 액정패널(200)을 구동하여 표시를 행하게 하는 액정 컨트롤 드라이버(310), 스피커(322)나 마이크로폰 신호의 입출력을 행하는 음성 인터페이스(330), 안테나(321)를 통해서 GSM 방식 등으로 휴대전화 통신을 행하는 고주파 인터페이스(340), 음성신호나 송수신 신호에 관한 신호처리를 행하는 DSP(Digital Signal Processor)(351), 커스텀 기능(유저 논리)을 제공하는 ASIC(Application Specific Integrated Circuits)(352), 표시제어를 포함하는 장치 전체의 제어를 행하는 마이크로 프로세서 혹은 마이크로 컴퓨터 등으로 이루어지는 시스템 제어장치(353) 및 데이터나 프로그램의 기억용 메모리(360), 발진회로(OSC)(370) 등을 구비해서 이루어진다. 상기 DSP(351), ASIC(352) 및 시스템 제어장치로서의 마이크로 컴퓨터(353)에 의해, 소위 베이스 밴드부(350)가 구성된다. 상기 실시예의 고주파전력 증폭회로는, 고주파 인터페이스(340)의 송신출력부에 사용된다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 의거해서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다. 예컨대, 상기 실시예에서는, 출력용 트랜지스터를 3단 접속하고 있지만, 2단 구성 혹은 4단 이상이라도 된다. 또, 상기 실시예에서는, 최종단의 출력용 트랜지스터(Q3) 및 이것과 전류 미러 접속된 트랜지스터(Q30)를 다른 칩에서 구성하고 있는 것으로 설명하였지만, 다른 출력용 트랜지스터(Q1, Q2)와 같이 바이어스 회로와 동일한 칩상에 형성되어 있어도 되고, 반대로 출력용 트랜지스터(Q1)와 그 전류 미러용 트랜지스터(Q10)나 출력용 트랜지스터(Q2)와 그 전류 미러용 트랜지스터(Q20)도 다른 칩에서 구성하도록 하여도 된다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 무선 통신장치에 적용되는 고주파전력 증폭회로에 대해서 설명하였지만, 본 발명은 그것에 한정되는 것은 아니고, 복수의 반도체 증폭소자가 종속 접속된 다단 구성의 증폭회로 및 그것을 가지는 시스템에 널리 이용할 수 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
(1) 복수의 출력용 반도체 증폭소자가 종속 접속된 다단 구성의 출력단과, 상기 출력용 반도체 증폭소자를 제어전압에 따라 구동하는 바이어스 제어회로를 구비한 고주파전력 증폭회로에 있어서, 출력용 반도체 증폭소자의 게인 변화가 큰 문턱치 전압 근방의 영역에서는 바이어스 전압의 증가량이 작고, 출력용 반도체 증폭소자의 게인 변화가 작은 문턱치 전압에서 떨어진 영역에서는 바이어스 전압의 증가량이 크게 되도록 제어할 수 있으므로, 제어전압에 의한 출력전력의 급격한 변화가 완화되어, 출력전력의 제어성이 향상한다.
(2) 각단의 출력용 반도체 증폭소자의 바이어스 조건(바이어스 개시 시점 및 바이어스 전압의 변화량)을 소망의 밸런스로 설정하는 것이 가능해지고, 최종단의 출력용 반도체 증폭소자를 효율이 높은 상태로 구동할 수 있으므로, 저출력시의 효율이 향상하여, 동작전류가 저감한다.
(3) 이 결과, 본 발명의 고주파전력 증폭회로를 사용한 휴대전화기에 있어서는, 통화시간 및 전지 수명이 길어지게 된다.

Claims (10)

  1. 복수의 제1 반도체 증폭소자가 종속 접속된 다단 구성의 출력단과, 상기 제1 반도체 증폭소자를 제어전압에 따라서 구동하는 바이어스 제어회로를 구비한 고주파전력 증폭회로에 있어서,
    상기 바이어스 제어회로는, 입력되는 제어전압이 실질적으로「0」인 경우에도 상기 복수의 제1 반도체 증폭소자의 제어단자에 소정의 초기 바이어스 전압을 인가하여 각 반도체 증폭소자에 각각 전류를 흘리도록 구성되고, 상기 복수의 제1 반도체 증폭소자에 인가되는 초기 바이어스 전압은, 초단보다도 종단측의 제1 반도체 증폭소자만큼 크게 되도록 설정되는 것을 특징으로 하는 고주파전력 증폭회로.
  2. 제 1 항에 있어서,
    상기 복수의 제1 반도체 증폭소자의 제어단자에 인가되는 바이어스 전압의 변화율은, 반도체 증폭소자의 문턱치 전압보다도 높은 제1 전압까지는 초단보다도 종단측의 제1 반도체 증폭소자의 바이어스 전압변화율만큼 작고, 상기 제1 전압을 초과한 영역에서는 초단보다도 종단측의 제1 반도체 증폭소자의 바이어스 전압변화율만큼 크게 되도록 제어되는 것을 특징으로 하는 고주파전력 증폭회로.
  3. 제 2 항에 있어서,
    상기 복수의 제1 반도체 증폭소자의 제어단자에 인가되는 각 바이어스 전압의 변화율은, 상기 제1 전압보다도 높은 제2 전압 이상에서는 더 크게 되도록 제어되는 것을 특징으로 하는 고주파전력 증폭회로.
  4. 제 2 항에 있어서,
    상기 제1 전압은 상기 제1 반도체 증폭소자의 문턱치 전압보다도 0.1~0.5V 높은 전압인 것을 특징으로 하는 고주파전력 증폭회로.
  5. 제 4 항에 있어서,
    상기 바이어스 제어회로는, 입력되는 제어전압이 상기 제1 전압보다도 낮은 제3 전압에 도달할 때까지는, 상기 제1 반도체 증폭소자의 바이어스 전압을 실질적으로 「0」으로 하고, 상기 제어전압이 상기 제3 전압에 도달한 후에, 소정의 초기 바이어스 전압을 인가하여 각 제1 반도체 증폭소자에 각각 전류를 흘리도록 구성되어 있는 것을 특징으로 하는 고주파전력 증폭회로.
  6. 제 5 항에 있어서,
    상기 바이어스 제어회로는, 상기 제어전압을 전류로 변환하는 전압-전류 변환회로와, 상기 전압-전류 변환회로에서 공급되는 전류를 전압으로 변환하는 제1 저항과, 제1 정전류원 및 이것과 직렬로 접속된 제2 반도체 증폭소자를 갖고 상기 제2 반도체 증폭소자의 문턱치 전압에 상당하는 전압을 발생하는 제어전압 생성회로와, 상기 제어전압 생성회로에서 생성된 전압과 상기 제1 저항에서 변환된 전압과의 합성전압에 따른 전류를 생성하는 제3 반도체 증폭소자와, 상기 제3 반도체 증폭소자의 제어단자에 접속되어 상기 전압-전류 변환회로에서 공급되는 전류를 인입하는 제2 정전류원과, 상기 제3 반도체 증폭소자에 흐르는 전류와 실질적으로 동일한 특성의 전류를 전류 버퍼회로와,
    상기 전류 버퍼회로에 흐르는 전류를 전압으로 변환하여 상기 제1 반도체 증폭소자를 구동하는 전류-전압 변환수단을 구비하도록 구성되고,
    상기 제2 정전류원의 전류치가 상기 제1 반도체 증폭소자마다 다르게 되도록 설정됨으로써 각 제1 반도체 증폭소자에 전류가 흐르기 시작하는 제어전압의 레벨이 다르게 되도록 구성되어 있는 것을 특징으로 하는 고주파전력 증폭회로.
  7. 제 5 항에 있어서,
    상기 복수의 제1 반도체 증폭소자와 각각 전류 미러회로를 구성하도록 접속된 반도체 증폭소자를 구비하고,
    상기 바이어스 제어회로는, 상기 제어전압을 전류로 변환하는 전압-전류 변환회로와, 상기 전압-전류 변환회로에서 공급되는 전류를 전압으로 변환하는 제1 저항과, 제1 정전류원 및 이것과 직렬로 접속된 제2 반도체 증폭소자를 갖고 상기 제2 반도체 증폭소자의 문턱치 전압에 상당하는 전압을 발생하는 제어전압 생성회로와, 상기 제어전압 생성회로에서 생성된 전압과 상기 제1 저항에서 변환된 전압과의 합성전압에 따른 전류를 생성하는 제3 반도체 증폭소자와, 상기 제3 반도체 증폭소자의 제어단자에 접속되어 상기 전압-전류 변환회로에서 공급되는 전류를 인입하는 제2 정전류원을 포함하고, 상기 제3 반도체 증폭소자에 흐르는 전류와 실질적으로 동일한 특성의 전류를, 상기 전류 미러회로를 구성하도록 접속된 반도체 증폭소자에 각각 흘리고, 상기 제1 반도체 증폭소자를 구동하도록 구성되며,
    상기 제2 정전류원의 전류치가 상기 제1 반도체 증폭소자마다 다르게 되도록 설정됨으로써 각 제1 반도체 증폭소자에 전류가 흐르기 시작하는 제어전압의 레벨이 다르게 되도록 구성되어 있는 것을 특징으로 하는 고주파전력 증폭회로.
  8. 제 3 항에 있어서,
    상기 바이어스 제어회로는, 각각 상기 제어전압에 비례한 전류를 흘리는 복수의 제1 전류원과, 상기 제어전압에 관계없이 각각 다른 크기의 전류를 흘리는 복수의 제2 정전류원을 포함하고,
    상기 복수의 제1 정전류원의 전류에서 각각 대응하는 제2 정전류원의 전류를 뺀 전류를 합성하여 제어전류를 생성하고, 상기 제어전류를 전압으로 변환하여 상기 제1 반도체 증폭소자를 구동 혹은 상기 제어전류와 실질적으로 동일한 특성의 전류를 상기 제1 반도체 증폭소자에 흘려서 구동함으로써, 상기 제어전압에 따라 바이어스 전압변화율이 변경되도록 구성되어 있는 것을 특징으로 하는 고주파전력 증폭회로.
  9. 제 3 항에 있어서,
    상기 바이어스 제어회로는, 한쪽의 입력단자에 각각 제어전압이 공통으로 인가되고, 다른쪽의 입력단자에는 상기 제1 전압과 제2 전압이 각각 비교전압으로서 인가된 복수의 차동 증폭회로와, 이들 차동 증폭회로의 출력에 따라 각각 전류를 흘리는 복수의 전류회로를 포함하고,
    상기 복수의 전류회로에서 공급되는 전류를 합성한 전류를 전압으로 변환하여 상기 제1 반도체 증폭소자를 구동 혹은 상기 합성전류와 실질적으로 동일한 특성의 전류를 상기 제1 반도체 증폭소자에 흘려 구동함으로써, 상기 제어전압에 따라 바이어스 전압변화율이 변경되도록 구성되어 있는 것을 특징으로 하는 고주파전력 증폭회로.
  10. 제 5 항에 있어서,
    상기 전압-전류 변환회로는, 상기 제어전압이 한쪽의 입력단자에 인가된 차동 증폭회로와, 상기 제어전압이 상기 소정의 전압에 도달해 있는가 아닌가를 검출하는 비교회로를 포함하고, 상기 차동 증폭회로의 부하소자와 병렬로 스위치 소자가 설치되고, 상기 스위치 소자가 상기 비교회로의 출력에 따라 온, 오프 제어되는 것에 의해, 상기 제어전압이 소정의 전압에 도달할 때까지는 상기 제1 반도체 증폭소자에 전류를 흐르지 않도록 하고, 상기 제어전압이 상기 소정의 전압에 도달한 후에, 소정의 초기 바이어스 전압을 인가하여 각 제1 반도체 증폭소자에 각각 전류를 흘리도록 구성되어 있는 것을 특징으로 하는 고주파전력 증폭회로.
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