JP3508401B2 - 増幅回路および多段増幅回路 - Google Patents

増幅回路および多段増幅回路

Info

Publication number
JP3508401B2
JP3508401B2 JP18291596A JP18291596A JP3508401B2 JP 3508401 B2 JP3508401 B2 JP 3508401B2 JP 18291596 A JP18291596 A JP 18291596A JP 18291596 A JP18291596 A JP 18291596A JP 3508401 B2 JP3508401 B2 JP 3508401B2
Authority
JP
Japan
Prior art keywords
fet
amplifier circuit
gate
source
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP18291596A
Other languages
English (en)
Other versions
JPH1028020A (ja
Inventor
貴久 川合
逸雄 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP18291596A priority Critical patent/JP3508401B2/ja
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to DE69738890T priority patent/DE69738890D1/de
Priority to EP03014428A priority patent/EP1387486B1/en
Priority to EP97301156A priority patent/EP0818879B1/en
Priority to DE69726058T priority patent/DE69726058T2/de
Priority to US08/804,042 priority patent/US5994963A/en
Priority to TW086102591A priority patent/TW325606B/zh
Priority to KR1019970008187A priority patent/KR100302685B1/ko
Priority to CN97103122A priority patent/CN1090839C/zh
Publication of JPH1028020A publication Critical patent/JPH1028020A/ja
Application granted granted Critical
Publication of JP3508401B2 publication Critical patent/JP3508401B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H03F3/1935—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/306—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in junction-FET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/15—Indexing scheme relating to amplifiers the supply or bias voltage or current at the drain side of a FET being continuously controlled by a controlling signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/18—Indexing scheme relating to amplifiers the bias of the gate of a FET being controlled by a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/211—Indexing scheme relating to amplifiers the input of an amplifier can be attenuated by a continuously controlled transistor attenuator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/405—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising more than three power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/54—Two or more capacitor coupled amplifier stages in cascade
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/75—Indexing scheme relating to amplifiers the amplifier stage being a common source configuration MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴ（field ef
fect transistor）を使用してなる増幅回路に関する。
【０００２】
【従来の技術】図１３は従来の携帯電話機の一例の要部
の回路構成を概略的に示すブロック図であり、図１３
中、１はキーボード、表示部、マイク、スピーカ等から
なる入出力回路部である。
【０００３】また、２は入出力回路部１のマイクから供
給されるアナログ音声信号をデジタル化し、ボイス・コ
ーディング、チャネル・コーディング、暗号化、デジタ
ル変調等の処理を行い、アナログ化して高周波回路部に
供給すると共に、高周波回路部から供給される信号をデ
ジタル化し、デジタル復調、暗号解読、チャネル・ディ
コーディング、ボイス・ディコーディング等の処理を行
い、アナログ音声信号を入出力回路部１のマイクに供給
するベースバンド回路部である。
【０００４】また、３はベースバンド回路部２から供給
される信号の変調や電力増幅およびアンテナ４を介して
受信された信号の増幅や復調を行う高周波回路部、５は
入出力回路部１、ベースバンド回路部２および高周波回
路部３に対して必要な電圧を供給する電源部である。
【０００５】図１４は高周波回路部３の構成を示す回路
図であり、図１４中、７は送信回路部、８は受信回路
部、９は送信時にはアンテナ４を送信回路部７の出力端
子７Ａに接続し、受信時および待ち受け時にはアンテナ
４を受信回路部８の入力端子８Ａに接続する切換えスイ
ッチ回路である。
【０００６】また、送信回路部７において、１０はベー
スバンド回路部２から出力される信号を変調する変調
器、１１は変調器１０から出力される信号をアップ・コ
ンバートするに必要な信号を出力する電圧制御発振器
（ＶＣＯ）である。
【０００７】また、１２は変調器１０から出力される信
号と電圧制御発振器１１から出力される信号とを掛算し
て変調器１０から出力される信号をアップ・コンバート
する掛算器である。
【０００８】また、１３は掛算器１２から出力される高
周波信号を増幅する増幅器、１４は帯域通過フィルタを
なす表面弾性波フィルタ（ＳＡＷ）、１５は表面弾性波
フィルタ１４から出力される高周波信号を電力増幅する
電力増幅器である。
【０００９】また、受信回路部８において、１６はアン
テナ４を介して入力される受信信号を増幅する増幅器、
１７は帯域通過フィルタをなす表面弾性波フィルタ、１
８は表面弾性波フィルタ１７から出力される信号をダウ
ン・コンバートするに必要な信号を出力する電圧制御発
振器である。
【００１０】また、１９は電圧制御発振器１８から出力
される信号を増幅する増幅器、２０は表面弾性波フィル
タ１７から出力される信号と増幅器１９から出力される
信号とを掛算して表面弾性波フィルタ１７から出力され
る信号をダウン・コンバートする掛算器、２１は掛算器
２０から出力される信号を復調する復調器である。
【００１１】図１５は電力増幅器１５の構成を示す回路
図である。電力増幅器１５はモノリシック・マイクロ波
集積回路（ＭＭＩＣ）からなり、図１５中、２３は入力
信号ＩＮが入力される信号入力端子、２４、２５は増幅
回路、２６は出力信号ＯＵＴが出力される信号出力端子
である。
【００１２】また、増幅回路２４において、２７は増幅
素子をなすデプレッション型のショットキーゲート電界
効果トランジスタ、いわゆる、Ｄ型ＭＥＳＦＥＴ、２８
は直流阻止用の容量素子、２９はドレイン電圧源から正
のドレイン電圧ＶＤＤ１、例えば、＋４［Ｖ］が入力さ
れるドレイン電圧入力端子である。
【００１３】また、３０はＤ型ＭＥＳＦＥＴ２７のゲー
トに負のゲートバイアスＶＧＢ１、例えば、−１.５
［Ｖ］を供給するゲートバイアス回路であり、３１はゲ
ートバイアス源から負のゲートバイアス源電圧ＶＧＧ
１、例えば、−４.０［Ｖ］が入力されるゲートバイア
ス源電圧入力端子、３２、３３はゲートバイアス源電圧
ＶＧＧ１を分圧してゲートバイアス電圧ＶＧＢ１を生成
する抵抗である。
【００１４】また、増幅回路２５において、３４は増幅
素子をなすＤ型ＭＥＳＦＥＴ、３５は直流阻止用の容量
素子、３６はドレイン電圧源から正のドレイン電圧ＶＤ
Ｄ２、例えば、＋５.８［Ｖ］が入力されるドレイン電
圧入力端子である。
【００１５】また、３７はＤ型ＭＥＳＦＥＴ３４のゲー
トに負のゲートバイアスＶＧＢ２、例えば、−１.５
［Ｖ］を供給するゲートバイアス回路であり、３８はゲ
ートバイアス源から負のゲートバイアス源電圧ＶＧＧ
２、例えば、−４.０［Ｖ］が入力されるゲートバイア
ス源電圧入力端子、３９、４０はゲートバイアス源電圧
ＶＧＧ２を分圧してゲートバイアスＶＧＢ２を生成する
抵抗である。
【００１６】
【発明が解決しようとする課題】このように、図１３に
示す従来の携帯電話機においては、高周波回路部３の送
信回路部７にＤ型ＭＥＳＦＥＴ２７、３４を使用してな
る電力増幅器１５を設けているので、Ｄ型ＭＥＳＦＥＴ
２７、３４のドレイン電圧源として正電源を設けるほか
に、Ｄ型ＭＥＳＦＥＴ２７、３４のゲートバイアス源と
して負電源を設けなければならず、このため、ＤＣ−Ｄ
Ｃコンバータを必要とし、これが、価格を高め、また、
小型化を妨げる原因となっていた。
【００１７】本発明は、かかる点に鑑み、正電源のみを
設ければ足り、負電源を必要としない増幅回路および多
段増幅回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明は、第１の発明〜
第３８の発明を含み、第１の発明〜第１６の発明は、増
幅回路の発明であり、第１７の発明〜第３８の発明は、
多段増幅回路の発明である。
【００１９】本発明中、第１の発明（請求項１記載の増
幅回路）は、ゲートに入力信号およびゲートバイアスが
供給され、入力信号を増幅してドレインより出力するエ
ンハンスメント型の第１のＦＥＴと、ドレインがドレイ
ン電圧源に接続され、ソースが第１のＦＥＴのドレイン
に接続され、ゲートに供給される制御信号により、第１
のＦＥＴに供給するドレイン電圧を制御するエンハンス
メント型の第２のＦＥＴとを備えるというものである。
【００２０】この第１の発明によれば、ＦＥＴとして、
エンハンスメント型のＦＥＴのみを使用しているので、
ドレイン電圧および制御信号として正電圧のみを必要と
し、負電圧は必要としない。したがって、正電源のみを
設ければ足り、負電源を設ける必要がない。
【００２１】また、第１の発明によれば、活性状態時に
は、制御信号のレベルを可変することにより、第２のＦ
ＥＴのソース電圧、即ち、第１のＦＥＴのドレイン電圧
を可変し、ゲインを制御することができる。
【００２２】ここに、第２のＦＥＴを設けなくとも、増
幅回路を構成することができ、このようにする場合にお
いては、第１のＦＥＴのゲートバイアスを可変すること
によりゲインを制御することができる。
【００２３】しかし、この場合、第１のＦＥＴのゲート
バイアスを０［Ｖ］近くに下げても、入力信号が大きい
場合、あるいは、第１のＦＥＴのしきい値を高くでき
ず、第１のＦＥＴをオフ状態に近い状態にできない場合
においては、ゲインの可変幅を大きくすることができ
ず、入力信号を大きく減衰させたい場合に、これを行う
ことができない。
【００２４】これに対して、第１の発明によれば、第２
のＦＥＴによって、第１のＦＥＴのドレイン電圧を０
［Ｖ］ないし０［Ｖ］近傍にまで下げることが可能であ
るから、ゲインの可変幅を大きくすることができず、入
力信号を大きく減衰させたい場合に、これを行うことが
できる。
【００２５】また、第２の発明（請求項２記載の増幅回
路）は、第１の発明において、第１のＦＥＴのゲートバ
イアスは、その増減が制御されるというものである。
【００２６】この第２の発明によれば、第１のＦＥＴの
ゲートバイアスは、その増減が制御されるので、第１の
ＦＥＴのドレイン電圧を下げる場合、第１のＦＥＴのゲ
ートバイアスも下げるようにする場合には、ゲインの可
変幅を第１の発明の場合よりも大きくすることができ
る。
【００２７】また、第３の発明（請求項３記載の増幅回
路）は、第２の発明において、第２のＦＥＴのゲートに
供給される制御信号が、第１のＦＥＴのゲートバイアス
として供給されるというものである。
【００２８】この第３の発明によれば、第１、第２のＦ
ＥＴのゲートに対してゲートバイアスを供給するゲート
バイアス回路を簡単な構成とし、第１のＦＥＴのドレイ
ン電圧を下げる場合には、第１のＦＥＴのゲートバイア
スも併せて下げ、ゲインの可変幅を第１の発明の場合よ
りも大きくすることができる。
【００２９】また、第４の発明（請求項４記載の増幅回
路）は、第３の発明において、第１のＦＥＴのゲートバ
イアスとして、制御信号を抵抗分割した電位が供給され
るというものである。
【００３０】この第４の発明によれば、制御信号の下限
値を０［Ｖ］とすることができない場合においても、第
１のＦＥＴのゲート電圧の下限値として０［Ｖ］に近い
値を得ることができ、ゲインの可変幅を第３の発明の場
合よりも大きくすることができる。
【００３１】また、第５の発明（請求項５記載の増幅回
路）は、第４の発明において、第２のＦＥＴのゲートに
は、制御信号が抵抗を介して供給されるというものであ
る。
【００３２】この第５の発明によれば、第２のＦＥＴの
ゲート電圧を第４の発明の場合よりも下げることができ
るので、第１のＦＥＴのドレイン電圧を第４の発明の場
合よりも容易に０［Ｖ］ないし０［Ｖ］近傍にすること
ができる。
【００３３】また、第６の発明（請求項６記載の増幅回
路）は、第１の発明において、第２のＦＥＴのソース
は、インダクタンス素子を介して第１のＦＥＴのドレイ
ンに接続されるというものである。
【００３４】この第６の発明によれば、第１のＦＥＴに
より増幅された信号が第２のＦＥＴを介してドレイン電
圧源側に漏れることを防止し、第１のＦＥＴにより増幅
された信号を効率良く次段回路に伝達することができ
る。
【００３５】また、第７の発明（請求項７記載の増幅回
路）は、第６の発明において、第２のＦＥＴのソース
は、容量素子を介して接地されるというものである。
【００３６】この第７の発明によれば、第１のＦＥＴか
ら出力される信号のうち、第１のＦＥＴによって増幅し
たい信号よりも低い周波数の信号をインダクタンス素子
および容量素子を介して接地側に流すと共に、ドレイン
電圧源側から入力されるノイズを第２のＦＥＴおよび容
量素子を介して接地側に流し、第１のＦＥＴによって増
幅したい信号よりも低い周波数の信号およびドレイン電
圧源側から入力されるノイズが次段回路に伝達されてし
まうことを防ぐことができる。
【００３７】また、第８の発明（請求項８記載の増幅回
路）は、第１の発明において、第２のＦＥＴのソース
は、第１のＦＥＴにより増幅したい信号に共振する並列
共振回路を介して第１のＦＥＴのドレインに接続される
というものである。
【００３８】この第８の発明によれば、第１のＦＥＴで
増幅したい信号以外の周波数の信号が次段回路に伝達さ
れないようにし、選択度を向上させることができる。
【００３９】また、第９の発明（請求項９記載の増幅回
路）は、第２の発明において、ドレインが第１のＦＥＴ
のゲートバイアス源に接続され、ゲートに制御信号が供
給されるエンハンスメント型の第３のＦＥＴのソース出
力が、第１のＦＥＴのゲートバイアスとして供給される
というものである。
【００４０】この第９の発明によれば、制御信号の下限
値を０［Ｖ］とすることができない場合においても、第
１のＦＥＴのゲート電圧の下限値として第４、第５の発
明の場合よりも０［Ｖ］に近い値を得ることができる。
【００４１】また、第１０の発明（請求項１０記載の増
幅回路）は、第９の発明において、第１のＦＥＴのゲー
トバイアスとして、第３のＦＥＴのソース出力を抵抗分
割した電位が供給されるというものである。
【００４２】この第１０の発明によれば、制御信号の下
限値を０［Ｖ］とすることができない場合においても、
第１のＦＥＴのゲート電圧の下限値として、第９の発明
の場合よりも０［Ｖ］に近い値を得ることができる。
【００４３】また、第１１の発明（請求項１１記載の増
幅回路）は、第１０の発明において、第２のＦＥＴのゲ
ートには、制御信号が抵抗を介して供給されるというも
のである。
【００４４】また、第１２の発明（請求項１２記載の増
幅回路）は、第２の発明において、ドレインが第１のＦ
ＥＴのゲートバイアス源に接続され、ゲートに制御信号
が供給されるエンハンスメント型の第３のＦＥＴのソー
ス出力が、第１のＦＥＴのゲートバイアスおよび第２の
ＦＥＴのゲート入力として供給されるというものであ
る。
【００４５】この第１２の発明によれば、制御信号の下
限値を０［Ｖ］とすることができない場合においても、
第１のＦＥＴのゲートバイアスの下限値として、第４、
第５の発明の場合よりも０［Ｖ］に近い値を得ることが
できる。
【００４６】また、第１３の発明（請求項１３記載の増
幅回路）は、第１２の発明において、第１のＦＥＴのゲ
ートバイアスとして、第３のＦＥＴのソース出力を抵抗
分割した電位が供給されるというものである。
【００４７】この第１３の発明によれば、制御信号の下
限値を０［Ｖ］とすることができない場合においても、
第１のＦＥＴのゲートバイアスの下限値として、第１２
の発明の場合よりも０［Ｖ］に近い値を得ることができ
る。
【００４８】また、第１４の発明（請求項１４記載の増
幅回路）は、第１３の発明において、第２のＦＥＴのゲ
ートには、第３のＦＥＴのソース出力が抵抗を介して供
給されるというものである。
【００４９】この第１４の発明によれば、第２のＦＥＴ
のゲート電圧を第１３の発明の場合よりも下げることが
できるので、第１のＦＥＴのドレイン電圧を第１３の発
明の場合よりも容易に０［Ｖ］ないし０［Ｖ］近傍にす
ることができる。
【００５０】また、第１５の発明（請求項１５記載の増
幅回路）は、ゲートからソースに向かう電流パスを有
し、ゲートに入力信号およびゲートバイアスが供給さ
れ、入力信号を増幅してドレインより出力するエンハン
スメント型の第１のＦＥＴと、ドレインが第１のＦＥＴ
のゲートバイアス供給源に接続され、ゲートに供給され
る制御信号によって制御されるソース出力を第１のＦＥ
Ｔのゲートバイアスとして供給するエンハンスメント型
の第２のＦＥＴと、一端が第２のＦＥＴのソースと第１
のＦＥＴのゲートとの接続ノードに接続され、他端が接
地側に接続される抵抗素子とを備えるというものであ
る。
【００５１】この第１５の発明によれば、ＦＥＴとし
て、エンハンスメント型のＦＥＴのみを使用しているこ
とから、ドレイン電圧および制御信号として正電圧のみ
を必要とし、負電圧は必要としないので、正電源のみを
設ければ足り、負電源を設ける必要がない。
【００５２】また、第１５の発明によれば、活性状態時
には、制御信号のレベルを可変することにより、第１の
ＦＥＴのゲートバイアスを可変し、ゲインを制御するこ
とができる。
【００５３】ここに、第２のＦＥＴを設けず、第１のＦ
ＥＴのゲートに対して、制御信号をゲートバイアスとし
て供給するようにしてもゲインを可変とした増幅回路を
構成することができる。
【００５４】しかし、この場合において、第１のＦＥＴ
のゲートに流れ込む電流が大きい場合、第１のＦＥＴの
ゲート電圧が低下して出力レベルが下がってしまうの
で、抵抗素子の抵抗値を小さくし、抵抗素子に第１のＦ
ＥＴのゲートに流れる電流を無視し得るだけの電流を流
すことが望ましいが、このようにすると、非活性状態時
における消費電力が増加してしまう。
【００５５】これに対して、第１５の発明によれば、ゲ
ートに制御信号が供給される第２のＦＥＴを設けている
ので、抵抗素子の抵抗値を小さくし、活性状態時に、抵
抗素子に流れる電流を大きくし、第１のＦＥＴのゲート
バイアスが低下しないようにしても、非活性状態時に
は、制御信号のレベルを０［Ｖ］にできない場合におい
ても、第２のＦＥＴによって、抵抗素子に流れる電流を
小さくすることができると共に、第１のＦＥＴのゲート
バイアスを０［Ｖ］に近づけることができ、第１のＦＥ
Ｔのドレイン電流を小さくすることができるので、消費
電力の低減化を図ることができる。
【００５６】また、第１６の発明（請求項１６記載の増
幅回路）は、第１５の発明において、第１のＦＥＴのゲ
ートには、第２のＦＥＴのソース出力を抵抗分割した電
位がゲートバイアスとして供給されるというものであ
る。
【００５７】この第１６の発明によれば、非活性状態
時、第１のＦＥＴのゲートバイアスを第１５の発明の場
合よりも０［Ｖ］に近づけることができ、第１５の発明
の場合よりも消費電力の低減化を図ることができる。
【００５８】また、第１７の発明（請求項１７記載の多
段増幅回路）は、ゲートに入力信号およびゲートバイア
スが供給され、入力信号を増幅してドレインより出力す
るエンハンスメント型の第１のＦＥＴと、ドレインがド
レイン電圧源に接続され、ソースが第１のＦＥＴのドレ
インに接続され、ゲートに供給される制御信号により、
第１のＦＥＴに供給されるドレイン電圧を制御するエン
ハンスメント型の第２のＦＥＴとを備える前段増幅回路
と、入力端に前段増幅回路の出力が供給され、それを増
幅出力する後段増幅回路とを備えるというものである。
【００５９】この第１７の発明によれば、前段増幅回路
は、ＦＥＴとしてエンハンスメント型のＦＥＴのみを使
用しているので、後段増幅回路もＦＥＴとしてエンハン
スメント型のＦＥＴのみを使用する場合には、ドレイン
電圧および制御信号として正電圧を必要とし、負電圧は
必要としないので、正電源のみを設ければ足り、負電源
を設ける必要がない。
【００６０】また、第１７の発明によれば、活性状態時
には、制御信号のレベルを可変することにより、第１の
ＦＥＴのドレイン電圧を可変し、ゲインを制御すること
ができる。
【００６１】ここに、第２のＦＥＴを設けなくとも、前
段増幅回路を構成することができ、このようにする場合
においては、第１のＦＥＴのゲートバイアスを可変とす
ることによりゲインを制御することができる。
【００６２】しかし、この場合、第１のＦＥＴのゲート
バイアスを０［Ｖ］近くに下げても、入力信号が大きい
場合、あるいは、第１のＦＥＴのしきい値を高くでき
ず、第１のＦＥＴをオフ状態に近い状態にできない場合
においては、ゲインの可変幅を大きくすることができ
ず、前段増幅回路において入力信号を大きく減衰させた
い場合に、これを行うことができない。
【００６３】これに対して、第１７の発明によれば、第
２のＦＥＴによって、第１のＦＥＴのドレイン電圧を０
［Ｖ］ないし０［Ｖ］近傍にまで下げることが可能であ
るから、前段増幅回路のゲインの可変幅を大きくし、前
段増幅回路において入力信号を大きく減衰させたい場合
に、これを行うことができる。
【００６４】また、第１８の発明（請求項１８記載の多
段増幅回路）は、第１７の発明において、前段増幅回路
と後段増幅回路との間は、容量素子によって接続される
というものである。
【００６５】また、第１９の発明（請求項１９記載の多
段増幅回路）は、第１７の発明において、後段増幅回路
には、そのゲインを制御する制御信号が入力されるとい
うものである。
【００６６】また、第２０の発明（請求項２０記載の多
段増幅回路）は、第１９の発明において、前段増幅回路
の第２のＦＥＴのゲートに入力される制御信号および後
段増幅回路に入力される制御信号は、共通の信号である
というものである。
【００６７】また、第２１の発明（請求項２１記載の多
段増幅回路）は、第２０の発明において、前記共通の信
号が入力される第２のＦＥＴのゲートと後段増幅回路の
制御信号の入力端との間には、インピーダンス素子が設
けられてなるというものである。
【００６８】この第２１の発明によれば、前段増幅回路
から後段増幅回路に入力された信号が後段増幅回路の制
御信号の入力端に出力されてしまう場合に、この信号を
インピーダンス素子によって減衰させることができるの
で、前段増幅回路から後段増幅回路に入力された信号が
前段増幅回路に帰還されることによる発振の防止を図る
ことができる。
【００６９】また、第２２の発明（請求項２２記載の多
段増幅回路）は、第１７の発明において、第２のＦＥＴ
のソースは、インダクタンス素子を介して第１のＦＥＴ
のドレインに接続されるというものである。
【００７０】この第２２の発明によれば、第１のＦＥＴ
により増幅された信号が第２のＦＥＴを介してドレイン
電圧源側に漏れることを防止し、第１のＦＥＴにより増
幅された信号を効率良く後段増幅回路に伝達することが
できる。
【００７１】また、第２３の発明（請求項２３記載の多
段増幅回路）は、第２２の発明において、第２のＦＥＴ
のソースは、容量素子を介して接地されるというもので
ある。
【００７２】この第２３の発明によれば、第１のＦＥＴ
によって増幅したい信号よりも低い周波数の信号をイン
ダクタンス素子および容量素子を介して接地側に流すと
共に、ドレイン電圧源側から入力されるノイズを第２の
ＦＥＴおよび容量素子を介して接地側に流し、第１のＦ
ＥＴによって増幅したい信号よりも低い周波数の信号お
よびドレイン電圧源側から入力されるノイズが後段増幅
回路に伝達されてしまうことを防ぐことができる。
【００７３】また、第２４の発明（請求項２４記載の多
段増幅回路）は、第１７の発明において、第２のＦＥＴ
のソースは、第１のＦＥＴにより増幅したい信号に共振
する並列共振回路を介して第１のＦＥＴのドレインに接
続されるというものである。
【００７４】この第２４の発明によれば、第１のＦＥＴ
で増幅したい信号以外の周波数の信号が後段増幅回路に
伝達されないようにし、選択度を向上させることができ
る。
【００７５】また、第２５の発明（請求項２５記載の多
段増幅回路）は、入力信号を増幅する前段増幅回路と、
ゲートからソースに向かう電流パスを有し、ゲートに前
段増幅回路の出力およびゲートバイアスが供給され、前
段増幅回路の出力を増幅してドレインより出力する第１
のＦＥＴと、ドレインが第１のＦＥＴのゲートバイアス
供給源に接続され、ゲートに供給される制御信号によっ
て制御されるソース出力を第１のＦＥＴのゲートバイア
スとして供給するエンハンスメント型の第２のＦＥＴ
と、一端が第２のＦＥＴのソースと第１のＦＥＴのゲー
トとの接続ノードに接続され、他端が接地側に接続され
る抵抗素子とを備える後段増幅回路とを備えるというも
のである。
【００７６】この第２５の発明によれば、後段増幅回路
は、ＦＥＴとしてエンハンスメント型のＦＥＴのみを使
用しているので、前段増幅回路もＦＥＴとしてエンハン
スメント型のＦＥＴのみを使用する場合には、ドレイン
電圧および制御信号として正電圧を必要とし、負電圧は
必要としないので、正電源のみを設ければ足り、負電源
を設ける必要がない。
【００７７】また、第２５の発明によれば、活性状態時
には、制御信号のレベルを可変することにより、第１の
ＦＥＴのゲートバイアスを可変し、ゲインを制御するこ
とができる。
【００７８】ここに、第２のＦＥＴを設けず、第１のＦ
ＥＴのゲートに対して、制御信号をゲートバイアスとし
て供給するようにしても、ゲインを可変とした後段増幅
回路を構成することができる。
【００７９】しかし、この場合において、第１のＦＥＴ
のゲートに流れ込む電流が大きい場合、第１のＦＥＴの
ゲート電圧が低下して出力レベルが下がってしまうの
で、抵抗素子の抵抗値を小さくし、抵抗素子に第１のＦ
ＥＴのゲートに流れる電流を無視し得るだけの電流を流
すことが望ましいが、このようにすると、非活性状態時
における消費電力が増加してしまう。
【００８０】これに対して、第２５の発明によれば、ゲ
ートに制御信号が供給される第２のＦＥＴを設けている
ので、抵抗素子の抵抗値を小さくし、活性状態時に、抵
抗素子に流れる電流を大きくし、第１のＦＥＴのゲート
バイアスが低下しないようにしても、非活性状態時に
は、制御信号のレベルを０［Ｖ］にできない場合におい
ても、第２のＦＥＴによって抵抗素子に流れる電流を小
さくすることができると共に、第１のＦＥＴのゲートバ
イアスを０［Ｖ］に近づけることができ、第１のＦＥＴ
のドレイン電流を小さくすることができるので、消費電
力の低減化を図ることができる。
【００８１】また、第２６の発明（請求項２６記載の多
段増幅回路）は、第２５の発明において、前段増幅回路
と後段増幅回路との間は、容量素子によって接続される
というものである。
【００８２】また、第２７の発明（請求項２７記載の多
段増幅回路）は、第２５の発明において、前段増幅回路
には、そのゲインを制御する制御信号が入力されるとい
うものである。
【００８３】また、第２８の発明（請求項２８記載の多
段増幅回路）は、第２７の発明において、前段増幅回路
に入力される制御信号および後段増幅回路の第２のＦＥ
Ｔのゲートに入力される制御信号は、共通の信号である
というものである。
【００８４】また、第２９の発明（請求項２９記載の多
段増幅回路）は、第２８の発明において、前記共通の信
号が入力される前段増幅回路の入力端と、後段増幅回路
の第２のＦＥＴのゲートとの間には、インピーダンス素
子が設けられてなるというものである。
【００８５】この第２９の発明によれば、前段増幅回路
から後段増幅回路に入力された信号が後段増幅回路の制
御信号の入力端に出力されてしまう場合に、この信号を
インピーダンス素子によって減衰させることができるの
で、前段増幅回路から後段増幅回路に入力された信号が
前段増幅回路に帰還されることによる発振の防止を図る
ことができる。
【００８６】また、第３０の発明（請求項３０記載の多
段増幅回路）は、ゲートに入力信号および第１のゲート
バイアスが供給され、入力信号を増幅してドレインより
出力するエンハンスメント型の第１のＦＥＴと、ドレイ
ンがドレイン電圧源に接続され、ソースが第１のＦＥＴ
のドレインに接続され、ゲートに供給される制御信号に
より、第１のＦＥＴに供給されるドレイン電圧を制御す
るエンハンスメント型の第２のＦＥＴとを備える前段増
幅回路と、ゲートからソースに向かう電流パスを有し、
ゲートに前段増幅回路の出力および第２のゲートバイア
スが供給され、前段増幅回路の出力を増幅してドレイン
より出力する第３のＦＥＴと、ドレインが第３のＦＥＴ
のゲートバイアス供給源に接続され、ゲートに供給され
る制御信号によって制御されるソース出力を第２のゲー
トバイアスとして供給するエンハンスメント型の第４の
ＦＥＴと、一端が第３のＦＥＴのソースと第４のＦＥＴ
のゲートとの接続ノードに接続され、他端が接地側に接
続される抵抗素子とを備える後段増幅回路とを備えると
いうものである。
【００８７】この第３０の発明によれば、ＦＥＴとし
て、エンハンスメント型のＦＥＴのみを使用しているこ
とから、ドレイン電圧および制御信号として正電圧を必
要とし、負電圧は必要としないので、正電源のみを設け
れば足り、負電源を設ける必要がない。
【００８８】また、第３０の発明によれば、活性状態時
には、制御信号のレベルを可変することにより、第１の
ＦＥＴのドレイン電圧および第３のＦＥＴのゲートバイ
アスを可変し、ゲインを制御することができる。
【００８９】ここに、第２のＦＥＴを設けなくとも、前
段増幅回路を構成することができ、このようにする場合
においては、第１のＦＥＴのゲートバイアスを可変とす
ることによりゲインを制御することができる。
【００９０】しかし、第１のＦＥＴのゲートバイアスを
０［Ｖ］近くに下げても、入力信号が大きい場合、ある
いは、第１のＦＥＴのしきい値を高くできず、第１のＦ
ＥＴをオフ状態に近い状態にできない場合においては、
ゲインの可変幅を大きくすることができず、前段増幅回
路において入力信号を大きく減衰させたい場合に、これ
を行うことができない。
【００９１】これに対して、第３０の発明によれば、第
２のＦＥＴによって、第１のＦＥＴのドレイン電圧を０
［Ｖ］ないし０［Ｖ］近傍にまで下げることが可能であ
るから、前段増幅回路のゲインの可変幅を大きくするこ
とができ、前段増幅回路において入力信号を大きく減衰
させたい場合に、これを行うことができる。
【００９２】また、第４のＦＥＴを設けず、第３のＦＥ
Ｔのゲートに制御信号をゲートバイアスとして供給する
ようにしても、ゲインを可変とした後段増幅回路を構成
することができる。
【００９３】しかし、この場合において、第３のＦＥＴ
のゲートに流れ込む電流が大きい場合、第３のＦＥＴの
ゲート電圧が低下して出力レベルが下がってしまうの
で、抵抗素子の抵抗値を小さくし、抵抗素子に第３のＦ
ＥＴのゲートに流れる電流を無視し得るだけの電流を流
すことが望ましいが、このようにすると、非活性状態時
における消費電力が増加してしまう。
【００９４】これに対して、第３０の発明によれば、ゲ
ートに制御信号が供給される第４のＦＥＴを設けている
ので、抵抗素子の抵抗値を小さくし、活性状態時に、抵
抗素子に流れる電流を大きくし、第１のＦＥＴのゲート
バイアスが低下しないようにしても、非活性状態時に
は、制御信号のレベルを０［Ｖ］にすることができない
場合においても、第２のＦＥＴによって抵抗素子に流れ
る電流を小さくすると共に、第１のＦＥＴのゲートバイ
アスを０［Ｖ］に近づけることができ、第１のＦＥＴの
ドレイン電流を小さくすることができるので、消費電力
の低減化を図ることができる。
【００９５】また、第３１の発明（請求項３１記載の多
段増幅回路）は、第３０の発明において、前段増幅回路
と後段増幅回路との間は、容量素子によって接続される
というものである。
【００９６】また、第３２の発明（請求項３２記載の多
段増幅回路）は、第３０の発明において、前段増幅回路
の第２のＦＥＴのゲートに入力される制御信号および後
段増幅回路の第３のＦＥＴのゲートに入力される制御信
号は、共通の信号であるというものである。
【００９７】また、第３３の発明（請求項３３記載の多
段増幅回路）は、第３２の発明において、前記共通の信
号が入力される前段増幅回路の第２のＦＥＴのゲート
と、後段増幅回路の第４のＦＥＴのゲートとの間には、
インピーダンス素子が設けられてなるというものであ
る。
【００９８】この第３３の発明によれば、前段増幅回路
から後段増幅回路に入力された信号が後段増幅回路の第
４のＦＥＴのゲートに出力されてしまう場合に、この信
号をインピーダンス素子によって減衰させることができ
るので、前段増幅回路から後段増幅回路に入力された信
号が前段増幅回路に帰還されることによる発振の防止を
図ることができる。
【００９９】また、第３４の発明（請求項３４記載の多
段増幅回路）は、第３０の発明において、第２のＦＥＴ
のソースは、インダクタンス素子を介して第１のＦＥＴ
のドレインに接続されるというものである。
【０１００】この第３４の発明によれば、第１のＦＥＴ
により増幅された信号が第２のＦＥＴを介してドレイン
電圧源側に漏れることを防止し、第１のＦＥＴにより増
幅された信号を効率良く後段増幅回路に伝達することが
できる。
【０１０１】また、第３５の発明（請求項３５記載の多
段増幅回路）は、第３４の発明において、第２のＦＥＴ
のソースは、容量素子を介して接地されるというもので
ある。
【０１０２】この第３５の発明によれば、第１のＦＥＴ
によって増幅したい信号よりも低い周波数の信号をイン
ダクタンス素子および容量素子を介して接地側に流すと
共に、ドレイン電圧源側から入力されるノイズを第２の
ＦＥＴおよび容量素子を介して接地側に流し、第１のＦ
ＥＴによって増幅したい信号よりも低い周波数の信号お
よびドレイン電圧源側から入力されるノイズが後段増幅
回路に伝達されてしまうことを防ぐことができる。
【０１０３】また、第３６の発明（請求項３６記載の多
段増幅回路）は、第３０の発明において、第２のＦＥＴ
のソースは、第１のＦＥＴにより増幅したい信号に共振
する並列共振回路を介して第１のＦＥＴのドレインに接
続されるというものである。
【０１０４】この第３６の発明によれば、第１のＦＥＴ
で増幅したい周波数の信号以外の周波数の信号が後段増
幅回路に伝達されないようにし、選択度の向上を図るこ
とができる。
【０１０５】また、第３７の発明（請求項３７記載の増
幅回路又は多段増幅回路）は、第１〜第３６の発明のい
ずれかの発明において、ＦＥＴは、ＭＥＳＦＥＴとする
ものである。
【０１０６】また、第３８の発明（請求項３８記載の増
幅回路又は多段増幅回路）は、第３７の発明において、
ＭＥＳＦＥＴは、化合物半導体を使用したＭＥＳＦＥＴ
とするものである。
【０１０７】
【発明の実施の形態】以下、図１〜図１２を参照して、
本発明の増幅回路の実施の第１形態〜第７形態および本
発明の多段増幅回路の実施の第１形態につき、化合物半
導体アナログ集積回路（例えば、ＧaＡsアナログ集積回
路）として構成することができるようにした増幅回路及
び多段増幅回路を例にして説明する。
【０１０８】本発明の増幅回路の実施の第１形態・・図
１〜図３ 図１は本発明の増幅回路の実施の第１形態を示す回路図
である。図１中、４２は入力信号ＩＮが入力される信号
入力端子、４３は出力信号ＯＵＴが出力される信号出力
端子、４４は正のドレイン電圧ＶＤＤ３が入力されるド
レイン電圧入力端子である。
【０１０９】また、４５は増幅素子をなすエンハンスメ
ント型のショットキーゲート電界効果トランジスタ、い
わゆる、Ｅ型ＭＥＳＦＥＴ、４６はＥ型ＭＥＳＦＥＴ４
５のドレイン電圧を制御するためのＥ型ＭＥＳＦＥＴ、
４７は直流阻止用の容量素子である。
【０１１０】Ｅ型ＭＥＳＦＥＴ４５は、ゲートを信号入
力端子４２に接続され、ドレインをＥ型ＭＥＳＦＥＴ４
６のソースに接続されると共に容量素子４７を介して信
号出力端子４３に接続され、ソースを接地されており、
Ｅ型ＭＥＳＦＥＴ４６は、ドレインをドレイン電圧入力
端子４４に接続されている。
【０１１１】また、４８はＥ型ＭＥＳＦＥＴ４５、４６
のゲートにそれぞれゲートバイアスＶＧＢ３Ａ、ＶＧＢ
３Ｂを供給するゲートバイアス回路であり、４９は制御
信号をなす電圧値を可変とされた正のゲートバイアス制
御電圧Ｖcontrol１が入力されるゲートバイアス制御電
圧入力端子、５０、５１、５２はゲートバイアス制御電
圧Ｖcontrol１を分圧してゲートバイアスＶＧＢ３Ａ、
ＶＧＢ３Ｂを生成する抵抗である。
【０１１２】なお、本発明の増幅回路の実施の第１形態
においては、ゲートバイアス制御電圧Ｖcontrol１を出
力するゲートバイアス制御電圧源は、その構成上、ゲー
トバイアス制御電圧Ｖcontrol１を０［Ｖ］とすること
ができず、ゲートバイアス制御電圧Ｖcontrol１の下限
値を、たとえば、０.２［Ｖ］とする場合を前提として
いる。
【０１１３】ここに、抵抗５０、５１、５２は、ゲート
バイアス制御電圧入力端子４９と接地との間に直列に接
続され、抵抗５０、５１の接続ノード５３は、Ｅ型ＭＥ
ＳＦＥＴ４６のゲートに接続され、抵抗５１、５２の接
続ノード５４は、Ｅ型ＭＥＳＦＥＴ４５のゲートに接続
されている。
【０１１４】このように構成された本発明の増幅回路の
実施の第１形態においては、活性状態時には、ゲートバ
イアス制御電圧Ｖcontrol１を変化させることによりゲ
インを制御することができる。
【０１１５】例えば、ゲートバイアス制御電圧Ｖcontro
l１の電圧値を高くすると、ゲートバイアスＶＧＢ３Ｂ
が高くなり、Ｅ型ＭＥＳＦＥＴ４６のオン抵抗が小さく
なり、Ｅ型ＭＥＳＦＥＴ４５のドレイン電圧が高くなる
と共に、ゲートバイアスＶＧＢ３Ａが高くなり、出力レ
ベルは大きくなる。
【０１１６】これに対して、ゲートバイアス制御電圧Ｖ
control１の電圧値を低くすると、ゲートバイアスＶＧ
Ｂ３Ｂが低くなり、Ｅ型ＭＥＳＦＥＴ４６のオン抵抗が
大きくなり、Ｅ型ＭＥＳＦＥＴ４５のドレイン電圧が低
くなると共に、ゲートバイアスＶＧＢ３Ａも低くなり、
出力レベルは小さくなる。
【０１１７】そこで、本発明の増幅回路の実施の第１形
態においては、ゲートバイアス制御電圧Ｖcontrol１の
変化に対応して、例えば、Ｅ型ＭＥＳＦＥＴ４５のドレ
イン電圧が４〜０［Ｖ］に変化すると共に、ゲートバイ
アスＶＧＢ３Ａが０.４〜０［Ｖ］近くに変化するよう
に、ドレイン電圧ＶＤＤ３の電圧値、Ｅ型ＭＥＳＦＥＴ
４６の特性および抵抗５０、５１、５２の抵抗値などが
決定される。
【０１１８】ちなみに、Ｅ型ＭＥＳＦＥＴ４６を設けな
くとも、増幅回路を構成することができ、このようにす
る場合においては、Ｅ型ＭＥＳＦＥＴ４５のゲートバイ
アスＶＧＢ３Ａを可変することによりゲインを制御する
ことができるが、Ｅ型ＭＥＳＦＥＴ４５のしきい値を高
くすることはできないので、Ｅ型ＭＥＳＦＥＴ４５のゲ
ートバイアスＶＧＢ３Ａを０［Ｖ］近くに下げても、Ｅ
型ＭＥＳＦＥＴ４５をオフ状態に近い状態にできず、ゲ
インの可変幅を大きくすることができず、入力信号ＩＮ
を大きく減衰させたい場合に、これを行うことができな
い。
【０１１９】これに対して、本発明の増幅回路の実施の
第１形態によれば、ゲートバイアス制御電圧Ｖcontrol
１の電圧値を可変してＥ型ＭＥＳＦＥＴ４６によってＥ
型ＭＥＳＦＥＴ４５のドレイン電圧を可変することによ
り、Ｅ型ＭＥＳＦＥＴ４５のドレイン電圧を０［Ｖ］に
まで下げることが可能であるから、ゲインの可変幅を大
きくし、入力信号ＩＮを大きく減衰させたい場合にこれ
を行うことができる。
【０１２０】図２は本発明の増幅回路の実施の第１形態
及び第７形態の作用効果を説明するための回路図であ
り、図２中、５６は入力信号ＩＮが入力される信号入力
端子、５７は出力信号ＯＵＴが出力される信号出力端
子、５８は正のドレイン電圧ＶＤＤ４が入力されるドレ
イン電圧入力端子、５９は増幅素子をなすＥ型ＭＥＳＦ
ＥＴ、６０は直流阻止用の容量素子である。
【０１２１】また、６１はＥ型ＭＥＳＦＥＴ５９のゲー
トにゲートバイアスＶＧＢ４を供給するゲートバイアス
回路であり、６２は正のゲートバイアス源電圧ＶＧＧ４
が入力されるゲートバイアス源電圧入力端子、６３、６
４はゲートバイアス源電圧ＶＧＧ４を分圧してゲートバ
イアスＶＧＢ４を生成する抵抗である。
【０１２２】ここに、図３は、図２に示す増幅回路にお
いて、ゲートバイアス源電圧ＶＧＧ４＝４.０［Ｖ］、
入力信号ＩＮの周波数＝９０２.５ＭＨz、入力レベルＰ
in＝＋５［ｄＢｍ］とした場合のドレイン電圧（ＶＤＤ
４）対出力レベル（Ｐout）特性を示す図である。
【０１２３】図３から明らかなように、図２に示す増幅
回路においては、ドレイン電圧ＶＤＤ４を４〜０［Ｖ］
の間で可変させると、出力レベルＰoutを３０［ｄＢ
ｃ］可変させることができる。
【０１２４】これに対して、本発明の増幅回路の実施の
第１形態によれば、ゲートバイアス制御電圧Ｖcontrol
１を変化させることにより、Ｅ型ＭＥＳＦＥＴ４５のド
レイン電圧を４〜０［Ｖ］の範囲で変化させると共に、
ゲートバイアスＶＧＢ３Ａを０.４〜０［Ｖ］近くの範
囲で変化させることができるので、出力レベルＰoutを
３０［ｄＢｃ］以上可変させることができる。
【０１２５】また、本発明の増幅回路の実施の第１形態
を非活性状態とする場合には、ゲートバイアス制御電圧
Ｖcontrol１を下限値に下げ、Ｅ型ＭＥＳＦＥＴ４５の
ドレイン電圧およびゲートバイアスＶＧＢ３Ａを０
［Ｖ］に固定する。
【０１２６】このようにすると、Ｅ型ＭＥＳＦＥＴ４５
のゲートに入力信号ＩＮが入力された場合においても、
Ｅ型ＭＥＳＦＥＴ４５にドレイン電流が流れないように
することができる。
【０１２７】以上のように、本発明の増幅回路の実施の
第１形態によれば、ＭＥＳＦＥＴとして、Ｅ型ＭＥＳＦ
ＥＴのみを使用していることから、ドレイン電圧ＶＤＤ
３およびゲートバイアス制御電圧Ｖcontrol１として正
電圧を必要とし、負電圧を必要としないので、正電源の
みを設ければ足り、負電源を設ける必要がない。
【０１２８】また、活性状態時には、ゲートバイアス制
御電圧Ｖcontrol１を変化させることにより、Ｅ型ＭＥ
ＳＦＥＴ４５のドレイン電圧およびゲートバイアスＶＧ
Ｂ３Ａを変化させ、ゲインを大きく変化させることがで
き、入力信号ＩＮを大きく減衰させたい場合に、これを
行うことができる。
【０１２９】また、非活性状態時には、ゲートバイアス
制御電圧Ｖcontrol１を下限値に下げ、Ｅ型ＭＥＳＦＥ
Ｔ４５のドレイン電圧およびゲートバイアスＶＧＢ３Ａ
を０［Ｖ］に固定し、Ｅ型ＭＥＳＦＥＴ４５にドレイン
電流が流れないようにすることができるので、ドレイン
電圧源とドレイン電圧入力端子４４との間に、ドレイン
電流を遮断するためのスイッチ素子（スイッチ・モジュ
ール）を設けなくとも、消費電力の低減化を図ることが
できる。
【０１３０】なお、本発明の増幅回路の実施の第１の形
態においては、ゲートバイアス制御電圧入力端子４９と
Ｅ型ＭＥＳＦＥＴ４６のゲートとの間に抵抗５０を設け
ているが、この抵抗５０は設けないようにすることもで
きる。
【０１３１】本発明の増幅回路の実施の第２形態・・図
４ 図４は本発明の増幅回路の実施の第２形態を示す回路図
であり、本発明の増幅回路の実施の第２形態は、Ｅ型Ｍ
ＥＳＦＥＴ４６のソースをインダクタンス素子６７を介
してＥ型ＭＥＳＦＥＴ４５のドレインに接続し、その他
については、図１示す本発明の増幅回路の実施の第１形
態と同様に構成したものである。
【０１３２】ここに、インダクタンス素子６７は、Ｅ型
ＭＥＳＦＥＴ４５で増幅された信号がＥ型ＭＥＳＦＥＴ
４６を介してドレイン電圧源側に漏れるのを避けるため
のものであり、直流的には、Ｅ型ＭＥＳＦＥＴ４６のソ
ースとＥ型ＭＥＳＦＥＴ４５のドレインとをショート状
態としている。
【０１３３】このように構成された本発明の増幅回路の
実施の第２形態によれば、本発明の増幅回路の実施の第
１形態と同様の作用効果を得ることができると共に、Ｅ
型ＭＥＳＦＥＴ４５で増幅された信号がＥ型ＭＥＳＦＥ
Ｔ４６を介してドレイン電圧源側に漏れるのを避けるこ
とができ、Ｅ型ＭＥＳＦＥＴ４５で増幅された信号を効
率良く次段回路に伝達することができる。
【０１３４】なお、本発明の増幅回路の実施の第２形態
においては、ゲートバイアス制御電圧入力端子４９とＥ
型ＭＥＳＦＥＴ４６のゲートとの間に抵抗５０を設けて
いるが、この抵抗５０は設けないようにすることもでき
る。
【０１３５】本発明の増幅回路の実施の第３形態・・図
５ 図５は本発明の増幅回路の実施の第３形態を示す回路図
であり、本発明の増幅回路の実施の第３形態は、Ｅ型Ｍ
ＥＳＦＥＴ４６のソースを容量素子６８を介して接地
し、その他については、図４に示す本発明の増幅回路の
実施の第２形態と同様に構成したものである。
【０１３６】ここに、容量素子６８は、Ｅ型ＭＥＳＦＥ
Ｔ４５によって増幅したい信号よりも低い周波数の信号
やドレイン電圧源側からドレイン電圧入力端子４４を介
して入力されるノイズを接地側に流すものである。
【０１３７】このように構成された本発明の増幅回路の
実施の第３形態によれば、本発明の増幅回路の実施の第
２形態の場合と同様の作用効果を得ることができると共
に、Ｅ型ＭＥＳＦＥＴ４５によって増幅したい信号より
も周波数の低い信号およびドレイン電圧源側から入力さ
れるノイズが次段回路に伝達されることを防ぐことがで
きる。
【０１３８】なお、本発明の増幅回路の実施の第３形態
においては、ゲートバイアス制御電圧入力端子４９とＥ
型ＭＥＳＦＥＴ４６のゲートとの間に抵抗５０を設けて
いるが、この抵抗５０は設けないようにすることもでき
る。
【０１３９】本発明の増幅回路の実施の第４形態・・図
６ 図６は本発明の増幅回路の実施の第４形態を示す回路図
であり、本発明の増幅回路の実施の第４形態は、Ｅ型Ｍ
ＥＳＦＥＴ４６のソースを並列共振回路６９を介してＥ
型ＭＥＳＦＥＴ４５のドレインに接続し、その他につい
ては、図１示す本発明の増幅回路の実施の第１形態と同
様に構成したものである。
【０１４０】ここに、並列共振回路６９において、７０
はインダクタンス素子、７１は容量素子であり、この並
列共振回路６９は、Ｅ型ＭＥＳＦＥＴ４５によって増幅
したい信号に共振するように構成されたものである。
【０１４１】このように構成された本発明の増幅回路の
実施の第４形態によれば、本発明の増幅回路の実施の第
１形態の場合と同様の作用効果を得ることができると共
に、Ｅ型ＭＥＳＦＥＴ４５で増幅したい周波数の信号以
外の周波数の信号が次段回路に伝達されないようにし、
選択度の向上を図ることができる。
【０１４２】なお、本発明の増幅回路の実施の第４形態
においては、ゲートバイアス制御電圧入力端子４９とＥ
型ＭＥＳＦＥＴ４６のゲートとの間に抵抗５０を設けて
いるが、この抵抗５０は設けないようにすることもでき
る。
【０１４３】本発明の増幅回路の実施の第５形態・・図
７ 図７は本発明の増幅回路の実施の第５形態を示す回路図
であり、本発明の増幅回路の実施の第５形態は、図１が
示す本発明の増幅回路の実施の第１形態が備えるゲート
バイアス回路４８と回路構成の異なるゲートバイアス回
路７３を設け、その他については、本発明の増幅回路の
実施の第１形態と同様に構成したものである。
【０１４４】ここに、ゲートバイアス回路７３におい
て、７４はゲートバイアス源から正のゲートバイアス源
電圧ＶＧＧ３が入力されるゲートバイアス源電圧入力端
子、７５はゲートバイアスＶＧＢ３Ａ、ＶＧＢ３Ｂを制
御する制御信号をなす電圧値を可変とされた正のゲート
バイアス制御電圧Ｖcontrol２が入力されるゲートバイ
アス制御電圧入力端子、７６はゲートバイアスＶＧＢ３
Ａ、ＶＧＢ３Ｂを制御するためのＥ型ＭＥＳＦＥＴ、７
７、７８、７９は抵抗である。
【０１４５】なお、本発明の増幅回路の実施の第５形態
においては、ゲートバイアス制御電圧Ｖcontrol２を出
力するゲートバイアス制御電圧源は、その構成上、ゲー
トバイアス制御電圧Ｖcontrol２を０［Ｖ］とすること
ができず、ゲートバイアス制御電圧Ｖcontrol２の下限
値を、たとえば、０.２［Ｖ］とする場合を前提として
いる。
【０１４６】ここに、Ｅ型ＭＥＳＦＥＴ７６は、ドレイ
ンをゲートバイアス源電圧入力端子７４に接続され、ゲ
ートをゲートバイアス制御電圧入力端子７５に接続され
ている。
【０１４７】また、抵抗７７、７８、７９は、Ｅ型ＭＥ
ＳＦＥＴ７６のソースと接地との間に直列接続され、抵
抗７７、７８の接続ノード８０は、Ｅ型ＭＥＳＦＥＴ４
６のゲートに接続され、抵抗７８、７９の接続ノード８
１は、Ｅ型ＭＥＳＦＥＴ４５のゲートに接続されてい
る。
【０１４８】このように構成された本発明の増幅回路の
実施の第５形態においては、活性状態時には、ゲートバ
イアス制御電圧Ｖcontrol２を変化させることによりゲ
インを制御することができる。
【０１４９】例えば、ゲートバイアス制御電圧Ｖcontro
l２の電圧値を高くすると、Ｅ型ＭＥＳＦＥＴ７６のオ
ン抵抗は小さくなり、抵抗７７〜７９に流れる電流は大
きくなり、Ｅ型ＭＥＳＦＥＴ４６のゲートバイアスＶＧ
Ｂ３Ｂが高くなり、Ｅ型ＭＥＳＦＥＴ４６のオン抵抗が
小さくなり、Ｅ型ＭＥＳＦＥＴ４５のドレイン電圧が高
くなると共に、ゲートバイアスＶＧＢ３Ａが高くなり、
出力レベルは大きくなる。
【０１５０】これに対して、ゲートバイアス制御電圧Ｖ
control２の電圧値を低くすると、Ｅ型ＭＥＳＦＥＴ７
６のオン抵抗は大きくなり、抵抗７７〜７９に流れる電
流は小さくなり、Ｅ型ＭＥＳＦＥＴ４６のゲートバイア
スＶＧＢ３Ｂが低くなり、Ｅ型ＭＥＳＦＥＴ４６のオン
抵抗が大きくなり、Ｅ型ＭＥＳＦＥＴ４５のドレイン電
圧が低くなると共に、ゲートバイアスＶＧＢ３Ａが低く
なり、出力レベルは小さくなる。
【０１５１】そこで、本発明の増幅回路の実施の第５形
態においては、ゲートバイアス制御電圧Ｖcontrol２の
変化に対応して、例えば、Ｅ型ＭＥＳＦＥＴ４５のドレ
イン電圧が４〜０［Ｖ］に変化すると共に、ゲートバイ
アスＶＧＢ３Ａが０.４〜０［Ｖ］と変化するように、
ドレイン電圧ＶＤＤ３の電圧値、ゲートバイアス源電圧
ＶＧＧ３の電圧値、Ｅ型ＭＥＳＦＥＴ４６、７６の特性
および抵抗７７、７８、７９の抵抗値などが決定され
る。
【０１５２】また、本発明の増幅回路の実施の第５形態
を非活性状態とする場合には、ゲートバイアス制御電圧
Ｖcontrol２を下限値に下げ、Ｅ型ＭＥＳＦＥＴ４５の
ドレイン電圧およびゲートバイアスＶＧＢ３Ａを０
［Ｖ］に固定する。
【０１５３】このようにすると、Ｅ型ＭＥＳＦＥＴ４５
のゲートに入力信号ＩＮが入力された場合においても、
Ｅ型ＭＥＳＦＥＴ４５にドレイン電流が流れないように
することができる。
【０１５４】以上のように、本発明の増幅回路の実施の
第５形態によれば、ＭＥＳＦＥＴとして、Ｅ型ＭＥＳＦ
ＥＴのみを使用していることから、ドレイン電圧ＶＤＤ
３、ゲートバイアス源電圧ＶＧＧ３およびゲートバイア
ス制御電圧Ｖcontrol２として正電圧を必要とし、負電
圧を必要としないので、正電源のみを設ければ足り、負
電源を設ける必要がない。
【０１５５】また、活性状態時には、ゲートバイアス制
御電圧Ｖcontrol２を変化させることにより、Ｅ型ＭＥ
ＳＦＥＴ４５のドレイン電圧およびゲートバイアスＶＧ
Ｂ３Ａを変化させ、ゲインを大きく変化させることがで
き、入力信号ＩＮを大きく減衰させたい場合に、これを
行うことができる。
【０１５６】また、非活性状態時には、ゲートバイアス
制御電圧Ｖcontrol２を下限値に下げ、Ｅ型ＭＥＳＦＥ
Ｔ４５のドレイン電圧およびゲートバイアスＶＧＢ３Ａ
を０［Ｖ］に固定し、Ｅ型ＭＥＳＦＥＴ４５にドレイン
電流が流れないようにすることができるので、ドレイン
電圧源とドレイン電圧入力端子４４との間に、ドレイン
電流を遮断するためのスイッチ素子（スイッチ・モジュ
ール）を設けなくとも、消費電力の低減化を図ることが
できる。
【０１５７】なお、本発明の増幅回路の実施の第５形態
においては、Ｅ型ＭＥＳＦＥＴ７６のソースとＥ型ＭＥ
ＳＦＥＴ４６のゲートとの間に抵抗７７を設けている
が、この抵抗７７は設けないようにすることもできる。
【０１５８】また、本発明の増幅回路の実施の第５形態
においては、Ｅ型ＭＥＳＦＥＴ４６のソースとＥ型ＭＥ
ＳＦＥＴ４５のドレインとを直接に接続しているが、こ
の代わりに、Ｅ型ＭＥＳＦＥＴ４６のソースをインダク
タンス素子を介してＥ型ＭＥＳＦＥＴ４５のドレインに
接続するようにしても良い。
【０１５９】このように構成する場合には、Ｅ型ＭＥＳ
ＦＥＴ４５で増幅された信号がＥ型ＭＥＳＦＥＴ４６を
介してドレイン電圧源側に漏れるのを避けることがで
き、Ｅ型ＭＥＳＦＥＴ４５で増幅された信号を効率良く
次段回路に伝達することができる。
【０１６０】また、Ｅ型ＭＥＳＦＥＴ４６のソースをイ
ンダクタンス素子を介してＥ型ＭＥＳＦＥＴ４５のドレ
インに接続すると共に、Ｅ型ＭＥＳＦＥＴ４６のソース
を容量素子を介して接地するようにしても良い。
【０１６１】このように構成する場合には、Ｅ型ＭＥＳ
ＦＥＴ４５で増幅された信号がＥ型ＭＥＳＦＥＴ４６を
介してドレイン電圧源側に漏れるのを避けることがで
き、Ｅ型ＭＥＳＦＥＴ４５で増幅された信号を効率良く
次段回路に伝達することができると共に、Ｅ型ＭＥＳＦ
ＥＴ４５によって増幅したい信号よりも周波数の低い信
号およびドレイン電圧源側から入力されるノイズが次段
回路に伝達されることを防ぐことができる。
【０１６２】また、Ｅ型ＭＥＳＦＥＴ４６のソースをＥ
型ＭＥＳＦＥＴ４５で増幅したい信号に共振する並列共
振回路を介してＥ型ＭＥＳＦＥＴ４５のドレインに接続
するようにしても良い。
【０１６３】このように構成する場合には、Ｅ型ＭＥＳ
ＦＥＴ４５で増幅したい信号以外の周波数の信号が次段
回路に伝達されないようにし、選択度の向上を図ること
ができる。
【０１６４】本発明の増幅回路の実施の第６形態・・図
８ 図８は本発明の増幅回路の実施の第６形態を示す回路図
であり、本発明の増幅回路の実施の第６形態は、図１が
示す本発明の増幅回路の実施の第１形態が備えるゲート
バイアス回路４８と回路構成の異なるゲートバイアス回
路８３を設け、その他については、本発明の増幅回路の
実施の第１形態と同様に構成したものである。
【０１６５】ここに、ゲートバイアス回路８３におい
て、８４はゲートバイアス源から正のゲートバイアス源
電圧ＶＧＧ３が入力されるゲートバイアス源電圧入力端
子、８５はゲートバイアスＶＧＢ３Ａ、ＶＧＢ３Ｂを制
御する制御信号をなす電圧値を可変とされた正のゲート
バイアス制御電圧Ｖcontrol３が入力されるゲートバイ
アス制御電圧入力端子、８６はゲートバイアスＶＧＢ３
Ａ、ＶＧＢ３Ｂを制御するためのＥ型ＭＥＳＦＥＴ、８
７、８８、８９は抵抗である。
【０１６６】なお、本発明の増幅回路の実施の第６形態
においては、ゲートバイアス制御電圧Ｖcontrol３を出
力するゲートバイアス制御電圧源は、その構成上、ゲー
トバイアス制御電圧Ｖcontrol３を０［Ｖ］とすること
ができず、ゲートバイアス制御電圧Ｖcontrol３の下限
値を、たとえば、０.２［Ｖ］とする場合を前提として
いる。
【０１６７】ここに、Ｅ型ＭＥＳＦＥＴ８６は、ドレイ
ンをゲートバイアス源電圧入力端子８４に接続され、ゲ
ートをゲートバイアス制御電圧入力端子８５に接続され
ており、ゲートバイアス制御電圧入力端子８５は、抵抗
８７を介してＥ型ＭＥＳＦＥＴ４６のゲートに接続され
ている。
【０１６８】また、抵抗８８、８９はＥ型ＭＥＳＦＥＴ
８６のソースと接地との間に直列に接続され、抵抗８
８、８９の接続ノード９０はＥ型ＭＥＳＦＥＴ４５のゲ
ートに接続されている。
【０１６９】このように構成された本発明の増幅回路の
実施の第６形態においては、活性状態時には、ゲートバ
イアス制御電圧Ｖcontrol３を可変させることによりゲ
インを制御することができる。
【０１７０】例えば、ゲートバイアス制御電圧Ｖcontro
l３の電圧値を高くすると、Ｅ型ＭＥＳＦＥＴ４６のゲ
ートバイアスＶＧＢ３Ｂが高くなり、Ｅ型ＭＥＳＦＥＴ
４６のオン抵抗が小さくなり、Ｅ型ＭＥＳＦＥＴ４５の
ドレイン電圧が高くなると共に、Ｅ型ＭＥＳＦＥＴ８６
のオン抵抗が小さくなり、抵抗８８、８９に流れる電流
が大きくなり、ゲートバイアスＶＧＢ３Ａが高くなり、
出力レベルは大きくなる。
【０１７１】これに対して、ゲートバイアス制御電圧Ｖ
control３の電圧値を低くすると、Ｅ型ＭＥＳＦＥＴ４
６のゲートバイアスＶＧＢ３Ｂは低くなり、Ｅ型ＭＥＳ
ＦＥＴ４６のオン抵抗が大きくなり、Ｅ型ＭＥＳＦＥＴ
４５のドレイン電圧が低くなると共に、Ｅ型ＭＥＳＦＥ
Ｔ８６のオン抵抗が大きくなり、抵抗８８、８９に流れ
る電流が小さくなり、ゲートバイアスＶＧＢ３Ａが低く
なり、出力レベルは小さくなる。
【０１７２】そこで、本発明の増幅回路の実施の第６形
態においては、ゲートバイアス制御電圧Ｖcontrol３の
変化に対応して、例えば、Ｅ型ＭＥＳＦＥＴ４５のドレ
イン電圧が４〜０［Ｖ］に変化すると共に、ゲートバイ
アスＶＧＢ３Ａが０.４〜０［Ｖ］と変化するように、
ドレイン電圧ＶＤＤ３、ゲートバイアス源電圧ＶＧＧ
３、Ｅ型ＭＥＳＦＥＴ４６、８６の特性および抵抗８
７、８８、８９の値などが決定される。
【０１７３】また、本発明の増幅回路の実施の第６形態
を非活性状態とする場合には、ゲートバイアス制御電圧
Ｖcontrol３を下限値に下げ、Ｅ型ＭＥＳＦＥＴ４５の
ドレイン電圧およびゲートバイアスＶＧＢ３Ａを０
［Ｖ］に固定する。
【０１７４】このようにすると、Ｅ型ＭＥＳＦＥＴ４５
のゲートに入力信号ＩＮが入力された場合においても、
Ｅ型ＭＥＳＦＥＴ４５にドレイン電流が流れないように
することができる。
【０１７５】以上のように、本発明の増幅回路の実施の
第６形態によれば、ＭＥＳＦＥＴとして、Ｅ型ＭＥＳＦ
ＥＴのみを使用していることから、ドレイン電圧ＶＤＤ
３、ゲートバイアス源電圧ＶＧＧ３およびゲートバイア
ス制御電圧Ｖcontrol３として正電圧を必要とし、負電
圧を必要としないので、正電源のみを設ければ足り、負
電源を設ける必要がない。
【０１７６】また、活性状態時には、ゲートバイアス制
御電圧Ｖcontrol３を変化させることにより、Ｅ型ＭＥ
ＳＦＥＴ４５のドレイン電圧およびゲートバイアスＶＧ
Ｂ３Ａを変化させ、ゲインを大きく変化させることがで
き、入力信号ＩＮを大きく減衰させたい場合に、これを
行うことができる。
【０１７７】また、非活性状態時には、ゲートバイアス
制御電圧Ｖcontrol３を下限値に下げ、Ｅ型ＭＥＳＦＥ
Ｔ４５のドレイン電圧およびゲートバイアスＶＧＢ３Ａ
を０［Ｖ］に固定することにより、Ｅ型ＭＥＳＦＥＴ４
５にドレイン電流が流れないようにすることができるの
で、ドレイン電圧源とドレイン電圧入力端子４４との間
にドレイン電流を遮断するためのスイッチ素子（スイッ
チ・モジュール）を設けなくとも、消費電力の低減化を
図ることができる。
【０１７８】なお、本発明の増幅回路の実施の第６形態
においては、ゲートバイアス制御電圧入力端子８５とＥ
型ＭＥＳＦＥＴ４６のゲートとの間に抵抗８７を設けて
いるが、この抵抗８７は設けないようにすることもでき
る。
【０１７９】また、本発明の増幅回路の実施の第６形態
においては、Ｅ型ＭＥＳＦＥＴ４６のソースとＥ型ＭＥ
ＳＦＥＴ４５のドレインとを直接に接続しているが、こ
の代わりに、Ｅ型ＭＥＳＦＥＴ４６のソースをインダク
タンス素子を介してＥ型ＭＥＳＦＥＴ４５のドレインに
接続するようにしても良い。
【０１８０】このように構成する場合には、Ｅ型ＭＥＳ
ＦＥＴ４５で増幅された信号がＥ型ＭＥＳＦＥＴ４６を
介してドレイン電圧源側に漏れるのを避けることがで
き、Ｅ型ＭＥＳＦＥＴ４５で増幅された信号を効率良く
次段回路に伝達することができる。
【０１８１】また、Ｅ型ＭＥＳＦＥＴ４６のソースをイ
ンダクタンス素子を介してＥ型ＭＥＳＦＥＴ４５のドレ
インに接続すると共に、Ｅ型ＭＥＳＦＥＴ４６のソース
を容量素子を介して接地するようにしても良い。
【０１８２】このように構成する場合には、Ｅ型ＭＥＳ
ＦＥＴ４５で増幅された信号がＥ型ＭＥＳＦＥＴ４６を
介してドレイン電圧源側に漏れるのを避けることがで
き、Ｅ型ＭＥＳＦＥＴ４５で増幅された信号を効率良く
次段回路に伝達することができると共に、Ｅ型ＭＥＳＦ
ＥＴ４５によって増幅したい信号よりも周波数の低い信
号およびドレイン電圧源側から入力されるノイズが次段
回路に伝達されることを防ぐことができる。
【０１８３】また、Ｅ型ＭＥＳＦＥＴ４６のソースをＥ
型ＭＥＳＦＥＴ４５で増幅したい信号に共振する並列共
振回路６９を介してＥ型ＭＥＳＦＥＴ４５のドレインに
接続するようにしても良い。
【０１８４】このように構成する場合には、Ｅ型ＭＥＳ
ＦＥＴ４５で増幅したい周波数の信号以外の周波数の信
号が次段回路に伝達されないようにし、選択度の向上を
図ることができる。
【０１８５】本発明の増幅回路の実施の第７形態・・図
９ 図９は本発明の増幅回路の実施の第７形態を示す回路図
である。図９中、９２は入力信号ＩＮが入力される信号
入力端子、９３は出力信号ＯＵＴが出力される信号出力
端子、９４は正のドレイン電圧ＶＤＤ５が入力されるド
レイン電圧入力端子、９５は増幅素子をなすＥ型ＭＥＳ
ＦＥＴ、９６は直流阻止用の容量素子である。
【０１８６】ここに、Ｅ型ＭＥＳＦＥＴ９５は、ゲート
を信号入力端子９２に接続され、ドレインをドレイン電
圧入力端子９４に接続されると共に容量素子９６を介し
て信号出力端子９３に接続され、ソースを接地されてい
る。
【０１８７】また、９７はＥ型ＭＥＳＦＥＴ９５のゲー
トに正のゲートバイアスＶＧＢ５を供給するゲートバイ
アス回路であり、９８は正のゲートバイアス源電圧ＶＧ
Ｇ５が入力されるゲートバイアス源電圧入力端子であ
る。
【０１８８】また、９９はゲートバイアスＶＧＢ５を制
御する制御信号をなす電圧値を可変とされた正のゲート
バイアス制御電圧Ｖcontrol４が入力されるゲートバイ
アス制御電圧入力端子、１００はゲートバイアスＶＧＢ
５を制御するＥ型ＭＥＳＦＥＴ、１０１、１０２は抵抗
である。
【０１８９】なお、本発明の増幅回路の実施の第７形態
においては、ゲートバイアス制御電圧Ｖcontrol４を出
力するゲートバイアス制御電圧源は、その構成上、ゲー
トバイアス制御電圧Ｖcontrol４を０［Ｖ］とすること
ができず、ゲートバイアス制御電圧Ｖcontrol４の下限
値を、たとえば、０.２［Ｖ］とする場合を前提として
いる。
【０１９０】ここに、Ｅ型ＭＥＳＦＥＴ１００は、ドレ
インをゲートバイアス源電圧入力端子９８に接続され、
ゲートをゲートバイアス制御電圧入力端子９９に接続さ
れている。
【０１９１】また、抵抗１０１、１０２は、Ｅ型ＭＥＳ
ＦＥＴ１００のソースと接地との間に直列に接続され、
抵抗１０１、１０２の接続ノード１０３は、Ｅ型ＭＥＳ
ＦＥＴ９５のゲートに接続されている。
【０１９２】このように構成された本発明の増幅回路の
実施の第７形態においては、活性状態時には、ゲートバ
イアス制御電圧Ｖcontrol４を可変させることによりゲ
インを制御することができる。
【０１９３】例えば、ゲートバイアス制御電圧Ｖcontro
l４の電圧値を高くすると、Ｅ型ＭＥＳＦＥＴ１００の
オン抵抗は小さくなり、抵抗１０１、１０２に流れる電
流は大きくなり、Ｅ型ＭＥＳＦＥＴ９５のゲートバイア
スＶＧＢ５が高くなり、出力レベルは大きくなる。
【０１９４】これに対して、ゲートバイアス制御電圧Ｖ
control４の電圧値を低くすると、Ｅ型ＭＥＳＦＥＴ１
００のオン抵抗は大きくなり、抵抗１０１、１０２に流
れる電流は小さくなり、Ｅ型ＭＥＳＦＥＴ９５のゲート
バイアスＶＧＢ５は低くなり、出力レベルは小さくな
る。
【０１９５】そこで、本発明の増幅回路の実施の第７形
態においては、例えば、ゲートバイアス制御電圧Ｖcont
rol４の可変範囲は２.５〜０.２［Ｖ］とされ、ゲート
バイアス制御電圧Ｖcontrol４＝２.５［Ｖ］の場合に
は、ゲートバイアス電圧ＶＧＢ５＝０.５［Ｖ］とな
り、ゲートバイアス制御電圧Ｖcontrol４＝０.２［Ｖ］
の場合、ゲートバイアス電圧ＶＧＢ５が０［Ｖ］に近い
値となるように、ゲートバイアス源電圧ＶＧＧ５の電圧
値、Ｅ型ＭＥＳＦＥＴ１００の特性および抵抗１０１、
１０２の抵抗値などが決定される。
【０１９６】また、本発明の増幅回路の実施の第７形態
を非活性状態とする場合には、ゲートバイアス制御電圧
Ｖcontrol４＝０.２［Ｖ］に固定されるが、この場合、
ゲートバイアスＶＧＢ５を０［Ｖ］に近づけることがで
きるので、Ｅ型ＭＥＳＦＥＴ９５に流れるドレイン電流
を数十μＡ以下にすることができる。
【０１９７】ここに、図２に示す増幅回路においては、
非活性状態時に、Ｅ型ＭＥＳＦＥＴ５９のドレインに流
れる電流を極力小さくするためには、ゲートバイアスＶ
ＧＢ４として、Ｅ型ＭＥＳＦＥＴ５９のしきい値に対し
て十分に低い電圧、即ち、出来るだけ０［Ｖ］に近い電
圧をゲートに供給する必要があり、これが出来ない場
合、ドレイン電流が大きくなり、消費電力が増加してし
まう。
【０１９８】ところが、ゲートバイアス源電圧ＶＧＧ４
を発生するゲートバイアス源の制約で、ゲートバイアス
ＶＧＢ４を０［Ｖ］にするまでに、ゲートバイアス源電
圧ＶＧＧ４を下げられない場合があり、この場合には、
消費電力の低減化を図ることができない。
【０１９９】これに対して、本発明の増幅回路の実施の
第７形態においては、ゲートバイアス制御電圧Ｖcontro
l４を０［Ｖ］にすることができなくとも、０.２［Ｖ］
にすれば、ゲートバイアスＶＧＢ５を０［Ｖ］に近づけ
ることができるので、Ｅ型ＭＥＳＦＥＴ９５に流れるド
レイン電流を数十μＡ以下にすることができ、消費電力
の低減化を図ることができる。
【０２００】また、図２に示す増幅回路においては、飽
和出力動作時、Ｅ型ＭＥＳＦＥＴ５９のゲートに流れる
電流ＩＧＧは、Ｄ型ＭＥＳＦＥＴの場合に比べて２倍か
ら３倍近くになることが判明した。例えば、Ｅ型ＭＥＳ
ＦＥＴ５９が３ＷクラスのＥ型ＭＥＳＦＥＴの場合、ゲ
ート電流ＩＧＧには１０〜２０ｍＡにもなることが判明
した。
【０２０１】したがって、また、図２に示す増幅回路に
おいては、活性状態時、ゲート電流ＩＧＧ４による抵抗
６３の電圧降下のため、ゲートバイアスＶＧＢ４が低下
し、出力を減少させる方向にデバイスが動いてしまうと
いう不都合があることが判明した。
【０２０２】ここに、抵抗６３、６４の抵抗値を十分に
低く設定する場合には、ゲート電流ＩＧＧ４が大きくて
も、ゲートバイアスＶＧＢ４の低下を抑制することがで
きるが、抵抗６３、６４の抵抗値を余りに低くすると、
ゲートバイアス源の電流供給能力の関係で、抵抗６３、
６４に対して十分な電流を供給することができず、仮
に、ゲートバイアス源の電流供給能力を大きくすること
ができたとしても、ゲートバイアスＶＧＢ４をかけた状
態において、抵抗６３、６４に流れる電流が大きくなっ
てしまい、消費電力の低減化を図ることができなくなっ
てしまう。
【０２０３】これに対して、本発明の増幅回路の実施の
第７形態によれば、抵抗１０１、１０２の抵抗値を小さ
くし、活性状態時、抵抗１０１、１０２に大きな電流を
流すようにし、Ｅ型ＭＥＳＦＥＴ９５のゲートに流れ込
む電流によりゲートバイアスＶＧＢ５が低下しないよう
にしても、非活性状態時には、ゲートバイアス制御電圧
Ｖcontrol４＝０.２［Ｖ］とすることにより、抵抗１０
１、１０２に流れる電流を小さくすることができるの
で、消費電力の低減化を図ることができる。
【０２０４】ここに、たとえば、図２に示す増幅回路を
携帯電話機の送信回路部の電力増幅器に使用する場合に
おいて、ゲートバイアス源電圧入力端子６２に対してゲ
ートバイアス源電圧ＶＧＧ４の代わりに送信出力を制御
するオート・パワー・コントロール電圧Ｖapcを入力す
るように構成する場合を検討する。
【０２０５】通常、オート・パワー・コントロール電圧
Ｖapcの可変範囲は、０.２〜２.５［Ｖ］であり、オー
ト・パワー・コントロール電流Ｉapcの上限値は５［ｍ
Ａ］程度である。
【０２０６】そこで、オート・パワー・コントロール電
圧Ｖapc＝２.５［Ｖ］の場合、Ｅ型ＭＥＳＦＥＴ５９の
動作時にゲート・ソース間に印加される電圧は０.５
［Ｖ］程度であると仮定すると、抵抗６３の抵抗値：抵
抗６４の抵抗値＝４：１とする必要がある。
【０２０７】ここに、抵抗６３の抵抗値＋抵抗６４の抵
抗値の最小値は、Ｖapc-max／Ｉapc-max＝２.５［Ｖ］
／５×１０-3［Ａ］＝５００［Ω］となるので、抵抗６
３の抵抗値＋抵抗６４の抵抗値＞５００［Ω］となり、
抵抗６３の抵抗値＞４００［Ω］となる。
【０２０８】そこで、Ｅ型ＭＥＳＦＥＴ５９のゲート・
ソース間電圧の変動許容値を、例えば、０.１［Ｖ］と
すると、Ｅ型ＭＥＳＦＥＴ５９のゲートに流れる電流Ｉ
ＧＧ４は、抵抗６３の抵抗値×ＩＧＧ４＜０.１［Ｖ］
より、ＩＧＧ４＜０.１［Ｖ］／４００［Ω］＝０.２５
［ｍＡ］となる。
【０２０９】このことから、Ｅ型ＭＥＳＦＥＴ５９のゲ
ートに流れる電流ＩＧＧ４が０.５［ｍＡ］以上あれ
ば、Ｅ型ＭＥＳＦＥＴ５９のゲート・ソース間電圧の変
動許容値が０.１［Ｖ］を越えるため、本発明の増幅回
路の実施の第７形態の構成が必要となる。
【０２１０】以上のように、本発明の増幅回路の実施の
第７形態によれば、ＭＥＳＦＥＴとして、Ｅ型ＭＥＳＦ
ＥＴのみを使用していることから、ドレイン電圧ＶＤＤ
５、ゲートバイアス源電圧ＶＧＧ５及びゲートバイアス
制御電圧Ｖcontrol４として正電圧を必要とし、負電圧
を必要としないので、正電源のみを設ければ足り、負電
源を設ける必要がない。
【０２１１】また、活性状態時には、ゲートバイアス制
御電圧Ｖcontrol４を変化させることにより、Ｅ型ＭＥ
ＳＦＥＴ９５のゲートバイアスＶＧＢ５を変化させ、ゲ
インを制御することができる。
【０２１２】また、非活性状態時には、ゲートバイアス
制御電圧Ｖcontrol４を下限値に下げ、Ｅ型ＭＥＳＦＥ
Ｔ９５のゲートバイアスＶＧＢ５を０［Ｖ］近くに固定
することにより、Ｅ型ＭＥＳＦＥＴ９５にドレイン電流
が流れないようにすることができるので、ドレイン電圧
源とドレイン電圧入力端子９４との間にドレイン電流を
遮断するためのスイッチ素子（スイッチ・モジュール）
を設けなくとも、消費電力の低減化を図ることができ
る。
【０２１３】なお、本発明の増幅回路の実施の第７の形
態においては、Ｅ型ＭＥＳＦＥＴ１００のソースとＥ型
ＭＥＳＦＥＴ９５のゲートとの間に抵抗１０１を設けて
いるが、この抵抗１０１は設けないようにすることもで
きる。
【０２１４】本発明の多段増幅回路の実施の第１形態・
・図１０〜図１２ 図１０は本発明の多段増幅回路の実施の第１形態を示す
回路図であり、本発明の多段増幅回路の実施の第１形態
は、本発明を携帯電話機の送信回路部の電力増幅器に適
用した場合の一例である。
【０２１５】図１０中、１０６は入力信号（高周波信
号）ＩＮが入力される信号入力端子、１０７は出力信号
（高周波信号）ＯＵＴが出力される出力端子、１０８は
直流阻止用の容量素子、１０９、１１０、１１１は増幅
回路、１１２は増幅回路１０９、１１０、１１１に供給
すべきゲートバイアス制御電圧Ｖcontrol５を生成する
ゲートバイアス制御電圧生成回路である。
【０２１６】ここに、ゲートバイアス制御用電圧生成回
路１１２において、１１３は携帯電話機の制御回路部
（図示せず）から供給される出力信号ＯＵＴの出力レベ
ルを自動制御する制御信号をなすオート・パワー・コン
トロール電圧Ｖapcが入力されるオート・パワー・コン
トロール電圧入力端子である。
【０２１７】また、１１４、１１５はオート・パワー・
コントロール電圧Ｖapcを分圧する抵抗であり、抵抗１
１４、１１５の接続ノード１１６にゲートバイアス制御
電圧Ｖcontrol５を得るようにされている。なお、１１
７はゲートバイアス制御電圧線である。
【０２１８】また、増幅回路１０９において、１１８は
正のドレイン電圧ＶＤＤ６が入力されるドレイン電圧入
力端子、１１９は増幅素子をなすＥ型ＭＥＳＦＥＴ、１
２０はＥ型ＭＥＳＦＥＴ１１９のドレイン電圧を制御す
るＥ型ＭＥＳＦＥＴ、１２１は直流阻止用の容量素子、
１２２はインダクタンス素子である。
【０２１９】ここに、Ｅ型ＭＥＳＦＥＴ１１９は、ゲー
トを容量素子１０８を介して信号入力端子１０６に接続
され、ドレインをインダクタンス素子１２２を介してＥ
型ＭＥＳＦＥＴ１２０のソースに接続されると共に容量
素子１２１の一端に接続され、ソースを接地されてお
り、Ｅ型ＭＥＳＦＥＴ１２０は、ドレインをドレイン電
圧入力端子１１８に接続されている。
【０２２０】また、１２３はＥ型ＭＥＳＦＥＴ１１９、
１２０のゲートに正のゲートバイアスＶＧＢ６Ａ、ＶＧ
Ｂ６Ｂを供給するゲートバイアス回路であり、１２４、
１２５、１２６はゲートバイアス制御電圧Ｖcontrol５
を分圧する抵抗である。
【０２２１】抵抗１２４、１２５、１２６は、ゲートバ
イアス制御電圧線１１７と接地との間に直列に接続さ
れ、抵抗１２４、１２５の接続ノード１２７は、Ｅ型Ｍ
ＥＳＦＥＴ１２０のゲートに接続され、抵抗１２５、１
２６の接続ノード１２８はＥ型ＭＥＳＦＥＴ１１９のゲ
ートに接続されている。
【０２２２】また、増幅回路１１０において、１２９は
正のドレイン電圧ＶＤＤ６が入力されるドレイン電圧入
力端子、１３０は増幅素子をなすＥ型ＭＥＳＦＥＴ、１
３１は直流阻止用の容量素子である。
【０２２３】ここに、Ｅ型ＭＥＳＦＥＴ１３０は、ゲー
トを容量素子１２１の他端に接続され、ドレインをドレ
イン電圧入力端子１２９及び容量素子１３１の一端に接
続され、ソースを接地されている。
【０２２４】また、１３２はＥ型ＭＥＳＦＥＴ１３０の
ゲートに正のゲートバイアスＶＧＢ６Ｃを供給するゲー
トバイアス回路であり、１３３は正のゲートバイアス源
電圧ＶＧＧ６が入力されるゲートバイアス源電圧入力端
子である。
【０２２５】また、１３４はゲートバイアスＶＧＢ６Ｃ
を制御するためのＥ型ＭＥＳＦＥＴ、１３５、１３６は
抵抗である。
【０２２６】ここに、Ｅ型ＭＥＳＦＥＴ１３４は、ドレ
インをゲートバイアス源電圧入力端子１３３に接続さ
れ、ゲートを抵抗１３８を介してゲートバイアス電圧線
１１７に接続されている。
【０２２７】なお、抵抗１３８は、Ｅ型ＭＥＳＦＥＴ１
１９により増幅された信号が容量素子１２１、抵抗１３
５及びＥ型ＭＥＳＦＥＴ１３４のソース・ゲート間を介
して増幅回路１０９に帰還された場合に発振を起こして
しまう場合が考えられるので、Ｅ型ＭＥＳＦＥＴ１３４
のゲートに出力される信号を減衰させ、発振の防止を図
るためのものである。
【０２２８】また、抵抗１３５、１３６は、Ｅ型ＭＥＳ
ＦＥＴ１３４のソースと接地との間に直列に接続されて
おり、抵抗１３５、１３６の接続ノード１３７は、Ｅ型
ＭＥＳＦＥＴ１３０のゲートに接続されている。
【０２２９】また、増幅回路１１１において、１３９は
正のドレイン電圧ＶＤＤ６が入力されるドレイン電圧入
力端子、１４０は増幅素子をなすＥ型ＭＥＳＦＥＴ、１
４１は直流阻止用の容量素子である。
【０２３０】ここに、Ｅ型ＭＥＳＦＥＴ１４０は、ゲー
トを容量素子１３１の他端に接続され、ドレインをドレ
イン電圧入力端子１３９に接続されると共に容量素子１
４１を介して信号出力端子１０７に接続され、ソースを
接地されている。
【０２３１】また、１４２はＥ型ＭＥＳＦＥＴ１４０の
ゲートに正のゲートバイアスＶＧＢ６Ｄを供給するゲー
トバイアス回路であり、１４３は正のゲートバイアス源
電圧ＶＧＧ６が入力されるゲートバイアス源電圧入力端
子である。
【０２３２】また、１４４はゲートバイアスＶＧＢ６Ｄ
を制御するためのＥ型ＭＥＳＦＥＴ、１４５、１４６は
抵抗である。
【０２３３】ここに、Ｅ型ＭＥＳＦＥＴ１４４は、ドレ
インをゲートバイアス源電圧入力端子１４３に接続さ
れ、ゲートを抵抗１４７を介してゲートバイアス電圧線
１１７に接続されている。
【０２３４】なお、抵抗１４７は、Ｅ型ＭＥＳＦＥＴ１
３０により増幅された信号が容量素子１３１、抵抗１４
５及びＥ型ＭＥＳＦＥＴ１４４のソース・ゲート間を介
して増幅回路１０９、１１０に帰還された場合に発振を
起こしてしまう場合が考えられるので、Ｅ型ＭＥＳＦＥ
Ｔ１４４のゲートに出力される信号を減衰させ、発振の
防止を図るためのものである。
【０２３５】また、抵抗１４５、１４６は、Ｅ型ＭＥＳ
ＦＥＴ１４４のソースと接地との間に直列接続されてお
り、抵抗１４５、１４６の接続ノード１４８は、Ｅ型Ｍ
ＥＳＦＥＴ１４０のゲートに接続されている。
【０２３６】なお、初段目の増幅回路１０９は、図１に
示す本発明の増幅回路の実施の第２形態と同一の回路構
成とされており、２段目、３段目の増幅回路１１０、１
１１は、図９に示す本発明の増幅回路の第７形態と同一
の回路構成とされている。
【０２３７】このように構成された本発明の多段増幅回
路の実施の第１形態においては、送信時には、オート・
パワー・コントロール電圧Ｖapcとして、携帯電話機と
基地局との距離の関係で決定される送信出力を得るため
に必要な電圧が供給される。
【０２３８】図１１は本発明の多段増幅回路の実施の第
１形態における増幅回路１０９、１１０、１１１の出力
レベルの変化幅を説明するための図であり、横軸に増幅
回路１０９、１１０、１１１の出力端の位置、縦軸に出
力レベルを示している。
【０２３９】図１１中、矢印１５１は増幅回路１０９の
出力レベルの可変幅、矢印１５２は増幅回路１１０の出
力レベルの可変幅、矢印１５３は増幅回路１１１の出力
レベルの可変幅、即ち、出力信号ＯＵＴのレベルの可変
幅を示している。
【０２４０】ところで、携帯電話機においては、基地局
が近い場合には、その距離に応じて送信出力を下げない
と、基地局の受信信号に歪が生じてしまう。そこで、こ
のような場合、基地局から携帯電話機に対して送信出力
を下げる指令が送信され、これに対応して、オート・パ
ワー・コントロール電圧Ｖapcが変化するが、送信出力
の可変幅としては、６０［ｄＢｃ］が必要とされてい
る。
【０２４１】ここに、２段目、３段目の増幅回路１１
０、１１１を図１０に示すように構成する場合、出力信
号ＯＵＴのレベルの可変幅を６０［ｄＢｃ］とするため
には、初段の増幅回路１０９の出力レベルの可変幅を大
きく３０［ｄＢｃ］としなければならないが、初段の増
幅回路１０９は、図１に示す本発明の増幅回路の実施の
第２形態と同一の回路構成とされているので、出力レベ
ルを３０［ｄＢｃ］以上に可変させることができ、入力
信号ＩＮを大きく減衰させたい場合に、これを行うこと
ができる。
【０２４２】これに対して、初段の増幅回路１０９を、
例えば、図２に示すように構成することが考えられる
が、図２に示す増幅回路の入出力特性は、図１２に示す
ようになる。
【０２４３】図１２中、実線１５５は、Ｅ型ＭＥＳＦＥ
Ｔ５９のゲートバイアスＶＧＢ４＝０.４［Ｖ］の場
合、破線１５６は、Ｅ型ＭＥＳＦＥＴ５９のゲートバイ
アスＶＧＢ４＝０.０［Ｖ］の場合を示している。
【０２４４】このように、図２に示す増幅回路において
は、入力レベルＰinを飽和レベルから２０dＢ減少させ
たとしても、ゲートバイアスＶＧＢ４による出力レベル
Ｐoutの変化幅として２０［ｄＢｃ］程度しか得ること
ができず、入力信号ＩＮを大きく減衰させたい場合に、
これを行うことはできない。
【０２４５】この場合、入力レベルＰinを可変させるこ
とができる構成とする場合には、出力レベルＰoutの可
変幅を２０［ｄＢｃ］よりも大きくすることができる
が、携帯電話機においては、構成を簡略化し、価格の低
減化を図るために、電力増幅器の入力レベルＰinは可変
でなく、固定という場合が多く、したがって、図２に示
す増幅回路は、初段の増幅回路１０９として使用するに
適していない。
【０２４６】また、本発明の多段増幅回路の実施の第１
形態においては、受信時及び待ち受け時には、オート・
パワー・コントロール電圧Ｖapcとして、０.２［Ｖ］が
供給される。
【０２４７】この結果、増幅回路１０９においては、Ｅ
型ＭＥＳＦＥＴ１２０のゲートバイアスＶＧＢ６Ｂが下
がり、Ｅ型ＭＥＳＦＥＴ１１９のドレイン電圧を０
［Ｖ］にすることができると共に、Ｅ型ＭＥＳＦＥＴ１
１９のゲートバイアスＶＧＢ６Ａも０［Ｖ］近くに下げ
ることができるので、Ｅ型ＭＥＳＦＥＴ１１９にドレイ
ン電流が流れない状態とすることができる。
【０２４８】また、増幅回路１１０においては、Ｅ型Ｍ
ＥＳＦＥＴ１３４のゲート電圧が下がり、Ｅ型ＭＥＳＦ
ＥＴ１３０のゲートバイアスＶＧＢ６Ｃを０［Ｖ］に近
い電圧にすることができるので、Ｅ型ＭＥＳＦＥＴ１３
０に流れるドレイン電流をきわめて小さくすることがで
きる。
【０２４９】また、増幅回路１１１においては、Ｅ型Ｍ
ＥＳＦＥＴ１４４のゲート電圧が下がり、Ｅ型ＭＥＳＦ
ＥＴ１４０のゲートバイアスＶＧＢ６Ｄを０［Ｖ］に近
い電圧にすることができるので、Ｅ型ＭＥＳＦＥＴ１４
０に流れるドレイン電流をきわめて小さくすることがで
きる。
【０２５０】このように、本発明の多段増幅回路の実施
の第１形態によれば、ＭＥＳＦＥＴとしてＥ型ＭＥＳＦ
ＥＴのみを使用していることから、ドレイン電圧ＶＤＤ
６、ゲートバイアス源電圧ＶＧＧ６及びオート・パワー
・コントロール電圧Ｖapcとして正電圧を必要とし、負
電圧を必要としないので、正電源のみを設ければ足り、
負電源を設ける必要がない。したがって、携帯電話機の
価格の低減化と小型化とを図ることができる。
【０２５１】また、初段の増幅回路１０９を図２に示す
本発明の増幅回路の実施の第２形態と同一の回路構成と
しているので、初段の増幅回路１０９の出力レベルの可
変幅を３０［ｄＢｃ］以上とすることができ、この結
果、最終段の増幅回路１１１の出力レベルの可変幅を６
０［ｄＢｃ］とすることができる。したがって、携帯電
話機に要請される送信出力の可変幅を満足させることが
できる。
【０２５２】また、２段目の増幅回路１１０を図９に示
す本発明の増幅回路の第７形態と同一の回路構成として
いるので、抵抗１３５、１３６の抵抗値を小さくし、送
信時、抵抗１３５、１３６に大きな電流を流すように
し、Ｅ型ＭＥＳＦＥＴ１３０のゲートに流れ込む電流に
よりゲートバイアスＶＧＢ６Ｃが低下しないようにして
も、受信時及び待ち受け時には、Ｅ型ＭＥＳＦＥＴ１３
４によって抵抗１３５、１３６に流れる電流を小さくす
ることができる。したがって、消費電力の低減化を図る
ことができる。
【０２５３】また、３段目の増幅回路１１１を図９に示
す本発明の増幅回路の第７形態と同一の回路構成として
いるので、抵抗１４５、１４６の抵抗値を小さくし、送
信時、抵抗１４５、１４６に大きな電流を流すように
し、Ｅ型ＭＥＳＦＥＴ１４０のゲートに流れ込む電流に
よりゲートバイアスＶＧＢ６Ｄが低下しないようにして
も、受信時及び待ち受け時には、Ｅ型ＭＥＳＦＥＴ１４
４によって抵抗１４５、１４６に流れる電流を小さくす
ることができる。したがって、消費電力の低減化を図る
ことができる。
【０２５４】また、受信時及び待ち受け時には、Ｅ型Ｍ
ＥＳＦＥＴ１１９にドレイン電流が流れないようにする
と共に、Ｅ型ＭＥＳＦＥＴ１３０、１４０に流れるドレ
イン電流をきわめて小さくすることができるので、この
点からも、消費電力の低減化を図ることができる。
【０２５５】また、同じく、受信時及び待ち受け時に
は、Ｅ型ＭＥＳＦＥＴ１１９にドレイン電流が流れない
ようにすると共に、Ｅ型ＭＥＳＦＥＴ１３０、１４０に
流れるドレイン電流をきわめて小さくすることができる
ことから、Ｅ型ＭＥＳＦＥＴ１１９、１３０、１４０に
供給するドレイン電流を受信時及び待ち受け時に遮断す
るためのスイッチ・モジュールを必要とせず、この点か
らも、携帯電話機の価格の低減化と、小型化とを図るこ
とができる。
【０２５６】なお、本発明の多段増幅回路の実施の第１
形態においては、増幅回路１０９を本発明の増幅回路の
第２形態と同様に構成した場合について説明したが、こ
の代わりに、増幅回路１０９を本発明の増幅回路の実施
の第１形態、第３形態、第４形態、第５形態又は第６形
態と同一の回路構成とすることもできる。
【０２５７】また、本発明の多段増幅回路の実施の第１
形態においては、オート・パワー・コントロール電圧入
力端子１１３と接地との間に抵抗１１４、１１５を直列
に接続しているが、抵抗１１４、１１５を設けず、オー
ト・パワー・コントロール電圧入力端子１１３をゲート
バイアス制御電圧線１１７に直接に接続するように構成
することもできる。
【０２５８】また、本発明の多段増幅回路の実施の第１
形態においては、ゲートバイアス制御電圧線１１７とＥ
型ＭＥＳＦＥＴ１２０のゲートとの間に抵抗１２４を設
けているが、この抵抗１２４を設けないように構成する
こともできる。
【０２５９】また、本発明の多段増幅回路の実施の第１
形態においては、Ｅ型ＭＥＳＦＥＴ１３４のソースとＥ
型ＭＥＳＦＥＴ１３０のゲートとの間に抵抗１３５を設
けると共に、Ｅ型ＭＥＳＦＥＴ１４４のソースとＥ型Ｍ
ＥＳＦＥＴ１４０のゲートとの間に抵抗１４５を設けて
いるが、これら抵抗１３５、１４５を設けないように構
成することもできる。
【０２６０】また、本発明の多段増幅回路の実施の第１
形態においては、Ｅ型ＭＥＳＦＥＴ１３４、１４４のゲ
ートとゲートバイアス制御電圧線１１７との間に発振防
止用の抵抗１３８、１４７を設けているが、これら抵抗
１３８、１４７を設けないように構成することもでき
る。
【０２６１】
【発明の効果】本発明中、第１〜第１４の発明（請求項
１〜１４記載の増幅回路）によれば、ＦＥＴとして、エ
ンハンスメント型のＦＥＴのみを使用しているので、正
電源のみを設ければ足り、負電源を設ける必要がない。
【０２６２】また、第２のＦＥＴによって第１のＦＥＴ
のドレイン電圧を０［Ｖ］ないし０［Ｖ］近傍にまで下
げることが可能であるから、ゲインの可変幅を大きく
し、入力信号を大きく減衰させたい場合に、これを行う
ことができる。
【０２６３】また、特に、第２の発明（請求項２記載の
増幅回路）によれば、第１のＦＥＴのドレイン電圧を下
げる場合、第１のＦＥＴのゲートバイアスも下げるよう
にする場合には、ゲインの可変幅を第１の発明よりも大
きくすることができる。
【０２６４】また、特に、第３の発明（請求項３記載の
増幅回路）によれば、第１、第２のＦＥＴに対してゲー
トバイアスを供給するゲートバイアス回路の構成を簡略
化し、ゲインの可変幅を第１の発明よりも大きくするこ
とができる。
【０２６５】また、特に、第４の発明（請求項４記載の
増幅回路）によれば、第１のＦＥＴのドレイン電圧を第
４の発明の場合よりも容易に０［Ｖ］ないし０［Ｖ］に
近い値とすることができる。
【０２６６】また、特に、第５の発明（請求項５記載の
増幅回路）によれば、制御信号の下限値を０［Ｖ］とで
きない場合においても、第１のＦＥＴのゲートバイアス
の下限値として、第４、第５の発明の場合よりも０
［Ｖ］に近い値を得ることができる。
【０２６７】また、特に、第６の発明（請求項６記載の
増幅回路）によれば、第１のＦＥＴにより増幅された信
号が第２のＦＥＴを介してドレイン電圧源側に漏れるこ
とを防止し、第１のＦＥＴにより増幅された信号を効率
良く次段回路に伝達することができる。
【０２６８】また、特に、第７の発明（請求項７記載の
増幅回路）によれば、第１のＦＥＴによって増幅したい
信号よりも低い周波数の信号及びドレイン電圧源側から
入力されるノイズが次段回路に伝達されてしまうことを
防ぐことができる。
【０２６９】また、特に、第８の発明（請求項８記載の
増幅回路）によれば、第１のＦＥＴで増幅したい信号以
外の周波数の信号が次段回路に伝達されないようにし、
選択度の向上を図ることができる。
【０２７０】また、特に、第９の発明（請求項９記載の
増幅回路）によれば、制御信号の下限値を０［Ｖ］とで
きない場合においても、第１のＦＥＴのゲートバイアス
の下限値として、第４、第５の発明の場合よりも０
［Ｖ］に近い値を得ることができる。
【０２７１】また、特に、第１０の発明（請求項１０記
載の増幅回路）によれば、制御信号の下限値を０［Ｖ］
とできない場合においても、第１のＦＥＴのゲートバイ
アスの下限値として、第９の発明よりも０［Ｖ］に近い
値を得ることができる。
【０２７２】また、特に、第１２の発明（請求項１２記
載の増幅回路）によれば、制御信号の下限値を０［Ｖ］
とできない場合においても、第１のＦＥＴのゲートバイ
アスの下限値として、第４、第５の発明の場合よりも０
［Ｖ］に近い値を得ることができる。
【０２７３】また、特に、第１３の発明（請求項１３記
載の増幅回路）によれば、制御信号の下限値を０［Ｖ］
とできない場合においても、第１のＦＥＴのゲートバイ
アスの下限値として、第１２の発明の場合よりも０
［Ｖ］に近い値を得ることができる。
【０２７４】また、第１５、第１６の発明（請求項１
５、１６記載の増幅回路）によれば、ＦＥＴとして、エ
ンハンスメント形のＦＥＴのみを使用していることか
ら、正電源のみを設ければ足り、負電源を設ける必要が
ない。
【０２７５】また、抵抗素子の抵抗値を小さくし、活性
状態時、抵抗素子に大きな電流を流すようにし、第１の
ＦＥＴのゲートに流れ込む電流により第１のＦＥＴのゲ
ートバイアスが低下し、出力信号の出力レベルが下がら
ないようにしても、非活性状態時には、制御信号のレベ
ルを０［Ｖ］にできない場合においても、第２のＦＥＴ
により抵抗素子に流れる電流を小さくし、第１のＦＥＴ
のゲートバイアスを０［Ｖ］に近づけることができ、第
１のＦＥＴのドレイン電流を小さくすることができるの
で、消費電力の低減化を図ることができる。
【０２７６】また、特に、第１６の発明（請求項１６記
載の増幅回路）によれば、非活性状態時、第１のＦＥＴ
のゲートバイアスを第１５の発明の場合よりも０［Ｖ］
に近づけることができ、第１５の発明の場合よりも消費
電力の低減化を図ることができる。
【０２７７】また、第１７〜第２４の発明（請求項１７
〜２４記載の多段増幅回路）によれば、前段増幅回路
は、ＦＥＴとしてエンハンスメント型のＦＥＴのみを使
用しているので、後段増幅回路もＦＥＴとしてエンハン
スメント型のＦＥＴのみを使用する場合には、正電源の
みを設ければ足り、負電源を設ける必要がない。
【０２７８】また、第２のＦＥＴによって第１のＦＥＴ
のドレイン電圧を０［Ｖ］ないし０［Ｖ］近傍にまで下
げることが可能であるから、前段増幅回路のゲインの可
変幅を大きくし、前段増幅回路において入力信号を大き
く減衰させたい場合に、これを行うことができる。
【０２７９】また、特に、第２１の発明（請求項２１記
載の多段増幅回路）によれば、前段増幅回路から後段増
幅回路に入力された信号が前段増幅回路に帰還されるこ
とによる発振の防止を図ることができる。
【０２８０】また、特に、第２２の発明（請求項２２記
載の多段増幅回路）によれば、第１のＦＥＴにより増幅
された信号が第２のＦＥＴを介してドレイン電圧源側に
漏れることを防止し、第１のＦＥＴにより増幅された信
号を効率良く後段増幅回路に伝達することができる。
【０２８１】また、特に、第２３の発明（請求項２３記
載の多段増幅回路）によれば、第１のＦＥＴによって増
幅したい信号よりも低い信号及びドレイン電圧源側から
入力されるノイズが後段増幅回路に伝達されることを防
ぐことができる。
【０２８２】また、特に、第２４の発明（請求項２４記
載の多段増幅回路）によれば、第１のＦＥＴで増幅した
い信号以外の周波数の信号が後段増幅回路に伝達されな
いようにし、選択度の向上を図ることができる。
【０２８３】また、第２５〜第２９の発明（請求項２５
〜２９記載の多段増幅回路）によれば、後段増幅回路
は、ＦＥＴとしてエンハンスメント型のＦＥＴのみを使
用しているので、前段増幅回路もＦＥＴとしてエンハン
スメント型のＦＥＴのみを使用する場合には、正電源の
みを設ければ足り、負電源を設ける必要がない。
【０２８４】また、抵抗素子の抵抗値を小さくし、活性
状態時、抵抗素子に大きな電流を流すようにし、第１の
ＦＥＴのゲートに流れ込む電流により第１のＦＥＴのゲ
ートバイアスが低下し、出力信号の出力レベルが下がら
ないようにしても、非活性状態時には、制御信号のレベ
ルを０［Ｖ］にできない場合においても、第２のＦＥＴ
により抵抗素子に流れる電流を小さくし、第１のＦＥＴ
のゲートバイアスを０［Ｖ］に近づけることができ、第
１のＦＥＴのドレイン電流を小さくすることができるの
で、消費電力の低減化を図ることができる。
【０２８５】また、特に、第２９の発明（請求項２９記
載の多段増幅回路）によれば、前段増幅回路から後段増
幅回路に入力された信号が前段増幅回路に帰還されるこ
とによる発振の防止を図ることができる。
【０２８６】また、第３０〜第３６の発明（請求項３０
〜３６記載の多段増幅回路）によれば、ＦＥＴとして、
エンハンスメント型のＦＥＴのみを使用しているので、
正電源のみを設ければ足り、負電源を設ける必要がな
い。
【０２８７】また、第２のＦＥＴによって第１のＦＥＴ
のドレイン電圧を０［Ｖ］ないし０［Ｖ］近傍にまで下
げることが可能であるから、前段増幅回路のゲインの可
変幅を大きくし、前段増幅回路において入力信号を大き
く減衰させたい場合に、これを行うことができる。
【０２８８】また、後段増幅回路においては、抵抗素子
の抵抗値を小さくし、活性状態時、抵抗素子に大きな電
流を流すようにし、第３のＦＥＴのゲートに流れ込む電
流により第１のＦＥＴのゲートバイアスが低下し、出力
信号の出力レベルが下がらないようにしても、非活性状
態時には、制御信号のレベルを０［Ｖ］にできない場合
においても、第４のＦＥＴにより抵抗素子に流れる電流
を小さくし、第３のＦＥＴのゲートバイアスを０［Ｖ］
に近づけることができ、第３のＦＥＴのドレイン電流を
小さくすることができるので、消費電力の低減化を図る
ことができる。
【０２８９】また、特に、第３３の発明（請求項３３記
載の多段増幅回路）によれば、前段増幅回路から後段増
幅回路に入力された信号が前段増幅回路に帰還されるこ
とによる発振の防止を図ることができる。
【０２９０】また、特に、第３４の発明（請求項３４記
載の多段増幅回路）によれば、第１のＦＥＴにより増幅
された信号が第２のＦＥＴを介してドレイン電圧源側に
漏れることを防止し、第１のＦＥＴにより増幅された信
号を効率良く後段増幅回路に伝達することができる。
【０２９１】また、特に、第３５の発明（請求項３５記
載の多段増幅回路）によれば、第１のＦＥＴによって増
幅したい信号よりも低い周波数の信号及びドレイン電圧
源側から入力されるノイズが後段増幅回路に伝達される
ことを防ぐことができる。
【０２９２】また、特に、第３６の発明（請求項３６記
載の多段増幅回路）によれば、第１のＦＥＴで増幅した
い信号以外の周波数の信号が後段増幅回路に伝達されな
いようにし、選択度の向上を図ることができる。
【０２９３】また、特に、第３８の発明（請求項３８記
載の増幅回路又は多段増幅回路）によれば、低雑音、高
効率の増幅回路又は多段増幅回路を構成することができ
る。
【０２９４】
【図面の簡単な説明】
【図１】本発明の増幅回路の実施の第１形態を示す回路
図である。
【図２】本発明の増幅回路の実施の第１形態及び第７形
態の作用効果を説明するための回路図である。
【図３】図２に示す増幅回路のドレイン電圧対出力レベ
ル特性を示す図である。
【図４】本発明の増幅回路の実施の第２形態を示す回路
図である。
【図５】本発明の増幅回路の実施の第３形態を示す回路
図である。
【図６】本発明の増幅回路の実施の第４形態を示す回路
図である。
【図７】本発明の増幅回路の実施の第５形態を示す回路
図である。
【図８】本発明の増幅回路の実施の第６形態を示す回路
図である。
【図９】本発明の増幅回路の実施の第７形態を示す回路
図である。
【図１０】本発明の多段増幅回路の実施の第１形態を示
す回路図である。
【図１１】本発明の多段増幅回路の実施の第１形態にお
ける増幅回路の出力レベルの変化幅を説明するための図
である。
【図１２】図２に示す増幅回路の入出力特性を示す図で
ある。
【図１３】従来の携帯電話機の一例の要部の回路構成を
概略的に示すブロック図である。
【図１４】図１３に示す従来の携帯電話機が設ける高周
波回路部の構成を示す回路図である。
【図１５】図１４に示す高周波回路部を構成する送信回
路部が設ける電力増幅器の構成を示す回路図である。
【符号の説明】
ＩＮ 入力信号 ＯＵＴ 出力信号 ＶＤＤｉ（ｉ＝１、２・・・６） ドレイン電圧 ＶＧＧｉ（ｉ＝１、２・・・６） ゲートバイアス源電
圧 Ｖcontrolｋ（ｋ＝１、２・・・６） ゲートバイアス
制御電圧 Ｖapc オート・パワー・コントロール電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−299944（ＪＰ，Ａ) 特開 平６−77740（ＪＰ，Ａ) 特開 平７−74549（ＪＰ，Ａ) 特開 平５−152978（ＪＰ，Ａ) 特開 平５−145349（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72

Claims (38)

    (57)【特許請求の範囲】
  1. 【請求項１】ゲートに入力信号およびゲートバイアスが
    供給され、前記入力信号を増幅してドレインより出力す
    るエンハンスメント型の第１のＦＥＴと、 ドレインがドレイン電圧源に接続され、ソースが前記第
    １のＦＥＴのドレインに接続され、ゲートに供給される
    制御信号により、前記第１のＦＥＴに供給するドレイン
    電圧を制御するエンハンスメント型の第２のＦＥＴとを
    備えることを特徴とする増幅回路。
  2. 【請求項２】前記第１のＦＥＴのゲートバイアスは、そ
    の増減が制御されることを特徴とする請求項１記載の増
    幅回路。
  3. 【請求項３】前記第２のＦＥＴのゲートに供給される前
    記制御信号が、前記第１のＦＥＴのゲートバイアスとし
    て供給されることを特徴とする請求項２記載の増幅回
    路。
  4. 【請求項４】前記第１のＦＥＴのゲートバイアスとし
    て、前記制御信号を抵抗分割した電位が供給されること
    を特徴とする請求項３記載の増幅回路。
  5. 【請求項５】前記第２のＦＥＴのゲートには、前記制御
    信号が抵抗を介して供給されることを特徴とする請求項
    ４記載の増幅回路。
  6. 【請求項６】前記第２のＦＥＴのソースは、インダクタ
    ンス素子を介して前記第１のＦＥＴのドレインに接続さ
    れることを特徴とする請求項１記載の増幅回路。
  7. 【請求項７】前記第２のＦＥＴのソースは、容量素子を
    介して接地されることを特徴とする請求項６記載の増幅
    回路。
  8. 【請求項８】前記第２のＦＥＴのソースは、前記第１の
    ＦＥＴにより増幅したい信号に共振する並列共振回路を
    介して前記第１のＦＥＴのドレインに接続されることを
    特徴とする請求項１記載の増幅回路。
  9. 【請求項９】ドレインが前記第１のＦＥＴのゲートバイ
    アス源に接続され、ゲートに前記制御信号が供給される
    エンハンスメント型の第３のＦＥＴのソース出力が、前
    記第１のＦＥＴのゲートバイアスとして供給されること
    を特徴とする請求項２記載の増幅回路。
  10. 【請求項１０】前記第１のＦＥＴのゲートバイアスとし
    て、前記第３のＦＥＴのソース出力を抵抗分割した電位
    が供給されることを特徴とする請求項９記載の増幅回
    路。
  11. 【請求項１１】前記第２のＦＥＴのゲートには、前記制
    御信号が抵抗を介して供給されることを特徴とする請求
    項１０記載の増幅回路。
  12. 【請求項１２】ドレインが前記第１のＦＥＴのゲートバ
    イアス源に接続され、ゲートに前記制御信号が供給され
    るエンハンスメント型の第３のＦＥＴのソース出力が、
    前記第１のＦＥＴのゲートバイアスおよび前記第２のＦ
    ＥＴのゲート入力として供給されることを特徴とする請
    求項２記載の増幅回路。
  13. 【請求項１３】前記第１のＦＥＴのゲートバイアスとし
    て、前記第３のＦＥＴのソース出力を抵抗分割した電位
    が供給されることを特徴とする請求項１２記載の増幅回
    路。
  14. 【請求項１４】前記第２のＦＥＴのゲートには、前記第
    ３のＦＥＴのソース出力が抵抗を介して供給されること
    を特徴とする請求項１３記載の増幅回路。
  15. 【請求項１５】ゲートからソースに向かう電流パスを有
    し、ゲートに入力信号およびゲートバイアスが供給さ
    れ、前記入力信号を増幅してドレインより出力するエン
    ハンスメント型の第１のＦＥＴと、 ドレインが前記第１のＦＥＴのゲートバイアス供給源に
    接続され、ゲートに供給される制御信号によって制御さ
    れるソース出力を前記第１のＦＥＴのゲートバイアスと
    して供給するエンハンスメント型の第２のＦＥＴと、 一端が前記第２のＦＥＴのソースと前記第１のＦＥＴの
    ゲートとの接続ノードに接続され、他端が接地側に接続
    される抵抗素子とを備えることを特徴とする増幅回路。
  16. 【請求項１６】前記第１のＦＥＴのゲートには、前記第
    ２のＦＥＴのソース出力を抵抗分割した電位がゲートバ
    イアスとして供給されることを特徴とする請求項１５記
    載の増幅回路。
  17. 【請求項１７】ゲートに入力信号およびゲートバイアス
    が供給され、前記入力信号を増幅してドレインより出力
    するエンハンスメント型の第１のＦＥＴと、ドレインが
    ドレイン電圧源に接続され、ソースが前記第１のＦＥＴ
    のドレインに接続され、ゲートに供給される制御信号に
    より、前記第１のＦＥＴに供給されるドレイン電圧を制
    御するエンハンスメント型の第２のＦＥＴとを備える前
    段増幅回路と、 入力端に前記前段増幅回路の出力が供給され、それを増
    幅出力する後段増幅回路とを備えることを特徴とする多
    段増幅回路。
  18. 【請求項１８】前記前段増幅回路と後段増幅回路との間
    は、容量素子によって接続されることを特徴とする請求
    項１７記載の多段増幅回路。
  19. 【請求項１９】前記後段増幅回路には、そのゲインを制
    御する制御信号が入力されることを特徴とする請求項１
    ７記載の多段増幅回路。
  20. 【請求項２０】前記前段増幅回路の第２のＦＥＴのゲー
    トに入力される制御信号および前記後段増幅回路に入力
    される制御信号は、共通の信号であることを特徴とする
    請求項１９記載の多段増幅回路。
  21. 【請求項２１】前記共通の信号が入力される第２のＦＥ
    Ｔのゲートと、前記後段増幅回路の制御信号の入力端と
    の間には、インピーダンス素子が設けられてなることを
    特徴とする請求項２０記載の多段増幅回路。
  22. 【請求項２２】前記第２のＦＥＴのソースは、インダク
    タンス素子を介して前記第１のＦＥＴのドレインに接続
    されることを特徴とする請求項１７記載の多段増幅回
    路。
  23. 【請求項２３】前記第２のＦＥＴのソースは、容量素子
    を介して接地されることを特徴とする請求項２２記載の
    多段増幅回路。
  24. 【請求項２４】前記第２のＦＥＴのソースは、前記第１
    のＦＥＴにより増幅したい信号に共振する並列共振回路
    を介して前記第１のＦＥＴのドレインに接続されること
    を特徴とする請求項１７記載の多段増幅回路。
  25. 【請求項２５】入力信号を増幅する前段増幅回路と、 ゲートからソースに向かう電流パスを有し、ゲートに前
    記前段増幅回路の出力およびゲートバイアスが供給さ
    れ、前記前段増幅回路の出力を増幅してドレインより出
    力する第１のＦＥＴと、ドレインが前記第１のＦＥＴの
    ゲートバイアス供給源に接続され、ゲートに供給される
    制御信号によって制御されるソース出力を前記第１のＦ
    ＥＴのゲートバイアスとして供給するエンハンスメント
    型の第２のＦＥＴと、一端が前記第２のＦＥＴのソース
    と前記第１のＦＥＴのゲートとの接続ノードに接続さ
    れ、他端が接地側に接続される抵抗素子とを備える後段
    増幅回路とを備えることを特徴とする多段増幅回路。
  26. 【請求項２６】前記前段増幅回路と前記後段増幅回路と
    の間は、容量素子によって接続されることを特徴とする
    請求項２５記載の多段増幅回路。
  27. 【請求項２７】前記前段増幅回路には、そのゲインを制
    御する制御信号が入力されることを特徴とする請求項２
    ５記載の多段増幅回路。
  28. 【請求項２８】前記前段増幅回路に入力される制御信号
    および前記後段増幅回路の第２のＦＥＴのゲートに入力
    される制御信号は、共通の信号であることを特徴とする
    請求項２７記載の多段増幅回路。
  29. 【請求項２９】前記共通の信号が入力される前記前段増
    幅回路の入力端と、前記後段増幅回路の第２のＦＥＴの
    ゲートとの間には、インピーダンス素子が設けられてな
    ることを特徴とする請求項２８記載の多段増幅回路。
  30. 【請求項３０】ゲートに入力信号および第１のゲートバ
    イアスが供給され、前記入力信号を増幅してドレインよ
    り出力するエンハンスメント型の第１のＦＥＴと、ドレ
    インがドレイン電圧源に接続され、ソースが前記第１の
    ＦＥＴのドレインに接続され、ゲートに供給される制御
    信号により、前記第１のＦＥＴに供給されるドレイン電
    圧を制御するエンハンスメント型の第２のＦＥＴとを備
    える前段増幅回路と、 ゲートからソースに向かう電流パスを有し、ゲートに前
    記前段増幅回路の出力および第２のゲートバイアスが供
    給され、前記前段増幅回路の出力を増幅してドレインよ
    り出力するエンハンスメント型の第３のＦＥＴと、ドレ
    インが前記第３のＦＥＴのゲートバイアス供給源に接続
    され、ゲートに供給される制御信号によって制御される
    ソース出力を前記第２のゲートバイアスとして供給する
    エンハンスメント型の第４のＦＥＴと、一端が前記第３
    のＦＥＴのソースと前記第４のＦＥＴのゲートとの接続
    ノードに接続され、他端が接地側に接続される抵抗素子
    とを備える後段増幅回路とを備えることを特徴とする多
    段増幅回路。
  31. 【請求項３１】前記前段増幅回路と前記後段増幅回路と
    の間は、容量素子によって接続されることを特徴とする
    請求項３０記載の多段増幅回路。
  32. 【請求項３２】前記前段増幅回路の第２のＦＥＴのゲー
    トに入力される制御信号および前記後段増幅回路の第３
    のＦＥＴのゲートに入力される制御信号は、共通の信号
    であることを特徴とする請求項３０記載の多段増幅回
    路。
  33. 【請求項３３】前記共通の信号が入力される前記前段増
    幅回路の第２のＦＥＴのゲートと、前記後段増幅回路の
    第４のＦＥＴのゲートとの間には、インピーダンス素子
    が設けられてなることを特徴とする請求項３２記載の多
    段増幅回路。
  34. 【請求項３４】前記第２のＦＥＴのソースは、インダク
    タンス素子を介して前記第１のＦＥＴのドレインに接続
    されることを特徴とする請求項３０記載の多段増幅回
    路。
  35. 【請求項３５】前記第２のＦＥＴのソースは、容量素子
    を介して接地されることを特徴とする請求項３４記載の
    多段増幅回路。
  36. 【請求項３６】前記第２のＦＥＴのソースは、前記第１
    のＦＥＴにより増幅したい信号に共振する並列共振回路
    を介して前記第１のＦＥＴのドレインに接続されること
    を特徴とする請求項３０記載の多段増幅回路。
  37. 【請求項３７】前記ＦＥＴは、ＭＥＳＦＥＴであること
    を特徴とする請求項１〜１７のいずれか１項に記載の増
    幅回路又は請求項１８〜３６のいずれか１項に記載の多
    段増幅回路。
  38. 【請求項３８】前記ＭＥＳＦＥＴは、化合物半導体を使
    用したＭＥＳＦＥＴであることを特徴とする請求項３７
    記載の増幅回路又は多段増幅回路。
JP18291596A 1996-07-12 1996-07-12 増幅回路および多段増幅回路 Expired - Fee Related JP3508401B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP18291596A JP3508401B2 (ja) 1996-07-12 1996-07-12 増幅回路および多段増幅回路
EP03014428A EP1387486B1 (en) 1996-07-12 1997-02-21 Amplifier circuit and multistage amplifier circuit
EP97301156A EP0818879B1 (en) 1996-07-12 1997-02-21 Amplifier circuit and multistage amplifier circuit
DE69726058T DE69726058T2 (de) 1996-07-12 1997-02-21 Verstärkerschaltung und mehrstufige Verstärkerschaltung
DE69738890T DE69738890D1 (de) 1996-07-12 1997-02-21 Verstärkerschaltung und mehrstufige Verstärkerschaltung
US08/804,042 US5994963A (en) 1996-07-12 1997-02-24 Amplifier circuit and multistage amplifier circuit
TW086102591A TW325606B (en) 1996-07-12 1997-03-04 Amplifier circuit and multistage amplifier circuit
KR1019970008187A KR100302685B1 (ko) 1996-07-12 1997-03-12 증폭회로및다단증폭회로
CN97103122A CN1090839C (zh) 1996-07-12 1997-03-13 放大器电路和多级放大器电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18291596A JP3508401B2 (ja) 1996-07-12 1996-07-12 増幅回路および多段増幅回路

Publications (2)

Publication Number Publication Date
JPH1028020A JPH1028020A (ja) 1998-01-27
JP3508401B2 true JP3508401B2 (ja) 2004-03-22

Family

ID=16126617

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18291596A Expired - Fee Related JP3508401B2 (ja) 1996-07-12 1996-07-12 増幅回路および多段増幅回路

Country Status (7)

Country Link
US (1) US5994963A (ja)
EP (2) EP1387486B1 (ja)
JP (1) JP3508401B2 (ja)
KR (1) KR100302685B1 (ja)
CN (1) CN1090839C (ja)
DE (2) DE69738890D1 (ja)
TW (1) TW325606B (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2763183A1 (fr) * 1997-05-07 1998-11-13 Philips Electronics Nv Dispositif incluant un circuit amplificateur large-bande
JP2000223960A (ja) * 1999-02-01 2000-08-11 Fujitsu Ltd 歪み補償器
US6097253A (en) * 1999-02-12 2000-08-01 Pmc-Sierra Ltd. High speed process-controlled transresistance amplifier
US6784837B2 (en) * 2000-04-07 2004-08-31 Chief Controller, Research And Development Ministry Of Defence, Government Of India Transmit/receiver module for active phased array antenna
US6549071B1 (en) * 2000-09-12 2003-04-15 Silicon Laboratories, Inc. Power amplifier circuitry and method using an inductance coupled to power amplifier switching devices
US6323731B1 (en) * 2000-10-06 2001-11-27 Tropion, Inc. Corp. Variable bias control for switch mode RF amplifier
JP2002151982A (ja) 2000-11-15 2002-05-24 Hitachi Ltd 高周波電力増幅回路及び無線通信機並びに無線通信システム
DE10123395A1 (de) * 2001-05-14 2002-11-28 Infineon Technologies Ag Schaltungsanordnung mit kaskadierten Feldeffekttransistoren
US6701138B2 (en) 2001-06-11 2004-03-02 Rf Micro Devices, Inc. Power amplifier control
US6647172B2 (en) 2001-06-29 2003-11-11 Lucent Technologies Inc. Imaging technique for use with optical MEMS devices
JP2003037454A (ja) 2001-07-23 2003-02-07 Hitachi Ltd 高周波電力増幅回路
US6724252B2 (en) * 2002-02-21 2004-04-20 Rf Micro Devices, Inc. Switched gain amplifier circuit
US6701134B1 (en) 2002-11-05 2004-03-02 Rf Micro Devices, Inc. Increased dynamic range for power amplifiers used with polar modulation
US7177370B2 (en) 2003-12-17 2007-02-13 Triquint Semiconductor, Inc. Method and architecture for dual-mode linear and saturated power amplifier operation
US7109791B1 (en) 2004-07-09 2006-09-19 Rf Micro Devices, Inc. Tailored collector voltage to minimize variation in AM to PM distortion in a power amplifier
JP4583967B2 (ja) * 2005-02-23 2010-11-17 パナソニック株式会社 高周波電力増幅器及びその出力電力調整方法
JP4650026B2 (ja) * 2005-03-01 2011-03-16 日本電気株式会社 電力増幅器
US7336127B2 (en) * 2005-06-10 2008-02-26 Rf Micro Devices, Inc. Doherty amplifier configuration for a collector controlled power amplifier
US7330071B1 (en) 2005-10-19 2008-02-12 Rf Micro Devices, Inc. High efficiency radio frequency power amplifier having an extended dynamic range
EP2045915A1 (en) * 2007-10-03 2009-04-08 Seiko Epson Corporation Low noise amplifier and mixer front-end circuit and method for gain control
FR2942681B1 (fr) * 2009-02-27 2011-05-13 Commissariat Energie Atomique Dispositif resonant micrometrique ou nanometrique a transistors
US8666339B2 (en) * 2012-03-29 2014-03-04 Triquint Semiconductor, Inc. Radio frequency power amplifier with low dynamic error vector magnitude
DE102015107655B4 (de) * 2015-05-15 2019-06-13 Brandenburgische Technische Universität Cottbus-Senftenberg Elektrischer Signalstärker, Schaltkreisanordnung sowie Verfahren zum Verstärken eines elektrischen Signals
CN110365207B (zh) * 2018-04-10 2020-10-09 中芯国际集成电路制造(上海)有限公司 放大电路
US10769511B2 (en) 2019-01-03 2020-09-08 Wiliot, Ltd Low energy transmitter
WO2023150714A2 (en) * 2022-02-04 2023-08-10 ChargeStar, Inc. High voltage multipliers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015219A (en) * 1974-01-16 1977-03-29 Hitachi, Ltd. Electronic circuit using field effect transistor with compensation means
US3913026A (en) * 1974-04-08 1975-10-14 Bulova Watch Co Inc Mos transistor gain block
US4255716A (en) * 1977-09-10 1981-03-10 Tokyo Shibaura Denki Kabushiki Kaisha Automatic gain control circuit
FR2558659B1 (fr) * 1984-01-20 1986-04-25 Thomson Csf Circuit de polarisation d'un transistor a effet de champ
US4672327A (en) * 1986-03-10 1987-06-09 Rca Corporation Self-biasing for enhancement-mode field effect transistors
US4701646A (en) * 1986-11-18 1987-10-20 Northern Telecom Limited Direct coupled FET logic using a photodiode for biasing or level-shifting
FR2623951B1 (fr) * 1987-11-27 1990-03-09 Thomson Hybrides Microondes Amplificateur lineaire hyperfrequence a tres large bande passante
DE3814041A1 (de) * 1988-04-26 1989-11-09 Standard Elektrik Lorenz Ag Steuerbarer wechselspannungsverstaerker
TW198152B (ja) * 1990-10-18 1993-01-11 Hitachi Seisakusyo Kk
JPH05267585A (ja) * 1992-03-19 1993-10-15 Mitsubishi Electric Corp 増幅器
JPH0851318A (ja) * 1994-08-08 1996-02-20 Oki Electric Ind Co Ltd 利得可変回路とその集積回路

Also Published As

Publication number Publication date
CN1090839C (zh) 2002-09-11
EP1387486B1 (en) 2008-08-06
EP1387486A2 (en) 2004-02-04
EP0818879B1 (en) 2003-11-12
KR100302685B1 (ko) 2001-09-22
US5994963A (en) 1999-11-30
DE69738890D1 (de) 2008-09-18
CN1170988A (zh) 1998-01-21
JPH1028020A (ja) 1998-01-27
EP0818879A3 (en) 1999-04-07
EP0818879A2 (en) 1998-01-14
KR980012845A (ko) 1998-04-30
TW325606B (en) 1998-01-21
DE69726058D1 (de) 2003-12-18
EP1387486A3 (en) 2005-11-23
DE69726058T2 (de) 2004-08-26

Similar Documents

Publication Publication Date Title
JP3508401B2 (ja) 増幅回路および多段増幅回路
US7078974B2 (en) High frequency power amplifier circuit
US6288609B1 (en) Gain controllable low noise amplifier with automatic linearity enhancement and method of doing same
KR100305917B1 (ko) 반도체전력증폭집적회로
US6236266B1 (en) Bias circuit and bias supply method for a multistage power amplifier
JPH07154169A (ja) 高周波電力増幅器
US20090206932A1 (en) Low noise amplifier gain controlled scheme
US6351188B1 (en) Variable gain amplifier circuit and gain control method
US6492869B1 (en) Linear amplifier and radio communication apparatus using the same
KR20030090484A (ko) 증폭장치
JP3476758B2 (ja) バイパススイッチを有する増幅器回路
CN113422583A (zh) 低噪声放大电路、射频前端模组及控制方法
JP3339892B2 (ja) 集積回路およびその使用方法
US5694069A (en) Variable resistor and gain control circuit and integrated circuit having the variable resistor
US7548116B2 (en) High-frequency circuit of reduced circuit scale
US6999740B2 (en) Semiconductor integrated circuit and radio communication apparatus using same
US5471656A (en) Communication apparatus utilizing high power amplifier
US20020180521A1 (en) Method and apparatus for improved power control of radio frequency power amplifiers
US6100763A (en) Circuit for RF buffer and method of operation
JP2006333107A (ja) バイアス回路およびそれを用いた電力増幅器、無線通信装置
US20060099751A1 (en) Semiconductor integrated circuit and semiconductor integrated circuit manufacturing method
US6693492B2 (en) Variable gain low-noise amplifier and method
JP2002141758A (ja) 利得可変低雑音増幅器
KR100374350B1 (ko) 이동통신 단말기의 저잡음 증폭장치
JP2001102877A (ja) 増幅回路およびこれを用いた無線装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031215

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080109

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140109

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees