JP3508401B2 - 増幅回路および多段増幅回路 - Google Patents

増幅回路および多段増幅回路

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、FET(field ef
fect transistor)を使用してなる増幅回路に関する。
【0002】
【従来の技術】図13は従来の携帯電話機の一例の要部
の回路構成を概略的に示すブロック図であり、図13
中、1はキーボード、表示部、マイク、スピーカ等から
なる入出力回路部である。
【0003】また、2は入出力回路部1のマイクから供
給されるアナログ音声信号をデジタル化し、ボイス・コ
ーディング、チャネル・コーディング、暗号化、デジタ
ル変調等の処理を行い、アナログ化して高周波回路部に
供給すると共に、高周波回路部から供給される信号をデ
ジタル化し、デジタル復調、暗号解読、チャネル・ディ
コーディング、ボイス・ディコーディング等の処理を行
い、アナログ音声信号を入出力回路部1のマイクに供給
するベースバンド回路部である。
【0004】また、3はベースバンド回路部2から供給
される信号の変調や電力増幅およびアンテナ4を介して
受信された信号の増幅や復調を行う高周波回路部、5は
入出力回路部1、ベースバンド回路部2および高周波回
路部3に対して必要な電圧を供給する電源部である。
【0005】図14は高周波回路部3の構成を示す回路
図であり、図14中、7は送信回路部、8は受信回路
部、9は送信時にはアンテナ4を送信回路部7の出力端
子7Aに接続し、受信時および待ち受け時にはアンテナ
4を受信回路部8の入力端子8Aに接続する切換えスイ
ッチ回路である。
【0006】また、送信回路部7において、10はベー
スバンド回路部2から出力される信号を変調する変調
器、11は変調器10から出力される信号をアップ・コ
ンバートするに必要な信号を出力する電圧制御発振器
(VCO)である。
【0007】また、12は変調器10から出力される信
号と電圧制御発振器11から出力される信号とを掛算し
て変調器10から出力される信号をアップ・コンバート
する掛算器である。
【0008】また、13は掛算器12から出力される高
周波信号を増幅する増幅器、14は帯域通過フィルタを
なす表面弾性波フィルタ(SAW)、15は表面弾性波
フィルタ14から出力される高周波信号を電力増幅する
電力増幅器である。
【0009】また、受信回路部8において、16はアン
テナ4を介して入力される受信信号を増幅する増幅器、
17は帯域通過フィルタをなす表面弾性波フィルタ、1
8は表面弾性波フィルタ17から出力される信号をダウ
ン・コンバートするに必要な信号を出力する電圧制御発
振器である。
【0010】また、19は電圧制御発振器18から出力
される信号を増幅する増幅器、20は表面弾性波フィル
タ17から出力される信号と増幅器19から出力される
信号とを掛算して表面弾性波フィルタ17から出力され
る信号をダウン・コンバートする掛算器、21は掛算器
20から出力される信号を復調する復調器である。
【0011】図15は電力増幅器15の構成を示す回路
図である。電力増幅器15はモノリシック・マイクロ波
集積回路(MMIC)からなり、図15中、23は入力
信号INが入力される信号入力端子、24、25は増幅
回路、26は出力信号OUTが出力される信号出力端子
である。
【0012】また、増幅回路24において、27は増幅
素子をなすデプレッション型のショットキーゲート電界
効果トランジスタ、いわゆる、D型MESFET、28
は直流阻止用の容量素子、29はドレイン電圧源から正
のドレイン電圧VDD1、例えば、+4[V]が入力さ
れるドレイン電圧入力端子である。
【0013】また、30はD型MESFET27のゲー
トに負のゲートバイアスVGB1、例えば、−1.5
[V]を供給するゲートバイアス回路であり、31はゲ
ートバイアス源から負のゲートバイアス源電圧VGG
1、例えば、−4.0[V]が入力されるゲートバイア
ス源電圧入力端子、32、33はゲートバイアス源電圧
VGG1を分圧してゲートバイアス電圧VGB1を生成
する抵抗である。
【0014】また、増幅回路25において、34は増幅
素子をなすD型MESFET、35は直流阻止用の容量
素子、36はドレイン電圧源から正のドレイン電圧VD
D2、例えば、+5.8[V]が入力されるドレイン電
圧入力端子である。
【0015】また、37はD型MESFET34のゲー
トに負のゲートバイアスVGB2、例えば、−1.5
[V]を供給するゲートバイアス回路であり、38はゲ
ートバイアス源から負のゲートバイアス源電圧VGG
2、例えば、−4.0[V]が入力されるゲートバイア
ス源電圧入力端子、39、40はゲートバイアス源電圧
VGG2を分圧してゲートバイアスVGB2を生成する
抵抗である。
【0016】
【発明が解決しようとする課題】このように、図13に
示す従来の携帯電話機においては、高周波回路部3の送
信回路部7にD型MESFET27、34を使用してな
る電力増幅器15を設けているので、D型MESFET
27、34のドレイン電圧源として正電源を設けるほか
に、D型MESFET27、34のゲートバイアス源と
して負電源を設けなければならず、このため、DC−D
Cコンバータを必要とし、これが、価格を高め、また、
小型化を妨げる原因となっていた。
【0017】本発明は、かかる点に鑑み、正電源のみを
設ければ足り、負電源を必要としない増幅回路および多
段増幅回路を提供することを目的とする。
【0018】
【課題を解決するための手段】本発明は、第1の発明〜
第38の発明を含み、第1の発明〜第16の発明は、増
幅回路の発明であり、第17の発明〜第38の発明は、
多段増幅回路の発明である。
【0019】本発明中、第1の発明(請求項1記載の増
幅回路)は、ゲートに入力信号およびゲートバイアスが
供給され、入力信号を増幅してドレインより出力するエ
ンハンスメント型の第1のFETと、ドレインがドレイ
ン電圧源に接続され、ソースが第1のFETのドレイン
に接続され、ゲートに供給される制御信号により、第1
のFETに供給するドレイン電圧を制御するエンハンス
メント型の第2のFETとを備えるというものである。
【0020】この第1の発明によれば、FETとして、
エンハンスメント型のFETのみを使用しているので、
ドレイン電圧および制御信号として正電圧のみを必要と
し、負電圧は必要としない。したがって、正電源のみを
設ければ足り、負電源を設ける必要がない。
【0021】また、第1の発明によれば、活性状態時に
は、制御信号のレベルを可変することにより、第2のF
ETのソース電圧、即ち、第1のFETのドレイン電圧
を可変し、ゲインを制御することができる。
【0022】ここに、第2のFETを設けなくとも、増
幅回路を構成することができ、このようにする場合にお
いては、第1のFETのゲートバイアスを可変すること
によりゲインを制御することができる。
【0023】しかし、この場合、第1のFETのゲート
バイアスを0[V]近くに下げても、入力信号が大きい
場合、あるいは、第1のFETのしきい値を高くでき
ず、第1のFETをオフ状態に近い状態にできない場合
においては、ゲインの可変幅を大きくすることができ
ず、入力信号を大きく減衰させたい場合に、これを行う
ことができない。
【0024】これに対して、第1の発明によれば、第2
のFETによって、第1のFETのドレイン電圧を0
[V]ないし0[V]近傍にまで下げることが可能であ
るから、ゲインの可変幅を大きくすることができず、入
力信号を大きく減衰させたい場合に、これを行うことが
できる。
【0025】また、第2の発明(請求項2記載の増幅回
路)は、第1の発明において、第1のFETのゲートバ
イアスは、その増減が制御されるというものである。
【0026】この第2の発明によれば、第1のFETの
ゲートバイアスは、その増減が制御されるので、第1の
FETのドレイン電圧を下げる場合、第1のFETのゲ
ートバイアスも下げるようにする場合には、ゲインの可
変幅を第1の発明の場合よりも大きくすることができ
る。
【0027】また、第3の発明(請求項3記載の増幅回
路)は、第2の発明において、第2のFETのゲートに
供給される制御信号が、第1のFETのゲートバイアス
として供給されるというものである。
【0028】この第3の発明によれば、第1、第2のF
ETのゲートに対してゲートバイアスを供給するゲート
バイアス回路を簡単な構成とし、第1のFETのドレイ
ン電圧を下げる場合には、第1のFETのゲートバイア
スも併せて下げ、ゲインの可変幅を第1の発明の場合よ
りも大きくすることができる。
【0029】また、第4の発明(請求項4記載の増幅回
路)は、第3の発明において、第1のFETのゲートバ
イアスとして、制御信号を抵抗分割した電位が供給され
るというものである。
【0030】この第4の発明によれば、制御信号の下限
値を0[V]とすることができない場合においても、第
1のFETのゲート電圧の下限値として0[V]に近い
値を得ることができ、ゲインの可変幅を第3の発明の場
合よりも大きくすることができる。
【0031】また、第5の発明(請求項5記載の増幅回
路)は、第4の発明において、第2のFETのゲートに
は、制御信号が抵抗を介して供給されるというものであ
る。
【0032】この第5の発明によれば、第2のFETの
ゲート電圧を第4の発明の場合よりも下げることができ
るので、第1のFETのドレイン電圧を第4の発明の場
合よりも容易に0[V]ないし0[V]近傍にすること
ができる。
【0033】また、第6の発明(請求項6記載の増幅回
路)は、第1の発明において、第2のFETのソース
は、インダクタンス素子を介して第1のFETのドレイ
ンに接続されるというものである。
【0034】この第6の発明によれば、第1のFETに
より増幅された信号が第2のFETを介してドレイン電
圧源側に漏れることを防止し、第1のFETにより増幅
された信号を効率良く次段回路に伝達することができ
る。
【0035】また、第7の発明(請求項7記載の増幅回
路)は、第6の発明において、第2のFETのソース
は、容量素子を介して接地されるというものである。
【0036】この第7の発明によれば、第1のFETか
ら出力される信号のうち、第1のFETによって増幅し
たい信号よりも低い周波数の信号をインダクタンス素子
および容量素子を介して接地側に流すと共に、ドレイン
電圧源側から入力されるノイズを第2のFETおよび容
量素子を介して接地側に流し、第1のFETによって増
幅したい信号よりも低い周波数の信号およびドレイン電
圧源側から入力されるノイズが次段回路に伝達されてし
まうことを防ぐことができる。
【0037】また、第8の発明(請求項8記載の増幅回
路)は、第1の発明において、第2のFETのソース
は、第1のFETにより増幅したい信号に共振する並列
共振回路を介して第1のFETのドレインに接続される
というものである。
【0038】この第8の発明によれば、第1のFETで
増幅したい信号以外の周波数の信号が次段回路に伝達さ
れないようにし、選択度を向上させることができる。
【0039】また、第9の発明(請求項9記載の増幅回
路)は、第2の発明において、ドレインが第1のFET
のゲートバイアス源に接続され、ゲートに制御信号が供
給されるエンハンスメント型の第3のFETのソース出
力が、第1のFETのゲートバイアスとして供給される
というものである。
【0040】この第9の発明によれば、制御信号の下限
値を0[V]とすることができない場合においても、第
1のFETのゲート電圧の下限値として第4、第5の発
明の場合よりも0[V]に近い値を得ることができる。
【0041】また、第10の発明(請求項10記載の増
幅回路)は、第9の発明において、第1のFETのゲー
トバイアスとして、第3のFETのソース出力を抵抗分
割した電位が供給されるというものである。
【0042】この第10の発明によれば、制御信号の下
限値を0[V]とすることができない場合においても、
第1のFETのゲート電圧の下限値として、第9の発明
の場合よりも0[V]に近い値を得ることができる。
【0043】また、第11の発明(請求項11記載の増
幅回路)は、第10の発明において、第2のFETのゲ
ートには、制御信号が抵抗を介して供給されるというも
のである。
【0044】また、第12の発明(請求項12記載の増
幅回路)は、第2の発明において、ドレインが第1のF
ETのゲートバイアス源に接続され、ゲートに制御信号
が供給されるエンハンスメント型の第3のFETのソー
ス出力が、第1のFETのゲートバイアスおよび第2の
FETのゲート入力として供給されるというものであ
る。
【0045】この第12の発明によれば、制御信号の下
限値を0[V]とすることができない場合においても、
第1のFETのゲートバイアスの下限値として、第4、
第5の発明の場合よりも0[V]に近い値を得ることが
できる。
【0046】また、第13の発明(請求項13記載の増
幅回路)は、第12の発明において、第1のFETのゲ
ートバイアスとして、第3のFETのソース出力を抵抗
分割した電位が供給されるというものである。
【0047】この第13の発明によれば、制御信号の下
限値を0[V]とすることができない場合においても、
第1のFETのゲートバイアスの下限値として、第12
の発明の場合よりも0[V]に近い値を得ることができ
る。
【0048】また、第14の発明(請求項14記載の増
幅回路)は、第13の発明において、第2のFETのゲ
ートには、第3のFETのソース出力が抵抗を介して供
給されるというものである。
【0049】この第14の発明によれば、第2のFET
のゲート電圧を第13の発明の場合よりも下げることが
できるので、第1のFETのドレイン電圧を第13の発
明の場合よりも容易に0[V]ないし0[V]近傍にす
ることができる。
【0050】また、第15の発明(請求項15記載の増
幅回路)は、ゲートからソースに向かう電流パスを有
し、ゲートに入力信号およびゲートバイアスが供給さ
れ、入力信号を増幅してドレインより出力するエンハン
スメント型の第1のFETと、ドレインが第1のFET
のゲートバイアス供給源に接続され、ゲートに供給され
る制御信号によって制御されるソース出力を第1のFE
Tのゲートバイアスとして供給するエンハンスメント型
の第2のFETと、一端が第2のFETのソースと第1
のFETのゲートとの接続ノードに接続され、他端が接
地側に接続される抵抗素子とを備えるというものであ
る。
【0051】この第15の発明によれば、FETとし
て、エンハンスメント型のFETのみを使用しているこ
とから、ドレイン電圧および制御信号として正電圧のみ
を必要とし、負電圧は必要としないので、正電源のみを
設ければ足り、負電源を設ける必要がない。
【0052】また、第15の発明によれば、活性状態時
には、制御信号のレベルを可変することにより、第1の
FETのゲートバイアスを可変し、ゲインを制御するこ
とができる。
【0053】ここに、第2のFETを設けず、第1のF
ETのゲートに対して、制御信号をゲートバイアスとし
て供給するようにしてもゲインを可変とした増幅回路を
構成することができる。
【0054】しかし、この場合において、第1のFET
のゲートに流れ込む電流が大きい場合、第1のFETの
ゲート電圧が低下して出力レベルが下がってしまうの
で、抵抗素子の抵抗値を小さくし、抵抗素子に第1のF
ETのゲートに流れる電流を無視し得るだけの電流を流
すことが望ましいが、このようにすると、非活性状態時
における消費電力が増加してしまう。
【0055】これに対して、第15の発明によれば、ゲ
ートに制御信号が供給される第2のFETを設けている
ので、抵抗素子の抵抗値を小さくし、活性状態時に、抵
抗素子に流れる電流を大きくし、第1のFETのゲート
バイアスが低下しないようにしても、非活性状態時に
は、制御信号のレベルを0[V]にできない場合におい
ても、第2のFETによって、抵抗素子に流れる電流を
小さくすることができると共に、第1のFETのゲート
バイアスを0[V]に近づけることができ、第1のFE
Tのドレイン電流を小さくすることができるので、消費
電力の低減化を図ることができる。
【0056】また、第16の発明(請求項16記載の増
幅回路)は、第15の発明において、第1のFETのゲ
ートには、第2のFETのソース出力を抵抗分割した電
位がゲートバイアスとして供給されるというものであ
る。
【0057】この第16の発明によれば、非活性状態
時、第1のFETのゲートバイアスを第15の発明の場
合よりも0[V]に近づけることができ、第15の発明
の場合よりも消費電力の低減化を図ることができる。
【0058】また、第17の発明(請求項17記載の多
段増幅回路)は、ゲートに入力信号およびゲートバイア
スが供給され、入力信号を増幅してドレインより出力す
るエンハンスメント型の第1のFETと、ドレインがド
レイン電圧源に接続され、ソースが第1のFETのドレ
インに接続され、ゲートに供給される制御信号により、
第1のFETに供給されるドレイン電圧を制御するエン
ハンスメント型の第2のFETとを備える前段増幅回路
と、入力端に前段増幅回路の出力が供給され、それを増
幅出力する後段増幅回路とを備えるというものである。
【0059】この第17の発明によれば、前段増幅回路
は、FETとしてエンハンスメント型のFETのみを使
用しているので、後段増幅回路もFETとしてエンハン
スメント型のFETのみを使用する場合には、ドレイン
電圧および制御信号として正電圧を必要とし、負電圧は
必要としないので、正電源のみを設ければ足り、負電源
を設ける必要がない。
【0060】また、第17の発明によれば、活性状態時
には、制御信号のレベルを可変することにより、第1の
FETのドレイン電圧を可変し、ゲインを制御すること
ができる。
【0061】ここに、第2のFETを設けなくとも、前
段増幅回路を構成することができ、このようにする場合
においては、第1のFETのゲートバイアスを可変とす
ることによりゲインを制御することができる。
【0062】しかし、この場合、第1のFETのゲート
バイアスを0[V]近くに下げても、入力信号が大きい
場合、あるいは、第1のFETのしきい値を高くでき
ず、第1のFETをオフ状態に近い状態にできない場合
においては、ゲインの可変幅を大きくすることができ
ず、前段増幅回路において入力信号を大きく減衰させた
い場合に、これを行うことができない。
【0063】これに対して、第17の発明によれば、第
2のFETによって、第1のFETのドレイン電圧を0
[V]ないし0[V]近傍にまで下げることが可能であ
るから、前段増幅回路のゲインの可変幅を大きくし、前
段増幅回路において入力信号を大きく減衰させたい場合
に、これを行うことができる。
【0064】また、第18の発明(請求項18記載の多
段増幅回路)は、第17の発明において、前段増幅回路
と後段増幅回路との間は、容量素子によって接続される
というものである。
【0065】また、第19の発明(請求項19記載の多
段増幅回路)は、第17の発明において、後段増幅回路
には、そのゲインを制御する制御信号が入力されるとい
うものである。
【0066】また、第20の発明(請求項20記載の多
段増幅回路)は、第19の発明において、前段増幅回路
の第2のFETのゲートに入力される制御信号および後
段増幅回路に入力される制御信号は、共通の信号である
というものである。
【0067】また、第21の発明(請求項21記載の多
段増幅回路)は、第20の発明において、前記共通の信
号が入力される第2のFETのゲートと後段増幅回路の
制御信号の入力端との間には、インピーダンス素子が設
けられてなるというものである。
【0068】この第21の発明によれば、前段増幅回路
から後段増幅回路に入力された信号が後段増幅回路の制
御信号の入力端に出力されてしまう場合に、この信号を
インピーダンス素子によって減衰させることができるの
で、前段増幅回路から後段増幅回路に入力された信号が
前段増幅回路に帰還されることによる発振の防止を図る
ことができる。
【0069】また、第22の発明(請求項22記載の多
段増幅回路)は、第17の発明において、第2のFET
のソースは、インダクタンス素子を介して第1のFET
のドレインに接続されるというものである。
【0070】この第22の発明によれば、第1のFET
により増幅された信号が第2のFETを介してドレイン
電圧源側に漏れることを防止し、第1のFETにより増
幅された信号を効率良く後段増幅回路に伝達することが
できる。
【0071】また、第23の発明(請求項23記載の多
段増幅回路)は、第22の発明において、第2のFET
のソースは、容量素子を介して接地されるというもので
ある。
【0072】この第23の発明によれば、第1のFET
によって増幅したい信号よりも低い周波数の信号をイン
ダクタンス素子および容量素子を介して接地側に流すと
共に、ドレイン電圧源側から入力されるノイズを第2の
FETおよび容量素子を介して接地側に流し、第1のF
ETによって増幅したい信号よりも低い周波数の信号お
よびドレイン電圧源側から入力されるノイズが後段増幅
回路に伝達されてしまうことを防ぐことができる。
【0073】また、第24の発明(請求項24記載の多
段増幅回路)は、第17の発明において、第2のFET
のソースは、第1のFETにより増幅したい信号に共振
する並列共振回路を介して第1のFETのドレインに接
続されるというものである。
【0074】この第24の発明によれば、第1のFET
で増幅したい信号以外の周波数の信号が後段増幅回路に
伝達されないようにし、選択度を向上させることができ
る。
【0075】また、第25の発明(請求項25記載の多
段増幅回路)は、入力信号を増幅する前段増幅回路と、
ゲートからソースに向かう電流パスを有し、ゲートに前
段増幅回路の出力およびゲートバイアスが供給され、前
段増幅回路の出力を増幅してドレインより出力する第1
のFETと、ドレインが第1のFETのゲートバイアス
供給源に接続され、ゲートに供給される制御信号によっ
て制御されるソース出力を第1のFETのゲートバイア
スとして供給するエンハンスメント型の第2のFET
と、一端が第2のFETのソースと第1のFETのゲー
トとの接続ノードに接続され、他端が接地側に接続され
る抵抗素子とを備える後段増幅回路とを備えるというも
のである。
【0076】この第25の発明によれば、後段増幅回路
は、FETとしてエンハンスメント型のFETのみを使
用しているので、前段増幅回路もFETとしてエンハン
スメント型のFETのみを使用する場合には、ドレイン
電圧および制御信号として正電圧を必要とし、負電圧は
必要としないので、正電源のみを設ければ足り、負電源
を設ける必要がない。
【0077】また、第25の発明によれば、活性状態時
には、制御信号のレベルを可変することにより、第1の
FETのゲートバイアスを可変し、ゲインを制御するこ
とができる。
【0078】ここに、第2のFETを設けず、第1のF
ETのゲートに対して、制御信号をゲートバイアスとし
て供給するようにしても、ゲインを可変とした後段増幅
回路を構成することができる。
【0079】しかし、この場合において、第1のFET
のゲートに流れ込む電流が大きい場合、第1のFETの
ゲート電圧が低下して出力レベルが下がってしまうの
で、抵抗素子の抵抗値を小さくし、抵抗素子に第1のF
ETのゲートに流れる電流を無視し得るだけの電流を流
すことが望ましいが、このようにすると、非活性状態時
における消費電力が増加してしまう。
【0080】これに対して、第25の発明によれば、ゲ
ートに制御信号が供給される第2のFETを設けている
ので、抵抗素子の抵抗値を小さくし、活性状態時に、抵
抗素子に流れる電流を大きくし、第1のFETのゲート
バイアスが低下しないようにしても、非活性状態時に
は、制御信号のレベルを0[V]にできない場合におい
ても、第2のFETによって抵抗素子に流れる電流を小
さくすることができると共に、第1のFETのゲートバ
イアスを0[V]に近づけることができ、第1のFET
のドレイン電流を小さくすることができるので、消費電
力の低減化を図ることができる。
【0081】また、第26の発明(請求項26記載の多
段増幅回路)は、第25の発明において、前段増幅回路
と後段増幅回路との間は、容量素子によって接続される
というものである。
【0082】また、第27の発明(請求項27記載の多
段増幅回路)は、第25の発明において、前段増幅回路
には、そのゲインを制御する制御信号が入力されるとい
うものである。
【0083】また、第28の発明(請求項28記載の多
段増幅回路)は、第27の発明において、前段増幅回路
に入力される制御信号および後段増幅回路の第2のFE
Tのゲートに入力される制御信号は、共通の信号である
というものである。
【0084】また、第29の発明(請求項29記載の多
段増幅回路)は、第28の発明において、前記共通の信
号が入力される前段増幅回路の入力端と、後段増幅回路
の第2のFETのゲートとの間には、インピーダンス素
子が設けられてなるというものである。
【0085】この第29の発明によれば、前段増幅回路
から後段増幅回路に入力された信号が後段増幅回路の制
御信号の入力端に出力されてしまう場合に、この信号を
インピーダンス素子によって減衰させることができるの
で、前段増幅回路から後段増幅回路に入力された信号が
前段増幅回路に帰還されることによる発振の防止を図る
ことができる。
【0086】また、第30の発明(請求項30記載の多
段増幅回路)は、ゲートに入力信号および第1のゲート
バイアスが供給され、入力信号を増幅してドレインより
出力するエンハンスメント型の第1のFETと、ドレイ
ンがドレイン電圧源に接続され、ソースが第1のFET
のドレインに接続され、ゲートに供給される制御信号に
より、第1のFETに供給されるドレイン電圧を制御す
るエンハンスメント型の第2のFETとを備える前段増
幅回路と、ゲートからソースに向かう電流パスを有し、
ゲートに前段増幅回路の出力および第2のゲートバイア
スが供給され、前段増幅回路の出力を増幅してドレイン
より出力する第3のFETと、ドレインが第3のFET
のゲートバイアス供給源に接続され、ゲートに供給され
る制御信号によって制御されるソース出力を第2のゲー
トバイアスとして供給するエンハンスメント型の第4の
FETと、一端が第3のFETのソースと第4のFET
のゲートとの接続ノードに接続され、他端が接地側に接
続される抵抗素子とを備える後段増幅回路とを備えると
いうものである。
【0087】この第30の発明によれば、FETとし
て、エンハンスメント型のFETのみを使用しているこ
とから、ドレイン電圧および制御信号として正電圧を必
要とし、負電圧は必要としないので、正電源のみを設け
れば足り、負電源を設ける必要がない。
【0088】また、第30の発明によれば、活性状態時
には、制御信号のレベルを可変することにより、第1の
FETのドレイン電圧および第3のFETのゲートバイ
アスを可変し、ゲインを制御することができる。
【0089】ここに、第2のFETを設けなくとも、前
段増幅回路を構成することができ、このようにする場合
においては、第1のFETのゲートバイアスを可変とす
ることによりゲインを制御することができる。
【0090】しかし、第1のFETのゲートバイアスを
0[V]近くに下げても、入力信号が大きい場合、ある
いは、第1のFETのしきい値を高くできず、第1のF
ETをオフ状態に近い状態にできない場合においては、
ゲインの可変幅を大きくすることができず、前段増幅回
路において入力信号を大きく減衰させたい場合に、これ
を行うことができない。
【0091】これに対して、第30の発明によれば、第
2のFETによって、第1のFETのドレイン電圧を0
[V]ないし0[V]近傍にまで下げることが可能であ
るから、前段増幅回路のゲインの可変幅を大きくするこ
とができ、前段増幅回路において入力信号を大きく減衰
させたい場合に、これを行うことができる。
【0092】また、第4のFETを設けず、第3のFE
Tのゲートに制御信号をゲートバイアスとして供給する
ようにしても、ゲインを可変とした後段増幅回路を構成
することができる。
【0093】しかし、この場合において、第3のFET
のゲートに流れ込む電流が大きい場合、第3のFETの
ゲート電圧が低下して出力レベルが下がってしまうの
で、抵抗素子の抵抗値を小さくし、抵抗素子に第3のF
ETのゲートに流れる電流を無視し得るだけの電流を流
すことが望ましいが、このようにすると、非活性状態時
における消費電力が増加してしまう。
【0094】これに対して、第30の発明によれば、ゲ
ートに制御信号が供給される第4のFETを設けている
ので、抵抗素子の抵抗値を小さくし、活性状態時に、抵
抗素子に流れる電流を大きくし、第1のFETのゲート
バイアスが低下しないようにしても、非活性状態時に
は、制御信号のレベルを0[V]にすることができない
場合においても、第2のFETによって抵抗素子に流れ
る電流を小さくすると共に、第1のFETのゲートバイ
アスを0[V]に近づけることができ、第1のFETの
ドレイン電流を小さくすることができるので、消費電力
の低減化を図ることができる。
【0095】また、第31の発明(請求項31記載の多
段増幅回路)は、第30の発明において、前段増幅回路
と後段増幅回路との間は、容量素子によって接続される
というものである。
【0096】また、第32の発明(請求項32記載の多
段増幅回路)は、第30の発明において、前段増幅回路
の第2のFETのゲートに入力される制御信号および後
段増幅回路の第3のFETのゲートに入力される制御信
号は、共通の信号であるというものである。
【0097】また、第33の発明(請求項33記載の多
段増幅回路)は、第32の発明において、前記共通の信
号が入力される前段増幅回路の第2のFETのゲート
と、後段増幅回路の第4のFETのゲートとの間には、
インピーダンス素子が設けられてなるというものであ
る。
【0098】この第33の発明によれば、前段増幅回路
から後段増幅回路に入力された信号が後段増幅回路の第
4のFETのゲートに出力されてしまう場合に、この信
号をインピーダンス素子によって減衰させることができ
るので、前段増幅回路から後段増幅回路に入力された信
号が前段増幅回路に帰還されることによる発振の防止を
図ることができる。
【0099】また、第34の発明(請求項34記載の多
段増幅回路)は、第30の発明において、第2のFET
のソースは、インダクタンス素子を介して第1のFET
のドレインに接続されるというものである。
【0100】この第34の発明によれば、第1のFET
により増幅された信号が第2のFETを介してドレイン
電圧源側に漏れることを防止し、第1のFETにより増
幅された信号を効率良く後段増幅回路に伝達することが
できる。
【0101】また、第35の発明(請求項35記載の多
段増幅回路)は、第34の発明において、第2のFET
のソースは、容量素子を介して接地されるというもので
ある。
【0102】この第35の発明によれば、第1のFET
によって増幅したい信号よりも低い周波数の信号をイン
ダクタンス素子および容量素子を介して接地側に流すと
共に、ドレイン電圧源側から入力されるノイズを第2の
FETおよび容量素子を介して接地側に流し、第1のF
ETによって増幅したい信号よりも低い周波数の信号お
よびドレイン電圧源側から入力されるノイズが後段増幅
回路に伝達されてしまうことを防ぐことができる。
【0103】また、第36の発明(請求項36記載の多
段増幅回路)は、第30の発明において、第2のFET
のソースは、第1のFETにより増幅したい信号に共振
する並列共振回路を介して第1のFETのドレインに接
続されるというものである。
【0104】この第36の発明によれば、第1のFET
で増幅したい周波数の信号以外の周波数の信号が後段増
幅回路に伝達されないようにし、選択度の向上を図るこ
とができる。
【0105】また、第37の発明(請求項37記載の増
幅回路又は多段増幅回路)は、第1〜第36の発明のい
ずれかの発明において、FETは、MESFETとする
ものである。
【0106】また、第38の発明(請求項38記載の増
幅回路又は多段増幅回路)は、第37の発明において、
MESFETは、化合物半導体を使用したMESFET
とするものである。
【0107】
【発明の実施の形態】以下、図1〜図12を参照して、
本発明の増幅回路の実施の第1形態〜第7形態および本
発明の多段増幅回路の実施の第1形態につき、化合物半
導体アナログ集積回路(例えば、GaAsアナログ集積回
路)として構成することができるようにした増幅回路及
び多段増幅回路を例にして説明する。
【0108】本発明の増幅回路の実施の第1形態・・図
1〜図3 図1は本発明の増幅回路の実施の第1形態を示す回路図
である。図1中、42は入力信号INが入力される信号
入力端子、43は出力信号OUTが出力される信号出力
端子、44は正のドレイン電圧VDD3が入力されるド
レイン電圧入力端子である。
【0109】また、45は増幅素子をなすエンハンスメ
ント型のショットキーゲート電界効果トランジスタ、い
わゆる、E型MESFET、46はE型MESFET4
5のドレイン電圧を制御するためのE型MESFET、
47は直流阻止用の容量素子である。
【0110】E型MESFET45は、ゲートを信号入
力端子42に接続され、ドレインをE型MESFET4
6のソースに接続されると共に容量素子47を介して信
号出力端子43に接続され、ソースを接地されており、
E型MESFET46は、ドレインをドレイン電圧入力
端子44に接続されている。
【0111】また、48はE型MESFET45、46
のゲートにそれぞれゲートバイアスVGB3A、VGB
3Bを供給するゲートバイアス回路であり、49は制御
信号をなす電圧値を可変とされた正のゲートバイアス制
御電圧Vcontrol1が入力されるゲートバイアス制御電
圧入力端子、50、51、52はゲートバイアス制御電
圧Vcontrol1を分圧してゲートバイアスVGB3A、
VGB3Bを生成する抵抗である。
【0112】なお、本発明の増幅回路の実施の第1形態
においては、ゲートバイアス制御電圧Vcontrol1を出
力するゲートバイアス制御電圧源は、その構成上、ゲー
トバイアス制御電圧Vcontrol1を0[V]とすること
ができず、ゲートバイアス制御電圧Vcontrol1の下限
値を、たとえば、0.2[V]とする場合を前提として
いる。
【0113】ここに、抵抗50、51、52は、ゲート
バイアス制御電圧入力端子49と接地との間に直列に接
続され、抵抗50、51の接続ノード53は、E型ME
SFET46のゲートに接続され、抵抗51、52の接
続ノード54は、E型MESFET45のゲートに接続
されている。
【0114】このように構成された本発明の増幅回路の
実施の第1形態においては、活性状態時には、ゲートバ
イアス制御電圧Vcontrol1を変化させることによりゲ
インを制御することができる。
【0115】例えば、ゲートバイアス制御電圧Vcontro
l1の電圧値を高くすると、ゲートバイアスVGB3B
が高くなり、E型MESFET46のオン抵抗が小さく
なり、E型MESFET45のドレイン電圧が高くなる
と共に、ゲートバイアスVGB3Aが高くなり、出力レ
ベルは大きくなる。
【0116】これに対して、ゲートバイアス制御電圧V
control1の電圧値を低くすると、ゲートバイアスVG
B3Bが低くなり、E型MESFET46のオン抵抗が
大きくなり、E型MESFET45のドレイン電圧が低
くなると共に、ゲートバイアスVGB3Aも低くなり、
出力レベルは小さくなる。
【0117】そこで、本発明の増幅回路の実施の第1形
態においては、ゲートバイアス制御電圧Vcontrol1の
変化に対応して、例えば、E型MESFET45のドレ
イン電圧が4〜0[V]に変化すると共に、ゲートバイ
アスVGB3Aが0.4〜0[V]近くに変化するよう
に、ドレイン電圧VDD3の電圧値、E型MESFET
46の特性および抵抗50、51、52の抵抗値などが
決定される。
【0118】ちなみに、E型MESFET46を設けな
くとも、増幅回路を構成することができ、このようにす
る場合においては、E型MESFET45のゲートバイ
アスVGB3Aを可変することによりゲインを制御する
ことができるが、E型MESFET45のしきい値を高
くすることはできないので、E型MESFET45のゲ
ートバイアスVGB3Aを0[V]近くに下げても、E
型MESFET45をオフ状態に近い状態にできず、ゲ
インの可変幅を大きくすることができず、入力信号IN
を大きく減衰させたい場合に、これを行うことができな
い。
【0119】これに対して、本発明の増幅回路の実施の
第1形態によれば、ゲートバイアス制御電圧Vcontrol
1の電圧値を可変してE型MESFET46によってE
型MESFET45のドレイン電圧を可変することによ
り、E型MESFET45のドレイン電圧を0[V]に
まで下げることが可能であるから、ゲインの可変幅を大
きくし、入力信号INを大きく減衰させたい場合にこれ
を行うことができる。
【0120】図2は本発明の増幅回路の実施の第1形態
及び第7形態の作用効果を説明するための回路図であ
り、図2中、56は入力信号INが入力される信号入力
端子、57は出力信号OUTが出力される信号出力端
子、58は正のドレイン電圧VDD4が入力されるドレ
イン電圧入力端子、59は増幅素子をなすE型MESF
ET、60は直流阻止用の容量素子である。
【0121】また、61はE型MESFET59のゲー
トにゲートバイアスVGB4を供給するゲートバイアス
回路であり、62は正のゲートバイアス源電圧VGG4
が入力されるゲートバイアス源電圧入力端子、63、6
4はゲートバイアス源電圧VGG4を分圧してゲートバ
イアスVGB4を生成する抵抗である。
【0122】ここに、図3は、図2に示す増幅回路にお
いて、ゲートバイアス源電圧VGG4=4.0[V]、
入力信号INの周波数=902.5MHz、入力レベルP
in=+5[dBm]とした場合のドレイン電圧(VDD
4)対出力レベル(Pout)特性を示す図である。
【0123】図3から明らかなように、図2に示す増幅
回路においては、ドレイン電圧VDD4を4〜0[V]
の間で可変させると、出力レベルPoutを30[dB
c]可変させることができる。
【0124】これに対して、本発明の増幅回路の実施の
第1形態によれば、ゲートバイアス制御電圧Vcontrol
1を変化させることにより、E型MESFET45のド
レイン電圧を4〜0[V]の範囲で変化させると共に、
ゲートバイアスVGB3Aを0.4〜0[V]近くの範
囲で変化させることができるので、出力レベルPoutを
30[dBc]以上可変させることができる。
【0125】また、本発明の増幅回路の実施の第1形態
を非活性状態とする場合には、ゲートバイアス制御電圧
Vcontrol1を下限値に下げ、E型MESFET45の
ドレイン電圧およびゲートバイアスVGB3Aを0
[V]に固定する。
【0126】このようにすると、E型MESFET45
のゲートに入力信号INが入力された場合においても、
E型MESFET45にドレイン電流が流れないように
することができる。
【0127】以上のように、本発明の増幅回路の実施の
第1形態によれば、MESFETとして、E型MESF
ETのみを使用していることから、ドレイン電圧VDD
3およびゲートバイアス制御電圧Vcontrol1として正
電圧を必要とし、負電圧を必要としないので、正電源の
みを設ければ足り、負電源を設ける必要がない。
【0128】また、活性状態時には、ゲートバイアス制
御電圧Vcontrol1を変化させることにより、E型ME
SFET45のドレイン電圧およびゲートバイアスVG
B3Aを変化させ、ゲインを大きく変化させることがで
き、入力信号INを大きく減衰させたい場合に、これを
行うことができる。
【0129】また、非活性状態時には、ゲートバイアス
制御電圧Vcontrol1を下限値に下げ、E型MESFE
T45のドレイン電圧およびゲートバイアスVGB3A
を0[V]に固定し、E型MESFET45にドレイン
電流が流れないようにすることができるので、ドレイン
電圧源とドレイン電圧入力端子44との間に、ドレイン
電流を遮断するためのスイッチ素子(スイッチ・モジュ
ール)を設けなくとも、消費電力の低減化を図ることが
できる。
【0130】なお、本発明の増幅回路の実施の第1の形
態においては、ゲートバイアス制御電圧入力端子49と
E型MESFET46のゲートとの間に抵抗50を設け
ているが、この抵抗50は設けないようにすることもで
きる。
【0131】本発明の増幅回路の実施の第2形態・・図
4 図4は本発明の増幅回路の実施の第2形態を示す回路図
であり、本発明の増幅回路の実施の第2形態は、E型M
ESFET46のソースをインダクタンス素子67を介
してE型MESFET45のドレインに接続し、その他
については、図1示す本発明の増幅回路の実施の第1形
態と同様に構成したものである。
【0132】ここに、インダクタンス素子67は、E型
MESFET45で増幅された信号がE型MESFET
46を介してドレイン電圧源側に漏れるのを避けるため
のものであり、直流的には、E型MESFET46のソ
ースとE型MESFET45のドレインとをショート状
態としている。
【0133】このように構成された本発明の増幅回路の
実施の第2形態によれば、本発明の増幅回路の実施の第
1形態と同様の作用効果を得ることができると共に、E
型MESFET45で増幅された信号がE型MESFE
T46を介してドレイン電圧源側に漏れるのを避けるこ
とができ、E型MESFET45で増幅された信号を効
率良く次段回路に伝達することができる。
【0134】なお、本発明の増幅回路の実施の第2形態
においては、ゲートバイアス制御電圧入力端子49とE
型MESFET46のゲートとの間に抵抗50を設けて
いるが、この抵抗50は設けないようにすることもでき
る。
【0135】本発明の増幅回路の実施の第3形態・・図
5 図5は本発明の増幅回路の実施の第3形態を示す回路図
であり、本発明の増幅回路の実施の第3形態は、E型M
ESFET46のソースを容量素子68を介して接地
し、その他については、図4に示す本発明の増幅回路の
実施の第2形態と同様に構成したものである。
【0136】ここに、容量素子68は、E型MESFE
T45によって増幅したい信号よりも低い周波数の信号
やドレイン電圧源側からドレイン電圧入力端子44を介
して入力されるノイズを接地側に流すものである。
【0137】このように構成された本発明の増幅回路の
実施の第3形態によれば、本発明の増幅回路の実施の第
2形態の場合と同様の作用効果を得ることができると共
に、E型MESFET45によって増幅したい信号より
も周波数の低い信号およびドレイン電圧源側から入力さ
れるノイズが次段回路に伝達されることを防ぐことがで
きる。
【0138】なお、本発明の増幅回路の実施の第3形態
においては、ゲートバイアス制御電圧入力端子49とE
型MESFET46のゲートとの間に抵抗50を設けて
いるが、この抵抗50は設けないようにすることもでき
る。
【0139】本発明の増幅回路の実施の第4形態・・図
6 図6は本発明の増幅回路の実施の第4形態を示す回路図
であり、本発明の増幅回路の実施の第4形態は、E型M
ESFET46のソースを並列共振回路69を介してE
型MESFET45のドレインに接続し、その他につい
ては、図1示す本発明の増幅回路の実施の第1形態と同
様に構成したものである。
【0140】ここに、並列共振回路69において、70
はインダクタンス素子、71は容量素子であり、この並
列共振回路69は、E型MESFET45によって増幅
したい信号に共振するように構成されたものである。
【0141】このように構成された本発明の増幅回路の
実施の第4形態によれば、本発明の増幅回路の実施の第
1形態の場合と同様の作用効果を得ることができると共
に、E型MESFET45で増幅したい周波数の信号以
外の周波数の信号が次段回路に伝達されないようにし、
選択度の向上を図ることができる。
【0142】なお、本発明の増幅回路の実施の第4形態
においては、ゲートバイアス制御電圧入力端子49とE
型MESFET46のゲートとの間に抵抗50を設けて
いるが、この抵抗50は設けないようにすることもでき
る。
【0143】本発明の増幅回路の実施の第5形態・・図
7 図7は本発明の増幅回路の実施の第5形態を示す回路図
であり、本発明の増幅回路の実施の第5形態は、図1が
示す本発明の増幅回路の実施の第1形態が備えるゲート
バイアス回路48と回路構成の異なるゲートバイアス回
路73を設け、その他については、本発明の増幅回路の
実施の第1形態と同様に構成したものである。
【0144】ここに、ゲートバイアス回路73におい
て、74はゲートバイアス源から正のゲートバイアス源
電圧VGG3が入力されるゲートバイアス源電圧入力端
子、75はゲートバイアスVGB3A、VGB3Bを制
御する制御信号をなす電圧値を可変とされた正のゲート
バイアス制御電圧Vcontrol2が入力されるゲートバイ
アス制御電圧入力端子、76はゲートバイアスVGB3
A、VGB3Bを制御するためのE型MESFET、7
7、78、79は抵抗である。
【0145】なお、本発明の増幅回路の実施の第5形態
においては、ゲートバイアス制御電圧Vcontrol2を出
力するゲートバイアス制御電圧源は、その構成上、ゲー
トバイアス制御電圧Vcontrol2を0[V]とすること
ができず、ゲートバイアス制御電圧Vcontrol2の下限
値を、たとえば、0.2[V]とする場合を前提として
いる。
【0146】ここに、E型MESFET76は、ドレイ
ンをゲートバイアス源電圧入力端子74に接続され、ゲ
ートをゲートバイアス制御電圧入力端子75に接続され
ている。
【0147】また、抵抗77、78、79は、E型ME
SFET76のソースと接地との間に直列接続され、抵
抗77、78の接続ノード80は、E型MESFET4
6のゲートに接続され、抵抗78、79の接続ノード8
1は、E型MESFET45のゲートに接続されてい
る。
【0148】このように構成された本発明の増幅回路の
実施の第5形態においては、活性状態時には、ゲートバ
イアス制御電圧Vcontrol2を変化させることによりゲ
インを制御することができる。
【0149】例えば、ゲートバイアス制御電圧Vcontro
l2の電圧値を高くすると、E型MESFET76のオ
ン抵抗は小さくなり、抵抗77〜79に流れる電流は大
きくなり、E型MESFET46のゲートバイアスVG
B3Bが高くなり、E型MESFET46のオン抵抗が
小さくなり、E型MESFET45のドレイン電圧が高
くなると共に、ゲートバイアスVGB3Aが高くなり、
出力レベルは大きくなる。
【0150】これに対して、ゲートバイアス制御電圧V
control2の電圧値を低くすると、E型MESFET7
6のオン抵抗は大きくなり、抵抗77〜79に流れる電
流は小さくなり、E型MESFET46のゲートバイア
スVGB3Bが低くなり、E型MESFET46のオン
抵抗が大きくなり、E型MESFET45のドレイン電
圧が低くなると共に、ゲートバイアスVGB3Aが低く
なり、出力レベルは小さくなる。
【0151】そこで、本発明の増幅回路の実施の第5形
態においては、ゲートバイアス制御電圧Vcontrol2の
変化に対応して、例えば、E型MESFET45のドレ
イン電圧が4〜0[V]に変化すると共に、ゲートバイ
アスVGB3Aが0.4〜0[V]と変化するように、
ドレイン電圧VDD3の電圧値、ゲートバイアス源電圧
VGG3の電圧値、E型MESFET46、76の特性
および抵抗77、78、79の抵抗値などが決定され
る。
【0152】また、本発明の増幅回路の実施の第5形態
を非活性状態とする場合には、ゲートバイアス制御電圧
Vcontrol2を下限値に下げ、E型MESFET45の
ドレイン電圧およびゲートバイアスVGB3Aを0
[V]に固定する。
【0153】このようにすると、E型MESFET45
のゲートに入力信号INが入力された場合においても、
E型MESFET45にドレイン電流が流れないように
することができる。
【0154】以上のように、本発明の増幅回路の実施の
第5形態によれば、MESFETとして、E型MESF
ETのみを使用していることから、ドレイン電圧VDD
3、ゲートバイアス源電圧VGG3およびゲートバイア
ス制御電圧Vcontrol2として正電圧を必要とし、負電
圧を必要としないので、正電源のみを設ければ足り、負
電源を設ける必要がない。
【0155】また、活性状態時には、ゲートバイアス制
御電圧Vcontrol2を変化させることにより、E型ME
SFET45のドレイン電圧およびゲートバイアスVG
B3Aを変化させ、ゲインを大きく変化させることがで
き、入力信号INを大きく減衰させたい場合に、これを
行うことができる。
【0156】また、非活性状態時には、ゲートバイアス
制御電圧Vcontrol2を下限値に下げ、E型MESFE
T45のドレイン電圧およびゲートバイアスVGB3A
を0[V]に固定し、E型MESFET45にドレイン
電流が流れないようにすることができるので、ドレイン
電圧源とドレイン電圧入力端子44との間に、ドレイン
電流を遮断するためのスイッチ素子(スイッチ・モジュ
ール)を設けなくとも、消費電力の低減化を図ることが
できる。
【0157】なお、本発明の増幅回路の実施の第5形態
においては、E型MESFET76のソースとE型ME
SFET46のゲートとの間に抵抗77を設けている
が、この抵抗77は設けないようにすることもできる。
【0158】また、本発明の増幅回路の実施の第5形態
においては、E型MESFET46のソースとE型ME
SFET45のドレインとを直接に接続しているが、こ
の代わりに、E型MESFET46のソースをインダク
タンス素子を介してE型MESFET45のドレインに
接続するようにしても良い。
【0159】このように構成する場合には、E型MES
FET45で増幅された信号がE型MESFET46を
介してドレイン電圧源側に漏れるのを避けることがで
き、E型MESFET45で増幅された信号を効率良く
次段回路に伝達することができる。
【0160】また、E型MESFET46のソースをイ
ンダクタンス素子を介してE型MESFET45のドレ
インに接続すると共に、E型MESFET46のソース
を容量素子を介して接地するようにしても良い。
【0161】このように構成する場合には、E型MES
FET45で増幅された信号がE型MESFET46を
介してドレイン電圧源側に漏れるのを避けることがで
き、E型MESFET45で増幅された信号を効率良く
次段回路に伝達することができると共に、E型MESF
ET45によって増幅したい信号よりも周波数の低い信
号およびドレイン電圧源側から入力されるノイズが次段
回路に伝達されることを防ぐことができる。
【0162】また、E型MESFET46のソースをE
型MESFET45で増幅したい信号に共振する並列共
振回路を介してE型MESFET45のドレインに接続
するようにしても良い。
【0163】このように構成する場合には、E型MES
FET45で増幅したい信号以外の周波数の信号が次段
回路に伝達されないようにし、選択度の向上を図ること
ができる。
【0164】本発明の増幅回路の実施の第6形態・・図
8 図8は本発明の増幅回路の実施の第6形態を示す回路図
であり、本発明の増幅回路の実施の第6形態は、図1が
示す本発明の増幅回路の実施の第1形態が備えるゲート
バイアス回路48と回路構成の異なるゲートバイアス回
路83を設け、その他については、本発明の増幅回路の
実施の第1形態と同様に構成したものである。
【0165】ここに、ゲートバイアス回路83におい
て、84はゲートバイアス源から正のゲートバイアス源
電圧VGG3が入力されるゲートバイアス源電圧入力端
子、85はゲートバイアスVGB3A、VGB3Bを制
御する制御信号をなす電圧値を可変とされた正のゲート
バイアス制御電圧Vcontrol3が入力されるゲートバイ
アス制御電圧入力端子、86はゲートバイアスVGB3
A、VGB3Bを制御するためのE型MESFET、8
7、88、89は抵抗である。
【0166】なお、本発明の増幅回路の実施の第6形態
においては、ゲートバイアス制御電圧Vcontrol3を出
力するゲートバイアス制御電圧源は、その構成上、ゲー
トバイアス制御電圧Vcontrol3を0[V]とすること
ができず、ゲートバイアス制御電圧Vcontrol3の下限
値を、たとえば、0.2[V]とする場合を前提として
いる。
【0167】ここに、E型MESFET86は、ドレイ
ンをゲートバイアス源電圧入力端子84に接続され、ゲ
ートをゲートバイアス制御電圧入力端子85に接続され
ており、ゲートバイアス制御電圧入力端子85は、抵抗
87を介してE型MESFET46のゲートに接続され
ている。
【0168】また、抵抗88、89はE型MESFET
86のソースと接地との間に直列に接続され、抵抗8
8、89の接続ノード90はE型MESFET45のゲ
ートに接続されている。
【0169】このように構成された本発明の増幅回路の
実施の第6形態においては、活性状態時には、ゲートバ
イアス制御電圧Vcontrol3を可変させることによりゲ
インを制御することができる。
【0170】例えば、ゲートバイアス制御電圧Vcontro
l3の電圧値を高くすると、E型MESFET46のゲ
ートバイアスVGB3Bが高くなり、E型MESFET
46のオン抵抗が小さくなり、E型MESFET45の
ドレイン電圧が高くなると共に、E型MESFET86
のオン抵抗が小さくなり、抵抗88、89に流れる電流
が大きくなり、ゲートバイアスVGB3Aが高くなり、
出力レベルは大きくなる。
【0171】これに対して、ゲートバイアス制御電圧V
control3の電圧値を低くすると、E型MESFET4
6のゲートバイアスVGB3Bは低くなり、E型MES
FET46のオン抵抗が大きくなり、E型MESFET
45のドレイン電圧が低くなると共に、E型MESFE
T86のオン抵抗が大きくなり、抵抗88、89に流れ
る電流が小さくなり、ゲートバイアスVGB3Aが低く
なり、出力レベルは小さくなる。
【0172】そこで、本発明の増幅回路の実施の第6形
態においては、ゲートバイアス制御電圧Vcontrol3の
変化に対応して、例えば、E型MESFET45のドレ
イン電圧が4〜0[V]に変化すると共に、ゲートバイ
アスVGB3Aが0.4〜0[V]と変化するように、
ドレイン電圧VDD3、ゲートバイアス源電圧VGG
3、E型MESFET46、86の特性および抵抗8
7、88、89の値などが決定される。
【0173】また、本発明の増幅回路の実施の第6形態
を非活性状態とする場合には、ゲートバイアス制御電圧
Vcontrol3を下限値に下げ、E型MESFET45の
ドレイン電圧およびゲートバイアスVGB3Aを0
[V]に固定する。
【0174】このようにすると、E型MESFET45
のゲートに入力信号INが入力された場合においても、
E型MESFET45にドレイン電流が流れないように
することができる。
【0175】以上のように、本発明の増幅回路の実施の
第6形態によれば、MESFETとして、E型MESF
ETのみを使用していることから、ドレイン電圧VDD
3、ゲートバイアス源電圧VGG3およびゲートバイア
ス制御電圧Vcontrol3として正電圧を必要とし、負電
圧を必要としないので、正電源のみを設ければ足り、負
電源を設ける必要がない。
【0176】また、活性状態時には、ゲートバイアス制
御電圧Vcontrol3を変化させることにより、E型ME
SFET45のドレイン電圧およびゲートバイアスVG
B3Aを変化させ、ゲインを大きく変化させることがで
き、入力信号INを大きく減衰させたい場合に、これを
行うことができる。
【0177】また、非活性状態時には、ゲートバイアス
制御電圧Vcontrol3を下限値に下げ、E型MESFE
T45のドレイン電圧およびゲートバイアスVGB3A
を0[V]に固定することにより、E型MESFET4
5にドレイン電流が流れないようにすることができるの
で、ドレイン電圧源とドレイン電圧入力端子44との間
にドレイン電流を遮断するためのスイッチ素子(スイッ
チ・モジュール)を設けなくとも、消費電力の低減化を
図ることができる。
【0178】なお、本発明の増幅回路の実施の第6形態
においては、ゲートバイアス制御電圧入力端子85とE
型MESFET46のゲートとの間に抵抗87を設けて
いるが、この抵抗87は設けないようにすることもでき
る。
【0179】また、本発明の増幅回路の実施の第6形態
においては、E型MESFET46のソースとE型ME
SFET45のドレインとを直接に接続しているが、こ
の代わりに、E型MESFET46のソースをインダク
タンス素子を介してE型MESFET45のドレインに
接続するようにしても良い。
【0180】このように構成する場合には、E型MES
FET45で増幅された信号がE型MESFET46を
介してドレイン電圧源側に漏れるのを避けることがで
き、E型MESFET45で増幅された信号を効率良く
次段回路に伝達することができる。
【0181】また、E型MESFET46のソースをイ
ンダクタンス素子を介してE型MESFET45のドレ
インに接続すると共に、E型MESFET46のソース
を容量素子を介して接地するようにしても良い。
【0182】このように構成する場合には、E型MES
FET45で増幅された信号がE型MESFET46を
介してドレイン電圧源側に漏れるのを避けることがで
き、E型MESFET45で増幅された信号を効率良く
次段回路に伝達することができると共に、E型MESF
ET45によって増幅したい信号よりも周波数の低い信
号およびドレイン電圧源側から入力されるノイズが次段
回路に伝達されることを防ぐことができる。
【0183】また、E型MESFET46のソースをE
型MESFET45で増幅したい信号に共振する並列共
振回路69を介してE型MESFET45のドレインに
接続するようにしても良い。
【0184】このように構成する場合には、E型MES
FET45で増幅したい周波数の信号以外の周波数の信
号が次段回路に伝達されないようにし、選択度の向上を
図ることができる。
【0185】本発明の増幅回路の実施の第7形態・・図
9 図9は本発明の増幅回路の実施の第7形態を示す回路図
である。図9中、92は入力信号INが入力される信号
入力端子、93は出力信号OUTが出力される信号出力
端子、94は正のドレイン電圧VDD5が入力されるド
レイン電圧入力端子、95は増幅素子をなすE型MES
FET、96は直流阻止用の容量素子である。
【0186】ここに、E型MESFET95は、ゲート
を信号入力端子92に接続され、ドレインをドレイン電
圧入力端子94に接続されると共に容量素子96を介し
て信号出力端子93に接続され、ソースを接地されてい
る。
【0187】また、97はE型MESFET95のゲー
トに正のゲートバイアスVGB5を供給するゲートバイ
アス回路であり、98は正のゲートバイアス源電圧VG
G5が入力されるゲートバイアス源電圧入力端子であ
る。
【0188】また、99はゲートバイアスVGB5を制
御する制御信号をなす電圧値を可変とされた正のゲート
バイアス制御電圧Vcontrol4が入力されるゲートバイ
アス制御電圧入力端子、100はゲートバイアスVGB
5を制御するE型MESFET、101、102は抵抗
である。
【0189】なお、本発明の増幅回路の実施の第7形態
においては、ゲートバイアス制御電圧Vcontrol4を出
力するゲートバイアス制御電圧源は、その構成上、ゲー
トバイアス制御電圧Vcontrol4を0[V]とすること
ができず、ゲートバイアス制御電圧Vcontrol4の下限
値を、たとえば、0.2[V]とする場合を前提として
いる。
【0190】ここに、E型MESFET100は、ドレ
インをゲートバイアス源電圧入力端子98に接続され、
ゲートをゲートバイアス制御電圧入力端子99に接続さ
れている。
【0191】また、抵抗101、102は、E型MES
FET100のソースと接地との間に直列に接続され、
抵抗101、102の接続ノード103は、E型MES
FET95のゲートに接続されている。
【0192】このように構成された本発明の増幅回路の
実施の第7形態においては、活性状態時には、ゲートバ
イアス制御電圧Vcontrol4を可変させることによりゲ
インを制御することができる。
【0193】例えば、ゲートバイアス制御電圧Vcontro
l4の電圧値を高くすると、E型MESFET100の
オン抵抗は小さくなり、抵抗101、102に流れる電
流は大きくなり、E型MESFET95のゲートバイア
スVGB5が高くなり、出力レベルは大きくなる。
【0194】これに対して、ゲートバイアス制御電圧V
control4の電圧値を低くすると、E型MESFET1
00のオン抵抗は大きくなり、抵抗101、102に流
れる電流は小さくなり、E型MESFET95のゲート
バイアスVGB5は低くなり、出力レベルは小さくな
る。
【0195】そこで、本発明の増幅回路の実施の第7形
態においては、例えば、ゲートバイアス制御電圧Vcont
rol4の可変範囲は2.5〜0.2[V]とされ、ゲート
バイアス制御電圧Vcontrol4=2.5[V]の場合に
は、ゲートバイアス電圧VGB5=0.5[V]とな
り、ゲートバイアス制御電圧Vcontrol4=0.2[V]
の場合、ゲートバイアス電圧VGB5が0[V]に近い
値となるように、ゲートバイアス源電圧VGG5の電圧
値、E型MESFET100の特性および抵抗101、
102の抵抗値などが決定される。
【0196】また、本発明の増幅回路の実施の第7形態
を非活性状態とする場合には、ゲートバイアス制御電圧
Vcontrol4=0.2[V]に固定されるが、この場合、
ゲートバイアスVGB5を0[V]に近づけることがで
きるので、E型MESFET95に流れるドレイン電流
を数十μA以下にすることができる。
【0197】ここに、図2に示す増幅回路においては、
非活性状態時に、E型MESFET59のドレインに流
れる電流を極力小さくするためには、ゲートバイアスV
GB4として、E型MESFET59のしきい値に対し
て十分に低い電圧、即ち、出来るだけ0[V]に近い電
圧をゲートに供給する必要があり、これが出来ない場
合、ドレイン電流が大きくなり、消費電力が増加してし
まう。
【0198】ところが、ゲートバイアス源電圧VGG4
を発生するゲートバイアス源の制約で、ゲートバイアス
VGB4を0[V]にするまでに、ゲートバイアス源電
圧VGG4を下げられない場合があり、この場合には、
消費電力の低減化を図ることができない。
【0199】これに対して、本発明の増幅回路の実施の
第7形態においては、ゲートバイアス制御電圧Vcontro
l4を0[V]にすることができなくとも、0.2[V]
にすれば、ゲートバイアスVGB5を0[V]に近づけ
ることができるので、E型MESFET95に流れるド
レイン電流を数十μA以下にすることができ、消費電力
の低減化を図ることができる。
【0200】また、図2に示す増幅回路においては、飽
和出力動作時、E型MESFET59のゲートに流れる
電流IGGは、D型MESFETの場合に比べて2倍か
ら3倍近くになることが判明した。例えば、E型MES
FET59が3WクラスのE型MESFETの場合、ゲ
ート電流IGGには10〜20mAにもなることが判明
した。
【0201】したがって、また、図2に示す増幅回路に
おいては、活性状態時、ゲート電流IGG4による抵抗
63の電圧降下のため、ゲートバイアスVGB4が低下
し、出力を減少させる方向にデバイスが動いてしまうと
いう不都合があることが判明した。
【0202】ここに、抵抗63、64の抵抗値を十分に
低く設定する場合には、ゲート電流IGG4が大きくて
も、ゲートバイアスVGB4の低下を抑制することがで
きるが、抵抗63、64の抵抗値を余りに低くすると、
ゲートバイアス源の電流供給能力の関係で、抵抗63、
64に対して十分な電流を供給することができず、仮
に、ゲートバイアス源の電流供給能力を大きくすること
ができたとしても、ゲートバイアスVGB4をかけた状
態において、抵抗63、64に流れる電流が大きくなっ
てしまい、消費電力の低減化を図ることができなくなっ
てしまう。
【0203】これに対して、本発明の増幅回路の実施の
第7形態によれば、抵抗101、102の抵抗値を小さ
くし、活性状態時、抵抗101、102に大きな電流を
流すようにし、E型MESFET95のゲートに流れ込
む電流によりゲートバイアスVGB5が低下しないよう
にしても、非活性状態時には、ゲートバイアス制御電圧
Vcontrol4=0.2[V]とすることにより、抵抗10
1、102に流れる電流を小さくすることができるの
で、消費電力の低減化を図ることができる。
【0204】ここに、たとえば、図2に示す増幅回路を
携帯電話機の送信回路部の電力増幅器に使用する場合に
おいて、ゲートバイアス源電圧入力端子62に対してゲ
ートバイアス源電圧VGG4の代わりに送信出力を制御
するオート・パワー・コントロール電圧Vapcを入力す
るように構成する場合を検討する。
【0205】通常、オート・パワー・コントロール電圧
Vapcの可変範囲は、0.2〜2.5[V]であり、オー
ト・パワー・コントロール電流Iapcの上限値は5[m
A]程度である。
【0206】そこで、オート・パワー・コントロール電
圧Vapc=2.5[V]の場合、E型MESFET59の
動作時にゲート・ソース間に印加される電圧は0.5
[V]程度であると仮定すると、抵抗63の抵抗値:抵
抗64の抵抗値=4:1とする必要がある。
【0207】ここに、抵抗63の抵抗値+抵抗64の抵
抗値の最小値は、Vapc-max/Iapc-max=2.5[V]
/5×10-3[A]=500[Ω]となるので、抵抗6
3の抵抗値+抵抗64の抵抗値>500[Ω]となり、
抵抗63の抵抗値>400[Ω]となる。
【0208】そこで、E型MESFET59のゲート・
ソース間電圧の変動許容値を、例えば、0.1[V]と
すると、E型MESFET59のゲートに流れる電流I
GG4は、抵抗63の抵抗値×IGG4<0.1[V]
より、IGG4<0.1[V]/400[Ω]=0.25
[mA]となる。
【0209】このことから、E型MESFET59のゲ
ートに流れる電流IGG4が0.5[mA]以上あれ
ば、E型MESFET59のゲート・ソース間電圧の変
動許容値が0.1[V]を越えるため、本発明の増幅回
路の実施の第7形態の構成が必要となる。
【0210】以上のように、本発明の増幅回路の実施の
第7形態によれば、MESFETとして、E型MESF
ETのみを使用していることから、ドレイン電圧VDD
5、ゲートバイアス源電圧VGG5及びゲートバイアス
制御電圧Vcontrol4として正電圧を必要とし、負電圧
を必要としないので、正電源のみを設ければ足り、負電
源を設ける必要がない。
【0211】また、活性状態時には、ゲートバイアス制
御電圧Vcontrol4を変化させることにより、E型ME
SFET95のゲートバイアスVGB5を変化させ、ゲ
インを制御することができる。
【0212】また、非活性状態時には、ゲートバイアス
制御電圧Vcontrol4を下限値に下げ、E型MESFE
T95のゲートバイアスVGB5を0[V]近くに固定
することにより、E型MESFET95にドレイン電流
が流れないようにすることができるので、ドレイン電圧
源とドレイン電圧入力端子94との間にドレイン電流を
遮断するためのスイッチ素子(スイッチ・モジュール)
を設けなくとも、消費電力の低減化を図ることができ
る。
【0213】なお、本発明の増幅回路の実施の第7の形
態においては、E型MESFET100のソースとE型
MESFET95のゲートとの間に抵抗101を設けて
いるが、この抵抗101は設けないようにすることもで
きる。
【0214】本発明の多段増幅回路の実施の第1形態・
・図10〜図12 図10は本発明の多段増幅回路の実施の第1形態を示す
回路図であり、本発明の多段増幅回路の実施の第1形態
は、本発明を携帯電話機の送信回路部の電力増幅器に適
用した場合の一例である。
【0215】図10中、106は入力信号(高周波信
号)INが入力される信号入力端子、107は出力信号
(高周波信号)OUTが出力される出力端子、108は
直流阻止用の容量素子、109、110、111は増幅
回路、112は増幅回路109、110、111に供給
すべきゲートバイアス制御電圧Vcontrol5を生成する
ゲートバイアス制御電圧生成回路である。
【0216】ここに、ゲートバイアス制御用電圧生成回
路112において、113は携帯電話機の制御回路部
(図示せず)から供給される出力信号OUTの出力レベ
ルを自動制御する制御信号をなすオート・パワー・コン
トロール電圧Vapcが入力されるオート・パワー・コン
トロール電圧入力端子である。
【0217】また、114、115はオート・パワー・
コントロール電圧Vapcを分圧する抵抗であり、抵抗1
14、115の接続ノード116にゲートバイアス制御
電圧Vcontrol5を得るようにされている。なお、11
7はゲートバイアス制御電圧線である。
【0218】また、増幅回路109において、118は
正のドレイン電圧VDD6が入力されるドレイン電圧入
力端子、119は増幅素子をなすE型MESFET、1
20はE型MESFET119のドレイン電圧を制御す
るE型MESFET、121は直流阻止用の容量素子、
122はインダクタンス素子である。
【0219】ここに、E型MESFET119は、ゲー
トを容量素子108を介して信号入力端子106に接続
され、ドレインをインダクタンス素子122を介してE
型MESFET120のソースに接続されると共に容量
素子121の一端に接続され、ソースを接地されてお
り、E型MESFET120は、ドレインをドレイン電
圧入力端子118に接続されている。
【0220】また、123はE型MESFET119、
120のゲートに正のゲートバイアスVGB6A、VG
B6Bを供給するゲートバイアス回路であり、124、
125、126はゲートバイアス制御電圧Vcontrol5
を分圧する抵抗である。
【0221】抵抗124、125、126は、ゲートバ
イアス制御電圧線117と接地との間に直列に接続さ
れ、抵抗124、125の接続ノード127は、E型M
ESFET120のゲートに接続され、抵抗125、1
26の接続ノード128はE型MESFET119のゲ
ートに接続されている。
【0222】また、増幅回路110において、129は
正のドレイン電圧VDD6が入力されるドレイン電圧入
力端子、130は増幅素子をなすE型MESFET、1
31は直流阻止用の容量素子である。
【0223】ここに、E型MESFET130は、ゲー
トを容量素子121の他端に接続され、ドレインをドレ
イン電圧入力端子129及び容量素子131の一端に接
続され、ソースを接地されている。
【0224】また、132はE型MESFET130の
ゲートに正のゲートバイアスVGB6Cを供給するゲー
トバイアス回路であり、133は正のゲートバイアス源
電圧VGG6が入力されるゲートバイアス源電圧入力端
子である。
【0225】また、134はゲートバイアスVGB6C
を制御するためのE型MESFET、135、136は
抵抗である。
【0226】ここに、E型MESFET134は、ドレ
インをゲートバイアス源電圧入力端子133に接続さ
れ、ゲートを抵抗138を介してゲートバイアス電圧線
117に接続されている。
【0227】なお、抵抗138は、E型MESFET1
19により増幅された信号が容量素子121、抵抗13
5及びE型MESFET134のソース・ゲート間を介
して増幅回路109に帰還された場合に発振を起こして
しまう場合が考えられるので、E型MESFET134
のゲートに出力される信号を減衰させ、発振の防止を図
るためのものである。
【0228】また、抵抗135、136は、E型MES
FET134のソースと接地との間に直列に接続されて
おり、抵抗135、136の接続ノード137は、E型
MESFET130のゲートに接続されている。
【0229】また、増幅回路111において、139は
正のドレイン電圧VDD6が入力されるドレイン電圧入
力端子、140は増幅素子をなすE型MESFET、1
41は直流阻止用の容量素子である。
【0230】ここに、E型MESFET140は、ゲー
トを容量素子131の他端に接続され、ドレインをドレ
イン電圧入力端子139に接続されると共に容量素子1
41を介して信号出力端子107に接続され、ソースを
接地されている。
【0231】また、142はE型MESFET140の
ゲートに正のゲートバイアスVGB6Dを供給するゲー
トバイアス回路であり、143は正のゲートバイアス源
電圧VGG6が入力されるゲートバイアス源電圧入力端
子である。
【0232】また、144はゲートバイアスVGB6D
を制御するためのE型MESFET、145、146は
抵抗である。
【0233】ここに、E型MESFET144は、ドレ
インをゲートバイアス源電圧入力端子143に接続さ
れ、ゲートを抵抗147を介してゲートバイアス電圧線
117に接続されている。
【0234】なお、抵抗147は、E型MESFET1
30により増幅された信号が容量素子131、抵抗14
5及びE型MESFET144のソース・ゲート間を介
して増幅回路109、110に帰還された場合に発振を
起こしてしまう場合が考えられるので、E型MESFE
T144のゲートに出力される信号を減衰させ、発振の
防止を図るためのものである。
【0235】また、抵抗145、146は、E型MES
FET144のソースと接地との間に直列接続されてお
り、抵抗145、146の接続ノード148は、E型M
ESFET140のゲートに接続されている。
【0236】なお、初段目の増幅回路109は、図1に
示す本発明の増幅回路の実施の第2形態と同一の回路構
成とされており、2段目、3段目の増幅回路110、1
11は、図9に示す本発明の増幅回路の第7形態と同一
の回路構成とされている。
【0237】このように構成された本発明の多段増幅回
路の実施の第1形態においては、送信時には、オート・
パワー・コントロール電圧Vapcとして、携帯電話機と
基地局との距離の関係で決定される送信出力を得るため
に必要な電圧が供給される。
【0238】図11は本発明の多段増幅回路の実施の第
1形態における増幅回路109、110、111の出力
レベルの変化幅を説明するための図であり、横軸に増幅
回路109、110、111の出力端の位置、縦軸に出
力レベルを示している。
【0239】図11中、矢印151は増幅回路109の
出力レベルの可変幅、矢印152は増幅回路110の出
力レベルの可変幅、矢印153は増幅回路111の出力
レベルの可変幅、即ち、出力信号OUTのレベルの可変
幅を示している。
【0240】ところで、携帯電話機においては、基地局
が近い場合には、その距離に応じて送信出力を下げない
と、基地局の受信信号に歪が生じてしまう。そこで、こ
のような場合、基地局から携帯電話機に対して送信出力
を下げる指令が送信され、これに対応して、オート・パ
ワー・コントロール電圧Vapcが変化するが、送信出力
の可変幅としては、60[dBc]が必要とされてい
る。
【0241】ここに、2段目、3段目の増幅回路11
0、111を図10に示すように構成する場合、出力信
号OUTのレベルの可変幅を60[dBc]とするため
には、初段の増幅回路109の出力レベルの可変幅を大
きく30[dBc]としなければならないが、初段の増
幅回路109は、図1に示す本発明の増幅回路の実施の
第2形態と同一の回路構成とされているので、出力レベ
ルを30[dBc]以上に可変させることができ、入力
信号INを大きく減衰させたい場合に、これを行うこと
ができる。
【0242】これに対して、初段の増幅回路109を、
例えば、図2に示すように構成することが考えられる
が、図2に示す増幅回路の入出力特性は、図12に示す
ようになる。
【0243】図12中、実線155は、E型MESFE
T59のゲートバイアスVGB4=0.4[V]の場
合、破線156は、E型MESFET59のゲートバイ
アスVGB4=0.0[V]の場合を示している。
【0244】このように、図2に示す増幅回路において
は、入力レベルPinを飽和レベルから20dB減少させ
たとしても、ゲートバイアスVGB4による出力レベル
Poutの変化幅として20[dBc]程度しか得ること
ができず、入力信号INを大きく減衰させたい場合に、
これを行うことはできない。
【0245】この場合、入力レベルPinを可変させるこ
とができる構成とする場合には、出力レベルPoutの可
変幅を20[dBc]よりも大きくすることができる
が、携帯電話機においては、構成を簡略化し、価格の低
減化を図るために、電力増幅器の入力レベルPinは可変
でなく、固定という場合が多く、したがって、図2に示
す増幅回路は、初段の増幅回路109として使用するに
適していない。
【0246】また、本発明の多段増幅回路の実施の第1
形態においては、受信時及び待ち受け時には、オート・
パワー・コントロール電圧Vapcとして、0.2[V]が
供給される。
【0247】この結果、増幅回路109においては、E
型MESFET120のゲートバイアスVGB6Bが下
がり、E型MESFET119のドレイン電圧を0
[V]にすることができると共に、E型MESFET1
19のゲートバイアスVGB6Aも0[V]近くに下げ
ることができるので、E型MESFET119にドレイ
ン電流が流れない状態とすることができる。
【0248】また、増幅回路110においては、E型M
ESFET134のゲート電圧が下がり、E型MESF
ET130のゲートバイアスVGB6Cを0[V]に近
い電圧にすることができるので、E型MESFET13
0に流れるドレイン電流をきわめて小さくすることがで
きる。
【0249】また、増幅回路111においては、E型M
ESFET144のゲート電圧が下がり、E型MESF
ET140のゲートバイアスVGB6Dを0[V]に近
い電圧にすることができるので、E型MESFET14
0に流れるドレイン電流をきわめて小さくすることがで
きる。
【0250】このように、本発明の多段増幅回路の実施
の第1形態によれば、MESFETとしてE型MESF
ETのみを使用していることから、ドレイン電圧VDD
6、ゲートバイアス源電圧VGG6及びオート・パワー
・コントロール電圧Vapcとして正電圧を必要とし、負
電圧を必要としないので、正電源のみを設ければ足り、
負電源を設ける必要がない。したがって、携帯電話機の
価格の低減化と小型化とを図ることができる。
【0251】また、初段の増幅回路109を図2に示す
本発明の増幅回路の実施の第2形態と同一の回路構成と
しているので、初段の増幅回路109の出力レベルの可
変幅を30[dBc]以上とすることができ、この結
果、最終段の増幅回路111の出力レベルの可変幅を6
0[dBc]とすることができる。したがって、携帯電
話機に要請される送信出力の可変幅を満足させることが
できる。
【0252】また、2段目の増幅回路110を図9に示
す本発明の増幅回路の第7形態と同一の回路構成として
いるので、抵抗135、136の抵抗値を小さくし、送
信時、抵抗135、136に大きな電流を流すように
し、E型MESFET130のゲートに流れ込む電流に
よりゲートバイアスVGB6Cが低下しないようにして
も、受信時及び待ち受け時には、E型MESFET13
4によって抵抗135、136に流れる電流を小さくす
ることができる。したがって、消費電力の低減化を図る
ことができる。
【0253】また、3段目の増幅回路111を図9に示
す本発明の増幅回路の第7形態と同一の回路構成として
いるので、抵抗145、146の抵抗値を小さくし、送
信時、抵抗145、146に大きな電流を流すように
し、E型MESFET140のゲートに流れ込む電流に
よりゲートバイアスVGB6Dが低下しないようにして
も、受信時及び待ち受け時には、E型MESFET14
4によって抵抗145、146に流れる電流を小さくす
ることができる。したがって、消費電力の低減化を図る
ことができる。
【0254】また、受信時及び待ち受け時には、E型M
ESFET119にドレイン電流が流れないようにする
と共に、E型MESFET130、140に流れるドレ
イン電流をきわめて小さくすることができるので、この
点からも、消費電力の低減化を図ることができる。
【0255】また、同じく、受信時及び待ち受け時に
は、E型MESFET119にドレイン電流が流れない
ようにすると共に、E型MESFET130、140に
流れるドレイン電流をきわめて小さくすることができる
ことから、E型MESFET119、130、140に
供給するドレイン電流を受信時及び待ち受け時に遮断す
るためのスイッチ・モジュールを必要とせず、この点か
らも、携帯電話機の価格の低減化と、小型化とを図るこ
とができる。
【0256】なお、本発明の多段増幅回路の実施の第1
形態においては、増幅回路109を本発明の増幅回路の
第2形態と同様に構成した場合について説明したが、こ
の代わりに、増幅回路109を本発明の増幅回路の実施
の第1形態、第3形態、第4形態、第5形態又は第6形
態と同一の回路構成とすることもできる。
【0257】また、本発明の多段増幅回路の実施の第1
形態においては、オート・パワー・コントロール電圧入
力端子113と接地との間に抵抗114、115を直列
に接続しているが、抵抗114、115を設けず、オー
ト・パワー・コントロール電圧入力端子113をゲート
バイアス制御電圧線117に直接に接続するように構成
することもできる。
【0258】また、本発明の多段増幅回路の実施の第1
形態においては、ゲートバイアス制御電圧線117とE
型MESFET120のゲートとの間に抵抗124を設
けているが、この抵抗124を設けないように構成する
こともできる。
【0259】また、本発明の多段増幅回路の実施の第1
形態においては、E型MESFET134のソースとE
型MESFET130のゲートとの間に抵抗135を設
けると共に、E型MESFET144のソースとE型M
ESFET140のゲートとの間に抵抗145を設けて
いるが、これら抵抗135、145を設けないように構
成することもできる。
【0260】また、本発明の多段増幅回路の実施の第1
形態においては、E型MESFET134、144のゲ
ートとゲートバイアス制御電圧線117との間に発振防
止用の抵抗138、147を設けているが、これら抵抗
138、147を設けないように構成することもでき
る。
【0261】
【発明の効果】本発明中、第1〜第14の発明(請求項
1〜14記載の増幅回路)によれば、FETとして、エ
ンハンスメント型のFETのみを使用しているので、正
電源のみを設ければ足り、負電源を設ける必要がない。
【0262】また、第2のFETによって第1のFET
のドレイン電圧を0[V]ないし0[V]近傍にまで下
げることが可能であるから、ゲインの可変幅を大きく
し、入力信号を大きく減衰させたい場合に、これを行う
ことができる。
【0263】また、特に、第2の発明(請求項2記載の
増幅回路)によれば、第1のFETのドレイン電圧を下
げる場合、第1のFETのゲートバイアスも下げるよう
にする場合には、ゲインの可変幅を第1の発明よりも大
きくすることができる。
【0264】また、特に、第3の発明(請求項3記載の
増幅回路)によれば、第1、第2のFETに対してゲー
トバイアスを供給するゲートバイアス回路の構成を簡略
化し、ゲインの可変幅を第1の発明よりも大きくするこ
とができる。
【0265】また、特に、第4の発明(請求項4記載の
増幅回路)によれば、第1のFETのドレイン電圧を第
4の発明の場合よりも容易に0[V]ないし0[V]に
近い値とすることができる。
【0266】また、特に、第5の発明(請求項5記載の
増幅回路)によれば、制御信号の下限値を0[V]とで
きない場合においても、第1のFETのゲートバイアス
の下限値として、第4、第5の発明の場合よりも0
[V]に近い値を得ることができる。
【0267】また、特に、第6の発明(請求項6記載の
増幅回路)によれば、第1のFETにより増幅された信
号が第2のFETを介してドレイン電圧源側に漏れるこ
とを防止し、第1のFETにより増幅された信号を効率
良く次段回路に伝達することができる。
【0268】また、特に、第7の発明(請求項7記載の
増幅回路)によれば、第1のFETによって増幅したい
信号よりも低い周波数の信号及びドレイン電圧源側から
入力されるノイズが次段回路に伝達されてしまうことを
防ぐことができる。
【0269】また、特に、第8の発明(請求項8記載の
増幅回路)によれば、第1のFETで増幅したい信号以
外の周波数の信号が次段回路に伝達されないようにし、
選択度の向上を図ることができる。
【0270】また、特に、第9の発明(請求項9記載の
増幅回路)によれば、制御信号の下限値を0[V]とで
きない場合においても、第1のFETのゲートバイアス
の下限値として、第4、第5の発明の場合よりも0
[V]に近い値を得ることができる。
【0271】また、特に、第10の発明(請求項10記
載の増幅回路)によれば、制御信号の下限値を0[V]
とできない場合においても、第1のFETのゲートバイ
アスの下限値として、第9の発明よりも0[V]に近い
値を得ることができる。
【0272】また、特に、第12の発明(請求項12記
載の増幅回路)によれば、制御信号の下限値を0[V]
とできない場合においても、第1のFETのゲートバイ
アスの下限値として、第4、第5の発明の場合よりも0
[V]に近い値を得ることができる。
【0273】また、特に、第13の発明(請求項13記
載の増幅回路)によれば、制御信号の下限値を0[V]
とできない場合においても、第1のFETのゲートバイ
アスの下限値として、第12の発明の場合よりも0
[V]に近い値を得ることができる。
【0274】また、第15、第16の発明(請求項1
5、16記載の増幅回路)によれば、FETとして、エ
ンハンスメント形のFETのみを使用していることか
ら、正電源のみを設ければ足り、負電源を設ける必要が
ない。
【0275】また、抵抗素子の抵抗値を小さくし、活性
状態時、抵抗素子に大きな電流を流すようにし、第1の
FETのゲートに流れ込む電流により第1のFETのゲ
ートバイアスが低下し、出力信号の出力レベルが下がら
ないようにしても、非活性状態時には、制御信号のレベ
ルを0[V]にできない場合においても、第2のFET
により抵抗素子に流れる電流を小さくし、第1のFET
のゲートバイアスを0[V]に近づけることができ、第
1のFETのドレイン電流を小さくすることができるの
で、消費電力の低減化を図ることができる。
【0276】また、特に、第16の発明(請求項16記
載の増幅回路)によれば、非活性状態時、第1のFET
のゲートバイアスを第15の発明の場合よりも0[V]
に近づけることができ、第15の発明の場合よりも消費
電力の低減化を図ることができる。
【0277】また、第17〜第24の発明(請求項17
〜24記載の多段増幅回路)によれば、前段増幅回路
は、FETとしてエンハンスメント型のFETのみを使
用しているので、後段増幅回路もFETとしてエンハン
スメント型のFETのみを使用する場合には、正電源の
みを設ければ足り、負電源を設ける必要がない。
【0278】また、第2のFETによって第1のFET
のドレイン電圧を0[V]ないし0[V]近傍にまで下
げることが可能であるから、前段増幅回路のゲインの可
変幅を大きくし、前段増幅回路において入力信号を大き
く減衰させたい場合に、これを行うことができる。
【0279】また、特に、第21の発明(請求項21記
載の多段増幅回路)によれば、前段増幅回路から後段増
幅回路に入力された信号が前段増幅回路に帰還されるこ
とによる発振の防止を図ることができる。
【0280】また、特に、第22の発明(請求項22記
載の多段増幅回路)によれば、第1のFETにより増幅
された信号が第2のFETを介してドレイン電圧源側に
漏れることを防止し、第1のFETにより増幅された信
号を効率良く後段増幅回路に伝達することができる。
【0281】また、特に、第23の発明(請求項23記
載の多段増幅回路)によれば、第1のFETによって増
幅したい信号よりも低い信号及びドレイン電圧源側から
入力されるノイズが後段増幅回路に伝達されることを防
ぐことができる。
【0282】また、特に、第24の発明(請求項24記
載の多段増幅回路)によれば、第1のFETで増幅した
い信号以外の周波数の信号が後段増幅回路に伝達されな
いようにし、選択度の向上を図ることができる。
【0283】また、第25〜第29の発明(請求項25
〜29記載の多段増幅回路)によれば、後段増幅回路
は、FETとしてエンハンスメント型のFETのみを使
用しているので、前段増幅回路もFETとしてエンハン
スメント型のFETのみを使用する場合には、正電源の
みを設ければ足り、負電源を設ける必要がない。
【0284】また、抵抗素子の抵抗値を小さくし、活性
状態時、抵抗素子に大きな電流を流すようにし、第1の
FETのゲートに流れ込む電流により第1のFETのゲ
ートバイアスが低下し、出力信号の出力レベルが下がら
ないようにしても、非活性状態時には、制御信号のレベ
ルを0[V]にできない場合においても、第2のFET
により抵抗素子に流れる電流を小さくし、第1のFET
のゲートバイアスを0[V]に近づけることができ、第
1のFETのドレイン電流を小さくすることができるの
で、消費電力の低減化を図ることができる。
【0285】また、特に、第29の発明(請求項29記
載の多段増幅回路)によれば、前段増幅回路から後段増
幅回路に入力された信号が前段増幅回路に帰還されるこ
とによる発振の防止を図ることができる。
【0286】また、第30〜第36の発明(請求項30
〜36記載の多段増幅回路)によれば、FETとして、
エンハンスメント型のFETのみを使用しているので、
正電源のみを設ければ足り、負電源を設ける必要がな
い。
【0287】また、第2のFETによって第1のFET
のドレイン電圧を0[V]ないし0[V]近傍にまで下
げることが可能であるから、前段増幅回路のゲインの可
変幅を大きくし、前段増幅回路において入力信号を大き
く減衰させたい場合に、これを行うことができる。
【0288】また、後段増幅回路においては、抵抗素子
の抵抗値を小さくし、活性状態時、抵抗素子に大きな電
流を流すようにし、第3のFETのゲートに流れ込む電
流により第1のFETのゲートバイアスが低下し、出力
信号の出力レベルが下がらないようにしても、非活性状
態時には、制御信号のレベルを0[V]にできない場合
においても、第4のFETにより抵抗素子に流れる電流
を小さくし、第3のFETのゲートバイアスを0[V]
に近づけることができ、第3のFETのドレイン電流を
小さくすることができるので、消費電力の低減化を図る
ことができる。
【0289】また、特に、第33の発明(請求項33記
載の多段増幅回路)によれば、前段増幅回路から後段増
幅回路に入力された信号が前段増幅回路に帰還されるこ
とによる発振の防止を図ることができる。
【0290】また、特に、第34の発明(請求項34記
載の多段増幅回路)によれば、第1のFETにより増幅
された信号が第2のFETを介してドレイン電圧源側に
漏れることを防止し、第1のFETにより増幅された信
号を効率良く後段増幅回路に伝達することができる。
【0291】また、特に、第35の発明(請求項35記
載の多段増幅回路)によれば、第1のFETによって増
幅したい信号よりも低い周波数の信号及びドレイン電圧
源側から入力されるノイズが後段増幅回路に伝達される
ことを防ぐことができる。
【0292】また、特に、第36の発明(請求項36記
載の多段増幅回路)によれば、第1のFETで増幅した
い信号以外の周波数の信号が後段増幅回路に伝達されな
いようにし、選択度の向上を図ることができる。
【0293】また、特に、第38の発明(請求項38記
載の増幅回路又は多段増幅回路)によれば、低雑音、高
効率の増幅回路又は多段増幅回路を構成することができ
る。
【0294】
【図面の簡単な説明】
【図1】本発明の増幅回路の実施の第1形態を示す回路
図である。
【図2】本発明の増幅回路の実施の第1形態及び第7形
態の作用効果を説明するための回路図である。
【図3】図2に示す増幅回路のドレイン電圧対出力レベ
ル特性を示す図である。
【図4】本発明の増幅回路の実施の第2形態を示す回路
図である。
【図5】本発明の増幅回路の実施の第3形態を示す回路
図である。
【図6】本発明の増幅回路の実施の第4形態を示す回路
図である。
【図7】本発明の増幅回路の実施の第5形態を示す回路
図である。
【図8】本発明の増幅回路の実施の第6形態を示す回路
図である。
【図9】本発明の増幅回路の実施の第7形態を示す回路
図である。
【図10】本発明の多段増幅回路の実施の第1形態を示
す回路図である。
【図11】本発明の多段増幅回路の実施の第1形態にお
ける増幅回路の出力レベルの変化幅を説明するための図
である。
【図12】図2に示す増幅回路の入出力特性を示す図で
ある。
【図13】従来の携帯電話機の一例の要部の回路構成を
概略的に示すブロック図である。
【図14】図13に示す従来の携帯電話機が設ける高周
波回路部の構成を示す回路図である。
【図15】図14に示す高周波回路部を構成する送信回
路部が設ける電力増幅器の構成を示す回路図である。
【符号の説明】
IN 入力信号 OUT 出力信号 VDDi(i=1、2・・・6) ドレイン電圧 VGGi(i=1、2・・・6) ゲートバイアス源電
圧 Vcontrolk(k=1、2・・・6) ゲートバイアス
制御電圧 Vapc オート・パワー・コントロール電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−299944(JP,A) 特開 平6−77740(JP,A) 特開 平7−74549(JP,A) 特開 平5−152978(JP,A) 特開 平5−145349(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03F 1/00 - 3/72

Claims (38)

    (57)【特許請求の範囲】
  1. 【請求項1】ゲートに入力信号およびゲートバイアスが
    供給され、前記入力信号を増幅してドレインより出力す
    るエンハンスメント型の第1のFETと、 ドレインがドレイン電圧源に接続され、ソースが前記第
    1のFETのドレインに接続され、ゲートに供給される
    制御信号により、前記第1のFETに供給するドレイン
    電圧を制御するエンハンスメント型の第2のFETとを
    備えることを特徴とする増幅回路。
  2. 【請求項2】前記第1のFETのゲートバイアスは、そ
    の増減が制御されることを特徴とする請求項1記載の増
    幅回路。
  3. 【請求項3】前記第2のFETのゲートに供給される前
    記制御信号が、前記第1のFETのゲートバイアスとし
    て供給されることを特徴とする請求項2記載の増幅回
    路。
  4. 【請求項4】前記第1のFETのゲートバイアスとし
    て、前記制御信号を抵抗分割した電位が供給されること
    を特徴とする請求項3記載の増幅回路。
  5. 【請求項5】前記第2のFETのゲートには、前記制御
    信号が抵抗を介して供給されることを特徴とする請求項
    4記載の増幅回路。
  6. 【請求項6】前記第2のFETのソースは、インダクタ
    ンス素子を介して前記第1のFETのドレインに接続さ
    れることを特徴とする請求項1記載の増幅回路。
  7. 【請求項7】前記第2のFETのソースは、容量素子を
    介して接地されることを特徴とする請求項6記載の増幅
    回路。
  8. 【請求項8】前記第2のFETのソースは、前記第1の
    FETにより増幅したい信号に共振する並列共振回路を
    介して前記第1のFETのドレインに接続されることを
    特徴とする請求項1記載の増幅回路。
  9. 【請求項9】ドレインが前記第1のFETのゲートバイ
    アス源に接続され、ゲートに前記制御信号が供給される
    エンハンスメント型の第3のFETのソース出力が、前
    記第1のFETのゲートバイアスとして供給されること
    を特徴とする請求項2記載の増幅回路。
  10. 【請求項10】前記第1のFETのゲートバイアスとし
    て、前記第3のFETのソース出力を抵抗分割した電位
    が供給されることを特徴とする請求項9記載の増幅回
    路。
  11. 【請求項11】前記第2のFETのゲートには、前記制
    御信号が抵抗を介して供給されることを特徴とする請求
    項10記載の増幅回路。
  12. 【請求項12】ドレインが前記第1のFETのゲートバ
    イアス源に接続され、ゲートに前記制御信号が供給され
    るエンハンスメント型の第3のFETのソース出力が、
    前記第1のFETのゲートバイアスおよび前記第2のF
    ETのゲート入力として供給されることを特徴とする請
    求項2記載の増幅回路。
  13. 【請求項13】前記第1のFETのゲートバイアスとし
    て、前記第3のFETのソース出力を抵抗分割した電位
    が供給されることを特徴とする請求項12記載の増幅回
    路。
  14. 【請求項14】前記第2のFETのゲートには、前記第
    3のFETのソース出力が抵抗を介して供給されること
    を特徴とする請求項13記載の増幅回路。
  15. 【請求項15】ゲートからソースに向かう電流パスを有
    し、ゲートに入力信号およびゲートバイアスが供給さ
    れ、前記入力信号を増幅してドレインより出力するエン
    ハンスメント型の第1のFETと、 ドレインが前記第1のFETのゲートバイアス供給源に
    接続され、ゲートに供給される制御信号によって制御さ
    れるソース出力を前記第1のFETのゲートバイアスと
    して供給するエンハンスメント型の第2のFETと、 一端が前記第2のFETのソースと前記第1のFETの
    ゲートとの接続ノードに接続され、他端が接地側に接続
    される抵抗素子とを備えることを特徴とする増幅回路。
  16. 【請求項16】前記第1のFETのゲートには、前記第
    2のFETのソース出力を抵抗分割した電位がゲートバ
    イアスとして供給されることを特徴とする請求項15記
    載の増幅回路。
  17. 【請求項17】ゲートに入力信号およびゲートバイアス
    が供給され、前記入力信号を増幅してドレインより出力
    するエンハンスメント型の第1のFETと、ドレインが
    ドレイン電圧源に接続され、ソースが前記第1のFET
    のドレインに接続され、ゲートに供給される制御信号に
    より、前記第1のFETに供給されるドレイン電圧を制
    御するエンハンスメント型の第2のFETとを備える前
    段増幅回路と、 入力端に前記前段増幅回路の出力が供給され、それを増
    幅出力する後段増幅回路とを備えることを特徴とする多
    段増幅回路。
  18. 【請求項18】前記前段増幅回路と後段増幅回路との間
    は、容量素子によって接続されることを特徴とする請求
    項17記載の多段増幅回路。
  19. 【請求項19】前記後段増幅回路には、そのゲインを制
    御する制御信号が入力されることを特徴とする請求項1
    7記載の多段増幅回路。
  20. 【請求項20】前記前段増幅回路の第2のFETのゲー
    トに入力される制御信号および前記後段増幅回路に入力
    される制御信号は、共通の信号であることを特徴とする
    請求項19記載の多段増幅回路。
  21. 【請求項21】前記共通の信号が入力される第2のFE
    Tのゲートと、前記後段増幅回路の制御信号の入力端と
    の間には、インピーダンス素子が設けられてなることを
    特徴とする請求項20記載の多段増幅回路。
  22. 【請求項22】前記第2のFETのソースは、インダク
    タンス素子を介して前記第1のFETのドレインに接続
    されることを特徴とする請求項17記載の多段増幅回
    路。
  23. 【請求項23】前記第2のFETのソースは、容量素子
    を介して接地されることを特徴とする請求項22記載の
    多段増幅回路。
  24. 【請求項24】前記第2のFETのソースは、前記第1
    のFETにより増幅したい信号に共振する並列共振回路
    を介して前記第1のFETのドレインに接続されること
    を特徴とする請求項17記載の多段増幅回路。
  25. 【請求項25】入力信号を増幅する前段増幅回路と、 ゲートからソースに向かう電流パスを有し、ゲートに前
    記前段増幅回路の出力およびゲートバイアスが供給さ
    れ、前記前段増幅回路の出力を増幅してドレインより出
    力する第1のFETと、ドレインが前記第1のFETの
    ゲートバイアス供給源に接続され、ゲートに供給される
    制御信号によって制御されるソース出力を前記第1のF
    ETのゲートバイアスとして供給するエンハンスメント
    型の第2のFETと、一端が前記第2のFETのソース
    と前記第1のFETのゲートとの接続ノードに接続さ
    れ、他端が接地側に接続される抵抗素子とを備える後段
    増幅回路とを備えることを特徴とする多段増幅回路。
  26. 【請求項26】前記前段増幅回路と前記後段増幅回路と
    の間は、容量素子によって接続されることを特徴とする
    請求項25記載の多段増幅回路。
  27. 【請求項27】前記前段増幅回路には、そのゲインを制
    御する制御信号が入力されることを特徴とする請求項2
    5記載の多段増幅回路。
  28. 【請求項28】前記前段増幅回路に入力される制御信号
    および前記後段増幅回路の第2のFETのゲートに入力
    される制御信号は、共通の信号であることを特徴とする
    請求項27記載の多段増幅回路。
  29. 【請求項29】前記共通の信号が入力される前記前段増
    幅回路の入力端と、前記後段増幅回路の第2のFETの
    ゲートとの間には、インピーダンス素子が設けられてな
    ることを特徴とする請求項28記載の多段増幅回路。
  30. 【請求項30】ゲートに入力信号および第1のゲートバ
    イアスが供給され、前記入力信号を増幅してドレインよ
    り出力するエンハンスメント型の第1のFETと、ドレ
    インがドレイン電圧源に接続され、ソースが前記第1の
    FETのドレインに接続され、ゲートに供給される制御
    信号により、前記第1のFETに供給されるドレイン電
    圧を制御するエンハンスメント型の第2のFETとを備
    える前段増幅回路と、 ゲートからソースに向かう電流パスを有し、ゲートに前
    記前段増幅回路の出力および第2のゲートバイアスが供
    給され、前記前段増幅回路の出力を増幅してドレインよ
    り出力するエンハンスメント型の第3のFETと、ドレ
    インが前記第3のFETのゲートバイアス供給源に接続
    され、ゲートに供給される制御信号によって制御される
    ソース出力を前記第2のゲートバイアスとして供給する
    エンハンスメント型の第4のFETと、一端が前記第3
    のFETのソースと前記第4のFETのゲートとの接続
    ノードに接続され、他端が接地側に接続される抵抗素子
    とを備える後段増幅回路とを備えることを特徴とする多
    段増幅回路。
  31. 【請求項31】前記前段増幅回路と前記後段増幅回路と
    の間は、容量素子によって接続されることを特徴とする
    請求項30記載の多段増幅回路。
  32. 【請求項32】前記前段増幅回路の第2のFETのゲー
    トに入力される制御信号および前記後段増幅回路の第3
    のFETのゲートに入力される制御信号は、共通の信号
    であることを特徴とする請求項30記載の多段増幅回
    路。
  33. 【請求項33】前記共通の信号が入力される前記前段増
    幅回路の第2のFETのゲートと、前記後段増幅回路の
    第4のFETのゲートとの間には、インピーダンス素子
    が設けられてなることを特徴とする請求項32記載の多
    段増幅回路。
  34. 【請求項34】前記第2のFETのソースは、インダク
    タンス素子を介して前記第1のFETのドレインに接続
    されることを特徴とする請求項30記載の多段増幅回
    路。
  35. 【請求項35】前記第2のFETのソースは、容量素子
    を介して接地されることを特徴とする請求項34記載の
    多段増幅回路。
  36. 【請求項36】前記第2のFETのソースは、前記第1
    のFETにより増幅したい信号に共振する並列共振回路
    を介して前記第1のFETのドレインに接続されること
    を特徴とする請求項30記載の多段増幅回路。
  37. 【請求項37】前記FETは、MESFETであること
    を特徴とする請求項1〜17のいずれか1項に記載の増
    幅回路又は請求項18〜36のいずれか1項に記載の多
    段増幅回路。
  38. 【請求項38】前記MESFETは、化合物半導体を使
    用したMESFETであることを特徴とする請求項37
    記載の増幅回路又は多段増幅回路。
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