KR20030005007A - 회로기판과 그 제조방법 및 고출력 모듈 - Google Patents

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타토오노브요시
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스미토모덴키고교가부시키가이샤
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Abstract

세라믹기판 위에 패턴으로 형성된 제 1금속층과, 제 1금속층 위에 패턴으로 형성된 제 2금속층과, 제 2금속층의 상부면 및 측면의 대부분을 피복하여 형성된 제 ３금속층을 포함하는 회로기판에 있어서, 제 3금속층에 의해 피복되지 않은 부분적인 제 2금속층과 제 1금속층을 에칭함으로써 폭이 좁아지는 것을 특징으로 하는 회로기판이다. 회로기판은 미세하고 고해상도의 배선 패턴을 가지고, 적어도 한 개의 고출력 반도체소자를 실장함으로써, 소형이고 고성능인 고출력 모듈을 실현가능하게 한다.

Description

회로기판과 그 제조방법 및 고출력 모듈{CIRCUIT BOARD, METHOD FOR MANUFACTURING SAME, AND HIGH-OUTPUT MODULE}
본 발명은, 반도체용 세라믹 회로기판과, 이 회로기판의 제조방법 및 고출력 모듈에 관한 것이다.
반도체소자로서는, LD(레이저 다이오드 또는 반도체 레이저)나 APD(avalanche photodiode)(어밸런치 포토다이오드) 등의 광반도체소자; 고속으로 동작 할 수 있는, GaAs, InP, Si/SiGe 등을 사용한 HEMT(high electron mobility transistor)(고 전자 이동 트랜지스터)나 HBT(hetero bipolar transistor)(헤테로 바이폴라 트랜지스터) 등의 반도체소자; IGBT(insulated gate bipolar transistor)(인슐레이티드 게이트 바이폴라 트랜지스터) 등의 인버터/전력 변환 규소 디바이스; BiTe 등의 열전형 반도체소자를 들 수 있고, 이 분야에서 사용되는 회로기판은, 전기 저항의 저감, 고방열성, 열팽창의 양호한 정합성, 고집적화와 고속화를 위한 초미세 배선 패턴 등이 요구된다.
종래의 회로기판에 대하여 도 4a 내지 4f를 참조하면서 설명한다. 도 4a 내지 4e에 도시한 바와 같이, 다음과 같은 처리를 그때까지 행하였다. 금속 마스크 또는 포토마스크(2)를 세라믹기판(1) 위에 도포하고(도 4a), 증착 또는 스퍼터링에 의해 제 1금속층(3)을 형성하고, 금속 마스크 또는 포토마스크(2)를 제거한 후(도 4b), 레지스트(4)를 형성하고(도 4c), 다음에 증착이나 스퍼터링함으로써 제 2금속층(5)을 형성하고(도 4d), 레지스트를 제거하여 완성품을 얻는다(도 4e).
세라믹기판(1)은 AlN 또는 알루미나로 형성된다. 이것은, 예를 들면, 일본국 특개평 2-271585호 공보에 개시되어 있다. 제 1금속층은 레지스터로 사용되고, 일반적으로 TaN, NiCr, 또는 텅스텐이 이용된다. 제 2금속층은 배선이나 인덕턴스로 사용되고, Ti/Mo/Au, Ti/Pt/Au, Cr/Mo/Au 또는 Ti/V/Au로 구성된 적층 구조를 가진다. 세라믹기판과 접촉하는 층에 티타늄이나 크롬을 사용하는 이유는, 기판에의 접착강도를 높이는 데 있다. 중간에 위치하는 플래티늄, 몰리브덴, 또는 바나디움은 융점이 높기 때문에, 상기 접촉부분에 사용되는, 예를 들면, 티타늄이나 크롬 등의 금속과 표층부가 합금하는 것을 방지하기 위하여 삽입된다. 금은 표층부에 사용되고, 와이어 본딩 또는 다이 본딩을 양호하게 실시하기 위하여 선택된다. 완성품의 재료조합 일례는 도 4f에 도시되어 있다.
전력 반도체용 기판에서, 구리나 금을 증착, 도금 또는 융착에 의해 세라믹기판의 상부면 전체에 도포한 후, 에칭에 의해 배선 패턴을 형성한다.
고출력 모듈을 제조하기 위해서는, 반도체소자를 이들의 회로기판위에 다이 본딩에 의해 실장한다.
최근의 고출력 모듈에서는, 단지 최종 장치의 크기를 축소하기 위하여 모듈을 작게 제작하는 것 외에, 고주파를 취급할 수 있도록 축소된 크기를 가지고 한층 더 미세한 배선 패턴을 제작하는 것이 요구된다. 또한, 고주파 특성의 손실을 저감하고 전력의 소비를 감소하기 위하여 배선 금속부분의 저항값을 낮추어야 하므로, 배선 패턴의 두께를 두껍게 하기 위해 두꺼운 막의 제조 기술이 요구되고 있다.
이들 요구사항의 양자를 동시에 만족하기 위해서는, 배선용으로 사용되는 금속층의 두께가 적어도 5㎛이고, 배선의 두께(D㎛)와 인접한 배선 패턴 라인간의 거리(L㎛)사이에서 어스펙트비(D/L)가 D/L>0.4이어야 하지만, 종래의 회로기판은 이들 양자를 만족하도록 제조될 수 없었다.
그 이유는, 종래에 행한 미세 배선 가공인 금속 마스크나 포토마스크에 의존하는 증착 공정에 의해서는, 두꺼운 막 레지스트가 도포된 기판 위에 미세한 패턴을 형성할 수 없었고, 두꺼운 막을 얻기 위해 증착 공정이 장시간 계속되어야 하므로, 실용적인 응용이 곤란하였기 때문이다. 또한, 에칭에 의해 배선 패턴을 형성하는 경우, 사이드 에칭이 발생하기 때문에 배선 두께보다 작은 패턴의 미세한 공정을 실행하기 곤란하였고, 특히 에칭을 제거하는 것이 곤란하였다. 따라서, 소형이고 고성능인 고출력 모듈은 실현될 수 없었다.
본 발명은, 두꺼운 막에 미세한 배선 패턴을 가지는 회로기판을 제공하고, 소형이고 고성능인 고출력 모듈을 실현시키는 것을 목적으로 한다.
도 1은 본 발명의 회로기판에서 배선의 실시예를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 있어서 회로기판을 제조하기 위한 공정 설명도.
도 3은 실시예에서 제작한 고출력 모듈의 구조도.
도 4a 내지 도 4e는 종래의 회로기판을 제조하기 위한 공정 설명도.
도 4f는 완성된 회로기판에서 재료의 조합을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판2, 12: 금속 마스크 또는 포토마스크
3, 14: 제 1금속층4, 15: 레지스트
5, 16: 제 2금속층11: 세라믹기판
13: 최하부의 금속층17: 제 ３금속층
18: LD(반도체 레이저)19: 와이어 본딩
20: 배선층21: 레지스터층
상기의 문제를 해결하기 위하여, 본 발명을 다음과 같이 구성한다.
(1) 세라믹기판 위에 패턴으로 형성된 제 1금속층과, 제 1금속층 위에 패턴으로 형성된 제 2금속층과, 제 2금속층의 상부면 전체와 제 2금속층 측면의 대부분을 피복하여 형성된 제 3금속층을 포함하는 회로기판에 있어서, 에칭에 의해 제 3금속층으로 피복되지 않는 부분적인 제 2금속층과 제 1금속층의 폭을 좁게 하는 것을 특징으로 하는 회로기판.
(2) 상기 (1)항에 있어서, 제 1, 제 2 및 제 ３금속층을 합계한 두께(D㎛)와인접한 패턴 라인간의 거리(L㎛)는,
D/L>0.4
의 관계식을 만족하는 것을 특징으로 하는 회로기판.
(3) 상기 (1)항 또는 (2)항에 있어서, 제 1, 제 2 및 제 ３금속층을 합계한 두께(D㎛)가 적어도 5㎛인 것을 특징으로 하는 회로기판.
(4) 상기 (1)항 내지 (3)항의 어느 한 항에 있어서, 제 2금속층이 구리, 니켈, 은, 및 알루미늄으로 구성된 군으로부터 선택한 적어도 한 종류를 함유하는 것을 특징으로 하는 회로기판.
(5) 상기 (1)항 내지 (4)항의 어느 한 항에 있어서, 제 ３금속층의 최외층이 금인 것을 특징으로 하는 회로기판.
(6) 상기 (1)항 내지 (5)항의 어느 한 항에 있어서, 세라믹기판은 알루미나, AlN 및 Si3N4로 구성된 군으로부터 선택한 적어도 한 종류를 적어도 90중량% 함유하는 것을 특징으로 하는 회로기판.
(7) 상기 (1)항 내지 (5)항의 어느 한 항에 있어서, 세라믹기판이 다이아몬드 또는 cBN인 것을 특징으로 하는 회로기판.
(8) 세라믹기판 위에 제 1금속층을 증착 또는 스퍼터링하는 공정과;
레지스트를 형성하고 패턴을 형성하는 공정과;
레지스트를 마스크로서 사용하여 도금에 의해 제 2금속층을 제 1금속층 위에 도포하는 공정과;
레지스트를 얇은 층으로 형성하는 공정과;
도금에 의하여 제 2금속층의 상부면 및 제 2금속층 대부분의 측면위에 제 ３금속층을 도포하는 공정과;
레지스트를 제거한 후, 제 3금속층으로 피복되지 않은 부분적인 제 2금속층과 제 1금속층을 에칭함으로써 폭을 좁히기 위해, 제 1금속층을 에칭하는 공정
을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
(9) 적어도 1OmW의 열을 발생하는 적어도 한 개의 고출력 반도체소자를 땜납 또는 전도성 수지에 의하여 상기 (1)항 내지 (7)항의 어느 한 항에 기재된 회로기판 위에 연결한 것을 특징으로 하는 고출력 모듈.
본 발명의 회로기판은, 다음과 같이 제조된다. 먼저, 세라믹기판 위에 기판에의 접착성이 양호한, Ti/Mo/Ni 등의, 제 1금속층을 증착 또는 스퍼터링에 의해 도포한다. 포토레지스트 패턴은 포토마스크를 사용하여 제 1금속층 위에 형성한다. 이 상태에서 기판의 전면은 전극으로 기능할 수 있으므로, 포토레지스트가 없는 개소에 전기도금함으로써 제 2금속층을 두꺼운 막으로 선택적으로 형성할 수 있다. 그 후, 레지스트를 얇은 층으로 형성한다. Au, Ni/Au, 또는 니켈층과 금층의 사이에, 예를 들면, 팔라디움, 플래티늄, 몰리브덴, 텅스텐 또는 바나디움을 중간층(금의 확산을 방지하기 위한 층)으로 삽입한, Ni/Pt/Au층 등의, 다층 구조체와 같은 제 ３금속층을 전기도금함으로써 제 2금속층 위에 성장시킨다. 레지스트를 상기와 같이 얇은 층으로 형성함으로써 제 2금속층의 상부면 전체와 레지스트가 제거된 측면을 피복하기 위한 전기도금이 가능해진다. 다음으로, 이 레지스트를완벽하게 제거한다.
그 후, 제 ３금속층으로 피복되지 않은 제 1금속층을 에칭에 의해 제거한다. 제 ３금속층의 최외층이 제 1금속층에 사용된 에칭용액으로 에칭되지 않는 것 중의 하나일 경우, 제 3금속층에 의해 피복된 부분은 에칭되지 않고, 선택적인 에칭을 할 수 있다. 예를 들면, 제 ３금속층의 최외층이 금이고 제 1금속층이 Ti/Mo/Ni로 구성된 경우, 금은 니켈과 몰리브덴용의 에칭용액에 의해 에칭되지 않고 따라서, 금을 이 에칭에 있어서 마스크로서 사용할 수 있다. 티타늄은 별도의 불산계 에칭용액에서만 용해된다. 하지만 금은 이 에칭용액에 의해서도 에칭되지 않기 때문에, 선택적인 에칭을 위한 마스크로서 기능할 수 있다.
도 1은 이와 같은 방식으로 얻은 회로기판에서 금속층의 층구조의 실시예를 도시한다. 제 ３금속층의 금으로 피복되지 않은 측면은 사이드 에칭에 의해 완만하게 절단되고, 티타늄은 한층 더 크게 절단된다.
포토마스크를 위치결정하기 위한 최초의 최하부 금속층으로서 또는 레지스터로서 크롬계(예를 들면, NiCr)의 금속피복층 패턴을 도포하는 것이 또한 가능하다. 이 최하부 금속층은 어떤 에칭용액에 의해서도 에칭되지 않고, 따라서 끝까지 잔류한다. 또한, 그것은 세라믹과의 접착성도 양호하다.
본 발명에서는, 전기도금에 의해 제 2금속층을 형성할 수 있으므로, 금속층을 두꺼운 막으로 형성하는 것이 용이하고, 따라서 상기에 언급한 바와 같이, 제 1금속층에 사용되는 에칭용액에 의해 에칭되지 않는 최외층을 가진 제 3금속층으로 제 2금속층이 부분적으로 피복되어 있을 경우, 배선 패턴은 에칭에 의해 형성될 수있다.
제 1금속층은, 예를 들면, Ti/Mo/Ni, Ti/Pt/Ni, Ti/V/Ni, 또는 Ti/Pd/Ni으로 구성된 다층 구조를 가진다. 제 1금속층의 두께는 0.12㎛ 내지 1.2㎛인 것이 바람직하다. 이 층이 너무 얇으면, 기판의 상부면 전체에서 균일한 금속피복층을 얻기 곤란하고, 너무 두꺼우면, 미세 가공을 곤란하게 하는 사이드 에칭이 많아진다. 제 1금속층이 Ti/Mo/Ni로 구성된 경우, 티타늄의 두께는 0.01㎛ 내지 0.3㎛이고, 몰리브덴의 두께는 0.01㎛ 내지 0.3㎛이고, 니켈의 두께는 0.1㎛ 내지 0.6㎛이어야 한다.
제 1, 제 2 및 제 ３금속층을 합계한 두께가 적어도 5㎛이기 위하여, 제 1금속층 위에 형성된 레지스트의 두께는 적어도 5㎛이어야 한다. 레지스트가 너무 얇으면, 제 2금속층이 레지스트의 상부를 피복하여 그 결과 바람직하지 않은 버섯 형상이 된다. 또한, 제 2금속층의 인접한 라인이 레지스트 위에서 서로 접속된다. 레지스트의 두께를 두껍게 하는 것은 곤란하지만, 노광 조건을 최적화함으로써 그 두께를 늘일 수 있고, 그것은 일직선의 수직인 측면을 가지는 미세 배선 패턴을 형성할 수 있게 한다. SOR(synchrotron orbital radiation)(싱크로트론 궤도 방사)광을 노광에 사용한다. 이 두꺼운 막 레지스트의 형성은 상기 언급한 버섯 형상을 최소화한다.
전기도금에 사용된 포토레지스트의 패턴 정밀도는 서브 미크론수준에서 1Onm 까지이다. 포토레지스트 라인간의 미소공간 부분은 활성제를 사용함으로써 도금할 수 있다. 레지스트를 얇게 형성하는 것은 애싱 등에 의해 실시한다.
본 발명의 회로기판에서, 제 2금속층은 구리, 니켈, 은 및 알루미늄 중에서 선택한 적어도 한 종류의 금속을 함유하는 것이 바람직하다. 전기도금에 의하여 적어도 5㎛의 두꺼운 막을 형성할 수 있고, 예를 들면, 200㎛도 가능하다. 제 2금속층의 두께를 적어도 5㎛로 유지하는 것은, 배선의 저항을 저감시키고, 예를 들면, 열응력을 완화시키기 위해 두꺼운 배선을 요구하는 펠티어 소자(Peltier element) 등의 열전형 반도체소자에 적합하게 한다. 제 2금속층의 실례로, Cu, Cu/Ni, Ni/Cu/Ni, Al, Ni/Al/Ni, A1/Ni 및 Ag을 들 수 있다. 접착강도를 높이기 위해 합금처리를 후속해서 행할 경우, 구리를 단독으로 사용하는 것이 바람직하지만, 구리의 상부면에 니켈을 적어도 0.5㎛의 두께로 도포하면 Au 또는 Ni/Au에의 접착성이 더 강해진다.
제 2금속층의 측면을 제 3금속층으로 가능한 많이 피복하는 것이 가장 바람직하다. 제 2금속층 측면의 적어도 80%가 제 ３금속층으로 피복되는 것이 바람직하다. 제 2금속층 측면의 적어도 80%를 피복하는 것은, 제 1금속층을 에칭하는 동안 생길수 있는 사이드 에칭을 최소화한다. 제 2금속층의 전체가 피복되는 경우, 제 2금속층을 형성하는데 사용되는 레지스트의 두께는 얇게 해야 한다. 그러나, 레지스트의 두께를 제 1금속층 수준으로 균일하게 얇게 하는 것은 곤란하다. 따라서, 제 ３금속층을 형성하는 데 있어서, 제 2금속층을 형성하는데 사용되는 레지스트가 부분적인 마스크로 기능하여, 제 2금속층 전체가 제 ３금속층으로 완벽하게 피복되지 않도록 한다.
제 ３금속층의 실례로, Au, Ni/Au, 및 니켈층과 금층의 사이에 팰라디움, 플래티늄, 몰리브덴, 텅스텐 또는 바나디움 등의 중간층(금의 확산을 방지하는 층)이 삽입된, Ni/Pt/Au 등의, 다층 구조체를 들 수 있다. 제 ３금속층의 최외층은, 제 1금속층에 사용되는 에칭용액에 의해 에칭되지 않는 어떤 금속이어도 되지만, 후속 공정을 양호하게 실행하기 위해 금을 최외층으로 사용하는 것이 더욱 바람직하다.
본 발명의 회로기판에 있어서, 제 2금속층은 전기도금에 의해 형성될 수 있으므로, 금속층이 두꺼운 막으로 될 수 있고, 레지스트를 사용함으로써 일직선의 수직인 측면을 가지는 미세 배선 패턴을 형성할 수 있다. 따라서, ㎛단위의 배선 두께(D)와 ㎛단위의 배선 패턴 라인간의 거리(L) 사이에 어스펙트비(D/L)가 D/L>0.4가 되도록 가공을 실행할 수 있다. 본 발명에서, 배선두께(D)는 제 1, 제 2 및 제 ３금속층을 합계한 두께이고, 라인 공간(L)은 제 ３금속층에 의해 피복된 제 2금속층 패턴 라인간의 거리를 나타낸다.
세라믹기판으로 알루미나를 사용하여도 되지만, 고출력 모듈에서는 방열성이 중요하기 때문에, 다이아몬드, cBN, 또는 함유량이 적어도 90중량%인 AlN 및/또는 Si3N4로 구성된 세라믹을 사용하는 것이 바람직하다. AlN은 가격이 저렴하고 높은 내누설성을 가진 기판이다. 강도가 요구되는 경우에는, Si3N4를 사용하는 것이 바람직하다. 또한, AlN와 Si3N4의 혼합물을 사용하여도 된다. 또한, 기판 표면이 너무 거친 경우에는, 적층된 제 1금속층의 두께로 인하여 단선이 발생할 수 있으므로 표면 가공을 행하여도 된다.
본 발명은 또한 적어도 1OmW의 열을 발생하고, 땜납 또는 전도성 수지에 의해 상기에서 얻은 회로기판 위에 연결한 적어도 한 개의 고출력 반도체소자를 포함하는 고출력 모듈이다.
지금부터, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다.
실시예 1
도 2a에서, 세라믹기판(11)으로서 AlN의 함유량이 적어도 90중량% 이고, 이트리움을 함유하고, 열전도율이 170W/(m·K)인 고방열성의 세라믹기판이 사용된다. 세라믹기판의 표면은, 표면 거칠기 Ra가 0.8㎛ 미만이 되도록 표면처리 하였다. 이것은, 후속하여 적층된 제 1금속층의 두께가 0.5㎛ 이하이고, 표면이 너무 거칠은 경우 단선이 발생할 수 있기 때문이다.
세라믹기판(11)에 금속 마스크(12)를 도포하고, 최하부 금속층으로서 NiCr 금속층(13)을 형성한다. 이 목적을 위해, 스퍼터링 장치를 사용한다. 이 층을 레지스터로서 또는 기판을 후속 절단하는 동안 위치결정 마크로서 사용해도 되지만, 여기에서는 NiCr층을 레지스터로서 사용하기 위해 선택하였다. 도 2b는 금속 마스크(12)를 제거한 후, 최하부 금속층(13)으로서 NiCr의 패턴을 세라믹기판(11) 표면위에 형성한 상태를 도시한 것이다.
다음에, 도 2c에 도시한 바와 같이, 세라믹기판(11)의 상부면 전체에 다층의 제 1금속층(14) Ti/Mo/Ni을 증착한다. 티타늄의 두께는 0.05㎛이고, 몰리브덴의 두께는 0.05㎛이고, 니켈의 두께는 0.3㎛이다.
이 위에, 도 2d에 도시한 바와 같이, 포토마스크를 사용하여 레지스트(15)를 형성한다. 레지스트(15)의 두께는 제 2금속층의 두께를 고려하여 120㎛로 하였다.
다음에, 도 2e에 도시한 바와 같이, Ni/Cu로 구성된 제 2금속층(16)을 전기도금함으로써 적층한다. 도금의 접착성을 높이기 위해, 니켈의 두께는 0.5㎛이고, 구리의 두께는 100㎛이다.
도 2f에 도시한 바와 같이, 레지스트의 두께를 산소 애싱(O2ashing)에 의해 1O㎛로 줄인다. 이것은 금 도금이 제 2금속층 측면의 구리부분까지 시행되기 때문이다. 이 상태에서, 구리 배선부분을 피복하기 위해 Ni/Au으로 구성된 제 ３금속층(17)을 도금한다. 니켈의 두께는 1.3㎛이고, 금의 두께는 1.0㎛이다.
도 2g에 도시한 바와 같이 레지스트를 제거한 후에, 도 2h에 도시한 바와 같이, 니켈과 몰리브덴을 에칭한다. 여기에서, 레지스트를 제거하는 동안 표면위에 니켈 산화막이 형성되므로, 이 막을 제거한 후, 반응성 있는 에칭용액으로 니켈과 몰리브덴을 동시에 에칭한다. 티타늄을 별도의 불산계 에칭용액으로 제거한다.
제 1, 제 2 및 제 ３금속층을 합계한 두께(D㎛)는 100㎛이고, 패턴 라인간의 거리(L㎛)은 40㎛이다. 배선 라인간의 저항은 적어도 1MΩ이고, 결과물인 회로기판은 우수한 절연성을 가진다.
이 실시예에서, 금속 배선 패턴은 세라믹기판의 한측 면위에만 형성되었지만, 양면에 형성되어도 된다.
실시예 2
상기의 실시예 1에서 설명한 공정을 이용하여 도 3에 도시한 패턴을 가지는회로기판을 제조하였다. 여기서 배선층(20)은 제 1금속층이 Ti/Mo/Ni, 제 2금속층이 Ni/Cu, 제 ３금속층이 Ni/Au이고, 레지스터층(21)은 Ni/Cr이다. 도 3에 도시한 바와 같은 고출력 모듈을 제조하기 위하여, 집적 변조기와 적어도 10 mW의 열발생장치를 가지는 고출력 LD(반도체 레이저)(18)를 땜납에 의해 다이 본딩하고, 본딩 와이어(19)를 사용하여 와이어 본딩을 행함으로써 이 회로기판에 실장하였다. LD를 실장한후 모듈을 작동시키면, 변조 특성인 SN비가 종래의 회로기판을 사용했을 때보다 0.1dB 향상되었다. LD 장착용 회로기판의 크기는 종래 기판 크기의 단지 1/4이고, 고속화 한계는 40 Gbps 이상으로 증가하였다.
본 발명은 두꺼운 막의 미세한 배선 패턴을 가지는 소형의 고출력 회로기판을 얻는 것을 가능하게 한다. 따라서, 소형이고 고성능인 고출력 모듈을 얻을 수 있다.

Claims (9)

  1. 세라믹기판 위에 패턴으로 형성된 제 1금속층과, 제 1금속층 위에 패턴으로 형성된 제 2금속층과, 제 2금속층의 상부면 전체와 제 2금속층 측면의 대부분을 피복하여 형성된 제 3금속층을 포함하는 회로기판에 있어서, 에칭에 의해 제 3금속층으로 피복되지 않는 부분적인 제 2금속층과 제 1금속층의 폭을 좁게 하는 것을 특징으로 하는 회로기판.
  2. 제 1항에 있어서, 제 1, 제 2 및 제 ３금속층을 합계한 두께(D㎛)와 인접한 패턴 라인간의 거리(L㎛)는,
    D/L>0.4
    의 관계식을 만족하는 것을 특징으로 하는 회로기판.
  3. 제 1항에 있어서, 제 1, 제 2 및 제 ３금속층을 합계한 두께(D㎛)가 적어도 5㎛인 것을 특징으로 하는 회로기판.
  4. 제 1항에 있어서, 제 2금속층이, 구리, 니켈, 은 및 알루미늄으로 구성된 군으로부터 선택한 적어도 한 종류를 함유하는 것을 특징으로 하는 회로기판.
  5. 제 1항에 있어서, 제 ３금속층의 최외층이 금인 것을 특징으로 하는 회로기판.
  6. 제 1항에 있어서, 세라믹기판이 알루미나, AlN 및 Si3N4로 구성된 군으로부터 선택한 적어도 한 종류를 적어도 90중량% 함유하는 것을 특징으로 하는 회로기판.
  7. 제 1항에 있어서, 세라믹기판이 다이아몬드 또는 cBN인 것을 특징으로 하는 회로기판.
  8. 세라믹기판 위에 제 1금속층을 증착 또는 스퍼터링하는 공정과;
    레지스트를 형성하고 패턴을 형성하는 공정과;
    레지스트를 마스크로서 사용하여 도금에 의해 제 2금속층을 제 1금속층 위에 도포하는 공정과;
    레지스트를 얇은 층으로 형성하는 공정과;
    도금에 의하여 제 2금속층의 상부면 및 제 2금속층 대부분의 측면위에 제 ３금속층을 도포하는 공정과;
    레지스트를 제거한 후, 제 3금속층으로 피복되지 않은 부분적인 제 2금속층과 제 1금속층의 폭을 좁히기 위해 제 1금속층을 에칭하는 공정
    을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
  9. 적어도 10mW의 열을 발생하는 적어도 한 개의 고출력 반도체소자를 땜납 또는 전도성 수지에 의하여 제 1항에 기재된 회로기판 위에 연결한 것을 특징으로 하는 고출력 모듈.
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