KR20020090791A - 액정표시장치용 어레이 기판 및 그의 제조방법 - Google Patents

액정표시장치용 어레이 기판 및 그의 제조방법 Download PDF

Info

Publication number
KR20020090791A
KR20020090791A KR1020010029811A KR20010029811A KR20020090791A KR 20020090791 A KR20020090791 A KR 20020090791A KR 1020010029811 A KR1020010029811 A KR 1020010029811A KR 20010029811 A KR20010029811 A KR 20010029811A KR 20020090791 A KR20020090791 A KR 20020090791A
Authority
KR
South Korea
Prior art keywords
gate
electrode
substrate
forming
pixel electrode
Prior art date
Application number
KR1020010029811A
Other languages
English (en)
Other versions
KR100795344B1 (ko
Inventor
채기성
이재균
황용섭
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020010029811A priority Critical patent/KR100795344B1/ko
Priority to US10/029,167 priority patent/US6819383B2/en
Priority to CNB02120490XA priority patent/CN1280665C/zh
Priority to JP2002156001A priority patent/JP2003043513A/ja
Publication of KR20020090791A publication Critical patent/KR20020090791A/ko
Priority to US10/961,081 priority patent/US7333161B2/en
Priority to US12/007,212 priority patent/US7548284B2/en
Application granted granted Critical
Publication of KR100795344B1 publication Critical patent/KR100795344B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode

Abstract

본 발명에 따른 액정표시장치용 어레이 기판에서는 게이트 배선 형성공정에서 캐패시터 전극을 형성하고, 소스 및 드레인 전극 형성공정에서, 투명도전성 물질을 이용하여 소스 및 드레인 전극과 화소 전극을 형성하고, 그 다음 공정에서 보호층을 형성하므로써, 캐패시터 전극과 화소 전극 사이의 절연체의 두께를 낮출 수 있어, 보존 축전 용량을 증가시킬 수 있으며, 이에 따라 별도의 제 2의 캐패시터 전극을 생략할 수 있으므로, 개구율을 향상시킬 수 있고, 제 2의 캐패시터 전극을 형성하는 경우에는 투명도전성 물질을 이용하여, 보존 축전용량은 대폭 증가시키면서 개구율은 기존보다 향상시킬 수 있다.
또한, 상기 제조공정을 적용하여, 전단 게이트 방식으로 캐패시터 전극을 구성하는 경우에도, 공통방식 캐패시터 전극보다 개구율은 향상시키면서, 기존의 전단 게이트 방식보다 캐패시터 전극과 화소 전극간의 절연체 두께를 낮추어, 보존 축전용량을 향상시킬 수 있으므로, 본 발명에 따른 액정표시장치용 어레이 기판에 의하면, 화질특성과 개구율 모두를 향상시킬 수 있어 제품신뢰성 및 수율이 향상되어, 고화질, 고정세 제품을 제공할 수 있는 장점을 가진다.

Description

액정표시장치용 어레이 기판 및 그의 제조방법{Array Panel used for a Liquid Crystal Display Device and Method of Fabricating the same}
본 발명은 액정표시장치에 관한 것으로, 특히 액정표시장치용 어레이 기판 및 그의 제조방법에 관한 것이다.
액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하는 것이다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 이 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터(Thin Film Transistor ; TFT)와 화소 전극이 서로 연결되어 행렬방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이러한 액정표시장치를 구성하는 기본적인 부품인 액정패널의 구조를 살펴보면 다음과 같다.
도 1은 일반적인 액정표시장치용 액정패널의 일부 영역에 대한 단면을 도시한 단면도이다.
도시한 바와 같이, 액정패널(20)은 서로 대향하며 일정간격 이격된 컬러필터 기판인 상부 기판(4) 및 어레이 기판인 하부 기판(2)과, 이 상부 및 하부 기판(4, 2) 사이에 충진된 액정층(10)으로 이루어진다.
이 상부 기판(4) 하부에는 액정배열을 제어할 수 없는 부분의 빛을 차단하는 블랙매트릭스(9)와, 색채 표현 및 빛을 선택 투과시키는 컬러필터(8)가 서로 일정간격 오버랩되어 형성되어 있고, 그 하부에는 액정층(10)에 전압을 인가하는 한쪽 전극인 공통전극(12)이 형성되어 있다.
상기 하부 기판(2) 상부에는 빛을 투과시키는 영역으로 액정층(10)에 전압을 인가하는 다른 한쪽 전극인 화소 전극(14)이 형성되어 있고, 이 화소 전극(14)과 연결되어, 이 화소 전극(14)에 전압을 걸어주고 차단하는 스위치 역할을 하는 박막트랜지스터(T)가 형성되어 있고, 상기 화소 전극(14)이 형성된 화소부 내에는 1 프레임(frame) 주기로 액정층(10)에 걸린 전압을 일정하게 유지하는 보존 축전기(CST ;storage capacitor)가 구성되어 있다.
상기 보존 축전기는 전단 게이트(previous gate)방식과, 공통(common) 방식으로 나눌 수 있다.
전단 게이트 방식은 화소 전극과 전단의 게이트 배선을 일정간격 오버랩시켜 , 그 사이의 축전기를 보존 축전기로 사용하는 방식이고, 공통 방식은 화소영역 내에 별도의 캐패시터 전극을 형성하여, 이 캐패시터 전극과 화소 전극 사이의 축전기를 보존 축전기로 사용하는 방식이다.
상기 공통 방식의 캐패시터 전극은 상부기판의 공통전극과 연결하여 구동한다.
이때, 개구율과 수율면에서는 전단 게이트 방식이 좋고, 화질면에서는 공통방식이 우수하다.
그러나, 최근에는 고정세, 고화질 액정표시장치에 대한 개발에 관심이 집중되면서, 전단 게이트 방식과 공통방식을 복합적으로 취하는 방식의 보존 축전기에 대한 연구가 활발히 이루어 지고 있다.
도 2는 일반적인 액정표시장치용 어레이 기판의 일부 영역에 대한 평면도이다.
도시한 바와 같이, 가로방향으로 게이트 전극(22)을 포함하는 게이트 배선(26)이 형성되어 있고, 이 게이트 배선(26)과 평행한 방향으로 일정간격 이격되어 공통방식의 제 1 캐패시터 전극(24)이 형성되어 있고, 상기 게이트 전극(22)을 덮는 영역에 반도체층(30)이 형성되어 있고, 상기 반도체층(30)과 일정면적 오버랩되며, 서로 이격되어 소스 및 드레인 전극(32, 34)이 형성되어 있고, 상기 소스 전극(32)과 연결되어 상기 게이트 배선(26) 및 제 1 캐패시터 전극(24)과 교차하며, 세로방향으로 데이터 배선(36)이 형성되어 있다.
상기 게이트 및 데이터 배선(26, 36)이 교차하는 영역으로 정의되는 화소영역에는 화소 전극(46)이 형성되어 있고, 상기 화소영역내에는 상기 제 1 캐패시터 전극(24)과 오버랩되는 위치에 일정면적을 가지며, 상기 데이터 배선(36)과 동일물질로 이루어진 제 2 캐패시터 전극(38)이 형성되어 있다.
상기 게이트 전극(22), 반도체층(30), 소스 및 드레인 전극(32, 34)을 합쳐서 박막트랜지스터(T)라 부른다.
상기 드레인 전극(34)과 화소 전극(46)은 드레인 콘택홀(42)에 의해 연결되고, 화소 전극(46)과 제 2 캐패시터 전극(38)은 캐패시터 콘택홀(44)에 의해 연결된다.
도면으로 제시하지는 않았지만, 상기 제 1, 2 캐패시터 전극(24, 38) 사이에는 게이트 절연막이 개재되고, 상기 제 2 캐패시터 전극(38)과 화소 전극(46) 사이에는 상기 박막트랜지스터(T)의 전기적 특성을 보호하는 역할을 하며, 상술한 드레인 콘택홀(42) 및 캐패시터 콘택홀(44)을 가지는 보호층이 위치한다.
이하, 상기 제 1, 2 캐패시터 전극(24, 38)과 화소 전극(46) 간에 형성되는 보존 축전기에 대해서 좀 더 상세히 설명한다.
상기 축전기는 다음과 같은 공식을 만족하므로,
C = ε(A/d)
(C(capacitance) : 축전용량, ε: 절연체의 유전율, A : 전극의 면적, d : 전극체간의 거리)
즉, 상기 제 2 캐패시터 전극(38)은 제 1 캐패시터 전극(24)와이 거리를 좁혀, 보존 축전용량을 증가시키기 위한 목적으로 형성되는 것이다.
그러나, 상기 제 2 캐패시터 전극(24, 38)는 불투명 금속물질인 데이터 배선(36) 물질로 형성되기 때문에, 상기 제 2 캐패시터 전극(38)의 추가는 개구율을 떨어뜨리는 문제가 있다.
이하, 상기 액정표시장치용 어레이 기판의 제조공정에 대해서 설명한다.
도 3a 내지 3e는 상기 도 2의 액정표시장치용 어레이 기판을 제조 단계별로 도시한 평면도 및 각 평면도의 절단선 Ⅲa-Ⅲa 내지 Ⅲe-Ⅲe에 따라 각각 절단한 단면을 도시한 단면도로 구성된 도면으로서, 상기 어레이 기판은 컬러필터 기판에 비해 다수 개의 공정을 거쳐 제작되는 것으로, 어레이 소자의 각 패턴을 형성하는 데는 증착(deposition), 포토리소그래피(photolithography), 식각(etching)공정이 여러 번 반복된다.
도 3a는 가로 방향으로 게이트 전극(22)을 포함하는 게이트 배선(26)과, 상기 게이트 배선(26)과 평행한 방향으로 일정간격 이격되어 제 1 캐패시터 전극(24)을 형성하는 형성하는 단계이다.
상기 게이트 배선(26) 및 제 1 캐패시터 전극(24)을 이루는 물질은 알루미늄을 포함하는 이중 금속층이 주로 이용된다.
도 3b는 상기 게이트 배선(26) 및 제 1 캐패시터 전극(24)이 형성된 기판 상에, 게이트 절연막(28)을 기판 전면에 걸쳐 형성한 후, 상기 게이트 절연막(28) 상부의 상기 게이트 전극(22)과 대응하는 위치에 비정질 실리콘(a-Si)으로 이루어진 액티브층(30a)과, 불순물 비정질 실리콘(n+ a-Si)으로 이루어진 오믹콘택층(30b ; ohmic contact layer)으로 구성된 반도체층(30)을 형성하는 단계이다.
상기 오믹콘택층(30b)은, 그 하부층을 이루는 액티브층(30a)과 추후 공정에서 형성될 금속층간의 접촉저항을 낮추는 역할을 하는 것으로, 이온도핑(ion doping) 공정을 거쳐 비정질 실리콘의 전자이동도를 높인 물질이다.
도 3c는 상기 반도체층(30)이 형성된 기판 상에, 상기 게이트 배선(26) 및 제 1 캐패시터 전극(24)과 교차하는 세로방향으로, 소스 전극(32)을 포함하는 데이터 배선(36)과, 상기 소스 전극(32)과 이격되는 드레인 전극(34)과, 상기 제 1 캐패시터 전극(24)과 일정면적 오버랩되며, 상기 화소영역내에 위치하는 제 2 캐패시터 전극(38)을 형성하는 단계이다.
상기 데이터 배선(36) 및 드레인 전극(34)과 제 2 캐패시터 전극(38)은 몰리브덴(Mo)과 같은 화학적 내식성이 강한 금속이 주로 이용된다.
상기 소스 및 드레인 전극(32, 34)을 형성하는 단계에서는, 상기 소스 및 드레인 전극(32, 34) 사이 구간의 오믹콘택층(30b)을 제거하고, 상기 액티브층(30a)을 노출시켜 채널(ch)을 형성하는 공정이 포함된다.
도 3d에서는, 상기 데이터 배선(36) 및 제 2 캐패시터 전극(38)이 형성된 기판 상의 상기 드레인 전극(34) 및 제 2 캐패시터 전극(38)과 대응하는 위치에 각각 형성된 드레인 콘택홀(42) 및 캐패시터 콘택홀(44)을 포함하는 보호층(40)을 형성하는 단계이다.
도 3e에서는, 상기 보호층(40)이 형성된 기판 상에, 상기 드레인 콘택홀(42) 및 캐패시터 콘택홀(44)을 통해 각각 드레인 전극(34) 및 제 2 캐패시터 전극(38)과 연결되는 화소 전극(46)을 형성하는 단계이다.
상기 화소 전극(46)을 이루는 물질로는 ITO(Indium Tin Oxide)가 주로 이용된다.
상기 캐패시터 콘택홀(44)은 상기 화소 전극(46)과 제 2 캐패시터 전극(38)을 연결시켜, 상기 화소 전극(46)에 의해 제 2 캐패시터 전극(38)이 전극체 역할을 하면서, 제 1 캐패시터 전극(24)과 함께 보전 축전기를 형성한다.
즉, 상기 화소 전극(46)과 연결되는 제 2 캐패시터 전극(38)을 추가로 형성하게 되면, 이 제 2 캐패시터 전극(38)과 제 1 캐패시터 전극(24)간의 거리가 좁아져, 기존의 단일 캐패시터 전극보다 보존 축전용량을 증가시킬 수 있다.
그러나, 상기 화소 영역에서 불투명 금속물질로 이루어진 제 2 캐패시터 전극(38)이 차지하는 영역(A)은 개구율을 떨어뜨리는 영역이 된다.
즉, 이와 같은 보존 축전기(CST) 구조를 가지는 액정표시장치용 어레이 기판에서는 개구율과 보존 축전 용량을 동시에 향상시키기는 어렵다.
상기 문제점을 해결하기 위해서, 본 발명에서는 기존보다 보존 축전 용량을 감소시키지 않으면서, 개구율을 향상시킬 수 있는 고화질, 고정세 액정표시장치용 어레이 기판을 제공하는 것을 목적으로 한다.
즉, 본 발명에서는 기존보다 개구율을 향상시키면서 보존 축전기의 전극체간 거리를 좁힐 수 있는 어레이 공정을 제공하여, 기존의 IOP(ITO on passivation)구조에 비해 보존 축전 용량을 떨어뜨리지 않으면서, 개구율을 증가시킬 수 있도록 하는 것이다.
도 1은 일반적인 액정표시장치용 액정패널의 단면을 도시한 단면도.
도 2는 일반적인 액정표시장치용 어레이 기판의 일부 영역에 대한 평면도.
도 3a 내지 3e는 상기 도 2의 액정표시장치용 어레이 기판을 제조 단계별로 도시한 평면도 및 각 평면도의 절단선 Ⅲa-Ⅲa 내지 Ⅲe-Ⅲe에 따라 각각 절단한 단면을 도시한 단면도로 구성된 도면.
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 일부 영역에 대한 평면을 도시한 평면도.
도 5a 내지 5e는 상기 도 4의 액정표시장치용 어레이 기판을 제조 단계별로 도시한 평면도 및 각 평면도의 절단선 Va-Va 내지 Ve-Ve에 따라 각각 절단한 단면을 도시한 단면도로 구성된 도면.
도 6a 내지 6b는 상기 제 1 실시예에 따른 게이트 및 데이터 패드의 평면도 및 각 평면도별 절단선 C-C, D-D에 따라 절단한 단면을 도시한 단면도로 구성된 도면.
도 7은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 일부영역에 대한 평면을 도시한 평면도.
도 8a 내지 8d는 상기 도 7의 액정표시장치용 어레이 기판을 제조 단계별로 도시한 평면도 및 각 평면도의 절단선 Ⅷa-Ⅷa 내지 Ⅷd-Ⅷd에 따라 각각 절단한 단면을 도시한 단면도로 구성된 도면.
도 9는 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판의 일부 영역에 대한 평면을 도시한 평면도.
도 10은 상기 도 9의 절단선 E-E에 따라 절단한 단면을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 게이트 전극 104 : 캐패시터 전극
106 : 게이트 배선 110 : 반도체층
112 : 소스 전극 114 : 드레인 전극
116 : 화소 전극 124 : 소스 콘택홀
132 : 오목부 134 : 데이터 배선
상기 목적을 달성하기 위하여, 본 발명의 하나의 특징에서는 투명기판과; 상기 투명기판 상부에 제 1 방향으로 형성된, 게이트 전극을 포함하는 다수 개의 게이트 배선과; 상기 게이트 배선들 간에 위치하며, 상기 게이트 배선과 평행한 방향으로 일정간격 이격되어 형성되며, 상기 게이트 배선과 동일물질로 이루어진 다수 개의 캐패시터 전극과; 상기 게이트 배선 및 캐패시터 전극의 상부에 위치하여, 기판 전면에 걸쳐 형성된 게이트 절연막과; 상기 게이트 절연막 상부의 상기 게이트전극을 덮는 위치에 형성된 반도체층과, 상기 반도체층 상부에 투명도전성 물질로 이루어지며, 상기 반도체층과 일부 오버랩되어 형성된 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 이격되어 형성된 소스 전극과; 상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층과; 상기 소스 콘택홀을 통해 상기 소스 전극과 연결되며, 상기 게이트 배선과 교차하는 제 2 방향으로 형성된 다수 개의 데이터 배선을 포함하는 액정표시장치용 어레이 기판을 제공한다.
본 발명의 또 하나의 특징에서는, 투명기판과; 상기 투명기판 상부에 화소(pixel) 단위로, 화소영역에 준하는 면적으로 형성된 다수 개의 제 1 캐패시터 전극과; 상기 제 1 캐패시터 전극이 형성된 기판 상에 제 1 방향으로 형성된, 게이트 전극을 포함하는 다수 개의 게이트 배선과; 상기 게이트 배선들 간에 위치하며, 상기 게이트 배선과 평행한 방향으로 일정간격 이격되어 형성되며, 상기 게이트 배선과 동일물질로 이루어지고, 상기 제 1 캐패시터 전극과 연접되는 다수 개의 제 2 캐패시터 전극과; 상기 게이트 배선 및 제 2 캐패시터 전극의 상부에 위치하여, 기판 전면에 걸쳐 형성된 게이트 절연막과; 상기 게이트 절연막 상부의 상기 게이트 전극을 덮는 위치에 형성된 반도체층과, 상기 반도체층 상부에 투명도전성 물질로 이루어지며, 상기 반도체층과 일부 오버랩되어 형성된 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 이격되어 형성된 소스 전극과; 상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층과; 상기 소스 콘택홀을 통해 상기소스 전극과 연결되며, 상기 게이트 배선과 교차하는 제 2 방향으로 형성된 다수 개의 데이터 배선을 포함하는 액정표시장치용 어레이 기판을 제공한다.
본 발명의 또 다른 특징에서는, 투명기판과; 상기 투명기판 상부에 제 1 방향으로 형성된, 게이트 전극 및 상기 게이트 전극과 다른 변에서 연장형성된 캐패시터 전극을 포함하는 다수 개의 게이트 배선과; 상기 게이트 배선 상부에 위치하여, 기판 전면에 걸쳐 형성된 게이트 절연막과; 상기 게이트 절연막 상부의 상기 게이트 전극을 덮는 위치에 형성된 반도체층과, 상기 반도체층 상부에 투명도전성 물질로 이루어지며, 상기 반도체층과 일부 오버랩되어 형성된 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 이격되어 형성된 소스 전극과; 상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층과; 상기 소스 콘택홀을 통해 상기 소스 전극과 연결되며, 상기 게이트 배선과 교차하는 제 2 방향으로 형성된 다수 개의 데이터 배선을 포함하는 액정표시장치용 어레이 기판을 제공한다.
상기 반도체층은 비정질 실리콘으로 이루어진 액티브층과, 불순물 비정질 실리콘으로 이루어진 오믹콘택층과, 티탄(Ti), 크롬(Cr) 중 어느 하나의 금속물질이 차례대로 적층된 구조로 이루어지며, 상기 소스 및 드레인 전극 사이 구간에는 상기 액티브층이 노출되어 이루어진 채널을 더욱 포함한다.
상기 게이트 배선의 끝단에는 상기 화소 전극과 동일물질로 이루어진 게이트 패드가 형성되며, 상기 게이트 배선과 게이트 패드는 상기 데이터 배선과 동일물질로 이루어진 게이트 링크와 일정간격 오버랩되어 연결된 것을 특징으로 하고, 상기게이트 배선 및 게이트 패드와 게이트 링크 사이에는 상기 보호층이 위치하며, 상기 보호층에는 상기 게이트 배선과 게이트 링크를 연결하는 게이트 배선 콘택홀과, 상기 게이트 링크와 게이트 패드 및 상기 게이트 패드와 외부회로를 연결하는 게이트 패드 콘택홀을 더욱 포함한다
상기 데이터 배선의 끝단부에서는, 상기 화소 전극과 동일물질로 이루어진 데이터 패드와 일정간격 오버랩되어 연결되며, 상기 데이터 배선과 데이터 패드 사이에는 보호층이 위치하며, 상기 보호층에는 상기 데이터 배선과 데이터 패드의 연결 및 상기 데이터 패드를 외부회로와 연결하는 데이터 패드 콘택홀이 형성되어 있고, 상기 데이터 패드와 연결되는 데이터 배선의 끝단은, 상기 데이터 패드보다 넓은 폭을 가지는 것을 특징으로 한다.
상기 게이트 및 데이터 패드는 게이트 절연막 상부에 형성되는 것을 특징으로 한다.
상기 투명도전성 물질은 ITO(Indium Tin Oxide)이고, 상기 화소 전극은 전단(previous) 게이트와 일정간격 오버랩되는 것을 특징으로 한다.
그리고, 상기 소스 콘택홀은 상기 데이터 배선 상부에 위치하며, 상기 보호층은 아크릴 수지(acrylate resin)로 하는 것이 바람직하다.
본 발명의 또 다른 특징에서는, 투명기판을 준비하는 단계와; 상기 투명기판 상에, 제 1 방향으로 게이트 전극을 포함하는 다수 개의 게이트 배선과, 상기 게이트 배선들 간에 일정간격 이격되게 위치하는 다수 개의 캐패시터 전극을 형성하는 단계와; 상기 게이트 배선 및 캐패시터 전극이 형성된 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막이 형성된 기판 상에, 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판 상에, 투명도전성 물질을 이용하여 상기 반도체층과 일부 오버랩되는 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 일정간격 이격되는 소스 전극을 형성하는 단계와; 상기 화소 전극 및 소스 전극이 형성된 기판 상에, 상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층을 형성하는 단계와; 상기 보호층이 형성된 기판 상에, 상기 게이트 배선과 교차하는 제 2 방향으로, 상기 소스 콘택홀을 통해 소스 전극과 연결되는 다수 개의 데이터 배선을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다.
본 발명의 또 다른 특징에서는, 투명기판을 준비하는 단계와; 상기 투명기판 상에, 화소 단위로 상기 화소 영역에 준하며, 투명도전성 물질을 이용하여 다수 개의 제 1 캐패시터 전극을 형성하는 단계와; 상기 제 1 캐패시터 전극이 형성된 기판 상에, 제 1 방향으로 게이트 전극을 포함하는 다수 개의 게이트 배선과, 상기 게이트 배선들 간에 일정간격 이격되게 위치하며, 상기 제 1 캐패시터 전극과 연접하는 다수 개의 제 2 캐패시터 전극을 형성하는 단계와; 상기 게이트 배선 및 캐패시터 전극이 형성된 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막이 형성된 기판에 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판 상에, 상기 제 1 캐패시터 전극과 동일한 물질을 이용하여, 상기 반도체층과 일부 오버랩되는 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 일정간격 이격되는 소스 전극을 형성하는 단계와; 상기 화소 전극 및 소스 전극이 형성된 기판 상에, 상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층을 형성하는 단계와; 상기 보호층이 형성된 기판 상에, 상기 게이트 배선과 교차하는 제 2 방향으로, 상기 소스 콘택홀을 통해 소스 전극과 연결되는 다수 개의 데이터 배선을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다.
본 발명의 또 다른 특징에서는, 투명기판을 준비하는 단계와; 상기 투명기판 상에, 제 1 방향으로 게이트 전극 및 상기 게이트 전극과 다른 변에서 연장형성된 캐패시터 전극을 포함하는 다수 개의 게이트 배선을 형성하는 단계와; 상기 게이트 배선이 형성된 기판전면에 걸쳐 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막이 형성된 기판 상에 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판 상에, 투명도전성 물질을 이용하여 상기 반도체층과 일부 오버랩되는 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 일정간격 이격되는 소스 전극을 형성하는 단계와; 상기 화소 전극 및 소스 전극이 형성된 기판 상에, 상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층을 형성하는 단계와; 상기 보호층이 형성된 기판 상에, 상기 게이트 배선과 교차하는 제 2 방향으로, 상기 소스 콘택홀을 통해 소스 전극과 연결되는 다수 개의 데이터 배선을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다.
상기 반도체층을 형성하는 단계는, 비정질 실리콘(a-Si) 및 불순물 비정질 실리콘(n+ a-Si) 그리고, 티탄(Ti) 또는 크롬(Cr) 중 어느 한 금속물질을 차례대로 증착한 후, 상기 비정질 실리콘층을 일부 노출시켜 채널을 형성하는 단계를 더욱 포함한다.
상기 화소 전극 및 소스 전극을 형성하는 단계에서는 투명도전성 물질을 이용하여, 상기 게이트 배선의 끝단부에서, 상기 게이트 배선과 일정간격 이격되어 게이트 패드를 형성하는 단계를 더욱 포함하고, 상기 데이터 배선을 형성하는 단계에서는 상기 게이트 배선과 게이트 패드를 연결하는 게이트 링크를 형성하는 단계를 더욱 포함한다.
상기 보호층을 형성하는 단계에서는, 상기 게이트 배선 상의 보호층에 상기 게이트 링크와 게이트 배선의 연결을 위한 게이트 배선 콘택홀과, 상기 게이트 패드 상의 보호층에 게이트 링크 및 외부회로와 게이트 패드의 연결을 위한 게이트 패드 콘택홀을 각각 형성하는 단계를 더욱 포함한다.
그리고, 상기 화소 전극 및 소스 전극을 형성하는 단계에서는, 상기 데이터 배선의 끝단부와 일정간격 오버랩되는 투명도전성 물질로 이루어진 데이터 패드를 형성하는 단계를 더욱 포함한다.
상기 보호층을 형성하는 단계에서는, 상기 데이터 패드 상의 보호층에 상기 데이터 배선 및 외부회로와 데이터 패드의 연결을 위한 데이터 패드 콘택홀을 형성하는 단계를 더욱 포함한다.
상기 데이터 패드와 오버랩되는 데이터 배선의 끝단부는 상기 데이터 패드보다 일정간격 넓은 폭을 가지는 것을 특징으로 한다.
그리고, 상기 투명도전성 물질은 ITO(Indium Tin Oxide)이고, 상기 화소 전극은 전단(前端) 게이트와 일정간격 오버랩된다.
상기 소스 콘택홀은 상기 데이터 배선 상부에 위치하며, 상기 보호층은 아크릴 수지(acrylate resin)로 이루어진 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예들을 도면을 참조하여 설명하며, 상기 실시예들은, 어레이 제조 공정중 소스 및 드레인 전극 형성공정에서 투명도전성 물질을 이용하여 소스 및 드레인 전극과 화소 전극을 형성하고, 데이터 배선은 보호층 형성 공정 후에 형성하므로써, 기존보다 보존 축전기의 전극체간의 거리를 좁히는 것을 공통적인 특징으로 한다.
<제 1 실시예>
제 1 실시예에서는, 상술한 바와 같이 기존보다 화소전극과 단일 캐패시터 전극간의 거리를 좁히므로써, 제 2의 캐패시터 전극을 생략한 액정표시장치용 어레이 기판 및 그의 제조방법에 관한 것이다.
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 일부 영역에 대한 평면을 도시한 평면도이다.
도시한 바와 같이, 제 1 방향으로 게이트 전극(102)을 포함하는 게이트 배선(106)이 형성되어 있고, 상기 게이트 배선(106)과 평행한 방향으로 일정간격 이격되어, 상기 게이트 배선(106)과 동일물질로 이루어진 캐패시터 전극(104)이 형성되어 있고, 상기 게이트 전극(102)을 덮는 위치에 반도체층(110)이 형성되어 있고, 상기 반도체층(110)과 오버랩되며, 서로 일정간격 이격된 소스 및 드레인 전극(112, 114)이 형성되어 있고, 상기 드레인 전극(114)과 연결되며, 상기 드레인 전극(114)과 동일물질로 이루어진 화소 전극(116)이 형성되어 있다.
그리고, 상기 게이트 배선 및 캐패시터 전극(106, 104)과 교차하는 제 2 방향으로는 데이터 배선(134)이 형성되어 있고, 이 데이터 배선(134)은 상기 데이터 배선(134) 상에 위치하는 소스 콘택홀(124)에 의해, 상기 소스 전극(112)과 연결되어 있다.
상기 게이트 및 데이터 배선(106, 134)이 교차하는 영역은 화소영역으로 정의되는데, 이 화소영역과 대응하는 면적을 가지며, 상기 화소전극(116)을 노출시키는 오목부(132)가 형성되어 있다.
상기 오목부(132) 및 소스 콘택홀(124)은 미도시한 보호층에 포함된다.
상기 오목부(132)는, 화소전극(116)에서 생성되는 전기장의 세기가 약화되는 것을 방지하기 위해, 상기 화소영역 상의 보호층을 제거한 영역이다.
그리고, 상기 소스 및 드레인 전극(112, 114)과 화소 전극(116)은 투명도전성 물질로 이루어지는데, 상기 투명도전성 물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide)를 들 수 있으며, 이중 외부회로와의 접촉특성이 뛰어난 ITO로 형성하는 것이 가장 바람직하다.
그러나, 상기 투명도전성 물질은 일반적인 게이트 및 데이터 배선을 이루는 물질보다 비저항값이 크므로, 상기 반도체층(110)을 구성함에 있어서, 상기 반도체층(110)과 소스 및 드레인 전극(112, 114) 사이에 투명도전성 물질과 반도체 물질 간의 접촉저항을 완화시킬 수 있는 티탄(Ti) 또는 크롬(Cr) 중 어느 한 물질을 완충층으로 포함하는 것을 특징으로 한다.
그리고, 상기 화소 전극(116)은 개구율 향상 목적으로, 전단의 게이트 배선(106)과 일정면적 오버랩되어 구성된다.
즉, 상기 제 1 실시예에 따른 액정표시장치용 어레이 기판이 가지는 보존 축전기(C1)는 캐패시터 전극(104)과 화소 전극(116)간에 오버랩되는 빗살무늬가 표시된 영역으로써, 본 발명에서는 화소 전극(116) 형성 공정을 보호층 형성공정 전에 진행하므로써, 화소 전극(116)과 캐패시터 전극(104)간의 거리를 좁히므로써, 제 2의 캐패시터 전극의 형성없이도 기존 수준의 보존 축전용량을 확보하면서, 기존에 비해 개구율도 향상시킬 수 있는 효과를 가진다.
그리고, 본 발명에서는 상기 게이트 전극(102), 반도체층(110), 소스 및 드레인 전극(112, 114)으로 이루어지는 박막트랜지스터(TT)를 구성함에 있어서, 기존의 박막트랜지스터(T)와 비교시, 상기 반도체층(110)의 상부층에 별도의 완충층을 형성한다는 점과, 상기 소스 및 드레인 전극(112, 114)을 투명도전성 물질로 형성한다는 점과, 상기 드레인 전극(114)은 화소 전극(116)에서 연장형성된 전극이라는 점과, 상기 소스 전극(112)은 데이터 배선(134)과 별도의 소스 콘택홀(124)을 통해 연결된다는 점에서 구별된다.
이하, 상기 실시예 1에 따른 액정표시장치용 어레이 기판의 제조공정에 대해서 설명한다.
도 5a 내지 5e는 상기 도 4의 액정표시장치용 어레이 기판을 제조 단계별로 도시한 평면도 및 각 평면도의 절단선 Va-Va 내지 Ve-Ve에 따라 각각 절단한 단면을 도시한 단면도로 구성된 도면이다.
도 5a는 투명기판(100) 상에 제 1 방향으로 게이트 전극(102)을 포함하는 게이트 배선(106)과, 상기 게이트 배선(106)과 평행한 방향으로 일정간격 이격되는 공통방식 캐패시터 전극(104)을 형성하는 단계이다.
상기 게이트 배선(106) 및 캐패시터 전극(104)은 하부층을 알루미늄 네오듐(AlNd)으로 하고, 그 상부층을 몰리브덴(Mo)과 같이 화학적 내식성이 강한 금속으로 이루어진 이중층으로 형성하는 것이 바람직하다.
도 5b에서는 상기 게이트 배선(106) 및 캐패시터 전극(104)이 형성된 기판 상에 게이트 절연막(108) 및 별도의 완충층(110c)을 가지는 반도체층(110)을 형성하는 단계이다.
상기 제조 단계에 대한 가장 바람직한 공정예로는, 상기 게이트 배선(106) 및 캐패시터 전극(104)이 형성된 기판 상에 실리콘 질화막(SiNx)을 증착하여 게이트 절연막(108)을 형성하고, 연속적으로 비정질 실리콘(a-Si), 불순물 비정질 실리콘(n+ a-Si)를 PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용하여 증착한 후, 상기 불순물 비정질 실리콘 상에 티탄(Ti) 또는 크롬(Cr) 중 어느 한 금속물질을 스퍼터링(sputtering) 장비를 이용하여 증착한 후, 상기 비정질 실리콘, 불순물 비정질 실리콘, 금속물질을 패터닝(patterning)하여 각각액티브층(110a), 오믹콘택층(110b), 완충층(110c)으로 형성한다.
상기 완충층(110c)은 추후 상기 반도체층(110) 상에 형성될 투명도전성 물질과 이 반도체층(110)간의 접촉저항을 완충시키기 위하여 형성하는 것이다.
도 5c는, 상기 완충층(110c)을 포함하는 반도체층(110)이 형성된 기판 상에, 투명도전성 물질을 이용하여 드레인 전극(114)을 포함하는 화소 전극(116) 및 상기 드레인 전극(114)과 일정간격 이격되는 소스 전극(112)을 형성하는 단계이다.
이 단계에서는 상기 화소 전극(116)의 일부 영역을 연장하여 드레인 전극(114)을 형성하는 것을 특징으로 한다.
상기 소스 전극(112)은 추후 공정에서 데이터 배선과 연결된다.
상기 소스 및 드레인 전극(112, 114)과 화소 전극(116)을 이루는 물질은 투명도전성 물질중 ITO로 하는 것이 가장 바람직하다.
상기 단면도에 도시한 바와 같이, 상기 투명도전성 물질은 드레인 전극(114)과 화소 전극(116)이 연속으로 이어져 형성되어 있고, 전단의 게이트 배선(106)과 일정간격 오버랩되도록 형성한다.
상기 전단 게이트 배선(106)과 오버랩되어 형성되는 축전기는 보전 축전기로서보다는 개구율 향상측면의 목적을 갖는다.
이 단계에서는, 소스 및 드레인 전극(112, 114)과 화소 전극(116)을 형성한 후, 상기 소스 및 드레인 전극(112, 114) 사이 구간의 완충층(110c) 및 오믹콘택층(110b)을, 상기 소스 및 드레인 전극(112, 114)과 화소 전극(116)의 패터닝(patterning) 공정에 수반되는 식각공정에서 제거하여 그 하부층을 이루는 액티브층(110a)을 노출하여 채널(CH)을 형성하는 단계를 더욱 포함한다.
상기 식각공정은 건식식각(dry etching) 방식으로 하는 것이 바람직하다.
도 5d에서는, 상기 소스 및 드레인 전극(112, 114)과 화소 전극(116)이 형성된 기판 상에, 상기 소스 전극(112)을 일부 노출시키는 소스 콘택홀(124) 및 상기 화소 전극(116)과 대응하는 면적을 가지며, 상기 화소 전극(116)을 노출시키는 오목부(132)를 가지는 보호층(122)을 형성하는 단계이다.
상기 단면도를 통해서 볼 때, 상기 오목부(132)는 화소 전극(116)상에 형성된 보호층(122)을 제거하여 형성한 것으로, 상기 화소 전극(116)은 전압 인가시 전기장을 형성하고, 이 전기장에 의해 액정이 배열되게 되므로, 상기 화소 전극(116) 상에 위치하는 보호층(122)을 제거하므로써, 화소 전극(116)에 의해 생성되는 전기장의 세기가 약화되는 것을 방지하는 것이다.
본 발명에서, 상기 화소 전극(116)을 보호층(122) 전 공정에서 형성하는 이유는, 상술한 바와 같이 축전기의 용량은 두 전극체 사이의 거리와 비례 관계이기 때문에, 화소 전극(116)과 캐패시터 전극(104) 사이 간격을 좁히기 위해서이다.
즉, 기존의 어레이 공정에서는 보호층 형성공정 다음에 화소 전극 공정이 진행되므로, 화소 전극과 캐패시터 전극 사이에는 게이트 절연막과 보호층으로 이루어진 이중층의 절연층이 개재되어, 상기 전극체 간의 거리를 좁히기 위한 방안으로, 데이터 배선물질로 이루어진 제 2의 캐패시터 전극을 형성하는 방법이 이용됨에 따라, 이러한 구조에 따른 개구율 저하를 감수해야만 했다.
그러나, 상기 본 발명에 따른 제 1 실시예에서는 화소 전극(116) 형성공정을보호층(122) 형성공정보다 선행하여 진행하므로, 별도의 제 2의 캐패시터 전극을 형성하지 않더라도 기존과 같은 수준의 보존 축전용량을 확보함과 동시에, 개구율까지 향상시킬 수 있는 효과를 가진다.
상기 보호층(122)은 절연물질로 이루어지며, 바람직하기로는 단차특성이 우수한 아크릴 수지(acriyle resin)로 형성하는 것이다.
도 5e에서는, 상기 보호층(122)이 형성된 기판 상에, 상기 게이트 배선(106) 및 캐패시터 전극(104)과 교차하는 제 2 방향으로, 상기 소스 콘택홀(124)을 통해 소스 전극(112)과 연결되는 데이터 배선(134)을 형성하는 단계이다.
상기 데이터 배선(134)은 화학적 내식성이 강하고, 기계적인 강도가 높은 몰리브덴(Mo), 니켈(Ni), 크롬(Cr), 텅스텐(W) 중 어느 한 금속으로 형성하는 것이 바람직하다.
상기 단면도에서 도시한 바와 같이, 본 발명에서는 별도의 제 2의 캐패시터 전극의 구성없이, 게이트 절연막(108)으로 이루어진 단일층을 절연체로 하고, 캐패시터 전극(104)과 화소 전극(116)을 두 전극체로 하여 보존 축전기를 구성하므로써, 기존의 보존 축전 용량 수준을 유지하면서도, 보존 축전기(C1) 형성영역을 줄일 수 있어, 기존보다 개구율을 향상시킬 수 있다.
그리고, 상기 액정표시장치용 어레이 기판을 외부회로와 연결하기 위해서는, 상기 게이트 및 데이터 배선의 끝단에 각각 게이트 및 데이터 패드를 구성하게 된다.
이하, 기술될 내용은 상기 도 5a 내지 5e에 따른 제조단계에 부합되는 게이트 및 데이터 패드부 구조에 대해서 설명한다.
도 6a 내지 6b는 상기 제 1 실시예에 따른 게이트 및 데이터 패드의 평면도 및 각 평면도별 절단선 C-C, D-D에 따라 절단한 단면을 도시한 단면도로 구성된 도면이다.
도 6a에 따른 평면도에는 게이트 배선(106)의 끝단부에 일정간격 이격되어 게이트 패드(118)가 형성되어 있고, 이 게이트 배선(106) 및 게이트 패드(118)는 게이트 링크부(136)에 의해 서로 연결되어 있다.
상기 게이트 링크부(136)와 게이트 배선(106) 및 게이트 링크부(136)와 게이트 패드(118)는 각각 게이트 배선 콘택홀(126) 및 게이트 패드 콘택홀(128)을 통해 연결된다.
상기 게이트 패드 콘택홀(128)은 도면상에서 볼 때, 좌측으로는 게이트 배선(106)과 게이트 패드(118)를 연결하고, 우측으로는 상기 게이트 패드(120)와 외부회로를 연결하는 역할을 한다.
상기 게이트 패드(118)는 상기 도 5c의 화소 전극 형성공정에서 투명도전성 물질로 이루어짐을 특징으로 하며, 상기 게이트 링크부(136)는 데이터 배선 형성공정에서 데이터 배선(미도시)과 동일물질로 형성됨을 특징으로 한다.
상기 게이트 패드(118)를 상기 화소 전극 형성공정에서 형성하는 이유는, 화소 전극(도 5c의 116)을 이루는 투명도전성 물질은 일반적으로 외부회로와의 연결을 위한 패드 전극으로 이용되고 있기 때문에, 별도의 패드 전극 구성없이 상기 게이트 패드(118)를 통해 바로 외부회로와 연결하기 위해서이다.
상기 단면도는, 상기 게이트 링크부(136)와 연결된 게이트 패드(118)부의 단면구조에 관한 것으로서, 투명기판(100) 상에는 게이트 절연막(108), 게이트 패드(118), 보호층(122), 게이트 링크부(136)가 차례대로 적층되는데, 상기 보호층(122)에는 상기 게이트 패드(118)를 일부 노출시키는 게이트 패드 콘택홀(128)이 형성되어 있어서, 상기 게이트 패드 콘택홀(128)을 통해 상기 게이트 링크부(136)는 게이트 패드(118)와 연결되어 있다.
이때, 상기 게이트 배선(106)과 게이트 패드(118)의 안정된 연결을 위하여, 상기 게이트 링크부(136)의 폭은 게이트 패드(118)폭보다 일정면적 넓게 형성하는 것이 바람직하다.
도 6b의 평면도에서는, 데이터 배선(134)이 형성되어 있고, 이 데이터 배선(134)의 끝단부와 일정간격 오버랩되어 데이터 패드(120)가 형성되어 있다.
상기 데이터 패드(120)는 상기 도 6a의 게이트 패드(118)와 동일한 공정에서 동일물질로 형성됨을 특징으로 한다.
즉, 상기 데이터 패드(120)는 화소 전극(116) 형성공정에서 형성되므로, 상기 데이터 패드(120)를 형성한 다음, 상기 데이터 패드(120)와 연결되어 데이터 배선(134)을 형성하게 된다.
상기 데이터 패드(120)부에서도, 데이터 배선(134)과 데이터 패드(120)간의 안정된 연결을 위하여, 상기 데이터 패드(120)와 오버랩되는 데이터 배선(134)의 끝단부를 상기 데이터 패드(120)를 덮을 수 있는 면적을 갖도록 형성하는 것이 바람직하다.
상기 데이터 배선(134)과 데이터 패드(120)는 상기 데이터 패드 콘택홀(130)을 통해 연결되며, 상기 데이터 패드 콘택홀(130)은 상기 데이터 배선(134) 및 데이터 패드(120)간의 연결 뿐 아니라, 상기 데이터 패드(120)와 외부회로를 연결시키는 위치가 된다.
상기 단면도에서는, 투명기판(100) 상에 게이트 절연막(108), 데이터 패드(120), 보호층(122), 데이터 배선(134)이 차례대로 적층되어 있는데, 상기 보호층(122)에는 데이터 배선(134)과 데이터 패드(120)를 연결시키는 데이터 패드 콘택홀(130)이 형성되어 있다.
이와 같이, 본 발명에 따른 게이트 및 데이터 패드부 구조는 화소 전극공정을 보호층 형성공정 전에 선행하는 공정에 따라, 공정 수의 증가없이 각 패드부의 적층구조를 단순화시킬 수 있는 장점을 가진다.
이하, 상기 제 1 실시예와 보존 축전기를 다르게 구성하는 또 다른 실시예들에 대하여 설명한다.
<제 2 실시예>
도 7은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 일부 영역에 대한 평면을 도시한 평면도로서, 상기 제 1 실시예와 중복되는 설명은 생략하기로 한다.
도시한 바와 같이, 상기 제 2 실시예에 의한 보존 축전기(C2)는, 화소 영역 내에 위치하며, 투명도전성 물질로 이루어진 제 1 캐패시터 전극(202)과, 이 제 1 캐패시터 전극(202)과 연접되며, 게이트 배선(208)과 평행한 방향으로 일정간격 이격되어 평행한 방향으로 형성된 제 2 캐패시터 전극(206)과, 이 제 2 캐패시터 전극(206)과 절연체에 의해 절연되고, 전단 게이트 배선(208)과 일정면적 오버랩되며, 상기 제 1 캐패시터 전극(202)을 포함하는 화소 영역에 형성되고, 투명도전성 물질로 이루어진 화소 전극(218)에 의해 구성된다.
그리고, 상기 화소 전극(218)과 대응하는 영역에는 상기 화소 전극(218)을 노출시키는 오목부(224)가 형성되어 있다.
상기 제 2 캐패시터 전극(206)은 공통방식으로 미도시한 상부 기판의 공통전극을 통해 전압을 인가받는 방식으로 구동되고, 이 제 2 캐패시터 전극(206)과 연접되게 형성된 제 1 캐패시터 전극(202)에 전압을 인가하게 된다.
즉, 제 2 실시예에서는 투명도전성 물질로 이루어진 제 1 캐패시터 전극(202)을 구성함으로써, 개구율을 떨어뜨리지 않으면서, 보존 축전용량은 대폭 증가시킬 수 있는 효과를 가진다.
도면으로 제시하지 않았지만, 상기 제 2 캐패시터 전극(206)과 화소 전극(218) 사이에 개재된 절연체는 게이트 절연막이며, 상기 오목부(224)는 보호층에 포함된다.
또한, 상기 제 2 실시예에 의한 박막트랜지스터, 게이트 및 데이터 배선, 게이트 및 데이터 패드의 구조는 상기 제 1 실시예와 동일하게 적용할 수 있다.
이하, 상기 제 2 실시예의 제조공정에 대해서 설명한다.
도 8a 내지 8d는 상기 도 7의 액정표시장치용 어레이 기판을 제조 단계별로 도시한 평면도 및 각 평면도의 절단선 Ⅷa-Ⅷa 내지 Ⅷd-Ⅷd에 따라 각각 절단한 단면을 도시한 단면도로 구성된 도면으로, 설명의 편의상 보존 축전기를 이루는 캐패시터 전극과 화소 전극의 형성공정을 중심으로 도시하였다.
도 8a에서, 투명기판(100) 상의 화소 영역(P)에 투명도전성 물질을 이용하여, 일정면적을 가지는 제 1 캐패시터 전극(202)을 형성하는 단계이다.
상기 투명도전성 물질로는 ITO로 하는 것이 가장 바람직하다.
기존에는 개구율을 고려해서 캐패시터 전극의 면적을 개구율을 크게 떨어뜨리지 않는 범위에서 형성했지만, 상기 제 2 실시예에서는 투명도전성 물질로 제 1 캐패시터 전극(202)을 형성하므로써, 상기 제 1 실시예에서 가지는 개구율과 동일한 수준의 개구율을 유지하며, 보존 축전용량을 더욱 증가시킬 수 있는 것을 특징으로 한다.
도 8b는, 상기 제 1 캐패시터 전극(202)이 형성된 기판 상에 제 1 방향으로 게이트 전극(204)을 포함하는 게이트 배선(208) 및 상기 게이트 배선(208)과 평행한 방향으로 일정간격 이격되며, 상기 제 1 캐패시터 전극(202)과 오버랩되는 공통 방식의 제 2 캐패시터 전극(206)을 형성하는 단계이다.
이때, 단면도에서와 같이, 상기 제 2 캐패시터 전극(206)을 상기 제 1 캐패시터 전극(202)과 연접되게 구성하는 것을 특징으로 한다.
이 제 2 캐패시터 전극(206)은 공통방식으로 구동되어, 이 제 2 캐패시터 전극(206)과 연결된 제 1 캐패시터 전극(202)에 전압을 인가하는 역할을 한다.
도 8c는, 상기 게이트 배선(208) 및 제 2 캐패시터 전극(206)이 형성된 기판 상에 게이트 절연막(210)을 형성하고, 이 게이트 절연막(210) 상의 게이트 전극(204)과 대응하는 위치에 티탄, 니켈 중 어느 한 금속물질을 상부층으로 포함하는 반도체층(212)을 형성하고, 상기 반도체층(212)이 형성된 기판 상에 투명도전성 물질을 이용하여 상기 반도체층(212)과 오버랩되며, 서로 일정간격 이격된 소스 및 드레인 전극(214, 216)과, 이 드레인 전극(216)과 연결되어 화소 전극(218)을 형성하는 단계이다.
상기 단면도에서는, 상기 게이트 절연막(210) 및 반도체층(212)이 형성된 기판 상에 투명도전성 물질로 이루어진 소스 및 드레인 전극(214, 216)과 화소 전극(218)의 단면구조에 대해서 도시하였다.
상기 단계에서의 게이트 절연막(210), 반도체층(212), 채널(CH)의 형성공정은 상기 제 1 실시예에 따른 해당공정과 동일하게 적용할 수 있다.
상기 제 2 실시예에서는 투명도전성 물질을 제 1 캐패시터 전극(202)으로 하여 기존보다 화소영역에 상당한 면적을 갖도록 형성하고, 이러한 제 1 캐패시터 전극(202)에 전압을 인가할 수 있는 제 2의 캐패시터 전극(206)을 구성하므로써, 상기 평면도에서 빗살무늬로 나타낸 영역과 같이 대용량의 보존 축전기(C2)를 가짐과 동시에, 단면도에 도시된 바와 같이, 제 1 캐패시터 전극(202)은 투명도전성 물질로 이루어졌기 때문에, 보존 축전기(C2) 형성영역 중 제 2 캐패시터 전극(206) 형성영역(I)만이 개구율 감소영역이 되므로, 결론적으로 보면, 상기 제 2 실시예에서는 제 1 캐패시터 전극(202)에 대한 별도의 공정이 요구되지만, 기존보다 대용량의 보존 축전 용량을 확보하면서도 개구율을 향상시킬 수 있는 장점을 가진다.
도 8d는 상기 소스 및 드레인 전극(214, 216)과 화소 전극(218)이 형성된 기판 상에 소스 콘택홀(222) 및 오목부(224)를 가지는 보호층(220)을 형성하고, 상기 소스 콘택홀(222)을 통해 소스 전극(214)과 연결되고, 상기 게이트 배선(208) 및 제 2 캐패시터 전극(206)과 교차하는 제 2 방향으로 데이터 배선(226)을 형성하는 단계이다.
한편, 도면으로 제시하지는 않지만, 상기 제 2 실시예에 따른 게이트 및 데이터 패드는 상기 제 1 실시예와 동일한 구조를 적용할 수 있다.
이하, 본 발명에 따른 제 3 실시예에서는 상기 제 1, 2 실시예와 같이 보호층을 화소 전극 상부에 형성하는 공정을 적용하면서, 보존 축전기를 전단 게이트 방식으로 구성하는 실시예에 관한 것이다.
<제 3 실시예>
도 9는 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판의 일부 영역에 대한 평면을 도시한 평면도로서, 상기 제 1, 2 실시예와 중복되는 설명은 생략하기로 하고, 보존 축전기 구조를 중심으로 설명한다.
도시한 바와 같이, 제 1 방향으로 게이트 전극(302) 및 이 게이트 전극(302)과 다른 변에서 연장형성된 캐패시터 전극(304)과, 이 캐패시터 전극(304)을 덮으며 화소 영역상에 형성된 화소 전극(316)과, 이 화소 전극(316)에 연결되어 형성된 드레인 전극(314)과, 이 드레인 전극(314)과 일정간격 이격되어 형성된 소스 전극(312)과, 이 소스 전극(312)과 소스 콘택홀(320)에 연결된 데이터 배선(324)이 형성되어 있다.
상기 화소 전극(316)과 대응하는 영역에는 화소 전극(316)을 노출시키는 오목부(322)가 형성되어 있고, 이 오목부(322)는 화소 전극(316)의 상부에 형성된 미도시한 보호층에 형성된 것이다.
도면으로 제시하지 않았지만, 상기 캐패시터 전극(304)과 화소 전극(316) 사이에는 게이트 절연막이 개재되어 상기 빗살무늬로 나타낸 영역은 보존 축전기(C3)를 이루게 된다.
상기 제 3 실시예에서는, 전단 게이트 방식으로 보존 축전기를 구성하기 때문에, 상술한 바와 같이 공통방식 보존 축전기 구조보다 개구율 측면에서 유리하며, 화소 전극 상부에 보호층을 형성하는 구조에 의해, 캐패시터 전극과 화소 전극 사이의 절연체를 게이트 절연막 단일층으로 구성하기 때문에, 기존의 전단 게이트 방식보다 보존 축전용량을 향상시킬 수 있는 장점을 가진다.
도 10은 상기 도 9의 절단선 E-E에 따라 절단한 단면을 도시한 단면도로서, 제조공정을 포함하여 설명하기로 한다.
도시한 바와 같이, 상기 제 3 실시예에 의한 캐패시터 전극(304)은 전단 게이트 방식을 취함에 있어서, 화소 영역(P)쪽으로 일정방향 연장형성됨을 특징으로 하고, 이러한 캐패시터 전극(304)과 오버랩되는 화소 전극(316)과 보존 축전기(C3)를 이룬다.
그리고, 상기 단면도를 참조하여 상기 제 3 실시예에 따른 제조공정은, 게이트 전극(302) 및 캐패시터 전극(304)을 포함하는 게이트 배선(306)을 형성하는 단계와, 이 게이트 전극(302) 및 캐패시터 전극(304)을 포함하는 게이트 배선(306) 상에 게이트 절연막(308)을 기판 전면에 걸쳐 형성하는 단계와, 이 게이트 절연막(308)이 형성된 기판 상의 게이트 전극(302)과 대응하는 위치에 티탄, 니켈 중 어느 한 금속물질을 상부층으로 포함하는 반도체층(310)을 형성하는 단계와, 이 반도체층(310)이 형성된 기판 상에, 투명도전성 물질을 이용하여 상기 반도체층(310)과 일부 오버랩되는 드레인 전극(314)을 포함하는 화소 전극(316) 및 이 드레인 전극(314)과 일정간격 이격되는 소스 전극(312)을 형성하는 단계와; 상기 소스 및 드레인 전극(312, 314) 사이 구간에 채널(CH)을 형성하는 단계와, 상기 소스 전극(312) 및 화소 전극(316)을 각각 노출시키는 소스 콘택홀(320) 및 오목부(322)를 가지는 보호층(318)을 형성하는 단계와, 상기 소스 콘택홀(320)을 통해 소스 전극(312)과 연결되는 데이터 배선(324)을 형성하는 단계을 포함한다.
도면으로 제시하지는 않았지만, 상기 게이트 배선(306)과 데이터 배선(324)은 서로 교차하는 제 1, 2 방향으로 형성되며, 상기 게이트 및 데이터 배선(306,324)의 끝단에 형성되는 게이트 및 데이터 패드부의 구조는 상기 제 1 실시예 구조를 적용할 수 있다.
그러나, 본 발명은 상기 실시예들로 한정되지 않고, 본 발명의 취지에 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
이와 같이, 본 발명에 따른 액정표시장치용 어레이 기판에서는 게이트 배선 형성공정에서 캐패시터 전극을 형성하고, 소스 및 드레인 전극 형성공정에서, 투명도전성 물질을 이용하여 소스 및 드레인 전극과 화소 전극을 형성하고, 그 다음 공정에서 보호층을 형성하므로써, 캐패시터 전극과 화소 전극 사이의 거리를 좁힐 수 있어, 보존 축전 용량을 증가시킬 수 있으며, 이에 따라 별도의 제 2의 캐패시터 전극을 생략할 수 있으므로, 개구율을 향상시킬 수 있고, 제 2의 캐패시터 전극을 형성하는 경우에는 투명도전성 물질을 이용하여, 보존 축전용량은 대폭 증가시키면서 개구율은 기존보다 향상시킬 수 있다.
또한, 상기 제조공정을 적용하여, 전단 게이트 방식으로 캐패시터 전극을 구성하는 경우에도, 공통방식 캐패시터 전극보다 개구율은 향상시키면서, 기존의 전단 게이트 방식보다 캐패시터 전극과 화소 전극간의 거리를 좁혀, 보존 축전용량을 향상시킬 수 있으므로, 본 발명에 따른 액정표시장치용 어레이 기판에 의하면, 화질특성과 개구율 모두를 향상시킬 수 있어 제품신뢰성 및 수율이 향상되어, 고화질, 고정세 제품을 제공할 수 있는 장점을 가진다.

Claims (28)

  1. 투명기판과;
    상기 투명기판 상부에 제 1 방향으로 형성된, 게이트 전극을 포함하는 다수 개의 게이트 배선과;
    상기 게이트 배선들 간에 위치하며, 상기 게이트 배선과 평행한 방향으로 일정간격 이격되어 형성되며, 상기 게이트 배선과 동일물질로 이루어진 다수 개의 캐패시터 전극과;
    상기 게이트 배선 및 캐패시터 전극의 상부에 위치하여, 기판 전면에 걸쳐 형성된 게이트 절연막과;
    상기 게이트 절연막 상부의 상기 게이트 전극을 덮는 위치에 형성된 반도체층과,
    상기 반도체층 상부에 투명도전성 물질로 이루어지며, 상기 반도체층과 일부 오버랩되어 형성된 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 이격되어 형성된 소스 전극과;
    상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층과;
    상기 소스 콘택홀을 통해 상기 소스 전극과 연결되며, 상기 게이트 배선과 교차하는 제 2 방향으로 형성된 다수 개의 데이터 배선
    을 포함하는 액정표시장치용 어레이 기판.
  2. 투명기판과;
    상기 투명기판 상부에 화소(pixel) 단위로, 화소영역에 준하는 면적으로 형성된 다수 개의 제 1 캐패시터 전극과;
    상기 제 1 캐패시터 전극이 형성된 기판 상에 제 1 방향으로 형성된, 게이트 전극을 포함하는 다수 개의 게이트 배선과;
    상기 게이트 배선들 간에 위치하며, 상기 게이트 배선과 평행한 방향으로 일정간격 이격되어 형성되며, 상기 게이트 배선과 동일물질로 이루어지고, 상기 제 1 캐패시터 전극과 연접되는 다수 개의 제 2 캐패시터 전극과;
    상기 게이트 배선 및 제 2 캐패시터 전극의 상부에 위치하여, 기판 전면에 걸쳐 형성된 게이트 절연막과;
    상기 게이트 절연막 상부의 상기 게이트 전극을 덮는 위치에 형성된 반도체층과,
    상기 반도체층 상부에 투명도전성 물질로 이루어지며, 상기 반도체층과 일부 오버랩되어 형성된 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 이격되어 형성된 소스 전극과;
    상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층과;
    상기 소스 콘택홀을 통해 상기 소스 전극과 연결되며, 상기 게이트 배선과 교차하는 제 2 방향으로 형성된 다수 개의 데이터 배선
    을 포함하는 액정표시장치용 어레이 기판.
  3. 투명기판과;
    상기 투명기판 상부에 제 1 방향으로 형성된, 게이트 전극 및 상기 게이트 전극과 다른 변에서 연장형성된 캐패시터 전극을 포함하는 다수 개의 게이트 배선과;
    상기 게이트 배선 상부에 위치하여, 기판 전면에 걸쳐 형성된 게이트 절연막과;
    상기 게이트 절연막 상부의 상기 게이트 전극을 덮는 위치에 형성된 반도체층과,
    상기 반도체층 상부에 투명도전성 물질로 이루어지며, 상기 반도체층과 일부 오버랩되어 형성된 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 이격되어 형성된 소스 전극과;
    상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층과;
    상기 소스 콘택홀을 통해 상기 소스 전극과 연결되며, 상기 게이트 배선과 교차하는 제 2 방향으로 형성된 다수 개의 데이터 배선
    을 포함하는 액정표시장치용 어레이 기판.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 반도체층은 비정질 실리콘으로 이루어진 액티브층과, 불순물 비정질 실리콘으로 이루어진 오믹콘택층과, 티탄(Ti), 크롬(Cr) 중 어느 하나의 금속물질이 차례대로 적층된 구조로 이루어지며, 상기 소스 및 드레인 전극 사이 구간에는 상기 액티브층이 노출되어 이루어진 채널을 더욱 포함하는 액정표시장치용 어레이 기판.
  5. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 게이트 배선의 끝단에는 상기 화소 전극과 동일물질로 이루어진 게이트 패드가 형성되며, 상기 게이트 배선과 게이트 패드는 상기 데이터 배선과 동일물질로 이루어진 게이트 링크와 일정간격 오버랩되어 연결된 것을 특징으로 하는 액정표시장치용 어레이 기판.
  6. 제 5 항에 있어서,
    상기 게이트 배선 및 게이트 패드와 게이트 링크 사이에는 상기 보호층이 위치하며, 상기 보호층에는 상기 게이트 배선과 게이트 링크를 연결하는 게이트 배선 콘택홀과, 상기 게이트 링크와 게이트 패드 및 상기 게이트 패드와 외부회로를 연결하는 게이트 패드 콘택홀을 더욱 포함하는 액정표시장치용 어레이 기판.
  7. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 데이터 배선의 끝단부에서는, 상기 화소 전극과 동일물질로 이루어진 데이터 패드와 일정간격 오버랩되어 연결되는 액정표시장치용 어레이 기판.
  8. 제 7 항에 있어서,
    상기 데이터 배선과 데이터 패드 사이에는 보호층이 위치하며, 상기 보호층에는 상기 데이터 배선과 데이터 패드의 연결 및 상기 데이터 패드를 외부회로와 연결하는 데이터 패드 콘택홀이 형성되어 있는 액정표시장치용 어레이 기판.
  9. 제 7 항에 있어서,
    상기 데이터 패드와 연결되는 데이터 배선의 끝단은, 상기 데이터 패드보다 넓은 폭을 가지는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  10. 제 5 항에 있어서,
    상기 게이트 패드는 게이트 절연막 상부에 형성되는 액정표시장치용 어레이 기판.
  11. 제 7 항에 있어서,
    상기 데이터 패드는 게이트 절연막 상부에 형성되는 액정표시장치용 어레이 기판.
  12. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 투명도전성 물질은 ITO(Indium Tin Oxide)인 액정표시장치용 어레이 기판.
  13. 제 1 항 또는 제 3 항에 있어서,
    상기 화소 전극은 전단(previous) 게이트와 일정간격 오버랩되는 액정표시장치용 어레이 기판.
  14. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 소스 콘택홀은 상기 데이터 배선 상부에 위치하는 액정표시장치용 어레이 기판.
  15. 제 1 항 내지는 제 3 항 중 어느 하나의 항에 있어서,
    상기 보호층은 아크릴 수지(acrylate resin)인 액정표시장치용 어레이 기판.
  16. 투명기판을 준비하는 단계와;
    상기 투명기판 상에, 제 1 방향으로 게이트 전극을 포함하는 다수 개의 게이트 배선과, 상기 게이트 배선들 간에 일정간격 이격되게 위치하는 다수 개의 캐패시터 전극을 형성하는 단계와;
    상기 게이트 배선 및 캐패시터 전극이 형성된 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막이 형성된 기판 상에, 반도체층을 형성하는 단계와;
    상기 반도체층이 형성된 기판 상에, 투명도전성 물질을 이용하여 상기 반도체층과 일부 오버랩되는 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 일정간격 이격되는 소스 전극을 형성하는 단계와;
    상기 화소 전극 및 소스 전극이 형성된 기판 상에, 상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소전극을 노출시키는 오목부를 가지는 보호층을 형성하는 단계와;
    상기 보호층이 형성된 기판 상에, 상기 게이트 배선과 교차하는 제 2 방향으로, 상기 소스 콘택홀을 통해 소스 전극과 연결되는 다수 개의 데이터 배선을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  17. 투명기판을 준비하는 단계와;
    상기 투명기판 상에, 화소 단위로 상기 화소 영역에 준하며, 투명도전성 물질을 이용하여 다수 개의 제 1 캐패시터 전극을 형성하는 단계와;
    상기 제 1 캐패시터 전극이 형성된 기판 상에, 제 1 방향으로 게이트 전극을 포함하는 다수 개의 게이트 배선과, 상기 게이트 배선들 간에 일정간격 이격되게 위치하며, 상기 제 1 캐패시터 전극과 연접하는 다수 개의 제 2 캐패시터 전극을 형성하는 단계와;
    상기 게이트 배선 및 캐패시터 전극이 형성된 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막이 형성된 기판에 반도체층을 형성하는 단계와;
    상기 반도체층이 형성된 기판 상에, 상기 제 1 캐패시터 전극과 동일한 물질을 이용하여, 상기 반도체층과 일부 오버랩되는 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 일정간격 이격되는 소스 전극을 형성하는 단계와;
    상기 화소 전극 및 소스 전극이 형성된 기판 상에, 상기 소스 전극을 일부 노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층을 형성하는 단계와;
    상기 보호층이 형성된 기판 상에, 상기 게이트 배선과 교차하는 제 2 방향으로, 상기 소스 콘택홀을 통해 소스 전극과 연결되는 다수 개의 데이터 배선을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  18. 투명기판을 준비하는 단계와;
    상기 투명기판 상에, 제 1 방향으로 게이트 전극 및 상기 게이트 전극과 다른 변에서 연장형성된 캐패시터 전극을 포함하는 다수 개의 게이트 배선을 형성하는 단계와;
    상기 게이트 배선이 형성된 기판전면에 걸쳐 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막이 형성된 기판 상에 반도체층을 형성하는 단계와;
    상기 반도체층이 형성된 기판 상에, 투명도전성 물질을 이용하여 상기 반도체층과 일부 오버랩되는 드레인 전극을 포함하는 화소 전극 및 상기 드레인 전극과 일정간격 이격되는 소스 전극을 형성하는 단계와;
    상기 화소 전극 및 소스 전극이 형성된 기판 상에, 상기 소스 전극을 일부노출시키는 소스 콘택홀 및 상기 화소 전극과 대응하는 면적을 가지며, 상기 화소 전극을 노출시키는 오목부를 가지는 보호층을 형성하는 단계와;
    상기 보호층이 형성된 기판 상에, 상기 게이트 배선과 교차하는 제 2 방향으로, 상기 소스 콘택홀을 통해 소스 전극과 연결되는 다수 개의 데이터 배선을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  19. 제 16 항 내지 제 18 항 중 어느 하나의 항에 있어서,
    상기 반도체층을 형성하는 단계는, 비정질 실리콘(a-Si) 및 불순물 비정질 실리콘(n+ a-Si) 그리고, 티탄(Ti) 또는 크롬(Cr) 중 어느 한 금속물질을 차례대로 증착한 후, 상기 비정질 실리콘층을 일부 노출시켜 채널을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
  20. 제 16 항 내지 제 18 항 중 어느 하나의 항에 있어서,
    상기 화소 전극 및 소스 전극을 형성하는 단계에서는 투명도전성 물질을 이용하여, 상기 게이트 배선의 끝단부에서, 상기 게이트 배선과 일정간격 이격되어 게이트 패드를 형성하는 단계를 더욱 포함하고, 상기 데이터 배선을 형성하는 단계에서는 상기 게이트 배선과 게이트 패드를 연결하는 게이트 링크를 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
  21. 제 20 항에 있어서,
    상기 보호층을 형성하는 단계에서는, 상기 게이트 배선 상의 보호층에 상기 게이트 링크와 게이트 배선의 연결을 위한 게이트 배선 콘택홀과, 상기 게이트 패드 상의 보호층에 게이트 링크 및 외부회로와 게이트 패드의 연결을 위한 게이트 패드 콘택홀을 각각 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
  22. 제 16 항 내지 제 18 항 중 어느 하나의 항에 있어서,
    상기 화소 전극 및 소스 전극을 형성하는 단계에서는, 상기 데이터 배선의 끝단부와 일정간격 오버랩되는 투명도전성 물질로 이루어진 데이터 패드를 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
  23. 제 22 항에 있어서,
    상기 보호층을 형성하는 단계에서는, 상기 데이터 패드 상의 보호층에 상기 데이터 배선 및 외부회로와 데이터 패드의 연결을 위한 데이터 패드 콘택홀을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
  24. 제 22 항에 있어서,
    상기 데이터 패드와 오버랩되는 데이터 배선의 끝단부는 상기 데이터 패드보다 일정간격 넓은 폭을 가지는 액정표시장치용 어레이 기판의 제조방법.
  25. 제 16 항 내지 제 18 항 중 어느 하나의 항에 있어서,
    상기 투명도전성 물질은 ITO(Indium Tin Oxide)인 액정표시장치용 어레이 기판의 제조방법.
  26. 제 16 항 내지 제 18 항 중 어느 하나의 항에 있어서,
    상기 화소 전극은 전단(前端) 게이트와 일정간격 오버랩되는 액정표시장치용 어레이 기판의 제조방법.
  27. 제 16 항 내지 제 18 항 중 어느 하나의 항에 있어서,
    상기 소스 콘택홀은 상기 데이터 배선 상부에 위치하는 액정표시장치용 어레이 기판의 제조방법.
  28. 제 16 항 내지 제 18 항 중 어느 하나의 항에 있어서,
    상기 보호층은 아크릴 수지(acrylate resin)인 액정표시장치용 어레이 기판의 제조방법.
KR1020010029811A 2001-05-29 2001-05-29 액정표시장치용 어레이 기판 및 그의 제조방법 KR100795344B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020010029811A KR100795344B1 (ko) 2001-05-29 2001-05-29 액정표시장치용 어레이 기판 및 그의 제조방법
US10/029,167 US6819383B2 (en) 2001-05-29 2001-12-28 Forming method of liquid crystal layer using ink jet system
CNB02120490XA CN1280665C (zh) 2001-05-29 2002-05-21 液晶显示装置的阵列衬底及其制造方法
JP2002156001A JP2003043513A (ja) 2001-05-29 2002-05-29 液晶表示装置用アレー基板及びその製造方法
US10/961,081 US7333161B2 (en) 2001-05-29 2004-10-12 Forming method of liquid crystal layer using ink jet system
US12/007,212 US7548284B2 (en) 2001-05-29 2008-01-08 Forming method of liquid crystal layer using ink jet system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010029811A KR100795344B1 (ko) 2001-05-29 2001-05-29 액정표시장치용 어레이 기판 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20020090791A true KR20020090791A (ko) 2002-12-05
KR100795344B1 KR100795344B1 (ko) 2008-01-17

Family

ID=19710121

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010029811A KR100795344B1 (ko) 2001-05-29 2001-05-29 액정표시장치용 어레이 기판 및 그의 제조방법

Country Status (4)

Country Link
US (3) US6819383B2 (ko)
JP (1) JP2003043513A (ko)
KR (1) KR100795344B1 (ko)
CN (1) CN1280665C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101242032B1 (ko) * 2006-06-30 2013-03-12 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100797374B1 (ko) * 2001-06-05 2008-01-22 엘지.필립스 엘시디 주식회사 액정표시장치 및 그의 제조방법
KR20030093519A (ko) 2002-06-03 2003-12-11 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 어레이 기판
GB0302485D0 (en) * 2003-02-04 2003-03-05 Plastic Logic Ltd Pixel capacitors
KR100939560B1 (ko) * 2003-06-30 2010-01-29 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
TWI301330B (en) * 2003-07-11 2008-09-21 Chunghwa Picture Tubes Ltd Thin film transistor and fabricating method thereof
KR101012491B1 (ko) * 2003-12-04 2011-02-08 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
KR101090246B1 (ko) * 2003-12-10 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판
KR101086477B1 (ko) 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
KR101050899B1 (ko) * 2004-09-09 2011-07-20 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101107246B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
CN100368913C (zh) * 2005-01-31 2008-02-13 广辉电子股份有限公司 具有高孔径比的薄膜二极管液晶显示器
JP4572814B2 (ja) * 2005-11-16 2010-11-04 セイコーエプソン株式会社 アクティブマトリクス基板とその製造方法、及び電気光学装置並びに電子機器
US8212953B2 (en) 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101205766B1 (ko) * 2005-12-30 2012-11-28 엘지디스플레이 주식회사 액정표시장치
CN101365980B (zh) * 2006-02-10 2010-11-24 夏普株式会社 液晶显示面板和液晶显示装置
US7952099B2 (en) 2006-04-21 2011-05-31 Beijing Boe Optoelectronics Technology Co., Ltd. Thin film transistor liquid crystal display array substrate
US7847904B2 (en) 2006-06-02 2010-12-07 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic appliance
KR20080067406A (ko) 2007-01-16 2008-07-21 삼성전자주식회사 박막 트랜지스터 표시판
CN101295111B (zh) * 2007-04-29 2011-10-26 奇美电子股份有限公司 像素结构、像素阵列基板以及液晶显示装置
US8319932B2 (en) * 2007-08-10 2012-11-27 Sharp Kabushiki Kaisha Wiring board and liquid crystal display device
CN101779526A (zh) * 2007-08-10 2010-07-14 夏普株式会社 配线基板和液晶显示装置
KR101420731B1 (ko) * 2007-11-13 2014-07-17 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치
JP5226070B2 (ja) * 2008-06-25 2013-07-03 シャープ株式会社 配線基板、及び、液晶表示装置
US8021935B2 (en) * 2008-10-01 2011-09-20 Hewlett-Packard Development Company, L.P. Thin film device fabrication process using 3D template
CN102023433B (zh) * 2009-09-18 2012-02-29 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
CN102023431B (zh) * 2009-09-18 2013-06-12 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
CN102033343B (zh) * 2009-09-25 2012-09-19 北京京东方光电科技有限公司 阵列基板及其制造方法
CN102468308B (zh) * 2010-10-28 2013-12-25 京东方科技集团股份有限公司 阵列基板及其制造方法和液晶显示器
TWI446077B (zh) * 2011-08-17 2014-07-21 Chunghwa Picture Tubes Ltd 邊緣場切換式液晶顯示器之像素結構
CN103149754B (zh) * 2011-12-06 2016-08-03 上海中航光电子有限公司 薄膜晶体管液晶显示器件及其制造方法
KR20130117558A (ko) * 2012-04-18 2013-10-28 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법
CN102768991B (zh) * 2012-07-31 2015-07-15 深圳市华星光电技术有限公司 一种液晶显示装置、阵列基板及其制作方法
KR20140081413A (ko) * 2012-12-21 2014-07-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US20150185574A1 (en) * 2013-12-30 2015-07-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin-film transistor liquid crystal display device and signal line therefor
KR102185256B1 (ko) * 2013-12-31 2020-12-02 엘지디스플레이 주식회사 표시장치
CN104020619B (zh) * 2014-06-10 2017-06-16 京东方科技集团股份有限公司 像素结构及显示装置
CN105988250B (zh) * 2015-02-12 2019-08-16 群创光电股份有限公司 显示面板
KR20180110318A (ko) 2017-03-28 2018-10-10 삼성디스플레이 주식회사 표시 기판
CN208706652U (zh) * 2018-10-22 2019-04-05 京东方科技集团股份有限公司 用于有机发光显示装置的背板、有机发光显示装置
TWI811451B (zh) * 2019-01-15 2023-08-11 范文昌 顯示裝置用的導電板
CN110649046B (zh) * 2019-11-01 2022-11-25 京东方科技集团股份有限公司 像素结构及制作方法、阵列基板、显示面板

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3172840B2 (ja) * 1992-01-28 2001-06-04 株式会社日立製作所 アクティブマトリクス基板の製造方法および液晶表示装置
JP3512849B2 (ja) 1993-04-23 2004-03-31 株式会社東芝 薄膜トランジスタおよびそれを用いた表示装置
US5668650A (en) * 1993-09-06 1997-09-16 Casio Computer Co., Ltd. Thin film transistor panel having an extended source electrode
TW293093B (ko) * 1994-09-08 1996-12-11 Hitachi Ltd
JPH0887034A (ja) 1994-09-16 1996-04-02 Toshiba Corp 液晶表示装置およびその製造方法
JPH08122821A (ja) * 1994-10-28 1996-05-17 Hitachi Ltd 液晶表示装置およびその製造方法
JPH08201851A (ja) * 1995-01-31 1996-08-09 Sharp Corp アクティブマトリクス基板
JP3027541B2 (ja) * 1995-09-27 2000-04-04 シャープ株式会社 液晶表示装置
US5835177A (en) * 1995-10-05 1998-11-10 Kabushiki Kaisha Toshiba Array substrate with bus lines takeout/terminal sections having multiple conductive layers
JP3167605B2 (ja) * 1995-12-25 2001-05-21 シャープ株式会社 液晶表示素子
US6449024B1 (en) * 1996-01-26 2002-09-10 Semiconductor Energy Laboratory Co., Inc. Liquid crystal electro-optical device utilizing a polymer with an anisotropic refractive index
KR100192447B1 (ko) * 1996-05-15 1999-06-15 구자홍 액정표시장치의 제조방법
JP3396130B2 (ja) * 1996-06-03 2003-04-14 シャープ株式会社 液晶表示装置
TW479151B (en) * 1996-10-16 2002-03-11 Seiko Epson Corp Substrate for liquid crystal device, the liquid crystal device and projection-type display
JPH10133227A (ja) * 1996-10-28 1998-05-22 Hitachi Ltd 液晶表示装置およびその製造方法
US6226061B1 (en) * 1997-03-25 2001-05-01 Sharp Kabushiki Kaisha Liquid crystal display device having phase different plates
US6310669B1 (en) * 1997-05-26 2001-10-30 Mitsubishi Denki Kabushiki Kaisha TFT substrate having connecting line connect to bus lines through different contact holes
KR19990001235U (ko) * 1997-06-13 1999-01-15 오평희 Tft 액정표시소자
KR100344844B1 (ko) * 1998-07-07 2002-11-18 엘지.필립스 엘시디 주식회사 액정표시소자및그제조방법
KR100482167B1 (ko) * 1998-07-30 2005-07-18 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
JP3763381B2 (ja) * 1999-03-10 2006-04-05 シャープ株式会社 液晶表示装置の製造方法
KR100493867B1 (ko) * 1999-12-09 2005-06-10 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이기판 및 액정표시장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101242032B1 (ko) * 2006-06-30 2013-03-12 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법

Also Published As

Publication number Publication date
CN1280665C (zh) 2006-10-18
US7333161B2 (en) 2008-02-19
US20020180900A1 (en) 2002-12-05
US20080166829A1 (en) 2008-07-10
US7548284B2 (en) 2009-06-16
US6819383B2 (en) 2004-11-16
KR100795344B1 (ko) 2008-01-17
JP2003043513A (ja) 2003-02-13
CN1388405A (zh) 2003-01-01
US20050046784A1 (en) 2005-03-03

Similar Documents

Publication Publication Date Title
KR100795344B1 (ko) 액정표시장치용 어레이 기판 및 그의 제조방법
US7205570B2 (en) Thin film transistor array panel
US5694185A (en) Matrix array of active matrix LCD and manufacturing method thereof
KR101269002B1 (ko) 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
KR101250319B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판과 그 제조방법
US8218117B2 (en) Liquid crystal display and method of manufacturing the same
KR101246719B1 (ko) 횡전계형 액정표시장치용 어레이 기판 및 이의 제조 방법
US6307602B1 (en) Method for manufacturing liquid crystal display capable of preventing electrical shorts between neighboring pixel electrodes and the liquid crystal display
JP4499337B2 (ja) ２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法
US7265799B2 (en) Thin film transistor array panel and manufacturing method thereof
US20050162579A1 (en) Array substrate for a liquid crystal display device and manufacturing method of the same
KR101191442B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조 방법
KR100801153B1 (ko) 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR20020005899A (ko) 횡전계 방식의 액정 표시장치 및 그 제조방법
KR100673331B1 (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
KR101593099B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR20030054142A (ko) 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR100829786B1 (ko) 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
KR100632216B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR100807582B1 (ko) 스토리지 커패시터 및 이를 구비한 액정 표시장치
KR100626600B1 (ko) 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR100844003B1 (ko) 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR100897487B1 (ko) 액정표시소자의 어레이 기판 및 그 제조방법
KR100296554B1 (ko) 액정 표시 장치 및 그 제조 방법
KR20090091250A (ko) 액정표시장치용 어레이 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161214

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee