KR20020077026A - 반도체 기억 장치 - Google Patents

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KR20020077026A
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 반도체 기억 장치의 배선 페널티(penalty)의 발생을 감소시킨다.
어드레스 입력 회로(30)는 어드레스 신호의 입력을 수신한다. 구동 회로(31)는 어드레스 신호에 따라서 메모리 어레이를 구동한다. 신호선(32)은 어드레스 입력 회로(30)와 구동 회로(31)를 연결한다. 용장 회로(33)는 구동 회로(31)의 근방에 배치되어, 메모리 어레이에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환한다. 공급 회로(35)는 불량 라인을 나타내는 정보를 저장하는 불량 라인 정보 저장 회로(34)와 불량 라인 정보 저장 회로(34)에 저장되어 있는 정보를 신호선(32)을 통해 용장 회로(33)에 공급한다. 이러한 구성에 의해, 어드레스 신호와 불량 라인 정보를 공통의 신호선(32)에 의해서 전송하는 것이 가능하게 되어, 배선수를 감소시켜, 배선 패널티의 발생을 감소시킬 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 시프트 용장 기능을 갖는 반도체 기억 장치에 관한 것이다.
제조된 반도체 기억 장치가 불량 라인을 갖는 경우에는, 시프트 용장이라 불리는 수법에 의해 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환함으로써 정상화할 수 있다.
도 9는 시프트 용장의 개요를 설명하는 도면이다. 이 도면에 있어서, 메모리 어레이(2)는 통상 라인(2a)과 함께 용장 라인(2b)을 갖고 있고, 그 접속 관계는 디코더(1)에 의해서 관리되고 있다.
이러한 반도체 기억 장치에 있어서, 예컨대, 도 10에 도시한 바와 같이, 중앙 부분에 불량 라인이 발견되었다고 하면, 디코더(1)는 그 불량 라인보다 우측의 라인을 전부 우측으로 시프트함으로써 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 것이 가능하게 된다.
도 11은 이러한 시프트 용장을 실현하기 위한 회로도이다. 이 도면에 있어서, 어드레스 래치 회로(20)는 외부에서 입력된 어드레스 신호를 래치하여 디코드 회로(21)에 공급한다.
디코드 회로(21)는 어드레스 래치 회로(20)에 의해서 래치된 어드레스 신호를 디코드하고, 메모리 어레이의 소정의 라인을 선택하기 위한 선택 신호를 생성하여 워드 드라이버 회로(22)에 공급한다.
워드 드라이버 회로(22)는 디코드 회로(21)로부터 공급된 선택 신호에 따라서 메모리 어레이를 구동한다.
한편, 퓨즈 회로(23)는 메모리 어레이의 워드 라인의 개수에 따른 퓨즈에 의해서 구성되어 있다. 제조 후의 검사에 의해서 메모리 어레이의 소정의 워드 라인이 불량 라인인 것이 검출된 경우에는, 불량 라인의 위치(어드레스)에 따른 퓨즈를 외부의 장치에 의해서 절단(blow)함으로써 불량 라인을 나타내는 정보를 기억시킨다.
디코드 회로(24)는 퓨즈 회로(23)에 유지되어 있는 불량 라인을 나타내는 정보를 디코드하고, 워드 라인 중의 불량 라인을 지시하는 지시 신호를 생성하여 용장 회로(25)에 공급한다.
용장 회로(25)는 지시 신호에 따라서 워드 드라이버 회로(22)를 제어하여 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환시킨다.
이어서, 이상의 종래예의 동작에 관해서 설명한다.
제조 후의 검사에 의해서, 메모리 어레이의 소정의 워드 라인이 불량 라인인 것으로 검출된 경우에는 그 불량 라인에 따라서 퓨즈 회로(23)의 해당하는 퓨즈를 절단하는 작업이 행해진다.
이와 같이 하여 불량 라인에 대응하는 퓨즈가 절단된 반도체 기억 장치가 소정의 회로에 실장된 후 전원이 투입되었다고 하면, 우선, 퓨즈 회로(23)는 퓨즈의 절단 상태에 따른 신호(불량 라인을 나타내는 어드레스 신호)를 생성하여 디코드 회로(24)에 공급한다.
디코드 회로(24)는 퓨즈 회로(23)로부터 공급된 신호를 디코드하고 지시 신호를 생성하여 용장 회로(25)에 공급한다.
용장 회로(25)는 디코드 회로(24)로부터의 지시 신호를 참조하여 워드 드라이버 회로(22)를 제어함으로써, 워드 라인을 시프트하여 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환한다(도 10 참조).
시프트 용장이 완료되면, 반도체 기억 장치는 어드레스 신호의 접수를 시작하고, 어드레스 래치 회로(20)는 입력된 어드레스 신호를 래치한다.
디코드 회로(21)는 어드레스 래치 회로(20)에 의해서 래치된 어드레스 신호를 디코드하고, 선택 신호를 생성하여 워드 드라이버 회로(22)에 공급한다.
워드 드라이버 회로(22)는 용장 회로(25)로부터의 지시에 기초하여 시프트 용장을 행하고 있기 때문에, 디코드 회로(21)로부터의 선택 신호를 적절하게 시프트하여 메모리 어레이에 공급한다. 그 결과, 불량 라인을 액세스의 대상으로부터 제외함과 동시에, 불량 라인을 용장 라인으로 대체하는 것이 가능하게 된다.
도 12는 도 11에 나타내는 회로가 반도체 기판 상에 형성되는 경우의 회로 패턴의 개략을 설명하는 도면이다. 이 도면의 예에서는 메모리 어레이의 한 변을 따라서 디코드 회로와 퓨즈 회로가 배치되어 있다. 또, 디코드 회로 중, 해칭이 실시되고 있는 부분은 용장 회로이다. 또, 메모리 어레이의 우측 절반과, 좌측 절반이 각각 용장 단위이며, 각각의 단위에 불량 라인이 존재하는 경우에는 용장 라인으로 치환하는 동작이 독립적으로 실시된다.
이와 같이, 시프트 용장의 대상이 되는 메모리 어레이와 퓨즈 회로가 1대1의 관계를 갖는 경우에는, 용장 라인에 대응하는 블록을 새롭게 추가하는 것만으로 족하기 때문에, 시프트 용장을 용이하게 실현할 수 있다.
그런데, 시프트 용장을 실현하기 위해서는, 도 11에 도시한 바와 같이, 통상의 선택 배선과는 별도로, 시프트 용장용의 선택 배선을 설치할 필요가 생긴다. 특히, 디코드 회로(21), 용장 회로(25) 이후는 배선의 개수가 많기 때문에, 회로의 레이아웃에 따라서는 배선 페널티를 발생하는 경우가 있다고 하는 문제점이 있었다.
또, FCRAM(Fast Cycle Random Access Memory)와 같이, 복수의 서브 블록으로 구성되는 반도체 기억 장치의 경우, 도 13에 도시한 바와 같이, 복수의 서브 블록에서 퓨즈를 공유하는 수법을 생각할 수 있다. 여기서, 「서브 블록」이란, 용장 라인을 1개 포함하는 메모리 어레이의 단위를 말한다. 도 13에 나타내는 예에서는 해칭이 실시되고 있는 부분이 용장 회로이므로, 도면의 가로 방향으로 2개, 또, 도면의 세로 방향으로 2개의 합계 4(=2×2)개의 서브 블록에 의해서 구성되어 있다.
그리고, 이 예에서는 도면의 상하 방향으로 배치된 2개의 서브 블록이 1개의 퓨즈 회로를 공용하고 있기 때문에, 도 14에 도시한 바와 같이, 상하로 배치되는 어느 한 서브 블록의 라인에 불량이 있는 경우에는, 상하 방향으로 배치된 다른 쪽의 서브 블록도 포함시켜 시프트 용장이 실행되고 있었다. 이 도면의 예에서는, 좌측에서 4번째와 우단의 라인이 불량 라인이며, 이들 불량 라인은 좌측의 서브 블록의 좌단의 용장 라인과, 우측의 서브 블록의 좌단의 용장 라인으로 치환되고 있다.
그런데, 이와 같이 상하 방향으로 배치되는 복수의 서브 블록에서 동일한 퓨즈 회로를 공용한 경우에는, 각 서브 블록의 디코드 회로와 퓨즈 회로를 배선에 의해서 연결할 필요가 생기기 때문에, 도 13 및 도 14에 도시한 바와 같이, 서브 블록을 걸치는 배선이 필요하게 된다. 그 결과, 배선 페널티를 발생할 개연성이 높아지는 동시에, 디코더의 레이아웃이 곤란하게 된다고 하는 문제점도 있었다.
또한, 좌우 양면 타입의 메모리 레이아웃의 경우에는, 상하로 배치되는 메모리 어레이에 관해서 퓨즈 회로를 공유화할 수 있고, 그 경우에는 메모리 어레이 상에 라인을 걸칠 필요가 없다. 그러나, 이러한 수법에서는 3개 이상의 메모리 어레이에는 대응할 수 없다고 하는 문제점이 있었다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, 특히, 복수의 서브 블록을 갖는 반도체 기억 장치에 있어서, 배선 페널티가 생기는 개연성을 저감시키는 동시에, 레코더의 배치를 용이하게 하는 것을 가능하게 하는 것을 목적으로 한다.
도 1은 본 발명의 동작 원리를 설명하는 원리도이다.
도 2는 본 발명의 제1 실시예의 구성예를 나타내는 도면이다.
도 3은 도 2에 나타내는 제1 실시예의 동작을 설명하기 위한 도면이다.
도 4는 도 2에 나타내는 제1 실시예의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 제2 실시예의 구성예를 나타내는 도면이다.
도 6은 도 5에 나타내는 제2 실시예의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 제3 실시예의 구성예를 나타내는 도면이다.
도 8은 도 7에 나타내는 파선으로 둘러싸인 부분의 상세한 구성예를 나타내는 도면이다.
도 9는 종래에 있어서의 시프트 용장의 개요를 설명하기 위한 도면이다.
도 10은 종래에 있어서의 시프트 용장의 개요를 설명하기 위한 도면이다.
도 11은 종래의 반도체 기억 장치의 구성예를 나타내는 도면이다.
도 12는 도 11에 나타내는 회로가 반도체 기판 상에 형성되는 경우의 회로 패턴의 개략을 설명하는 도면이다.
도 13은 복수의 서브 블록으로 구성되는 반도체 기억 장치에 있어서의 시프트 용장의 일례를 설명하기 위한 도면이다.
도 14는 복수의 서브 블록으로 구성되는 반도체 기억 장치에 있어서의 시프트 용장의 일례를 설명하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
30 : 어드레스 입력 회로
31 : 구동 회로
32 : 신호선
33 : 용장 회로
34 : 불량 라인 정보 저장 회로
35 : 공급 회로
36 : 메모리 어레이
50 : 어드레스 래치 회로
51 : 퓨즈 회로
52 : 스위치 회로
53 : 선택 회로
54 : 디코드 회로
55 : 스위치 회로
56 : 용장 회로
57 : 워드 드라이버 회로
60a, 61a : 메모리 어레이
60b, 61b : 디코드 회로
60c, 61c : 퓨즈 회로
70 : 어드레스 래치 회로
71 : 퓨즈 회로
72 : 선택 회로
73 : 스위치 회로
74a, 75a : 디코드 회로
74b, 75b : 스위치 회로
74c, 75c : 래치 회로
74c1, 75d : 용장 회로
74e, 75e : 워드 드라이버 회로
74f, 75f : 메모리 셀
본 발명에서는, 상기 과제를 해결하기 위해서, 도 1에 도시한 시프트 용장 기능을 갖는 반도체 기억 장치에 있어서, 어드레스 신호의 입력을 수신하는 어드레스 입력 회로(30)와, 상기 어드레스 신호에 따라 메모리 어레이를 구동하는 구동 회로(31)와, 상기 어드레스 입력 회로(30)와 상기 구동 회로(31)를 연결하는 신호선(32)과, 상기 구동 회로(31)의 근방에 배치되어, 상기 메모리 어레이에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 용장 회로(33)와, 상기 불량 라인을 나타내는 정보를 저장하는 불량 라인 정보 저장 회로(34)와, 상기 불량 라인 정보 저장 회로(34)에 저장되어 있는 정보를 상기 신호선(32)을 통해 상기 용장 회로(33)에 공급하는 공급 회로(35)를 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
여기서, 어드레스 입력 회로(30)는 어드레스 신호의 입력을 수신한다. 구동 회로(31)는 어드레스 신호에 따라 메모리 어레이를 구동한다. 신호선(32)은 어드레스 입력 회로(30)와 구동 회로(31)를 연결한다. 용장 회로(33)는 구동 회로(31)의 근방에 배치되어, 메모리 어레이에 존재하는 불량 라인을 용장 라인을 포함하는다른 라인으로 치환한다. 공급 회로(35)는 불량 라인을 나타내는 정보를 저장하는 불량 라인 정보 저장 회로(34)와 불량 라인 정보 저장 회로(34)에 저장되어 있는 정보를 신호선(32)을 통해 용장 회로(33)에 공급한다.
또, 구동 회로 및 메모리 어레이를 갖는 서브 블록을 복수개 구비하는 반도체 기억 장치에 있어서, 상기 서브 블록에 존재하는 불량 라인을 나타내는 정보를 서브 블록 단위로 저장하는 불량 라인 정보 저장 회로와 상기 불량 라인 정보 저장 회로에 저장되어 있는 정보에 기초하여, 각 서브 블록에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 용장 회로를 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
여기서, 불량 라인 정보 저장 회로는 서브 블록에 존재하는 불량 라인을 나타내는 정보를 서브 블록 단위로 저장한다. 용장 회로는 불량 라인 정보 저장 회로에 저장되어 있는 정보에 기초하여, 각 서브 블록에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환한다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
도 1은 본 발명의 동작 원리를 설명하는 원리도이다. 이 도면에 도시한 바와 같이, 본 발명의 반도체 기억 장치는 어드레스 입력 회로(30), 구동 회로(31), 신호선(32), 용장 회로(33), 불량 라인 정보 저장 회로(34), 공급 회로(35) 및 메모리 어레이(36)에 의해 구성되어 있다.
여기서, 어드레스 입력 회로(30)는 외부에서 어드레스 신호의 입력을 받아, 신호선(32)을 통해 구동 회로(31)에 공급한다.
구동 회로(31)는 신호선(32)을 통해 공급된 어드레스 신호에 따라 메모리 어레이(36)를 구동한다.
신호선(32)은 어드레스 입력 회로(30)와 구동 회로(31)를 전기적으로 연결하여 어드레스 신호를 전송한다.
용장 회로(33)는 구동 회로(31)의 근방에 배치되어, 메모리 어레이(36)에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 처리를 실행한다.
불량 라인 정보 저장 회로(34)는 메모리 어레이(36)에 존재하는 불량 라인을 나타내는 정보를 저장한다.
공급 회로(35)는 불량 라인 정보 저장 회로(34)에 저장되어 있는 불량 라인을 나타내는 정보를 신호선(32)을 통해 용장 회로(33)에 공급한다.
이어서, 이상의 원리도의 동작에 관해서 설명한다.
검사에 의해서 메모리 어레이(36)에 불량 라인이 존재하는 것이 검출된 경우에는, 불량 라인 정보 저장 회로(34)에 불량 라인을 특정하기 위한 정보가 다른 장치에 의해서 저장된다. 불량 라인 정보 저장 회로(34)에는 복수의 퓨즈가 구비되어 있고, 불량 라인의 위치에 따라 해당하는 퓨즈가 절단됨으로써, 불량 라인 정보가 저장된다.
이상과 같은 조작에 의해, 불량 라인 정보 저장 회로(34)에 대하여, 불량 라인을 나타내는 정보가 저장된 상태에 있어서, 반도체 기억 장치가 소정의 회로에 실장되었다고 하자.
이러한 상태에서, 그 회로에 전원이 투입되었다고 하면, 반도체 기억 장치의 공급 회로(35)는 불량 라인 정보 저장 회로(34)로부터 불량 라인에 관한 정보를 독출하여 신호선(32)을 통해 용장 회로(33)에 공급한다. 또한, 이 때, 어드레스 입력 회로(30)의 동작은 정지되어 있고, 어드레스 신호의 입력은 중단된다.
용장 회로(33)는 신호선(32)을 통해 공급된 정보에 따라, 메모리 어레이(36)의 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 처리를 실행한다.
또, 용장 회로(33)는, 내부에 기억 회로를 구비하고 있어, 불량 라인에 관한 정보를 그 내부에 기억할 수 있기 때문에, 공급 회로(35)로부터 정보가 공급된 후에는 내부에 기억한 정보에 기초하여 용장 처리를 계속적으로 실시할 수 있다.
용장 처리가 종료되면, 어드레스 입력 회로(30)는 외부에서 어드레스 신호의 입력을 시작한다. 어드레스 입력 회로(30)로부터 입력된 어드레스 신호는 신호선(32)을 통해 구동 회로(31)에 공급된다.
구동 회로(31)는 신호선(32)을 통해 공급된 어드레스 신호에 기초하여 메모리 어레이(36)를 구동한다. 이 때, 용장 회로(33)에 의해서 시프트 용장이 실행되고 있기 때문에, 불량 라인은 액세스의 대상으로부터 제외되게 된다.
이상에 설명한 바와 같이, 본 발명에 따르면, 기동시에는, 어드레스 신호를 구동 회로(31)에 공급하기 위한 신호선(32)을 이용하여, 불량 라인 정보 저장 회로(34)로부터 불량 라인에 관한 정보를 용장 회로(33)에 공급하도록 했기 때문에, 종래의 경우에 비하여 배선의 개수를 감소시켜, 배선 페널티가 발생하는 개연성을 저감시키는 것이 가능하게 된다.
또, 기동시에 있어서 불량 라인 정보 저장 회로(34)로부터 정보를 용장 회로(33)에 공급하여, 거기에 정보를 기억하도록 했기 때문에, 기동 후에 한번만 용장 회로(33)에 정보를 공급하면 되기 때문에, 장치의 동작을 간략하게 하는 것이 가능하게 된다.
도 2는 본 발명의 실시예의 구성예를 나타내는 도면이다. 이 도면에 도시한 바와 같이, 본 발명의 반도체 기억 장치는 어드레스 래치 회로(50), 퓨즈 회로(51), 스위치 회로(52), 선택 회로(53), 디코드 회로(54), 스위치 회로(55), 용장 회로(56), 워드 드라이버 회로(57) 및 도시하지 않는 메모리 어레이에 의해 구성되어 있다.
여기서, 어드레스 래치 회로(50)는 외부에서 공급된 어드레스 신호를 래치하여 스위치 회로(52)에 공급한다.
퓨즈 회로(51)는 복수의 퓨즈에 의해 구성되어 있다. 그리고, 이들 퓨즈에 의해서, 불량 라인의 유무와, 불량 라인을 특정하기 위한 정보를 유지하고 있다.
스위치 회로(52)는 선택 회로(53)의 제어에 따라, 어드레스 래치 회로(50) 또는 퓨즈 회로(51)의 출력의 어느 한쪽을 선택하여, 디코드 회로(54)에 공급한다.
선택 회로(53)는 반도체 기억 장치의 기동시에는 퓨즈 회로(51)로부터의 출력을 선택하는 것을 지시하는 신호를 스위치 회로(52) 및 스위치 회로(55)에 공급하고, 용장 처리가 완료된 후에는 어드레스 래치 회로(50)로부터의 출력을 선택하도록 지시하는 신호를 공급한다.
디코드 회로(54)는 어드레스 래치 회로(50) 또는 퓨즈 회로(51)로부터 공급된 어드레스 신호를 디코드하고, 워드 라인을 선택하기 위한 선택 신호를 생성하여 출력한다.
스위치 회로(55)는 선택 회로(53)의 지시에 따라 디코드 회로(54)의 출력을 워드 드라이버 회로(57) 또는 용장 회로(56)에 공급한다.
용장 회로(56)는 내부에 래치 회로를 가지고 있고, 디코드 회로(54)가 퓨즈 회로(51)의 출력 신호를 디코드한 결과 얻어진 정보를 기억한다. 그리고, 이 기억한 정보에 기초하여 워드 드라이버 회로(57)를 제어하여, 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 용장 처리를 실행한다.
워드 드라이버 회로(57)는 용장 회로(56)의 제어에 따라 용장 처리를 실행하는 동시에, 어드레스 래치 회로(50)로부터 출력되어, 디코드 회로(54)에 의해서 디코드되어 얻어진 선택 신호에 따라서 메모리 어레이를 제어한다.
이어서, 이상의 실시예의 동작에 관해서 설명한다.
출하전 검사 등에 의해서 메모리 어레이에 존재하는 불량 라인이 검출된 경우에는 그 불량 라인의 위치에 따라서, 퓨즈 회로(51)의 소정의 퓨즈가 절단된다. 또, 퓨즈 회로(51)는 불량 라인의 존재의 유무를 나타내는 퓨즈와, 불량 라인의 어드레스를 특정하기 위한 퓨즈군을 갖고 있고, 불량 라인이 검출된 경우에는 전술한 불량 라인의 존재의 유무를 나타내는 워드 라인이 절단되는 동시에, 그 불량 라인의 위치에 따라서 전술한 퓨즈군이 소정의 패턴(예컨대, 어드레스값을 나타내는 2진수에 따른 패턴)으로 절단된다.
이러한 상태에서, 반도체 기억 장치가 소정의 회로에 실장된 후, 그 회로에전원이 투입되었다고 하면, 선택 회로(53)는 퓨즈 회로(51)로부터의 출력을 선택하도록 스위치 회로(52) 및 스위치 회로(55)에 지시한다.
그 결과, 도 3에 검은 선으로 나타낸 바와 같이, 퓨즈 회로(51)로부터의 출력은 스위치 회로(52)에 의해서 선택되어, 디코드 회로(54)에 공급되고, 그래서 디코드되어 선택 신호로 변환된 후, 스위치 회로(55)에 의해서 용장 회로(56)에 공급된다.
용장 회로(56)는 스위치 회로(55)로부터 공급된 용장용의 선택 신호를 내부의 래치 회로에 래치하여 유지한다. 이와 같이 하여 래치 회로에 래치된 선택 신호는 전원이 절단될 때까지 계속해서 유지된다.
이어서, 용장 회로(56)에의 선택 신호의 공급이 완료되면, 선택 회로(53)는 어드레스 래치 회로(50)로부터의 출력을 선택하도록 스위치 회로(52) 및 스위치 회로(55)에 대하여 지시한다.
그 결과, 도 4에 검은 선으로 도시한 바와 같이, 어드레스 래치 회로(50)는 외부로부터 공급된 어드레스 신호를 래치하여 스위치 회로(52)를 통해 디코드 회로(54)에 공급한다.
디코드 회로(54)는 어드레스 신호를 디코드하여 선택 신호를 생성하여 스위치 회로(55)에 출력한다.
스위치 회로(55)는 선택 회로(53)로부터의 지시에 따라, 디코드 회로(54)로부터의 출력을 워드 드라이버 회로(57)에 공급한다.
그런데, 워드 드라이버 회로(57)는 용장 회로(56)의 제어에 따라 용장 처리가 실행되고 있기 때문에, 불량 라인이 용장 라인을 포함하는 다른 라인으로 치환되고 있다. 그 결과, 불량 라인에 대한 선택 신호가 입력된 경우에는, 불량 라인으로 대체되는 다른 라인에 대하여 액세스가 이루어지게 된다.
이상에 설명한 바와 같이, 본 발명에 따르면, 반도체 기억 장치가 기동되었을 때에는, 퓨즈 회로(51)에 기억되어 있는 불량 라인에 관한 정보를 통상의 어드레스가 전송되는 경로를 이용하여 용장 회로(56)에 공급하도록 했기 때문에, 배선의 개수를 감소시킬 수 있게 된다. 그 결과, 배선 페널티가 발생할 개연성을 저하시킬 수 있게 된다.
또, 이상의 실시예에서는 용장 회로(56)에 대하여 래치 회로를 구비하고, 거기에 불량 라인에 관한 정보를 래치하도록 했기 때문에, 기동 후에 한번만 퓨즈 회로(51)로부터 데이터를 독출한 후에는 재차 독출을 하지 않고서, 계속해서 용장 처리를 실행하는 것이 가능하게 된다.
이어서, 본 발명의 제2 실시예에 관해서 설명한다.
도 5는 본 발명의 제2의 실시예의 개요를 도시한 도면이다. 이 도면에 도시한 바와 같이, 제2 실시예는 메모리 어레이(60a, 61a), 디코드 회로(60b, 61b), 퓨즈 회로(60c, 61c) 및 배선(60d, 61d)으로 구성되어 있다.
또한, 메모리 어레이(60a), 디코드 회로(60b), 퓨즈 회로(60c) 및 배선(60d) 중, 좌측에서 제1열째∼제5열째까지는 하나의 서브 블록을 형성하고, 또한, 제6열째∼제10열째까지는 다른 하나의 서브 블록을 형성하고 있다.
또, 메모리 어레이(61a), 디코드 회로(61b), 퓨즈 회로(61c) 및 배선(61d)중, 좌측에서 제1열째∼제5열째까지는 하나의 서브 블록을 형성하고, 또, 제6열째∼제10열째까지는 다른 하나의 서브 블록을 형성하고 있다.
이 예에서는, 설명을 간략하게 하기 위해 서브 블록을 4개밖에 나타내고 있지 않지만, 실제로는 5개 이상의 서브 블록이 존재하는 경우도 상정된다.
여기서, 메모리 어레이(60a, 61a)는 복수의 메모리 셀이 매트릭스형으로 배치되어 구성되어 있다.
디코드 회로(60b, 61b)는 디코드 회로와 용장 디코드 회로(해칭이 실시되는 부분)으로 구성된다. 디코드 회로는 어드레스 신호를 입력하여 디코드함으로써 선택 신호를 생성하여, 해당하는 워드 라인을 액티브 상태로 한다. 용장 디코드 회로는 퓨즈 회로(60c, 61c)에 저장되어 있는 불량 라인에 관한 정보를 독출하여 디코드하여, 시프트 용장 처리를 실행한다.
퓨즈 회로(60c, 61c)는 예컨대, 불량 라인의 존재의 유무를 나타내는 퓨즈와, 불량 라인이 존재하는 위치를 나타내는 복수의 퓨즈로 구성되어 있고, 메모리 어레이(60a, 61a)의 워드 라인에 평행한 변에 인접하여 배치되어 있다.
배선(60d, 61d)은 디코드 회로(60b, 61b)와, 퓨즈 회로(60c, 61c)를 접속하여, 이들 사이에서 정보를 전송한다.
도 6은 도 5에 나타내는 제2 실시예의 동작을 설명하는 도면이다.
이 도면에 도시한 바와 같이, 이 실시예의 경우는 퓨즈 회로가 도면의 상하 방향의 서브 블록에서는 독립적으로 설치되고, 도면의 좌우 방향의 서브 블록에서는 퓨즈 회로가 공용되어 있으므로, 상하의 서브 블록에서 독립적으로 시프트 용장을 실행할 수 있다.
예컨대, 상측의 메모리 어레이(60a)에서는 우측의 서브 블록의 좌측에서부터 제4열째가 불량 라인이라고 하면, 우측의 서브 블록뿐만 아니라 좌측의 서브 블록도 같은 식으로 좌단의 용장 라인으로 치환된다.
또, 메모리 어레이(60b)에서는 예컨대, 좌측의 서브 블록의 좌측으로부터 제3열째가 불량 라인이라고 하면, 좌측의 서브 블록뿐만 아니라 우측의 서브 블록도 같은 식으로 좌단의 용장 라인에 의해서 치환된다.
이와 같이, 도면의 상하 방향으로 배치되어 있는 서브 블록에 독립된 퓨즈 회로를 설치함으로써, 도 13에 도시한 바와 같이, 메모리 셀을 걸쳐 신호선을 배치할 필요가 없어지기 때문에, 배선 페널티의 발생을 저감시키는 것이 가능하게 된다.
또한, 이 도면의 예에서는 도면의 좌우 방향으로 배치되는 서브 블록에서 퓨즈 회로를 공용하도록 했지만, 각각이 독립된 퓨즈 회로를 구비하도록 하는 것도 가능하다.
또, 퓨즈 회로를 워드 라인에 평행한 서브 블록의 변에 인접하여 배치하도록 했기 때문에, 예컨대, 복수의 서브 블록에서 퓨즈 회로를 공용하는 경우라도, 메모리 어레이를 걸쳐 배선을 설치할 필요가 없어지기 때문에, 배선 페널티의 발생을 저감시킬 수 있다.
이어서, 본 발명의 제3 실시예에 관해서 설명한다.
도 7은 본 발명의 제3 실시예의 구성예를 나타내는 도면이다. 또, 제3 실시예는 제1 실시예와 제2 실시예를 종합한 것이다. 이 도면의 예에서는 제3 실시예는 서브 블록(65) 및 서브 블록(66)에 의해서 구성되어 있다. 또, 도 5에 도시한 바와 같이, 도면의 가로 방향으로 2개 또는 그 이상의 서브 블록을 갖는 구성으로 하여도 좋다.
도 8은 도 7에 나타내는 파선으로 둘러싸인 부분을 확대하여 도시한 도면이다. 이 도면의 예는 어드레스 래치 회로(70), 퓨즈 회로(71), 선택 회로(72), 스위치 회로(73), 디코드 회로(74a, 75a), 스위치 회로(74b, 75b), 래치 회로(74c, 75c), 용장 회로(74d, 75d), 워드 드라이버 회로(74e, 75e) 및 메모리 셀(74f, 75f)에 의해서 구성되어 있다.
또한, 어드레스 래치 회로(70)는 어드레스 래치 회로(50)에, 퓨즈 회로(71)는 퓨즈 회로(51)에, 선택 회로(72)는 선택 회로(53)에, 스위치 회로(73)는 스위치 회로(52)에, 디코드 회로(74a, 75a)는 디코드 회로(54)에, 스위치 회로(74b, 75b)는 스위치 회로(55)에, 용장 회로(74d, 75d), 워드 드라이버 회로(74e, 75e)는 워드 드라이버 회로(57)에, 래치 회로(74c, 75c)는 용장 회로(56)에 각각 대응하고 있다.
어드레스 래치 회로(70)는 서브 블록(65)의 워드 라인에 평행한 변에 인접하여 배치되어 있고, 외부에서 공급된 어드레스 신호를 래치하여, 스위치 회로(73)에 공급한다.
퓨즈 회로(71)는 어드레스 래치 회로(70)와 마찬가지로, 서브 블록(65)의 워드 라인에 평행한 변에 인접하여 배치되어 있다. 또, 퓨즈 회로(71)는 복수의 퓨즈에 의해서 구성되어 있고, 이들 퓨즈에 의해서, 불량 라인의 유무와, 불량 라인이 존재하는 경우에는 그 불량 라인을 특정하기 위한 정보를 유지하고 있다.
스위치 회로(73)는 디코드 회로(74a, 75a)로부터의 배선이 직선이 되는 위치에 배치되어, 선택 회로(72)의 제어에 따라, 어드레스 래치 회로(70) 또는 퓨즈 회로(71)의 출력의 어느 한쪽을 선택하여 디코드 회로(74a, 75a)에 공급한다.
선택 회로(72)는 반도체 기억 장치의 기동시에는 퓨즈 회로(71)로부터의 출력을 선택하는 것을 지시하는 신호를 스위치 회로(73) 및 스위치 회로(74b, 75b)에 공급하고, 용장 처리가 완료된 후에는 어드레스 래치 회로(70)로부터의 출력을 선택하도록 지시하는 신호를 공급한다.
디코드 회로(74a, 75a)는 서브 블록의 최상부에 배치되고, 어드레스 래치 회로(70) 또는 퓨즈 회로(71)로부터 공급된 어드레스 신호를 디코드하여, 워드 라인을 선택하기 위한 선택 신호를 생성하여 출력한다.
스위치 회로(74b, 75b)는 디코드 회로(74a, 75a) 아래에 배치되고, 선택 회로(72)의 지시에 따라 디코드 회로(74a, 75a)의 출력을 워드 드라이버 회로(74e, 75e) 또는 래치 회로(74c, 75c)의 어느 하나에 공급한다.
래치 회로(74c, 75c)는 스위치 회로(74b, 75b) 아래에 배치되고, 퓨즈 회로(71)로부터 공급된 정보를 래치하고 기억하여 용장 회로(74d, 75d)에 공급한다.
워드 드라이버 회로(74e, 75e)는 용장 회로(74c1, 75d) 아래에 배치되고, 래치 회로(74c, 75c)에 의해서 래치된 정보에 기초하여 용장 처리를 실행한다.
메모리 셀(74f, 75f)은 복수의 메모리 소자가 열 방향으로 배치되어 형성되어 있다.
이어서, 이상의 실시예의 동작에 관해서 설명한다.
출하전 검사 등에 의해서 메모리 셀(74f, 75f, …)에 존재하는 불량 라인이 검출된 경우에는 그 불량 라인의 위치에 따라서, 퓨즈 회로(71)의 소정의 퓨즈가 절단된다. 또, 이 절단 작업은 서브 블록 단위로 실행된다.
그리고, 전술한 경우와 같이, 퓨즈 회로(71)는 불량 라인의 존재의 유무를 나타내는 퓨즈와, 메모리 어레이의 불량 라인의 어드레스를 특정하기 위한 퓨즈군을 갖고 있어, 불량 라인이 검출된 경우에는 전술한 불량 라인의 존재의 유무를 나타내는 워드 라인이 절단되는 동시에, 그 불량 라인의 위치에 따라서 전술한 퓨즈군이 절단된다.
이러한 상태에서, 반도체 기억 장치가 소정의 회로에 실장된 후, 그 회로에 전원이 투입되었다고 하면, 각 서브 블록의 선택 회로는 퓨즈 회로로부터의 출력을 선택하도록 지시한다. 예컨대, 도 8의 예에서는 선택 회로(72)는 퓨즈 회로(71)로부터의 출력을 선택하도록 스위치 회로(73) 및 스위치 회로(74b, 75b)에 지시한다.
그 결과, 퓨즈 회로(71)로부터의 출력은 스위치 회로(73)에 의해서 선택되어 디코드 회로(74a, 75a)에 공급되고, 거기서 디코드되어 선택 신호로 변환된 후, 스위치 회로(74b, 75b)에 의해서 래치 회로(74c, 75c)에 각각 공급된다.
래치 회로(74c, 75c)는 스위치 회로(74b, 75b)에서 공급된 정보를 래치하고 유지하여 용장 회로(74d, 75d)에 공급한다.
용장 회로(74d, 75d)는 스위치 회로(74b, 75b)에서 공급된 용장용의 선택 신호를 래치하여 유지한다. 이와 같이 하여 래치된 정보는 전원이 절단될 때까지 계속해서 유지된다.
계속해서, 용장 회로(74d, 75d)에의 선택 신호의 공급이 완료되면, 선택 회로(72)는 어드레스 래치 회로(70)로부터의 출력을 선택하도록 스위치 회로(73) 및 스위치 회로(74b, 75b)에 대하여 지시한다.
그 결과, 어드레스 래치 회로(70)는 외부에서 공급된 어드레스 신호를 래치하여 스위치 회로(73)를 통해 디코드 회로(74a, 75a)에 공급한다.
디코드 회로(74a, 75a)는 어드레스 신호를 디코드하여 선택 신호를 생성하여 스위치 회로(74b, 75b)에 출력한다.
스위치 회로(74b, 75b)는 선택 회로(72)로부터의 지시에 따라, 디코드 회로(74a, 75a)로부터의 출력을 워드 드라이버 회로(74e, 75e)에 공급한다.
그런데, 워드 드라이버 회로(74e, 75e)는 용장 회로(74d, 75d)의 제어에 따라서 용장 처리를 실행하고 있기 때문에, 불량 라인이 다른 라인으로 치환되고 있다. 그 결과, 불량 라인에 대한 선택 신호가 입력된 경우에는, 불량 라인에 대체하는 다른 라인에 대하여 액세스가 이루어지게 된다. 구체적으로는, 메모리 셀(74f)이 불량 라인인 경우에, 메모리 셀(74f)에의 액세스 요구가 이루어졌을 때에는, 도시하지 않는 다른 라인의 메모리 셀에 대하여 액세스가 할당되게 된다.
이상에 설명한 바와 같이, 본 발명에 따르면, 워드 라인에 평행한 방향(도면의 상하 방향)에 배치되는 서브 블록에 대하여 독립인 퓨즈 회로를 설치하여, 각각을 독립적으로 제어하도록 했기 때문에, 도 13에 도시한 바와 같이, 메모리 셀을 걸쳐 배선을 할 필요가 없어져, 배선 페널티의 발생을 방지하는 것이 가능하게 된다.
또, 어드레스 신호를 전송하는 배선과, 용장 정보를 전송하는 배선을 공용하도록 했기 때문에, 배선의 개수를 감소시킴으로써, 전술한 경우와 같이 배선 페널티의 발생을 방지하는 것이 가능하게 된다.
또, 래치 회로를 구비하여, 그곳에 불량 라인에 관한 정보를 래치하도록 했기 때문에, 기동후에 한번만 퓨즈 회로에서 데이터를 독출한 후에는 재차 독출을 하는 일없이, 계속하여 용장 처리를 실행하는 것이 가능하게 된다.
또한, 이상의 실시예에서는 각 서브 블록 단위로 독립된 1개의 퓨즈 회로를 설치하도록 했지만, 워드 라인에 직교하는 방향으로 배치되는 복수의 서브 블록에서 1개의 퓨즈 회로를 공용하도록 하더라도 좋다. 그 경우에는 메모리 어레이의 외부에 배선을 설치하면 되므로, 종래와 같이, 메모리 어레이를 걸치는 배선을 할 필요가 없기 때문에, 그와 같은 구성에 있어서도 배선 페널티의 발생을 방지할 수 있다.
또, 워드 라인에 평행한 방향으로 배치되는 서브 블록이라도, 예컨대, 좌우 양면 타입의 배선이면, 메모리 셀 상에 걸치게 하는 일없이 배선을 할 수 있기 때문에, 배선 페널티의 발생을 방지할 수 있다. 또, 그 경우에는 워드 라인을 걸치지 않고서 제어 가능한 서브 블록은 상하 방향으로 2개까지가 되는 것은 상술한 바와 같다.
더욱이, 이상의 실시예에서는 워드 라인에 대한 용장 처리를 예로 들어 설명했지만, 본 발명은 워드 라인뿐만 아니라, 칼럼 라인 등에도 적용 가능한 것은 물론이다.
마지막으로 이상에 도시한 회로는 단지 일례이며, 본 발명이 이러한 경우에만 한정되는 것이 아님은 물론이다.
이상 설명한 바와 같이 본 발명에서는 시프트 용장 기능을 갖는 반도체 기억 장치에 있어서, 어드레스 신호의 입력을 수신하는 어드레스 입력 회로와, 어드레스 신호에 따라서 메모리 어레이를 구동하는 구동 회로와, 어드레스 입력 회로와 구동 회로를 연결하는 신호선과, 구동 회로의 근방에 배치되어, 메모리 어레이에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 용장 회로와, 불량 라인을 나타내는 정보를 저장하는 불량 라인 정보 저장 회로와 불량 라인 정보 저장 회로에 저장되어 있는 정보를 신호선을 통해 용장 회로에 공급하는 공급 회로를 설치하도록 했기 때문에, 필요한 신호선의 개수를 감소시킬 수 있어, 그 결과, 배선 페널티의 발생을 저감하는 것이 가능하게 된다.
또, 구동 회로 및 메모리 어레이를 갖는 서브 블록을 복수 구비하는 반도체 기억 장치에 있어서, 서브 블록에 존재하는 불량 라인을 나타내는 정보를 서브 블록 단위로 저장하는 불량 라인 정보 저장 회로와 불량 라인 정보 저장 회로에 저장되어 있는 정보에 기초하여, 각 서브 블록에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 용장 회로를 설치하도록 했기 때문에, 서브 블록을걸치는 배선을 제외하는 것이 가능하게 되기 때문에, 배선 페널티의 발생을 감소시킬 수 있게 된다.

Claims (10)

  1. 시프트 용장 기능을 갖는 반도체 기억 장치에 있어서,
    어드레스 신호의 입력을 수신하는 어드레스 입력 회로와,
    상기 어드레스 신호에 따라 메모리 어레이를 구동하는 구동 회로와,
    상기 어드레스 입력 회로와 상기 구동 회로를 연결하는 신호선과,
    상기 구동 회로의 근방에 배치되어, 상기 메모리 어레이에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 용장 회로와,
    상기 불량 라인을 나타내는 정보를 저장하는 불량 라인 정보 저장 회로와,
    상기 불량 라인 정보 저장 회로에 저장되어 있는 정보를 상기 신호선을 통해 상기 용장 회로에 공급하는 공급 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 공급 회로는 반도체 기억 장치가 기동된 경우에, 상기 불량 라인을 나타내는 정보를 상기 신호선을 통해 상기 용장 회로에 공급하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 용장 회로는 상기 정보를 기억하는 기억 회로를 가지고 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 구동 회로 및 메모리 어레이를 갖는 서브 블록을 복수개 구비하는 반도체 기억 장치에 있어서,
    상기 서브 블록에 존재하는 불량 라인을 나타내는 정보를 서브 블록 단위로 저장하는 불량 라인 정보 저장 회로와,
    상기 불량 라인 정보 저장 회로에 저장되어 있는 정보에 기초하여, 각 서브 블록에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환하는 용장 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 불량 라인 정보 저장 회로는 복수개의 서브 블록에서 공용되고 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 불량 라인 정보 저장 회로를 공유하고 있는 복수의 서브 블록은 상기 라인에 대하여 직교하는 방향으로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 서브 블록은 복수개의 부분으로 분할되고, 상기 용장 회로는 상기 복수개의 부분마다 용장 처리를 실행하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제4항에 있어서, 상기 불량 라인 정보 저장 회로는 상기 불량 라인과 평행한 상기 서브 블록의 한 변에 인접하여 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제4항에 있어서, 상기 용장 회로는,
    상기 서브 블록의 근방에 배치되어, 어드레스 신호의 입력을 수신하는 어드레스 입력 회로와,
    상기 어드레스 신호에 따라 서브 블록을 구동하는 구동 회로와,
    상기 어드레스 입력 회로와 상기 구동 회로를 연결하는 신호선과,
    상기 불량 라인 정보 저장 회로에 저장되어 있는 정보를 상기 신호선을 통해 상기 용장 회로에 공급하는 공급 회로
    를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 구동 회로는 상기 서브 블록의 한 변을 따라서 배치되고, 상기 신호선은 상기 구동 회로에 평행하게 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
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