TW533429B - Semiconductor memory device - Google Patents

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533429 A7 B7 五、發明説明（ 【發明所屬之技術領域】 (請先閲讀背面之注意事項再本頁) 本發明係有關半導體記憶裝置，特別係有關具移位冗 餘（Shift Redundant)機能之半導體記憶裝置。 【習知技藝】 製造出之半導體記憶裝置具不良線路時，可藉所謂移 位冗餘之手法，以包含冗餘線路之另一線路取代不良線路 而正常化。 第9圖為說明移位冗餘之概要之圖。於該圖中，具有記 f思體陣列2、一般線路2a及冗餘線路2b，且藉解碼器1管理 該等連接關係。 此種半導體記憶裝置中，譬如第1〇圖所示，於中央部 分發現不良線路時，解碼器1藉由將較該不良線路右側之線 路全移位至右側，而可以包含冗餘線路之另一線路取代不 良線路。 第11圖係一用以說明執行此種移位冗餘之電路圖。於 該圖中，位址鎖存（Address Latch)電路20鎖存由外部輸入 之位址信號，並供給於解碼器電路21。 解碼器電路21將藉位址鎖存電路2〇鎖存之位址信號解 碼，生成用以選擇記憶體陣列之預定線路之位址信號，並 供給於字組驅動器（Word Driver)電路22。 字組驅動器電路2 2因應解碼器電路2 1所供給之選擇信 號而驅動記憶體陣列。 另一方面，熔絲電路23係藉因應記憶體陣列之字組線 之數目而構成。藉製造後之檢查而檢測出記憶體陣列之預 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -4- 533429 A7 ---—____B7 五、發明説明（2 ) ^ ^—— 疋子、、且線為不良線路時，以外部裝置炫斷因應不良線路位 置（位址）之溶絲，俾記憶顯示不良線路之資訊。 f請先閲讀背面之注意事項本頁) 解碼為電路24將顯示維持於熔絲電路23之不良線路之 貝訊解碼，生成指示字組線中之不良線路之指示信號，並 供給於冗餘電路25。 几餘電路25依指示信號而控制字組驅動器電路22，並 以包含冗餘線路之另一線路取代不良線路。 接著’說明有關前述習知例之動作。 藉製造後之檢查而檢測出記憶體陣列之預定字組線為 不良線路時’依該不良線路，進行溶斷相當於嫁絲電路U 之熔絲之作業。 如此’業已溶斷對應不良線路之熔絲之半導體記憶裝 置安裝於預定電路後，若輸入電源，首先，熔絲電路23生 成一因應溶絲之溶斷狀態之信號（顯示不良線路之位址信 號），並供給於解碼器電路24。 解碼器電路24將熔絲電路23所供給之信號解碼，生成 指示信號且供給於冗餘電路25。 冗餘電路24參照來自解碼器電路24之指示信號，藉控 制字組驅動器電路22以將字組線移位，俾以包含冗餘線路 之另一線路取代不良線路（參照第10圖）。 移位冗餘結束後，半導體記憶裝置便開始位址信號之 接收’位址鎖存電路2〇則鎖存輸入之位址信號。 解碼器電路21將藉位址鎖存電路20鎖存之位址信號解 碼且生成選擇信號，並供給於字組驅動器電路22。 本紙張尺度適用中國國家標準（哪）A4規格（21〇x297公釐） 533429 五、發明説明（3 ) 因字組驅動器電路22係根據來自冗餘電路乃之指示而 進行移位冗餘，故可適當地移位來自解碼器電路2^選擇 信號，並供給於記憶體陣列。由該結果，除將不良線路由 存取對象剔除外，並可藉冗餘線路代替不良線路。 第12®係-說明第U圖戶斤示之電路形成於半導體基板 上時之電路圖之概略之圖。於該圖之例中，沿記憶體二列 之一邊配置有解碼器電路與熔絲電路。此外，解碼器電路 中，未施有陰影線（Hatching)之部分係冗餘電路。又，記憶 體陣列之右半部分與左半部分分別為冗餘單位，且，不良 線路存在於各個單位時，藉冗餘線路取代之動作可單獨實 施。 如此，成為移位冗餘對象之記憶體陣列與熔絲電路具i 對1之關係時，因僅重新追加對應冗餘線路之區塊即足夠， 故可輕易地實現移位冗餘。 【發明欲解決之課題】 然而’為實現移位冗餘，如第11圖所示，移位冗餘用 之選擇佈線需與一般的選擇佈線分開設置。特別係解碼器 電路21、冗餘電路25之後，因佈線數多，故有依電路之佈 局（Layout)而產生佈線損失（wiring Penalty)之問題點。 又，如FCRAM(快動隨機存取記憶體Fast Cycle Random Access Memory)，由多數副塊（Sub-block)構成之半 導體記憶裝置之場合，係如第13圖所示，可考慮多數副塊 共有熔絲之手法。在此，所謂「副塊」係指包含1條冗餘線 路之記憶體陣列之單位。第13圖所示之例中，因施有陰影 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

(請先閲讀背面之注意事項再本頁) -6- 533429 A7 五、發明説明（4 ) 線之部分為冗餘電路，故，係藉圖中橫向2個，又，圖中縱 向2個，2個之合計4(=2χ 2)而構成。 且’此例中，因並列於圖中上下方向之2個副塊共用i 個熔絲電路，故，如第14圖所示，並列於上下之任一副塊 之線路不良時，係亦包含並列於上下方向之另一方之副塊 而執行移位冗餘。此圖之例中，由左方數來第4個與右端之 線路為不良線路，且該等不良線路藉左側副塊之左端冗餘 線路與右側副塊之左端冗餘線路進行取代。 此種並列於上下方向之多數副塊共用相同之熔絲電路 時，因需藉佈線連結各副塊之解碼器電路與熔絲電路，故， 如第13圖及第14圖所示，需要橫跨副塊之佈線。由該結果， 具以下問題點，即，不但產生佈線損失之或然率提高，且 I 解碼器之佈局變為困難。 此外，展開型（Spread Type)之記憶體佈局（Mem〇ry Layout)之場合中，並列於上下之記憶體陣列可共有熔絲電 路，此時，不需使線路橫跨於記憶體陣列上。然而，此種 手法具無法對應3個以上之記憶體陣列之問題點。 本發明係有鑑於前述問題點而作成者，其目的係在 於，尤其於具多數副塊之半導體記憶裝置中，減低產生佈 線損失之或然率，並可使記錄器之配置變為容易。 【用以解決課題之手段】 本發明為解決前述課題，故提供一種半導體記憶裝 置’係第1圖所示之具移位冗餘機能者，該半導體記憶裝置 包含有:位址輸入電路30,係用以接收位址信號之輸入者； 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

-7- 533429 A7 B7 五、發明説明（ 驅動電路3 1，係用以因應前述位址信號而驅動記憶體陣列 者；信號線32，係用以連結前述位址輸入電路3〇與前述驅 動電路31者，几餘電路33,係配置於前述驅動電路31附近， 且用以藉包含冗餘線路之另一線路取代存在於前述記憶體 陣列之不良線路者；不良線路資訊儲存電路34，係用以儲 存頦示刖述不良線路之資訊者；及供給電路3 5，係用以將 儲存於七述不良線路資訊儲存電路34之資訊，經由前述信 唬線32而供給於前述冗餘電路33者。 在此，位址輸入電路30接收位址信號之輸入。驅動電 路31因應位址信號而驅動記憶體陣列。信號線”連結位址 輸入電路30與驅動電路31。冗餘電路33配置於驅動電路^ 附近，並藉包含冗餘線路之另一線路取代存在於記憶體陣 列之不良線路。供給電路35將儲存顯示不良線路之資訊之 不良線路資訊儲存電路34，與儲存於不良線路資訊儲存電 之資Λ，經由#號線3 2而供給於冗餘電路3 3。 又，提供一種半導體記憶裝置，係具備多數個具有驅 動電路及記憶體陣狀副塊者，該半導體記憶裝置包含 有不良線路資訊儲存電路，係用以將顯示存在於前述副 塊之不良線路之資訊儲存於副塊單位者··及冗餘電路，係 用以根據儲存於前述不良線路資訊儲存電路之資訊，而藉 含冗餘線路之另一線路取代存在於各副塊之不良料 在此’不良線路資訊儲存電路將顯示存在於副塊之不 良線路之資訊儲存於副塊單位。冗餘電路根據儲存於不良 I紙張尺度適規格（膽297公^

A7 五、發明説明ΓΠ " ~ 、、路資Λ儲存電路之資訊，而藉包含冗餘線路之另一線路 取代存在各副塊之不良線路。 【簡單之圖示說明】 第1圖··說明本發明動作原理之原理圖。 第2圖·例示本發明第1實施型態之構造。 第3圖·說明第2圖所示之第1實施型態之動作。 第4圖·說明第2圖所示之第1實施型態之動作。 第5圖：例示本發明第2實施型態之構造。 第6圖·說明第5圖所示之第2實施型態之動作。 第7圖：例示本發明第3實施型態之構造。 第8圖：例示第7圖所示之虛線所圍繞之部分的詳細構 造。 第9圖：說明習知之移位冗餘之概要。 第1 〇圖：說明習知之移位冗餘之概要。 第11圖：例示習知之半導體記憶裝置之構造。 第12圖：說明第U圖所示之電路形成於半導體基板上 時之電路圖之概略。 第13圖··說明由多數副塊構成之半導體記憶裝置中之 移位冗餘之一例。 第14圖：說明由多數副塊構成之半導體記憶裝置中之 移位冗餘之一例。 【發明之實施型態】 以下，參照附圖說明本發明之實施型態。 第1圖為說明本發明之動作原理之原理圖。如該圖所 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公箸）

t (聲先閲讀背面之注意事項再本頁) .訂— -9- 533429 A7 B7 五、發明説明（ 示，本發明之半導體記憶裝置，係由位址輸入電路30、驅 動電路31、信號線32、冗餘電路33、不良線路資訊儲存電 路34、供給電路35及記憶體陣列36構成。 在此，位址輸入電路30由外部接收位址信號之輸入， 並透過信號線32而供給於驅動電路3 i。 驅動電路3 1因應透過信號線32而供給之位址信號驅動 記憶體陣列36。 #號線32電性連結位址輸入電路3〇與驅動電路31，並 傳送位址信號。 冗餘電路33配置於驅動電路31附近，並執行以包含冗 餘線路之另一線路取代存在於記憶體陣列36之不良線路之 處理。 不良線路資訊儲存電路34係，儲存顯示存在於記憶體 陣列36之不良線路之資訊。 供給電路35係，將儲存於不良線路資訊儲存電路“之 不良線路之資訊，經由信號線32而供給於冗餘電路Μ。 接著，說明以上原理圖之動作。 ，檢查而檢測出於記憶體陣列36存有不良線路時，用 X界疋不良線路之貧訊係藉另一裝置而儲存於不良線路資 訊儲存電路34。不良線路資訊儲存電路34上具備有多數炫 絲’且藉溶斷相當於因應不良線路之位置之溶絲 不良線路資訊。 4存 藉如上之操作，於不良線路資訊儲存電路34業已儲 顯示不良線路之資訊之狀態中，將半導體記憶裝置安 本紙張尺度顧巾

----- •* (請先閲讀背面之注意事項再本頁) 訂， -10- 訊 因 533429 五、發明説明（ 預定之電路。 於此狀態中，若於該電路輸入電源，半導體記憶裝置 之供給電路35將由不良線路資訊儲存電路34讀出有闕不良 線邛之貝吼，並經由信號線32而供給於冗餘電路B。此外， 此時位址輸入電路30之動作停止，且位址信號之輪入中斷。 冗餘電路33因應透過信號線32而供給之資訊，執行以 包含冗餘線路之另一線路取代記憶體陣列％之不良線路之 處理。 又，冗餘電路33係，於内部具備有記憶電路且，因 可將有關不良線路之資訊記憶於其内部，故由供給電㈣ 供給資訊後’可根據記憶於内部之資訊而連續地實施冗餘 處理。 冗餘處理結束後’位址輸入電路3〇開始由外部輸入位 址信號。由位址輸入電路3〇輪入之位址信號，係經由信號 線32而供給於驅動電路3 ^。 驅動電路3他據經由信號線32而供給之位址信號驅動 β己憶體陣列36。此時’因藉冗餘電路33執行移位冗餘，故 可將不良線路由存取對象剔除。 如前述說明，依本發明，於起動時，因利用用以將位 址仏號供給於驅動電路31之信號線32,且由不良線 儲存電路34將有關不良線路之資訊供給於冗餘電路η，西 :可車乂習知減少佈線之數目，並減低佈線損失發生之或然 率。 (動時’因由不良線路資訊儲存電路34將資訊供 ί紙張尺度顧t關

-11- 533429 五、發明説明（9 ) 給於冗餘電路33，且將資訊記憶於該處，故起動後僅需提 供1次貧訊至冗餘電路33 ,因此可使裝置之動作簡略化。 第2圖為例示本發明實施型態之構造之圖。如該圖所 不，本發明之半導體記憶裝置係由位址鎖存電路5〇、熔絲 電路51、切換（Switch)電路52、選擇電路53、解碼器電路 54、切換電路55、冗餘電路56、字組驅動器電路57及無圖 示之記憶體陣列構成。 在此，位址鎖存電路50鎖存由外部供給之位址信號， 並供給於切換電路52。 熔絲電路51係藉多數熔絲構成。且，藉該等熔絲維持 不良線路之有無與用以界定不良線路之資訊。 切換電路52依照選擇電路53之控制，選擇位址鎖存電 路50或熔絲電路51之輸出之任一方，並供給於解碼器電路 54 ° 選擇電路53係，於半導體記憶裝置起動時，將指示選 擇來自熔絲電路51之輸出之信號供給於切換電路52及切換 電路55，並於冗餘處理結束後，供給一指示選擇來自位址 鎖存電路50之輸出之信號。 解碼器電路54將位址鎖存電路50或熔絲電路51所供給 之位址信號解碼，並生成用以選擇字組線之選擇信號並將 之輸出。 切換電路55依選擇電路53之指示，而將解碼器電路54 之輸出供給於字組驅動器電路57或冗餘電路56。 冗餘電路56係，内部具有鎖存電路，並記憶解碼器電

............— - ί (請先閲讀背面之注意事項本頁) •訂丨 參— -12- 533429 五 、發明説明（l〇 路54將溶絲電路51之輸出信號解竭之結果所得的資訊。 且，根據此記憶之資訊控制字組驅動器電路57，並執行藉 包含冗餘線路之另-線路取代不良線路之冗餘處理。a 字組驅動器電路57依冗餘電路56之控制而執行冗餘處 理並由位址鎖存電路50輸出，且，因應藉解碼器電路54解 碼所得之選擇信號而控制記憶體陣列。 接著，說明前述實施型態之動作。 藉出貨前之檢查等而檢測出於記憶體陣列存有不良線 路時’依該不良線路之位置而熔斷熔絲電路51之預定熔 絲。此外，炫絲電路51具有用以顯示不良線路是否存在之 熔絲’與用以界定不良線路之位址之溶絲群，而檢測出不 良線路時，除熔斷用以顯示前述不良線路是否存在之字組 線外，並依該不良線路之位置，以預定之圖形（Patt叫（譬 如，依照表示位址值之2進制之圖形）熔斷前述熔絲群。 +於此狀態中，於半導體記憶裝置安裝於預定電路後， 若於該電路輸入電源，選擇電路53便指示切換電路52及切 換電路55選擇來自熔絲電路51之輸出。 由該結果，如第3圖黑線所示，來自熔絲電路51之輸出 係藉切換電路52而選擇，並供給於解碼器電路54，在此進 行解碼並變換為選擇信號後，再藉切換電路乃而供給於冗 餘電路56。 冗餘電路5 6將切換電路5 5所供給之冗餘用選擇信號鎖 存並維持於内部之鎖存電路。如此，鎖存於鎖存電路之選 擇信號將持續維持至電源切斷。 本紙張尺度適财_家標準（CNS) A4規格⑵Qx297公爱） .........黎 **· (請先閲讀背面之注意事項本頁)

-13- 533429 A7 B7 五、發明説明（11 其次，朝冗餘電路56之選擇信號之供給結束後，選擇 電路53對切換電路52及切換電路55指示選擇來自位址鎖存 電路5〇之輸出。 由该結果，如第4圖黑線所示，位址鎖存電路5〇鎖存由 外部供給之位址信號，並透過切換電路52而供給於解碼器 電路54。 解碼器電路54將位址信號解碼並生成選擇信號，且輸 出於切換電路55。 切換電路55依照來自選擇電路53之指示，將來自解碼 器電路54之輸出供給於字組驅動器電路57。 然而，由於字組驅動器電路57係依冗餘電路56之控制 而執行冗餘處理，因此係藉包含冗餘線路之另一線路取代 不良線路。由該結果，對不良線路輸入選擇信號時，係對 代替不良線路之另一線路進行存取。 如鈾述說明，依本發明，於起動半導體記憶裝置時， 因有關記憶於熔絲電路51之不良線路之資訊係利用傳送一 般位址之路徑而供給於冗餘電路56，故可減少佈線之數 目。由該結果，可降低佈線損失發生之或然率。 又，前述實施型態中，因冗餘電路56具鎖存電路，且 將有關不良線路之資訊鎖存於該處，故起動後，僅需進行i 次由熔絲電路51讀出資料，之後可不進行再次讀出而繼續 執行冗餘處理。 其次’說明有關本發明第2實施型態。 第5圖表示本發明第2實施型態之概要。如該圖所示， (請先閲讀背面之注意事項 r本頁)

-14- 533429 五、發明説明（12 第2實施型態係由記憶體陣列60a、6la、解碼器電路_、 61b、炫絲電路6Ge、61e及佈線咖、_構成。 此外’記憶體陣列60a、解碼器電路⑽、炫絲電路⑹c 及佈線6咐，左邊第1列〜第5列形成！個副塊，又，第6列 〜第10列形成另一個副塊。 又’記憶體陣列61a、解碼器電路61b、炫絲電路6ic 及佈線61d中，左邊第1列〜第5列形成1個副塊，又，第6列 〜第10列形成另一副塊。 此例中，為使說明簡略化，故僅顯示4個副塊，但實際 上亦可假想存有5個以上之副塊。 在此，記憶體陣列60a、61&係構造呈矩陣狀配置。 /碼器電路60b、61b係由解碼器電路與冗餘解碼器電 路（施有陰影線之部分）構成。解碼器電路藉輸入位址信號 並解碼而生成選擇信號，並使符合之字組線為現用⑽㈣ 片、〜几餘解碼器電路讀出有關儲存於炼絲電路的〇、6 [ 之不良線路之資訊，並將之解碼，以執行移位冗餘處理。 熔絲電路60c、61c係由譬如顯示不良線路是否存在 熔絲’與顯7F不良線路存在之位置之多數溶絲構成，且 置成與記憶體陣列60a、61a之字組線平行之邊相鄰接。 佈線60d、61 d與解碼器電路6〇b、61b及炼絲電路 61c連接，並於該等之間傳送資訊。 第6圖為說明第5圖所示之第2實施型態之動作之圖。 如該圖所示，此實施型態中，因熔絲電路單獨設於 中上下方向之副塊，且圖中左右方向之副塊共用熔絲 ί c 之 配 圖 電 本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公釐）

-15- 533429 五、發明説明（l3 路故可於上下之副塊單獨執行移位冗餘。 譬如’上側之記憶體陣列60a中，若右側副塊之左邊數 來第4列為不良線路，則不僅右侧之副塊，就連左邊之副塊 亦同樣地藉左端之冗餘線路取代。 又’冗憶體陣列60b中，譬如左側副塊之左邊數來第3 列為不良線路，則不僅左側之副塊，就連右側之副塊亦同 樣地藉左端之冗餘線路取代。 如此’藉由設置與並列於圖中上下方向之副塊分開之 熔絲電路，如第13圖所示，因不需橫跨記憶胞（Mem〇ry Cell 配置信號線，故可減低佈線損失之產生。 此外’此圖之例中，雖配置於圖中左右方向之副塊共 用熔絲電路，但亦可具備各自獨自之熔絲電路。 又，因溶絲電路配置成與字組線平行之副塊之邊相鄰 接，故，譬如即使於多數副塊共用熔絲電路，亦不需橫跨 記憶體陣列設置佈線，因而可減低佈線損失之產生。 接著，說明有關本發明第3實施型態。 第7圖例示本發明第3實施型態之構造。此外，第3實施 型態係綜合第1實施型態與第2實施型態。此圖之例中，第3 貫施型悲係藉副塊65及副塊66構成。此外，如第5圖所示， 亦可構造成於圖中橫方向上具2個或2個以上之副塊。 第8圖係將第7圖所示之虛線所圍繞之部分擴大顯示之 圖。此圖之例中，係藉位址鎖存電路7〇、熔絲電路7丨、選 擇電路72、切換電路73、解碼器電路74a、75a、切換電路 74b、75b、鎖存電路74c、75c、冗餘電路74d、75d、字組 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項 本頁) -16- 533429 A7 ___B7_ 五、發明説明（Η ) 驅動器電路74e、75ef及記憶胞74f、75f構成。 此外，位址鎖存電路7〇對應位址鎖存電路5〇，熔絲電 路71對應熔絲電路51 ,選擇電路72對應選擇電路53，切換 電路73對應切換電路52，解碼器電路74a、75a對應解碼器 電路54,切換電路74b、75b對應切換電路55，冗餘電路以心 75d、字組驅動器電路75e、75e對應字組驅動器電路57，鎖 存電路74c、75c對應冗餘電路56。 位址鎖存電路70配置成與副塊65之字組線平行之邊相 鄰接，且鎖存由外部供給之位址信號，並將之供給於切換 電路73。 熔絲電路71與位址鎖存電路70同樣地配置成與副塊65 之子組線平行之邊相鄰接。此外，熔絲電路7丨係藉多數熔 絲構成，並於存有不良線路時，藉該等熔絲維持是否有不 良線路與用以界定該不良線路之資訊。 切換電路73配置於來自解碼器電路74a、75a之佈線為 直線之位置上，且依選擇電路72之控制，選擇位址鎖存電 路70或溶絲電路71之輸出之任一方，並供給於解碼器電路 74a、75a 〇 選擇電路72係，於半導體記憶裝置起動時，將指示選 擇來自溶絲電路71之輸出之信號供給於切換電路73及切換 電路74b、75b，且於冗餘處理結束後，供給指示選擇來自 位址鎖存電路70之輸出之信號。 解碼器電路74a、75a配置於副塊之最上部，並將位址 鎖存電路70或熔絲電路71所供給之位址信號解碼，且生成 本紙張尺度適用中國國家標準（q^s) Α4規格（21〇χ297公楚）

_ — . I (請先閲讀背面之注意事項本頁) -、τ· -17- 533429

選 用以選擇字組線之選擇信號並將之輸出。 鎖存電路74b、7%配置於解碼器電路74a、75a之下， 並依選擇電路72之指示，將解碼器電路74a、75a之輸出供 給於字組驅動器電路74e、75e或鎖存電路74c、75c中任一 者。 鎖存電路74c、75c配置於切換電路74b、75b之下，鎖 存並兄憶溶絲電路71所供給之資訊，且供給於冗餘電路 74d、75d。 字組驅動器電路74e、75e配置於冗餘電路74d、75d之 下，並根據藉鎖存電路74c、75c鎖存之資訊而執行冗餘處 理。 。己思胞74f、75f形成呈多數記憶零件（Memory Element) 配置於列方向。 其次，說明前述實施型態之動作。 藉出貨前之檢查等而檢測出於記憶胞74f、75f…存有 不良線路時，依該不良線路之位置，熔斷熔絲電路71之預 定溶絲。此外，此熔斷作業係以副塊單位執行。 且，與前述同樣地，熔絲電路71具有用以顯示不良線 路是否存在之熔絲，與用以界定記憶體陣列之不良線路位 址之熔絲群，且，檢測出不良線路時，除熔斷顯示前述不 良線路是否存在之字組線外，並依該不良線路之位置熔斷 前述熔絲群。 於此狀態中，於半導體記憶裝置安裝於預定之電踗 後，若於該電路輸入電源，則各副塊之選擇電路將指示 本紙張尺度適财關家標準（CNS) A4規格（21GX297公釐） (請先閱讀背面之注意事項 本頁) 訂 18- 533429 A7 _ __B7 _______ 五、發明説明（16 ) 擇來自熔絲電路之輸出。譬如，第8圖之例中，選擇電路72 指示切換電路73及切換電路74b、75b選擇來自熔絲電路71 之輸出。 由該結果，來自熔絲電路71之輸出係藉切換電路73選 擇，並供給於解碼器電路74a、75a，於該處解碼並變換為 選擇信號後，藉切換電路74b、75b分別供給於切換電路 74c 、 75c 〇 鎖存電路74c、75c鎖存並維持切換電路74b、75b所供 給之資訊，且供給於冗餘電路74d、75d。 冗餘電路74d、75d鎖存並維持切換電路74b、75b所供 給之冗餘用選擇信號。如此，業已鎖存之資訊可持續維持 至電源切斷。 其次，朝冗餘電路74d、75d之選擇信號之供給結束後， 選擇電路72指示切換電路73及切換電路74b、75b選擇來自 位址鎖存電路70之輸出。 由該結果，位址鎖存電路70鎖存由外部供給之位址信 號，並經由切換電路73供給於解碼器電路74a、75a。 解碼器電路74a、75a將位址信號解碼並生成選擇信 號，且輸出於切換電路74b、75b。 切換電路74b、75b依來自選擇電路72之指示，將來自 解碼器電路74a、75a之輸出供給於字組驅動器電路74e、 75e ° 然而，因字組驅動器電路74e、75e係依冗餘電路74d、 75d之控制而執行冗餘處理，故不良線路係藉另一線路進行 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 擎 -- (請先閲讀背面之注意事項本頁) 、". '费- -19- 533429 17 A7 B7 五、發明説明 取代。由該結果，對不良線路輸入選擇信號時，係對代替 不良線路之另一線路進行存取。具體而言，記憶胞74f為不 良線路時，對記憶胞74f進行存取要求時，存取將分配於未 圖示之另一線路之記憶胞。 如別述說明，依本發明，因對並列於與字組線平行之 方向（圖中上下方向）之副塊設置獨立之熔絲電路，且單獨 控制各個副塊，故不需如第13圖所示般地橫跨記憶胞進行 佈線，可防止佈線損失之產生。 又，因共用傳送位址信號之佈線與傳送冗餘資訊之佈 線，故藉減少佈線之數目，可與前述同樣地防止佈線損失 之產生。 又，因具備鎖存電路，且將有關不良線路之資訊鎖存 於該處，故起動後僅需進行丨次由熔絲電路讀出資料，之後 可不進行再次讀出而繼續執行冗餘處理。 此外，洳述實施型態中，雖於各副塊單位設置單獨之i 個熔絲電路，但亦可並列於與字組線垂直相交之方向上之 夕數副塊共用1個熔絲電路。此時，因可於記憶體陣列之外 部設置佈線，所以不需如習知般地進行橫跨記憶體陣列之 佈線’故此種構造亦可防止佈線損失之產生。 又，即使係並列於與字組線平行之方向上之副塊，譬 如展開型之佈線，因可不需橫跨記憶胞上而進行佈線，故 可防止佈線損失之產生。另外，此時，如前述，可不橫跨 字組線即進行控制之副塊係，於上下方向為2個。

進而，前述實施型態中，雖以對字組線進行冗餘處理

-20- 533429 釐） A7 B7 五、發明説明（W ) 為例而作說明，但本發明並不限於字組線，亦可適用於行 線（Column Line)等。 最後’以上所示之電路僅是其中一例，本發明並不限 於此種情況。 【發明之效果】 如前述說明，本發明之半導體記憶裝置係具有移位冗 餘機能者，因該半導體記憶裝置設置有以下構件，故可減 少所需之信號線數目，由該結果，可減低佈線損失之產生； 該等構件係：位址輸入電路，係用以接收位址信號之輸入 者；驅動電路，係用以因應位址信號而驅動記憶體陣列者； 信號線，係用以連結位址輸入電路與驅動電路者；冗餘電 路，係配置於驅動電路附近，且用以藉包含冗餘線路之另 一線路取代存在於記憶體陣列之不良線路者；不良線路資 訊儲存電路，係用以儲存顯示不良線路之資訊者·及供給 電路，係用以將儲存於不良線路資訊儲存電路之資訊，經 由信號線而供給於冗餘電路。 又，本發明之半導體記憶裝置係具備多數個具有 電路及記憶體陣列之副塊者’因該半導體記憶装置設置有 生故可剔除需橫跨副塊之佈線，因而可 在該等構件係:不良線路資訊儲存電路，係用 以將顯不存在於副塊之不良線路之資訊儲存 者.及冗餘電路，係用以根據儲存於 路之資訊，而藉包含冗餘線路之另-線路取代=儲存電 塊之不1線路者。 ㈣取切在於各副 本紙張尺細

-21 533429

元件標號對照表】 1...解碼器 2…記憶體陣列 2 a…一般線路 2b…冗餘線路 2 0…位址鎖存電路 21…解碼器電路 22…字組驅動器電路 23…溶絲電路 24…解碼器電路 25…冗餘電路 3 0…位址輸入電路 31 · · ·,驅 電 3 2…信號線 33···冗餘電路 34…不良線路資訊儲存電 路 35···供給電路 36…記憶體陣列 50…位址鎖存電路 51 ···溶絲電路 52…切換電路 53…選擇電路 55…切換電路 56···冗餘電路 57…字組驅動器電路 60a、61a…記憶體陣列 60b、61b…解碼器電路 60c、61c·.·熔絲電路 60d、61d···佈線 65···副塊 66···副塊 7 0…位址鎖存電路 71…溶絲電路 72·.·選擇電路 73…切換電路 74a、75a…解碼器電路 74b、75b···切換電路 74c、75c…鎖存電路 74d、75d···冗餘電路 74e、75e···字組驅動器電路 74f、75f·.·記憶胞 54···解碼器電路 -22-

Claims (1)

1. 533429 A8 B8 C8 -------D8 7T、申清專利範圍 1 · 種半^體冗憶裝置，係具有移位冗餘機能者，該半導 體記憶裝置包含有： 位址輸入電路，係用以接收位址信號之輸入者； 驅動電路，係用以因應前述位址信號而驅動記憶體 陣列者； 信號線，係用以連結前述位址輸入電路與前述驅動 電路者； 几餘電路，係配置於前述驅動電路附近，且用以藉 包含几餘線路之另一線路取代存在於前述記憶體陣列之 不良線路者； 不良線路資訊儲存電路，係用以儲存顯示前述不良 線路之資訊者；及 供給電路，係用以將儲存於前述不良線路資訊儲存 電路之賣汛，經由前述信號線而供給於前述冗餘電路者。 2·如申請專利範圍第i項之半導體記憶裝置，其中該供給 電路’於起動半導體記憶裝置時，係經由前述信號線而 將顯不W述不良線路之資訊供給於前述冗餘電路。 3.如申請專利範圍第2項之半導體記憶裝置，其中該冗餘 電路係具有-用以記憶前述資訊之記憶電路。 4· -種半導體記憶裝置，係具備多數個具有驅動電路及記 fe、體陣列之魏者，該半導體記憶裝置包含有： -不良線路資訊儲存電路，偏以將顯示存在於前述 田’m之不良線路之資訊儲存於副塊單位者··及 冗餘電路，係用以根據儲存於前述不良線路資訊儲 本^張尺度適用中國國家標準7^7^771QX297^J7--- -23- 存電路之資訊，而藉包含冗餘線路之另—線路取代存在 於各副塊之不良線路者。 5·如申請專利範圍第4項之半導體記憶裝置，射該不良 線路貧汛儲存電路係多數副塊共用。 6·=申請專利範圍第5項之半導體記憶裝置，其中該共有 則述不良線路資訊儲存電路之多數副塊，係並列於鱼前 述線路垂直相交之方向上。 7·如申請專利範圍第5項之半導體記憶裝置，其中該副塊 係劃分成乡數部分，且前述冗餘電路係於各個前述多數 部分執行冗餘處理。 8. 如申請專利範圍第4項之半導體記憶裝置，其中該不良 線路貧訊儲存電路係配置成與前述不良線路平行之前 述副塊之一邊相鄭接。 9. 如申請專利範圍第4項之半導體記憶裝置，其中該冗餘 電路係配置於前述副塊附近，且，該半導體記憶裝置並 具有： 位址輸入電路，係用以接收位址信號之輸入者； 驅動電路，係用以因應前述位址信號而驅動副塊者； k號線，係用以連結前述位址輸入電路與前述驅動 電路者；及 供給電路，係用以將儲存於前述不良線路資訊儲存 電路之資訊經由前述信號線而供給於前述冗餘電路者。 10.如申請專利範圍第8項之半導體記憶裝置，其中該驅動 系沿前述副塊之一邊配置，而，前述信號線則與前 路平行配置。 本紙張尺錢财Blik標準（CNS) Α4規格（210X297公釐)'"