KR20020037333A - 커패시터-오버-비트 메모리 셀의 형성 방법 - Google Patents

커패시터-오버-비트 메모리 셀의 형성 방법 Download PDF

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KR20020037333A
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Abstract

커패시터-오버-비트 라인 메모리 셀을 형성하는 방법이 공지된다. 한가지 실시예에서 비트라인 접촉 오프닝은 전도성 비트 라인 재료를 통해 에칭된다. 한가지 실행에서, 비트 라인 접촉 오프닝은 예비형성된 비트 라인을 통해 에칭된다. 한가지 실행에서, 비트 라인 접촉 오프닝은 비트 라인을 형성한 후에 에칭된다.

Description

커패시터-오버-비트 메모리 셀의 형성 방법{METHODS OF FORMING CAPACITOR-OVER-BIT LINE MEMORY CELLS}
반도체 공정은 반도체 구성요소를 형성하기 위해 개별의 층이 에칭되고 마스킹되는 여러 가지의 공정 단계를 갖는다. 마스크 배열은 배열이 아주 작게 빗나가도 장치에 치명적일 수가 있기 때문에 매우 중요하다. 확실히 포토마스킹 단계에서 적합한 배열은 올바른 제조를 하기 위해 매우 중요하다. 반면에 설계 규칙은 배열 에러에 대해서 많은 여유를 줄 만큼 되어 있다. 또한 특정한 공정에서 여러 단계를 최소화하거나 줄이는 목적을 갖는다. 처리 단계를 최소화하는 것은 완성된 장치에 영향을 주는 공정에러의 위험성을 줄인다.
본 발명은 커패시터-오버-비트(COB) 라인 메모리 셀의 형성 방법에 관련된다.
도 1은 본 발명의 한가지 실시예와 관련하여 한가지 처리 단계에서 반도체 웨이퍼 단편의 개략 부분도;
도 2는 도 1에 도시된 웨이퍼 단편의 상측면도;
도 3은 다른 처리 단계의 도 1에 도시된 웨이퍼 단편의 도면;
도 4는 다른 처리 단계의 도 3에 도시된 웨이퍼 단편의 도면;
도 5는 다른 처리 단계의 도 4에 도시된 웨이퍼 단편의 도면;
도 6은 도 5에 도시된 웨이퍼 단편의 상측면도;
도 7은 다른 처리 단계의 도 5에 도시된 웨이퍼 단편의 도면;
도 8은 도 7에 도시된 웨이퍼 단편의 상측면도;
도 9는 다른 처리 단계의 도 7에 도시된 웨이퍼 단편의 도면;
도 10은 도 9에 도시된 웨이퍼 단편의 상측면도;
도 11은 다른 처리 단계의 도 9에 도시된 웨이퍼 단편의 도면;
도 12는 도 11의 웨이퍼 단편의 도 10에서 12-12 선을 따르는 상측면도;
도 13은 다른 처리 단계의 도 11에 도시된 웨이퍼 단편의 도면;
도 14는 도 13에 도시된 웨이퍼 단편의 상측면도;
도 15는 다른 처리 단계의 도 13에 도시된 웨이퍼 단편의 도면;
도 16은 다른 처리 단계의 도 15에 도시된 웨이퍼 단편의 도면;
도 17은 다른 처리 단계의 도 16에 도시된 웨이퍼 단편의 도면;
도 18은 다른 처리 단계의 도 17에 도시된 웨이퍼 단편의 도면;
* 부호 설명 *
20 ... 반도체 웨이퍼 단편22 ... 반도체 기질
24 ... 단어 라인26,28,30 ... 기질 위치
27,29,31 ... 확산영역33 ... 절연 영역
40 ... 절연 캡44 ... 절연 재료층
본 발명은 반도체 메모리 어레이, 특히 특정한 COB 라인 메모리 어레이를 제조하는 방법을 개선하는데 관련된다.
본 발명의 선호되는 실시예는 첨부된 도면을 따라 참고로 설명된다.
COB 라인 메모리 셀을 만드는 방법이 공지되었다. 한가지 실시예에서, 비트 라인 접촉 오프닝은 전도성 비트 라인 재료를 통해 에칭된다. 한가지 수행에서, 비트 라인 접촉 오프닝은 예비 형성된 비트 라인를 통해 에칭된다. 한가지 실행에서, 비트 라인 접촉 오프닝은 비트 라인을 형성한 후에 에칭된다.
도 1과 도 2에 대해서 공정 과정에 있는 반도체 웨이퍼 단편은 일반적으로 (20)으로 표시되고 반도체 기질(22)을 포함한다. 본 명세서의 문맥에서 "반도체 기질"이라는 표현은 제한되지는 않지만 반도체 웨이퍼 같은(하나 혹은 다른 재료로 구성된 부피가 있는 반도체 재료 조합) 부피가 큰 반도체 재료 및 반도체 재료 층(하나 혹은 다른 재료로 구성된 부피가 있는 반도체 재료 조합)을 포함하는 반도체 재료로 구성되는 어떠한 구조를 의미하는 것으로 정의된다. "기질"이라는 용어는 제한되지는 않지만 전술된 반도체 기질을 포함하는 어떠한 지지구조를 의미한다.
여러개의 서로 이격된 단어 라인(24)은 기질(22) 위에 형성되고, 전기적인 상호교류가 요구되는 개별의 기질(26,28,30)을 형성한다. 기질 위치(28)의 반대 측면 위의 기질 위치(26,30)는 전기적 교류가 개별의 저장 커패시터에 이루어질 위치를 구성한다. 기질 위치(28)는 전기적 교류가 비트 라인에 형성될 위치를 구성한다. 선호되는 실시예에서, 기질 위치는 기질(22) 내에서 수용되는 개별의 확산 영역(27,29,31)을 구성한다.
단어 라인(24) 및 기질 위치(26,28,30)는 얕은 트렌치(trench) 절연 같은 종래의 기술로 형성될 수 있는 절연 영역(33)에 의해 다른 활성 영역으로부터 활성 영역(31)에 대해 상대적으로 형성된다. 각각의 단어 라인은 게이트(gate) 산화물 층(34), 폴리실리콘 층(36), 규화물 층(38)을 포함한다. 절연 측벽 스페이서(spacer)(42)가 제공됨에 따라 절연 캡(40)이 제공된다. 이렇게 구성되지만 하나의 단어 라인 구조이다. 또한 다른 단어 라인 구성 및(혹은) 재료가 사용될 수 있다.
도 3에 대해서, 절연 재료층(44)은 단어 라인(24)에 대해서 형성된다. 예시적인 재료는 보로포스포실리케이트(borophosphosilicate) 유리(BPSG)이다. 이러한 층은 일반적으로 평평한 최상의 표면을 제공하도록 평면화되거나 재유동된다. 전도성 비트 라인 재료 층(46)은 기질 위치(26,28,30)와 기질에 대해서 형성된다. 예시적인 재료는 전도성으로 도핑(dope)된 폴리실리콘이다. 절연 캡 층(48)은 Si3N4혹은 SiO2같은 재료로 구성될 수 있고 층(46)에 대해서 형성된다.
도 4에 대해서 패턴이 된 마스킹 층(50)은 기질(22)에 대해서 형성되고 비트 라인 패턴을 형성한다.
도 5에 대해서, 절연 캡 층(48)의 재료 및 전도성 비트 라인 재료(46)는 비트 라인(52)을 형성하도록 에칭된다. 마스킹 레이어(50)는 그 뒤에 제거된다. 도 6은 명확하게 하기 위해서 절연 캡이 제거된 비트 라인(52)의 상측면도를 도시한다.
도 7 및 도 8에 대해서 측벽 스페이서(54)는 비트라인(52)의 전도성 영역 및 절연 캡(48)에 대해서 형성된다.
도 9 및 도 10에 대해서 포토레지스트 같은 패턴이 된 마스킹 층(56)은 기질(22)에 대해서 형성되고 여러개의 오프닝(58,60,62)을 형성한다. 명확하기 하기 위해서, 오프닝(58,60,62)이 도 10에 검정 영역으로 도시되었다. 오프닝은 기질 위치(26,28,30)에 각각 형성된다. 설명된 예에서, 비트 라인(52)은 측면 폭(W)을 갖고, 오프닝(60)은 비트 라인(52) 영역의 전체 측면 폭에 대해서 형성된다.
도 11 및 도 12에 대해서, 오프닝(60) 내에서 전도성 비트 라인 재료는 비트 라인 접촉 오프닝을 형성하도록 제거된다. 선호되는 실시예에서, 기질 위치(28)는 또한 바깥쪽으로 노출되었다. 이러한 노출은 전도성 비트 라인 재료에 제거되거나 차후의 처리공정이 진행되는 동안 발생될 수 있다. 한가지 선호되는 실시예에서, 에칭은 전도성 비트 라인 재료를 통해 처리되고, 바로 다음의 확산 영역(29)에 대한 절연 층(44) 통해 처리된다. 가장 선호되는 실시예에서, 오프닝(58,62)은 오프닝(60)과 동시에 형성되고 개별의 기질 위치에 대한 커패시터 접촉 오프닝을 구성한다. 비트 라인 접촉 오프닝을 형성하기 위해 전도성 비트 라인 재료를 제거하는 것과 같은 전술된 오프닝의 형성은 궁극적으로 비트 라인을 형성하기 위해 전도성 재료를 에칭하고 패턴처리를 하기 전에 이루어질 수 있다.
도 13 및 도 14에 대해서, 전도성 상호연결 재료(64)는 개별의 기질 위치(26,28,30)와 전기적 교류를 하고 그에 대해 형성된다. 예시적인 재료는 기질위에 증착된 다음 개별의 전도성 플러그(66,68,70)를 절연하기 위해 에칭되는 전도성 도핑된 폴리실리콘이다. 도 14에 도시된 전도성 플러그(68)는 확산 영역(29)과 제거되지 않은 비트 라인 재료(46)와 전기적 교류를 한다.
대체처리가 전술된 비트 라인 접촉 오프닝과 커패시터 접촉 오프닝을 형성하기 위해 실행될 수 있다. 예를 들기 위해서, 비트 라인에 대한 스페이서가 형성된 후에(도 7), 마스킹 층은 비트 라인에 대해서 형성될 수 있고, 비트 라인의 절연 캡의 영역은 기저부 전도성 비트 라인 재료를 노출시키기 위해 제거될 수 있다. BPSG 같은 절연 재료층은 오프닝(58,60,62)에 상응하는 영역(도 10)에 대해 오프닝을 형성하는 패턴처리 단계와 함께 비트 라인 및 단어 라인에 대해 형성될 수 있다. 이러한 오프닝이 형성된 것과 함께, 분리 에칭은 바람직한 비트 라인 접촉 오프닝 및 커패시터 접촉 오프닝을 형성하기 위해 실시될 수 있다. 한가지 실시예에서, 접촉 오프닝의 에칭은 동일은 비율로 절연 층(44) 및 전도성 비트 라인 재료를 에칭하는 에칭 화학물 그리고 비트 라인 및(혹은) 단어 라인의 측벽에 및 절연 캡이 형성되는 재료에 선택적인 에칭 화학물을 사용하여 수행된다. 이것은 오프닝이 단어 라인에 일반적으로 자체 배열 되도록 형성하게 한다. 접촉 오프닝의 형성 다음에 전도성 도핑된 폴리실리콘과 같은 전도성 재료가 그 사이에 증착될 수 있으며, 오프닝 내에서 전도성 플러그를 절연하기 위해 다른 영역을 제거하거나 에칭될 수 있다. 도 15-18에 대한 처리공정이 하기 설명과 같이 이제 실행될 수 있다.
선택적으로 비트라인 형성 후와 전술된 비트라인의 절연 캡영역을 제거한 후에 BPSG 같은 절연 재료층이 형성될 수 있고 비트라인 접촉 오프닝 및 커패시터 접촉 오프닝이 그 뒤에 에칭된다. 폴리실리콘의 두꺼운 층은 기질에 대해 증착될 수 있고 오프닝 내에 증착될 수 있다. 이러한 층은 셀 절연층 및 셀 플레이트 층을 증착하는 것을 포함하는 차후 처리공정과 함께 커패시터 오프닝 내의 저장 노드(node) 층 안으로 패턴처리가 될 수 있다.
도 15에 대해서 절연 재료 층(72)은 기질에 대해서 형성되며 선호적으로 모든 접촉 오프닝(58,60,62) 내에 전도성 재료에 대해 형성된다. 예시적인 재료는 질소화물이다. 다른 재료는 하기 설명될 것인데 절연 재료의 형성된 층이 에칭될 수 있는 것에 대한 재료를 포함한다.
도 16에 대해서, 패턴 처리된 마스킹 층(74)은 기질(22)에 대해서 형성되고, 절연 재료 층(72)의 마스킹되지 않은 영역은 플러그(68)에 대한 절연 커버(76)를 형성하도록 제거된다. 이러한 제거는 또한 선호적으로 개별의 확산 영역(27,31)에 대한 전도성 상호연결 재료(64)를 노출시킨다. 층(72)의 드라이 에칭 같은 스페이서 에칭이 절연 커버를 형성해서 마스킹 단계를 제거하도록 실행될 수 있다.
도 17에 대해서, 절연 재료 층(78)은 기질(22)에 대해 형성된다. 예시적인 재료는 BPSG이다.
도 18에 대해서 한 쌍의 커패시터 오프닝(80,82)은 층(78)을 통해 에칭되는데, 선호적으로 비트 라인에 대해서 그리고 각각이 형성되는 개별의 전도성 플러그를 노출시킨다. 선호되는 실시예에서, 이러한 오프닝은 절연 커버(76)로 구성된 재료에 대해서 선택적으로 에칭된다. 또한 오프닝(80,82)은 절연 커버(76)에 자체 배열되도록 형성될 수 있으며, 그다음에는 비트 라인에 대해서이다. 한 쌍의 저장 커패시터는 오프닝(80,82) 내에 형성되며, 전도성 저장 노드 층(84), 셀 절연 층(86), 셀 플레이트 층(88)을 포함한다.
전술된 방법의 이점은 비트 라인에 대해서 자체 배열되어 배열의 정밀도에 대한 문제를 최소화하는 저장 커패시터를 제공하는 것을 포함할 수 있다. 또한 커패시터 오프닝(80,82)이 형성되는 동안 에칭 화학물은 단어라인을 둘러싸는 재료에 대해서 선택적으로 커패시터 플러그 영역을 에칭하기 위해 처리될 수 있다. 이것은 단어 라인에 대해 자체 배열되도록 저장 커패시터를 제공할 수 있다. 또한 마스크 카운트와 처리공정 단계를 줄이는 것과 같이 비트 라인 접촉 오프닝과 커패시터 접촉 오프닝을 동시에 형성하여 이러한 이점이 얻어질 수 있다. 또한 이러한 오프닝들을 동시에 형성하여 비트 접촉 오프닝 다음에 커패시터 접촉 오프닝에 형성되는 처리 기술에 대해서 배열 임계가 개선된다. 예를 들어, 하나의 COB 라인 처리 시나리오에서, 비트 라인 접촉 오프닝은 커패시터 접촉 오프닝 전에 에칭되고 그 후에 비트 라인의 부분을 형성하는 전도성 재료로 채워진다. 이러한 전도성 재료는 패턴처리되고 개별의 비트 라인에 에칭되며, BPSG의 층은 거기에 형성된다. 그런다음 커패시터 오프닝은 커패시터 오프닝의 잘못된 배열이 전도성 비트 플러그 재료를 노출시키고 치명적인 단락을 일으키는 것처럼 전도성 비트 플러그 재료에 대한 배열이 중요함 함께 BPSG를 통해 에칭되고 패턴 처리된다. 비트 라인 접촉 오프닝과 커패시터 접촉 오프닝을 동시에 에칭하여, 이러한 배열 임계는 제거되지 않는다면 감소한다.
상기 설명을 따르면 본 발명은 구성 및 방법적인 특징에 대해서 좀더 자세히 설명되었다. 그러나 본 발명은 상기 공지된 수단들은 발명을 효과적으로 실행시키기 위핸 선호되는 형태로 구성되었기 때문에 설명된 정해진 특징에만 국한되지 않는다. 그러므로 본 발명은 첨부된 청구항의 적합한 범위 내에서 변형이 가능하다.

Claims (34)

  1. COB 라인 메모리 셀을 만드는 방법은;
    기질 위치 사이에서 비트 라인과의 전기적 교류가 요구되는 기질 위치를 갖는 기질에 대해 한 쌍의 서로 이격된 단어 라인을 형성하고
    단어 라인 및 기질 위치에 대한 전도성 비트 라인 재료를 형성하고,
    전도성 비트 라인 재료를 형성한 후에, 전도성 비트 라인 재료의 최소 부분을 제거하고 상기 기질 위치를 바깥쪽으로 노출시켜 패턴 처리된 비트 라인 재료를 제공하며,
    기질 위치와 패턴 처리된 비트 라인 재료와 전기적으로 교류를 하고 기질 위치에 대한 전도성 상호연결 재료를 형성하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 단어 라인에 대한 전도산 비트 라인 재료의 형성은 패턴처리된 비트 라인 재료로부터 비트 라인을 형성하기 위해 상기 전도성 비트 라인 재료를 에칭하고 패턴처리 하는 것으로 구성되는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 전도성 비트 라인 재료의 상기 최소 부분을 제거하는 것은 상기 비트 라인을 통해 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 단어 라인에 대한 전도성 비트 라인 재료의 형성은 측면폭을 갖는 비트 라인을 형성하기 위해 상기 전도성 비트 라인 재료를 에칭하고 패턴 처리 하는 것으로 구성되며, 전도성 비트 라인 재료의 최소 부분을 제거하는 것은 비트 라인의 한 영역의 전체 측면 폭 내에서 전도성 비트 라인 재료를 제거하는 것으로 구성되는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 전도성 비트 라인 재료의 최소 영역을 제거하는 것은 전도성 비트 라인 재료를 전체적으로 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
  6. COB 라인 메모리 셀을 형성하는 방법은,
    기질 위치 사이에서 비트 라인과의 전기적 교류가 요구되는 기질 위치를 갖는 기질에 대해 한 쌍의 서로 이격된 단어 라인을 형성하고
    단어 라인 및 기질 위치에 대한 전도성 비트 라인 재료를 형성하고,
    전도성 비트 라인 재료를 형성한 후에, 전도성 비트 라인 재료의 최소 부분을 제거하고 상기 기질 위치를 바깥쪽으로 노출시켜 패턴 처리된 비트 라인 재료를 제공하며,
    기질 위치와 패턴 처리된 비트 라인 재료와 전기적으로 교류를 하고 기질 위치에 대한 전도성 상호연결 재료를 형성하고,
    비트라인과 전기적 교류가 요구되는 쌍으로 이격된 단어 라인 사이의 기질 위치와 다른 기질 위치를 노출시키는 것으로 구성되는 전도성 비트 라인 재료를 제거하며,
    상기 다른 기질 위치와 전기적 교류를 하고 상기 전도성 상호연결 재료를 형성하는 것으로 구성되는 전도성 상호연결 재료를 형성하는 것으로 구성되는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상호연결 재료에 대한 절연 재료층을 형성하고,
    다른 기질 위치에 대한 상호연결 재료를 노출시키고,
    기질에 대한 다른 절연 재료층을 형성하며,
    다른 기질 위치에 대한 다른 절연 재료층을 통해 커패시터 오프닝을 에칭하며 그에 대한 상호연결 재료를 노출시키고,
    각각의 상호연결 재료와 전기적 교류를 하고 커패시터 오프닝 내에 커패시터를 형성하는 것으로 구성되는 것을 특징으로 하는 방법.
  8. COB 라인 메모리 셀을 형성하는 방법은,
    바트 라인과 전기적 교류를 하는 것이 바람직하며 기질에 수용된 확산 영역을 갖는 기질에 대해 한 쌍의 이격된 단어 라인을 형성하고,
    단어 라인에 대해서 절연 재료 층을 형성하며,
    패턴 처리된 비트 라인을 형성한 후에, 확산 영역에 근접하도록 절연 재료 층을 통해 접촉 오프닝을 에칭하는데, 상기 에칭은 또한 패턴처리된 비트 라인의한 영역을 바깥쪽으로 노출시키고,
    확산 영역 및 패턴 처리된 비트 라인과 전기적으로 교류하며 접촉 오프닝 내에 전도성 재료를 형성하고,
    절연 재료 층에 대해서 전도성 비트 라인 재료를 형성하며,
    전도성 비트 라인 재료에 대한 절연 캡을 형성하는 것으로 구성되는데,
    접촉 오프닝 에칭은 절연 캡이 형성되는 재료에 대한 상기 전도성 비트 라인 재료 및 상기 절연 재료 층을 선택적으로 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 접촉 오프닝 에칭은 패턴 처리된 비트 라인을 통해 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서, 패턴처리된 비트 라인을 형성하는 것은;
    절연 재료 층에 대한 전도성 비트 라인 재료를 형성하고,
    전도성 비트 라인 재료에 대한 절연 캡을 형성하는 것으로 구성되는데 또한 접촉 오프닝을 형성하기 전에, 전도성 비트 라인 재료로부터 절연 캡의 한 영역을 제거하고, 절연 캡이 제거되는 전도성 비트 라인 재료를 통해 따로따로 에칭하는 것으로 구성된 접촉 오프닝 에칭을 포함하는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서, 접촉 오프닝의 에칭을 하기 전에, 절연 비트 라인 재료로부터 절연 캡의 한 영역을 제거하고, 절연 캡이 제거되는 전도성 비트 라인 재료를 통해 따로따로 선택적으로 에칭하는 것으로 구성된 접촉 오프닝 에칭을 포함하는 것을 특징으로 하는 방법.
  12. COB 라인 메모리 셀을 형성하는 방법은,
    바트 라인과 전기적 교류를 하는 것이 바람직하며 기질에 수용된 확산 영역을 갖는 기질에 대해 한 쌍의 이격된 단어 라인을 형성하고,
    단어 라인에 대해서 절연 재료 층을 형성하며,
    패턴 처리된 비트 라인을 형성한 후에, 확산 영역에 근접하도록 절연 재료 층을 통해 접촉 오프닝을 에칭하는데, 상기 에칭은 또한 패턴처리된 비트 라인의 한 영역을 바깥쪽으로 노출시키고,
    확산 영역 및 패턴 처리된 비트 라인과 전기적으로 교류하며 접촉 오프닝 내에 전도성 재료를 형성하고,
    절연 재료 층에 대해서 전도성 비트 라인 재료를 형성하는 것으로 구성되는데, 기질은 상기 확산 영역과는 다른 확산 영역을 포함하며,
    접촉 오프닝의 에칭은 상기 다른 확산 영역에 대한 다른 접촉 오프닝을 에칭하는 것으로 구성되고,
    접촉 오프닝 내에 전도성 재료를 형성하는 것은 다른 확산 영역에 대한 접촉 오프닝 내에서 전도성 재료를 형성하는 것으로 구성되는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 형성된 전도성 재료를 통해 다른 확산 영역의 개별의 각각의 것들과 전기적으로 교류하고 이러한 교류에 대한 저장 커패시터를 형성하는 것으로 구성되는 것을 특징으로 하는 방법.
  14. 제 12 항에 있어서,
    모든 접촉 오프닝 내에 전도성 재료에 대한 절연 커버링을 형성하고,
    다른 확산 영역에 대한 접촉 오프닝 내의 전도성 재료에 대해 절연 커버링의 재료를 제거하며,
    기질에 대한 절연 산화층을 형성하고, 절연 커버링 재료에 대해 선택적인 다른 확산 영역에 대한 절연 산화층을 통해 한 쌍의 커패시터 오프닝을 에칭하고,
    형성된 전도성 재료를 통해 개별의 다른 확산 영역과 전기적 교류를 하고 그 교류에 대한 저장 커패시터를 형성하는 것으로 구성되는 것을 특징으로 하는 방법.
  15. COB 라인 메모리 셀을 형성하는 방법은,
    기질에 대한 한 쌍의 이격된 단어 라인을 형성하고, 상기 단어라인은 비트 라인과 전기적 교류가 요구되는 단어 라인 사이에 있는 기질 위치를 포함하며, 상기 기질 위치는 개별의 저장 커패시터와 전기적인 교류가 요구되는 반대 측면에 있으며,
    기질 위치에 대한 절연 재료를 형성하고,
    절연 재료에 대한 패턴 처리된 비트 라인을 형성하며,
    패턴 처리된 비트 라인을 형성한 후에, 모든 기질 위치에 대한 접촉 오프닝을 형성하고,
    개별의 기질 위치와 전기적인 교류를 하고 접촉 오프닝 내에 전도성 재료를 형성하는 것으로 구성되는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 접촉 오프닝의 형성은 패턴처리된 비트 라인 재료를 통해 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서, 접촉 오프닝을 형성하는 것인 동시에 상기 접촉 오프닝을 형성하는 것으로 구성되는 것을 특징으로 하는 방법.
  18. 제 15 항에 있어서, 단어 라인의 반대 측면에 있는 기질 위치에 대한 접촉 오프닝 내에 전도성 재료와 전기적으로 교류하는 저장 커패시터를 형성하는 것으로 구성되는 것을 특징으로 하는 방법.
  19. COB 라인 메모리 라인 셀을 형성하는 방법은,
    기질에 대한 한 쌍의 이격된 단어 라인을 형성하고, 상기 단어라인은 비트 라인과 전기적 교류가 요구되는 단어 라인 사이에 있는 기질 위치를 포함하며, 상기 기질 위치는 개별의 저장 커패시터와 전기적인 교류가 요구되는 반대 측면에 있으며,
    기질 위치에 대한 절연 재료를 형성하고,
    절연 재료에 대한 패턴 처리된 비트 라인을 형성하며,
    패턴 처리된 비트 라인을 형성한 후에, 모든 기질 위치에 대한 접촉 오프닝을 형성하고,
    개별의 기질 위치와 전기적인 교류를 하고 접촉 오프닝 내에 전도성 재료를 형성하는 것으로 구성되며, 접촉 오프닝을 형성하는 것은 패턴처리된 비트 라인 재료를 노출시키는 것으로 구성되는 것을 특징으로 하는 방법.
  20. COB 라인 메모리 라인 셀을 형성하는 방법은,
    기질에 대한 한 쌍의 이격된 단어 라인을 형성하고, 상기 단어라인은 비트 라인과 전기적 교류가 요구되는 단어 라인 사이에 있는 기질 위치를 포함하며, 상기 기질 위치는 개별의 저장 커패시터와 전기적인 교류가 요구되는 반대 측면에 있으며,
    기질 위치에 대한 절연 재료를 형성하고,
    절연 재료에 대한 패턴 처리된 비트 라인을 형성하며,
    패턴 처리된 비트 라인을 형성한 후에, 모든 기질 위치에 대한 접촉 오프닝을 형성하고,
    개별의 기질 위치와 전기적인 교류를 하고 접촉 오프닝 내에 전도성 재료를 형성하는 것으로 구성되며, 접촉 오프닝을 형성하는 것은 패턴처리된 비트 라인 재료를 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
  21. COB 라인 메모리 라인 셀을 형성하는 방법은,
    기질에 대한 한 쌍의 이격된 단어 라인을 형성하고, 상기 단어라인은 비트 라인과 전기적 교류가 요구되는 단어 라인 사이에 있는 기질 위치를 포함하며, 상기 기질 위치는 개별의 저장 커패시터와 전기적인 교류가 요구되는 반대 측면에 있으며,
    기질 위치에 대한 절연 재료를 형성하고,
    절연 재료에 대한 패턴 처리된 비트 라인을 형성하며,
    패턴 처리된 비트 라인을 형성한 후에, 모든 기질 위치에 대한 접촉 오프닝을 형성하고,
    개별의 기질 위치와 전기적인 교류를 하고 접촉 오프닝 내에 전도성 재료를 형성하며,
    단어 라인의 반대 측면 위의 기질 위치에 대한 접촉 오프닝 내에 전도성 재료와 전기적으로 교류하는 저장 커패시터를 형성하고,
    단어 라인 사이의 기질 위치에 대한 접촉 오프닝에만 절연 커버링을 형성하고 그 안의 절연 재료를 효과적으로 둘러쌓는 것으로 구성되는데, 여기서 저잔 커패시터를 형성하는 것은,
    기질에 대한 절연 산화층을 형성하고,
    절연 커버링에 대한 절연 산화층을 통해 한 쌍의 커패시터 오프닝을 선택적으로 에칭하는 것으로 구성되는데, 상기 커패시터는 개별의 커패시터 오프닝 내에형성되는 것을 특징으로 하는 방법.
  22. COB 라인 메모리 라인 셀을 형성하는 방법은,
    기질에 대한 한 쌍의 이격된 단어 라인을 형성하고, 상기 단어라인은 개별적으로 비트 라인 및 한 쌍의 저장 커패시터와 전기적으로 교류하는 것이 요구되는 여러개의 기질 위치를 형성하며,
    단어 라인에 대한 절연 재료를 형성하고,
    절연 재료에 대한 패턴처리된 비트 라인을 형성하며,
    기질 위치에 대한 개별의 접촉 오프닝을 동시에 형성하고,
    개별의 기질 위치와 전기적으로 교류하고 접촉 오프닝 내에서 전도성 재료를 형성하는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서, 기질 위치는 기질 내에 수용되는 확산 영역으로 구성되는 것을 특징으로 하는 방법.
  24. COB 라인 메모리 라인 셀을 형성하는 방법은,
    기질에 대한 한 쌍의 이격된 단어 라인을 형성하고, 상기 단어라인은 개별적으로 비트 라인 및 한 쌍의 저장 커패시터와 전기적으로 교류하는 것이 요구되는 여러개의 기질 위치를 형성하며,
    단어 라인에 대한 절연 재료를 형성하고,
    절연 재료에 대한 패턴처리된 비트 라인을 형성하며,
    기질 위치에 대한 개별의 접촉 오프닝을 동시에 형성하고,
    개별의 기질 위치와 전기적으로 교류하고 접촉 오프닝 내에서 전도성 재료를 형성하는 것으로 구성되는데, 여기서 접촉 오프닝을 형성하는 것은 이러한 접촉 오프닝을 형성하는 동안 패턴처리된 비트 라인의 전도성 제거하는 것으로 구성되는 것을 특징으로 하는 방법.
  25. COB 라인 메모리 셀의 형성 방법은,
    전도성 비트 라인 재료를 통해 비트 라인 접촉 오프닝을 에칭하고,
    비트 라인 재료에 대한 재료층을 형성하고, 재료층을 통해 한 쌍의 커패시터 오프닝을 에칭하며 비트 라인 재료에 자체 배열되는 것으로 구성되는 것을 특징으로 하는 방법.
  26. COB 라인 메모리 셀의 형성 방법은,
    전도성 비트 라인 재료를 통해 비트 라인 접촉 오프닝을 에칭하는 것으로 구성되는데, 여기서 비트 라인 접촉 오프닝의 에칭은 전도성 비트 라인 재료가 비트라인을 형성하기 위해 패턴 처리된 후에 수행되는 것을 특징으로 하는 방법.
  27. COB 라인 메모리 셀의 형성 방법은,
    전도성 비트 라인 재료를 통해 비트 라인 접촉 오프닝을 에칭하며,
    에칭을 한 후에, 접촉 오프닝 내에 재료의 전도성 플러그를 형성하고,
    절연 커버와 함께 전도성 플러그를 커버링하고,
    절연 커버에 대한 하나의 재료층을 형성하고,
    절연 커버에 대한 재료층을 통해 한 쌍의 커패시터 오프닝을 선택적으로 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
  28. COB 라인 메모리 셀의 형성 방법은,
    예비형성된 비트 라인을 통해 비트 라인 접촉 오프닝을 에칭하고,
    분리된 단계에서 에칭을 하기 전에, 비트 라인의 전도성 재료에 대해 배열된 절연 캡의 한 영역을 제거하는 것으로 구성되는데, 에칭은 절연 캡이 제거되는 전도성 재료를 통해 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
  29. COB 라인 메모리 셀의 형성 방법은,
    예비 형성된 비트 라인을 통해 비트 라인 접촉 오프닝을 에칭하고,
    비트 라인에 대해서 한쌍의 커패시터 오프닝을 형성하고 거기에 자체 배열되는 것으로 구성되는 것을 특징으로 하는 방법.
  30. COB 라인 메모리 셀의 형성 방법은,
    비트 라인을 형성한 후에 비트 라인 접촉 오프닝을 에칭하고,
    에칭을 하기 전에, 비트 라인의 전도성 재료에 대해 배열된 절연 캡의 한 영역을 제거하는 것으로 구성되는 것을 특징으로 하는 방법.
  31. 제 30 항에 있어서, 에칭은 접촉 오프닝 사이의 기질 내에 수용되는 확산 영역을 노출시키는 것으로 구성되는 것을 특징으로 하는 방법.
  32. 제 30 항에 있어서, 에칭은 비트 라인의 한 영역을 제거하는 것으로 구성되는 것을 특징으로 하는 방법.
  33. 제 30 항에 있어서, 에칭은 비트 라인의 한 영역을 통해 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
  34. 제 30 항에 있어서, 에칭은 낮은 기질 위치에 대한 접촉 오프닝을 에칭하는 것으로 구성되는 것을 특징으로 하는 방법.
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