KR19980016846A - 자기정렬형 비트 콘택홀을 갖는 dram 셀 제조방법 - Google Patents

자기정렬형 비트 콘택홀을 갖는 dram 셀 제조방법 Download PDF

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Abstract

자기정렬형 비트콘택홀을 갖는 DRAM 셀 제조방법이 개시되어 있다. 이 방법은 반도체 기판의 소정영역 상에 게이트 전극 및 개핑절연막이 차례로 적층된 게이트 패턴을 구비하는 트랜지스터를 형성하는 단계와, 상기 결과물 전면에 제1 질화막 및 제1 층간절연막을 형성하는 단계와, 상기 트랜지스터의 소오스 영역과 연결되는 스토리지 전극을 형성하는 단계와, 상기 결과물 전면에 유전막 및 제1 도전막을 형성하는 단계와, 상기 제1 도전막을 패터닝하여 상기 트랜지스터의 드레인 영역 상의 유전막을 노출시키는 플레이트 전극을 형성하는 단계와, 상기 결과물을 열산화시키어 상기 플레이트 전극 표면에 소정의 두께로 형성된 산화막을 형성하는 단계와, 상기 노출된 유전막 표면에 형성된 열산화막을 제거하는 단계와, 상기 결과물 전면에 제2 질화막 및 제2 도전막을 차례로 형성하는 단계와, 상기 제2 도전막 상에 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막 및 상기 제2 도전막을 연속적으로 패터닝하여 상기 드레인 영역 상부의 제2 질화막을 노출시키는 단계와, 상기 제2 층간절연막을 플로우시키는 단계와, 상기 노출된 제2 질화막 및 그 아래의 유전막과 제1 질화막을 순차적으로 식각하여 상기 드레인 영역을 노출시키는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 신뢰성 높은 자기정렬형 비트콘택홀을 형성할 수 있다.

Description

자기정렬형 비트 콘택홀을 갖는 DRAM 셀 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 자기정렬형 비트콘택홀을 갖는 DRAM 셀 제조방법에 관한 것이다.
반도체소자 중에 DRAM과 같은 반도체 기억소자는 단위 셀이 매트릭스 형태로 배열된 셀 어레이 영역 및 원하는 단위 셀을 구동시키기 위한 주변회로 영역으로 구성되어 있다. 여기서, 셀 어레이 영역은 원하는 단위 셀을 선택하기 위한 복수의 워드라인과 복수의 비트라인을 포함한다. 그리고, 상기 비트라인은 원하는 단위 셀을 선택하기 위한 기능 뿐만 아니라 각각의 단위 셀과 주변회로 영역 사이에 서로 정보를 전송시키는 수단으로 이용된다.
한편, 상기 단위 셀은 정보를 저장하는 하나의 셀 커패시터와 셀 커패시터에 저장된 정보를 원하는 시간에 외부로 전송시키기 위한 하나의 패스 트랜지스터로 구성된다. 그리고, 상기 셀 커패시터는 상기 패스 트랜지스터의 소오스 영역(또는 드레인 영역)과 연결된 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 및 상기 유전막 상에 형성된 플레이트 전극으로 구성되며, 상기 비트라인은 비트 콘택홀을 통하여 패스 트랜지스터의 드레인 영역(또는 소오스 영역)과 연결된다. 이와 같이 비트라인과 패스 트랜지스터의 드레인 영역을 연결시키기 위한 비트 콘택홀은 DRAM의 집적도가 증가함에 따라 그 크기가 점점 작아지고 있으며, 이와 아울러 상기 비트 콘택홀 및 이와 인접한 패스 트랜지스터의 게이트 전극, 즉 워드라인 사이의 간격도 점점 좁아지고 있다. 이에 따라, 비트 콘택홀을 형성하기 위한 사진공정시 다소의 오정렬이 발생할 경우 비트콘택홀 측벽에 패스 트랜지스터의 게이트 전극이 노출되어 비트라인과 워드라인이 서로 단락되므로 DRAM 소자의 오동작을 유발시킨다.
따라서, 본 발명의 목적은 사진공정의 오정렬에 의하여 비트 콘택홀 측벽에 게이트 전극이 노출되는 현상을 방지할 수 있는 자기정렬형 비트콘택홀을 갖는 DRAM 셀 제조방법을 제공하는 데 있다.
도 1 내지 도 6은 본 발명에 의한 DRAM 셀 제조방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명에 따른 DRAM 셀 제조방법은 반도체 기판의 소정영역 상에 게이트 전극 및 개핑절연막이 차례로 적층된 게이트 패턴을 구비하는 트랜지스터를 형성하는 단계와, 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계와, 상기 결과물 전면에 제1 질화막 및 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 및 상기 제1 질화막을 패터닝하여 상기 트랜지스터의 소오스 영역을 노출시키는 다이렉트 콘택홀을 형성하는 단계와, 상기 다이렉트 콘택홀을 덮는 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극 사이의 노출된 제1 층간절연막을 등방성 식각하여 상기 스토리지 전극 가장자리 아래에 언더컷을 형성하는 단계와, 상기 결과물 전면에 유전막 및 제1 도전막을 형성하는 단계와, 상기 제1 도전막을 패터닝하여 상기 트랜지스터의 드레인 영역 상의 유전막을 노출시키는 플레이트 전극을 형성하는 단계와, 상기 결과물을 열산화시키어 상기 플레이트 전극 표면에 소정의 두께로 형성된 산화막을 형성하는 단계와, 상기 노출된 유전막 표면에 형성된 열산화막을 제거하는 단계와, 상기 결과물 전면에 제2 질화막 및 제2 도전막을 차례로 형성하는 단계와, 상기 제2 도전막 상에 제2 층간절연막을 형성하는 단계와, 상기 드레인 영역 상부를 노출시키는 포토레지스트 패턴을 형성하고 이를 식각 마스크로하여 상기 제2 층간절연막 및 상기 제2 도전막을 연속적으로 이방성 식각함으로써, 상기 드레인 영역 상부의 제2 질화막을 노출시키는 단계와, 상기 제2 층간절연막을 플로우시키는 단계와, 상기 노출된 제2 질화막 및 그 아래의 유전막과 제1 질화막을 순차적으로 식각하여 상기 드레인 영역을 노출시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 트랜지스터, 즉 패스 트랜지스터를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 제1 도전형의 반도체기판(1)의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막(3)을 통상의 방법으로 형성한다. 이어서, 상기 활성영역 상에 게이트 절연막, 도우핑된 폴리실리콘막 또는 도우핑된 폴리실리콘막과 실리사이드막이 적층된 도전막, 및 캐핑절연막을 차례로 형성한다. 이어서, 상기 캐핑절연막 및 도전막을 패터닝하여 상기 활성영역의 소정영역 상에 게이트 전극(7) 및 캐핑절연막 패턴(9)으로 구성된 게이트 패턴(11)을 형성한다. 다음에, 상기 게이트 패턴(11) 측벽에 CVD 산화막으로 이루어진 스페이서(13)를 형성함과 동시에 게이트 패턴(11) 옆의 활성영역을 노출시키는 게이트 절연막 패턴(5)을 형성한다. 그리고, 상기 게이트 패턴(11), 상기 스페이서(13) 및 상기 소자분리막(3)을 이온주입 마스크로하여 상기 노출된 활성영역 표면에 제2 도전형의 불순물을 이온주입함으로써, 소오스 영역(14a) 및 드레인 영역(14b)을 형성한다. 이어서, 상기 결과물 전면에 제1 질화막(15) 및 제1 층간절연막(17)을 차례로 형성한다. 여기서, 상기 제1 층간절연막(17)은 고온산화막으로 형성하는 것이 바람직하다.
도 2는 스토리지 전극(19)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 소오스 영역(14a)이 노출되도록 제1 층간절연막(17) 및 제1 질화막(15)을 연속적으로 패터닝하여 다이렉트 콘택홀을 형성한다. 이어서, 상기 결과물 전면에 도우핑된 폴리실리콘막을 형성하고 이를 패터닝하여 상기 다이렉트 콘택홀을 덮는 스토리지 전극(19)을 형성한다.
도 3은 유전막(21) 및 제1 도전막(23)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 스토리지 전극(19) 사이에 노출된 제1 층간절연막(17)을 등방성 식각하여 스토리지 전극(19) 가장자리 아래에 언더컷을 구비하는 제1 층간절연막 패턴(17a)를 형성한다. 이어서, 상기 결과물 전면에 유전막(21) 및 제1 도전막(23)을 차례로 형성한다. 여기서, 상기 유전막(21)은 질화막으로 형성하는 것이 바람직하고, 상기 제1 도전막(23)은 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하다.
도 4는 플레이트 전극(23), 제2 질화막(25), 제2 도전막(27), 및 제2 층간절연막(29)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 제1 도전막(23)을 패터닝하여 상기 드레인 영역(14b) 상부의 유전막(21)을 노출시키는 플레이트 전극(23)을 형성한다. 이어서, 상기 결과물을 열산화시키어 플레이트 전극(23) 표면에 소정의 두께를 갖는 산화막(23a)을 형성한다. 이때, 상기 노출된 유전막(21)의 표면에도 얇은 열산화막이 형성된다. 다음에, 상기 유전막(21) 표면에 형성된 얇은 열산화막을 제거하고, 그 결과물 전면에 제2 질화막(25), 제2 도전막(27) 및 제2 층간절연막(29)을 차례로 형성한다. 여기서, 상기 제2 도전막(27)은 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하고, 상기 제2 층간절연막(29)은 BPSG막으로 형성하는 것이 바람직하다.
도 5는 상기 드레인 영역(14b) 상부의 제2 질화막(25)을 노출시키는 홀을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 드레인 영역(14b) 상부의 제2 층간절연막(29)을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성하고, 이를 식각 마스크로하여 상기 노출된 제2 층간절연막(29) 및 그 아래의 제2 도전막(25)을 이방성 식각공정으로 식각함으로써, 상기 드레인 영역(14b) 상부의 제2 질화막(25)을 노출시키는 홀을 형성한다. 이때, 상기 홀의 주변부 및 측벽에 각각 제2 층간절연막 패턴(29a) 및 제2 층간절연막 패턴(29b)이 형성되며, 홀의 측벽 상부의 코너에 형성된 제2 질화막(25) 또한 노출된다.
도 6은 상기 드레인 영역(14b)을 노출시키는 자기정렬형 비트콘택홀 및 비트콘택홀을 덮는 비트라인을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제2 층간절연막 패턴(29a)이 형성된 결과물을 800℃ 내지 900℃의 고온에서 플로우시키어 표면이 평탄화된 제2 층간절연막 패턴(29a)을 형성한다. 이어서, 상기 노출된 제2 질화막(25), 그 아래의 유전막(21) 및 제1 질화막(15)을 연속적으로 식각하여 상기 드레인 영역(14b)을 노출시킨다. 이때, 상기 제2 층간절연막 패턴(29b) 및 산화막(23a)은 식각 저지막 역할을 하므로 도시된 바와 같이 상기 게이트 전극(7) 및 상기 스토리지 전극(19)이 노출되는 것을 방지할 수 있으며, 드레인 영역(14b)의 중앙부분만 노출되는 자기정렬형 비트콘택홀을 형성할 수 있다. 이어서, 상기 결과물 전면에 제3 도전막(31), 예컨대 도우핑된 폴리실리콘막을 소정의 두께로 형성한 후, 결과물 전면에 제2 도전형의 불순물, 예컨대 인(P)을 적절한 에너지로 플러그 이온주입하여 상기 드레인 영역(14b)의 중앙부분에 깊은 플러그 이온주입 영역(32)을 형성한다. 이와 같이 플러그 이온주입 영역(32)을 형성하면, 비트콘택홀을 통하여 반도체기판(1)으로 흐르는 누설전류를 크게 감소시킬 수 있다. 다음에, 상기 제3 도전막(31) 상에 제4 도전막(33), 예컨대 상기 제3 도전막(31)보다 비저항이 낮은 금속 실리사이드막을 형성하고 이들 제3 및 제4 도전막(31, 33)을 패터닝하여 상기 자기정렬형 비트콘택홀을 덮는 비트라인을 형성한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명의 실시예에 의하면, 비트라인과 패스 트랜지스터의 게이트 전극 또는 비트라인과 스토리지 전극이 서로 단락되는 현상을 방지할 수있다. 따라서, 고집적 DRAM 소자에 적합한 신뢰성이 높은 셀을 구현할 수 있다.

Claims (1)

  1. 반도체 기판의 소정영역 상에 게이트 전극 및 개핑절연막이 차례로 적층된 게이트 패턴을 구비하는 트랜지스터를 형성하는 단계;
    상기 게이트 패턴 측벽에 스페이서를 형성하는 단계;
    상기 결과물 전면에 제1 질화막 및 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 및 상기 제1 질화막을 패터닝하여 상기 트랜지스터의 소오스 영역을 노출시키는 다이렉트 콘택홀을 형성하는 단계;
    상기 다이렉트 콘택홀을 덮는 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 사이의 노출된 제1 층간절연막을 등방성 식각하여 상기 스토리지 전극 가장자리 아래에 언더컷을 형성하는 단계;
    상기 결과물 전면에 유전막 및 제1 도전막을 형성하는 단계;
    상기 제1 도전막을 패터닝하여 상기 트랜지스터의 드레인 영역 상의 유전막을 노출시키는 플레이트 전극을 형성하는 단계;
    상기 결과물을 열산화시키어 상기 플레이트 전극 표면에 소정의 두께로 형성된 산화막을 형성하는 단계;
    상기 노출된 유전막 표면에 형성된 열산화막을 제거하는 단계;
    상기 결과물 전면에 제2 질화막 및 제2 도전막을 차례로 형성하는 단계;
    상기 제2 도전막 상에 제2 층간절연막을 형성하는 단계;
    상기 드레인 영역 상부를 노출시키는 포토레지스트 패턴을 형성하고 이를 식각 마스크로하여 상기 제2 층간절연막 및 상기 제2 도전막을 연속적으로 이방성 식각함으로써, 상기 드레인 영역 상부의 제2 질화막을 노출시키는 단계;
    상기 제2 층간절연막을 플로우시키는 단계; 및
    상기 노출된 제2 질화막 및 그 아래의 유전막과 제1 질화막을 순차적으로 식각하여 상기 드레인 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 DRAM 셀 제조방법.
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