KR20000046781A - 반도체 메모리 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 워드라인인 게이트의 사이에 증착된 절연물질을 식각한 후, 그 식각된 영역에 플러그를 형성함으로써, 상기 절연물질을 식각하는 공정은 게이트 측벽과 절연물질 간의 선택비가 높아야 하는 난이도가 높은 공정이며, 액티브영역에 손상을 주게되어 반도체 메모리의 특성이 저하되는 문제점과 아울러 비트라인 형성을 위한 공정단계가 복잡하여 제조비용이 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 기판의 상부에 셀 트랜지스터를 제조하고, 그 셀 트랜지스터의 공통 소스와 각각의 드레인에 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 공통 소스의 상부에 형성된 플러그에 접속되는 비트라인을 형성하는 비트라인 형성단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 플러그 형성단계는 상기 공통 소스에 접속되는 플러그를 필드산화막의 상부측 까지 길게 형성하고, 상기 비트라인 형성단계에서, 상기 필드산화막의 상부에 위치하는 플러그에 접속되는 비트라인을 형성하도록 구성하여, 비트라인 형성을 위한 플러그를 기판 및 필드산화막의 일부에 이르도록 길게 형성하고, 그 필드산화막의 상부에 위치하는 플러그에 선택적으로 접속되는 비트라인을 형성함으로써, 비트라인의 정합성을 향상시킴으로써, 반도체 소자의 특성 향상 및 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 비트라인과 플러그를 접속할 콘택을 게이트사이영역 까지 확장하여 공정여유도를 향상시키는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.
일반적으로, 반도체 메모리는 소스를 공유하는 두 모스 트랜지스터를 제조하고, 워드라인인 상기 모스 트랜지스터의 게이트와 수직으로 교차하는 비트라인을 상기 워드라인과 절연되도록 형성한다. 이와 같은 공정에서 소자의 집적도가 향상되면서 비트라인이 형성되는 액티브영역간의 간격이 좁아지게 되어, 비트라인을 형성하는 영역이 좁아지게 되어 공정 여유도가 감소하게 되며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 반도체 메모리의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 워드라인인 게이트(2)를 포함하며, 공통 소스(3) 및 독립적인 드레인(4)을 갖는 두 모스 트랜지스터를 제조하고, 그 모스 트랜지스터의 상부전면에 제 1절연층(5)을 형성한 후, 그 제 1절연층(5)에 콘택홀을 형성하여 상기 모스 트랜지스터의 공통 소스(3)를 노출키고 금속을 증착 및 패터닝하여 상기 두 모스 트랜지스터의 게이트(2)사이에 위치하며, 공통 소스(3)에 접속되는 비트라인(6)을 형성하며, 비트라인(6)과 제 1절연층(5)의 상부에 제 2절연층(7)을 증착하고, 콘택홀을 형성하여 상기 드레인(4)을 노출시킨 후, 그 드레인(4)에 접속되는 커패시터(8)를 형성하고, 제 3절연층(10)을 그 커패시터(8)의 상부에 증착하여 제조하게 된다.
이하, 상기와 같은 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 반도체 기판(1)의 상부에 필드산화막(9)을 형성하여 반도체 소자가 형성될 영역을 정의하고, 그 영역의 상부에 게이트(2), 공통 소스(3), 드레인(4)을 포함하는 두 모스 트랜지스터를 제조한다. 이때, 상기 필드산화막(9)의 상부에도 게이트 패턴을 형성하여 모스 트랜지스터의 형성으로 인해 이후의 공정에서 단차가 발생하는 것을 방지하게 된다.
그 다음, 상기 두 모스 트랜지스터의 상부전면에 제 1절연층(5)을 증착한 후, 사진식각공정을 통해 콘택홀을 형성하여, 상기 모스 트랜지스터의 공통 소스(3)를 노출시킨다.
그 다음, 상기 콘택홀이 형성된 제 1절연층(5)의 상부전면에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 상기 콘택홀을 통해 공통 소스(3)에 접속 되는 비트라인(6)을 형성한다.
그 다음, 상기 비트라인(6)과 제 1절연층(5)의 상부에 제 2절연층(7)을 증착하고, 그 제 2절연층(7)과 제 1절연층(5)에 콘택홀을 형성하여 상기 모스 트랜지스터의 드레인(4)을 노출시키고, 그 제 2절연층(7)의 상부에 다결정실리콘을 증착하고 패터닝하여 커패시터의 하부전극을 형성한 후, 유전막과 상부전극 물질을 순차적으로 증착하여 커패시터(8)를 형성한 다음, 그 커패시터(8)의 상부전면에 제 3절연막(10)을 증착하여 반도체 메모리의 제조공정을 완료하게 된다.
도2는 종래 반도체 메모리의 다른 실시예를 보인 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 게이트(2), 공통 소스(3) 및 독립적인 드레인(4)을 갖는 두 모스 트랜지스터를 제조한 후, 그 모스 트랜지스터의 상부에 제 1절연층(5)을 형성한 후, 사진식각공정을 통해 상기 제 1절연층(5)에 콘택홀을 형성하여 상기 공통 소스(3) 및 드레인(4)을 노출시킨다.
그 다음, 상기 제 1절연층(5)의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 콘택홀을 통해 각각 소스(3)와 드레인(4)에 접속되는 플러그(11),(12)를 형성한다.
그 다음, 상기 플러그(11)에 접속되며, 그 후면으로 긴 형태의 연결패턴(13)을 형성한다.
그 다음, 상기 절연층 증착 및 패터닝공정을 통해 비트라인의 형성위치를 정한 후, 금속을 증착 및 패터닝하여 도3에 도시한 바와 같이 비트라인(6)을 상기 소스에 접속되는 플러그(11)에 접속되는 연결패턴(13)에 접속되며, 상기 제 1절연층(5)의 상부에서 상기 모스 트랜지스터의 게이트(2)와 수직인 방향으로 교차하도록 형성한다.
이때, 비트라인(6) 및 연결패턴(13) 형성과정에서도 식각공정을 사용하므로, 플러그(11)의 상부에 손상을 줄수 있으며, 상기 연결패턴(13) 또한 비트라인(6) 형성시 손상받을 수 있다.
그리고, 상기 도3에 보인 구조의 플러그(11)에 접속되는 비트라인(6)을 형성하기 위해서 절연막 증착 및 콘택홀 형성과정을 포함하는 연결패턴(13) 형성단계를 거치게 되어 비트라인(6) 형성과정은 2단계의 절연막 증착 및 콘택홀 형성, 금속공정을 수행해야 함으로써, 공정단계가 상대적으로 복잡해진다.
그러나, 상기한 바와 같이 종래 반도체 메모리 제조방법 중 도1에 보인 실시예는 비트라인 형성을 위한 콘택홀을 두 게이트의 사이에 직접형성하여 소자의 집적도가 향상되면서, 공정 여유도를 확보하기 어려워, 콘택홀 형성시 게이트가 파손되거나, 비트라인이 상기 모스 트랜지스터의 공통 소스에 정확히 접속되지 않아 반도체 메모리의 신뢰성이 저하되는 문제점이 있으며, 상기 도2에 보인 실시예는 워드라인인 게이트의 사이에 증착된 절연물질을 식각한 후, 그 식각된 영역에 플러그를 형성함으로써, 상기 절연물질을 식각하는 공정은 게이트 측벽과 절연물질 간의 선택비가 높아야 하는 난이도가 높은 공정이며, 액티브영역에 손상을 주게되어 반도체 메모리의 특성이 저하되는 문제점과 아울러 비트라인 형성을 위한 공정단계가 복잡하여 제조비용이 증가하는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 1회의 금속공정에 의해 비트라인을 형성하면 서도, 게이트사이에 콘택홀을 형성하는 과정을 생략할 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.
도1은 종래 반도체 메모리의 일실시 단면도.
도2는 종래 반도체 메모리의 다른 실시 단면도.
도3은 도2의 구성에서 비트라인 및 비트라인 플러그를 입체적으로 보인 모식도.
도4a 내지 도4f는 본 발명 반도체 메모리의 제조공정 수순 평면도.
도5a 내지 도5b는 도4a 내지 도4f의 A-A'방향의 단면도.
도6a 내지 도6c는 도4c 내지 도4e의 B-B'방향의 단면도.
***도면의 주요 부분에 대한 부호의 설명***
51:기판 52:필드산화막
53:플러그 54:제 1절연막
55:측벽 56:비트라인
57:산화막 58:커패시터 제조용 플러그
상기와 같은 목적은 반도체 기판의 상부에 셀 트랜지스터를 제조하고, 그 셀 트랜지스터의 공통 소스와 각각의 드레인에 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 공통 소스의 상부에 형성된 플러그에 접속되는 비트라인을 형성하는 비트라인 형성단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 플러그 형성단계는 상기 공통 소스에 접속되는 플러그를 필드산화막의 상부측 까지 길게 형성하고, 상기 비트라인 형성단계에서, 상기 필드산화막의 상부에 위치하는 플러그에 접속되는 비트라인을 형성하도록 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도4a 내지 도4f는 본 발명 반도체 메모리의 제조공정 수순 평면도이고, 도5a 내지 도5f는 도4a 내지 도4f의 A-A'방향의 단면도로서, 이에 도시한 바와 같이 기판(51)의 상부에 필드산화막(52)을 형성하여 소자형성영역을 정의하고, 상기 필드산화막(52)의 상부에 게이트(G3,G4)를 형성함과 아울러 그 소자 형성영역인 기판(1)의 상부에 공통 소스를 갖으며, 각각 게이트(G1,G2)를 포함하는 모스 트랜지스터를 제조하는 단계(도4a, 도5a)와; 상기 모스 트랜지스터가 형성된 기판(1)의 상부전면에 다결정실리콘을 증착하고, 식각공정을 통해 상기 게이트(G1~G4)의 사이에 다결정실리콘 플러그(53)를 형성하는 단계(도4b, 도5b)와; 상기 플러그(53)와 게이트(G1~G4)의 상부전면에 제 1절연막(54)를 증착하고, 상기 사진식각공정을 통해 상기 게이트(G1,G2)의 사이에 형성된 플러그(53)의 상부를 노출시킴과 아울러 그 후면에 형성된 플러그(53)의 상부를 노출시키는 콘택홀을 형성하는 단계(도4c, 도5c)와; 상기 제 1절연막(54)의 상부에 상기 제 1절연막(54)과는 선택적 식각이 가능한 제 2절연막를 증착하고 에치백하여 상기 플러그(53)를 노출시키는 콘택홀의 내측면에 측벽(55)을 형성하여 게이트(G1,G2)의 사이에 노출된 플러그(53)의 일부가 노출되는 것을 방지하는 단계(도4d, 도5d)와; 상기 제 1절연막(54)과 제 2절연막 측벽(55)에 의해 노출된 플러그(53)에 접속되는 비트라인(56)을 형성하는 단계(도4e, 도5e)와; 상기 비트라인(56)과 제 1절연막(54)의 상부전면에 산화막(57)을 증착하고, 패터닝하여 상기 게이트(G3,G1),(G2,G4)의 사이에 형성한 플러그(53)를 노출시킨 후, 그 노출된 플러그(53)의 상부에 커패시터 제조용 플러그(58)를 형성하는 단계(도4f, 도5f)를 포함하여 구성된다.
이하, 상기와 같이 구성된 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도4a 및 도5a에 도시한 바와 같이 기판(51)의 상부에 필드산화막(52)을 형성하여 소자형성영역(ACTIVE)을 정의한다.
그 다음, 게이트산화막, 다결정실리콘, 질화막을 순차적으로 증착하고, 패터닝하여 상기 필드산화막(52)의 상부에 게이트(G3),(G4)를 형성함과 아울러 기판(1) 상에 상호 소정거리 이격되는 게이트(G1,G2)를 형성한다.
그 다음, 저농도 소스 및 드레인(도면미도시)을 형성하고, 각 게이트(G1~G4)의 측면에 질화막 측벽을 형성한 후, 고농도 소스 및 드레인(도면미도시)을 형성하여 공통 소스를 갖는 모스 트랜지스터를 형성하고, 기판과의 단차발생을 제거하기 위해 필드산화막(52)의 상부에 게이트(G3,G4)를 형성하는 과정을 완료하게 된다.
그 다음, 도4b 및 도5b에 도시한 바와 같이 상기 모스 트랜지스터가 형성된 기판(51)의 상부전면 및 게이트(G3,G4)가 형성된 필드산화막(52)의 상부전면에 다결정실리콘을 증착하고, 평탄화 및 사진식각공정을 통해 상기 게이트(G1~G4)의 사이에 위치하는 플러그(53)를 형성한다. 이때, 상기 게이트(G1,G2)의 사이에 형성되는 플러그(53)는 상기 기판(51) 상에 형성한 공통 소스의 상부와 연결되어 필드산화막(52)의 상부로 길게 형성한다.
이와 같이 게이트(G1,G2) 사이의 플러그(53)를 필드산화막(52)의 상부측으로 길게 형성하는 이유는 이후의 공정에서 비트라인을 상기 게이트(G1,G2) 사이에 직접 형성하지 않고 필드산화막(52)의 상부에 위치하는 플러그(53)에 비트라인을 접속하기 위한 것이다.
그 다음, 도4c 및 도5c에 도시한 바와 같이 상기 플러그(53)가 형성된 기판(51) 및 필드산화막(52)의 상부전면에 제 1절연막(54)을 증착하고, 사진식각공정을 통해 상기 제 1절연막(54)에 콘택홀을 형성하여 상기 형성한 게이트(G1,G2) 사이의 플러그(53)의 일부를 노출시킨다. 이때, 콘택홀의 형태는 상기 게이트(G1,G2) 사이인 모스 트랜지스터의 공통소스 상부에 위치하는 플러그(53)를 노출시키고, 상기 공통소스와 인접한 필드산화막(52)의 상부측에 위치한 플러그(53)의 상부를 상기 공통소스 상부영역보다 크게 노출시키는 구조로 형성한다.
즉, 도6a는 도4c에 있어서 B-B'의 단면도로서, 이에 도시한 바와 같이 상기 필드산화막(52)의 상부측에 형성한 콘택홀은 게이트(G1,G2)의 상부인 질화막이 노출될 정도로 크게 형성한다.
그 다음, 도4d 및 도5d에 도시한 바와 같이 상기 콘택홀이 형성된 제 1절연막(54)의 상부에 상기 제 1절연막(54)과는 선택적식각이 가능한 제 2절연막을 증착하고, 이를 건식식각하여 상기 제 1절연막(54)에 형성한 콘택홀의 내측면에 측벽(55)을 형성한다. 이와 같은 측벽(55)의 형성으로, 상기 기판(51) 상에 형성한 모스 트랜지스터의 공통 소스 상부영역에서 노출된 플러그(53)의 상부는 측벽(55)에 의해 노출되지 않으며, 상기 필드산화막(52)의 상부영역에서 노출된 플러그(53)의 상부는 상기 측벽(55)에 의해 그 노출된 면적이 줄어들게 된다.
즉, 도6b는 상기 도4d의 B-B'방향의 단면도로서, 이에 도시한 바와 같이 상기 필드산화막(52)의 상부에 위치하는 게이트(G1,G2)의 사이에 위치하는 플러그(53)의 상부는 노출된 면적을 갖게 되어 이후에 형성하는 비트라인이 모스 트랜지스터의 공통소스에 접속되도록 한다.
그 다음, 도4e 및 도5e에 도시한 바와 같이 상기 제 1절연층(54), 측벽(55) 및 노출된 플러그(53)의 상부에 금속을 증착하고, 사진식각공정을 통해 상기 노출된 플러그(53)에 접속되며, 상기 게이트(G1~G4)의 방향과는 수직방향으로 긴 비트라인(56)을 형성한다. 상기와 같은 과정으로 모스 트랜지스터의 게이트로서 직접적으로 사용되는 기판(51) 상에 형성된 게이트(G1,G2)에 영향을 주지 않게 되며, 금속증착 및 패터닝과정을 상기 모스 트랜지스터의 공통 소스에 직접연결되는 플러그(53)의 상부를 제 2절연막 측벽(55)에 의해 보호되도록 한 후 실시하여 플러그(53) 및 게이트(G1,G2)에 손상을 주는 것을 방지하게 된다.
도6c는 상기 도4e의 B-B'방향의 단면도로서, 이에 도시한 바와 같이 필드산화막(52)의 상부에 형성된 게이트(G1,G2)의 사이에서 노출된 플러그(53)의 상부에 접속되는 비트라인(56)을 형성할 수 있게 된다. 이때의 비트라인(56)은 그 구성이 단순하여 1회의 금속증착 및 패터닝공정을 통해 제조할 수 있게 되며, 상기 게이트(G1~G4)의 사이에 형성된 플러그(53)와는 소정거리 이격된 위치에 형성되어 이후에 커패시터 형성을 위한 플러그 형성마진을 확보할 수 있게 된다.
그 다음, 도4f 및 도5f에 도시한 바와 같이 상기 비트라인(56) 및 제 1절연층(54)의 상부에 산화막(57)을 증착하고, 사진식각공정을 통해 패터닝하여 상기 게이트(G3,G1)과 게이트(G2,G4)의 사이에 형성된 플러그(53)를 노출시키고, 다결정실리콘을 증착 및 평탄화하여 커패시터 제조용 플러그(58)를 형성하게 된다.
이후의 공정에서는 상기 커패시터 제조용 플러그(58)에 접속되는 커패시터를 형성하여 반도체 메모리의 제조공정을 완료하게 된다.
상기한 바와 같이 본 발명은 비트라인 형성을 위한 플러그를 기판 및 필드산화막의 일부에 이르도록 길게 형성하고, 그 필드산화막의 상부에 위치하는 플러그에 선택적으로 접속되는 비트라인을 형성함으로써, 공정단계를 단순화하여 소자의 불량발생률을 줄임과 아울러, 기판영역을 노출시키는 식각공정을 사용하지 않게 됨으로써 반도체 메모리의 신뢰성을 향상시키는 효과가 있으며, 반도체 메모리의 집적도가 심화되어 게이트의 사이가 좁아지는 경우에도 게이트 사이의 이격거리 이상의 콘택홀을 형성하고, 그 콘택홀 내에 측벽을 형성한 후 비트라인 물질을 증착하여 정합성을 향상시킴으로써, 반도체 소자의 특성 향상 및 신뢰성을 향상시키는 효과가 있고, 상기 비트라인을 플러그에 직접접속되도록 형성할 수 있어 비트라인과 플러그를 접속하는 수단의 형성을 생략하여 공정단계를 단순화함으로써 제조비용을 절감하는 효과가 있다.

Claims (6)

  1. 반도체 기판의 상부에 셀 트랜지스터를 제조하고, 그 셀 트랜지스터의 공통 소스와 각각의 드레인에 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 공통 소스의 상부에 형성된 플러그에 접속되는 비트라인을 형성하는 비트라인 형성단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 플러그 형성단계는 상기 공통 소스에 접속되는 플러그를 필드산화막의 상부측 까지 길게 형성하고, 상기 비트라인 형성단계에서, 상기 필드산화막의 상부에 위치하는 플러그에 접속되는 비트라인을 형성하는 것을 특징으로 하는 반도체 메모리 제조방법.
  2. 제 1항에 있어서, 상기 플러그 형성단계는 기판의 상부에 필드산화막을 형성하여 소자형성영역을 정의하는 영역설정단계와; 상기 소자형성영역인 기판의 상부에 공통 소스를 갖는 셀 트랜지스터를 제조함과 아울러 상기 소자형성영역과 인접한 필드산화막의 상부에 게이트패턴을 형성하는 셀 트랜지스터 형성단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 그 증착된 다결정실리콘을 평탄화 및 패터닝하여 상기 셀 트랜지스터 각각의 드레인의 상부영역에 위치하는 플러그와 상기 셀 트랜지스터의 공통 소스 영역 및 그 공통 소스와 인접한 필드산화막의 상부측으로 긴 형태의 플러그를 형성하는 플러그 패턴 형성단계로 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.
  3. 제 1항에 있어서, 상기 비트라인 형성단계는 상기 플러그 형성단계에서 제조된 플러그와, 기판 및 필드산화막의 상부전면에 절연막을 증착하는 절연막 증착단계와; 상기 제 1절연막에 콘택홀을 형성하여 상기 공통 소스의 상부에 위치하는 플러그를 노출시킴과 아울러 상기 공통 소스와 인접한 필드산화막의 상부에 형성된 셀 트랜지스터의 게이트 사이에 형성된 플러그의 상부를 상대적으로 크게 노출시키는 콘택홀 형성단계와; 상기 형성한 콘택홀의 내측면에 절연막 측벽을 형성하는 절연막 측벽 형성단계와; 상기 절연막 측벽의 사이에 노출된 플러그에 접속되는 비트라인을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.
  4. 제 3항에 있어서, 상기 절연막 측벽은 상기 절연막 증착단계에서 증착한 절연막과 선택적 식각이 가능한 절연물질을 상기 콘택홀이 형성된 절연막의 상부에 증착하고, 건식식각하여 형성하는 것을 특징으로 하는 반도체 메모리 제조방법.
  5. 제 4항에 있어서, 상기 절연막 측벽은 상기 콘택홀의 내측면에 형성되어, 상기 셀 트랜지스터의 공통 소스의 상부에 위치하는 플러그의 상부가 노출되지 않도록 하며, 상기 공통 소스와 인접한 필드산화막의 상부에 위치하는 플러그의 상부일부를 노출시키는 것을 특징으로 하는 반도체 메모리 제조방법.
  6. 제 3항에 있어서, 상기 비트라인 형성단계는 콘택홀이 형성된 절연막의 상부에 금속을 증착하고, 패터닝하여 상기 콘택홀을 통해 필드산화막의 상부측에 위치하는 플러그의 상부에 접속되며, 그 절연막의 하부에 위치하는 셀 트랜지스터의 게이트와는 수직방향으로 교차하는 형태의 비트라인을 형성하는 것을 특징으로 하는 반도체 메모리 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3703885B2 (ja) * 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
JPH10144886A (ja) * 1996-09-11 1998-05-29 Toshiba Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100138878A (ko) * 2008-03-31 2010-12-31 닛뽕 카바이도 고교 가부시키가이샤 금형 이형 회복용 고무계 조성물

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