KR20020027588A - 에칭 방법 및 플라즈마 처리 방법 - Google Patents

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Abstract

플라즈마 처리 장치(100)의 처리실(102)내에, CH2F2,O2및 Ar로 이루어진 처리 기체를 도입한다. 처리 기체의 유량비는 CH2F2/O2/Ar=20sccm/10sccm/100sccm으로 설정한다. 또한, 처리실(102)내의 압력은 50mTorr으로 설정한다. 웨이퍼(W)가 탑재된 하부 전극(108)에, 13.56㎒에서 500W의 고주파 전력을 인가한다. 처리 기체가 플라즈마화되고, Cu층(204)상에 형성된 SiNx층(206)이 에칭된다. 노출된 Cu층(204)은 거의 산화되지 않고, 또한 C 또는 F가 함유되지 않는다.

Description

에칭 방법 및 플라즈마 처리 방법{METHOD OF ETCHING AND METHOD OF PLASMA TREATMENT}
최근, 반도체 장치의 초고집적화 경향에 따라, 금속 배선의 디자인 룰의 초미세화가 기술적 요구 항목의 하나로 거론되고 있다. 그러나, 종래의 Al 또는 Al 합금 등의 Al계 배선으로는 배선의 미세화에 따른 전기 저항치를 무시할 수 없고, 반도체 장치의 동작 속도를 저하시키는 배선 지연이 발생하기 쉽다. 따라서, 최근 배선 재료로는 Al보다 전기 저항치가 작은 Cu를 채용하는 기술이 제안되었다. 단, Cu는 Al보다 산화되기 쉬운 성질을 갖고 있다. 이 때문에, 반도체 제조 공정에서는 Cu 배선층을 O2비함유 재료층, 예컨대 SiNx층으로 피복하여 Cu 배선층의 O2노출에 의한 산화를 방지하는 시험이 실시되고 있다.
그런데, 다층 배선 구조의 반도체 장치 등에서, Cu 배선과 다른 배선을 접속하는 경우에는 SiNx층을 에칭하고, SiNx층에 Cu 배선층이 노출되는 접속공, 예컨대비어홀(via hole)을 형성해야 한다. 그렇지만, SiNx층을 에칭하는 플라즈마 에칭 처리에서는 일반적으로 O2를 함유한 CF(플루오로카본)계의 처리 기체가 사용되고 있다. 이 때문에, 에칭 처리시에, 노출된 Cu 배선층의 표면이 O2에 의해서 산화되거나, 산화 화합물이 Cu 배선층에 형성된다. 그 결과 상기 반응 생성물에 의해, Cu 배선과 다른 배선과의 접속부의 전기 저항치가 커져, 반도체 장치의 디바이스 특성을 열화시키는 문제점이 있다.
본 발명은 종래의 기술의 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은 상기 문제점 및 그 밖의 문제점을 해결할 수 있는 신규하고 개량된 에칭 방법 및 플라즈마 처리 방법을 제공하는 것이다.
발명의 요약
상기 과제를 해결하기 위해서, 본 발명의 제 1의 관점에 의하면, 처리실 내에 도입된 처리 기체를 플라즈마화하고, 처리실 내에 배치된 피처리체에 형성된 Cu층상의 SiNx층을 에칭하는 에칭 방법에 있어서, 처리 기체가 C, H 및 F로 구성된 기체 및 O2를 포함하는 것을 특징으로 하는 에칭 방법이 제공된다.
본 발명에 따라 C, H 및 F로 구성된 기체를 사용하여 에칭을 실시하면, Cu층의 노출면이 산화되기 어렵게 된다. 또한, 상기 효과는 O2의 유무에 관계없이 유지된다. 이 때문에, Cu층의 노출면에 예컨대 배선을 접속하는 경우에도 접속부의 전기 저항치가 커지지 않는다. 또한, C, H 및 F로 구성된 기체에 O2를 첨가하면, 반대로 Cu층의 산화를 더욱 억제할 수 있다.
또한, C, H 및 F로 구성된 기체로서, CH2F2, CH3F 또는 CHF3을 채용하는 것이 바람직하다.
또한, 처리 기체에, 불활성 기체를 첨가하는 것이 바람직하다. 이러한 불활성 기체를 처리 기체에 첨가하면, 처리실 내에 도입되는 처리 기체 도입량을 소정량으로 유지하면서, C, H 및 F로 구성된 기체 및 O2의 함유량을 프로세스에 따라 적절히 변경할 수 있다.
또한, 본 발명의 제 2의 관점에 의하면, 소정의 패턴이 형성된 포토레지스트층을 사용하여 SiNx층을 에칭하는 단계; 상기 에칭 단계 후, 포토레지스트층을 애싱하는 단계; 및 상기 애싱 단계 후 처리실 내에 H2를 도입하고, H2를 플라즈마화하고, 노출된 Cu층에 플라즈마 처리를 실시하는 단계를 포함하는 것을 특징으로 하는 플라즈마 처리 방법이 제공된다.
또한, Cu층의 노출면은 애싱시에도 산화되는 경우가 있다. 또한, 에칭 처리시의 처리 기체에, CF계 기체를 사용하면, Cu층의 노출면에 C(탄소 원자) 또는 F(불소 원자)가 함유되는 경우가 있다. 따라서, 본 발명의 제 3의 관점과 같이 에칭 처리 및 애싱 처리 후에 H2플라즈마에 의해 Cu층의 표면 처리를 실시하면, 산화된 Cu를 환원시킬 수 있고, 추가로 C 또는 F도 제거할 수 있다. 그 결과 Cu 배선과다른 배선과의 접속부에서의 전기 저항치의 상승을 더욱 억제할 수 있다.
본 발명은 에칭 방법 및 플라즈마 처리 방법에 관한 것이다.
도 1은 본 발명에 적용될 수 있는 플라즈마 처리 장치를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 에칭 방법으로 처리한 전후의 웨이퍼를 개략적으로 나타낸 단면도이다.
도 3는 본 발명에 관한 에칭 방법의 실시예를 설명하기 위한 개략적인 설명도이다.
도 4는 본 발명에 관한 에칭 방법의 실시예를 설명하기 위한 개략적인 설명도이다.
부호의 설명
100 플라즈마 처리 장치
102 처리실
104 처리 용기
106 자석
108 하부 전극
110 상부 전극
110a 기체 토출공
112,114,116 제 1 내지 제 3 개폐 밸브
118,120,122 제 1 내지 제 3 유량 제어 밸브
124,126,128 제 1 내지 제 3 기체 공급원
130 고주파 전원
132 정합기
134 차폐판
136 배기관
200 제 1 SiO2
210 포토레지스트층
W 웨이퍼
이하에, 첨부 도면을 참조하면서 본 발명에 관한 에칭 방법 및 플라즈마 처리 방법의 바람직한 실시 양태 1에 대해 상세히 설명한다.
(1)에칭 방법
먼저, 본 실시 양태에 따른 에칭 방법에 관해서 설명한다.
(a)에칭 장치의 전체 구성
우선, 도 1을 참조하면서, 본 실시 양태에 따른 에칭 방법을 적용할 수 있는 플라즈마 처리 장치(100) 에 관해 개략적으로 설명한다. 처리실(102)은 기밀 처리 용기(104)내에 형성되어 있다. 처리 용기(104)의 주위에는 자석(106)이 배치되고,처리실(102)내에 회전 자계를 형성할 수 있다. 또한, 처리실(102)내에는 피처리체, 예컨대 반도체 웨이퍼(이하, 「웨이퍼」라 칭한다)(W)를 탑재할 수 있는 하부 전극(108)이 배치되어 있다. 또한, 처리실(102)내에는 하부 전극(108)의 탑재면과 대향해서 상부 전극(110)이 배치되어 있다.
상부 전극(110)에는 다수의 기체 토출공(110a)이 형성되어 있다. 기체 토출공(110a)에는 제 1 내지 제 3 개폐 밸브(112,114,116)와 제 1 내지 제 3 유량 조정 밸브(118,120,122)를 통해, 제 1 내지 제 3기체 공급원(124,126,128)이 각각 접속되어 있다. 제 1 내지 제 3 기체 공급원(124,126,128)에는 본 실시 양태에 따른 처리 기체를 구성하는 CH2F2,O2및 Ar가 각각 축적되어 있다. 이러한 구성에 의해, 처리실(102) 내에는 기체 토출공(110a)을 통해, 각각 소정 유량의 CH2F2,O2및 Ar로 이루어진 처리 기체가 도입된다. 또한, 상기 처리 기체를 사용한 에칭 처리에 관해서는 후술한다.
또한, 처리실(102) 내에 도입된 처리 기체는 고주파 전원(130)으로부터 출력된 고주파 전력을 정합기(132)를 통해 하부 전극(108)에 인가함으로써 플라즈마화된다. 또한, 처리실(102)내의 기체는 하부 전극(108)의 주위에 설치된 차폐판(134)과 배기관(136)을 통해 배기된다. 또한, 플라즈마 처리 장치(100)는 에칭 처리 뿐만 아니라, 후술하는 애싱 처리 및 Cu층(204)의 표면 처리도 실시할 수 있도록 구성되어 있다.
(b)에칭 처리
다음으로, 도 1 및 도 2를 참조하면서, 본 실시 양태에 관한 처리 기체를 사용하여 웨이퍼(W)에 에칭 처리를 실시하는 경우에 관해서 상술한다. 또한, 도 2(a)는 SiNx층(206)을 에칭하기 전의 웨이퍼(W)를 개략적으로 나타낸 단면도이다. 또한, 도 2(b)은 SiNx층(206)을 에칭한 후의 웨이퍼(W)를 개략적으로 나타낸 단면도이다.
처리를 실시하는 웨이퍼(W)에는 예컨대 도 2(a)에 도시한 바와 같이 제 1 SiO2층(200)에 배리어메탈층으로서의 TaN층(202)을 통해 Cu층(Cu 배선층)(204)이 형성되어 있다. 또한, Cu층(204)상에는 본 실시 양태에 의해 에칭 처리를 실시하는 SiNx층(206)이 형성되어 Cu층(204)의 산화를 방지한다. 또한, SiNx층(206)상에는 층간 절연막으로서의 제 2 SiO2층(208)과 소정의 패턴이 형성된 포토레지스트층(210)이 순차 적층되어 있다.
도 2(a)에 도시한 바와 같이 소정의 에칭 처리에 의해 제 2 SiO2층(208)으로부터 SiNx층(206)에 달하는 비어홀(212)을 형성한 뒤, 본 실시 양태에 따른 에칭 처리를 실시한다. 즉, 우선 처리실(102) 내에 도입할 처리 기체를, 제 2 SiO2층(208)을 에칭한 처리 기체로부터 본 실시 양태의 특징인 CH2F2,O2및 Ar로 이루어진 처리 기체로 교체한다. 이 때, CH2F2,O2및 Ar의 유량비(CH2F2/O2/Ar)는 각각 예컨대 10sccm 내지 30sccm/10sccm 내지 30sccm/100sccm 내지 200sccm으로 설정한다. 또한, 처리실(102) 내의 압력은 예컨대 30mTorr 내지 100mTorr으로 설정한다. 그 후, 하부 전극(108)에, 예컨대 13.56㎒에서 300W 내지 1000W의 고주파 전력을 인가한다.
이러한 고주파 전력의 인가에 의해, 처리 기체가 해리하여 플라즈마가 생성된다. 그 결과 도 2(b)에 도시한 바와 같이 상기 플라즈마에 의해 SiNx층(206)이 에칭되고, 저부에 Cu층(204)의 상면이 노출되는 비어홀(212)이 형성된다. 이 때, Cu층(204)의 표면은 CH2F2, O2및 Ar로 이루어진 처리 기체로 SiNx층(206)을 에칭했기 때문에, 후술되는 실시예에서 설명하는 바와 같이 거의 산화되지 않는다.
(c) 실시예
다음에, 도 3 및 도 4를 참조하면서, 본 실시 양태의 실시예에 관해서 설명한다. 또한, 도 3(a),(b) 및 도 4(a),(b)은 각각 Cu층(204) 표면으로부터의 깊이와 이 깊이에서의 Cu층(204)중에 포함되는 원소의 함유량과의 관계를 나타낸 개략적인 설명도이다. 또한, Cu층(204)은 Cu층(204)의 노출면에 소정 압력의 Ar를 내뿜어 서서히 절삭했다.
본 실시예는 상술한 플라즈마 처리 장치(100)를 사용하여 도 2(a)에 나타낸 웨이퍼(W)의 SiNx층(206)에 에칭 처리한 것이다. 처리 기체의 유량비는 CH2F2/O2/Ar=20sccm/10sccm/100sccm으로 설정했다. 또한, 처리실(102)내의 압력은 50mTorr로 설정했다. 또한, 하부 전극(108)에는 13.56㎒에서 500W의 고주파 전력을 인가했다. 이러한 조건으로 에칭 처리를 실시한 바, 도 3(a)에 나타낸 결과를얻었다. 도 3(a)에 도시한 바와 같이 CH2F2,O2및 Ar로 이루어진 처리 기체를 사용한 경우에는 Cu층(204)이 거의 산화되지 않고, 또한 C 또는 F도 거의 함유되지 않았다. 따라서, 상기 처리 기체는 Cu층(204)의 손상 방지에 유효한 것임을 알 수 있다.
다음에, 상기 실시예의 비교예로서, CF4및 Ar로 이루어진 처리 기체를 사용하여 에칭 처리를 실시하여 도 3(b)에 나타낸 결과를 얻었다. 또한, CF4및 Ar로 이루어진 처리 기체는 일반적으로 SiO2층(208)이나 SiNx층(206)의 에칭 처리에 사용되는 기체이다. 또한, 처리 기체의 유량비는 CF4/Ar=20sccm/100sccm으로 설정했다. 그 밖의 처리 조건은 상기와 동일하다. 도 3(b)에 도시한 바와 같이 CF4및 Ar로 이루어진 처리 기체를 사용한 경우에는 상술한 CH2F2,O2및 Ar로 이루어진 처리 기체를 사용한 경우보다도, 더욱 깊은 곳까지 Cu층(204)이 산화되고, C 또는 F가 함유되었다. 이 때문에, CF4및 Ar로 이루어진 처리 기체로서는 Cu층(204)을 손상시키기 쉽다는 점을 알 수 있다.
또한, 처리 기체에 포함되는 O2의 영향에 관해서 조사하기 위해서 O2대신에 N2을 첨가한 CH2F2, N2및 Ar로 이루어진 처리 기체를 사용하여 에칭 처리를 실시하여, 도 4(a) 에 나타낸 결과를 얻었다. 또한, 처리 기체의 유량비는 CH2F2,O2및Ar로 이루어진 처리 기체와 같이 CH2F2/N2/Ar=20sccm/10sccm/100sccm으로 설정했다. 그 밖의 처리 조건은 상기와 동일하다. 도 4(a)에 도시한 바와 같이 CH2F2, N2및 Ar로 이루어진 처리 기체를 사용한 경우에는 상기 CH2F2,O2및 Ar로 이루어진 처리 기체나, CF4및 Ar로 이루어진 처리 기체를 사용한 경우보다도, 더욱 깊은 곳까지 Cu층(204)이 산화되고, C 또는 F가 함유되었다. 이 때문에, CH2F2,O2및 Ar로 이루어진 처리 기체에 O2가 포함되어 있더라도, Cu층(204)에 영향을 주지 않고, 반대로 Cu층(204)층의 보호에 유효한 것임을 알 수 있다.
또한, 에칭 처리를 하지 않고, 대기중에 노출된 Cu층(204)에 대하여 상기와 같은 측정을 실시하여 도 4(b)에 나타낸 결과를 얻었다.
이상과 같이, CH2F2,O2및 Ar로 이루어진 처리 기체로부터 생성된 플라즈마에 의해, Cu층(204)를 피복하는 SiNx층(206)을 에칭하면, 노출된 Cu층(204)의 산화가 억제되고, CH2F2의 구성 원소인 C 또는 F가 Cu층(204)에 함유되는 것을 경감시킬 수 있다. 그 결과 Cu층(204)의 노출면에 다른 배선을 접속해도, 접속부의 전기 저항치가 커지지 않는다.
(2) 애싱 방법
다음에, 웨이퍼(W)에 형성되어 있는 포토레지스트층(210)의 애싱 방법에 관해서 설명한다. 반도체 장치의 제조 공정으로서는 보통, 에칭 처리 후에 애싱 처리를 하고, 에칭 마스크로서의 포토레지스트층(210)을 제거하고 있다. 단, 종래의 애싱 방법으로서는 에칭 처리시에는 산화되지 않았던 Cu층(204)이 산화될 우려가 있다. 그래서, Cu층(204)을 구비한 웨이퍼(W)에 대해서는 이하의 방법에 따라 애싱 처리를 실시하는 것이 바람직하다.
즉, 상술한 에칭 처리 후, 웨이퍼(W)를 하부 전극(108)상에 탑재한 채로, 웨이퍼(W)의 온도를 100℃이하, 바람직하게는 40℃로 유지한다. 웨이퍼(W)의 온도 조정은 하부 전극(108)에 내장된 도시하지 않은 온도 조정 기구에 의해 실시한다. 또한, 처리실(102) 내에는 예컨대 O2로 이루어진 처리 기체를 예컨대 200sccm의 유량으로 도입한다. 그 후, 하부 전극(108)에, 예컨대 13.56㎒에서 1000W의 고주파 전력을 인가한다. 상기 전력의 인가에 의해, 처리 기체가 플라즈마화하여 도 2(b)에 도시한 웨이퍼(W)의 포토레지스트층(210)이 제거된다.
이러한 처리에 의하면, 웨이퍼(W)를 100℃ 이하의 온도로 유지하면서, 애싱 처리를 실시하기 때문에, Cu층(204)의 산화를 억제할 수 있다. 이 때문에, Cu층(204)을 애싱 처리한 후에도 에칭 처리후와 실질적으로 동일한 상태로 유지할 수 있다.
(3) Cu층의 표면 처리(H2플라즈마 처리) 방법
다음으로, Cu층(204)의 표면 처리 방법에 관해서 설명한다. Cu층(204)의 산화, 및 C 또는 F의 혼입은 상술한 에칭 방법 및 애싱 방법에 의해 처리해도, 완전히 방지하는 것은 곤란하다. 그래서, Cu층(204)에 대해, 이하의 표면 처리를 실시하는 것이 바람직하다.
즉, 상술한 에칭 처리 및 애싱 처리 후, 웨이퍼(W)를 처리실(102) 내에 배치한 채로, 처리실(102)내에 도입하는 처리 기체를 H2로 교체한다. H2의 유량은 예컨대 200sccm으로 설정한다. 또한, 처리실(102)내의 압력은 예컨대 50mTorr으로 설정한다. 그 후, 하부 전극(108)에, 예컨대 13.56㎒에서 1000W의 고주파 전력을 인가하고, 처리실(102) 내에 H2플라즈마를 생성한다. 상기 H2플라즈마 에 의해, Cu층(204)의 산화되어 있던 Cu가 환원된다. 동시에, Cu층(204)에 이온 충격이 가해지기 때문에, 에칭 처리시에 Cu층(204)에 함유된 C 또는 F도 제거된다. 그 결과 O(산소원자), C 또는 F가 존재하지 않는 Cu층(204)을 형성할 수 있다.
또한, H2플라즈마 처리 전과 처리 후의 Cu층(204)에 관해서, 상술한 에칭 방법의 실시예에서 설명한 측정법에서, Cu층(204) 표면으로부터의 깊이와 상기 깊이에서의 Cu층(204)중에 포함되는 O, C 및 F의 함유량과의 관계를 조사했다. 그 결과 Cu층(204)의 표면에서 30Å까지의 O, C 및 F와의 비율은 처리전보다도 처리후가 훨씬 감소했다.
또한, 상기 방법에 의하면, 에칭 처리 및 애싱 처리를 실시하는 플라즈마 처리 장치(100)에서 Cu층(204)의 표면 처리를 할 수 있다. 이 때문에, Cu층(204)의 표면 처리를 다른 처리 장치로 실시할 필요가 없다. 그 결과 플라즈마 처리 장치(100)에서의 연속 처리가 가능해져 스루풋의 향상 및 저코스트화를 꾀할 수 있다.
이상, 본 발명의 바람직한 실시 양태 1에 대해, 첨부 도면을 참조하면서 설명했는데, 본 발명은 이러한 구성에 한정되는 것이 아니다. 특허 청구 범위에 기재된 기술적 사상의 범주에 있어서 당업자이면, 각종 변경예 및 수정예에 도달할 수 있고, 이들 변경예 및 수정예에 관해서도 본 발명의 기술적 범위에 속하는 것으로 인정된다.
예컨대, 상기 실시 양태에 있어서, 에칭 처리 기체의 구성 기체에 CH2F2를 사용하는 구성을 예로 들어 설명했지만, 본 발명은 이러한 구성에 한정되지 않고, CH2F2대신에, CH2F2, CH3F 또는 CHF3를 사용해도 상기 작용 효과를 얻을 수 있다.
또한, 상기 실시 양태에 있어서, 에칭 처리 기체에 Ar를 첨가하는 구성을 예로 들어 설명했지만, 본 발명은 이러한 구성에 한정되지 않고, Ar 대신에 He 등의 불활성 기체를 사용하거나, 또는 불활성 기체를 첨가하지 않아도 본 발명을 실시할 수 있다.
또한, 상기 실시 양태에 있어서, 에칭 처리, 애싱 처리 및 Cu층의 표면 처리를 동일한 플라즈마 처리 장치로 실시하는 구성을 예로 들어 설명했지만, 본 발명은 이러한 구성에 한정되지 않고, 상기 각 처리를 각각 다른 플라즈마 처리 장치로 실시해도 본 발명을 실시할 수 있다.
본 발명에 의하면, Cu층으로의 다른 원소의 혼입을 최소한으로 억지하면서, Cu층상의 SiNx층을 에칭할 수 있다. 또한, H2를 사용한 플라즈마 처리에서, Cu층에 존재하는 다른 원소를 제거할 수 있다. 그 결과 Cu층의 열화를 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명은 반도체 장치의 제조 공정에 적용 가능하고, 특히 Cu층상의 SiNx층에 대하여 에칭 등의 플라즈마 처리를 실시할 때 바람직하게 적용할 수 있다.

Claims (11)

  1. 처리실 내에 도입된 처리 기체를 플라즈마화하고, 상기 처리실 내에 배치된 피처리체에 형성된 Cu층상의 SiNx층을 에칭하여 Cu층을 노출시키는 에칭 방법에 있어서,
    상기 처리 기체가 C, H 및 F로 구성된 기체 및 O2를 포함하는 것을 특징으로 하는 에칭 방법.
  2. 제 1 항에 있어서,
    상기 C, H 및 F로 구성된 기체가 CH2F2인 에칭 방법.
  3. 제 1 항에 있어서,
    상기 C, H 및 F로 구성된 기체가 CH3F인 에칭 방법.
  4. 제 1 항에 있어서,
    상기 C, H 및 F로 구성된 기체가 CHF3인 에칭 방법.
  5. 제 1 항에 있어서,
    상기 처리 기체에 불활성 기체가 첨가되는 에칭 방법.
  6. C, H 및 F로 구성된 기체 및 O2를 포함하는 처리 기체를 플라즈마화하고, 소정의 패턴이 형성된 포토레지스트층을 사용하여 Cu층상의 SiNx층을 에칭하여 Cu층을 노출시키는 단계;
    상기 에칭 단계 후 포토레지스트층을 애싱하는 단계; 및
    상기 애싱 단계 후 처리실 내에 H2를 도입하고, H2를 플라즈마화하하여 노출된 Cu층에 H2플라즈마 처리를 실시하는 단계를 포함하는 것을 특징으로 하는 플라즈마 처리 방법.
  7. 제 6 항에 있어서,
    상기 C, H 및 F로 구성된 기체가 CH2F2인 에칭 방법.
  8. 제 6 항에 있어서,
    상기 C, H 및 F로 구성된 기체가 CH3F인 에칭 방법.
  9. 제 6 항에 있어서,
    상기 C, H 및 F로 구성된 기체가 CHF3인 에칭 방법.
  10. 제 6 항에 있어서,
    상기 처리 기체에 불활성 기체가 첨가되는 에칭 방법.
  11. 제 6 항에 있어서,
    상기 에칭 단계, 애싱 단계 및 H2에칭 단계가 동일한 처리실 내에서 실시되는 에칭 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017469A (ja) * 2001-06-29 2003-01-17 Tokyo Electron Ltd エッチング兼アッシング装置、アッシング装置、アッシング方法及び処理方法
US7235884B1 (en) * 2003-04-01 2007-06-26 Altera Corporation Local control of electrical and mechanical properties of copper interconnects to achieve stable and reliable via
US7101487B2 (en) * 2003-05-02 2006-09-05 Ossur Engineering, Inc. Magnetorheological fluid compositions and prosthetic knees utilizing same
WO2005076336A1 (ja) * 2004-02-09 2005-08-18 Tadahiro Ohmi 半導体装置の製造方法および絶縁膜のエッチング方法
US20050227382A1 (en) * 2004-04-02 2005-10-13 Hui Angela T In-situ surface treatment for memory cell formation
JP2008235918A (ja) * 2008-04-16 2008-10-02 Tokyo Electron Ltd プラズマ基板処理装置
CN103839604A (zh) * 2014-02-26 2014-06-04 京东方科技集团股份有限公司 导电膜及其制备方法、阵列基板
JP6385198B2 (ja) * 2014-08-21 2018-09-05 日東電工株式会社 回路付サスペンション基板の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2758754B2 (ja) * 1991-12-05 1998-05-28 シャープ株式会社 プラズマエッチング方法
JPH06204191A (ja) 1992-11-10 1994-07-22 Sony Corp 金属プラグ形成後の表面処理方法
JP3390329B2 (ja) 1997-06-27 2003-03-24 日本電気株式会社 半導体装置およびその製造方法
JPH11214355A (ja) * 1998-01-20 1999-08-06 Nec Corp 異方性ドライエッチング方法
US6162583A (en) * 1998-03-20 2000-12-19 Industrial Technology Research Institute Method for making intermetal dielectrics (IMD) on semiconductor integrated circuits using low dielectric constant spin-on polymers
US6107208A (en) 1998-06-04 2000-08-22 Advanced Micro Devices, Inc. Nitride etch using N2 /Ar/CHF3 chemistry
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
JP3180779B2 (ja) 1998-10-05 2001-06-25 日本電気株式会社 半導体装置の製造方法
US6093632A (en) * 1998-12-07 2000-07-25 Industrial Technology Research Institute Modified dual damascene process
US6204192B1 (en) * 1999-03-29 2001-03-20 Lsi Logic Corporation Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures

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