KR20020027376A - 저에너지 높은 경사각 이온 주입을 이용하는 반도체장치의 제조 방법 - Google Patents

저에너지 높은 경사각 이온 주입을 이용하는 반도체장치의 제조 방법 Download PDF

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Abstract

기판 상에의 회로의 제조 방법이 제공된다. 게이트 전극의 형성 이후, 측벽 스페이서는 게이트 전극의 측면 상에 형성된다. p-형 소자의 소스/드레인 확장부와 소스/드레인 영역이 제1 마스크 내의 개구를 통하여 주입된다. n-형 소자의 소스/드레인 확장부와 소스/드레인 영역은 제2 마스크 내의 개구를 통하여 주입된다. 소스/드레인 확장부는 저에너지로 및 기판 표면의 법선방향에 대하여 높은 경사각에서 주입되어, 소스/드레인 확장부가 측벽 스페이서의 아래에서 측방으로 형성된다. 소스/드레인 영역은 낮은 또는 0인 경사각에서, 및 소스/드레인 확장부를 주입하는 단계와 동일한 또는 그보다 더 높은 에너지에서 그리고 그보다 더 높은 도즈량으로 주입된다. 하나의 선택사항으로서의 발명의 양상에 있어서는, p-형 소자와 n-형 소자에 대해, 제1 및 제2 마스크는 웰, 채널 스톱부, 쓰레쉬홀드 조절부를 주입하기 위해 이용된다. 또 다른 임의 선택 기구에, 제3 마스크는 측방 분리를 위한 매립 주입 층(BILLI)공정을 형성하기 위해 이용된다.

Description

저에너지 높은 경사각 이온 주입을 이용하는 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING USING LOW ENERGY HIGH TILT ANGLE ION IMPLANTATION}
상보형 금속 산화막 반도체(CMOS) 기술은 반도체 장치 제조에서 이용되는 표준 기술로 되어 왔다. CMOS 회로는 p-형 MOS 소자와 n-형 MOS 소자의 조합을 포함하고, 저전력 소비와 고실장 밀도에 의해 특징지워 진다. 반도체 장치 제조에서의 중요한 경향은 소자 치수를 감소시켜, 그 결과로 실장 밀도를 증가시키고, 회로 복잡도를 증가시키는 것이다. 소자 치수가 감소됨에 따라, 공정은 더욱 복잡하게 된다. 증가된 복잡도에도 불구하고, 프로세싱 비용은 신중하게 제어되어야 한다.
현재의 사전처리공정(FEOL; front end of line)의 CMOS 공정은 전형적으로, 8개의 패터닝된 마스크(이들 중 6개는 주입 마스크임)의 이용과 관련되어 있다. 제1 및 제2 주입 마스크는 게이트 전극의 형성 이전에 n-형 및 p-형 이온 주입에 의해 기판 표면을 도핑하기 위해 이용된다. 이 도핑된 영역들은 n-웰 및 p-웰이라고 불리우며，웰, 채널 스톱부, 펀치쓰루 스톱부, 쓰레시홀드 조절부와 같은 다수의 도펀트 프로파일(dopant profile)을 포함할 수 있다. 게이트 전극의 형성 이후, 제3 주입 마스크는 p+소스/드레인 확장부 주입과 선택사항으로서의 할로우(halo) 주입을 위해 이용되고, 제4 주입 마스크가 n+소스/드레인 확장부 주입과 선택사항으로서의 할로우 주입을 위해 이용된다. 게이트 전극의 측면 상에 측벽 스페이서를 형성하기 위한 측벽 절연체 층의 피착과 에칭 후, 제5 주입 마스크가 p+소스/드레인 주입을 위해 이용되고, 제6 주입 마스크가 n+소스/드레인 주입을 위해 이용된다. 각 마스크가 8인치의 반도체 웨이퍼의 비용에 약 30달러가 추가되는 것으로 추정된다. 게다가, 다수의 주입 마스크는 처리 시간을 증가시키고, 프로세싱 에러의 위험을 증대시킨다.
웰, 채널, 및 소스/드레인의 포스트 게이트 주입을 이용하고 있는 CMOS 공정은, H. Mikoshiba 등에 의해 문헌“A Novel COMS Process Utilizing After-Gate-Implantation Process"(IEEE, 1986 Symposium on VLSI Technology, June 1986, pages 41-42)에 개시되어 있다.
게이트를 통한 이온 주입을 이용하여 초-급경사(super-steep) 리트로그레이드(retrograde) 채널 프로파일을 형성하기 위한 기술은, Y. V. Ponomarev 등에 의해 문헌 "Channel Profile Engineering of 0.1㎛-Si MOSFET's by Through-the-Gate Implantation"(IEEE, IEDM-98, Dec. 1998, pages 635-638)에 개시되어 있다.
얕은 p-웰과 n-웰을 위한 이온 주입이 게이트 전극을 통하여 실행된 얕은 접합FET 구조는, H. Yoshimura 등에 의해 문헌 "New CMOS Shallow Junction well FET Structure (CMOS-SJET) For Low Power-Supply Voltage"(IEEE, IEDM-92, Dec. 1992, pages 35.8.1-35.8.4)에 개시되어 있다.
CMOS 수직 변형된 웰이 클러스터된 MeV 이온 주입을 이용하여 구성되어, 측방 분리를 위한 매립 주입 층을 구비하고 있는 구조를 형성하는 CMOS 제조 공정은, 미국 특허 번호 제5,501,993호(1996년 3월 26일 Borland에게 부여됨) 및 미국 특허 번호 제5,814,866호(1998년 9월 29, Borland에게 부여됨), 및 미국 특허 번호 제5,821,589호(1998년 10월 13일, Borland에게 부여됨)에 개시되어 있다.
모든 공지된 종래기술의 반도체 제조 공정은 높은 복잡도와 높은 비용을 포함하여 하나 이상의 단점을 가지고 있다. 따라서, 고실장 밀도 소자를 저비용으로 생산할 수 있는 단순화된 반도체 제조 공정에 대한 필요성이 요구되고 있다.
본 발명은 반도체 장치 제조에 관한 것으로, 더 상세하게는, 반도체 장치 제조를 단순화하기 위해, 저에너지, 높은 경사각, 및 고에너지 포스트-게이트 이온 주입(PoGI; post-gate ion implantation)의 이용에 관한 것이다.
본 발명을 더욱 잘 이해하기 위해, 본 명세서에 참조용으로 포함된 첨부된 도면을 참조한다.
도 1은 CMOS 회로에서 이용되는 전형적인 MOS 소자의 단면도.
도 2AA 내지 도 2CJ는 CMOS 회로의 제조를 위해 종래기술의 공정을 나타내는 도.
도 3AA 내지 도 3BH는 본 발명의 제1 실시예에 따르는 CMOS 회로의 제조 공정을 나타내는 도.
도 4는 도 3AA 내지 도 3BH의 공정에 따라 제조된 MOS 소자의 확대 단면도.
도 5A는 접합 깊이에 대한 높은 경사각 주입의 효과를 나타내는, 기판 표면 아래의 깊이의 함수로서의 도펀트 농도 그래프.
도 5B는 기판 표면에 법선 방향에 대한 이온 빔의 여러 가지 경사각에서의 주입 깊이의 수직 성분 및 수평 성분을 나타내는 도.
도 6A 내지 도 6D는 본 발명의 제2 실시예에 따르는 CMOS 회로의 제조 공정을 나타내는 도.
도 7은 도 6A 내지 도 6D의 공정에 의해 제조된 MOS 소자의 확대 단면도.
도 8AA 내지 도 8BG는 본 발명의 제3 실시예에 따르는 CMOS 회로의 제조 공정을 나타내는 도.
본 발명의 제1 양상에 따르면, 기판 상에의 회로의 제조에 이용되는 방법이 제공된다. 게이트 전극의 형성 이후, 측벽 절연체 층이 기판 상에 피착되고, 이 측벽 절연체 층은 에칭되어, 게이트 전극의 측면 상에 측벽 스페이서를 형성한다. p-형 소자의 소스/드레인 확장부와 소스/드레인 영역이 제1 마스크 내의 개구를 통하여 주입된다. n-형 소자의 소스/드레인 확장부와 소스/드레인 영역이 제2 마스크 내의 개구를 통하여 주입된다. 소스/드레인 확장부를 주입하는 단계는, 저에너지에서 그리고 기판 표면의 법선 방향에 대하여 높은 경사각에서 실행되어, 소스/드레인 확장부는 측벽 스페이서의 아래에서 측방으로 형성된다. 선택사항으로서소스/드레인 확장부는 게이트 전극의 부분의 아래에서 형성될 수도 있다. 소스/드레인 영역을 주입하는 단계는, 기판의 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서, 및 소스/드레인 확장부를 주입하는 단계와 동일한 또는 그보다 더 높은 에너지 및 더 높은 도즈량으로 실행된다.
제1 마스크 내의 개구를 통한 선택사항으로서의 할로우 또는 포켓 주입이 p-형 소자 내에 n-형 포켓 주입을 형성하기 위해 이용될 수도 있다. 제2 마스크 내의 개구를 통한 선택사항으로서의 할로우 또는 포켓 주입이 n-형 소자 내에 p-형 포켓 주입을 형성하기 위해 이용될 수도 있다.
본 발명의 일 특징에 따르면, 이 방법은 p-형 소자에 대하여 n-웰, 채널 스톱부, 및 쓰레시홀드 조절부를 제1 마스크 내의 개구를 통하여 주입하는 단계를 더 포함할 수도 있다. 선택사항으로서의, p-형 소자에 대한 펀치쓰루 스톱부가 제1 마스크 내의 개구를 통하여 주입될 수도 있다. p-형 소자에 대하여 n-웰, 채널 스톱부, 쓰레시홀드 조절부를 주입하는 단계가, 게이트 전극을 통과하는데에 충분한 에너지에서 그리고 기판 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행된다. 이 방법은 n-형 소자에 대하여 p-웰, 채널 스톱부, 및 쓰레시홀드 조절부를 제2 마스크 내의 개구를 통하여 주입하는 단계를 더 포함할 수도 있다. 선택사항으로서의, n-형 소자에 대한 펀치쓰루 스톱부가 제2 마스크 내의 개구를 통하여 주입될 수도 있다. n-형 소자에 대한 p-웰, 채널 스톱부, 쓰레시홀드 조절부를 주입하는 단계가, 게이트 전극을 통과하는 데에 충분한 에너지에서 그리고 기판 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행된다.
본 발명의 다른 특징에 따르면, 이 방법은，소스/드레인 확장부를 주입하는 단계 및 소스/드레인 영역을 주입하는 단계 이전에, 프리-비정질화 층을 형성하기 위해，실리콘 또는 게르마늄과 같은 물질을 주입하는 단계를 더 포함할 수도 있다. 프리-비정질화 층의 주입은, 저온 도펀트 활성화를 위해, 후속하는 저온 고상(solid phase) 에피텍셜 재성장 공정을, 최소 열적 확산에 의해 용이하게 한다.
본 발명의 또 다른 특징에 따르면, n-형 소자에 대한 p-웰, 채널 스톱부, 쓰레시홀드 조절부가, 게이트 전극을 형성하는 단계 이전에, 제3 마스크의 비-개구된 영역을 통하여 주입되고, p-형 소자에 대한 n-웰, 채널 스톱부, 쓰레시홀드 조절부가, 게이트 전극을 형성하는 단계 이전에, 제3 마스크 내의 개구를 통하여 주입된다.
본 발명의 또 다른 양상에 따르면, 이 방법은 기판 상에의 소자의 제조에서 이용에 제공된다. 소자의 게이트 전극의 형성 이후, 측벽 절연체 층이 피착되고, 이 측벽 절연체 층은 에칭되어, 게이트 전극의 측면 상에 측벽 스페이서를 형성한다. 소자의 소스/드레인 확장부는 마스크 내의 개구를 통하여 주입된다. 소스/드레인 확장부를 주입하는 단계는, 저에너지에서 그리고 기판 표면의 법선 방향에 대하여 높은 경사각에서 실행되고, 그 소스/드레인 확장부는 측벽 스페이서의 아래에서 측방으로 형성된다. 소자의 소스/드레인 영역은 동일한 마스크 내의 개구를 통하여 주입된다. 소스/드레인 영역을 주입하는 단계는 기판 표면의 법선방향에 대하여 낮은 또는 0인 경사각에서, 및 그 소스/드레인 확장부를 주입하는 단계와 동일한 또는 그보다 더 높은 에너지에서 그리고 더 높은 도즈량으로 실행된다.
CMOS 회로에서 이용되는 MOS 소자의 단면도가 도 1에 도시되어 있다. 웰(10)(p-웰 또는 n-웰)이 분리 영역(14, 16) 사이에서 실리콘 기판(12) 내에 형성된다. 게이트 전극(20)은 채널(22) 상방에 형성된다. 각각，비교적 얕은 소스/드레인 확장부(24)가 채널(22)의 서로 대향하는 단부들로부터 비교적 깊은 소스 영역 및 드레인 영역(26, 28)까지 각각 연장되어 있다. 할로우 내지 포켓 주입부(30)는 소스/드레인 확장부(24) 아래에 위치될 수도 있다. 후술하는 바와 같이，게이트 전극(20)의 측방 상의 측벽 스페이서(32)는 소스/드레인 확장부(24), 소스(26), 및 드레인(28)의 주입을 용이하게 한다. 실리사이드 콘택트(34)는 게이트 전극(20), 소스(26), 및 드레인(28) 내에 형성된다. 공지된 바와 같이, 기판(12) 상에 형성된 전형적인 CMOS 집적 회로는 CMOS 구조에서 다수의 n-형 MOS 소자와 다수의 p-형 MOS 소자를 포함하고 있다.
CMOS 회로의 제조를 위한 종래기술의 공정이 도 2A 내지 도 2J에 도시되어 있다. 도 2AA에 도시된 바와 같이, 분리 영역(60)이 제1 마스크(도시하지 않음) 내의 개구를 통하여 국부적 산화물 실리콘(LOCOS)에 의해 또는 제1 마스크를 이용하여 기판 내에 에칭되고 충전된 얕은 트렌치 분리(STI; shallow trench isolation) 구조에 의해 기판(62) 내에 형성된다. 도 2AB에 도시된 바와 같이, 개구(68)를 구비하고 있는 제2 마스크(66)가 기판(62)의 표면상에 배치된다. 제2 마스크(66)는 p-형 소자가 형성되는 영역을 노출시키고, n-형 소자가 형성되는 영역을 막는다. p-형 소자의 n-웰(70), 채널 스톱부(72), 및 Vtp쓰레시홀드 조절부(74)가, 제2 마스크(66) 내의 개구(68)를 통하여 주입된다. 선택사항으로서의 펀치쓰루 스톱부가 제2 마스크(66) 내의 개구(68)를 통하여 주입될 수도 있다.
도 2AC에 도시된 바와 같이, 제2 마스크(66)는 기판으로부터 제거되고, 개구(82)를 구비하고 있는 제3 마스크(80)는 기판(62)의 표면상에 배치된다. 제3 마스크(80)는 n-형 소자가 형성되는 영역을 노출시키고, p-형 소자가 형성되는 영역을 막는다. n-형 소자의 p-웰(90), 채널 스톱부(92), 및 Vtn쓰레시홀드 조절부(94)가 제3 마스크(80) 내의 개구(82)를 통하여 주입된다. 선택사항으로서의 펀치쓰루 스톱부가 제3 마스크(80) 내의 개구(82)를 통하여 주입될 수도 있다.
도 2AD에 도시된 바와 같이, 제3 마스크(80)는 제거되고, 게이트 산화물 층(96)과 폴리실리콘 층(98)이 기판(62)에 피착된다. 도 2BE에 도시된 바와 같이, 게이트 산화물 층(96)과 폴리실리콘 층(98)은 제4 마스크(도시하지 않음)를 이용하여 에칭되고. 게이트 전극(110)을 규정한다.
도 2BF에 도시된 바와 같이, 개구(122)를 구비하고 있는 제5 마스크(120)가 기판(62)의 표면상에 배치된다. 제5 마스크(120)는 p-형 소자가 형성되는 영역을 노출시키고, n-형 소자가 형성되는 영역을 막는다. 제5 마스크(120) 내의 개구(122)를 통한 얕은 p+주입이 p-형 소자의 소스/드레인 확장부(124)를 형성한다. 이때, 제5 마스크(120) 내의 개구(122)를 통한 선택사항으로서의 할로우 또는 포켓 주입이 p-형 소자 내에 n-형 포켓 주입을 형성하기 위해 이용될 수도 있다.
도 2BG에 도시된 바와 같이, 제5 마스크(120)는 기판(62)으로부터 제거되고,개구(132)를 구비하고 있는 제6 마스크(130)가 기판(62)의 표면상에 배치된다. 제6 마스크(130)는 n-형 소자가 형성되는 영역을 노출시키고, p-형 소자가 형성되는 영역을 막는다. 제6 마스크(130) 내의 개구(132)를 통한 얕은 n+주입이, n-형 소자의 소스/드레인 확장부(134)를 형성한다. 이때, 제6 마스크(130) 내의 개구(132)를 통한 선택사항으로서의 할로우 또는 포켓 주입이, n-형 소자 내에 p-형 포켓 주입을 형성하기 위해 이용될 수도 있다.
도 2CH에 도시된 바와 같이, 제6 마스크(130)는 기판(62)으로부터 제거되고, 측벽 절연체 층(140)이, 기판(62)에 게이트 전극(110)의 수직 또는 거의 수직의 측면을 덮도록 위해 피착된다. 절연체 층(140)은 산화물, 질화물, 폴리실리콘 또는 산화물-질화물 샌드위치 또는 산화물-폴리실리콘 샌드위치와 같은 이들의 조합일 수도 있다. 절연체 층(140)은 전형적으로 100 내지 1000Å의 범위내의 두께를 가지고 있다. 도 2CI에 도시된 바와 같이, 측벽 절연체 층(140)은 방향성 에칭 공정을 이용하여 에칭되어，게이트 전극(110)의 측벽 상에 측벽 스페이서(142)를 생성한다.
도 2CI에 도시된 바와 같이, 개구(152)를 구비하고 있는 제7의 마스크(150)가 기판(62)의 표면상에 배치된다. 제7 마스크(150)는 p-형 소자가 형성되는 영역을 노출시키고, n-형 소자가 형성되는 영역을 막는다. 제7 마스크(150) 내의 개구(152)를 통한 p+ 소스/드레인 주입은 p-형 소자의 소스/드레인 영역(154)을 형성한다. p+ 소스/드레인 주입은 전형적으로 p+ 소스/드레인 확장부 주입보다 더 높은 에너지와 더 높은 도즈량으로 이루어지는데, 그래서 소스/드레인 영역(154)은소스/드레인 확장부(124)보다 더 깊게 된다. 도 2CJ에 도시된 바와 같이, 제7 마스크(150)는 제거되고, 개구(162)를 구비하고 있는 제8 마스크(160)가 기판(62)의 표면 상에 배치된다. 제8 마스크(160)는 n-형 소자가 형성되는 영역을 노출시키고, p-형 소자가 형성되는 영역을 막는다. 제8 마스크(160) 내의 개구(162)를 통하여 n+ 소스/드레인 주입은 n-형 소자의 소스/드레인 영역(164)을 형성한다.
도 2AA 내지 도 2CJ에 도시된, 전술한 종래기술의 공정은 총 8개의 마스크(이들중 6개는 주입 마스크임)를 이용하는 것을 알 수 있을 것이다. 따라서, 종래기술의 공정은 상당히 복잡하며 고가이다.
본 발명의 제1 실시예에 따르는 CMOS 집적 회로를 제조하기 위한 단순화된 공정이 도 3AA 내지 도 3BH에 도시되어 있다. 도 3AA에 도시된 바와 같이, 제1 마스크(도시하지 않음)는 도 2AA와 관련하여 전술한 바와 같이 LOCOS 또는 STI에 의해 기판(212)에서 분리 영역(210)을 형성하기 위해 이용된다. 분리 영역(210)들은 기판(212) 내에 p-형 소자와 n-형 소자의 제조를 위한 영역들을 규정하도록 이격되어 있다.
도 3AB에 도시된 바와 같이, 개구(222)를 구비하고 있는 제2 마스크(220)가 기판(212)의 표면상에 배치된다. 제2 마스크(220)는 p-형 소자가 형성되는 영역을 노출시키고, n-형 소자가 형성되는 영역을 막는다. p-형 소자의 n-웰(230), 채널 스톱부(232), 및 Vtp쓰레시홀드 조절부(234)가, 제2 마스크(220) 내의 개구(222)를 통하여 주입된다. n-웰, 채널 스톱부와 쓰레시홀드 조절부는 각각, 후술하는 바와같이, 서로 다른 주입 파라미터를 가질 수도 있다는 것은 이해될 수 있을 것이다. 선택사항으로서의, p-형 소자의 펀치쓰루 스톱부는 제2 마스크(220) 내의 개구(222)를 통하여 주입될 수도 있다.
도 3AC에 도시된 바와 같이, 제2 마스크(220)는 기판(212)으로부터 제거되고, 개구(242)를 구비하고 있는 제3 마스크(240)가 기판(212)의 표면상에 배치된다. 제3 마스크(240)는 n-형 소자가 형성되는 영역을 노출시키고, p-형 소자가 형성되는 영역을 막는다. n-형 소자의 p-웰(250), 채널 스톱부(252), 및 Vtn쓰레시홀드 조절부(254)가 제3 마스크(240) 내의 개구(242)를 통하여 주입된다. p-웰(250), 채널 스톱부(252), 및 쓰레시홀드 조절부는 각각, 후술하는 바와 같이, 서로 다른 주입 파라미터를 가질 수도 있다. 선택사항으로서의, n-형 소자의 펀치쓰루 스톱부는 제3 마스크(240) 내의 개구(242)를 통하여 주입될 수도 있다.
도 3AD에 도시된 바와 같이, 제3 마스크(240)는 제거되고, 게이트 산화물 층(260)과 폴리실리콘 층(262)이 기판(212)에 피착된다. 도 3BE에 도시된 바와 같이, 제4 마스크(도시하지 않음)는 게이트 산화물 층(260)과 폴리실리콘 층(262)을 에칭하여, 게이트 전극(270)을 형성하는데에 이용된다. 도 3BF에 도시된 바와 같이, 측벽 절연체 층(272)이 기판(212)에 피착된다. 측벽 절연체 층(272)은 도 2CH와 관련하여 전술한 바와 같이 형성될 수도 있다. 도 3BG에 도시된 바와 같이, 측벽 절연체 층(272)은 방향성 에칭 공정을 이용하여 에칭되어, 게이트 전극(270)의 수직 또는 거의 수직의 측면 상에 측벽 스페이서(274)를 생성한다.
그 다음, 선택사항으로서의 프리-비정질화 주입이 실행될 수도 있다. 실리콘 또는 게르마늄이 주입되어 프리-비정질화 층을 형성하여, 저온 도펀트 활성화를 위한 후속하는 저온 고상 에피텍셜 재성장 공정을 얕은 접합 형성을 위한 최소 열적 확산에 의해 용이하게 할 수도 있다. 프리-비정질화 주입은, 얕은 접합 소스/드레인 확장부 및 소스/드레인 영역의 저온 고상 에피텍셜 재성장을 500℃ 내지 800℃의 열적 어닐링 처리에 의해 용이하게 하기 위해 이용될 수도 있다. 열처리 시간은 이용된 장치에 의존하고, 급속 열적 처리기 내에서 1분당 30초로부터 배치 퍼니스(batchfurnace) 내에서 20 내지 30분까지의 범위에 있을 수도 있다. 다른 응용에서는, 프리-비정질화 주입은 소평면(facet) 자유 상승형(elevated) 소스/드레인 구조를 선택적 실리콘(단결정 실리콘, 폴리실리콘, 또는 비정질 실리콘) 피착에 의해 용이하게 하기 위한 표면 전처리로서 이용될 수도 있다.
개구(282)를 구비하고 있는 제5 마스크(280)가 기판(212)의 표면상에 배치된다. 제5 마스크(280)는 p-형 소자가 형성되는 영역을 노출시키고, n-형 소자가 형성되는 영역을 막는다.
마스크(280) 내의 개구(282)를 통한 저에너지 높은 경사각 p+ 소스/드레인 확장부 주입은, p-형 소자의 소스/드레인 확장부(284)를 형성한다. 높은 경사각 주입은 저에너지에서 실행되고, 기판(212)의 표면의 법선 방향에 대하여 약 15° 내지 거의 90°의 범위내의 어떤 각에서 실행된다. 바람직하게는, 높은 경사각 주입은, 기판(212)의 표면의 법선 방향에 대하여 약 45° 내지 60°의 범위 내의 어떤 각에서 실행된다. 저에너지 높은 경사각 주입은, Varian Semiconductor EquipmentAssociates 사에 의해 제작되고 판매된 모델 VIISta 80 Ion Implanter에 의해 실행될 수도 있다. 높은 경사각 주입은 이온 빔에 대해서 기판(212)의 다른 방향에서 실행될 수도 있다. 그래서, +55° 및 -55°와 같은, 2 또는 그 이상의 높은 경사각 방향이 이용될 수도 있다. 높은 경사각 주입은, 도 4에 도시되고 후술하는 바와 같이, 측벽 스페이서(274)의 아래에 소스/드레인 확장부(284)를 생성한다. 소스/드레인 확장부(284)는 선택사항으로서, 소스/드레인 확장부 사이의 소망하는 간격에 의존하여, 게이트 전극(270)의 부분 아래에서 형성될 수도 있다.
제5 마스크(280) 내의 개구(282)를 통한 선택사항으로서의 높은 경사각 할로우 또는 포켓 주입이, p-형 소자의 n-형 포켓 주입을 형성하기 위해 이용될 수도 있다.
제5 마스크(280) 내의 개구(282)를 통하여 p+ 소스/드레인 주입은 p-형 소자의 소스/드레인 영역(286)을 형성한다. p+ 소스/드레인 주입은, 기판(212)의 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되고, 전형적으로는 소스/드레인 확장부(284)의 주입과 동일한 에너지 또는 그보다 더 높은 에너지 및 더 높은 도즈량으로 실행된다. 그래서, 소스/드레인 영역(286)은, 전형적으로 소스/드레인 확장부(284)보다 더 깊게 된다.
도 3BH에 도시된 바와 같이, 제5 마스크(280)는 기판(212)으로부터 제거되고, 개구(292)를 구비하고 있는 제6 마스크(290)가 기판(212)의 표면상에 배치된다. 제6 마스크(290)는 n-형 소자가 형성되는 영역을 노출시키고, p-형 소자가 형성되는 영역을 막는다.
제6 마스크(290)의 개구(292)를 통한 저에너지 높은 경사각 n+주입은, n-형 소자의 소스/드레인 확장부(294)를 형성한다. 소스/드레인 확장부(284)와 관련하여 전술한 바와 같이, 소스/드레인 확장부(294)의 주입은, 기판(212)의 표면의 법선방향에 대해여 높은 경사각에서 실행되고, 저에너지에서 실행한다. 소스/드레인 확장부(294)는, 선택사항으로서, 소스/드레인 확장부 사이의 소망하는 간격에 의존하여, 게이트 전극(270)의 부분의 아래에서 형성될 수도 있다.
제6 마스크(290) 내의 개구(292)를 통한 선택사항으로서의 높은 경사각 할로우 또는 포켓 주입이, n-형 소자의 p-형 포켓 주입을 형성하기 위해 이용될 수도 있다.
제6 마스크(290) 내의 개구(292)를 통하여 n+소스/드레인 주입은 n-형 소자의 소스/드레인 영역(296)을 형성한다. 소스/드레인 영역(296)의 주입은, 기판(212)의 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되고, 소스/드레인 확장부(294)의 주입과 동일한 에너지 또는 그보다 더 높은 에너지 및 더 높은 도즈량으로 실행된다. 그래서, 소스/드레인 영역(296)은 전형적으로 소스/드레인 확장부(294)보다 더 깊게 된다.
도 3AA 내지 도 3BH의 공정을 실현하는데 적절한 주입 파라미터의 예가 아래 표 1에 주어져 있다. 다른 주입 파라미터가 발명의 범위 내에서 이용될 수도 있다는 것은 이해될 것이다.
주입 물질종류 에너지 도즈량/in2 경사각
p-형 S/D확장부 보론BF2 100 - 1000eV500 - 5000eV 2E14 - 2E15 45 - 60°
p-형 S/D영역 보론BF2 1 - 5keV5 - 25keV 1 - 5E15 0 - 10°
n-형 S/D확장부 비소인 5 - 30keV2 - 25eV 2E14 - 2E15 45 - 60°
n-형 S/D영역 비소인 10 - 50keV5 - 40keV 1 - 5E15 0 - 10°
n-웰 인 500keV - 1MeV 1 - 3E13 0 - 8°
p-형채널 스톱부 인비소 200keV200 - 400keV 0.5 - 1E13 0 - 8°
p-형 쓰레시홀드조절부 인비소 또는 안티몬 30 - 90keV20 - 100keV 0.1 - 1E13 0 - 8°
p-웰 보론 200keV - 500keV 1 - 3E13 0 - 8°
n-형채널 스톱부 보론 40 - 110keV 0.5 - 1E13 0 - 8°
n-형 쓰레시홀드조절부 보론BF2, 인듐 5 - 40keV25 - 60keV100 - 200keV 0.1 - 1E13 0 - 8°
도 3AA 내지 도 3BH의 공정은 4개의 주입 마스크를 필요로 하고, 이에 반하여, 도 2AA 내지 도 2CJ의 종래기술의 공정은 6개의 주입 마스크를 필요로 한다는 것은 알 수 있을 것이다. 그 결과, 도 3AA 내지 도 3BH의 공정은 도 2AA 내지 도 2CJ의 공정과 비교해서 복잡도와 비용면에서 감소하게 된다.
도 3AA 내지 도 3BH의 공정에 따라 제조된 MOS 소자의 확대 단면도가 도 4에 도시되어 있다. 화살표(310)로 나타낸, 소스/드레인 확장부(284)의 높은 경사각 주입은, 소스/드레인 확장부(284)가 측벽 스페이서(274)의 아래에서 및 선택사항으로서 게이트 전극(270)의 부분 아래에서 형성되는 것을 확실하게 한다는 것을 알 수 있을 것이다. 소스/드레인 확장부(284)의 형성은 종래기술의 공정과 같이, 측벽 스페이서(274)의 피착 및 에칭 이전에 별도의 마스크 또는 배치가능한 스페이서의 이용을 필요로 하지 않는다. 화살표(312)로 나타낸, 소스/드레인 영역(286)의 낮은 또는 0인 경사각 주입은, 게이트 전극(270)과 측벽 스페이서(274)에 의해 막히고, 소스/드레인 확장부(284)보다 더 깊은 소스/드레인 영역(286)을 제공한다. 그 결과, 소스/드레인 확장부(284) 및 소스/드레인 영역(286)은 전술한 바와 같이 단일 주입 마스크에 의해 형성될 수 있다.
기판(212)의 표면으로부터의 깊이의 함수로서 불순물 농도의 그래프가 도 5A에 도시되어 있다. 곡선(320)은，낮은 또는 0인 경사각과 200eV와 같은 주어진 이온 에너지에서 얻어질 수도 있는 불순물 프로파일을 나타낸다. 곡선(322)은, 동일한 이온 에너지와 기판 표면의 법선 방향에 대하여 높은 경사각에서 얻어질 수도 있는 불순물 프로파일을 나타낸다. 기판 표면에 대한 이온 빔의 경사각을 증가시킴으로써, 접합 깊이(Xj)는 대략 cosθ로서 감소될 수도 있다(여기서, θ는 경사각임). 곡선(322)은, 낮은 또는 0인 경사각 주입으로는 종래에 얻을 수 없었던, 매우 얕은 접합 깊이가 높은 경사각 주입에 의해 얻어질 수도 있는 것을 나타내고 있다.
기판 표면의 법선 방향에 대한 다양한 경사각에 대하여 주입 깊이의 수직 성분 및 수평 성분이 도 5B에 예시되어 있다. 이에 도시된 바와 같이, 수직 성분은 cosθ의 함수이고, 수평 성분은 sinθ의 함수이다. 주입 깊이의 수직 성분 및 수평 성분은 또한 기판의 특성의 함수이라는 것은 이해될 것이다.
곡선(320)에 의해 나타낸 불순물 프로파일은, 높은 경사각 및 500eV와 같은 더 높은 에너지에서 얻어질 수도 있다. 이들 파라미터는, 이온 주입기가 전형적으로 더 높은 에너지에서 더 효율적으로 동작되기 때문에 중요하다. 기판 표면에 대하여 높은 경사각에서 이온 주입을 실행함으로써, 이온 빔 에너지는 증가될 수 있고, 이로써 빔 흐름(current)을 증가시키고, 주입 시간을 감소시키며, 장치의 처리량을향상시키게 된다.
본 발명의 제2 실시예에 따르는 CMOS 집적 회로를 제조하기 위한 단순화된 공정이 도 6A 내지 도 6D에 도시되어 있다. 도 6A에 도시된 바와 같이, 제1 마스크(도시하지 않음)는 도 2AA와 관련하여 전술한 바와 같이 LOCOS 또는 STI에 의해 기판(412)에서 분리 영역(410)을 형성하기 위해 이용된다. 분리 영역(410)들은 기판(412) 내에 p-형 소자와 n-형 소자의 제조를 위한 영역들을 규정하기 위해 이격되어 있다.
도 6B에 도시된 바와 같이, 게이트 산화물 층과 폴리실리콘 층이 기판(412)에 피착되고, 제2 마스크(도시하지 않음)가 게이트 산화물 층과 폴리실리콘 층을 에칭하여, 게이트 전극(420)을 형성하는 데에 이용된다.
도 6C에 도시된 바와 같이, 측벽 절연체 층이 기판(412)에 피착되고，이 측벽 절연체 층은 방향성 에칭 공정을 이용하여 에칭되어, 게이트 전극(420)의 수직 또는 거의 수직의 측면 상에 측벽 스페이서(422)를 생성한다. 그 다음, 선택사항으로서의 프리-비정질화 주입이 전술한 바와 같이 실행될 수도 있다.
개구(432)를 구비하고 있는 제3 마스크(430)가 기판(412)의 표면상에 배치된다. 제3 마스크(430)는 p-형 소자가 형성되는 영역을 노출시키고, n-형 소자가 형성되는 영역을 막는다. p-형 소자의 n-웰(440), 채널 스톱부(442), 및 Vtp쓰레시홀드 조절부(444)는 제3 마스크(430) 내의 개구(432)를 통하여 주입된다. 선택사항으로서의, p-형 소자의 펀치쓰루 스톱부가 제3 마스크(430) 내의 개구(432)를 통하여 주입될 수도 있다. p-형 소자의 n-웰(440), 채널 스톱부(442), 쓰레시홀드 조절부(444), 및 선택사항으로서의 펀치쓰루 스톱부의 주입은, 기판 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되며, 게이트 전극(420)을 통과하는데에 충분한 에너지에서 실행된다. 게이트 전극(420)의 존재로 인하여, 후술하는 바와 같이, n-웰(440), 채널 스톱부(442), 쓰레시홀드 조절부(444), 및 선택사항으로서의 펀치쓰루 스톱부의 주입 프로파일의 윤곽이 형성된다.
제3 마스크(430) 내의 개구(432)를 통한 저에너지 높은 경사각 p+ 소스/드레인 확장부의 주입은, p-형 소자의 소스/드레인 확장부(446)(도 7)를 형성한다. 제3 마스크(430) 내의 개구(432)를 통하여 p+ 소스/드레인 주입은 p-형 소자의 소스/드레인 영역(448)(도 7)을 형성한다. p+ 소스/드레인 주입은, 기판(212)의 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되고, 전형적으로 소스/드레인 확장부(446)의 주입과 동일한 또는 그보다 더 높은 에너지에서 그리고 그보다 더 높은 도즈량으로 실행된다. 제3 마스크(430) 내의 개구(432)를 통한 선택사항으로서의 높은 경사각 할로우 또는 포켓 주입이, p-형 소자의 n-형 포켓 주입을 형성하기 위해 이용될 수도 있다.
도 6D에 도시된 바와 같이, 제3 마스크(430)는 제거되고, 개구(462)를 구비하고 있는 제4 마스크(460)가 기판(412)의 표면상에 배치된다. 제4 마스크(460)는 n-형 소자가 형성되는 영역을 노출시키고, p-형 소자가 형성되는 영역을 막는다. n-형 소자의 p-웰(470), 채널 스톱부(472), 및 Vtn쓰레시홀드 조절부(474)는, 제4마스크(460) 내의 개구(462)를 통하여 주입된다. 선택사항으로서의, n-형 소자의 펀치쓰루 스톱부가 제4 마스크(460) 내의 개구(462)를 통하여 주입될 수도 있다. n-형 소자의 p-웰(470), 채널 스톱부(472), 쓰레시홀드 조절부(474), 및 선택사항으로서의 펀치쓰루 스톱부의 주입은, 기판 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되고, 게이트 전극(420)을 통과하는데에 충분한 에너지에서 실행된다. 게이트 전극(420)의 존재로 인하여, 후술하는 바와 같이, p-웰(470), 채널 스톱부(472), 쓰레시홀드 조절부(474), 및 선택사항으로서의 펀치쓰루 스톱부의 주입 프로파일의 윤곽이 형성된다.
제4 마스크(460) 내의 개구(462)를 통한 저에너지 높은 경사각 n+주입은, n-형 소자의 소스/드레인 확장부(476)(도 7)를 형성한다. 제4 마스크(460) 내의 개구(462)를 통하여 n+ 소스/드레인 주입은 n-형 소자의 소스/드레인 영역(478)(도 7)을 형성한다. 소스/드레인 영역(478)의 주입은, 기판(412)의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되고, 소스/드레인 확장부(476)의 주입과 동일한 에너지 또는 그보다 더 높은 에너지 및 그보다 더 높은 도즈량으로 실행된다. 이로써, 소스/드레인 영역(478)은 전형적으로 소스/드레인 확장부(476)보다 더 깊게 된다. 제4 마스크(460) 내의 개구(462)를 통한 선택사항으로서의 높은 경사각 할로우 또는 포켓 주입이 n-형 소자의 p-형 포켓 주입을 형성하기 위해 이용될 수도 있다.
도 6A 내지 도 6D의 공정은 단지 2개의 주입 마스크를 필요로 하고, 이에 반하여 도 2AA 내지 도 2CJ의 종래기술의 공정은 6개의 주입 마스크를 필요로 하다는것을 알 수 있을 것이다. 그 결과, 도 6A 내지 도 6D의 공정은 도 2AA 내지 도 2CJ의 공정과 비교해서 복잡도와 비용면에서 감소하게 된다.
도 6A 내지 도 6D의 공정에 따라 제조된 MOS 소자(n-형 소자 또는 p-형 소자)의 확대 단면도가 도 7에 도시되어 있다. 화살표(490)로 나타낸， 소스/드레인 확장부(446, 476)의，저에너지 높은 경사각 주입은, 소스/드레인 확장부(446, 476)가 측벽 스페이서(422)의 아래에서 그리고 선택사항으로서 게이트 전극(420)의 부분 아래에서 형성되는 것을 확실하게 한다. 소스/드레인 확장부(446, 476)의 형성은 종래기술의 공정과 같이, 측벽 스페이서(422)의 피착 및 에칭 이전에 별도의 마스크, 또는 배치가능한 스페이서의 이용을 필요로 하지 않는다. 화살표(492)로 나타낸, 소스/드레인 영역(448, 478)의, 낮은 또는 0인 경사각 주입은, 게이트 전극(420)과 측벽 스페이서(422)에 의해 막히고, 소스/드레인 확장부(446, 4764)보다 더 깊은 소스/드레인 영역(448, 478)을 제공한다. 게다가, n-웰(440) 및 p-웰(470)(도 7에 도시하지 않음), 채널 스톱부(442, 472), 쓰레시홀드 조절부(444, 474)의 주입은, 낮은 또는 0인 경사각에서 그리고 게이트 전극(420)과 측벽 스페이서(442)를 통과하는데에 충분한 에너지에서 실행된다. 게이트 전극(420), 및 약 2000Å의 수직 치수를 전형적으로 가진 측벽 스페이서(442)의 존재로 인하여, n-웰(440), p-웰(470), 채널 스톱부(442, 4472), 및 쓰레시홀드 조절부(444, 447)는, 도 7에 도시된 바와 같이, 게이트 전극(420) 쪽을 향하여 상방으로 윤곽이 형성된다. 하지만, 이 상방으로 윤곽이 형성된 프로파일은 소자의 성능을 손상시키지 않고, 어떤 경우에는 소자 성능을 향상시킬 수도 있다. 도 6A 내지도 6D의 공정에서, 각각의 주입 마스크는 다수의 주입을 위해 이용됨으로써, 전체적인 공정을 단순화시킨다.
본 발명의 제3 실시예에 따르는 CMOS 집적 회로를 제조하기 위한 단순화된 공정이 도 8AA 내지 도 8BG에 도시되어 있다. 도 8AA에 도시된 바와 같이, 제1 마스크(도시하지 않음)가 도 2AA와 관련하여 전술한 바와 같이 LOCOS 또는 STI에 의해 기판(612)에서 분리 영역(610)을 형성하기 위해 이용된다. 분리 영역(610)들은 기판(612) 내에 p-형 소자와 n-형 소자의 제조를 위한 영역들을 규정하기 위해 이격되어 있다.
도 8AB에 도시된 바와 같이, 개구(622)를 구비하고 있는 제2 마스크(620)가 기판(612)의 표면상에 배치된다. 제2 마스크(620)는 p-형 소자가 형성되는 영역을 노출시키고, n-형 소자가 형성되는 영역을 막는다. 제2 마스크(620)는, 전술한 미국 특허 번호 제5,501,993호, 제5,814,866호, 및 제5,821,589에 상세히 개시된 바와 같이, 측방 분리를 위한 매립 주입 층(BILLI; buried implanted layer for lateral isolation) 공정을 실행하는데 이용된다. n-형 소자의 p-웰(630), 채널 스톱부(632), Vtn쓰레시홀드 조절부(634)의 주입이, 예를 들면 1MeV 내지 2MeV의 에너지에서 보론을 이용하여, 제2 마스크(620) 내의 비-개구된 영역(640)을 통하여 주입된다. 특히, p-웰(630), 채널 스톱부(632), 및 쓰레시홀드 조절부(634)부의 주입이, 기판의 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되고, 제2 마스크(620)의 비-개구된 영역(640)을 통과하는데에 충분한 에너지에서 실행되며, 이는 통상적으로 블로킹 기능을 실행하게 된다. 제2 마스크(620)의 개구(622)에서, 주입은 더 깊게 되고, 매설층(636), 채널 스톱부(638), 및 쓰레시홀드 조절부(640)를 형성한다. 이들 주입은 충분히 깊게 되고(2 내지 4㎛), 이들은 회로의 동작을 방해하지 않는다.
p-형 소자의 n-웰(650), 채널 스톱부(652), 및 Vtp쓰레시홀드 조절부(654)가, 제2 마스크(620) 내의 개구(622)를 통하여 주입된다. p-형 소자의 n-웰(650), 채널 스톱부(652), 및 쓰레시홀드 조절부(654)의 주입은, 기판 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되며, 개구(622) 내에 소망하는 주입 깊이를 생성하도록 선택된 에너지에서 실행된다. n-웰(650), 채널 스톱부(652), 및 쓰레시홀드 조절부(654)의 주입은, 제2 마스크(620)의 비-개구된 영역(640)에 의해 막힌다. 선택사항으로서의, n-형 소자의 펀치쓰루 스톱부가 제2 마스크(620)의 비-개구된 영역(640)을 통과하는데에 충분한 고에너지에서 주입될 수도 있다. 선택사항으로서의, p-형 소자의 펀치쓰루 스톱부가 제2 마스크(620) 내의 개구(622)를 통하여 주입될 수도 있다.
도 8AC에 도시된 바와 같이, 제2 마스크(620)는 제거되고, 게이트 산화물 층(660)과 폴리실리콘 층(662)이 기판(612)에 피착된다. 도 8AD에 도시된 바와 같이, 제3 마스크(도시하지 않음)가 게이트 산화물 층과 폴리실리콘 층을 에칭하여, 게이트 전극(670)을 형성하는데에 이용된다.
도 8BE에 도시된 바와 같이, 측벽 절연체 층(672)이 기판(612)에 피착되고, 측벽 절연체 층(672)은，방향성 에칭 공정을 이용하여 에칭되어, 게이트 전극(670)의 수직 또는 거의 수직의 측면 상에 측벽 스페이서(674)(도 8BF 참조)를 생성한다. 그 다음, 선택사항으로서의 프리-비정질화 주입은 전술한 바와 같이 실행될 수도 있다.
도 8BF에 도시된 바와 같이, 개구(682)를 구비하고 있는 제4 마스크(680)가 기판(612)의 표면상에 배치된다. 제4 마스크(680)는 p-형 소자가 형성되는 영역을 노출시키고, n-형 소자가 형성되는 영역을 막는다. 제4 마스크(680) 내의 개구(682)를 통한 저에너지 높은 경사각 p+ 소스/드레인 확장부 주입은, p-형 소자의 소스/드레인 확장부(684)를 형성한다. 제4 마스크(680) 내의 개구(682)를 통하여 p+ 소스/드레인 주입은 p-형 소자의 소스/드레인 영역(686)을 형성한다. p+소스/드레인 주입은, 기판(612)의 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되고, 소스/드레인 확장부(684)의 주입과 동일한 에너지 또는 그보다 더 높은 에너지 에너지 및 더 높은 도즈량으로 실행된다. 제4 마스크(680) 내의 개구(682)를 통한 선택사항으로서의 높은 경사각 할로우 또는 포켓 주입이 p-형 소자의 n-형 포켓 주입을 형성하기 위해 이용될 수도 있다.
도 8BG에 도시된 바와 같이, 제4 마스크(680)는 제거되고, 개구(692)를 구비하고 있는 제5 마스크(690)는 기판(612)의 표면상에 배치된다. 제5 마스크(690)는 n-형 소자가 형성되는 영역을 노출시키고, p-형 소자가 형성되는 영역을 막는다. n-형 소자의 제5 마스크(690) 내의 개구(692)를 통한 저에너지 높은 경사각 n+주입은, 소스/드레인 확장부(694)를 형성한다. 제5 마스크(690) 내의 개구(692)를 통하여 n+ 소스/드레인 주입은 n-형 소자의 소스/드레인 영역(696)을 형성한다. 소스/드레인 영역(696)의 주입은, 기판(612)의 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되고, 소스/드레인 확장부(694)의 주입과 동일한 에너지 또는 그보다 더 높은 에너지에서 그리고 더 높은 도즈량으로 실행된다. 이로써, 소스/드레인 영역(696)은 전형적으로 소스/드레인 확장부(694)보다 더 깊게 된다. 제5 마스크(690) 내의 개구(692)를 통한 선택사항으로서의 높은 경사각 할로우 또는 포켓 주입이 n-형 소자의 p-형 포켓 주입을 형성하기 위해 이용될 수도 있다.
도 8AA 내지 도 8BG의 공정은 단지 3개의 주입 마스크를 필요로 하고, 이에 반하여, 도 2AA 내지 도 2CJ의 공정은 6개의 주입 마스크를 필요로 한다는 것은 알 수 있다. 그 결과, 도 8AA 내지 도 8BG의 공정은 도 2AA 내지 도 2CJ의 공정과 비교해서 복잡도과 비용면에서 감소하게 된다.
본 발명의 바람직한 실시예라고 간주되는 것이 예시되고 설명되었지만, 첨부된 청구범위에 의해 한정하는 발명의 범위를 벗어나지 아니하고도 다양한 변형 또는 변경이 가능하다는 것은 당업자라면 이해 할 수 있을 것이다.

Claims (20)

  1. 기판 상에서의 회로의 제조에 이용되는 방법에 있어서,
    게이트 전극의 형성 이후, 측벽 절연체 층을 기판에 피착하고, 상기 측벽 절연체 층을 에칭하여, 상기 게이트 전극의 측면 상에 측벽 스페이서를 형성하는 단계;
    제1 마스크 내의 개구를 통하여 p-형 소자의 소스/드레인 확장부를 주입하는 단계;
    상기 제1 마스크 내의 상기 개구를 통하여 상기 p-형 소자의 소스/드레인 영역을 주입하는 단계;
    제2 마스크 내의 개구를 통하여 n-형 소자의 소스/드레인 확장부를 주입하는 단계; 및
    상기 제2 마스크 내의 상기 개구를 통하여 상기 n-형 소자의 소스/드레인 영역을 주입하는 단계를 포함하고,
    상기 소스/드레인 확장부를 주입하는 단계는, 저에너지에서 그리고 상기 기판 표면의 법선 방향에 대하여 높은 경사각에서 실행되며, 상기 소스/드레인 확장부는 상기 측벽 스페이서의 아래에서 측방으로 형성되고,
    상기 소스/드레인 영역을 주입하는 단계는, 기판의 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서, 및 상기 소스/드레인 확장부를 주입하는 단계와 동일한 에너지 또는 그보다 더 높은 에너지 및 더 높은 도즈량으로 실행되는
    것을 특징으로 하는 기판 상에서의 회로의 제조에 이용되는 방법.
  2. 제1항에 있어서,
    상기 제1 마스크 내의 상기 개구를 통하여 상기 p-형 소자의 할로우 주입을 실행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 제2 마스크 내의 상기 개구를 통하여 상기 n-형 소자의 할로우 주입을 실행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 소스/드레인 확장부를 주입하는 단계는, 약 45° 내지 60°의 범위의 경사각에서 실행되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 소스/드레인 확장부를 주입하는 단계 및 상기 소스/드레인 영역을 주입하는 단계 이전에, 프리-비정질화 층을 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    저온 고상 에피텍셜 재성장 공정에서, 500℃ 내지 800℃에서 상기 기판을 열처리하는 단계 더 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 소스/드레인 확장부를 주입하는 단계는, 상기 소스/드레인 확장부가 상기 게이트 전극의 부분 아래에서 측방으로 형성되도록 선택되는 경사각 및 에너지에서 실행되는 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 제1 마스크 내의 상기 개구를 통하여 p-형 소자의 n-웰을 주입하는 단계, 상기 제1 마스크 내의 상기 개구를 통하여 p-형 소자의 채널 스톱부를 주입하는 단계, 및 상기 제1 마스크 내의 상기 개구를 통하여 p-형 소자의 Vtp쓰레시홀드 조절부를 주입하는 단계를 더 포함하고,
    상기 p-형 소자의 n-웰, 채널 스톱부, 및 Vtp쓰레시홀드 조절부를 주입하는 단계들은, 상기 게이트 전극을 통과하는데 충분한 에너지에서 그리고 상기 기판 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 제1 마스크 내의 상기 개구를 통하여 상기 p-형 소자의 펀치쓰루 스톱부를 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    상기 제2 마스크 내의 상기 개구를 통하여 n-형 소자의 p-웰을 주입하는 단계, 상기 제2 마스크 내의 상기 개구를 통하여 n-형 소자의 채널 스톱부를 주입하는 단계, 및 상기 제2 마스크 내의 상기 개구를 통하여 n-형 소자의 Vtn쓰레시홀드 조절부를 주입하는 단계를 더 포함하고,
    상기 n-형 소자의 p-웰, 채널 스톱부, 및 Vtn쓰레시홀드 조절부를 주입하는 단계들은, 상기 게이트 전극을 통과하는데 충분한 에너지에서 그리고 상기 기판 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 제2 마스크 내의 상기 개구를 통하여 상기 n-형 소자의 펀치쓰루 스톱부를 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제1항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에,
    (a) 제3 마스크 내의 비-개구된 영역을 통하여 상기 n-형 소자의 p-웰을 주입하는 단계;
    (b) 상기 제3 마스크 내의 상기 비-개구된 영역을 통하여 상기 n-형 소자의 채널 스톱부를 주입하는 단계;
    (c) 상기 제3 마스크 내의 상기 비-개구된 영역을 통하여 상기 n-형 소자의 Vtn쓰레시홀드 조절부를 주입하는 단계;
    (d) 상기 제3 마스크 내의 상기 개구를 통하여 상기 p-형 소자의 n-웰을 주입하는 단계;
    (e) 상기 제3 마스크 내의 상기 개구를 통하여 상기 p-형 소자의 채널 스톱부를 주입하는 단계; 및
    (f) 상기 제3 마스크 내의 상기 개구를 통하여 상기 p-형 소자의 Vtp쓰레시홀드 조절부를 주입하는 단계를
    더 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 제3 마스크 내의 상기 비-개구된 영역을 통하여 상기 n-형 소자의 펀치쓰루 스톱부를 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제12항에 있어서,
    상기 제3 마스크 내의 상기 개구를 통하여 상기 p-형 소자의 펀치쓰루 스톱부를 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 기판 상에서의 소자의 제조에 이용되는 방법에 있어서,
    상기 소자의 게이트 전극의 형성 이후, 측벽 절연체 층을 기판에 피착하고, 상기 측벽 절연체 층을 에칭하여, 상기 게이트 전극의 측면 상에 측벽 스페이서를 형성하는 단계;
    마스크 내의 개구를 통하여 상기 소자의 소스/드레인 확장부를 주입하는 단계로서, 상기 소스/드레인 확장부를 주입하는 단계는 저에너지에서 및 상기 기판 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 실행되고, 상기 소스/드레인 확장부는 상기 측벽 스페이서 아래에서 측방으로 형성되도록 하는 단계; 및
    상기 마스크 내의 상기 개구를 통하여 상기 소자의 소스/드레인 영역을 주입하는 단계로서, 상기 소스/드레인 영역을 주입하는 단계는 상기 기판 표면의 법선 방향에 대하여 낮은 또는 0인 경사각에서 그리고 상기 소스/드레인 확장부를 주입하는 단계와 동일한 또는 그보다 더 높은 에너지 및 더 높은 도즈량으로 실행되는 단계
    를 포함하는 것을 특징으로 하는 기판 상에서의 회로의 제조에 이용되는 방법.
  16. 제15항에 있어서,
    상기 소스/드레인 확장부를 주입하는 단계는, 약 45° 내지 60°의 범위의 경사각에서 실행되는 것을 특징으로 하는 방법.
  17. 제15항에 있어서,
    상기 마스크 내의 상기 개구를 통하여 상기 소자에 대하여 웰을 주입하는 단계, 상기 마스크 내의 상기 개구를 통하여 상기 소자에 대하여 채널 스톱부를 주입하는 단계, 및 상기 마스크 내의 상기 개구를 통하여 상기 소자에 대하여 Vt쓰레시홀드 조절부를 주입하는 단계를 더 포함하고,
    상기 소자에 대하여 상기 웰, 상기 채널 스톱부, 및 상기 Vt쓰레시홀드 조절부를 주입하는 단계들은, 상기 기판 표면의 법선방향에 대하여 낮은 또는 0인 경사각에서 실행되는 것을 특징으로 하는 방법.
  18. 제15항에 있어서,
    상기 소스/드레인 확장부를 주입하는 단계 및 상기 소스/드레인 영역을 주입하는 단계 이전에, 프리-비정질화 층을 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법
  19. 제18항에 있어서,
    저온 고상 에피텍셜 재성장 공정에서, 500℃ 내지 800℃에서 상기 기판을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제15항에 있어서,
    상기 소스/드레인 확장부를 주입하는 단계는, 상기 소스/드레인 확장부가 상기 게이트 전극의 부분의 아래에서 측방으로 형성되도록 선택되는 경사각 및 에너지에서 실행되는 것을 특징으로 하는 방법.
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