KR20010103565A - 판형체, 리드 프레임 및 반도체 장치의 제조 방법 - Google Patents

판형체, 리드 프레임 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20010103565A
KR20010103565A KR1020010006326A KR20010006326A KR20010103565A KR 20010103565 A KR20010103565 A KR 20010103565A KR 1020010006326 A KR1020010006326 A KR 1020010006326A KR 20010006326 A KR20010006326 A KR 20010006326A KR 20010103565 A KR20010103565 A KR 20010103565A
Authority
KR
South Korea
Prior art keywords
lead
plate
lead frame
semiconductor element
convex portion
Prior art date
Application number
KR1020010006326A
Other languages
English (en)
Other versions
KR100381349B1 (ko
Inventor
사까모또노리아끼
고바야시요시유끼
사까모또준지
마시모시게아끼
오까와가쯔미
마에하라에이주
다까하시고우지
Original Assignee
다카노 야스아키
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다카노 야스아키, 산요 덴키 가부시키가이샤 filed Critical 다카노 야스아키
Publication of KR20010103565A publication Critical patent/KR20010103565A/ko
Application granted granted Critical
Publication of KR100381349B1 publication Critical patent/KR100381349B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Abstract

제2 표면(53)에 리드 패턴의 도전 피막(51)이 형성된 판형체(50), 또는 제2 표면(53)에 리드(56)의 패턴을 갖는 볼록부를 포함하는 리드 프레임에 의해, 리드의 간격을 더욱 미세 패턴으로 한다. 또한, 판형체(50)와 리드(56)가 일체로 형성되어, 타이버가 불필요해진다.

Description

판형체, 리드 프레임 및 반도체 장치의 제조 방법{PLATE, LEAD FRAME AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 판형체, 리드 프레임 및 반도체 장치의 제조 방법에 관한 것으로, 특히 종래의 리드 프레임의 여러 문제를 해결한 것이다.
종래, 전자 기기에 세트되는 회로 장치는, 휴대 전화, 휴대용의 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 경량화가 요구되고 있다.
예를 들어, 회로 장치로서 반도체 장치를 예로 하여 진술하면, 일반적인 반도체 장치로서, 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치(1)는, 도 21과 같이, 프린트 기판 PS에 실장된다.
또한 이 패키지형 반도체 장치(1)는, 반도체 칩(2) 주위를 수지층(3)으로 피복하고, 이 수지층(3)의 측부로부터 외부 접속용의 리드(4)가 도출된 것이다.
도 22에, 상기 패키지형 반도체 장치(1)에 이용되는 리드 프레임(5)을 도시한다. 이 리드 프레임(5)은, Cu 등의 박형 금속판으로 이루어지고, 일반적으로 외형은, 직사각형이다. 중앙의 부호(6)는, 반도체 칩(2)을 실장하는 아일런드이고, 부호(7)는, 현수 리드이다. 또한 이 아일런드(6), 리드(4)는, 수지층(3)을 형성하는 절연성 수지의 주입 압력에 의해 간단히 변형되기 때문에, 현수 리드(7)나 타이버(8)가 설치되어 있다. 그리고 리드(4), 아일런드(6), 현수 리드(7) 및 타이버(8)는, 프레스 등의 펀칭이나 에칭에 의해 형성되어 있다.
이들 기술은, 예를 들면 특개평9-181241호 공보, 특개평7-135230호 공보에 도시되고, DIP, QIP 용의 리드 프레임으로서 설명되고 있다.
그러나 이 패키지형 반도체 장치(1)는, 리드(4), 아일런드(6), 현수 리드(7) 및 타이버(8)를 파인 패턴으로 형성하는 것이 어렵고, 리드 프레임 자체의 사이즈를 작게 하는 것이 어려웠다. 또한, 리드(4)가 수지층(3)으로부터 밖으로 나오고, 전체의 사이즈가 커서, 소형화, 박형화 및 경량화를 만족시킬만한 것이 아니었다.
그 때문에, 각 사가 앞다퉈 소형화, 박형화 및 경량화를 실현하도록, 여러 구조를 개발하고, 최근에는 CSP(칩 사이즈 패키지)라고 하는, 칩의 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되고 있다.
도 23은, 지지 기판으로서 플렉시블 시트(30)를 채용한, 칩 사이즈보다도 약간 큰 CSP31을 나타내는 것이다.
이 플렉시블 시트(30)의 표면에는, 복수의 리드(32···)가 배치되고,리드(32)의 한쪽 단은, 반도체 칩(33)의 배치 영역에 근접되어, 타단은 수지층(34)으로부터 외부로 노출되어 있다. 그리고 상기 배치 영역에 설치된 반도체 칩(33)의 전극과 리드(32)는, 금속 세선(35)을 통해 접속되어 있다. 또한 도면에서는, 반도체 칩(33)의 이면을 패키지로부터 노출시키기 위해, 플렉시블 시트(30)에 개구부(36)가 형성되어 있다.
계속해서, 상기 리드 프레임(5)을 이용한 몰드 방법에 대해, 도 22를 이용하여 간단히 설명한다. 우선 도 22a에 도시된 바와 같이 원하는 형상으로 펀칭된 리드 프레임(5)을 준비하고, 아일런드(6)에 반도체 칩(20)을 고착시킨다. 그리고 반도체 칩(20) 상에 있는 본딩 패드와 리드(4)의 한쪽 단을 금속 세선(21)으로 전기적으로 접속한다.
계속해서 도 22b에 도시된 바와 같이, 금형(22)으로 상기 리드 프레임(5)을 장착한다. 그리고 상기 리드 프레임(5)을 하부 금형(22A)과 상부 금형(22B)으로 끼워, 하부 금형(22A)과 상부 금형(22B)으로 형성된 캐비티 내에 절연성 수지를 주입하여, 원하는 패키지가 형성된다. 또한, 도 22a에 도시된 점선은, 절연성 수지로 형성된 몰드부(23)를 나타내는 것이다.
우선 리드 프레임(5)을 이용한 패키지의 문제점에 대해 설명한다. 리드 프레임(5)은, 프레스나 에칭에 의해 겉으로부터 뒤로 관통하여 형성된다. 그 때문에, 리드나 아일런드는, 흩어지지 않도록 하는 대책을 실시하고 있다. 즉, 리드(4)에는, 타이버(8)가 설치되고, 또한 아일런드(6)에는, 현수 리드(7)가 설치된다. 이 타이버(8)나 현수 리드(7)는, 본래 필요한 것이 아니며, 몰드 후에 제거된다.
또한 리드 프레임(5)은, 에칭이나 프레스에 의해 겉으로부터 뒤로 관통되기 때문에, 리드 패턴의 미세화에 한계가 있다는 문제도 있었다. 예를 들면 프레스로 리드 프레임(5)을 형성하는 경우, 펀칭되는 리드사이에는, 리드 프레임의 두께와 거의 동일한 길이가 한계치라고들 한다. 또한 에칭에 의해 형성되는 리드 프레임도, 두께만큼 세로 방향으로 에칭되는 만큼, 가로 방향으로도 에칭이 진행되기 때문에, 리드 프레임의 두께가 리드 간격의 한계라고들 한다.
따라서 리드 프레임의 패턴을 미세화하려고 하면, 리드 프레임의 두께를 얇게 할 필요가 있다. 그러나 리드 프레임(5) 자체의 두께가 얇아지면, 그 강도는 저하하여, 리드 프레임(5)에 휘어짐이 발생하거나, 리드(4)가 변형하거나, 위치 어긋남을 일으키기도 하는 문제가 있었다. 특히, 금속 세선(21)과 접속되는 리드(4)의 단부는, 지지되지 않기 때문에, 변형, 휘어짐 등이 발생하는 문제가 있었다.
또한 도 22a의 화살표로 나타내는 부분은, 리드(4)가 패키지의 측면으로부터 나오기 때문에, 버어가 발생하는 문제도 있었다.
이상과 같이, 리드 프레임은, 미세 가공에 한계가 있어, 패키지 전체의 사이즈를 보다 작게 할 수 없고, 더구나 프로세스를 생각하면, 리드 프레임의 휘어짐을 방지하는 방법이 필요해지거나, 버어를 제거하는 공정이 필요하거나, 현수 리드(7)나 타이버(8)를 절제할 필요가 있기도 하기 때문에, 프로세스가 복잡해진다는 문제가 있었다.
한편, 플렉시블 시트를 이용하여 리드 프레임을 형성하는 경우, 리드 프레임은 주로 에칭에 의해 형성되기 때문에, 비교적 미세 가공에 적합하다.
예를 들면 원하는 패턴에 겉으로부터 뒤에 펀칭된 리드 프레임을 플렉시블 시트에 접합시키는 경우, 리드가 흩어지는 것을 방지하기 위해, 타이버나 현수 리드가 필요해진다는 문제점이 있었다.
또한 플렉시블 시트 상에 Cu 박을 접합시키고, 이 후에 에칭에 의해 패턴화하는 방법으로는, 플렉시블 시트에 접합되기 때문에, 에칭제에 의해 리드의 접착 강도가 열화하고, 박리되거나, 리드가 위치 어긋남을 일으키기도 하는 문제가 있었다. 또한 리드는, 패키지로부터 밖으로 나오기 때문에, 역시 리드와 리드사이에 수지 버어가 발생한다는 문제가 있었다. 또한 지지 기판이 되는 플렉시블 시트(30)는, 본래 불필요한 것이다. 그러나 제조 방법 상, 리드를 접합시키기 때문에, 지지 기판으로 채용하고, 이 플렉시블 시트(30)를 없앨 수 없었다. 그 때문에, 이 플렉시블 시트(30)를 채용함으로써, 비용이 상승하고, 또한 플렉시블 시트의 두께에 따라 회로 장치로서 두꺼워지고, 소형화, 박형화, 경량화에 한계가 있었다.
또한 경우에 따라서는, 플렉시블 시트의 양면에 전극을 형성하고, 이것을 접속하는 관통 홀이 필요해지는 경우도 있었다. 이 경우, 이 형성 공정이 부가됨으로써, 제조 공정도 길어지는 문제도 있었다.
본 발명은 상기 실정에 감안하여 이루어진 것으로, 미세화에서도 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명은, 상술된 많은 과제에 감안하여 이루어져, 첫째, 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고, 평탄면으로 이루어지는 제2 표면을 갖는 판형체이고,
상기 제2 표면에는, 한쪽 단이 반도체 소자 탑재 영역에 근접하여 설치되는 복수의 리드에 상당하도록 볼록부가 형성되는 것을 특징으로 하는다.
또한, 둘째, 상기 볼록부 표면은 도전 피막으로 피복되어 있는 것을 특징으로 하는다.
또한 셋째, 상기 볼록부는, 도전 피막으로 구성되어 있다.
넷째, 도전 피막은, 적어도 리드의 전기적 접속부를 구성하는 영역에 선택적으로 형성됨으로써 해결하는 것이다.
도전 피막을 통해 리드나 아일런드를 하프 에칭할 수 있다. 또한 판형체를 겉으로부터 뒤까지, 프레스나 에칭으로 관통시키지 않고, 도중에서 멈춤으로써, 리드와 리드의 간격을 좁힐 수 있어, 보다 미세한 패턴을 형성할 수 있다. 또한 리드, 또는 리드나 아일런드는 판형체와 일체로 구성되기 때문에, 변형이나 휘어짐 등이 없어져, 리드의 타이버, 현수 리드를 불필요하다고 할 수 있다. 또한, 절연성 수지를 밀봉하여 완전히 고정한 후, 판형체의 이면을 연마나 에칭함으로써 리드나 아일런드의 분리가 가능해져, 위치 어긋남도 없어 소정의 위치에 리드나 아일런드를 배치할 수 있다. 또한 리드를 길게 끌고 돌아다녀도 아무런 문제없이 배치할 수 있다. 또한 도전 피막을 대신하여 포토레지스트를 피착하고, 하프 에칭하는 경우에는, 적어도 본딩 패드에 대응하는 부분에 도전 피막을 형성해 둘 필요가 있다.이것은, 금속 세선의 접속이 이 도전 피막으로 가능해지기 때문이다.
다섯째, 상기 리드의 타단은, 밀봉 영역 내에 위치하도록 배치됨으로써 해결하는 것이다.
수지 밀봉 영역 내에, 리드 전역이 배치됨으로써, 리드와 리드사이에서 발생하는 버어를 방지할 수 있다.
여섯째, 상기 판형체의 서로 대향하는 측변에는, 가이드 핀과 실질적으로 동일한 패턴 상기 도전 피막이, 또는 상기 가이드 핀이 삽입되는 가이드 홀이 형성됨으로써 해결하는 것이다.
가이드 핀과 동일 패턴이 형성됨에 따라, 절연성 수지로 밀봉할 때에, 가이드 핀으로서 개구시킬 수 있다. 또한 미리 가이드 핀을 개구시켜둠으로써, 밀봉용의 금형의 가이드 핀에 세트할 수 있다.
일곱째, 상기 판형체는, 도전박으로 이루어지고, 상기 도전 피막은, 상기 도전박의 재료와는 다른 재료로 이루어짐으로써 해결하는 것이다.
예를 들면, 판형체를 Cu를 주 재료로 구성하고, 도전 피막을 Ni, Ag 또는 Au 등으로 구성하면, 도전 피막을 에칭 마스크로 하여 활용할 수 있고, 또한 하프 에칭했을 때, 그 측면을 만곡 구조로 하거나, 리드나 아일런드의 표면에 도전 피막에의한 차양을 형성할 수 있어, 앵커 효과를 갖게 한 구조로 할 수 있다.
여덟째, 본 발명의 리드 프레임은, 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고, 평탄면으로 이루어지는 제2 표면을 갖는 판형체로 이루어지고,
상기 제2 표면에는, 한쪽 단이 반도체 소자 탑재 영역에 근접하여 설치되는 복수의 리드에 상당하도록 볼록부가 형성되어 이루어지는 것을 특징으로 하는다.
아홉번째, 반도체 소자와 전기적으로 접속되는 복수의 리드가 하프 에칭된 상태에서 판형체에 형성된 리드 프레임으로 함으로써 해결하는 것이다.
판형체를 겉으로부터 뒤까지, 프레스나 에칭으로 관통하지 않고, 도중에 멈춤으로써, 리드와 리드의 간격을 좁힐 수 있어, 보다 미세한 패턴을 형성할 수 있다.
열번째, 반도체 소자와 전기적으로 접속되는 복수의 리드는 반펀칭에 의해 형성하도록 해도 좋다.
열한번째, 상기 판형체에는, 상기 볼록부로 이루어지는 복수의 리드를 1단위로 한 유닛이 매트릭스형으로 배치됨으로써 해결하는 것이다.
판형체를 겉으로부터 뒤까지, 프레스나 에칭으로 관통하지 않고, 도중에 멈춤에 따라, 리드와 리드의 간격을 좁힐 수 있어, 보다 미세한 패턴을 형성할 수 있다. 또한 리드는 판형체와 일체로 구성되기 때문에, 변형이나 휘어짐 등이 없어져, 리드의 타이버를 불필요하게 할 수 있다. 또한, 절연성 수지를 밀봉하여 완전히 고정한 후, 판형체의 이면을 연마나 에칭함으로써 리드의 분리가 가능해지고, 위치 어긋남도 없이 소정의 위치에 리드를 배치할 수 있다. 게다가, 리드를 길게 하여 끌고 돌아다녀도 아무런 문제없이 배치할 수 있다.
열두번째, 상기 볼록부는, 상기 반도체 소자 탑재 영역에 대응하는 영역에, 상기 리드의 높이와 실질적으로 동일한 높이 또는 상기 리드의 높이보다도 낮은 아일런드를 구성함으로써 해결하는 것이다.
아일런드 자신도, 현수 리드를 채용하지 않고 구성할 수 있다. 또한, 아일런드의 높이를 리드의 높이보다도 낮춤으로써, 반도체 칩의 높이를 저하시킬 수 있어, 패키지 전체의 두께를 얇게 할 수 있다.
열세번째, 상기 판형체에는, 상기 볼록부로 이루어지는 복수의 리드와 상기 아일런드를 1단위로 한 유닛이 매트릭스형으로 배치됨으로써 해결하는 것이다.
열네번째, 상기 아일런드는, 상기 리드의 선단에 둘러싸이도록 형성됨으로써 해결하는 것이다.
열다섯째, 상기 반도체 소자 탑재 영역은, 상기 유닛 내에 복수개 설치됨으로써 해결하는 것이다.
반도체 소자 탑재 영역을 복수개 설치함으로써, 박형의 멀티칩의 패키지가 가능해진다.
열여섯째, 상기 판형체는, Cu, Al, Fe-Ni 합금, Cu-Al의 적층체 또는 Al-Cu-Al의 적층체로 이루어짐으로써 해결하는 것이다.
열일곱째, 상기 리드의 상면에는, 상기 볼록부를 구성하는 재료와는 다른 재료의 도전 피막이 형성됨으로써 해결하는 것이다.
열여덟째, 상기 볼록부의 측면은, 앵커 구조를 갖음으로써 해결하는 것이다.
열아홉째, 상기 도전 피막은, 상기 리드의 상면에서 차양을 구성함으로써 해결하는 것이다.
스무번째, 상기 도전 피막은, Ni, Au, Ag 또는 Pd로 이루어짐으로써 해결하는 것이다.
예를 들면, 판형체를 Cu를 주 재료로 구성하고, 도전 피막을 Ni, Ag, Au 또는 Pd 등으로 구성하면, 도전 피막을 에칭 마스크로 하여 활용할 수 있고, 또한 하프 에칭했을 때, 그 측면을 만곡 구조로 하거나, 리드나 아일런드의 표면에 도전 피막에 의한 차양을 형성할 수 있어, 앵커 효과를 갖게 한 구조로 할 수 있다.
스물한번째, 상기 리드 중 적어도 일부는, 상기 반도체 소자 탑재 영역에 배치됨으로써 해결하는 것이다.
리드의 일부를 반도체 소자 탑재 영역에 배치함으로써, 페이스 다운형의 반도체 칩을 실장할 수 있다. 또한 BGA 형의 반도체 장치를 제조할 수 있다.
스물두번째, 상기 판형체의 서로 대향하는 측변에는, 가이드 핀과 실질적으로 동일한 패턴의 상기 도전 피막이 형성됨으로써 해결하는 것이다.
스물세번째, 상기 판형체의 서로 대향하는 측변에는, 가이드 핀이 삽입되는 가이드 홀이 형성됨으로써 해결하는 것이다.
스물네번째, 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고, 한쪽 단이 반도체 소자 탑재 영역에 근접하여 설치되는 복수의 리드에 상당하도록 볼록부가 형성되어 이루어지는 제2 표면을 갖는 리드 프레임용 판형체를 준비하는 공정과,
상기 제2 표면의 상기 볼록부에 반도체 소자를 탑재하는 공정과,
상기 반도체 소자와 함께, 상기 제2 표면측을 피복하도록 수지 밀봉하는 공정과,
상기 제1 표면측으로부터 상기 볼록부의 저면에 도달할 때까지, 상기 리드 프레임용 판형체를 제거하고, 상기 복수의 리드로 분단하는 공정을 포함하는 것을 특징으로 하는다.
스물다섯째, 상기 분단하는 공정은, 무마스크의 에칭 공정인 것을 특징으로 하는다.
무마스크이기 때문에, 매우 용이하게 패터닝이 가능해진다.
스물여섯째, 상기 수지 밀봉 공정은, 반도체 소자의 탑재된 리드 프레임용 판형체를 금형 내에 장착하는 공정과,
상기 판형체와 상기 금형의 상부 금형으로 규정되는 공간 내에 수지를 충전하는 공정을 포함하는 것을 특징으로 하는다.
스물일곱번째, 상기 수지 밀봉 공정은, 상기 수지 밀봉 영역에 대응하는 상기 리드 프레임 이면의 전역은, 하부 금형에 접촉되고, 상기 볼록부 전체를 피복하도록 밀봉하는 공정인 것을 특징으로 했다.
판형체를 겉으로부터 뒤까지, 프레스나 에칭으로 관통하지 않고, 도중에 멈춤으로써, 리드와 리드의 간격을 좁힐 수 있어, 보다 미세한 패턴을 형성할 수 있다. 또한 리드는 판형체와 일체로 구성되기 때문에, 변형이나 휘어짐 등이 없어져, 리드의 타이버를 불필요하다고 할 수 있다. 또한, 절연성 수지를 밀봉하여 완전히 고정한 후, 판형체의 이면을 연마나 에칭함으로써 리드의 분리가 가능해지고, 위치 어긋남도 없이 소정의 위치에 리드를 배치할 수 있다.
스물여덟째, 상기 하부 금형의 접촉 영역은, 진공 흡인 수단이 분산되어 배치됨으로써 해결하는 것이다.
하프 에칭된 리드와 일체의 리드 프레임을 하부 금형에 접촉시킴에 따라, 시트형의 리드 프레임을 안정적으로 배치할 수 있기 때문에, 금속 세선의 본딩 에너지를 리드로 공급할 수 있고, 접속 강도가 높은 접속이 가능해진다.
스물 아홉번째, 상기 반도체 소자를 탑재하는 공정은, 와이어 본딩 공정을 포함하는 것을 특징으로 하는다. 제24항에 기재된 반도체 장치의 제조 방법.
서른번째, 상기 반도체 소자를 탑재하는 공정은, 다이렉트 본딩 공정을 포함하는 것을 특징으로 하는다.
서른 한번째, 상기 리드 프레임은, 상기 복수의 리드를 1 단위로 한 유닛이 매트릭스형으로 형성되고,
상기 유닛마다 개별 분리됨으로써 해결하는 것이다.
이들 제조 방법에 따라, 리드, 또는 리드와 아일런드의 도전로, 반도체 소자 및 이들을 밀봉하는 절연성 수지로 구성되기 때문에, 반도체 장치의 박형·경량화를 실현할 수 있고, 더욱 도전로가 매립되기 때문에, 도전로가 절연성 수지로부터 박리되지 않은 반도체 장치를 실현할 수 있다. 또한 도전박의 표면에 도전 피막을 형성함으로써, 표면에 차양을 갖는 리드, 아일런드를 형성할 수 있어, 앵커 효과를 갖고 절연성 수지에 매립할 수 있다.
더욱 바람직하게는, 도전로에 압연체를 이용한다.
본 발명에서는, 도전로 패턴을 형성하기 위한 도전성 플레이트로서 1매의 판형체를 출발 재료와, 이것을 펀칭 가공 또는 하프 에칭 가공에 의해 분리홈을 형성하여 도전로 패턴을 형성하기 때문에, 시트 저항이 작아, 치밀하며 표면의 평탄도가 높은 도전로를 형성하는 것이 가능해진다. 따라서 본딩 정밀도가 높고, 고집적화 회로 장치의 실장시에도, 고정밀도이면서 고신뢰성을 실현하는 것이 가능해진다.
또한, 특히 금속의 압연체를 이용함으로써, 입계가 랜덤 배치되게 되며, 시트 저항이 작아, 치밀하며 표면의 평탄도가 미시적으로 봤을 때 높은 도전로를 형성하는 것이 가능해진다.
즉, 도금막인 경우에는, 도전로로서 충분한 막 두께를 얻을 수 있을 정도로 두껍게 형성한 경우에는, 막 두께의 변동이 커서, 표면의 충분한 평탄성을 얻을 수 없다. 예를 들면 20-35 마이크론 정도의 도금막을 형성하려고 하면, 막 두께의 변동이 커서 본딩 강도가 대폭 저하한다. 이에 대해, 본원 발명과 같이 구리등의 압연 금속을 에칭하여 형성한 경우에는 매우 평탄하고 본딩 강도 및 본딩 정밀도가 높은 회로 장치를 얻는 것이 가능해진다.
단, 도금막인 경우에는, 도금 성장면을 경면으로 함으로써, 지지체를 제거하고, 성장면측을 본딩면으로서 사용하도록 하면, 조금이지만, 평탄성을 개선하는 것은 가능하다. 그러나, 구리등 금속의 압연체를 이용한 경우에 비해 정밀도는 대폭 뒤떨어진다.
도 1a 및 1b는 본 발명의 판형체를 설명하는 도면.
도 2a 및 2b는 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 3a 및 3b은 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 4는 본 발명의 판형체를 설명하는 도면.
도 5는 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 6a 및 6b은 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 7a 및 7b은 본 발명의 판형체를 설명하는 도면.
도 8a 및 8b은 본 발명의 리드 프레임을 설명하는 도면.
도 9a 및 9b는 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 10a 및 10b은 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 11a, 11b 및 11c는 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 12a, 12b 및 12c는 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 13은 리드 프레임을 설명하는 도면.
도 14는 리드 프레임을 설명하는 도면.
도 15a 및 15b는 리드 프레임을 설명하는 도면.
도 16은 리드 프레임을 설명하는 도면.
도 17은 리드 프레임을 설명하는 도면.
도 18a 및 18b은 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 19a 및 19b는 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 20a 및 20b은 본 발명의 판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 21은 종래의 반도체 장치의 실장 구조를 설명하는 도면.
도 22a 및 22b는 종래의 리드 프레임을 사용한 반도체 장치의 제조 방법을 설명하는 도면.
도 23은 지지 기판으로서 플렉시블 시트를 채용한 반도체 장치를 설명하는도면.
<도면의 주요 부분에 대한 부호의 설명>
50: 판형체
51: 도전 피막
52: 제1 표면
53: 제2 표면
55: 반도체 소자 탑재 영역
58: 절연성 수지
[판형체 및 리드 프레임을 설명하는 제1 실시의 형태]
도 1은, 판형체(50)를 도시하고, 반도체 소자를 밀봉할 때에 채용되는 종래형의 리드 프레임보다도 그 효과가 우수하며, 보다 박형의 패키지를 실현할 수 있는 것이다.
도 1a에 도시된 판형체(50)는, 종래의 리드 프레임, 예를 들면 SIP, DIP, QIP 등의 패턴에 있어서, 아일런드를 제외한 리드 패턴이 시트형의 도전박 상에 도전 피막(51)으로 형성된 것이다.
즉 판형체(50)는, 평탄면으로 이루어지는 제1 표면(52)과, 상기 제1 표면(52)에 대향하여 설치되고, 평탄면으로 이루어지는 제2 표면(53)을 지니고, 상기 제2 표면(53)에는, 한쪽 단(54)이 반도체 소자 탑재 영역(55)에 근접하여 설치되는 복수의 리드(56)와 실질적으로 동일한 패턴의 도전 피막(51)이 형성되는 것이다.
이 판형체(50)는, 상기 도전 피막(51)을 대신하여, 포토레지스트 등의 내 에칭 마스크가 형성되어도 좋다. 예를 들면 도 1b에 도시된 바와 같이, 리드(56)에 대응하는 부분에 포토레지스트 PR이 형성되어도 좋다. 이 경우, 리드의 한쪽 단은, 본딩이나 땜납 접속을 하기 때문에, 적어도 이 부분에는 도전 피막(51)을 형성할 필요가 있다.
본 발명의 특징은, 상기 판형체에 있다. 후술된 설명으로부터 알 수 있듯이 판형체(50)의 도전 피막(51) 또는 포토레지스트를 통해 하프 에칭하며, 이것에 반도체 소자(57)를 탑재하고, 절연성 수지(58)로 밀봉한다. 그리고, 리드(56)가 분리될 때까지, 절연성 수지(58)의 이면에 노출되어 있는 판형체(50)를 에칭, 연마 또는 연삭 등으로 가공한다. 이 제조 방법을 채용함으로써, 반도체 소자(57), 복수의 리드(56)와, 이 도전로 리드(56)를 매립하는 절연성 수지(58)의 3개의 재료로 구성할 수 있다. 그리고 이 판형체(50)는, 최종적으로 리드 프레임으로서 기능시킬 수 있다.
본 구조의 최대의 특징은, 판형체(50)를 하프 에칭할 수 있는 상태로 이루어지는 것이다.
일반적으로, 에칭은, 세로 방향으로 에칭이 진행됨에 따라, 가로 방향으로도 에칭이 진행된다. 예를 들면 등방성 에칭인 경우, 이 현상이 현저히 나타나고, 세로 방향의 에칭 깊이와 가로 방향으로 에칭되는 길이는 실질적으로 동일해진다. 또한, 이방성에 있어서, 가로 방향으로 에칭되는 길이는, 등방성보다도 매우 적지만, 상기가로 방향으로 에칭된다.
즉, 리드 프레임을 겉으로부터 뒤까지 관통하도록 패턴을 뽑으면, 리드(56)와 리드(56)사이에는, 가로 방향으로 에칭되어, 리드와 리드의 간격은, 어떤 한계의 값보다도 작게 할 수 없고, 미세 패턴의 형성이 어렵다.
그러나 판형체(50)에 리드(56)의 패턴으로서 도전 피막(51)을 형성하고, 그 후하프 에칭하면, 세로 방향의 에칭 깊이를 얕게 함으로써, 가로 방향의 에칭량을 억제할 수 있어, 보다 미세한 패턴의 리드를 실현할 수 있는 특징을 갖는다.
예를 들면, 2온스(70㎛)의 두께의 판형체(50)에, 패터닝된 도전 피막으로서 Ni, Ag, Pd 또는 Au 등의 도전 피막(51)을 형성하고, 이것을 완전히 관통할 때까지 등방 에칭하면, 리드의 간격은, 가장 좁게 함으로써, 실질적으로 70㎛가 되어 버린다. 그러나 도전 피막(51)을 내에칭 마스크로 하여 활용하고, 35㎛의 깊이까지 판형체(50)를 에칭하면, 리드와 리드의 간격은, 실질 35㎛까지 좁게 가공할 수 있다. 즉 2배의 실장 효율을 실현할 수 있고, 보다 미세 패턴을 실현할 수 있다. 이 미세 패턴은, 판형체에 대해 하프 에칭의 깊이가 얕아질수록, 보다 미세 패턴이 가능해진다.
또한, 판형체(50)는, Cu-Al의 적층체 Cu-Al-Cu의 적층체라도 좋다.
또한 본 발명의 판형체(50)에 있어서, 에칭 설비, 양산성, 제조 비용을 생각하면 웨트 에칭이 바람직하다. 그러나 웨트 에칭은, 비이방성이며, 가로 방향의 에칭이 비교적 많다. 따라서 도전 피막(51)을 사용한 하프 에칭은, 리드(56)의 미세 패턴의 형성에 우수하다.
또한 리드(56)는, 도전 피막(51)을 통해 하프 에칭됨으로써 나타나고, 시트형의 판형체(50)와 일체로 구성되기 때문에, 타이버의 형성은 불필요하다. 따라서 절연성 수지(58)로 밀봉한 후, 타이버를 제거하는 공정을 없앨 수도 있다.
또한, 도 22의 종래 구조의 리드 프레임에 있어서, 타이버에 지지된 리드라도, 리드는, 완전히 관통하여 패터닝되기 때문에, 리드가 어긋나거나, 휘기도 한다. 그러나 판형체에서는, 리드(56)는 판형체(50)와 일체로 이루어지기 때문에, 판형체(50)가 고정되어 있는 한, 리드가 어긋나거나, 휘거나 하는 일은 없어진다. 따라서, 리드(56)의 한쪽 단(54)에의 본딩도 안정적으로 할 수 있다는 특징을 갖는다.
또한 판형체(50)에 가이드 홀(61)을 설치하면, 금형에 판형체(50)를 탑재할 때에 편리하다.
이 가이드 홀은, 가이드 핀과 실질적으로 동일 형상이며, 대응하는 위치에, 도전 피막으로 원형으로 패터닝해 두고, 몰드 전에, 이 패턴을 따라 드릴, 펀칭 또는 에칭 등으로 개구해도 좋다. 또한 미리 개구된 것을 준비해도 좋다. 이 가이드 홀에 금형의 가이드 핀을 삽입함으로써, 정밀도가 높은 몰드가 가능해진다.
상술된 바와 같이, 리드(56)는, 도전 피막(51)을 통해 하프 에칭됨으로써 나타나며, 이것을 리드 프레임으로서 채용해도 좋다.
반도체 장치 메이커는, 일반적으로 선공정과 후속 공정으로 분리되어 공장이 있고, 통상의 후속 공정에서는, 에칭 설비가 설치되지 않는다. 따라서 리드 프레임 메이커로부터 상기 판형체를 하프 에칭한 상태에서 반도체 메이커로 공급하면, 반도체 메이커는, 에칭 설비를 도입하지 않고, 후속 공정의 설비로 몰드까지 가능해진다.
또한, 본딩 패드의 사이즈에 대해 리드의 사이즈는, 실질적으로 동일해도 되고, 리드쪽이 커도 된다.
[판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 제2 실시의 형태]
전술한 판형체(50) 또는 리드 프레임을 채용하고, 반도체 장치(60)가 제조될 때까지를 도 1∼도 3을 채용하여 설명한다.
우선 도 1과 같이 판형체(50)를 준비한다. 이 판형체(50)는, 제1 표면(52), 제2 표면(53)은, 평탄하고, 또한 제2 표면에 리드 패턴이 취해진 내에칭 마스크가 형성되어 있다. 또한, 도 1a는, 리드(56)와 실질적으로 동일한 패턴의 도전피막(51)이 형성된 것으로, 도 1b는, 도전 피막(51)을 대신하여, 포토레지스트 PR이 형성된 것이다. 또한 포토레지스트 PR을 채용하는 경우, 적어도 본딩 패드에 대응하는 부분에는 도전 피막을 형성할 필요가 있다. (이상 도 1을 참조)
계속해서, 상기 도전 피막(51) 또는 포토레지스트 PR을 통해 판형체(50)를 하프 에칭한다. 에칭 깊이는, 판형체(50)의 두께보다도 얕으면 좋다. 또한, 에칭의 깊이가 얕으면 얕을수록, 미세 패턴의 형성이 가능하다.
그리고 하프 에칭함으로써, 도 2와 같이 리드(56···)가 판형체(50)의 제2 표면(53)에 나타난다. 또한, 도 1a를 하프 에칭한 것이 도 2a이고, 도 1b를 하프 에칭한 것이 도 2b이다.
예를 들면, 반도체 메이커에 있어서, 후속 공정에 에칭 설비가 있으면, 리드 프레임 메이커로부터 도 1의 판형체(50)를 구입하고, 또한 후속 공정에 에칭 설비가 없으면, 하프 에칭되어 리드가 볼록부를 구성하는 리드 프레임을 구입함으로써, 어떤 설비를 도입하지 않고, 용이하게 이하의 공정으로 이행할 수 있다. 또, 반펀칭으로 형성하도록 해도 좋다.
계속해서 반도체 소자 탑재 영역(55)에 반도체 소자(57)를 고착하고, 반도체 소자(57)의 본딩 전극과 리드(56)의 한쪽 단(54)을 전기적으로 접속한다. 도면에서는, 반도체 소자(57)가 페이스 업에 실장되기 때문에, 접속 수단으로서 금속 세선(62)이 채용된다.
이 본딩에 있어서, 리드는 판형체와 일체이고, 더구나 판형체의 이면은, 본딩머신의 테이블에 면에서 접촉된다. 따라서 판형체(50)가 본딩 테이블에 완전히고정되면, 테이블로부터의 열전도도 양호하며, 리드의 위치 어긋남도 없어, 본딩 에너지를 효율적으로 금속 세선과 리드로 전할 수 있으며, 금속 세선의 접착 강도를 향상시킬 수 있다. 본딩 테이블의 고정은, 예를 들면 테이블 전면에 복수의 진공 흡인 홀을 설치함으로써 가능해진다.
또한 페이스 다운형의 반도체 소자를 채용하는 경우, 반도체 소자(57) 상의 전극은, 땜납볼, Au나 땜납 등의 범프가 형성되고, 바로 아래에 리드(56)의 한쪽 단(54)이 오도록 배치되어, 양자가 고착된다.
그리고 상기 리드군(56···), 반도체 소자(57) 및 접속 수단을 피복하도록 절연성 수지(58)가 밀봉된다.
예를 들면 금형을 이용하여 밀봉하는 경우, 이 단계에서 가이드 홀(61)이 개구되고, 여기에 금형의 가이드 핀이 삽입되어, 정밀도가 높은 판형체(50)의 배치가 실현된다. 판형체(50)의 제1 표면(52)은 플랫이기 때문에, 판형체 이면과 접촉되는 하부 금형의 면도 편평하게 형성된다.
계속해서, 절연성 수지(58)가 주입된다. 절연성 수지로서는, 열가소성, 열 경화성 중 무엇이든 좋다.
또한, 트랜스퍼 몰드, 주입물 몰드, 디핑 또는 도포에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 액정 폴리머, 폴리페닐렌설파이드 등의 열가소성 수지는 주입물 몰드로 실현할 수 있다.
본 실시의 형태에서는, 절연성 수지의 두께는, 금속 세선(62)의 꼭대기부로부터 상부에 약 100㎛가 피복되도록 조정되어 있다. 이 두께는, 반도체 장치의 강도를 고려하여 두껍게 하는 것도, 얇게 하는 것도 가능하다.
또한, 주입에 있어서, 리드(56)는, 시트형의 판형체(50)와 일체로 이루어지기 때문에, 판형체(50)의 어긋남이 없는한, 리드(56)의 위치 어긋남은 전혀 없다.
여기서도 하부 금형과 하프 에칭된 판형체(50)의 고정은, 진공 흡인으로 실현할 수 있다.
이상, 절연성 수지(58)에는, 볼록부로서 형성된 리드(56), 반도체 소자가 매립되고, 절연성 수지의 볼록부보다도 하측의 판형체(50)가 이면에 노출되어 있다. (이상 도 2를 참조)
계속해서, 상기 절연성 수지(58)의 이면에 노출되어 있는 판형체(50)를 제거하여, 리드(56)가 개개로 분리된다.
이곳의 분리 공정은, 여러 방법을 생각할 수 있고, 이면을 에칭에 의해 제거해도 좋고, 연마나 연삭으로 깎아도 되고, 모두 채용해도 된다. 예를 들면, 절연성 수지(58)가 노출될 때까지 깎아가면, 판형체(50)의 부스러기나 외측에 얇게 편 버어형의 금속이, 절연성 수지(58)에 침식되는 문제가 있다. 그 때문에, 절연성 수지(58)가 노출되기 전에, 깎기를 정지하고, 그 후에는 에칭에 의해 리드를 분리하면, 리드와 리드사이에 위치하는 절연성 수지에 판형체(50)의 금속이 침식되지 않고 형성할 수 있다. 이에 따라, 미세 간격의 리드와 리드의 단락을 방지할 수 있다.
또한 하프 에칭에 있어서, 에칭 깊이에 변동이 발생하여, 절연성 수지의 두께에 변동이 발생한다. 그 때문에, 에칭으로 리드를 분리한 후, 연마나 연삭으로 목표의 수지 두께까지 깎음으로써, 일정한 두께의 패키지를 형성할 수 있다.
그리고 반도체 장치(60)로 이루어지는 1유닛이 복수개 형성되는 경우에는, 개개의 반도체 장치(60)로서 분리하는 공정이 있다.
여기서는 다이싱 장치(54)를 채용하여 개개로 분리하고 있지만, 초콜릿 브레이크든, 프레스나 컷트든 가능하다. 그 분리 라인을 도 3에서는 점선으로 나타냈다. 또한, 도 3은, 도 2a의 리드를 분리한 것으로, 도 2b의 리드의 분리는, 생략했다.(이상 도 3을 참조)
이상의 제조 방법에 따라 복수의 리드(56), 반도체 소자(57) 및 절연성 수지(58)의 3 요소로, 경박단소의 패키지를 실현할 수 있다.
이어서, 이상의 제조 방법에 따라 발생하는 효과를 설명한다.
첫째, 판형체 또는 리드 프레임은, 하프 에칭되어 볼록부가 된 리드가 형성되기 때문에, 리드의 미세 패턴이 가능해진다. 따라서 리드의 폭, 리드 간격을 좁힐 수 있고, 보다 평면 사이즈가 작은 패키지를 형성할 수 있다.
둘째, 상기 3 요소로 구성되기 때문에, 필요 최소한으로 구성할 수 있고, 아주 쓸데 없는 재료를 없앨 수 있어, 비용을 대폭 억제한 박형의 반도체 장치를 실현할 수 있다.
셋째, 리드는, 하프 에칭으로 볼록부로 이루어져 형성되며, 개별 분리는 밀봉 후에 행해지기 때문에, 리드와 리드사이에 형성되는 타이버는 불필요해진다. 따라서, 타이버의 형성, 타이버의 컷트는, 본 발명에서는 완전히 불필요해진다.
넷째, 볼록부가 된 리드가 절연성 수지에 매립된 후, 절연성 수지의 이면으로부터 판형체를 제거하여, 리드를 분리하기 때문에, 종래 구조와 같이, 리드와 리드사이에는 수지 버어가 전혀 발생하지 않는다. 따라서 몰드 후의 버어 제거가 완전히 불필요해진다.
다섯째, 반도체 소자의 이면이 절연성 수지(58)의 이면으로부터 노출되므로, 본 반도체 장치로부터 발생하는 열을, 본 반도체 장치의 이면으로부터 방출할 수 있다.
여섯째, 후술된 도 4 판형체와 비교하여, 반도체 소자 탑재 영역에는 아일런드가 설치되지 않기 때문에, 반도체 소자의 상면을 저하시킬 수 있어, 그 만큼 더욱 박형을 실현할 수 있다.
[판형체 및 리드 프레임을 설명하는 제3 실시의 형태]
도 4는, 도 1의 판형체(50) 또는 리드 프레임의 개량이고, 아일런드(71)가 부가되어 있다.
따라서 부가된 부분만을 설명한다. 또한, 동일한 부분은, 도 1∼도 3에서 이용한 부호를 이용한다.
본 판형체(70)는, 도 4에 도시된 바와 같이, 종래의 리드 프레임과 실질적으로 동일한 패턴으로, 예를 들면 SIP, DIP, QIP 등의 리드 패턴과 아일런드의 패턴이 도전 피막(51)으로 형성된 것이다.
즉, 판형체(70)는, 평탄면으로 이루어지는 제1 표면(52)과, 상기 제1 표면(52)에 대향하여 설치되고, 평탄면으로 이루어지는 제2 표면(53)을 갖는 판형체(70)이며 상기 제2 표면(53)에는, 한쪽 단(54)이 반도체 소자 탑재 영역(55)에 근접하여 설치되는 복수의 리드(56)와 실질적으로 동일한 패턴의 도전 피막(51)이 형성되어, 상기 반도체 소자 탑재 영역(55)에는, 상기 반도체 소자(57)를 탑재하는 아일런드(71)와 실질적으로 동일한 패턴의 상기 도전 피막(51)이 형성되어 있다.
판형체(70)에서는, 후속 공정에서 아일런드(71) 및 리드(56)를 뺀 영역이 하프 에칭되고, 볼록형의 아일런드(71)의 표면은, 에칭되지 않고 평탄하게 형성된다. 그 때문에, 반도체 소자는, 실질적으로 수평하게 배치할 수 있다.
또한 볼록형의 아일런드가 절연성 수지(58)에 매립되고, 반도체 소자(57)의 이면이 아니라, 아일런드(71)의 이면이 절연성 수지(58)로부터 노출되기 때문에, 반도체 소자(57)의 내습성 향상을 실현할 수 있는 것이다.
또한 판형체(70)와 일체로 아일런드(71)가 형성되기 때문에, 현수 리드의 형성이 불필요해진다.
또한 리드 프레임은, 본 실시의 형태로부터 분명히 알 수 있듯이, 상기 도전 피막을 통해 리드(56)와 아일런드(71)를 뺀 부분이 하프 에칭되고, 리드(56)와 아일런드(71)가 볼록형으로 형성된 것이다.
이 리드 프레임은, 전 실시의 형태에서도 상술한 바와 같이, 에칭 설비가 없는 후속 공정으로 공급할 수 있고, 기존의 설비로 제조가 가능하다는 특징을 갖는다.
또한, 도 1b, 도 2b에 도시된 바와 같이, 도전 피막을 대신하여 포토레지스트를 채용해도 좋다. 이 경우, 적어도 본딩 패드의 부분에는 도전 피막이 형성된다.
[판형체 또는 리드 프레임을 채용한 반도체 장치의 제조 방법을 설명하는 제4 실시의 형태]
상술된 판형체(70)를 채용하여, 반도체 장치(60)가 제조될 때까지를 도 4∼도 6을 채용하여 설명한다.
여기서도 아일런드(71)를 이용한 점 외에는, 제2 실시의 형태와 실질적으로 동일하므로, 설명은 간단하게 하겠다.
우선 도 4와 같이 판형체(50)를 준비한다. 여기서는, 제1 표면(52), 제2 표면(53)은, 평탄하고, 또한 제2 표면에 리드(56)와 아일런드(71)의 패턴이 취해진 도전 피막(51)이 형성되어 있다. (이상 도 4를 참조)
계속해서, 상기 도전 피막(51)을 통해 판형체(70)를 하프 에칭한다. 또한, 에칭의 깊이가 얕으면 얕을수록, 미세 패턴의 형성이 가능하다.
그리고 하프 에칭함으로써, 도 5와 같이 리드(56···)와 아일런드(71)가 판형체(70)의 제2 표면에 볼록형으로 나타난다. 이 상태의 것을 본 발명에서는, 리드 프레임이라고 하고, 이것을 예를 들면 리드 프레임 메이커로부터 공급해도 좋다.
그리고 반도체 소자 탑재 영역(55)에 형성된 아일런드(71) 상에 반도체 소자(57)를 고착하고, 반도체 소자(57)의 전극과 리드(56)의 한쪽 단(54)을 전기적으로 접속한다. 또한, 반도체 소자(57)가 페이스 업에 실장되기 때문에, 접속 수단은 금속 세선(62)을 채용하고 있다.
계속해서, 절연성 수지(58)가 형성된다. 절연성 수지로서는, 열가소성, 열 경화성 중 어느 것이나 좋다.
이상, 절연성 수지(58)에는, 볼록부로서 형성된 리드(56) 및 아일런드(71), 반도체 소자가 매립되며, 볼록부를 일체로 하는 판형체(70)가 이면에 노출되어 있다. (이상 도 5를 참조)
계속해서, 상기 절연성 수지(58)의 이면에 노출되어 있는 판형체(70)를 제거하고, 절연성 수지에 매립된 리드(56)가 개개로 분리된다.
그리고 마지막으로 반도체 장치(60)로 이루어지는 1유닛이 매트릭스형으로 형성되는 경우, 개개의 반도체 장치(60)로서 분리하는 공정이 있다.(이상 도 6을 참조)
이상의 제조 방법에 따라 복수의 리드(56) 및 아일런드, 반도체 소자(57) 및 절연성 수지(58)의 4 요소로, 경박단소의 패키지를 실현할 수 있다.
이어서, 이상의 제조 방법에 따라 발생하는 효과를 설명한다.
첫째, 판형체에는, 하프 에칭함으로써 형성된 리드, 아일런드가 형성되기 때문에, 리드 프레임의 미세 패턴이 가능해진다. 즉 리드의 폭, 리드 간격, 리드와 아일런드의 간격을 좁힐 수 있어, 평면적으로 봤을 때 보다 사이즈가 작은 패키지를 형성할 수 있다.
둘째, 상기 4 요소로 구성되기 때문에, 필요 최소한으로 구성할 수 있고, 아주 쓸데없는 재료를 없앨 수 있어, 비용을 대폭 억제할 수 있다.
셋째, 리드는, 하프 에칭으로 형성되고, 개별 분리는 밀봉 후에 행해지기 때문에, 리드와 리드사이에 형성되는 타이버는 불필요해진다. 또한 아일런드의 현수 리드도 불필요해진다. 따라서, 타이버·현수 리드의 형성, 타이버·현수 리드의 컷트는, 본 발명에서는 완전히 불필요해진다.
넷째, 하프 에칭의 리드가 절연성 수지에 매립된 후, 절연성 수지의 이면으로부터 판형체를 제거하여, 리드를 분리하기 때문에, 종래 구조와 같이, 리드와 리드사이에는 수지 버어가 전혀 발생하지 않는다. 따라서 몰드 후의 버어 제거가 불필요해진다.
다섯째, 아일런드의 이면이 절연성 수지(58)의 이면으로부터 노출되므로, 본 반도체 장치로부터 발생하는 열을, 본 반도체 장치의 이면으로부터 방출할 수 있다. 또한 아일런드가 있기 때문에, 제1 실시의 형태와 달리, 내습성이 향상한다.
[판형체를 설명하는 제5 실시의 형태]
도 7은, 제1 실시의 형태, 제3 실시의 형태와 마찬가지로, 도전 피막 CF(또는 포토레지스트)에 의해 패턴이 형성된 판형체(80)를 나타내는 것이다. 또한 자세한 형상은, 제6 실시의 형태에서 설명하기 위해, 여기서는 개요만을 설명한다.
도 7의 패턴은, 도 1, 도 4를 보다 구체화한 것으로, 구체적으로는, 복수의 리드(81), 아일런드(82)로 하나의 반도체 장치가 되는 패턴 유닛(83)이 매트릭스형으로 형성되며, 이것을 둘러싸도록 금형 접촉 영역(84)이 링형으로 소정의 폭을 갖고 형성되어 있다. 또한, 도 7은, 캐비티 내에 형성되는 패턴을 나타낸 것이다.
이 금형 접촉 영역(84)의 내측에는, 위치 정렬 마크(85, 86)가 설치된다. 정합 마크(85A와 86A)를 연결하는 라인은, 가로 방향의 다이싱 라인을 나타내고,또한 정합 마크(85B와 86B)를 연결하는 라인은, 세로 방향의 다이싱 라인을 나타낸다. 또한 1개의 정합 마크(85A)는, 적어도 하나의 짧은 직선으로 형성되고, 이 직선을 기준으로 하여, 다이싱 장치의 블레이드의 방향이 조정된다. 여기서는, 블레이드가 원하는 정밀도로 깎을 수 있도록, 원하는 간격(마진)이 설치된 2개의 직선으로 정합 마크(85A)를 구성하고 있다.
더욱 상술된 금형 접촉 영역(84)의 외측에는, 가이드 홀을 형성하기 위한 제1 패턴(87), 제2 패턴(88)이 형성되어 있다. 제2 패턴(88)의 십자는, 가이드 홀을 드릴로 형성할 때의 센터 링 마크이다. 또한 이 패턴을 형성하지 않고, 미리 제1 패턴과 동일 형상의 가이드 홀이 설치되어도 좋다.
또한, 상기 패턴을 도전 피막을 대신하여 포토레지스트로 형성하는 경우, 포토레지스트의 하층에는, 적어도 본딩 패드의 부분에 도전 피막이 형성된다.
이상, 다이싱 라인의 마크, 금형 접촉 영역(84)을 제외하면 제1 실시의 형태, 제3 실시의 형태와 동일하기 때문에, 본 실시의 형태의 특징이나 효과는, 생략한다.
[리드 프레임을 설명하는 제6 실시의 형태]
본 리드 프레임(90)은, 도 8에 도시된 형상이고, 상술된 제5 실시의 형태의 도전 피막 CF(또는 포토레지스트)를 통해 하프 에칭된 것이다.
본 리드 프레임(90)은, 종래의 리드 프레임, 예를 들면 SIP, DIP, QIP 등의 패턴에 있어서, 아일런드(82), 리드(81), 금형 접촉 영역(84)을 제외한 영역이 하프 에칭된 것이다. 단, 제1 실시의 형태와 같이, 아일런드(82)를 형성하지 않아도된다. 또한 제1 정합 마크(87), 제2 정합 마크(88)도 하프 에칭에 의해 볼록부에 형성해도 된다.
즉 평탄면으로 이루어지는 제1 표면(91)과, 원하는 높이에 형성된 볼록부(92)를 지니고, 상기 제1 표면(91)에 대향하여 이루어지는 제2 표면(93)을 갖는 판형체로 이루어지며,
상기 볼록부(92)는, 선단(94)이 반도체 소자 탑재 영역(95)에 근접하여 설치된 복수의 리드(81)를 구성하여 이루어진다.
본 리드 프레임(90)은, 각 패턴이 하프 에칭된 상태이고, 이대로 반도체 소자의 고착, 전기적 접속, 밀봉이 가능해지는 것으로, 후속 공정의 기존의 설비로 제조가 가능해지는 특징을 갖는 것이다.
또한, 효과는 제1 실시의 형태∼제5 실시의 형태에서 설명하고 있으므로 여기서는 생략한다.
반도체 장치의 제조 방법을 설명하는 제7 실시의 형태
이어서 도 7∼도 12를 사용하여 제조 방법에 대해 설명한다.
우선 도 7과 같이, 판형체(80)를 준비한다. 이 판형체(80)는, 로우재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되며, 재료로는, Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 시트형의 도전박 등이 채용된다. 또한 판형체는, Cu-Al의 적층체, Cu-Al-Cu의 적층체라도 좋다. 특히 Cu-Al-Cu의 적층체는, 열팽창 계수의 차에 따른 휘어짐을 방지할 수 있는 것이다.
그리고 이 판형체(80)의 표면에는, 리드(81), 아일런드(82), 금형 접촉 영역(84), 정합 마크(85, 86), 패턴(87, 88)이 도전피막에 의해 형성되어 있다.
도전박의 두께는, 후속 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하며, 여기서는 70㎛ (2온스)의 동박을 채용했다. 그러나 300㎛ 이상이라도 10㎛ 이하라도 기본적으로는 상관없다. (이상 도 7을 참조)
계속해서, 적어도 리드(81), 아일런드(82), 금형 접촉 영역(84), 정합 마크(85, 86)가 되는 영역을 제외한 판형체(80)를 제거하는 공정이 있다.
여기서는, 도전 피막 CF를 내 에칭 마스크로서 사용하며, 상기 분리홈(100)이 판형체(80)의 두께보다도 얕게 형성된다.
본 제조 방법으로는 웨트 에칭 또는 드라이 에칭으로, 비이방성적으로 에칭되며, 그 측면은, 조면이 되어, 더욱 만곡이 되는 특징을 갖는다.
웨트 에칭인 경우, 에칭제는, 염화제2철 또는 염화제2 구리가 채용되며, 상기 도전박은, 이 에칭제 속에 디핑되던지, 이 에칭제가 샤워 링된다.
특히 에칭 마스크가 되는 도전 피막 CF의 바로 아래는, 가로 방향의 에칭이 진행되기 어렵고, 그 보다 깊은 부분이 가로 방향으로 에칭된다. 그 때문에 분리 홈(100)의 측면이 있는 위치로부터 상측을 향함에 따라, 그 위치에 대응하는 개구부의 개구경이 작아지므로, 역테이퍼 구조가 되며, 앵커 구조를 갖는 구조가 된다. 또한 샤워 링을 채용함으로써, 깊이 방향을 향하여 에칭이 진행되며, 가로 방향의 에칭은 억제되기 때문에, 이 앵커 구조가 현저히 나타난다.
또한 드라이 에칭의 경우에는, 이방성, 비이방성으로 에칭이 가능하다. 현재에서는, Cu를 반응성 이온 에칭으로 제거하는 것은 불가능해지지만, 스퍼터링으로 제거할 수 있다. 또한 스퍼터링의 조건에 따라 이방성, 비이방성으로 에칭할 수 있다.
또한, 도 8에서, 도전성 피막 CF를 대신하여 에칭액에 대해 내식성이 있는 포토레지스트를 선택적으로 피복해도 좋다. 도전로로 이루어지는 부분에 선택적으로 피착하면, 도전 피막을 채용하지 않고 분리홈을 에칭할 수 있다.
또한 도전 피막으로서 생각되어지는 재료는, Ag, Au, Pt 또는 Pd 등이다. 또한 이들 내식성의 도전 피막은, 아일런드, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다.
예를 들면 Ag 피막은, Au와 접착하고, 로우재 모두 접착한다. 따라서 칩 이면에 Au 피막이 피복되면, 그대로 아일런드(82) 상의 Ag 피막에 칩을 열압착할 수 있고, 또한 땜납 등의 로우재를 통해 칩을 고착할 수 있다. 또한 Ag의 도전 피막에는 Au 세선을 접착할 수 있기 때문에, 와이어 본딩도 가능해진다. 따라서 이들 도전 피막을 그대로 다이 패드, 본딩 패드로서 활용할 수 있는 장점을 갖는다. (이상 도 8을 참조)
계속해서, 도 9와 같이, 분리홈(100)이 형성된 아일런드(82)에 반도체 소자(101)를 실장하는 공정이 있다.
반도체 소자(101)로서는, 트랜지스터, 다이오드, IC 칩 등이다. 또한 두께가 두껍게는 되지만, 웨이퍼 스케일형의 CSP, BGA 등의 SMD (페이스 다운의 반도체 소자)도 실장할 수 있다.
여기서는, 베어의 IC101이 아일런드(82)에 다이 본딩되고, IC 상의 본딩 패드와 리드(81)의 한쪽 단(94)이 열압착에 의한 볼 본딩 혹은 초음파에 의한 웨지 본딩 등으로 고착되는 금속 세선(102)을 통해 접속된다.
또한 리드(81)는, 판형체(80)와 일체이고, 본딩 툴의 에너지를 전할 수 있어, 본딩성도 향상하기 때문에, 리드의 사이즈를 작게 할 수 있다. 또한 본딩 후의 금속 세선의 컷트에 있어서, 금속 세선을 풀컷트하는 경우가 있다. 이 때에는, 본딩 패드가 판형체(80)와 일체로 이루어지기 때문에, 본딩 패드가 부유하기도 하는 현상을 없애어, 풀컷트성도 향상한다. (이상 도 9를 참조)
또한, 도 10, 도 11에 도시된 바와 같이, 분리홈(100)에 절연성 수지(103)를 부착하는 공정이 있다. 이것은, 트랜스퍼 몰드, 주입물 몰드, 디핑 또는 도포에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 액정 폴리머, 폴리페닐렌설파이드 등의 열가소성 수지는 주입물 몰드로 실현할 수 있다.
본 실시의 형태에서는, 절연성 수지의 두께는, 금속 세선(102)의 꼭대기부로부터 상부로 약 100㎛이 피복되도록 조정되어 있다. 이 두께는, 반도체 장치의 강도를 고려하여 두껍게 해도, 얇게 해도 가능하다.
본 공정의 특징은, 절연성 수지(103)를 피복하여, 경화할 때까지는, 판형체(80)가 지지 기판이 되는 것이다. 종래에는, 유리 에폭시 기판, 플렉시블 시트 또는 세라믹 기판 등의 지지 기판이 필요하지만, 본 발명에서는, 불필요해진다.
또한, 만곡 구조를 포함하는 분리홈(100)에 절연성 수지(103)가 충전되기 때문에, 이 부분에서 앵커 효과가 발생하고, 절연성 수지(103)로부터의 상기 리드(81)나 아일런드(82)의 박리를 방지할 수 있다.
또한, 여기의 절연성 수지(103)를 피복하기 전에, 예를 들면 반도체 칩이나 금속 세선의 접속부를 보호하기 위해 실리콘 수지 등을 포팅해도 좋다.
도 11은, 이 몰드 방법을 나타낸 것이다. 도 11a는, 금형(104) 내의 캐비티(105) 내에 수지가 충전된 상태를 나타내는 단면도이다. 리드 프레임(90)의 이면은, 하부 금형(104A)에 전역에 걸쳐 접촉하며, 상부 금형(104B)은, 금형 접촉 영역에서 접촉하는 것을 알 수 있다. 또한, 부호 V는 진공 흡인 홀이다. 도 11b는, 하부 금형(104A)에, 리드 프레임(90)이 장착된 상태를 나타내고 있다. 부호(105)가 하부 금형(104A)에 부착된 가이드 핀이고, 리드 프레임(90)에 개구된 가이드 홀을 통해 가이드 핀(105)이 얼굴을 내밀고 있다.
도 11c는, 금형으로 형성되는 캐비티(105), 러너(107) 및 포트(106)의 관계를 설명하는 도면이다. 도면과 같이, 캐비티(105)가 가로 방향으로 여러개 배열되며, 하나의 리드 프레임으로 수많은 반도체 장치를 취할 수 있도록 설계되어 있다. 점선으로 나타내는 부호(108)는, 리드 프레임의 배치 영역을 나타내고, 예를 들면 도 13과 같은 리드 프레임(109)이 장착된다. 이것은 도 8의 리드 프레임(90)이 복수개 일체로 형성된 것이다. 반도체 장치 자신은, 사이즈가 작고, 더구나 하나의 캐비티내에서 다수개 취하는 것이 가능하다. 따라서 대량 생산이 가능하고, 제조 비용의 저감으로 연결되는 특징을 갖는다.(이상 도 10, 도 11을 참조)
계속해서, 금형(104)으로부터 밀봉된 리드 프레임을 추출하고, 절연성 수지(103)의 이면에 노출된 판형체(80)를 제거하고, 리드(81), 아일런드(82)를 분리하는 공정이 있다.
도 12a는, 분리 라인을 나타낸 평면도이고, 도 12b는, 절연성 수지(103)의 이면과 리드(81)의 이면, 또는 절연성 수지(103)의 이면과 아일런드(82)의 이면이 일치되는 것을 나타내는 것이다. 또한, 이면에 땜납 레지스트 등의 절연 피막을 형성하고, 전기적 접속이 필요한 부분만을 노출시켜도 좋다.
또한 도 12c는, 이 연마를 도중에서 멈추고, 리드(81)의 타단(110)에 볼록부(111)가 형성되어 있다. 이것은 볼록부(111)에 대응하는 부분에 포토레지스트를 형성하고, 이외의 부분을 에칭하는 것이 가능해진다. 그리고 볼록부(111)가 노출되도록 절연 피막(112)을 형성한다. 이렇게 함으로써, 아일런드(82) 밑으로 통과하는 실장 기판측의 도전체와의 단락을 방지할 수 있다. 또한 로우재를 통한 고착에서는, 리드(81)에 누설된 땜납이 연장되어 아일런드(82)와 접촉하는 일도 없어진다. 특히 미세 패턴으로 이루어질수록, 이 절연 피막은 유효해진다.
그리고 마지막으로, 이 몰드된 리드 프레임(90)을 다이싱 테이블에 배치하고, 정합 마크(85, 86)를 기준으로 하여 블레이드의 위치를 조정하며, 점선으로 나타내는 라인을 따라 다이싱하며, 반도체 장치(113)로서 완성한다.
이상의 공정에 따라, 절연성 수지(103)에 리드(81)의 이면이 노출되는 구조가 된다.
또한, 본 제조 방법으로는, 아일런드(82)에 IC가 실장되어 있을 뿐이지만,트랜지스터, 다이오드라도 좋고, 이들 반도체 소자를 복수개 고착해도 좋다. 이 경우, 구조에 따라서는, 하나의 아일런드에 반도체 칩이 고착되어도 좋고, 또한 각각의 반도체 칩을 고착하기 위해 복수의 아일런드를 설치해도 좋다. 이 패턴을 설명하는 것이 도 14∼도 17이다.
도 14는, QFP의 리드 프레임(120)이고, 예를 들면 아일런드(121)용의 현수 리드가 불필요해진다. 특히, QFP에서는, 도 22에 도시된 바와 같이, 4 방향의 현수 리드가 채용되지만, 이것도 불필요하다. 따라서 코너부에도 본딩 패드의 형성이 가능해진다. 또한 점선으로 나타낸 직사각형 영역은, 반도체 칩의 배치 영역을 나타내고 있다.
도 15a는, 트랜지스터에 채용되는 리드 프레임(122)이고, 아일런드(123)의 일측변을 따라 에미터, 콜렉터 및 베이스가 되는 리드(124∼126)가 도출되는 것이다.
도 15a의 리드(124∼126)의 이면에 상기 절연 피막(112)을 통해 땜납볼을 형성하는 경우, 돌기부가 일측변에 집중하기 위해, 반도체 장치가 기울어 버린다. 그래서, 이 기울기를 방지하기 위해, 3가지 리드(124∼126)의 배치를 트라이앵글 구조로 한 것이 도 15b이다.
도 16은, IC 칩을 여러개 배치한 것이고, IC 칩의 수에 따라, 아일런드(127)를 여러개 설치한 것이다.
또한, 도 17은, 원하는 아일런드(128)에 칩(129, 130)을 중첩시킨 것이다. 도 16, 도 17은, 멀티칩의 반도체 장치를 실현하는 것이다. 본 리드 프레임은, 반도체 장치를 다기능으로 하는 경우, 유용하며, 최근 열심히 개발되고 있는 시스템 LSI에 유용하다. 본 발명에서는, 모든 기능을 원칩에 담아둘 필요가 없기 때문에, 개발비, 개발 시간이 대폭 단축될 수 있는 장점을 갖는다. 또한 메모리로서 본 반도체 장치를 활용하는 경우, 칩의 수에 따라 메모리 용량의 증대를 실현할 수 있다.
이상의 제조 방법에 따라, 절연성 수지(103)에 리드(81)가 매립되고, 절연성 수지(103)의 이면과 리드(81)의 이면이 일치하는 평탄한 반도체 장치를 실현할 수 있다.
[반도체 장치의 제조 방법을 설명하는 제8 실시의 형태]
이어서 도 18a 내지 도 20b는, 페이스 다운형의 반도체 소자(150)를 리드 프레임(151)에 실장하고, 반도체 장치를 형성하는 것에 관한 것이다.
금속 세선을 사용하면, 리드가 반도체 소자 탑재 영역으로부터 커서 돌출되지만, 본 페이스 다운형을 채용하면, 이 돌출을 적게 하거나 없애는 것도 가능해진다. 또한 금속 세선은, 그 꼭대기부가 높아지기 때문에, 패키지의 두께가 두꺼워지지만, 페이스 다운형을 채용함으로써 박형도 가능해진다.
페이스 다운형의 반도체 소자는, 땜납 볼(152)을 채용하는 것, 땜납 볼(152)을 대신하여 땜납이나 금의 범프가 채용된다.
또한, 땜납 등의 로우재로 반도체 소자(150)를 고착하는 경우, 리드는, Cu를 주재료로 하기 때문에, 본딩 패드와 같이 도전 피막을 그 표면에 형성할 필요는 없다. 단, 차양을 만들어 앵커 효과를 발생시키기 위해서는, 필요해진다.
또한 제조 방법은, 전 실시의 형태와 마찬가지이기 때문에, 간단한 설명만 하겠다.
우선 도 18a 및 18b에 도시된 바와 같이, 리드 프레임(151)을 준비하고, 이 리드 프레임(151)에 반도체 소자(150)의 땜납 볼(152)을 고착시킨다.
계속해서, 도 19a 및 19b에 도시된 바와 같이, 절연성 수지(153)를 사용하여 밀봉한다.
그리고 도 20a 및 20b에 도시된 바와 같이, 절연성 수지(153)의 이면에 위치하는 리드 프레임을 이면으로부터 제거함에 따라 리드를 분리하고, 점선으로 나타내는 라인을 따라 다이싱하여 반도체 장치로서 완성한다.
모든 실시예에 경우에, 판형체에 에칭율이 작은 도전 피막을 피복하고, 이 도전 피막을 통해 하프 에칭함으로써 차양과 만곡 구조를 실현할 수 있고, 앵커 효과를 갖게 할 수 있다.
예를 들면 Cu 박 상에 Ni를 피착하면, 염화제2철 또는 염화제2구리 등으로 Cu와 Ni를 한번에 에칭할 수 있고, 에칭율의 차에 따라 Ni가 차양과 이루어져 형성되기 때문에 적합하다.
또한, 반도체 칩의 이면이 직접 노출되거나, 아일런드가 노출하기 때문에, 실장 기판의 도전로와 열적으로 결합할 수 있기 때문에, 반도체 장치의 방열성을 높일 수 있다. 따라서 반도체 칩의 온도를 저하시킬 수 있고, 그 만큼 반도체 칩의 구동 능력을 향상시킬 수 있다.
본 발명은, 예를 들어, 파워 MOS, IGBT, SIT, 대전류 구동용의 트랜지스터,대전류 구동용의 IC (MOS형, BIP형, Bi-CMOS 형) 메모리 소자 등에 적합하다.
이상의 설명으로부터 분명히 알 수 있듯이, 본 발명의 판형체는, 도전 피막을 통해 리드나 아일런드를 하프 에칭할 수 있는 구조를 갖는다. 또한 판형체를 겉으로부터 뒤까지, 프레스나 에칭으로 관통시키고, 도중에 멈춰 리드 프레임으로 구성할 수도 있다. 이 하프 에칭을 채용할 수 있는 구조에 의해, 리드와 리드의 간격을 좁힐 수 있어, 보다 미세한 리드 프레임이 가능해진다. 또한 리드, 또는 리드나 아일런드는 판형체와 일체로 구성되기 때문에, 변형이나 휘어짐 등을 억제할 수 있고, 리드의 타이버, 현수 리드를 불필요하다고 할 수 있다. 또한, 절연성 수지를 밀봉하여 완전히 고정한 후, 판형체의 이면을 연마나 에칭함으로써 리드나 아일런드의 분리가 가능해져, 위치 어긋남도 없어 소정의 위치에 리드나 아일런드를 배치할 수 있다. 또한 리드를 길게 끌고 돌아다니더라도 아무런 문제없이 배치할 수 있다.
또한 수지 밀봉 영역 내에, 리드 전역이 배치됨으로써, 종래 리드와 리드사이에서 발생한 버어를 없앨 수 있다.
또한 가이드 핀과 동일 패턴이 형성됨에 따라, 절연성 수지로 밀봉할 때에, 가이드 핀으로서 개구시킬 수 있다. 또한 미리 가이드 핀을 개구시켜 둠으로써, 밀봉용의 금형의 가이드 핀에 세트할 수 있고, 정밀도가 높은 수지 밀봉이 가능해진다.
또한 판형체를 Cu를 주 재료로 구성하며, 도전 피막을 Ni, Ag 또는 Au 등으로 구성하면, 도전 피막을 에칭 마스크로 하여 활용할 수 있고, 또한 하프 에칭했을 때, 그 측면을 만곡 구조로 하거나, 리드나 아일런드의 표면에 도전 피막에 의한 차양을 형성할 수 있어, 앵커 효과를 갖게 한 구조로 할 수 있다. 따라서 절연성 수지의 이면에 위치하는 리드, 아일런드의 관통을 방지할 수 있다.
또한 아일런드 자신도, 판형체와 일체로 구성되기 때문에, 현수 리드를 채용하지 않고 구성할 수 있다. 또한, 아일런드의 높이를 리드의 높이보다도 낮추거나, 아일런드를 생략함으로써, 반도체 칩의 높이를 저하시킬 수 있고, 패키지 전체의 두께를 얇게 할 수 있다.
또한 판형체 또는 리드 프레임으로 제조되는 반도체 장치는, 반도체 소자, 리드나 아일런드 등의 도전로 및 절연성 수지의 필요 최소한으로 구성되며, 자원에 낭비가 없는 반도체 장치가 된다. 따라서 비용을 대폭 저감시킬 수 있는 반도체 장치를 실현할 수 있다. 또한 절연성 수지의 피복 막 두께, 도전박의 두께를 최적치로 함에 따라, 매우 소형화, 박형화 및 경량화된 반도체 장치를 실현할 수 있다.
또한 도전로의 이면만을 절연성 수지로부터 노출되기 때문에, 도전로의 이면이 즉시 외부와의 접속에 제공할 수 있어, 종래 구조의 플렉시블 시트와 같이 관통 홀 등의 가공을 불필요하게 하는 이점을 갖는다.
또한, 반도체 소자가 로우재, Au, Ag 등의 도전 피막을 통해 직접 아일런드 고착되는 경우, 아일런드의 이면이 노출되기 때문에, 반도체 소자로부터 발생하는 열을 아일런드를 통해 직접 실장 기판으로 열을 전할 수 있다. 특히 이 방열에 의해, 파워 소자의 실장도 가능해진다.
또한 본 반도체 장치는, 분리 홈의 표면과 리드의 표면은, 실질적으로 일치하는 평탄한 표면을 갖는 구조가 되고, 협피치 QFP 등을 실장 기판에 실장해도, 반도체 장치 자신을 그대로 수평으로 이동할 수 있으므로, 리드 어긋남의 수정이 매우 용이해진다.
또한 리드나 아일런드의 측면이 만곡 구조를 이루고, 또한 표면에 차양을 형성할 수 있다. 따라서 앵커 효과를 발생시킬 수 있어, 도전로의 휘어짐, 관통을 방지할 수 있다.
또한, 절연성 수지의 피착시까지 판형체로 전체를 지지하고, 리드의 분리, 다이싱은 절연성 수지가 지지 기판이 된다. 따라서, 종래 예에서 설명한 바와 같이, 플렉시블 시트 등의 지지 기판이 필요하지 않게 되어, 비용적으로도 염가로 할 수 있다.
또한, 본 발명에 따르면, 복수의 리드로 분단하는 공정에서는, 연마 공정 혹은, 무마스크의 에칭 공정을 이용해도 좋다.

Claims (31)

  1. 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고, 평탄면으로 이루어지는 제2 표면을 포함하는 판형체이고,
    상기 제2 표면에는, 한쪽 단이 반도체 소자 탑재 영역에 근접하여 설치되는 복수의 리드에 상당하도록 볼록부가 형성되는 것을 특징으로 하는 리드 프레임용 판형체.
  2. 제1항에 있어서,
    상기 볼록부 표면은 도전 피막으로 피복되는 것을 특징으로 하는 리드 프레임용 판형체.
  3. 제1항에 있어서,
    상기 볼록부는 도전 피막으로 구성되는 것을 특징으로 하는 리드 프레임용 판형체.
  4. 제1항에 있어서,
    상기 도전 피막은, 적어도 상기 리드의 전기적 접속부를 구성하는 영역에 선택적으로 형성되는 것을 특징으로 하는 리드 프레임용 판형체.
  5. 제1항에 있어서,
    상기 리드의 타단은, 밀봉 영역 내에 위치하도록 구성되는 것을 특징으로 하는 리드 프레임용 판형체.
  6. 제1항에 있어서,
    상기 판형체의 서로 대향하는 측변에는, 가이드 핀과 실질적으로 동일한 패턴의 상기 도전 피막이, 또는 상기 가이드 핀이 삽입되는 가이드 홀이 형성되는 것을 특징으로 하는 리드 프레임용 판형체.
  7. 제1항에 있어서,
    상기 판형체는, 도전박으로 이루어지고, 상기 도전 피막은, 상기 도전박의 재료와는 다른 재료로 이루어지는 것을 특징으로 하는 리드 프레임용 판형체.
  8. 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고, 평탄면으로 이루어지는 제2 표면을 포함하는 판형체로 이루어지며,
    상기 제2 표면에는, 한쪽 단이 반도체 소자 탑재 영역에 근접하여 설치되는 복수의 리드에 상당하도록 볼록부가 형성되는 것을 특징으로 하는 리드 프레임.
  9. 제8항에 있어서,
    상기 볼록부는, 하프 에칭에 의해 형성되는 것을 특징으로 하는 리드 프레임.
  10. 제8항에 있어서,
    상기 볼록부는, 반펀칭에 의해 형성되는 것을 특징으로 하는 리드 프레임.
  11. 제10항에 있어서,
    상기 판형체에는, 상기 볼록부로 이루어지는 복수의 리드를 1단위로 한 유닛이 매트릭스형으로 배치되는 것을 특징으로 하는 리드 프레임.
  12. 제10항에 있어서,
    상기 볼록부는, 상기 반도체 소자 탑재 영역에 대응하는 영역에, 상기 리드의 높이와 실질적으로 동일한 높이 또는 상기 리드의 높이보다도 낮은 높이를 갖는 아일런드를 구성하는 것을 특징으로 하는 리드 프레임.
  13. 제12항에 있어서,
    상기 판형체에는, 상기 볼록부로 이루어지는 복수의 리드와 상기 아일런드를 1단위로 한 유닛이 매트릭스형으로 배치되는 것을 특징으로 하는 리드 프레임.
  14. 제10항에 있어서,
    상기 아일런드는, 상기 리드의 선단에 둘러싸이도록 형성되는 것을 특징으로하는 리드 프레임.
  15. 제10항에 있어서,
    상기 반도체 소자 탑재 영역은, 상기 유닛 내에 복수개 설치되는 것을 특징으로 하는 리드 프레임.
  16. 제10항에 있어서,
    상기 판형체는, Cu, Al, Fe-Ni 합금, Cu-A1의 적층체 또는 Al-Cu-Al의 적층체로 이루어지는 것을 특징으로 하는 리드 프레임.
  17. 제10항에 있어서,
    상기 리드의 상면에는, 상기 볼록부를 구성하는 재료와는 다른 재료의 도전 피막이 형성되는 것을 특징으로 하는 리드 프레임.
  18. 제10항에 있어서,
    상기 볼록부의 측면은, 앵커 구조를 포함하는 것을 특징으로 하는 리드 프레임.
  19. 제17항에 있어서,
    상기 도전 피막은, 상기 리드의 상면에서 차양을 구성하는 것을 특징으로 하는 리드 프레임.
  20. 제17항에 있어서,
    상기 도전 피막은, Ni, Au, Ag 또는 Pd로 이루어지는 것을 특징으로 하는 리드 프레임.
  21. 제10항에 있어서,
    상기 리드 중 적어도 일부는, 상기 반도체 소자 탑재 영역에 배치되는 것을 특징으로 하는 리드 프레임.
  22. 제10항에 있어서,
    상기 판형체의 서로 대향하는 측변에는, 가이드 핀과 실질적으로 동일한 패턴의 상기 도전 피막이 형성되는 것을 특징으로 하는 리드 프레임.
  23. 제10항에 있어서,
    상기 판형체의 서로 대향하는 측변에는, 가이드 핀이 삽입되는 가이드 홀이 형성되는 것을 특징으로 하는 리드 프레임.
  24. 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고, 한쪽 단이 반도체 소자 탑재 영역에 근접하여 설치되는 복수의 리드에 상당하도록 볼록부가 형성되어 이루어지는 제2 표면을 포함하는 리드 프레임용 판형체를 준비하는 공정과,
    상기 제2 표면의 상기 볼록부에 반도체 소자를 탑재하는 공정과,
    상기 반도체 소자와 함께, 상기 제2 표면측을 피복하도록 수지 밀봉하는 공정과,
    상기 제1 표면측으로부터 상기 볼록부의 저면에 도달할 때까지, 상기 리드 프레임용 판형체를 제거하고, 상기 복수의 리드로 분단하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 분단하는 공정은, 무마스크의 에칭 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제24항에 있어서,
    상기 수지 밀봉 공정은, 반도체 소자의 탑재된 리드 프레임용 판형체를 금형내에 장착하는 공정과, 상기 판형체와 상기 금형의 상부 금형으로 규정되는 공간 내에 수지를 충전하는 공정(트랜스퍼 몰드)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 수지 밀봉 공정은, 상기 수지 밀봉 영역에 대응하는 상기 리드 프레임 이면의 전역은 하부 금형에 접촉되고 상기 볼록부 전체를 피복하도록 밀봉하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제25항에 있어서,
    상기 하부 금형의 접촉 영역은, 진공 흡인 수단이 분산되어 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제24항에 있어서,
    상기 반도체 소자를 탑재하는 공정은, 와이어 본딩 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제24항에 있어서,
    상기 반도체 소자를 탑재하는 공정은, 다이렉트 본딩 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제24항에 있어서,
    상기 리드 프레임은, 상기 복수의 리드를 1단위로 한 유닛이 매트릭스형으로 형성되고,
    상기 유닛마다 개별 분리되는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2001-0006326A 2000-05-09 2001-02-09 판형체, 리드 프레임 및 반도체 장치의 제조 방법 KR100381349B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-135284 2000-05-09
JP2000135284A JP3510841B2 (ja) 2000-05-09 2000-05-09 板状体、リードフレームおよび半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20010103565A true KR20010103565A (ko) 2001-11-23
KR100381349B1 KR100381349B1 (ko) 2003-04-26

Family

ID=18643391

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0006326A KR100381349B1 (ko) 2000-05-09 2001-02-09 판형체, 리드 프레임 및 반도체 장치의 제조 방법

Country Status (5)

Country Link
EP (1) EP1154478A3 (ko)
JP (1) JP3510841B2 (ko)
KR (1) KR100381349B1 (ko)
CN (1) CN1237611C (ko)
TW (1) TW516198B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169864B (zh) * 2010-02-26 2015-06-17 飞思卡尔半导体公司 引线框架片材
JP2012195497A (ja) * 2011-03-17 2012-10-11 Sumitomo Electric Ind Ltd 半導体装置及び半導体装置の製造方法
CN107845619B (zh) * 2011-07-22 2022-01-18 超大规模集成电路技术有限责任公司 堆叠式管芯半导体封装体
JP5940257B2 (ja) * 2011-08-01 2016-06-29 株式会社三井ハイテック リードフレーム及びリードフレームの製造方法並びにこれを用いた半導体装置
JP6473271B1 (ja) * 2017-05-19 2019-02-20 新電元工業株式会社 電子モジュール

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208756A (ja) * 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジの製造方法
JPH02240940A (ja) * 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
JP3137323B2 (ja) * 1997-03-04 2001-02-19 富士通株式会社 半導体装置及びその製造方法
JP3877401B2 (ja) * 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JPH113953A (ja) * 1997-06-10 1999-01-06 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP3521758B2 (ja) * 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
JPH11163024A (ja) * 1997-11-28 1999-06-18 Sumitomo Metal Mining Co Ltd 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法
JPH11195742A (ja) * 1998-01-05 1999-07-21 Matsushita Electron Corp 半導体装置及びその製造方法とそれに用いるリードフレーム
JPH11251505A (ja) * 1998-03-04 1999-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
JP3862411B2 (ja) * 1998-05-12 2006-12-27 三菱電機株式会社 半導体装置の製造方法及びその構造
JP3436159B2 (ja) * 1998-11-11 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
WO2013053366A1 (en) * 2011-10-10 2013-04-18 Wavelight Gmbh Device and process for surgery on the human eye

Also Published As

Publication number Publication date
TW516198B (en) 2003-01-01
JP3510841B2 (ja) 2004-03-29
EP1154478A2 (en) 2001-11-14
CN1237611C (zh) 2006-01-18
CN1323065A (zh) 2001-11-21
KR100381349B1 (ko) 2003-04-26
EP1154478A3 (en) 2004-04-07
JP2001320006A (ja) 2001-11-16

Similar Documents

Publication Publication Date Title
KR100404062B1 (ko) 판상체 및 반도체 장치의 제조 방법
US7125798B2 (en) Circuit device and manufacturing method of circuit device
KR100386520B1 (ko) 회로 장치의 제조 방법 및 회로 장치
US7091606B2 (en) Circuit device and manufacturing method of circuit device and semiconductor module
KR100407595B1 (ko) 반도체 장치 및 그 제조 방법
US20050206014A1 (en) Semiconductor device and method of manufacturing the same
JP3778773B2 (ja) 板状体および半導体装置の製造方法
JP3639514B2 (ja) 回路装置の製造方法
JP3561683B2 (ja) 回路装置の製造方法
KR100381349B1 (ko) 판형체, 리드 프레임 및 반도체 장치의 제조 방법
JP3691335B2 (ja) 回路装置の製造方法
KR100516867B1 (ko) 실장 기판, 실장 기판의 제조 방법 및 전자 회로 소자의실장 방법
JP3668090B2 (ja) 実装基板およびそれを用いた回路モジュール
JP4751585B2 (ja) 半導体装置の製造方法
JP3639495B2 (ja) 回路装置の製造方法
JP3691328B2 (ja) 回路装置および回路モジュール
JP3778783B2 (ja) 回路装置およびその製造方法
JP4036603B2 (ja) 半導体装置およびその製造方法
JP2004228493A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120322

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130318

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee