TW516198B - Manufacturing method of plate body, lead frame, and semiconductor device - Google Patents

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TW516198B
TW516198B TW90102609A TW90102609A TW516198B TW 516198 B TW516198 B TW 516198B TW 90102609 A TW90102609 A TW 90102609A TW 90102609 A TW90102609 A TW 90102609A TW 516198 B TW516198 B TW 516198B
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TW
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lead frame
plate
aforementioned
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shaped body
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TW90102609A
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Noriaki Sakamoto
Yoshiyuki Kobayashi
Junji Sakamoto
Shigeaki Mashimo
Katsumi Okawa
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Sanyo Electric Co
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Description

516198 A7 B7 五、發明說明(i ) , [發明所屬之技術領域] (請先閱讀背面之注意事項再填寫本頁) 本發明係一種關於板狀體、導線架及半導體裝置之製 造方法’特別是解決習用導線架之各種問題者。 [習知技術] 以往,裝於電子機器之電路裝置,因採用於手提電路、 筆記型電腦等而有小型化、薄型化、.輕量化之要求。 例如,以半導體裝置之電路裝置為例而言,一般性半 導體裝置為經傳送模塑法(丁1^115以1>]^〇1(1丨11§)封裝之封裝 型半導體裝置。此半導體裝置有如第21圖安裝於印刷基 板PS 〇 又’此封裝型半導體裝置i,係以樹脂層3覆蓋半導 體晶片2之周圍,自該樹脂層3之側部引出外部連接用 線4。 第22圖為前述封裝型半導體裝置1所用之導線架 (headFrame)5。此導線架5係由銅(Cu)等之薄型金屬所 成,一般外形為矩形。中央符號6為安裝半導體晶片用之 島區(island),符號7為導線吊件。又,此島區6、導線*, 經濟部智慧財產局員工消費合作社印製 因形成樹脂層3時灌入絕緣性樹脂之壓力而易於變形之放 設導線吊件7及聯結桿(tlebar)8。導線4、島區6、導線 吊件7及聯結桿8可由沖床沖出或蝕刻形成。 此等技術,例如有曰本特開平9-181241及特開平7_ 135230號公告,作為DIP、QIP用導線架有所說明。 但是,此封裝型半導體裝置丨之導線4'島區6、導 一線#件7及聯結桿8難於形成細微圖案(Fin pattern),導 本紙中國g家標準(^NS)A4規格(21G X 297公釐) " ~ -- 1 312134
W 經濟部智慧財產局錢工消費合作社印製 516198 Γ---—~_— Β7 _______________ _ 五、發明說明(2 ) 線架本體之尺寸更魏鐵, i 、盆& 更難變小。加之·,導線4露出樹脂層3之 ’ 整體尺计戀丄 雙大而無法滿足小型化、薄型化及輕量化之 要求。 為此各方競相為實現小型化、薄型化及輕量化而開 X各種構义例如有CSP(晶片尺寸構裝Chip Size Package) ”曰曰片大小同等之晶圓(wafer)尺寸CSP,或較晶片稍 大之CSP等。 第23圖為採用柔軟薄片(flexible sheet)3()為支持基 板之較晶片尺寸稍大之CSP3 1。 於此柔軟薄片30之表面,配置多數導線32......,導 ^ 2之端’接近於半導體晶片33之配置領域,另一端 出樹跖層3 4之外部。於是設在前述配置領域之半導體 片33之電極與導線32,藉金屬細線35而連接。於圖 上,為自封裝體露出半導體晶片33之背面,在柔軟薄片 3 0形成開口部3 6。 下面以第22圖簡單說明,使用前述導線架5之模塑 方法首先如第22A圖所示備妥經沖穿所欲开^狀之導線 木5,將半導體晶片2〇黏著於島區6。接著將在半導體晶 片20上之接合墊(B〇nding pad)與導線4之一端以金屬細 線2 1連接可通電。 次如第22B圖,裝配前述導線架5於模具22。並將 前述導線架5由下模具22A及上模具22β夾住,在下模 ” 22A與上模具22B所形成之模槽(cavify)内灌入絕緣性 mm 形成所欲之封裝體。第22A圖虛線所示,為絕緣 本紙張尺度適用中國國家標準(cn.s)A4規格(210 X 297么、釐) 2 312134 HI n l-u n· m 1^1 n· ^1· 1^1 n u. 1 « n· m 1 1 US _u n ^ I i In n m la— HI I (請先閱讀背面之注意事項再填寫本頁) 516198 A7 五、發明說明(3 ) . 性樹脂所形成之模塑部2 3。 現就使用導線架5之封裝體之問題點說明之。該導 架5係由沖床或蝕刻自表面往背面沖穿形成。因此,為防 導線及島區分散,導線4設聯結桿8、島區6設導線 7。該聯結桿8及導線吊件7本非必需,模塑後去除之。 又,導線架5係由沖床或钱刻自表面往背面沖穿妒 成,因此導線圖案之微細化有受限問題。例如以沖床形成 導線架5時,沖穿導線之間隔係與導線架厚度略同長為1 界限值。另姑刻形成導線架時,亦有厚度部分之縱向钱刻 分,在横向姑刻時亦會進行,因此導線架之厚度 間隔之界限。 如是,欲微細化導線架之圖案,則必需減薄導線架厚 度。但是’導線架5本體愈薄,則強度降低,導線架5因 此輕起,或導線4變形,或移位等問題發生。尤其是盘金 屬細線21連接之導線4之端部未受支撐,而易發生起起、 變形等問題。 泰尚且第22八圖箭頭所指部分,導線4自封裝體側面 露出,而亦有發生毛邊之問題。 如上,導線架之微細加工有其界限,以致使封裝體之 尺寸更無法加小,並且顧到製程,則需要設法防止翹起、 去除毛邊、切除導線吊件7及聯結桿8等,以致有製程複 雜化之問題。 另方面,如用柔軟薄片形成導線架時,係以蝕刻形 成導線架為主,因此較適於微細加工。 各紙浪尺度適用千國國家標準::CNS)A4規格(2107297 ) (請先閱讀背面之注意事項再填寫本頁) ---訂---------線 經濟部智慧財產局員工消費合作社印製
312134 516198 經濟部智慧財產局員工消費合作社印製 - A7 五、發明說明(4 ) 例如將所欲圖素白I工、上& α茶自表面沖穿至背面之導線架要黏合於 柔軟薄片時,為防止邕綠八血 & ^ ^ 、 止¥線分散,需備聯結桿及導線吊件 麻煩。 另在柔軟薄片上黏合Cu箔之後,再蝕刻圖案化之 方法’黏合於柔軟薄片會因钱刻劑(etchant)使導線黏合強 度劣化、剝離 '導線藏你楚 守琛移位等問題。另,導線因露出於封裝 體之故,V線與導線之間亦會有發生樹脂毛邊之問題。另 作為支撐基板之柔軟薄片3〇,本為需要者。但是在製造 方法上’為黏合導線而接田L * — 抹用為支撐基板而無法免除此柔軟 薄片30。為採用此柔發雙y ^ 条軟溥片30,成本增加,並且因此柔 軟薄片之厚度亦加厚電路奘罟 于电塔衮置,小型化、薄型化、輕量化 亦因此受限。 又視情形,在柔軟薄片之雙面形成電極,則需要將复 連接之通孔_Gugh_h。⑷,如是另需附加此形成工序,- 加長製造工序之問題。 [發明之概要] 本發明鑒於前於實愔所#Pi 如做 二 員閒所施仃者,在微細化時亦可提供 信賴性高之半導體裝置為目的。 、 本發明鐾於前述諸多課題所成,第u一種板狀體, ^具平坦面所成之第i表面’及相對前述第!表面所設, 平坦面所成之第2表面, -於前述第2表面形成凸部,其一端相當於接近半導體 70件裝载領域所設多數引線為其特徵。 前述凸部表面係由導電覆蓋臈所覆蓋為 b氏乐尺國 0 家漂準(CNS)A4 規]Γ^ΙΟ X 297 公;Ϊ") --—- 4 312134 *1111 — I III----· I I — .---J^T* — I III I I 1 (請先閱讀背面之注意事項再填寫本頁) 516198 A7 ----B7 五、發明說明(5 ) , 徵。 第3,前述凸部係由導電覆蓋膜所構成。 (請先閱讀背面之注意事項再填寫本頁) 第4,導電覆蓋膜,至少於構成導線之電氣連接部領 域選擇性形成而獲解決。 可藉導電覆蓋膜實施導線及島區(island)之半蝕刻 (half-etching)。再者,以沖床或蝕刻將板狀體自正面至背 面不打穿而在中途停止,即可縮窄導線間之間隔,得以形 I成更細微之圖案。又,導線、或導線及島區係由板狀體一 體構成而不變形、不翹起,而無需導線聯結桿、導線吊件。 再者,以絕緣性樹脂密封完全固定後,將板狀體背面研磨 或#刻即可分離導線及島區,而在規定位置毫無位移狀配 置導線及島區。並且導線繞長配置亦不成問題。另,使用 感光抗蝕劑(Photo resist)代替導電覆蓋膜,而實施半蝕刻 時,至少在相對於接合墊(b〇ndingpad)部分需形成導電覆 蓋膜,此係金屬細線之連接由此導電覆蓋膜即可之故。 第5,前述引線之另一端,可配置位於密封領域内而 獲解決。
經濟部智慧財產局員工消費合作社印M 於樹脂密封領域内配置導線全域,即可防止導線與導 線間發生毛邊。 第6,於前述板狀體相面對之側邊,形成與導栓實質 上同一圖案之前述導電覆蓋膜,或可插入前述導栓之導 孔,即可獲解決。 由於形成與導栓同一圖案之故,在由絕緣性樹脂密封 時,可當作導栓開口。又,事先使導栓開口,可固定於 衣紙張尺度適用中國國豕標準(CNS)A4規格(210 X 297公釐) 3I2I34 516198 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(6 ) 封用模具之導栓。 第7,前述板狀體係由導電 /白構成,而前述盡 臈可由與前述導電箱之材料不材 導電覆盍 例如,板狀體以Cu為主材料之 解决
Ni、As岑Αι]笼夕嫉# 構成’導電覆蓋膜為 1 g或AU等之構成,則導電覆嘗 伞胳^ , 復盖膜可活用為蝕刻遮
光膜,更在半兹刻時,可# IY u β 其側面成彎曲構造,或在導線 及島區之表面形成導電覆蓋膜之 < ,n h # 、 遮先罩,可成具錨定效果 (anchor effect)之構造。 第8,本發明之導線架,係 一十坦面所成之第1表 面、及相對於第!表面所設由平拍 ®所成弟2表面之板狀 體所成。 於前述第2表面,形成凸部,1 兵知相當於接近半導 體凡件裝載領域所成多數導線為其特徵。 …第9’使半導體元件電連接之多數導線,成為半蝕刻 狀形成板狀體之導線架而獲解決者。 以沖床或姓刻將板狀體自正面至背面不打穿而在中途 停止1可縮_導線間^隔,得以形成更細微之圖案。 第10,與半導體元件電連接之多數導線,亦可由 打穿方式形成。 第11,於前述板狀體,可'將前述凸部所成多數導線 作為一單位之單元(unit),配置成矩陣(matrix)狀而獲得解 決。 ’ 以沖床或蝕刻將板狀體自正面至背面不打穿而在中途 停止’即可縮窄導線間之間隔,得以形成更細微之圖形。 M氏張尺度適用中國國家標準(CNS)A4規珞(210x 297公釐) 6 312134 ·!111!!1 *11 — — — — — — (請先閱讀背面之注意事項再填寫本頁) 516198 A7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 五、發明說明(7 ) 又因導線與板狀體構成為—體,故不變形 需導線之聯結桿。再者,密封絕緣性樹脂而完全;=無 將板狀體背面研磨或钱刻即可將導線分離,得=後 於規;位置:不移位。並且導線繞長配置亦不成問Γ 域槿Γ命別述凸部,在前述半導體元件裝載之相對領 或,構成與前述導線高度實質上同高或 低之島區,而獲得解決。 等線阿度為 $區本身亦無需採用導線吊件即可構件。再者,使島 品之回度較導線高度低時’可降低 封裝體厚度可減薄。 體曰曰片w度’整體 第1 3,於前述板狀體,盥义、+.自广* 配置則述凸部所成多數導線^述島區為—單位之單元成矩陣狀而獲得解決。 獲得ΙΓ。,前述島區’形成為受前述導線前端圍繞狀而 元内半導體元件裝载領域,設多數於前述單 疋内而獲付解決。 由於設多數半導體元件裝載领 , 哀戟領域,方可有薄型多晶片 (mulu chip)之封裝體。 第16,前述板狀體可由cu'Al、P η 層積體、或Al-Cu-Α1層積體構成而I C 金、Cu-Al 漕檟體構成而獲得解決。 苐1 7於則述引線上面,以不同於前述凸部之材料 形成導電覆蓋膜而獲得解決。 ^8,前述凸部之側面,由具錯定構造而獲得解決。 “第19,.前述導電覆蓋臈,,述導線上面構成遮 本紙張尺度適用中國國家標準(CNS)/V丨規格(2]0 X 297Ί^7^----~------ η 312134 (請先閱讀背面之注意事項再填寫本頁) . --線- 516198 A7 五、發明說明(8 ) 光罩而獲得解決。 第2〇,前述導電覆蓋膜係由Ni、Au'Ag〇d所成 (請先閱讀背面之注意事項再填寫本頁) 而獲得解決。 例如:板狀體以Cu為主材料構成,導電覆蓋臈以沁、 g,U或,Μ等構成’則導電覆蓋膜可活用為蝕刻遮光 、更在半钱刻時,使其側面成為彎曲構造,或在導線及 島區之表面形成導電覆蓋膜之遮光詹,可成具錯定效果之 構造。 一第21則述導線之至少一部分,可配置於前述半導 體元件裝載領域而獲得解決者。 將導線之-部分配置於半導體元件t載領立或,可安 面朝下型(face down 邋舻曰g女叮制 n type)牛導體晶片。亦可製造bg ii grid array)型半導體裝置。 第22,在前述板狀體相面對之侧邊,形成與導拴實 質上同一圖案之前述導電覆蓋膜而獲得解決。 只 第23,在前述板狀體相面對之側邊,形描 栓之導孔而獲得解決。 入 經濟部智慧財產局員工消費合作社印製 第24 ’其特徵係包含: 準備導線用板狀體之工序,係具平坦面所成第1 .面,及相對於前述第!表面所設,而一端能相當於=表一 導體元件裝載領域所設多數導線而形成凸 近半 ^ ,孓第2表面; 於前述第2表面之前述凸部,裝載半導 ’ 序· 疋件之工 Θ張尺度適用中國國家標準(CNS)A4規格(2Ϊ〇 χ 297 連同前述半導體元件,將前述第2表面側 312134 516198 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明(9 ) 密封工序;及 自刖述第1表面側到達前述凸部之底面,去除前述導 線架用板狀分割成前述多數導線之工序。 工序I:5特:述分割之工序,為免遮光膜(maskless)_ 因免遮光膜,而極易圖案化。. 苐2 6 ’别述樹脂密封工库你白a .收社 h道始加m 对工序係包含·將裝載半導體元 件之導線架用板狀體裝置於模具内之工序丨及 在前述板狀體與前述模具之上模具間所規定空間内充 填樹脂之工序為其特徵。 第27,前述樹脂密封工序,係相對於前述樹脂密封 領域之前料線架背面全域,擒接於下模具,並將前述整 體凸部覆蓋狀密封之工序為其特徵。 以沖床或蚀刻將板狀體自正面至背面不打穿而在中途 停止,即可縮窄導線間之間帛,得以形成更細微之圖案。 又因導線與板狀體構成為—體,故不變形,無翹起,而無 需導線之聯結桿。再者,密封絕緣性樹脂而完全固定後’·,、、 將板狀體背面研磨或蝕刻即可將導線分離,得以配置導線 於規定位置而不移位。 π 第28,前述下模具之擋接領域,可分散配置真空抽 氣裝置而獲得解決。 經本蝕刻之導線與一體之導線架擋接於下模具,由此 可穩定配置板狀之導線框架,而可將金屬細線之接合能量 (bonding energy)供給至導線,獲得高連接強度。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
-«1 I n mj n 一 口、I 1 - - H I I 線. 312134 516198 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標進(CNS)A4規格(210 X 297公釐) A7 五、發明說明(10 第29,裝載前述半導艚亓杜 千导體70件之工序,係包含連線接 合(舊e bGndlngk序為其特徵1請專利範圍s 24項之 半導體裝置製造方法。 第30,裝載前迷半導體元件 <工序,係包含直接接 合(direct bonding)工序為其特徵。 第31,前述導線架,係前述多數導線為—單位之單 元形成矩陣狀,並將前述每—單元個別分離而獲得解決。 由此等製造方法’由導線、或導線與島區之導電路、 半導體兀件及密封此等之絕緣性樹脂所構成,得以實現半 導體裝置之薄型、輕量化,並且導電路被埋藏,而實現導 電路自絕緣性樹脂不剝離之半導體裝置。又於導電箱表面 形成導電膜,可在表面形成具遮光I之引線、島區,而可 具錨定效果埋藏於絕緣性樹脂。 較理想之導電路為採用壓延件。 於本發明,為形成導電路圖案之導電性薄片以單張板 狀件為原始材料,將此經沖穿加工或半蝕刻加工形成分離 溝而成導電路圖案,因此可形成薄片電阻小、精緻且表面 平坦度高之導電路。如是接合精度高,遇裝配超集體電路 裝置時,亦可實現高精密度且高信賴性。 又’尤其是因採用金屬壓延件,晶界(grain)為不規則 狀,薄片電阻小、精緻且表面平坦度以微觀之可形成高導 電路。 附帶言之,電鍍膜時,做為導電路形成相當厚度之膜 厚時,獏厚之參差相當大而無法獲得充分平坦性。例如欲 -------------裝---------訂i m SI 0f In n· 1 I (請先閱讀背面之注意事項再填寫本頁) 10 312134 516198 A7
形=20至30米程度之電鍍膜,則臈厚參差大而接合強度 ,、降低一此相比,如本發明之採鋼等壓延金屬經蝕刻 形成時,則可獲得極為平坦而高強度接合、高精度接合之 電路裝置。但疋’電鍍膜時’取電鍍成長面為鏡面而去除支持體, 使用成長面側為接合面,則尚有可能改善平坦性,但較銅 等金屬壓延件者,精度仍差。 [圖式之簡單說明] 第1圖(A)及(B) ’說明本發明之板狀體。第2圖(A)及(B>,採用本發明之板狀體 半導體裝置之製造方法。第3圖(A)及(B),採用本發明之板狀體 半導體裝置之製造方法。 第4圖,說明本發明之板狀體之圖。 第5圖’採用本發明之板狀體或導線架之半導體裝置 製造方法。採用本發明之板狀體或導線架之半 或導線架之 或導線架之 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 第6圖(A)及(B) 導體裝置製造方法。 第7圖(A)及(B) 第8圖(A)及(B) 第9圖(A)及(B) 導體裝置製造方法。 第10圖(A)及(B),採用本發明之板狀體$導線架之 半導體裝置製造方法。 &纸張尺度適用中國國家標i^CNS)A4規:x 公璧) 說明本發明之板狀體。 說明本發明之導線架。 採用本發明之板狀體或導線架之半 312134
第11圖(A)至(c),採用本發明之板狀體或導線架之 半導體裝置製造方法。 μ 經濟部智慧財產局員工消費合作社印製 第12圖(Α)至(C),採用本發明之板狀體或導線架之 半導體裝置製造方法。 ' 第13圖,說明導線架之圖。 第14圖,說明導線架之圖。 第15圖(A)及(B),說明導線架之圖。 第16圖,說明導線架之圖。 第17圖,說明導線架之圖。 第18圖(A)及(B),採用本發明之板狀體或導線架之 半導體裝置製造方法。 ^ 第19圖(A)及(B),採用本發明之板狀體或導線架之 半導體裝置製造方法。 第20圖(A)及(B),採用本發明之板狀體或導線架之 半導體裝置製造方法。 第21圖,說明習用之半導體裝置實裝構造圖。 第22圖(A)及(B),說明習用之導線架之半導體裝置 製造方法。 第23圖,說明採用柔軟薄片為支持基板之半導體裝 置之圖。 [元件符號之說明] 1 封裝型半導體裝置 2、20、33半導體晶片 3 Λ 34 樹脂層 4 外部連接用導線 5、90、1〇9、120、122、151 導線架 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 。 312134 -I---------------------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 516198 A7
五、發明說明(13 ) 經濟部智慧財產局員工消費合作社印製 6、71、72、82、m、123、127 、128島區 7 導線吊件 8 聯結桿 2卜 35、 62、102金屬線細 22 模具 22A、l〇4A下模具 22B、104B上模具 23 模塑部 30 柔軟薄片 31 CSP 32、56、 81、124、125、126 導線 36 開口部 50、70、 板狀體 51 導電覆蓋膜 52、91 苐1表面 53、93 第2表面 54 一端 55 半導體元件裝載領域 57、95、 1〇ι半導體元件 5&、103 、153絕緣性樹脂 60、113 半導體裝置 61 導孔 83 半導體裝置圖案單元 84 模具擋接領域 85、85A 、85B、86、86A、86B 對位記號 87 第1圖案 88 第2圖案 92、111 凸部 94 前端 100 分離溝 104 模具 105 模槽 108 配置領域 110 另端 112 絕緣覆蓋膜 129、130 晶片 150 面朝下型半導體元件 152 銲接球 [發明之實施形態] 說明板狀體及導線架之第1實施形態。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 312134 --------------------—訂------:----線 (請先閱讀背面之注音^事項再填寫本頁) 13 516198 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(14 ) . 第1圖為板狀體50,較密封半導體元件時採用之習 用型之導線架效果更優,可實現更薄型之封裝體。 第1A圖所示板狀體50為習用之導線架,例如於§Ιρ、 DIP 等圖案,除島區之外之導線圖案在薄片狀導電 箱上形成導電覆蓋膜5 1。 亦即’板狀體50係具平坦面所咸之第1表面,及 相對於前述第i表面52所設,由平坦面所成之第2表面 53,而於前述第2表面53,形成一端54接近於半導體元 件裝載領域55所設多數導線56實質同一圖案之導電覆蓋 膜51者。 此板狀體50,可替代前述導電覆蓋膜51而形成感光 抗姓劑等耐姓刻遮罩(mask)亦可。例如第1B圖所示,於 導線56相對部分形成感光抗蝕劑Pr亦可。此時,導線 之一端為接合成錫焊連接之故至少於此部分需形成導電覆 蓋膜。 本發明之特徵係在前述板狀體。由隨後之說明可知, 藉板狀體50之導電覆蓋膜51或藉感光抗蝕劑實施半蝕 刻,於此裝載半導體元件57,以絕緣性樹脂58密封。於 疋將露出於絕緣性樹脂5 8背面之板狀體經蝕刻、研磨或 磨削等加工至導線56被分離。由採用此製造方法,即可 由半導體元件57、多數導線56、及埋入此導電路導線56 之絕緣性樹脂58之材料構成。於是,此板狀體5〇,終具 導線架之功能。 ’、 本構造之最大特徵,係板狀體50成為可半蝕刻狀態。 本紙張尺度適用中國國家標準(CNS)A4規格(2i〇 X 297公釐) 312134 ί I I I βϋ n HI n ίΜβ I I I 1 ,,.ΙΜ,Λ V 0 i n tn I jrj n <n J Γ I 1-1— n n n n n 1 ^^71 (請先閱讀背面之注意事項再填寫本頁) 14 A7五、發明說明( 15 經濟部智慧財產局員工消費合作社印製 一般上,隨著縱方向 例如ϋ ^ μ 刻杈方向亦同時進行。 例如等方向钱刻時,此現 ^ ^ , ^ ^肩者呈現,縱方向之蝕刻深度 .^ . 又、貝上成相同。又於異方向時,橫方 蝕刻。 者非吊少,但亦向前述橫方向被 即’導線架之自1而** 面貝牙至背面將圖案打穿時,導線 ,、V線56之間隙,因受橫方向蝕刻,導線與導線之間 隔’無法比某限界值更小而難於形成精細圖案。 但於板狀體50形成導電覆蓋臈51作為導線%之圖 案1後實施半钱刻,則使縱方向蚀刻深度較淺,而可抑 止毛、方向之ϋ刻量,得以實現更精細圖案之導線。 、例如,於2盎司(ounce)(7〇#m)厚度之板狀體5〇,形 成作為導電覆蓋膜之Ni、Ag、pd或心等之導電覆蓋膜 51,將其蝕刻至完全貫穿,則導線間隔最窄者實質上成為 70以m。但,將導電覆蓋膜51活用為耐蝕刻遮罩,蝕刻 板狀體50至35 # m深度,則導線與導線間隔,實質上可 加工至35/zm之窄度。亦即可實現2倍安裝效率,實現 更精細圖案。此精細圖案對板狀體之半蝕刻深度愈淺,則 愈可能有精細圖案。 又’板狀體50為Cu-Al層積體,或Cu_Al-Cu層積體 均可。 又’於本發明之板狀體50,如考慮蝕刻設備、量產 性、製造成本等則採濕式餘刻為佳。但濕式顏刻為非等向 性者,橫方向之蝕刻較多。因此,使用導電覆蓋臈5 1之 --------------- (請先閱讀背面之注意事項再填寫本頁) 訂· .線. 參纸張尺度適用中國國家標準(CNS)A4規格(2j〇 X 297公釐) 15 312134 516198 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明u ) . 半钱刻,係優於形成導線56之精細圖案。 一又,導線56係藉導電覆蓋膜51半蝕刻而顯現,並由 薄片狀板狀體50 —體構成,故無需形成聯結桿。因此麫 絕緣性樹脂58密封後,可免去除聯結桿之工序。 左 再者,於第22圖習用構造之導線架,導線雖由聯社 桿所支持,但導㈣完全打穿成圖案化之故,仍會移^或 翹起。但於板狀體,導線56與板狀體5〇成一體,口 = 狀體固疋住’導線不致有移位或翹起事。因此,導線% 之一端54之接合具穩定特徵。 、 又,板狀體50設導孔61,則板狀體5〇裝載於且 時至為方便。 、、” 、此導孔係與導栓實質上為同一形狀,在相對位置,以 導電覆蓋膜圖案化為圓形,在模塑之前沿此圖案利用鑽乂 頭、打孔機或钱刻等開口即可。或事先備妥開口者亦可。 對此導孔插入模具導栓則可得高精度之模塑。 如前述,導線56係藉導電覆蓋膜51經半蝕刻而 此亦可採用為導線架。 ” , 半導體裝置製造工廠,一般分為前工序及後工序工 廠,而通常在後工序工廠不設蝕刻設備。因此,自^ 廠對半導體工廠以半蝕刻狀態供給前述板狀體,則半導^ 工廠無需引進蝕刻設備,即可以後工序之設備而— 模塑。 疋我至 再者,與接合墊之尺寸相比,導線之大 或導線較大亦可。 J實質上相同 U氏張尺S適用Τϊ國家標準—(cns)A4規格(210 X 297公釐) ~ — ----- 16 312134 m---r 1 1 j n II I i In 1-¾ m 1 I · m n m nfl n n I— 訂i In n n 1 u i -1 I (請先閱讀背面之注意事項再填寫本頁) 516198 A7 五、發明說明(η 以下說明採用狀體或導線架之帛導體裝置之製造方 法第二實施形態。 以第1圖至第3圖說明採用前述板狀體5〇 甩以製造半導體裝置60。 ^架 首先備女如第1圖之板狀體50。第1表面52、第2 表面53為平坦、更在第2表面形成導線圖案之耐蝕刻遮 罩。又,第1A圖為與導線56形成實質上同—圖案之導 電覆蓋腊51者,第1B圖為代替導電覆蓋臈”而形成感 光抗儀刻劑叹者。又,採用感光抗姓劑PR時,至少在 對應接合墊之部分需形成導電覆蓋膜。 (以上參照第1圖) 接著,藉前述導電覆蓋膜51或感光抗蝕劑PR半蝕 刻板狀體50。蝕刻深度較板狀體5〇之 ㈣深度愈淺愈能形成精細圖案。 …。唯’ 於是由於經過半蝕刻,如第2圖之導線% ······ 於板狀體50之第2表面53。另,半蝕刻第ia圖者 2A圖’半韻刻第a圖者為第2B圖。 ” 經濟部智慧財產局員工消費合作钍印製 例如於半導體工廠,如在後工序備有钱刻設備,則自 :架工廠採購第1圖之板狀體5〇,如後工序無勉刻設 ,則採購經半蝕刻而導線構成凸部之導線架,+ 進任何設備亦可輕易接上次工序。另,形成半打穿狀:可引 接者於半導體元件装載領域55黏著半導體元 將半導體元件57之接合電極與導線56之_端54電連接,。 於圖上,半導體疋件57為面朝上(face_邛)接合, 卜紙張尺度ΊϋΤϋ家標準—制4規格(210 x 297公楚)---~~^~~~~!^用— 17 312134 516198
五、發明說明(18 ) 金屬細線62為連接裝置。 於此接合,導線與板狀體為一體’且板狀體之背面擔 接於接合機之鱼; --------------裝i (請先閱讀背面之注意事項再填寫本頁〕 /、。因此,板狀體50能完全固定於接合 機桌,則自卓而夕# #措Λ 一 …傳導良好,導線不移位,接合能量可 效率良好傳達至今屬知綠β〗曾μ 金屬細線及導線,而提高金屬細線之黏著 強度。固定於接人^ 、接。桌面,例如在桌面設多數真空抽氣孔即 可。 另如採用面朝下型(face-down)之半導體元件時,半 導體7G件57上之電極’可形成焊接球、或桿接等之凸 塊(bump) ’在其底下配置導線%之一端,冑方即可接 合0 於疋則述導線群56......、半導體元件57及連接裝置 由絕緣性樹脂58密封其成覆蓋狀。 例如使用模具密封時,在此階段穿通導孔6 1插入模 具V检’而實現板狀體50之高精密度配置。板狀體之 第1表面52為平坦面,因此擋接於板狀體背面之下模面 亦形成為平坦面。 經濟部智慧財產局員工消費合作社印製 接著灌入絕緣性樹脂5 8。絕緣性樹脂為熱可塑性或 熱硬化性均可。 又’傳送模塑(transfer mold) '射出模塑(injecti〇n mold)、浸潰(dipping)或塗敷均可行。樹脂材料則環氧樹 月曰(epoxy resin)等熱硬化樹脂為傳送模塑、液晶聚合物、 聚硫化苯(polyphenylene sulfide)等熱可塑性樹脂為射出模 塑即可實現。 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐) 18 312134 516198 A7 ------ B7 五、發明說明(19 ) . 於本實施形態,絕緣性樹脂之厚度調整成覆蓋金屬細 線62之頂部往上約1 〇 # m。此厚度配合半導體裝置之強 度而可厚、可薄。 又,於灌注時,因導線56係與薄片狀板狀體50成一 體’只要板狀體50不移位,絕無導線56之移位。 在此’下模與經本蝕刻之板狀體· 5〇之固定,得由真 空抽氣進行。 以上’於絕緣性樹脂58,在背面露出有形成為凸部 之導線56、埋有半導體元件而較絕緣性樹脂之凸部更下 方之板狀體50。(以上參照第2圖)。 接著’去除露出於前述絕緣性樹脂58背面之板狀體 50,導線56分離成個別者。 此分離工序可有各種方法,可以蝕刻去除背面,以研 磨、磨削亦可,或採用兩者亦可,例如磨削至絕緣性樹脂 5 8旅出板狀體5 〇之切削屬及向外側薄薄展延之毛邊 狀金屬會有混入絕緣性樹脂58之問題。為此,在絕緣性 樹脂58露出之前停止磨削,隨後採蝕刻未分離導線,則 位於導線與導線之間之絕緣性樹脂5〇不致有混入金屬可 形成。如此可防止微細間隔之導線與導線間之短路。 又,於半蝕刻時,蝕刻深度會發生參差而絕緣性樹脂 厚度亦會有參差。因此,經蝕刻分離導線後,由研磨或磨 削而削至目標之樹脂厚度即可形成一定厚度之封裝體。 於疋成為1單位之半導體裝置6〇係形成多數時,尚 有分離成個別半導體裝置6〇之工序, (請先閱讀背面之注意事項再填寫本頁) 訂· •線. 經濟部智慧財產局員工消費合作钍印製 太紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 19 312134 516198
20 在此係採用切割(dicing)裝置54分離成個體,但劈巧 克力、沖床、裁剪等均可。其分離線有如第3圖之虛線所 示。又’第3圖係將第2A圖之導線分離者。第2B圖之 導線分離則省略之(以上參照第3圖)。 由以上之製造方法,以多數導線56、半導體元件54、 57及絕緣性樹脂58之三安素,得以實現輕薄短小之封裝 體。 以下說明’因上述製造方法所發生之效果。 第1、板狀體或導線架,經半蝕刻形成凸部之導線, 因此導線圖案可微細。如是導線寬度 '導線間隔可窄小, 而得形成更加平面尺寸之小封裝體。 第2、僅由上述三安素所構成,為必需但最低限之構 成,可盡量不浪費材料,實現大幅壓低成本之薄型半導體 裝置。 第3、導線係由半蝕刻形成為凸部,而個別分離係在 控封之後,因此導線與導線間無需形成聯結桿。如是於本 發明完全無需形成連結桿及去除連結桿工序。 第4、成為凸部之導線埋入絕緣性樹脂後,由絕緣性 樹脂背面去除板狀體而分離導線,因此,如以往構造之導 線與導線間樹脂毛邊不致於發生。.因此成型後無需去 邊。 第5、半導體元件之背面露出於絕緣性樹脂58之背 面’因此本丨導體裝置發生之熱可自本半導體裝置之 面散開。 本紙張尺度適用中國國家標準(CNS)A4規烙(210 x 297公沒) 312134 ^ ^---------線 (請先閱讀背面之注意事項再填寫本頁) 516198 A7 B7 21 五、發明說明( 第6、與後述第4圖之板狀體比較,帛導體元件裝載 領域免設島區,可將半導體元件之上面降低,而實現更薄 型化。 、八 1.明板狀架之第3實施形熊 第4圖為第i圖之板狀體5〇或導線架之改良者,附 加有島區7 1。 因此,僅說明附加部分。另,同一部分使用第1圖至 第3圖所用符號。 本板狀體70係如第4圖所示,與習用之導線架實質 上同一圖案,例如SIP、DIP、Qip等導線圖案與島區圖 案由導電覆蓋膜所形成者。 即,板狀體70係具平坦面所成之第j表面,及相 對於前述第1表面52所成’由平坦面所成之第2表面53, 第53,—端54係與接近半導體元件裝載領 5::Λ數導線56形成實質上同-圖案之導電覆蓋膜 51,於則述半導體元件裝载領域 /、衷载前述半導體 兀件57之島區71形成實質上同一圖幸 51。 ㈡茶之則述導電覆蓋膜 於板狀體70,後續工序除島區及導線 經半蝕刻,而凸型島區71之表 外之領玖 因此,半導體元件實質上可水平配置。 战為 又,凸型島區埋入於絕緣性樹脂58,露 樹脂58為島區71之背面而非半導 ;絕緣性 ^ Ψ W Μ - ^ 'n m 一 件57之背面,因 ^此了實現南丰導體元件57之耐濕性。 尺度剌t闕家辟(cnsw祕⑵ 312134 21 516198 A7 B7
五、發明說明(22 ) 經濟部智慧財產局員工消費合作社印製 另,板狀體70與島區71為一體形成,故無需形成導 線吊件。 又,導線架係由本實施形態可知,藉前述導電覆蓋膜 半蝕刻除導線56及島區71之外部分而導線56及島區71 形成凸形者。 此導線架係如前實施形態所述,·可供給至無蝕刻設備 之後續工序,具以既有設備即可製造之特徵。 另’如第1B圖、第2B圖所示,可採用感光抗蝕劑 以替代導電覆蓋膜。但此時,至少在接合墊部分需形成導 電覆蓋膜。 以下說明採用板狀體或導線架之半導體裝置製造方法 之第4實施形態。 採用前述板狀體70’以第4圖至第6圖說明製成半 導體裝置60之工序。 在此’除使用島區71以外之點,均與第2實施形態 實質上相同之故,僅簡略說明之。 首先’備妥如第4圖之板狀體50。在此,第1表面52, 第2表面53均為平坦,並在第2表面形成具導線%及島 區71圖案之導電覆蓋膜51。(以上參照第4圖) 接著藉前述導電覆蓋膜51半蝕刻板狀體7〇。並且蝕 刻深度愈淺,愈有可能形成微細圖案。 經半#刻,可如第5圖於板狀體7〇之第2表面出現 導線56......島區7 1。此狀態者,於本發明稱為導線架, 此亦可由導線架製造廠商提供。 .Η . . - . In .. 「 I an I 1 m J I 1 · ] .....- - - - I 1 1- - It』I In I i I— n i I I (請先閱讀背面之注意事項再填寫本頁) 衣纸張尺度適用中國國家標準(CNSM4規格(210 X 297公·餐) 22 312134 J丄 Α7 經濟部智慧財產局員工消費合作社印製 五、發明說明(23 ' 於疋在半導體元件裝载半導體元件5 7,蔣本“ 島區71黏著 端電連接。又,半導體元:Γ57之㈣^ 採甩金屬細線62。 7為面向上安裝,連接裝置 ’形成絕緣性樹脂58。絕緣性樹脂為教可塑性 或熱硬化性均可。 …、了塑{•生 以上,於絕緣性樹月旨58埋入有形成為凸部 及島區71及半導f分杜 、、 出於背面/與凸部成一體之板狀體70露 出於牙面。(以上參照第5圖) 繼之,去除露出於前述絕緣性樹脂58背面之 7〇,埋=於絕緣性樹脂之導線56分離成個體。 於最後,成為一單元之半導體裝置形成為矩陣(matrix) 狀時,需有分離成個別半導體6〇之工序。(以上參6 圖) …、 由以上之製造方法,以多數導線56及島區、半導體 兀件57及絕緣性樹脂58等4要素,得實現輕薄短小之封裝體。 其次’說明由以上製造方法所發生之效果。 第1 ’於板狀體形成經半蝕刻所形成之導線、島區之 故,導線架可有微細圖案。即,可使導線寬度、導線間隔、 導線與島區之間隔可縮窄,平面上可形成尺寸較小之封裝 第2’由前述四要素構成之故,為必需但最低限度之 構成,可盡量不浪費材料,可大幅壓低成本。 本纸張尺度適用中S國家標準(CNS)A4規格(21〇 X 297公釐) 23 312134 (請先閱讀背面之注咅?事項再填寫本頁) ---------訂 i 1— in I— n n m I · 516198 Α7 Β7 五、發明說明( 24 第 導線係由千蝕刻形成 經濟部智慧財產局員工消費合作社印Μ 之故,導線與導線間無需形成連結桿。又,島區之導線吊 件亦無需。因此,形成及去除連結桿、導線,在本發明均 無需要。 第4,半蝕刻之導線埋入絕緣性樹脂後,因從背面去 除板狀體而分離導線之故,不致如習用構造之導線與導線 之間發生樹脂毛邊。因此無需模塑後之去除毛邊工序。 第5,島區之背面露出於絕緣性樹脂58之背面,因 此’在半導體裝置所發生之熱,可由本半導體裝置之背面 散開。另’因有島區而不同於第1實施形態,可改善耐濕 性。 莖A板狀體之篱5實施形態 第7圖如同第1實施形態及第3實施形態,為由導電 覆蓋膜(或感光抗蝕劑)形成圖案之板狀體8〇。有關詳細形 狀將於第6實施形態說明,在此僅說明其概要。 第7圖之圖案係將第1圖、第4圖具體化者,即多數 導線81、島區82形成一件半導體裝置之圖案單元“形 成矩陣狀。圍繞此,由模具擋接領域84形成規定寬度之 i狀又,第7圖係形成一模槽(cavity)内之圖案。 於此模具擋接領域84之内側,設對位記號85 ' %。 連接對位記號85A與86A之線,係橫方向之切割線(dicmg Hne),另,連接對位記號85B與86B之線係縱方向之切 割線。又,1個對位記號85A係至少由一條短直線所形成, 一=此直線為基準’調整切割裝置之刀刃方向。在此,為刀 木紙浓尺度適財國國家標準(CNS)A4規格(21〇: 297公楚)--------- 24 312134 i I m m n I m HI n ϋ nfl n m l 0 i mMmi I I 11 m n· 訂i In m n m an nv I (請先閱讀背面之注意事項再填寫本頁} 516198 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 五、發明說明(25 ) , 刃能以所欲之精密度切削,由設所欲間隔(裕度,margin) 之二條直線構成對位記號85A。 再者’於前述模具擋接領域8 4之外側,為設導孔而 形成第1圖案87、第2圖案88。第2圖案88之“+,,字, 為鑽孔形成導孔所需之中心記號。又,不形成此圖案,而 予先設與第l·圖案同一形狀之導孔亦可。 另,由感光抗蝕劑替代導電覆蓋膜形成前述圖案時, 在感光抗蝕劑下層,至少在接合墊部分需形成導電覆蓋 膜。 卜以上,除切割線記號、模具擋接領域84之外,係與 第1實施形態、第3實施形態相同之故,省略本實施形態 之特徵、效果之說明。 或明導線架之第6 施形雜 本導線架90為如篦8圖# -心, t 圖所不形狀,係藉前述第5實 施形恶之導電覆蓋臈(哎咸 、V 4 U九抗蝕劑)經半蝕刻者。 本導線架90,係在習用導 , IP'DIP'〇IP 領域經半咖。但如第導广實:,接領域84之外之 篦1斟办^A施形態’無需形成島區。又, 弟1對位記號87,繁?祖〜 部。 f位記號88亦可半蝕刻形成於凸 即,具有平垣面 度之凸邱^ . 第1表面91,及形成所欲高 度之凸部92,而相對於前 〇 93之板狀體所成。 第1表面91所成之第2表面 丨㈣Μ 92 ’構成前端94桩w 土… , . 本紙張尺度適用Φ同 ___^半導體元件裝載領域 、一 10、97 “、ϋ 一 — " · - " '~' **- 25 312134 II% (請先閱讀背面之注意事項再填寫本頁) —,—訂---------線. M6198
五、發明說明(26 : 95所成多數導線81。 …本導線$ 9〇係、各圖案經半钱刻之狀態,可照樣黏著 半導體元件、雷;查杜 $接、密封者,在後續工序可由既有設備 即可製造之特徵。 V/ 果’則已於第1實施形態至第5實施形態已 有說明而省略之。 ~之第7實施形熊 二人乂第7圖至第12圖說明製造方法。 “ 第7圖備妥板狀體8〇。此板狀體80,選擇材 料時需考慮到銲料之w | 、耆性、接合性、電鍍性等,而採用 料之導電箱、A1為主材料之導電笛或Fe_Nl等 之σ金所成之薄片狀導雷 積體或Cu-A1_Cu之声穑許 板狀體為Cu_A1之層 體可防止因熱膨脹係數差之_ 之層積 於板狀體8Θ之表面,由導恭 / 島區82、模且擋接領竹8 电 、形成:導線8 1、 88〇 …擒接領域84、對位記號心86、㈣87、 導電箱之厚度,因考慮到隨後之钱刻 心為宜,在此採用7—盘司)之鋼::= …上或1〇〜下亦無妨。(以上 -基本上3〇 繼之,至少有除導線81、島區82、模圖) 對位記號85、86領域之外之去除板接領域84、 在此,使用導電覆蓋膜以作為耐 之工序。 分離溝100較板狀體80之厚度為淺。遮罩,形成前 獅中關家群(0^X77^ cnf^TTWT彳 312134 ---------I-----裝 (請先閱讀背面之注意事項再填寫本頁) 訂 線 -u U - 26 516198 五、發明說明(27 ) 2本製造方法採濕式飯刻或乾式姑刻,為等向性兹 刻,其側面成粗面且成彎曲為其特徵。 濕^ !⑷㈣#Ke⑽_)採氯域剛氯化銅 []’别述導電箱在此_劑中浸潰或喷耗刻劑。 尤其是作為姓刻遮罩t導電覆蓋mCFi 了,難於有 ==’但較深部分則會有横方向之姑刻。因此, =有刀離溝100側面之位置往上方,相對於其位置之開 、告口開:徑變小’為逆斜坡構造,成為具錯定(㈣μ構 二嗔淋方式而向深度方向㈣’橫方向之姓 Μ又到抑止’而此固定凹構造更加顯著出現。 採乾式蝕刻時,等向性或兆笙 寻。U非等向性蝕刻均有可能。目 二有二以反應性離子姓到去除Cu似為不可能,但可以減 ^ PU enng)方式去除。並因㈣條件而可等向 等向性蝕刻。 又,於第8圖,可選擇對蝕刻 劑作為覆蓋膜以替代導電性覆塞肢之感先抗蝕 兔墓“ 導電昧覆羞膜CF。選擇性覆蓋於成 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 部分,則無需採料電覆蓋膜亦可_分離溝。 又’可作為導電覆蓋膜材料,有Ag、m或% 寻 況且此等耐姓性導雷霜篆膜, 區、接合墊之特徵。 /、可直接活用為島 例如Ag覆蓋膜可和Au黏著,和銲料亦會黏 此在晶片師面有Au覆蓋膜,則可將晶片直 區82上之Ag覆蓋膜熱壓接,亦可藉鋒接等銲材固定晶 1_____Ag之導電覆盍膜可黏著Au細線之故,導線 27 312134 516198 經濟部智慧財產局員工消費合作社印製 28 A7 五、發明說明(28 ) . 合(wire bonding)亦有可能。因此,該等導電覆蓋膜具有 可直接活用為晶片銲墊(die pad)、接合墊(bonding pad)之 優點。(以上參照第8圖) 繼之為,如第9圖,在形成分離溝1〇〇之島區82安 裝半導體元件101之工序。 半導體元件101,有電晶體、二極體、1C晶片等。另 雖較厚者,如晶圓(wafe〇型之CSP、BGA等之SMD(面朝 下之半導體元件)亦可裝配。 在此’裸狀(bar e)IC101晶片接合(die bonding)於島區 82 ’ 1C上之接合墊與導線8i之一端94經藉熱壓接之球 型接合(ball bonding)或經超音波之楔型接合(wedge bonding)等所固接之金屬細線ι〇2而連接。 又,導線81與板狀體成一體,可傳遞接合用具之能 i而接合性亦得提高之故,導線之尺寸可改小。另,於接 合後之金屬線剪斷時,有時需將金屬細線拉斷(pullcut)。 此時,因接合墊與板狀體80成一體之故,不致有接合墊 浮上之現象而拉斷性亦可提高。(以上參照第9圖) 再者,如第10圖、第U圖所示,在分離溝1〇〇附著 =緣性樹脂1〇3之工序。此可經傳送模塑法、射出模塑法、 浸潰或塗布均可實現。樹月旨材料則以環氧樹脂等熱硬化性 樹脂實施傳送模塑、液晶聚合體 '聚硫體苯(pGiyphenyi_ sulfide)等之熱可塑性樹脂實施射出模塑。 於本實施形態,絕緣性樹脂之厚度調整為能覆蓋在金 匕線1〇2之頂部向上土^m。此厚度可考慮半導體 卜纸張尺/艾適用中國國家標準(CNS)A·!規格(21Q X 297公董)'— -----— 312134 ---------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 516198 A7 29 五、發明說明( 裝置之強度而可厚亦可薄。 本工序之特徵為,覆蓋絕緣性樹脂1 〇3至硬化時,板 狀體80是為支持基板。習用者需要玻璃環氧樹脂基板、 柔軟薄片(flexible sheet)或陶瓷(ceramic)基板等支持基 板,但本發明則可免。 再者,具彎曲構造之分離溝1 00充填絕緣性樹脂1 03 之故,在此部分發生錨定效果,可防止前述導線81及島 區82自絕緣性樹脂103剝離。 又,在此覆蓋絕緣樹脂]〇3之前,例如,為保護半導 體晶片及金屬細線之連接部,亦可灌注(p〇tting)矽樹脂 第11圖為模塑方法之圖示。第U圖A為模具1〇4 内之模槽105内充填樹脂之狀態之剖面圖。導線架9〇之 背面擋接於下模具104A之全域,上模具1〇4]5在模具檔 接領域擋接。符號V為真空抽氣孔。第丨丨圖B係導線架 9〇裝載於導線架90之狀態。符號105為裝配於下模具1〇4八 之導栓,藉開口於導線架90之導孔,導栓1〇5露頭。 第11圖C係說明形成於模具之模槽1〇5、流道 (runner)l〇7及加熱筒(pot)之關係。如圖模槽1〇5橫向配 置多數個,設計成由一個導線架即可取得多數個半導體裝 置。虚線所示符號108為導線架之配置領域,例如裝載第 13圖之導線架109。此係第8圖之多數導線架9〇 一體形 成者。半導體裝置本身之尺寸甚小,且在一模心可取得 多數個,因此可大量生產,亦具減低成本之特徵〇 (以上 29 312134 (請先閱讀背面之注意事項再填寫本頁) ·% 丨線 516198 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 A7 -------_______ 五、發明說明(3<)) 參照第10圖、第11圖)。 接著’自模具104取出經密封之導線架,去除露出絕 緣性樹脂103背面之板狀體80,分離導線81、島區82之 工序。 第12圖A為分離線之平面圖,第12圖3為絕緣性 樹月曰1 03之背面與導線之背面,或絶緣性樹脂^ 之背面 與島區82之背面成-致者。又’在背面可形成抗辉接劑 等絕緣覆蓋膜,僅露出需電氣連接之部分亦可。 第12圖C,係半途停止研磨,在導線-81之另端 形成凸部⑴。此可由在凸部1U相對部分形成感光抗蝕 部而,刻以外部分即可。^形成絕緣覆蓋膜ιΐ2使凸部 U1露出。由此處理,可防止在島區82下面通過之安裝 基板側之導電體之短路。又藉銲料之固接,亦不致有溶化 銲錫流至導線心與島區82接觸。尤其是愈加微細圖案, 此絕緣覆蓋膜最為有效。 U最後’將模塑之導線帛90配置於切割桌上以對位記 號85、86為基準調整刀刃位置,沿虛線切割,完成為半 導體裝置113。 由以上工序,成為導線81之背面露出絕緣性樹脂103 之構造。 又於本製造方法,島區82僅裝配有Ic,但電晶體、 二極體、或固接多數個此等半導體元件亦可。此時,視構 、在自島區固接半導體晶片,或為固接各別半導體晶 可,說明此模式有如第14圖至第17 1 2 I 叫 I 先i 閱; 讀 背 δ 之 注 意 事 項 再 填 1 寫裝 去 頁 訂 線 本—尺度適用中國⑵。;7 30 312134 516198 五、發明說明( 圖。 … =:。為、㈣之導線架12°,例如無需島區⑵用 6之導绫吊社尤其是在QFP有如第22圖所示,採用四方 向之導線吊件亦無需,因此在角落部亦可形成接合墊。另, 虛線所不矩形為半導體晶片之配置領域。 第15圖A為電晶體所採用之導.線架122,沿島區123 之-邊引出有射極(emilter) '集電極(Co —㈣,及成為 基極(base)之導線124至126者。 第15圖A之導線124至126之背面,藉前述絕緣覆 蓋膜112形成銲接球時,因突出部集巾於—側邊以致半導 體傾斜,為防止此傾斜將三導線124至126配置成三角形 構造即為第15圖B。 第16圖為配置多數個jc晶片者,配合ic晶片之數, 設多數個島區127者。 經濟部智慧財產局員工消費合作社印製 再者’第17圖為在所欲之島區128重疊晶片129、130 者。第16圖、第17圖為實現多數晶片之半導體裝置。本 導線架’在欲使半導體裝置成多功能時有用,而對於欲使 半導體裝置具多功能時,至為有用,尤對於最近盛行開發 之系統LSI有用。於本發明,無需將所有功能集於單一晶 片而可大幅縮減開發費及開發時間之優點。又,為存儲活 用本半導體裝置時,可由晶片數實現增加存儲容量。 由以上之製造方法,導線8 1埋入絕緣性樹脂1 , 得以實現絕緣性樹脂1 03之背面與導線81之背面成一致 之平坦半導體裝置。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X四7公釐) 31 312134 經濟部智慧財產局員工消費合作社印製 A7 、 -----— B7 _ 五、發明說明(32 ) 冬製逢^法之第8眚竑平能 、第18圖至第20圖為將面朝下型半導體元件15〇裝配 -於導線架151 ,形成半導體裝置者。 _ 、使肖金屬細線時,導線將大大超出半導體元件裝載領 .=,但採用本面朝下型時’可減少甚至不超出。又,金屬 細線其頂部會高出而封蚊體厚度會心厚,但採用面朝下型 • 則可薄型化。 面朝下型半導體元件,有採用銲接球152者,亦有採 用銲材或金之凸塊(bump)替代銲接球者。 又,利用銲接等銲料固接半導體元件丨5〇時,導線係 2 Cl!為主材料之故,無需如接合墊在其表面形成導電覆 蓋膜。但備遮光簷欲發生錨定效果則需要。 至於製造方法係如同前實施之形態,在此僅略加說 明。 首先如第18圖所示,備妥導線架151,於此導線架i5l 固接半導體元件150之銲接球152。 其次,如第1 9圖所示,採絕緣性樹脂丨53密封之。 於疋如第20圖所示’去除位於絕緣性樹脂153背面 之導線架而將導線分離,沿虛線切割而完成半導體裝置。 全實施例通般可言者係,對板狀覆蓋蝕刻率(etching rate)小之導電覆蓋膜,藉該導電覆蓋膜進行半蝕刻可實現 遮光詹及變曲構造,而具錯定效果。 例如在Cu箔上附著Ni時,以氯化鐵(π)或氯化銅(11) 等可一次即蝕刻Cu及Ni,而因蝕刻率之差Ni形成為遮 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 32 312134 n I n —1 HI H ϋ I ί §J ί κι I · ··· n I i I 111 i 訂---------線 (請先閱讀背面之注意事項再填寫本頁) 516198 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明(33 ) . 曰簷至為方便。 又,半導體晶片之背面直接露出及島區亦露出之故, 與裝配基板之導電路成傳熱上之結合,提高半導體裝置之 散熱丨生,降低半導體晶片之溫度,此部分即可提高半導體 晶片之驅動能力。 例如大功率M0S、IGBT、SIT、.大電流驅動用電晶 體、大電流驅動用IC(MOS型、BIP型、Bi-CMOS型)、 存儲元件等均合適。 由以上之說明可明瞭,本發明之板狀體係具藉導電覆 蓋膜可半钱刻導線及島區之構造。並且板狀體之表面至背 面,以沖床或姓刻不打穿,在中途停止可構成導線架。由 於可採用此半姓刻之構造,可縮窄導線與導線之間隔,可 成更微細導線架。X,導線或導線與島區與板狀體構成為 一體,而可抑止變形或輕起,更無料、線之聯結桿或導線 吊件。再者,經絕緣性樹脂密封而完全固定後,將板狀體 背面研磨或钮料可將導線及島區分離,不致有位置移動 而可在規定位置配置導線及島區。並且導線拉長繞道配置 亦無任何問題。 又,於樹脂密封領域内,可配置導線全域,可去除習 用導線與導線間發生之毛邊。 又,與導栓形成同一圖案之故,在絕緣性樹脂密封時, 可當為導栓開口。又,事先使導栓開口而可固定於密封用 模具之導栓,可得高精密度之樹脂密封。 又’板狀體係以Cu為主材料所構成,導電覆蓋膜之 ‘紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐 33 312134 (請先閱讀背面之注意事項再填寫本頁) 訂: •線' 516198 A7 B7 五、發明說明(34 ) , (請先閱讀背面之注意事項再填寫本頁) 構成Ni、Ag或Au等,則可活用導電覆蓋膜為蝕刻遮罩, 並且在半蝕刻時,可使其側面成為彎曲構造,或在導線及 島區之表面形成因導電覆蓋膜之遮日簷,而具錨定效果之 構造。如是可防止位於絕緣性樹脂背面之導線、島區脫落。 又,島區本體亦與板狀體構成一體,成為無需導線吊 件之構成。並且,可使島區高度較導線高度低,或省略島 區而降低半導體晶片之高度,使封裝體整體厚度變薄。 又’以板狀體或導線架所製造之半導體裝置,係僅由 半導體元件,導線或島區等導電路及絕緣性樹脂等必需而 最低限之構成,可為不浪費資源之半導體裝置。亦為可大 幅減低成本之半導體裝置。另使絕緣性樹脂之覆蓋臈厚 度、導電箔之厚度為最適值時,即可實現極為小型化、薄 型化且輕量化之半導體裝置。 又,僅導電路之背面露出於絕緣性樹脂之故,導電路 之背面可直接供外部連接,無需如習用構造之柔軟薄片之 通孔(through hole)加工。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 況且,半導體元件藉銲料、Au、等之導電覆蓋膜 直接固接於島區時,島區之背面露出,因此半導體元件發 生之熱可藉島區直接傳熱至安裝基板。尤其是由於此散 熱’高效率元件之裝置亦成可能。 另,本半導體裝置,係分離溝之表面與導線之表面, 具實質上-致之平坦表面之構造,即使將窄矩卿等安 裝於實裝基板時,半導體太 导體本體可照原樣水平移動之故,導 線移位之修正至為容易。 34 i氏張尺度刺家標準(CNSM4規公釐) 312134 516198
五、發明說明(35 ) …又,導線及島區之側面成彎曲構造,更在表面可形成 遮光屢。因此可產生支撐效果而可防止導電路之趣起或脫 落。 又,絕緣性樹脂仍附著時以板狀體支持整體,導線之 2離' 割切係由絕緣性樹脂成為支持基板。因此,無需如 習用例之柔軟薄片等之支持基板,成本亦較低廉。 再者’依據本發明,切斷成多數導線之工序,採研磨 工序,或免遮罩之蝕刻工序亦可。 經濟部智慧財產局員工消費合作社印製 衣紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 35 312134 (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 516198 A8 B8 C8 D8
    申請專利範圍 Φ 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 種導線架用板狀體,係含有 、 ^ 弟1表面,為平坦面 所成’及第2表面’為平坦面所 W成而設成與前述第1 表面相對, 其特徵為於前述第2表面,其一端形成凸部,係 相當於接近半導體元件裝載領域所設之多數導線者。 2. 如申請專利範圍第W之導線架用板狀體,其中前述 凸部表面係由導電覆蓋膜所覆蓋。 3. 如申請專利範圍第L項之導線架用板狀體,其中前述 凸部係由導電覆蓋膜所構成^ 4·如申請專利範圍第i項之導線架用板狀體,其中前述 導電覆蓋膜,係選擇性形成於至少在前述導線之構成 電氣連接部之領域。 5.如申請專利範圍第、項之導線架用板狀體,其中前述 導線之另端,係構成位於密封領域内。 6·如申請專利範圍第丨項之導線架用板狀體,其中於前 述板狀體所相對向之側邊,形成前述導電覆蓋膜係實 質上與導检同一圖案,或形成導孔可插入前述導栓。 7·如申請專利範圍第i項之導線架用板狀體,其中前述 板狀體係由導電箔所成,而前述導電覆蓋膜係由不同 於刖述導電箔之材料所成。 一種導線架,係含有:第1表面,為平坦面所成;及 第2表面,為平坦面所成而設成與前述第1表面相對, 其特徵為於前述第2表面,其一端形成凸部,係 丨# #於接近半導體元件裝載領域所設之多數導線者。 本紙張尺度·中國國家標準(cKi^^(2l〇 χ 297公爱)^ ~ 8. n ttmt n —Bi nfl i^— 1^1 ·ϋ HI amammm mmmm§ 1 以 · n tat m n n m Mu 訂i n· n ϋ n i n I (請先閱讀背面之注意事項再填寫本頁} 516198 A8 B8 C8 D8
    經濟部智慧財產局員工消費合作社印製 、申請專利範圍 9’如申請專利範圍第8項之導線架,其中前述凸部係由 半蝕刻所形成。 10·如申請專利範圍第8項之導線架,其中前述凸部係由 半打穿所形成。 U·如申請專利範圍第1()項之導線架,其中於前述板狀體 配置前述凸部所成多數導線為一單位之單元成矩 狀。 12=申請專利範圍第8項之導線架’其中前述凸部係在 前述半導體元件裝載相對應之領域,構成島區,其高 度實質上如同前述導線之高度,或較前述導線之高2為低。 13. 如申請專利範圍第12項之導線架,其中於前述板狀體 配置前述凸部所成之多數導線,及以前述島區為一單 位之單元成矩陣狀。 14. 如申請專利範圍帛1〇項之導線架,其中前述島區係形 成有如被前述導線之前端所圍繞。 15. 如申請專利範圍第1〇項之任一導線架,其中前述半導 體元件裝載領域,係多數設於前述單元内。 16. 如申請專利範圍第1〇項之導線架,其中前述板狀體係 由Cu、A1、Fe-犯合金、Cu_A1之層積體或a1Cu_ai 之層積體所成。 17. 如申請專利範圍第10項之導線架,其中於前述導線上 面形成導電覆蓋膜,其材料係不同於構成前述凸部之 材料。 衣紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 37 312134 (請先閱讀背面之注意事項再填寫本頁) · 訂---- ά—φ—— 、申請專利範圍 8·如申請專利範圍第10項之導線架 面係具鎬定構造。 19·如申請專利範圍第17項之導線架 獏係在前述導線之上面構成遮光詹 .如申請專利範圍第17項之導線架, 獏係由沁、八《、八§或?(1所成。 21·如申請專利範園第10項之導線架, 二部係配置於前述半導體元件裝載領二 .如申請專利範圍第10項之導線架 | 相對向之側邊,带出义卞谨♦ /、中於别述板狀體Ϊ 同—圖案 开/成則迹導電覆蓋膜係與導检實質上 23·如申請專利範圍第10項之導線 i〇 t知 '、r於别述板狀體 相對向之側邊,形成導孔可插入導拴。 種半V體裝置之製造方法,其特徵係包含: 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 '其令前述凸部之側 其中前逑導電覆蓋 〇 I先 其中前逑導電覆蓋i 面 其中前述導線之至§ 裝 、,準備導線用板狀體之工序’為含有第i表面,為 平坦面所成’及第2表面,為平坦面所成而設成與前 述第1表面相對,其一端形成凸部,係相當於接近半 導體元件裝載領域所設之多數導線; 裝載半導體元件之工序於前述第2表面之前述凸 部; 樹腊密封工序,連同前述半導體元件有如覆蓋前 述第2表面側;及 切斷成前述多數導線之工序,自前述第1表面側 至到達前述凸部底面,去除導線架用板狀體。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 38 312134 516198
    25.如申請專利範圍第24項之半導體裝置製造方法,其中 Kfl 前述切斷工序為免遮罩之蝕刻工序 26(^Γ專利範圍第24項之半導體裝置製造方法1 ’其中前述樹脂密封工序係包含: ’I將装載半導體元件之導線架用板狀體裝置於模具 内之工序;及 在前述板狀體與前述模具之上模受規定之空間内 充填樹脂之工序。 27·如申請專利範圍第26項之半導體裝置製造方法,其中 月)述樹知雄封工序,其相應於前述樹脂密封領域之前 述導線架之背面全域係擋接於下模具,而覆蓋前述凸 部之整體密封工序。 28·如申明專利範圍第25項之半導體裝置製造方法,其中 泊述下杈具之擋接領域,係分散配 申請專利範圍第24項之半導體裝置製造/法裝置其中 則速裝載前述半導體元件之工序,係包含導線接合工 序。 3〇=申請專利範圍第24項之半導體裝置製造方法,其中 刖述裝載半導體疋件之工序,係包含直接接合之工序。 31.如申請專利範圍第24項之半導體裝置製造方法,其中 前述導線架係將前述多數導線為一單位之單元形成矩 陣狀, 而前述每一單元被個別分離者。 (請先閱讀背面之注意事項再填寫本頁) ;· 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 ------III I I I III — I I I
    39 312134
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169864B (zh) * 2010-02-26 2015-06-17 飞思卡尔半导体公司 引线框架片材
JP2012195497A (ja) 2011-03-17 2012-10-11 Sumitomo Electric Ind Ltd 半導体装置及び半導体装置の製造方法
CN102891123B (zh) * 2011-07-22 2018-01-05 超大规模集成电路技术有限责任公司 堆叠式管芯半导体封装体
JP5940257B2 (ja) * 2011-08-01 2016-06-29 株式会社三井ハイテック リードフレーム及びリードフレームの製造方法並びにこれを用いた半導体装置
US11309273B2 (en) * 2017-05-19 2022-04-19 Shindengen Electric Manufacturing Co., Ltd. Electronic module

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208756A (ja) * 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジの製造方法
JPH02240940A (ja) * 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
JP3137323B2 (ja) * 1997-03-04 2001-02-19 富士通株式会社 半導体装置及びその製造方法
JP3877401B2 (ja) * 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JPH113953A (ja) * 1997-06-10 1999-01-06 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP3521758B2 (ja) * 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
JPH11163024A (ja) * 1997-11-28 1999-06-18 Sumitomo Metal Mining Co Ltd 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法
JPH11195742A (ja) * 1998-01-05 1999-07-21 Matsushita Electron Corp 半導体装置及びその製造方法とそれに用いるリードフレーム
JPH11251505A (ja) * 1998-03-04 1999-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
JP3862411B2 (ja) * 1998-05-12 2006-12-27 三菱電機株式会社 半導体装置の製造方法及びその構造
JP3436159B2 (ja) * 1998-11-11 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
JP6001671B2 (ja) * 2011-10-10 2016-10-05 バーフェリヒト ゲゼルシャフト ミット ベシュレンクテル ハフツング 人間の眼球手術のための装置及び方法

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